JPH03185737A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03185737A JPH03185737A JP32429889A JP32429889A JPH03185737A JP H03185737 A JPH03185737 A JP H03185737A JP 32429889 A JP32429889 A JP 32429889A JP 32429889 A JP32429889 A JP 32429889A JP H03185737 A JPH03185737 A JP H03185737A
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66719—With a step of forming an insulating sidewall spacer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置の製造方法に関するもので、特に
二重拡散形絶縁ゲート電界効果トランジスタ（Ｄｏｕｂ
ｌｅ Ｄｉｆｆｕｓｉｏｎ ＨＯ３ＦＥＴ、以下Ｄ−Ｍ
Ｏ９ＦＥＴと略記）等のＭＯ３型電界効果トランジスタ
（ＭＯＳ ＦＥＴ）の製造方法に使用される。
二重拡散形絶縁ゲート電界効果トランジスタ（Ｄｏｕｂ
ｌｅ Ｄｉｆｆｕｓｉｏｎ ＨＯ３ＦＥＴ、以下Ｄ−Ｍ
Ｏ９ＦＥＴと略記）等のＭＯ３型電界効果トランジスタ
（ＭＯＳ ＦＥＴ）の製造方法に使用される。
（従来の技術）
従来のＭＯＳ ＦＥＴには、二重拡散を利用したＤ
−Ｍ ＯＳ Ｆ Ｅ ’Ｉ’やｖ −ｃ ｒｏｖｅ構
造のＭＯ３Ｆ Ｅ ’Ｉ’がある。 いずれの構造にお
いても、素子のより一層のＩＲ，ｓｉｔ化により集積度
の向上を３１つ、同一チップの大きさでのオンＩ（抗低
減の努力が行なわれている。
−Ｍ ＯＳ Ｆ Ｅ ’Ｉ’やｖ −ｃ ｒｏｖｅ構
造のＭＯ３Ｆ Ｅ ’Ｉ’がある。 いずれの構造にお
いても、素子のより一層のＩＲ，ｓｉｔ化により集積度
の向上を３１つ、同一チップの大きさでのオンＩ（抗低
減の努力が行なわれている。
第５図（ａ）は従来のＮチャネルＩ）−Ｍ ＯＳＦ Ｅ
ｉ’の断面梢造図である。 同図において、符号１は
半導体基板１の高濃度Ｎ型層である。 この高濃度Ｎ型
層１１には、エピタキシャル成長により形成された低濃
度のＮ型ＮＪ２がある。 このＮ型層２内には高濃度の
Ｐ型ベース領域（Ｐ＋ベース１域）３及びチャネルとな
るＰ型ベース領域（Ｐベース領域）４が形成されている
。 更にりベース領ｊ＊４内にはＮ型ソース領域（Ｎソ
ース領域）５が形成されている。 ドレイン領域となる
低濃度Ｎ型層２とＮソース領域５とに挟まれるＰベース
領域４上にはゲート絶縁膜６を介してゲート電極ＪＩＧ
！ ７が形成されている。 このゲート電札膜７は、絶
縁ｐＡ８で覆われている。 この絶縁膜８に設けられた
ソースコンタク］・開口部１４を介してソース電極層９
が設けられている。 又高濃度Ｎ型層ｌ上にドレイン電
極層１０が設けられている。
ｉ’の断面梢造図である。 同図において、符号１は
半導体基板１の高濃度Ｎ型層である。 この高濃度Ｎ型
層１１には、エピタキシャル成長により形成された低濃
度のＮ型ＮＪ２がある。 このＮ型層２内には高濃度の
Ｐ型ベース領域（Ｐ＋ベース１域）３及びチャネルとな
るＰ型ベース領域（Ｐベース領域）４が形成されている
。 更にりベース領ｊ＊４内にはＮ型ソース領域（Ｎソ
ース領域）５が形成されている。 ドレイン領域となる
低濃度Ｎ型層２とＮソース領域５とに挟まれるＰベース
領域４上にはゲート絶縁膜６を介してゲート電極ＪＩＧ
！ ７が形成されている。 このゲート電札膜７は、絶
縁ｐＡ８で覆われている。 この絶縁膜８に設けられた
ソースコンタク］・開口部１４を介してソース電極層９
が設けられている。 又高濃度Ｎ型層ｌ上にドレイン電
極層１０が設けられている。
、＝ （Ｆ） Ｄ −Ｍ ＯＳ Ｆ Ｅ ’ｒは、ゲ
ート電極膜７にしきいｒｉ雷電圧越えるトリガー電圧を
与えると、ゲートｔ［１ｌｆｉ ７直下のＰ型ベース領
域にチャネルが形成され、オン状態になる。 又ゲート
電圧がしきい値電圧以下の場合にはオフ状態になる。
ート電極膜７にしきいｒｉ雷電圧越えるトリガー電圧を
与えると、ゲートｔ［１ｌｆｉ ７直下のＰ型ベース領
域にチャネルが形成され、オン状態になる。 又ゲート
電圧がしきい値電圧以下の場合にはオフ状態になる。
この従来椙迫のＤ−ＭＯＳ ＦＥ、’Ｉ’においては
、Ｎソース領域５、Ｐベースｆｔ域４、Ｐ４ベース領Ｉ
ＪＡ３及びＮ型層２とから戒るＮ Ｐ Ｎ寄生トランジ
スタ′ｒｒが存在する構造となっている。 Ｎソース領
域５直下のＰベース領域４の抵抗をＲ８とすればＤ−Ｍ
ＯＳ ＦＥＴとこの寄生トランジスタＴ ｒとは同図
（ｂ）に示す電気等価回路で表わずことかできる。 即
ちこの寄生トランジスタ１゛ｒのエミッタはＮソース領
域５、ベースはＰベース領域４及びＰ“ベース領域３、
コレクタはＮ型層２にそれぞれ対応する。
、Ｎソース領域５、Ｐベースｆｔ域４、Ｐ４ベース領Ｉ
ＪＡ３及びＮ型層２とから戒るＮ Ｐ Ｎ寄生トランジ
スタ′ｒｒが存在する構造となっている。 Ｎソース領
域５直下のＰベース領域４の抵抗をＲ８とすればＤ−Ｍ
ＯＳ ＦＥＴとこの寄生トランジスタＴ ｒとは同図
（ｂ）に示す電気等価回路で表わずことかできる。 即
ちこの寄生トランジスタ１゛ｒのエミッタはＮソース領
域５、ベースはＰベース領域４及びＰ“ベース領域３、
コレクタはＮ型層２にそれぞれ対応する。
次に第６図を参照して、上記Ｄ−ＭＯ３ＦＥ１゛の従来
の製造方法の一例について説明する。
の製造方法の一例について説明する。
同図（ａ）に示すように、高濃度Ｎ型層ｌ及び低濃度の
Ｎ型層２を有する半導体基板上の表面に酸化Ｊｌｌ （
Ｓｉ ０２ ） １１を形成する。 続いてこの酸化膜
１１に開口部１２を形成した後、この開口部よりＰ型不
純物をドープしてＰ”ベースｆＲ域３を形成する。
Ｎ型層２を有する半導体基板上の表面に酸化Ｊｌｌ （
Ｓｉ ０２ ） １１を形成する。 続いてこの酸化膜
１１に開口部１２を形成した後、この開口部よりＰ型不
純物をドープしてＰ”ベースｆＲ域３を形成する。
次に同図（ｂ）に示すように、酸化膜１１を除去した後
、ゲート絶縁Ｊｌ （Ｓｉ ０２）６を形成する。 こ
のゲート絶縁膜６上に多結晶シリコン膜７を堆積する。
、ゲート絶縁Ｊｌ （Ｓｉ ０２）６を形成する。 こ
のゲート絶縁膜６上に多結晶シリコン膜７を堆積する。
次に同図（ｃ）に示すように、リソグラフィー技術に
より多結晶シリコン膜７に開口部１３を形成した後、こ
の開口部１３内に露出したゲート絶縁ｖ６を通してＰ型
不純物をイオン注入する。 その後、拡散を行なうこと
により開口部１３の外側に広がるＰベース領域４が形成
される。 このＰベース１ｌｉｊ！ｊ１４の不純物濃度
と拡散深さは、同図（Ｃ）に示すように、先に拡散させ
たＰ＋ベースｓＩｉ域３のそれらに比較して小さくなっ
ている。
より多結晶シリコン膜７に開口部１３を形成した後、こ
の開口部１３内に露出したゲート絶縁ｖ６を通してＰ型
不純物をイオン注入する。 その後、拡散を行なうこと
により開口部１３の外側に広がるＰベース領域４が形成
される。 このＰベース１ｌｉｊ！ｊ１４の不純物濃度
と拡散深さは、同図（Ｃ）に示すように、先に拡散させ
たＰ＋ベースｓＩｉ域３のそれらに比較して小さくなっ
ている。
次に同図（ｄ）に示すように開口部１３内のゲート絶縁
膜６を除去し、リングラフィ技術によりレジストＭ！１
５を開口部１３内に残し、続いて、開口部１３内に露出
する半導体基板にＮ型不純物をイオン注入する。 続い
て拡散を行ない、同図（ｄ）に示ず上うにＮソース領域
５を形成する。
膜６を除去し、リングラフィ技術によりレジストＭ！１
５を開口部１３内に残し、続いて、開口部１３内に露出
する半導体基板にＮ型不純物をイオン注入する。 続い
て拡散を行ない、同図（ｄ）に示ず上うにＮソース領域
５を形成する。
その後、同図（ｅ）に示すように多結晶シリコン膜７の
上に、例えばＣＶＤ法により層間絶縁膜８を形成した後
、リングラフィ技術により開口部１４を形成し、更にソ
ース電極層９を形成し、第５図＜ａ）に示すＤ−ＭＯＳ
ＦＥＴが得られる。
上に、例えばＣＶＤ法により層間絶縁膜８を形成した後
、リングラフィ技術により開口部１４を形成し、更にソ
ース電極層９を形成し、第５図＜ａ）に示すＤ−ＭＯＳ
ＦＥＴが得られる。
上記のように、従来のＤ−ＭＯＳ ＦＥ’ｌ”の製造
方法では、マスク合わせにより製造するので、マスク合
わせずれを考慮した繰言］が必要である。
方法では、マスク合わせにより製造するので、マスク合
わせずれを考慮した繰言］が必要である。
即ち第５図＜ａ）において、ゲート電極Ｒｉ７．とソー
ス；ｌンタクト開口部１４との距離すはマスク合わせず
れを考えて、少なくとも１μ０以上必要であり、同様に
ソースコンタクト開口部１４に露出したＮソース領域５
の距Ｍａも少なくとも１μｎ以上必要である。 従って
従来の製造方法により、オン抵抗を下げるためにＷｋｌ
ｉＩｌｌ化する場合でも、マスク合わせずれがあるので
、ゲート電４ＩｉＷＡ間の距離Ｌｓの縮小には限界があ
り、素子の微細化が困難であった。
ス；ｌンタクト開口部１４との距離すはマスク合わせず
れを考えて、少なくとも１μ０以上必要であり、同様に
ソースコンタクト開口部１４に露出したＮソース領域５
の距Ｍａも少なくとも１μｎ以上必要である。 従って
従来の製造方法により、オン抵抗を下げるためにＷｋｌ
ｉＩｌｌ化する場合でも、マスク合わせずれがあるので
、ゲート電４ＩｉＷＡ間の距離Ｌｓの縮小には限界があ
り、素子の微細化が困難であった。
又Ｄ −Ｍ ＯＳ Ｉ” Ｅ Ｔはモータドライブ用
やスイッチング・レギュレータ方式の電源用として用い
られる。 この上うなＬＰＬ荷動作をしているとき、ス
イッチオフすると、１−負荷端に発生ずる大きな逆起電
力が、ドレインとソースとの間に印加される。 この逆
起電力は、寄生トランジスタＴｒのコレクタとエミッタ
間に印加されることになり、寄生ｊ・ランジスタがオン
動作して、Ｄ−ＭＯＳ Ｉ” Ｅ ’Ｉ”が破壊する
という問題があった。 この時、ベース抵抗ｒｔ日には
過渡的なベース電流が流れ、エミッタとベース間に電位
差Ｖ６Ｅが生じ、この電位差■１．［がエミッタ・ベー
ス接合の立上がり電圧を越えると寄生トランジスタはオ
ンする。
やスイッチング・レギュレータ方式の電源用として用い
られる。 この上うなＬＰＬ荷動作をしているとき、ス
イッチオフすると、１−負荷端に発生ずる大きな逆起電
力が、ドレインとソースとの間に印加される。 この逆
起電力は、寄生トランジスタＴｒのコレクタとエミッタ
間に印加されることになり、寄生ｊ・ランジスタがオン
動作して、Ｄ−ＭＯＳ Ｉ” Ｅ ’Ｉ”が破壊する
という問題があった。 この時、ベース抵抗ｒｔ日には
過渡的なベース電流が流れ、エミッタとベース間に電位
差Ｖ６Ｅが生じ、この電位差■１．［がエミッタ・ベー
ス接合の立上がり電圧を越えると寄生トランジスタはオ
ンする。
従ってベース抵抗ＲＢが大きい程、より大きな電位差Ｖ
８Ｅが生じ寄生トランジスタＴ「が動作しやすく、破壊
しやすくなる。 しかし前記のようにマスク合わせずれ
があるので、ソース領域の距離（ａ ＋ｂ ）の縮小に
は限界があり、ベース抵抗Ｒ８の低減には限界があった
。
８Ｅが生じ寄生トランジスタＴ「が動作しやすく、破壊
しやすくなる。 しかし前記のようにマスク合わせずれ
があるので、ソース領域の距離（ａ ＋ｂ ）の縮小に
は限界があり、ベース抵抗Ｒ８の低減には限界があった
。
又従来のＤ−ＭＯＳ Ｆ’ＥＴは、Ｎソース領域５の
直下にＰ４ベース領域３を形成してベース抵抗Ｒ６を小
さくするようにしている。 しかし高濃度のＰ１ベース
領域３を、Ｎソース領域５の直下全面にわたって形成し
ようとすると、マスク会わせずれがあるので５ゲートし
きい値電圧を決めるチャネル領域濃度にこのＰ１ベース
領域の濃度が影響を及ぼす場合があり、この方法により
ベース抵抗ＲＢを低減するのにも限界があった。
直下にＰ４ベース領域３を形成してベース抵抗Ｒ６を小
さくするようにしている。 しかし高濃度のＰ１ベース
領域３を、Ｎソース領域５の直下全面にわたって形成し
ようとすると、マスク会わせずれがあるので５ゲートし
きい値電圧を決めるチャネル領域濃度にこのＰ１ベース
領域の濃度が影響を及ぼす場合があり、この方法により
ベース抵抗ＲＢを低減するのにも限界があった。
（発明が解決しようとする課題）
これまで述べたように従来の製造方法では、隣り合うゲ
ートを極間の距１１１１（’Ｌｓ）或いはＮソース領域
の距１１１ （ａ −１−ｂ ）を決めるためには、マ
スク合わせずれを考慮する必要がある。 このためゲー
ト電極間の距ｊｌｌ Ｌ ｓの減少には限界があり、素
子の微細化及びｒＲｍ化に伴うオン抵抗の低減が雉しい
という課題がある。 又マスク合わせずれのためＮソー
ス領域の距Ｍ （ａ ＋ｂ ）の縮小にも限界があり、
且つＮソース領域直下全面にＰ＋ベース領域を形成する
ことが難しく、ベース抵抗Ｔ１８の低減には限界があり
、寄生トランジスタ動作を抑えることが難しいという課
題があった。
ートを極間の距１１１１（’Ｌｓ）或いはＮソース領域
の距１１１ （ａ −１−ｂ ）を決めるためには、マ
スク合わせずれを考慮する必要がある。 このためゲー
ト電極間の距ｊｌｌ Ｌ ｓの減少には限界があり、素
子の微細化及びｒＲｍ化に伴うオン抵抗の低減が雉しい
という課題がある。 又マスク合わせずれのためＮソー
ス領域の距Ｍ （ａ ＋ｂ ）の縮小にも限界があり、
且つＮソース領域直下全面にＰ＋ベース領域を形成する
ことが難しく、ベース抵抗Ｔ１８の低減には限界があり
、寄生トランジスタ動作を抑えることが難しいという課
題があった。
本発明の目的は、ＭＯＳ Ｆ’ＥＴ等の製造方法にお
いて、マスク合わせずれの心配がなく、素子の微細化が
容易であり、オン抵抗の低減が得られ、且つソース領域
の距離の縮小等によりベース抵抗Ｒ，を低減し、寄生ト
ランジスタがオンしにくくなると共に、製造工程を短縮
できるＭＯＳ ＦＥＴの製造方法を提供することであ
る。
いて、マスク合わせずれの心配がなく、素子の微細化が
容易であり、オン抵抗の低減が得られ、且つソース領域
の距離の縮小等によりベース抵抗Ｒ，を低減し、寄生ト
ランジスタがオンしにくくなると共に、製造工程を短縮
できるＭＯＳ ＦＥＴの製造方法を提供することであ
る。
［発明の構成］
（課題を解決するための手段とその作用）本発明の半導
体装置の製造方法は、一導電型の半導体層から成るドレ
イン領域と、この半導体層内に形成された反対導電型の
ベース領域と、このベース領域内に形成された一導電型
のソース領域と、このソース領域と前記ドレイン領域と
に挟まれた前記ベース領域上にゲート絶縁膜を介して形
成されたゲート電極とを有する半導体装置のｗＩ造方法
において、 （イ）前記一導電型半導体層の主表面上
に、ゲート絶縁膜、ゲート電極膜及び第１の絶縁膜をこ
の順に積層する工程と、 （ロ）第１絶縁膜、ゲート
電極膜及びゲート絶縁膜から成る前記積層膜に、前記半
導体層の１表面が露出する第１の開口部を形成する工程
と、 （ハ）第ＨＩＴＩ口部より不純物をドープして
前記半導体層内に反対導電型のベース領域を形成する工
程と、（ニ）第１開口部より不純物をドープして前記ベ
ース領域内に一導電型のソース領域を形成する工程と、
（ホ）前記半導体層の主表面上に第２の絶縁膜を堆
積した後、第２絶ｋＩＡｌｌＩをエッチングクし、第１
開口部の前記積層膜の側壁に第２絶縁膜を自己整合的に
残して第２の開口部を形成する工程と、 （へ）前記
積層膜及びこの積層膜の側壁に残した前記第２絶縁膜を
マスクとして、第２の開口部に露出するソース領域をエ
ツチングし、このソース領域を貫通して前記ベース領域
に達する四部を形成する工程とを、 含むことを特徴と
するものである。
体装置の製造方法は、一導電型の半導体層から成るドレ
イン領域と、この半導体層内に形成された反対導電型の
ベース領域と、このベース領域内に形成された一導電型
のソース領域と、このソース領域と前記ドレイン領域と
に挟まれた前記ベース領域上にゲート絶縁膜を介して形
成されたゲート電極とを有する半導体装置のｗＩ造方法
において、 （イ）前記一導電型半導体層の主表面上
に、ゲート絶縁膜、ゲート電極膜及び第１の絶縁膜をこ
の順に積層する工程と、 （ロ）第１絶縁膜、ゲート
電極膜及びゲート絶縁膜から成る前記積層膜に、前記半
導体層の１表面が露出する第１の開口部を形成する工程
と、 （ハ）第ＨＩＴＩ口部より不純物をドープして
前記半導体層内に反対導電型のベース領域を形成する工
程と、（ニ）第１開口部より不純物をドープして前記ベ
ース領域内に一導電型のソース領域を形成する工程と、
（ホ）前記半導体層の主表面上に第２の絶縁膜を堆
積した後、第２絶ｋＩＡｌｌＩをエッチングクし、第１
開口部の前記積層膜の側壁に第２絶縁膜を自己整合的に
残して第２の開口部を形成する工程と、 （へ）前記
積層膜及びこの積層膜の側壁に残した前記第２絶縁膜を
マスクとして、第２の開口部に露出するソース領域をエ
ツチングし、このソース領域を貫通して前記ベース領域
に達する四部を形成する工程とを、 含むことを特徴と
するものである。
上記製造方法において、第１開口部は、ベース領域及び
ソース領域形成のための不純物拡散窓である。 チャネ
ルの長さは前記（ハ）及び（ニ）記載の工程で、円領域
の不純物の拡散長の差で決められる。 前記（ポ）記載
の工程において、第２開口部は、地積された第２絶縁膜
のほぼ全面を、望ましくは異方性エツチングによりエッ
チバックし、第１開口部のｆｉｌ壁に厚さ１（第１図（
ｅ）参照）の第２絶縁１摸の一部を残して形成される。
ソース領域形成のための不純物拡散窓である。 チャネ
ルの長さは前記（ハ）及び（ニ）記載の工程で、円領域
の不純物の拡散長の差で決められる。 前記（ポ）記載
の工程において、第２開口部は、地積された第２絶縁膜
のほぼ全面を、望ましくは異方性エツチングによりエッ
チバックし、第１開口部のｆｉｌ壁に厚さ１（第１図（
ｅ）参照）の第２絶縁１摸の一部を残して形成される。
即ち第２開１］部は、結果的に第１開口部の１ｌｌｕが
内側に長さｌだけ収縮した形状となる。 又この長さｌ
は、第１絶縁膜等から成る前記績Ｎ７ＪＷＡの厚さ又は
第２絶縁膜の堆積厚さによって調節することができる。
内側に長さｌだけ収縮した形状となる。 又この長さｌ
は、第１絶縁膜等から成る前記績Ｎ７ＪＷＡの厚さ又は
第２絶縁膜の堆積厚さによって調節することができる。
又この工程ではマスクを必要とせず、第２開口部は自
己整合的に形成される。
己整合的に形成される。
上記（イ）ないしくへ）記載の工程を含む本発明の半導
体装置の製造方法においては、例えば（へ）記載の凹部
形成後、四部を含む第２開口部に導電部材を充填し、ソ
ース電極層を形成する等により半導体装置が得られる。
体装置の製造方法においては、例えば（へ）記載の凹部
形成後、四部を含む第２開口部に導電部材を充填し、ソ
ース電極層を形成する等により半導体装置が得られる。
本発明の製造方法では、ソース領域及びベース領域形
成に際し、マスク合わせずれの心配がなく、素子の微細
化が容易で、オン抵抗の低減が可能である。 又微細化
により、ベース抵抗が低減できるので、破壊に強く、更
にマスク合わせ工程を削減できるので、製造工程を短縮
できる。
成に際し、マスク合わせずれの心配がなく、素子の微細
化が容易で、オン抵抗の低減が可能である。 又微細化
により、ベース抵抗が低減できるので、破壊に強く、更
にマスク合わせ工程を削減できるので、製造工程を短縮
できる。
（実施例）
本発明の製造方法について、ＮチャネルＤ−ＭＯＳ
ＦＥ’ｌ’を例にとり詳述する。 第１１：Ｎ（ａ）な
いしくｆ）は本発明の第１実施例を示す断面図である。
ＦＥ’ｌ’を例にとり詳述する。 第１１：Ｎ（ａ）な
いしくｆ）は本発明の第１実施例を示す断面図である。
第１図（ａ）に示す上うに、符号２１は高濃度Ｎ型層で
あり、この高濃度Ｎ型層２１上には例えばエピタキシャ
ル成長により形成された低濃度のＮを層２２〈一導電型
半導体層）がある、 更にゲート絶縁膜２６及び例えば
多結晶シリコンから成るゲート電極ＷＡ２７を形成し、
例えばＣＶＤ法（Ｃｈｅｌｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ ）により第１の絶縁ＷＡ（Ｓ ｉ
０２ ） ２８を厚さ ０．５μ１１〜３μＩＩ堆積す
る（前記（イ）の工程）、 次に同図（ｂ）に示すよう
にＰ Ｅ Ｐ （Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐ
ｒｏｃｅｓｓ ）技術により、第１絶縁ｆｌ！２８、ゲ
ート電極Ｗ！Ａ２７及びゲート絶縁１１２６から成る積
層膜に、Ｎ型層２２の主表面が露出する第１の開口部３
１を形成する（前記（ロ）の工程）、 次に例えばボロ
ン（Ｂ）のようなＰ型不純物をドープして拡散し、Ｐを
ベース領域（反対導電型ベース領域）２４を形成する（
前記（ハ）の工程）、 次に同図（Ｃ）に示すように、
第１開口部３１より、例えばヒ素（ＡＳ ）のようなＮ
型不純物をドーグして拡散し、第１のＮソースｉｌｉ域
２５を形成する（前記（ニ）の工程）、 次に同図（ｄ
）に示すように、例えばＣＶＤ技術により、酸化物（Ｓ
ｉ Ｏ，）や多結晶シリコンから成る第２の絶縁ＩＩ！
３０を厚さ０．５μ１１〜４μ（Ｉ＃ｌ積する。 次に
同図（ｅ）に示すように、例えば反応性イオンエツチン
グ（ＲＩＥ）等の異方性エツチングにより、第２絶縁１
１１３０の全面をエッチバックし、前記積層膜のｌｌｌ
をに第２絶縁膜の一部３０ａを自己整合的に残し、第２
の開口部３１ａを形成する（前記〈ホ）の工程）。
あり、この高濃度Ｎ型層２１上には例えばエピタキシャ
ル成長により形成された低濃度のＮを層２２〈一導電型
半導体層）がある、 更にゲート絶縁膜２６及び例えば
多結晶シリコンから成るゲート電極ＷＡ２７を形成し、
例えばＣＶＤ法（Ｃｈｅｌｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ ）により第１の絶縁ＷＡ（Ｓ ｉ
０２ ） ２８を厚さ ０．５μ１１〜３μＩＩ堆積す
る（前記（イ）の工程）、 次に同図（ｂ）に示すよう
にＰ Ｅ Ｐ （Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐ
ｒｏｃｅｓｓ ）技術により、第１絶縁ｆｌ！２８、ゲ
ート電極Ｗ！Ａ２７及びゲート絶縁１１２６から成る積
層膜に、Ｎ型層２２の主表面が露出する第１の開口部３
１を形成する（前記（ロ）の工程）、 次に例えばボロ
ン（Ｂ）のようなＰ型不純物をドープして拡散し、Ｐを
ベース領域（反対導電型ベース領域）２４を形成する（
前記（ハ）の工程）、 次に同図（Ｃ）に示すように、
第１開口部３１より、例えばヒ素（ＡＳ ）のようなＮ
型不純物をドーグして拡散し、第１のＮソースｉｌｉ域
２５を形成する（前記（ニ）の工程）、 次に同図（ｄ
）に示すように、例えばＣＶＤ技術により、酸化物（Ｓ
ｉ Ｏ，）や多結晶シリコンから成る第２の絶縁ＩＩ！
３０を厚さ０．５μ１１〜４μ（Ｉ＃ｌ積する。 次に
同図（ｅ）に示すように、例えば反応性イオンエツチン
グ（ＲＩＥ）等の異方性エツチングにより、第２絶縁１
１１３０の全面をエッチバックし、前記積層膜のｌｌｌ
をに第２絶縁膜の一部３０ａを自己整合的に残し、第２
の開口部３１ａを形成する（前記〈ホ）の工程）。
この時、異方性エツチングに対して第１絶縁膜２８上り
エツチングされやすい物質を第２絶縁膜に１重用した場
合、エッチバックに際し、第１絶縁膜２８がエツチング
されずにすむので自己整合絶縁膜３０ａを形成しやすい
、 この自己整合的に形成される絶縁膜３０ａの側を厚
さｌは、ゲート絶縁膜２６、ゲート電極膜２７及び第１
絶縁膜２８の合計膜厚によって制御でき、ｌは０．５μ
七〜４μ作となる。 又このｌは、第２絶縁膜３０の厚
さによっても調整できる。 引き続き、第１絶縁膜２８
、グーｌ−電極膜２７及びゲート絶縁膜２６から成る積
層膜と、この積層膜の側壁に残した絶縁膜３０ａとをマ
スクとして、第２開口部３１ａに露出する第１のＮソー
ス領域２５を、例えばドライエツチングによりエツチン
グし、このソース領域２５を貫通してＰベース領域２４
に達する凹部３２を形成する（前記（へ）の工程）。
エツチングされやすい物質を第２絶縁膜に１重用した場
合、エッチバックに際し、第１絶縁膜２８がエツチング
されずにすむので自己整合絶縁膜３０ａを形成しやすい
、 この自己整合的に形成される絶縁膜３０ａの側を厚
さｌは、ゲート絶縁膜２６、ゲート電極膜２７及び第１
絶縁膜２８の合計膜厚によって制御でき、ｌは０．５μ
七〜４μ作となる。 又このｌは、第２絶縁膜３０の厚
さによっても調整できる。 引き続き、第１絶縁膜２８
、グーｌ−電極膜２７及びゲート絶縁膜２６から成る積
層膜と、この積層膜の側壁に残した絶縁膜３０ａとをマ
スクとして、第２開口部３１ａに露出する第１のＮソー
ス領域２５を、例えばドライエツチングによりエツチン
グし、このソース領域２５を貫通してＰベース領域２４
に達する凹部３２を形成する（前記（へ）の工程）。
次に同図（ｆ）に示すように、ソース電ＩＩＮＪ２９を
形成し、Ｄ−ＭＯＳ ＦＥ’ｌ’が得られる。
形成し、Ｄ−ＭＯＳ ＦＥ’ｌ’が得られる。
第２図は本発明の第２の実施例を示す断面図である。
なお第１図と同符号は等しい部分又は対応する部分を表
わし、説明を省略することもある（後述の第３図及び第
４図に対しても同じ）。
なお第１図と同符号は等しい部分又は対応する部分を表
わし、説明を省略することもある（後述の第３図及び第
４図に対しても同じ）。
本実施例においては、第１図（ｅ）に示す工程、即ち第
２開口部３１ａに四部３２を形成した後、この四部より
例えばボロン（Ｂ）のようなＰ型不純物を、イオンドー
ズｊｌ １０” 〜１０１６ａｔｏｎｓ／ ｃｒｇ２で
、約３０〜１００ ｋｅＶの注入エネルギーによって注
入拡散して、高濃度Ｐ′ベース領域２３を形成した後、
ソース電極層２９を形成して、第２図に示すＤ−ＭＯＳ
ＦＬ：１’が得らレル。
２開口部３１ａに四部３２を形成した後、この四部より
例えばボロン（Ｂ）のようなＰ型不純物を、イオンドー
ズｊｌ １０” 〜１０１６ａｔｏｎｓ／ ｃｒｇ２で
、約３０〜１００ ｋｅＶの注入エネルギーによって注
入拡散して、高濃度Ｐ′ベース領域２３を形成した後、
ソース電極層２９を形成して、第２図に示すＤ−ＭＯＳ
ＦＬ：１’が得らレル。
このＰ″１ベース頭域２３により、ベース領域とソース
電極層２つとの電気接触がとりやすく、更にベース抵抗
Ｒ日の低減ができ、寄生トランジスタがオンしにくくな
る。
電極層２つとの電気接触がとりやすく、更にベース抵抗
Ｒ日の低減ができ、寄生トランジスタがオンしにくくな
る。
第３図は本発明の第３の実施例を示す断面図である。
本実施例においては、前記第２実施例で示した高濃度Ｐ
＋ベース領域２３を形成した工程後、第１絶縁膜２８及
び曲をに残した絶縁膜３０ａを更に０．５〜２μ慴エツ
チバツクして第２開口部３１ａを広げ、第１ソース領域
２５の露出面積を増加させた後、ソース電極層２９を形
成して、第３図に示すＤ −Ｍ ＯＳ Ｆ Ｅ ’ｌ
”が得られる。
本実施例においては、前記第２実施例で示した高濃度Ｐ
＋ベース領域２３を形成した工程後、第１絶縁膜２８及
び曲をに残した絶縁膜３０ａを更に０．５〜２μ慴エツ
チバツクして第２開口部３１ａを広げ、第１ソース領域
２５の露出面積を増加させた後、ソース電極層２９を形
成して、第３図に示すＤ −Ｍ ＯＳ Ｆ Ｅ ’ｌ
”が得られる。
この時、第２開口部３１ａを広げることにより、第１ソ
ース領域２５の露出が増した領域の距離ｌ′は、前記絶
縁膜２８及び３０ａのエッチバックの膜厚量に依存し、
本実施例では０．５〜２μｍとなる。
ース領域２５の露出が増した領域の距離ｌ′は、前記絶
縁膜２８及び３０ａのエッチバックの膜厚量に依存し、
本実施例では０．５〜２μｍとなる。
本実施例の方法によれば、第２実施例で得られる効果の
ほかに、第１ソース領域２５の露出領域が増し、第１Ｎ
ソース２５とソース電ｆＦＮ２９との電気接触がとりや
すくなる。
ほかに、第１ソース領域２５の露出領域が増し、第１Ｎ
ソース２５とソース電ｆＦＮ２９との電気接触がとりや
すくなる。
第４図は本発明の第４の実施例を示す断面図である。
本実施例は特許請求の範囲第１項（ホ）記載の第２開口
部を形成する工程と、同（へ）記載の凹部を形成する工
程との間に他の工程を挟む例である。
本実施例は特許請求の範囲第１項（ホ）記載の第２開口
部を形成する工程と、同（へ）記載の凹部を形成する工
程との間に他の工程を挟む例である。
本実施例では、第１実施例の第２開ロ部形成工程（第１
図（ｄ）及び（ｅ）参照）を行なった後、第４図（ａ）
に示すように第２開口部３１ａより例えばリン（Ｐ）の
ようなＮ型不純物を注入、拡散して第２のＮソース領域
２５ａを第１Ｎソース領域２５１り深く、Ｐベース領域
２４に達するように形成する。 この時、第１Ｎソース
領域２５の形成に例えはヒ素（Ａｓ ）を、第２Ｎソー
ス領域２５ａの形成に第１Ｎソース領Ｎ２５のＮ型不純
物より拡散係数の大きい例えばリン（Ｐ）を用いること
により、第４図（ａ）に示す２段ソース構造が得られる
。 又第１Ｎソース領域２５の形成には、例えばイオン
ドーズ量を約１０１４ａｔｏｎｓ／Ｃ１１２以下、イオ
ン注入エネルギーを例えば４０ｋｅＶ以下でＮη！不純
物を注入、拡散して形成する。
図（ｄ）及び（ｅ）参照）を行なった後、第４図（ａ）
に示すように第２開口部３１ａより例えばリン（Ｐ）の
ようなＮ型不純物を注入、拡散して第２のＮソース領域
２５ａを第１Ｎソース領域２５１り深く、Ｐベース領域
２４に達するように形成する。 この時、第１Ｎソース
領域２５の形成に例えはヒ素（Ａｓ ）を、第２Ｎソー
ス領域２５ａの形成に第１Ｎソース領Ｎ２５のＮ型不純
物より拡散係数の大きい例えばリン（Ｐ）を用いること
により、第４図（ａ）に示す２段ソース構造が得られる
。 又第１Ｎソース領域２５の形成には、例えばイオン
ドーズ量を約１０１４ａｔｏｎｓ／Ｃ１１２以下、イオ
ン注入エネルギーを例えば４０ｋｅＶ以下でＮη！不純
物を注入、拡散して形成する。
他方第２Ｎソース領ｊｔｆ２５ａの形成には例えばイオ
ンドーズ量を約１０’ ａｔｏｎｓ／ ｃｎ２以上、
イオン注入エネルギーを例えば５０ｋｅＶ以上でＮ型不
純物を注入、拡散して形成するというように、第１Ｎソ
ース領域２５より第２Ｎソース領域２５ａの不純物濃度
を上げたり、イオン注入エルギーを上げたりすることに
より、第４図（ａ）に示す２段ソース構造が得られる。
ンドーズ量を約１０’ ａｔｏｎｓ／ ｃｎ２以上、
イオン注入エネルギーを例えば５０ｋｅＶ以上でＮ型不
純物を注入、拡散して形成するというように、第１Ｎソ
ース領域２５より第２Ｎソース領域２５ａの不純物濃度
を上げたり、イオン注入エルギーを上げたりすることに
より、第４図（ａ）に示す２段ソース構造が得られる。
上述したような方法で第１Ｎソース領域の深さを例え
ば約１μ−以下、第２Ｎソース領域の深さを例えば１μ
ｎ〜３μｍ形成した後、第２開口部３１ａに露出する第
２Ｎソース領域を例えばドライエツチングによりエツチ
ングして、第４図（ｂ）に示すように第２Ｎソース領１
ｉＵ２５ ａ直下のＰベース領域２４に達する凹部３２
を形成する。 その後ソース電極層２９を形成し同図（
ｃ）に示すＤ−ＭＯＳ ＦＥ’Ｔ’が得られる。
ば約１μ−以下、第２Ｎソース領域の深さを例えば１μ
ｎ〜３μｍ形成した後、第２開口部３１ａに露出する第
２Ｎソース領域を例えばドライエツチングによりエツチ
ングして、第４図（ｂ）に示すように第２Ｎソース領１
ｉＵ２５ ａ直下のＰベース領域２４に達する凹部３２
を形成する。 その後ソース電極層２９を形成し同図（
ｃ）に示すＤ−ＭＯＳ ＦＥ’Ｔ’が得られる。
第４実施例では、ゲート電ｔ［Ｉ２７の下のＰベース領
域２４のチャネル長を短くすることなく、ソース領域と
ソース電極層２９との電気接触がとりやすくなっている
。
域２４のチャネル長を短くすることなく、ソース領域と
ソース電極層２９との電気接触がとりやすくなっている
。
第１ないし第４実施例で説明したように、本発明による
Ｄ−ＭＯＳ ＦＥＴの製造方法においては、第１開口
部から自己整合的に第２開口部を形成するので、特に正
確なマスク合わせを必要としないので、第１開口部のゲ
ート電極膜間の距離Ｌ５を５μ−以下とすることも可能
である。 マスク合わせを必要とする従来の技術では製
造しえなかった素子の微細化が容易で、これに伴い素子
のオン抵抗が低減できる。 同時にマスク合わせの必要
がないので、ソース領域の距離（ａ ｌ−ｂ ）（第５
図（ａ）参照）が１μ−以下でも可能となり、ソース領
域直下のベース抵抗Ｒ６が低減でき、寄生ｉ〜ランジス
タＴｒのオンによる素子破壊に対し強くなる。 更にマ
スク合わせ工程の削減により製造工程の短縮ができる。
Ｄ−ＭＯＳ ＦＥＴの製造方法においては、第１開口
部から自己整合的に第２開口部を形成するので、特に正
確なマスク合わせを必要としないので、第１開口部のゲ
ート電極膜間の距離Ｌ５を５μ−以下とすることも可能
である。 マスク合わせを必要とする従来の技術では製
造しえなかった素子の微細化が容易で、これに伴い素子
のオン抵抗が低減できる。 同時にマスク合わせの必要
がないので、ソース領域の距離（ａ ｌ−ｂ ）（第５
図（ａ）参照）が１μ−以下でも可能となり、ソース領
域直下のベース抵抗Ｒ６が低減でき、寄生ｉ〜ランジス
タＴｒのオンによる素子破壊に対し強くなる。 更にマ
スク合わせ工程の削減により製造工程の短縮ができる。
本発明の製造方法は、上記第１ないし第４実施醐に限定
されるものでなく５、前記実施例に示す工程の一部を組
み合わせた製造方法であっても差支えない、 又本発明
は、前記実施例で使用した各層の膜厚、不純物注入ドー
ズ量、注入エネルギー等の特定のパラメータに限定され
ない。 又実施例としてＤ−ＭＯＳ ＦＥＴを取り上
げたが、■ＧＢＴ等その他の半導体装置に対しても本発
明を適用できることは勿論である。
されるものでなく５、前記実施例に示す工程の一部を組
み合わせた製造方法であっても差支えない、 又本発明
は、前記実施例で使用した各層の膜厚、不純物注入ドー
ズ量、注入エネルギー等の特定のパラメータに限定され
ない。 又実施例としてＤ−ＭＯＳ ＦＥＴを取り上
げたが、■ＧＢＴ等その他の半導体装置に対しても本発
明を適用できることは勿論である。
［発明の効果］
これまで述べたように、本発明の製造方法によれば、マ
スク合わせずれの心配がなく、素子の微細化が容易であ
り、オン抵抗の低減が得られ、往つソース領域の距離の
縮小等によりベース抵抗］−１６を低減し、寄生トラン
ジスタがオンしにくくなると共に製造工程が短縮できる
Ｄ−ＭＯＳ ＦＥＴＶの製造方法を提供することがで
きる。
スク合わせずれの心配がなく、素子の微細化が容易であ
り、オン抵抗の低減が得られ、往つソース領域の距離の
縮小等によりベース抵抗］−１６を低減し、寄生トラン
ジスタがオンしにくくなると共に製造工程が短縮できる
Ｄ−ＭＯＳ ＦＥＴＶの製造方法を提供することがで
きる。
第１図、第２図、第３図及び第４図はそれぞれ本発明の
製造方法の第１、第２、第３及び第４実施例を示すＤ−
ＭＯＳ ＰＥＴの断面図、第５図（ａ）は従来のＤ−
Ｍ ＯＳ Ｆ Ｅ’Ｉ”の断面図、同図（ｂ）はその
等価回路図、第６図は第５図＜ａ）のＤ−ＭＯＳ Ｆ
Ｅ’ｌ”の従来の製造方法を示す断面図である。 ２２・・・一導電型半導体層又はドレイン領域、２３・
・・反対導電型ベース領域（Ｐ４ベース領域）、２４・
・・反対導電型ベース領域（Ｐベース領域）、２５・・
・−１＊電型ソース領域（第１Ｎソース領域）、２５ａ
・・・一導電型ソース領域（第２Ｎソース領域）２６・
・・ゲート絶縁膜、 ２７・・・ゲート電ｆ！膜、２８
・・・第１絶縁膜、 ２９・・・ソース電極層、３０・
・・第２絶縁膜、 ３０ａ・・・残された第２絶縁膜、
３１・・・第１開口部、 ３１ａ・・・第２開口部、
３２・・・四部。 号） ２４：反対導電型ベース領域 第 図（１） （ｅ） ２４ ５ 第 図（２） 第 図 第 図 第 図（１〉 第 図（２） 第 図 （ａ） ２ 第 図（１）
製造方法の第１、第２、第３及び第４実施例を示すＤ−
ＭＯＳ ＰＥＴの断面図、第５図（ａ）は従来のＤ−
Ｍ ＯＳ Ｆ Ｅ’Ｉ”の断面図、同図（ｂ）はその
等価回路図、第６図は第５図＜ａ）のＤ−ＭＯＳ Ｆ
Ｅ’ｌ”の従来の製造方法を示す断面図である。 ２２・・・一導電型半導体層又はドレイン領域、２３・
・・反対導電型ベース領域（Ｐ４ベース領域）、２４・
・・反対導電型ベース領域（Ｐベース領域）、２５・・
・−１＊電型ソース領域（第１Ｎソース領域）、２５ａ
・・・一導電型ソース領域（第２Ｎソース領域）２６・
・・ゲート絶縁膜、 ２７・・・ゲート電ｆ！膜、２８
・・・第１絶縁膜、 ２９・・・ソース電極層、３０・
・・第２絶縁膜、 ３０ａ・・・残された第２絶縁膜、
３１・・・第１開口部、 ３１ａ・・・第２開口部、
３２・・・四部。 号） ２４：反対導電型ベース領域 第 図（１） （ｅ） ２４ ５ 第 図（２） 第 図 第 図 第 図（１〉 第 図（２） 第 図 （ａ） ２ 第 図（１）
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体層から成るドレイン領域と、この
半導体層内に形成された反対導電型のベース領域と、こ
のベース領域内に形成された一導電型のソース領域と、
このソース領域と前記ドレイン領域とに挟まれた前記ベ
ース領域上にゲート絶縁膜を介して形成されたゲート電
極とを有する半導体装置の製造方法において、 （イ）前記一導電型半導体層の主表面上に、ゲート絶縁
膜、ゲート電極膜及び第１の絶縁膜をこの順に積層する
工程と、 （ロ）第１絶縁膜、ゲート電極膜及びゲート絶縁膜から
成る前記積層膜に、前記半導体層の主表面が露出する第
１の開口部を形成する工程と、（ハ）第１開口部より不
純物をドープして前記半導体層内に反対導電型のベース
領域を形成する工程と、 （ニ）第１開口部より不純物をドープして前記ベース領
域内に一導電型のソース領域を形成する工程と、 （ホ）前記半導体層の主表面上に第２の絶縁膜を堆積し
た後、第２絶縁膜をエッチングし、第１開口部の前記積
層膜の側壁に第２絶縁膜を自己整合的に残して第２の開
口部を形成する工程と、（ヘ）前記積層膜及びこの積層
膜の側壁に残した前記第２絶縁膜をマスクとして、第２
の開口部に露出するソース領域をエッチングし、このソ
ース領域を貫通して前記ベース領域に達する凹部を形成
する工程とを、 含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32429889A JPH03185737A (ja) | 1989-12-14 | 1989-12-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32429889A JPH03185737A (ja) | 1989-12-14 | 1989-12-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185737A true JPH03185737A (ja) | 1991-08-13 |
Family
ID=18164242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32429889A Pending JPH03185737A (ja) | 1989-12-14 | 1989-12-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185737A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5841167A (en) * | 1995-12-28 | 1998-11-24 | Sgs-Thomson Microelectronics S.R.L. | MOS-technology power device integrated structure |
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| JP2000156383A (ja) * | 1998-11-09 | 2000-06-06 | Internatl Rectifier Corp | 低電圧ｍｏｓｆｅｔ及びその製造方法並びにその回路 |
| US6090669A (en) * | 1995-10-09 | 2000-07-18 | Consorzio Per La Ricerca Sulla Microelectronics Nel Mezzogiorno | Fabrication method for high voltage devices with at least one deep edge ring |
| US6228719B1 (en) | 1995-11-06 | 2001-05-08 | Stmicroelectronics S.R.L. | MOS technology power device with low output resistance and low capacitance, and related manufacturing process |
| KR100487547B1 (ko) * | 2002-09-12 | 2005-05-03 | 삼성전자주식회사 | 비휘발성 메모리 장치의 제조 방법 |
| US7439580B2 (en) | 2004-09-02 | 2008-10-21 | International Rectifier Corporation | Top drain MOSgated device and process of manufacture therefor |
-
1989
- 1989-12-14 JP JP32429889A patent/JPH03185737A/ja active Pending
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| US6111297A (en) * | 1995-02-24 | 2000-08-29 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | MOS-technology power device integrated structure and manufacturing process thereof |
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