JPH02153538A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02153538A JPH02153538A JP30807288A JP30807288A JPH02153538A JP H02153538 A JPH02153538 A JP H02153538A JP 30807288 A JP30807288 A JP 30807288A JP 30807288 A JP30807288 A JP 30807288A JP H02153538 A JPH02153538 A JP H02153538A
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- 239000004065 semiconductor Substances 0.000 title claims description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 20
- 238000005468 ion implantation Methods 0.000 claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims description 14
- 150000002500 ions Chemical class 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 11
- 238000007254 oxidation reaction Methods 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052710 silicon Inorganic materials 0.000 abstract description 9
- 239000010703 silicon Substances 0.000 abstract description 9
- 238000002513 implantation Methods 0.000 abstract description 5
- 229920005591 polysilicon Polymers 0.000 abstract description 5
- -1 arsenic ions Chemical class 0.000 abstract description 4
- 229910052785 arsenic Inorganic materials 0.000 abstract description 3
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 3
- 239000011574 phosphorus Substances 0.000 abstract description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 230000000694 effects Effects 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 3
- 230000005465 channeling Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体装置の製造方法に関し、特に、ライ
トリイ・ドープド・ドレイン（ＬｉｇｈｔｌｙＤｏｐｅ
ｄ Ｄｒｌｎ ：以下ＬＤＤと称す）構造の絶縁ゲート
電界効果半導体装置の製造方法に関するものである。
トリイ・ドープド・ドレイン（ＬｉｇｈｔｌｙＤｏｐｅ
ｄ Ｄｒｌｎ ：以下ＬＤＤと称す）構造の絶縁ゲート
電界効果半導体装置の製造方法に関するものである。
第４図（ａ）〜（Ｃ）は従来のこの種の半導体装置の製
造方法の主要段階における状態を示す断面図である。（
特願昭６０−４３９５１号、特願昭６０−４３９５２号
参照）。これらの図において、２１はｐ型シリコン基板
、２２はフィールド酸化膜、２３はゲート絶縁膜、２４
はポリシリコン（多結晶シリコン）、２５はフォトレジ
スト、２６は低濃度ソース・ドレイン領域（ｎ−層）、
２７は高濃度ソース・ドレイン領域（ｎ″層）である。
造方法の主要段階における状態を示す断面図である。（
特願昭６０−４３９５１号、特願昭６０−４３９５２号
参照）。これらの図において、２１はｐ型シリコン基板
、２２はフィールド酸化膜、２３はゲート絶縁膜、２４
はポリシリコン（多結晶シリコン）、２５はフォトレジ
スト、２６は低濃度ソース・ドレイン領域（ｎ−層）、
２７は高濃度ソース・ドレイン領域（ｎ″層）である。
次に製造行程において説明する。
まず、第４図（ａ）に示すように、ｐ型シリコン基板２
１にフィールド酸化膜２２を形成した後、ゲート絶縁膜
２３としてＳｉ３Ｎ４からなる第１の窒化膜を約２００
人形成する。次にゲート電極を形成するためのゲート電
極材料としてポリシリコン２４をＣＶＤ法により４００
０人を堆積させ、このポリシリコン２４に導電性を持た
せるためにＰ（リン）のような不純物をドープした後、
フォトレジスト２５を用いてゲート電ｔｉＴａ ｉＩ
域が残るようにバターニングを行う。次にパターニング
されたフォトレジスト２５をマスクとしてゲート電極材
料であるポリシリコン２４をＲＩＥ法等によってエツチ
ングし、ゲート電極２４Ｇを形成する（第４図（ｂ））
。その後、フォトレジスト２５を除去して、ゲート電極
２４ＧをマスクにしてＰイオンを第４図（ｂ）に示すよ
うにｐ型シリコン基板１に鉛直方向から約４５度の角度
で斜め回転イオン注入し、低濃度ソース・ドレイン領域
（ｎ−層）２６を形成する。そして、第４図（Ｃ）に示
すように通常の鉛直方向イオン注入でＡｓ（砒素）を注
入し、高濃度ソース・ドレイン領域（ｎ ４−層）２７
を形成してＬＤＤ構造を得る。
１にフィールド酸化膜２２を形成した後、ゲート絶縁膜
２３としてＳｉ３Ｎ４からなる第１の窒化膜を約２００
人形成する。次にゲート電極を形成するためのゲート電
極材料としてポリシリコン２４をＣＶＤ法により４００
０人を堆積させ、このポリシリコン２４に導電性を持た
せるためにＰ（リン）のような不純物をドープした後、
フォトレジスト２５を用いてゲート電ｔｉＴａ ｉＩ
域が残るようにバターニングを行う。次にパターニング
されたフォトレジスト２５をマスクとしてゲート電極材
料であるポリシリコン２４をＲＩＥ法等によってエツチ
ングし、ゲート電極２４Ｇを形成する（第４図（ｂ））
。その後、フォトレジスト２５を除去して、ゲート電極
２４ＧをマスクにしてＰイオンを第４図（ｂ）に示すよ
うにｐ型シリコン基板１に鉛直方向から約４５度の角度
で斜め回転イオン注入し、低濃度ソース・ドレイン領域
（ｎ−層）２６を形成する。そして、第４図（Ｃ）に示
すように通常の鉛直方向イオン注入でＡｓ（砒素）を注
入し、高濃度ソース・ドレイン領域（ｎ ４−層）２７
を形成してＬＤＤ構造を得る。
（発明が解決しようとする課題）
上記のような従来の製造方法によって得られるＬＤＤ構
造は、ゲート電ｔｆ！２４ ａの端とｎ１層である高濃
度ソース・ドレイン領域２７がオーバラップしているた
めに、ゲート絶縁膜２３が薄くなると、上記オーバラッ
プ領域の空乏化したドレインにおいて、バンド間でトン
ネリングが生じ、ドレインリーク電流が発生するという
問題点があった（詳しくはＴ、Ｙ、Ｃｈａｎ、Ｊ、Ｃｈ
ｅｎ、Ｐ、に、Ｋｏ ａｎｄ Ｃ，）Ｉｕ。
造は、ゲート電ｔｆ！２４ ａの端とｎ１層である高濃
度ソース・ドレイン領域２７がオーバラップしているた
めに、ゲート絶縁膜２３が薄くなると、上記オーバラッ
プ領域の空乏化したドレインにおいて、バンド間でトン
ネリングが生じ、ドレインリーク電流が発生するという
問題点があった（詳しくはＴ、Ｙ、Ｃｈａｎ、Ｊ、Ｃｈ
ｅｎ、Ｐ、に、Ｋｏ ａｎｄ Ｃ，）Ｉｕ。
１９８７ ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔ、ｐ、７１８．特開昭６１−１０１０７７号公報等参
照）。
ｔ、ｐ、７１８．特開昭６１−１０１０７７号公報等参
照）。
この発明は、上記のような問題点を解消するためになさ
れたもので、得られる半導体装置のゲート訪起のドレイ
ンリーク電流を低減できる半導体装置の製造方法を提供
することを目的としている。
れたもので、得られる半導体装置のゲート訪起のドレイ
ンリーク電流を低減できる半導体装置の製造方法を提供
することを目的としている。
この発明にかかる半導体装置の製造方法は、導電型の半
導体基板上にゲート絶縁膜、その上にゲート電極となる
多結晶シリコン膜、さらにその上に耐酸化性の絶縁膜を
備えたゲートを形成する工程と、絶縁膜をマスクとして
ゲート側壁部に酸化膜を形成する工程と、耐酸化性の絶
縁膜およびゲート側壁部の酸化膜をマスクとして、半導
体基板と異なる導電型の不純物をイオン注入してソース
・ドレインの高濃度領域を形成する工程と、絶縁膜およ
びゲート側壁部の酸化膜を除去した後、ゲートをマスク
として半導体基板と異なる導電型の不純物イオンを斜め
回転イオン注入してソース・ドレインの低濃度領域を形
成する工程とを含むものである。
導体基板上にゲート絶縁膜、その上にゲート電極となる
多結晶シリコン膜、さらにその上に耐酸化性の絶縁膜を
備えたゲートを形成する工程と、絶縁膜をマスクとして
ゲート側壁部に酸化膜を形成する工程と、耐酸化性の絶
縁膜およびゲート側壁部の酸化膜をマスクとして、半導
体基板と異なる導電型の不純物をイオン注入してソース
・ドレインの高濃度領域を形成する工程と、絶縁膜およ
びゲート側壁部の酸化膜を除去した後、ゲートをマスク
として半導体基板と異なる導電型の不純物イオンを斜め
回転イオン注入してソース・ドレインの低濃度領域を形
成する工程とを含むものである。
また、上記において、低濃度ソース・ドレイン領域を先
に形成した後、高濃度ソース・ドレイン領域を形成して
もよい。
に形成した後、高濃度ソース・ドレイン領域を形成して
もよい。
この発明の請求項（１）の半導体装置の製造方法におい
ては、ソース・ドレインの高濃度領域がゲートをマスク
としての斜め回転イオン注入により形成され、ソース・
ドレインの高濃度領域が、ゲート側壁部に酸化膜が形成
された酸化膜および絶縁膜をマスクとしてのイオン注入
により形成されることにより、ゲート端とソース・ドレ
インの高濃度領域端のオーバラップが防止される。
ては、ソース・ドレインの高濃度領域がゲートをマスク
としての斜め回転イオン注入により形成され、ソース・
ドレインの高濃度領域が、ゲート側壁部に酸化膜が形成
された酸化膜および絶縁膜をマスクとしてのイオン注入
により形成されることにより、ゲート端とソース・ドレ
インの高濃度領域端のオーバラップが防止される。
この発明の請求項（２）の半導体装置の製造方法におい
ては、ソース・ドレインの低濃度領域がイオン注入によ
り形成され、ソース・ドレイン高濃度領域が、ゲートを
マスクとしてのイオン注入により形成され、この後ゲー
ト側壁部に酸化膜が形成されることによりゲートが短く
され、ゲート端とソース・ドレインの高濃度領域端のオ
ーバラップが防止される。
ては、ソース・ドレインの低濃度領域がイオン注入によ
り形成され、ソース・ドレイン高濃度領域が、ゲートを
マスクとしてのイオン注入により形成され、この後ゲー
ト側壁部に酸化膜が形成されることによりゲートが短く
され、ゲート端とソース・ドレインの高濃度領域端のオ
ーバラップが防止される。
第１図（ａ）〜（Ｃ）はこの発明の半導体装置の製造方
法の一実施例の主要階段における状態を示す断面図であ
る。
法の一実施例の主要階段における状態を示す断面図であ
る。
これらの図において、１はｐ型シリコン基板、２はフィ
ールド酸化膜、３はゲート絶縁膜、４は多結晶シリコン
膜、５は窒化膜、６は酸化膜、７は高濃度ソース・ドレ
イン領域（ｎ−層）、８は低濃度ソース・ドレイン領域
（ｎ“層）である。
ールド酸化膜、３はゲート絶縁膜、４は多結晶シリコン
膜、５は窒化膜、６は酸化膜、７は高濃度ソース・ドレ
イン領域（ｎ−層）、８は低濃度ソース・ドレイン領域
（ｎ“層）である。
次に製造行程について説明する。
まず、第１図（ａ）に示すように、例えばｐ型シリコン
基板１にフィールド酸化膜２を形成した後、例えば酸化
膜からなるゲート絶縁膜３およびゲート電極となる多結
晶シリコン膜４を形成した後、さらにその上にＬＰＣＶ
Ｄ法で耐酸化性の、例えば窒化膜５を堆積し、フォトエ
ツチングしてゲートを形成する。次に、第１図（ｂ）に
示すように、窒化Ｄ！ ５をマスクにして、熱処理を行
って酸化膜６をゲート側壁部に形成する。そして、窒化
膜５およびゲート側壁部６の酸化膜６をマスクにして、
例えば砒素イオンＡｓを４Ｘ１０”（ｃｍ−２）注入し
、高濃度ソース・ドレイン領域７を形成する。次に第１
図（Ｃ）に示すように、窒化膜５およびゲート側壁部の
酸化膜６を除去した後、例えばリンイオンＰを１ｘｌＯ
”（ｃｍ−２）の注入量で鉛直方向から約４５の角度で
、斜め回転イオン注入し、低濃度ソース・ドレイン領域
８を形成することでＬＤＤ構造を得る。
基板１にフィールド酸化膜２を形成した後、例えば酸化
膜からなるゲート絶縁膜３およびゲート電極となる多結
晶シリコン膜４を形成した後、さらにその上にＬＰＣＶ
Ｄ法で耐酸化性の、例えば窒化膜５を堆積し、フォトエ
ツチングしてゲートを形成する。次に、第１図（ｂ）に
示すように、窒化Ｄ！ ５をマスクにして、熱処理を行
って酸化膜６をゲート側壁部に形成する。そして、窒化
膜５およびゲート側壁部６の酸化膜６をマスクにして、
例えば砒素イオンＡｓを４Ｘ１０”（ｃｍ−２）注入し
、高濃度ソース・ドレイン領域７を形成する。次に第１
図（Ｃ）に示すように、窒化膜５およびゲート側壁部の
酸化膜６を除去した後、例えばリンイオンＰを１ｘｌＯ
”（ｃｍ−２）の注入量で鉛直方向から約４５の角度で
、斜め回転イオン注入し、低濃度ソース・ドレイン領域
８を形成することでＬＤＤ構造を得る。
以下図示はしないが、コンタクト窓開け、電極配線行程
などを行うことによって素子が完成する。ここで、ゲー
ト絶縁膜３として、例えば耐酸化性の５ＮＯＳ構造（酸
化膜＋窒化膜）を採用すると、ゲート側壁部のみを酸化
するため、さらに効果的である。
などを行うことによって素子が完成する。ここで、ゲー
ト絶縁膜３として、例えば耐酸化性の５ＮＯＳ構造（酸
化膜＋窒化膜）を採用すると、ゲート側壁部のみを酸化
するため、さらに効果的である。
また、上記実施例では、先に高濃度ソース・ドレイン領
域７を形成したが、低濃度ソース・ドレイン領域８を先
に形成することも可能である。
域７を形成したが、低濃度ソース・ドレイン領域８を先
に形成することも可能である。
この場合の実施例を第２図（ａ）〜（ｄ）によって説明
する。まず、第２図（ａ）に示すように、第１図（ａ）
と同様にしてＰ型シリコン基板１に、フィールド酸化膜
２を形成した後、窒化膜からなるゲート絶縁膜３と多結
晶シリコン膜４と窒化膜５よりなるゲートを形成し、窒
化膜５をマスクとして斜め回転イオン注入で、Ｐ等の低
濃度のｎ型不純物をイオン注入することで、低濃度ソー
ス・ドレイン領域８を形成する。次に、第２図（ｂ）に
示すように、窒化膜５をマスクとして高温の酸化雰囲気
にさらし、ゲート側壁部に酸化膜６を形成した後、窒化
膜５およびゲート側壁部の酸化膜６をマスクとしてＡｓ
等の高濃度のｎ型不純物をイオン注入し、高濃度ソース
・ドレイン領域７を形成してＬＤＤ構造を得る。
する。まず、第２図（ａ）に示すように、第１図（ａ）
と同様にしてＰ型シリコン基板１に、フィールド酸化膜
２を形成した後、窒化膜からなるゲート絶縁膜３と多結
晶シリコン膜４と窒化膜５よりなるゲートを形成し、窒
化膜５をマスクとして斜め回転イオン注入で、Ｐ等の低
濃度のｎ型不純物をイオン注入することで、低濃度ソー
ス・ドレイン領域８を形成する。次に、第２図（ｂ）に
示すように、窒化膜５をマスクとして高温の酸化雰囲気
にさらし、ゲート側壁部に酸化膜６を形成した後、窒化
膜５およびゲート側壁部の酸化膜６をマスクとしてＡｓ
等の高濃度のｎ型不純物をイオン注入し、高濃度ソース
・ドレイン領域７を形成してＬＤＤ構造を得る。
この方法だと、後工程におけるイオン注入の際にゲート
側壁部の酸化膜６を除去する必要がなく、フィールド酸
化膜２の膜減りもない。
側壁部の酸化膜６を除去する必要がなく、フィールド酸
化膜２の膜減りもない。
また、ゲート電極である多結晶シリコン膜４上の窒化膜
５および高濃度ソース・ドレイン領域７上の窒化膜５を
除去し、さらに第２図（Ｃ）に示すように、例えばＴｉ
９をスパッタ法で堆積させて熱処理を施せば、ゲート電
極部および高濃度ソース・ドレイン領域７をシリサイド
化して低抵抗化できる。ただし、ゲート側壁部は酸化膜
６があるのでシリサイド化せず、未反応のＴｉ９を除去
することで、第２図（ｄ）に示すように、セルファライ
ンでゲート電極および高濃度ソース・ドレイン領域７に
シリサイド部１０．１１を形成できる。なお、高濃度ソ
ース・ドレイン領域７を形成するためのイオン注入は、
サリサイド（ＳＡＬＩＣＩＤＥ：Ｓｅｌｆａｌｉｇｎｅ
ｄ ５ｉｌｉｃｉｄｅ）構造にしてから行うことも可能
である。
５および高濃度ソース・ドレイン領域７上の窒化膜５を
除去し、さらに第２図（Ｃ）に示すように、例えばＴｉ
９をスパッタ法で堆積させて熱処理を施せば、ゲート電
極部および高濃度ソース・ドレイン領域７をシリサイド
化して低抵抗化できる。ただし、ゲート側壁部は酸化膜
６があるのでシリサイド化せず、未反応のＴｉ９を除去
することで、第２図（ｄ）に示すように、セルファライ
ンでゲート電極および高濃度ソース・ドレイン領域７に
シリサイド部１０．１１を形成できる。なお、高濃度ソ
ース・ドレイン領域７を形成するためのイオン注入は、
サリサイド（ＳＡＬＩＣＩＤＥ：Ｓｅｌｆａｌｉｇｎｅ
ｄ ５ｉｌｉｃｉｄｅ）構造にしてから行うことも可能
である。
また、上記２つの実施例は、Ｎチャネル絶縁ゲート電極
効果半導体装置の製造方法について述べたが、もちろん
ｐ基板をｎ基板にし、注入するｎ型不純物イオンをｐ型
不純物イオンにすることにより、ｐチャネル絶縁ゲート
電界効果半導体装置にも適用可能である。
効果半導体装置の製造方法について述べたが、もちろん
ｐ基板をｎ基板にし、注入するｎ型不純物イオンをｐ型
不純物イオンにすることにより、ｐチャネル絶縁ゲート
電界効果半導体装置にも適用可能である。
ところで、上記実施例でＣＭＯＳを作成する場合にはソ
ース・ドレインイオン注入領域を限定するために、フォ
トレジスト等を使用する必要があるが、低濃度と高濃度
のイオン注入の間に高温の熱処理がある場合にはフォト
レジストのバターニング回数が増える問題がある。
ース・ドレインイオン注入領域を限定するために、フォ
トレジスト等を使用する必要があるが、低濃度と高濃度
のイオン注入の間に高温の熱処理がある場合にはフォト
レジストのバターニング回数が増える問題がある。
しかし、以下に示す方法によれば、ソース・ドレインの
低濃度および高濃度の注入を一括して行うことが可能に
なる。
低濃度および高濃度の注入を一括して行うことが可能に
なる。
すなわち、まず、第３図（ａ）に示すようにゲート電極
形成のためのフォトレジスト１２のパタニング後、窒化
膜５．多結晶シリコン膜４をＲＩＥ法でエツチングした
後、フォトレジスト１２を除去する。次にｎ型のソース
・ドレイン領域形成のためにフォトレジスト１３を用い
て他の領域を覆うようにバターニングする。その後、第
３図（ｂ）に示すように、フォトレジスト１３．ポリシ
リコン４および窒化膜５をマスクにして、ｎ型不純物、
例えばＰを鉛直方向から４５°の角度で斜め回転イオン
注入し、低濃度ソース・ドレイン領域８を作成する。次
に第３図（ｅ）に示すように、鉛直方向から約７°の角
度（チャネリング防止）で、例えばＡｓを回転注入し、
高濃度ソース・ドレイン領域７を形成することでｎ型の
ＬＤＤ構造が形成される。そして、この後、第２図（ｄ
）に示すように、ゲート側壁部に酸化膜６を形成して、
高濃度ソース・ドレイン領域７のオーバラップを解消す
る。また、ｎウェル１４内のｐ型ソース・ドレインもＬ
ＤＤ構造を用いるなら同様の方法で作成できる。さらに
、第３図（ｅ）に示すように、サリサイド構造にするこ
とも可能である。上記の約７°の角度でイオン注入する
のは、通常のようにＳｔ基板上に酸化膜６なしで０°注
入するとチャネリング（（ｉｏｏ）基板や（１１１）基
板の結晶格子において、注入されたイオンが衝突しない
場所が生じ、ここに注入されたイオンは深く注入される
）現象が生じるため、注入角度をこのように約７°程度
傾ける。
形成のためのフォトレジスト１２のパタニング後、窒化
膜５．多結晶シリコン膜４をＲＩＥ法でエツチングした
後、フォトレジスト１２を除去する。次にｎ型のソース
・ドレイン領域形成のためにフォトレジスト１３を用い
て他の領域を覆うようにバターニングする。その後、第
３図（ｂ）に示すように、フォトレジスト１３．ポリシ
リコン４および窒化膜５をマスクにして、ｎ型不純物、
例えばＰを鉛直方向から４５°の角度で斜め回転イオン
注入し、低濃度ソース・ドレイン領域８を作成する。次
に第３図（ｅ）に示すように、鉛直方向から約７°の角
度（チャネリング防止）で、例えばＡｓを回転注入し、
高濃度ソース・ドレイン領域７を形成することでｎ型の
ＬＤＤ構造が形成される。そして、この後、第２図（ｄ
）に示すように、ゲート側壁部に酸化膜６を形成して、
高濃度ソース・ドレイン領域７のオーバラップを解消す
る。また、ｎウェル１４内のｐ型ソース・ドレインもＬ
ＤＤ構造を用いるなら同様の方法で作成できる。さらに
、第３図（ｅ）に示すように、サリサイド構造にするこ
とも可能である。上記の約７°の角度でイオン注入する
のは、通常のようにＳｔ基板上に酸化膜６なしで０°注
入するとチャネリング（（ｉｏｏ）基板や（１１１）基
板の結晶格子において、注入されたイオンが衝突しない
場所が生じ、ここに注入されたイオンは深く注入される
）現象が生じるため、注入角度をこのように約７°程度
傾ける。
〔発明の効果）
以上説明したように、この発明の請求項（１）の半導体
装置の製造方法は、一導電型の半導体基板上にゲート絶
縁膜、その上にゲート電極となる多結晶シリコン膜、さ
らにその上に耐酸化性の絶縁膜を備えたゲートを形成す
る工程と、絶縁膜をマスクとしてゲート側壁部に酸化膜
を形成する工程と、耐酸化性の絶縁膜およびゲート側壁
部の酸化膜をマスクとして、半導体基板と異なる導電型
の不純物をイオン注入してソース・ドレインの高濃度領
域を形成する工程と、絶縁膜およびゲート側壁部の酸化
膜を除去した後、ゲートをマスクとして半導体基板と異
なる導電型の不純物イオンを斜め回転イオン注入してソ
ース・ドレインの低濃度領域を形成する工程とを含むの
で、ゲート端とソース・ドレインの領域端がオーバラッ
プしないように構成でき、ゲート誘起のドレインリーク
電流を低減するという効果がある。また、ゲートとソー
ス・ドレインの低濃度領域のみがオーバラップしたＬＤ
Ｄ構造となっているので、ゲート容量が低減される。
装置の製造方法は、一導電型の半導体基板上にゲート絶
縁膜、その上にゲート電極となる多結晶シリコン膜、さ
らにその上に耐酸化性の絶縁膜を備えたゲートを形成す
る工程と、絶縁膜をマスクとしてゲート側壁部に酸化膜
を形成する工程と、耐酸化性の絶縁膜およびゲート側壁
部の酸化膜をマスクとして、半導体基板と異なる導電型
の不純物をイオン注入してソース・ドレインの高濃度領
域を形成する工程と、絶縁膜およびゲート側壁部の酸化
膜を除去した後、ゲートをマスクとして半導体基板と異
なる導電型の不純物イオンを斜め回転イオン注入してソ
ース・ドレインの低濃度領域を形成する工程とを含むの
で、ゲート端とソース・ドレインの領域端がオーバラッ
プしないように構成でき、ゲート誘起のドレインリーク
電流を低減するという効果がある。また、ゲートとソー
ス・ドレインの低濃度領域のみがオーバラップしたＬＤ
Ｄ構造となっているので、ゲート容量が低減される。
また、この発明の請求項 （２）の半導体装置の製造方
法は、低濃度ソース・ドレイン領域を先に形成した後、
高濃度ソース・ドレイン領域を形成するので、上記請求
項（１）の作用効果の他、イオン注入の際にゲート側壁
部の酸化膜を除去する必要がない利点がある。
法は、低濃度ソース・ドレイン領域を先に形成した後、
高濃度ソース・ドレイン領域を形成するので、上記請求
項（１）の作用効果の他、イオン注入の際にゲート側壁
部の酸化膜を除去する必要がない利点がある。
第１図はこの発明の一実施例を説明するための断面図、
第２図、第３図はこの発明の他の実施例を説明するため
の断面図、第４図は従来のＬＤＤ構造の半導体装置の製
造方法を説明するための断面図である。 図において、１はｐ型シリコン基板、２はフィールド酸
化膜、３はゲート絶縁膜、４は多結晶シリコン膜、５は
窒化膜、６は酸化膜、７は高濃度ソース・ドレイン領域
、８は低濃度ソース・ドレイン領域、９はＴｉ、１０．
１１はシリサイド部、１２．１３はフォトレジスト、１
４はｎウェルである。 なお、各図中の同一符号は同一または相当部分を示す。
第２図、第３図はこの発明の他の実施例を説明するため
の断面図、第４図は従来のＬＤＤ構造の半導体装置の製
造方法を説明するための断面図である。 図において、１はｐ型シリコン基板、２はフィールド酸
化膜、３はゲート絶縁膜、４は多結晶シリコン膜、５は
窒化膜、６は酸化膜、７は高濃度ソース・ドレイン領域
、８は低濃度ソース・ドレイン領域、９はＴｉ、１０．
１１はシリサイド部、１２．１３はフォトレジスト、１
４はｎウェルである。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (2)
- （１）一導電型の半導体基板上にゲート絶縁膜、その上
にゲート電極となる多結晶シリコン膜、さらにその上に
耐酸化性の絶縁膜を備えたゲートを形成する工程と、前
記絶縁膜をマスクとしてゲート側壁部に酸化膜を形成す
る工程と、前記耐酸化性の絶縁膜およびゲート側壁部の
酸化膜をマスクとして、前記半導体基板と異なる導電型
の不純物をイオン注入してソース・ドレインの高濃度領
域を形成する工程と、前記絶縁膜およびゲート側壁部の
酸化膜を除去した後、前記ゲートをマスクとして前記半
導体基板と異なる導電型の不純物イオンを斜め回転イオ
ン注入して前記ソース・ドレインの低濃度領域を形成す
る工程とを含むことを特徴とする半導体装置の製造方法
。 - （２）一導電型の半導体基板上にゲート絶縁膜、その上
にゲート電極となる多結晶シリコン膜、さらにその上に
耐酸化性の絶縁膜を備えたゲートを形成する工程と、前
記ゲートをマスクとしてソース・ドレイン領域に前記半
導体基板と異なる導電型の不純物を斜め回転イオン注入
してソース・ドレインの低濃度領域を形成する工程と、
前記耐酸化性の絶縁膜をマスクとしてゲート側壁部に酸
化膜を形成する工程と、前記半導体基板と異なる導電型
の不純物をイオン注入してソース・ドレインの高濃度領
域を形成する工程と、前記耐酸化性の絶縁膜およびソー
ス・ドレイン領域のゲート絶縁膜を除去する工程とを含
むことを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308072A JP2781913B2 (ja) | 1988-12-05 | 1988-12-05 | Ｌｄｄ構造の半導体装置の製造方法 |
| US07/399,947 US5146291A (en) | 1988-08-31 | 1989-08-31 | MIS device having lightly doped drain structure |
| US07/896,535 US5217913A (en) | 1988-08-31 | 1992-06-09 | Method of manufacturing an MIS device having lightly doped drain structure and conductive sidewall spacers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308072A JP2781913B2 (ja) | 1988-12-05 | 1988-12-05 | Ｌｄｄ構造の半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02153538A true JPH02153538A (ja) | 1990-06-13 |
| JP2781913B2 JP2781913B2 (ja) | 1998-07-30 |
Family
ID=17976539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63308072A Expired - Lifetime JP2781913B2 (ja) | 1988-08-31 | 1988-12-05 | Ｌｄｄ構造の半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2781913B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5217910A (en) * | 1990-11-05 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor device having sidewall spacers and oblique implantation |
| US5258319A (en) * | 1988-02-19 | 1993-11-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a MOS type field effect transistor using an oblique ion implantation step |
| US6507069B1 (en) | 1994-07-14 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US6897526B1 (en) | 1998-02-12 | 2005-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and process for producing the same |
| US6906383B1 (en) | 1994-07-14 | 2005-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| EP1665334A2 (en) * | 2003-08-26 | 2006-06-07 | International Business Machines Corporation | Method to produce transistor having reduced gate height |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59198763A (ja) * | 1983-04-27 | 1984-11-10 | Hitachi Ltd | Ｍｏｓ形電界効果トランジスタおよびその製造方法 |
| JPS62293776A (ja) * | 1986-06-13 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6373667A (ja) * | 1986-09-17 | 1988-04-04 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置の製造方法 |
| JPS6376376A (ja) * | 1986-09-18 | 1988-04-06 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置の製造方法 |
-
1988
- 1988-12-05 JP JP63308072A patent/JP2781913B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59198763A (ja) * | 1983-04-27 | 1984-11-10 | Hitachi Ltd | Ｍｏｓ形電界効果トランジスタおよびその製造方法 |
| JPS62293776A (ja) * | 1986-06-13 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6373667A (ja) * | 1986-09-17 | 1988-04-04 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置の製造方法 |
| JPS6376376A (ja) * | 1986-09-18 | 1988-04-06 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置の製造方法 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258319A (en) * | 1988-02-19 | 1993-11-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a MOS type field effect transistor using an oblique ion implantation step |
| US5217910A (en) * | 1990-11-05 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor device having sidewall spacers and oblique implantation |
| US6507069B1 (en) | 1994-07-14 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US6773971B1 (en) | 1994-07-14 | 2004-08-10 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device having lightly-doped drain (LDD) regions |
| US6906383B1 (en) | 1994-07-14 | 2005-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US7183614B2 (en) | 1994-07-14 | 2007-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US7635895B2 (en) | 1994-07-14 | 2009-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US8273613B2 (en) | 1994-07-14 | 2012-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US6897526B1 (en) | 1998-02-12 | 2005-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and process for producing the same |
| US7687855B2 (en) | 1998-02-12 | 2010-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having impurity region |
| EP1665334A2 (en) * | 2003-08-26 | 2006-06-07 | International Business Machines Corporation | Method to produce transistor having reduced gate height |
| EP1665334A4 (en) * | 2003-08-26 | 2011-02-23 | Ibm | PROCESS FOR PRODUCING A TRANSISTOR HAVING A REDUCED GRID HEIGHT |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2781913B2 (ja) | 1998-07-30 |
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