JPH01308978A - Pattern data generation circuit - Google Patents
Pattern data generation circuitInfo
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- Tests Of Electronic Circuits (AREA)
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- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
「産業上の利用骨’JfE
この発明は、パターンデータ発生回路に関し、詳しくは
、ICテスターにおいて、ビデオRAM(以ドVRAM
)等のようなシリアルデータ出力を持つメモリをテスト
する場合に適するパターンデータ発生回路の改良に関す
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a pattern data generation circuit, and more specifically, to a pattern data generation circuit that uses a video RAM (hereinafter referred to as VRAM) in an IC tester.
), etc. This invention relates to an improvement in a pattern data generation circuit suitable for testing a memory having a serial data output such as a serial data output circuit.
[従来の技術]
IC検査システムでは、ICの性能2機能試験を杼うた
めにそれに必要な複数ビットのテスト波形パターンを、
テストパターンプログラム等に従って自動的に発生させ
、ICからの出力を期待値と比較することでテストを行
う。[Prior Art] In an IC testing system, a multi-bit test waveform pattern required for two-function testing of IC performance is
A test is performed by automatically generating a test pattern according to a test pattern program, etc., and comparing the output from the IC with an expected value.
このような場合のテスト波形パターンの発生は、パター
ン発生器から得られるパターンデータとタイミング信号
発生回路により作られた多数の位相をもつ位相クロック
信号とのそれぞれのうちから、tCのピンごとに必要な
ものをそれぞれ選択して合成し、所定の波形パターンを
生成することにより行われ、生成したテストパターンは
、ドライブ回路に送られ、その出力がレベル変換されて
所定のICビンに供給される。そして、その結果として
得られるICピンの出力波形がパターン発生器から出力
される期待値と比較される。この場合、テスト対象とな
る被n1定デバイスがVRAMであるときには、その入
力データは、ビットパラレルなものであり、その出力は
ビットシリアルとなる。In such a case, the test waveform pattern is generated for each pin of tC from the pattern data obtained from the pattern generator and the phase clock signal with multiple phases generated by the timing signal generation circuit. The test pattern is selected and combined to generate a predetermined waveform pattern.The generated test pattern is sent to a drive circuit, and its output is level-converted and supplied to a predetermined IC bin. The resulting IC pin output waveform is then compared with the expected value output from the pattern generator. In this case, when the n1 constant device to be tested is a VRAM, its input data is bit parallel, and its output is bit serial.
そのためパターン発生器では、人力したパラレルなデー
タからこれをシリアルなデータに変換して期待値を発生
させることが必要である。Therefore, in a pattern generator, it is necessary to generate an expected value by converting manually generated parallel data into serial data.
[解決しようとする課題]
ビットシリアルな期待値を発生する従来のパターン発生
器としては、ROMパターンジェネレータ(ROMPG
)とかシリアルPGとかが使用されるでいるが、このよ
うなパターンジェネレータは、通常、出力ポート幅が1
.2,4. ・・・。[Problem to be solved] As a conventional pattern generator that generates a bit-serial expected value, a ROM pattern generator (ROMPG) is used.
) or serial PG are used, but such pattern generators usually have an output port width of 1.
.. 2,4. ....
16、・・と変更することが可能なバッファメモリが用
いられている。しかし、バッファメモリの構成1:、、
1ビットシリアルな期待値を発生させるときにはボート
幅を1ビットになるようにデータを+1構成しなければ
ならず、それには、バッファメモリドのビットパラレル
なデータを−l消して1ビットシリアルなデータを格納
し直す処理を行う必要がある。A buffer memory that can be changed to 16, . . . is used. However, buffer memory configuration 1:
To generate a 1-bit serial expected value, the data must be configured by +1 so that the boat width becomes 1 bit. To do this, the bit-parallel data in the buffer memorandum is deleted by -1 to generate 1-bit serial data. It is necessary to perform the process of re-storing the .
そこで、パターンデータ発生器に対してパラレルデータ
出力からシリアルデータ出力に変更してテストを行った
り、さらにシリアルデータ出力から+Ifびパラレルデ
ータ出力に変更する処理をしながらテストを行う場合な
どにはその切換処理に時間がかかり、高速なテスト処理
ができない欠点がある。特に、VRAMの古川が大きく
なればなるほどこのような切換処理に多くの時間がかか
り、それが問題となる。Therefore, when testing the pattern data generator by changing from parallel data output to serial data output, or when testing while changing from serial data output to +If and parallel data output, etc. The disadvantage is that switching processing takes time and high-speed test processing cannot be performed. In particular, the larger the size of the VRAM, the more time it takes for such switching processing, which becomes a problem.
この発明は、このような従来技術の問題点を解決するも
のであって、種々のパラレルな記憶データから容易に1
ビットシリアルな出力を発生させることができ、パラレ
ル出力と1ビットシリアル出力との切換処理が短時間で
容易に行えるパターンデータ発生回路を提供することを
目的とする。The present invention solves the problems of the prior art, and allows easy processing of data from various parallel storage data.
It is an object of the present invention to provide a pattern data generation circuit that can generate bit-serial output and can easily perform switching processing between parallel output and 1-bit serial output in a short time.
[課題を解決するための−L段コ
このような[1的を達成するためのこの発明のパターン
データ発生回路の構成は、出力ポート幅が可変にできる
バッファメモリと、バッファメモリのビットパラレルな
出力を受け、設定された出力ポート幅のビット出力のう
ち1ビットを循環的に選択する1ビット選択回路と、バ
ッファメモリのビットパラレルな出力と1ビット選択回
路の出力とを受けていずれか一方の出力を選択する出力
選択回路とを備えていて、バッファメモリが設定された
出力ポート幅のビット数に対応する回数同一アドレスが
続けてアクセスされるものである。[To solve the problem - L stage] The configuration of the pattern data generation circuit of the present invention to achieve the first objective is to use a buffer memory whose output port width is variable and a bit parallel configuration of the buffer memory. a 1-bit selection circuit that receives the output and cyclically selects one bit from among the bit outputs of the set output port width; and a 1-bit selection circuit that receives the bit parallel output of the buffer memory and the output of the 1-bit selection circuit and selects one of them. The same address is successively accessed a number of times corresponding to the number of bits of the output port width set in the buffer memory.
[作用コ
このように出力ポートが可変なバッファメモリを用いて
、その1ビットシリアルな出力についてだけは、ボート
幅変更によることなくnビットパラレル出力(nが設定
可能な整数)から1ビットを選択できるような選択回路
を設けて、同じnピントパラレルデータをボート幅対応
に複数回バッファメモリから出力させることで1ビット
シリアルなデータを得るようにすることができる。[Operation] Using a buffer memory with a variable output port like this, for its 1-bit serial output, you can select 1 bit from the n-bit parallel output (n is a configurable integer) without changing the port width. It is possible to obtain 1-bit serial data by providing a selection circuit that allows the same n-pin parallel data to be output from the buffer memory multiple times in correspondence with the boat width.
その結果、バッファメモリのデータの3換えなシニ、テ
ストに必要なnビットパラレルなデータと1ビットシリ
アルなデータとの切換をリアルタイムで行うことができ
、その切換えに時間がかがらず、高速なテスト処理が可
能となる。As a result, the data in the buffer memory can be changed in real time between n-bit parallel data and 1-bit serial data required for testing, and the switching does not take much time and is fast. Test processing becomes possible.
[実施例]
以と、この発明の一実施例について図面を参11((し
て詳細に説明する。[Embodiment] Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
第1図は、この発明を適用した一実施例のパターンデー
タ発生回路のブロック図であり、第2図は、その動作を
説明するためのタイミングチャートである。FIG. 1 is a block diagram of a pattern data generation circuit according to an embodiment of the present invention, and FIG. 2 is a timing chart for explaining its operation.
第1図において、■は、入出力端子数(I10数)が可
変で外部からそれを設定可能なポート変り幅可変バッフ
ァメモリ(以下バッファメモリ)である。このバッファ
メモリ1は、指定した出力I10数Hに応じて、内部の
メモリをn分割して、これらn分割した各メモリエリア
をそれぞれ独立したI10ボートに割り当てるように管
理する。In FIG. 1, ■ is a port variable width variable buffer memory (hereinafter referred to as buffer memory) in which the number of input/output terminals (the number of I10) is variable and can be set from the outside. This buffer memory 1 is managed so that the internal memory is divided into n parts according to the specified output I10 number H, and each of these n divided memory areas is allocated to an independent I10 port.
その結果、メモリの総容量を変更することな(、nビッ
トの大データをパラレルに受け、nビットで出力するこ
とができる。As a result, large data of n bits can be received in parallel and output in n bits without changing the total memory capacity.
バッファメモリ1は、CPU(マイクロプロセッサ)等
を有するコントローラ5からアクセスアドレス45号6
と動作クロック信号7を受けて動作し、前記のようなn
ビットパラレル出力8を1ビットセレクタ3に入力する
とともに、出力切換回路4にも人力する。The buffer memory 1 is accessed from a controller 5 having a CPU (microprocessor), etc. at address 45 and 6.
It operates in response to the operation clock signal 7, and operates in response to the operation clock signal 7.
The bit parallel output 8 is inputted to the 1-bit selector 3 and also inputted to the output switching circuit 4.
1ビットセレクタ3は、例えば、バッファメモリ1の各
出力にそれぞれ接続されたゲート回路とデコーダ、OR
回路等とを備えていて、その進数が設定可能なm進カウ
ンタ2から各段のカウントデータ9をパラレルに受ける
。m進カウンタ2の各段の出力は、前記デコーダでデコ
ードされてカウント値で指定される位置にあるゲート回
路が開かれる。その結果、そのゲート回路に接続された
対応するバッファメモリ1の出力が1ビット選択されて
出力されることになる。このようにしてゲート回路で選
択された1ビットは、各ゲート回路の出力をORするO
R回路を介してシリアルデータ11として出力され、出
力切換回路4に供給される。なお、この場合、m進カウ
ンタ2は、動作クロック信号7を受けて、これをカウン
トし、その進数mは、あらかじめプログラム等によりバ
ッファメモリlの出力幅対応にコントローラ5により設
定されているものである。The 1-bit selector 3 includes, for example, a gate circuit connected to each output of the buffer memory 1, a decoder, and an OR
It receives count data 9 of each stage in parallel from an m-ary counter 2 whose base number can be set. The output of each stage of the m-ary counter 2 is decoded by the decoder, and a gate circuit at a position specified by the count value is opened. As a result, one bit of the output of the corresponding buffer memory 1 connected to that gate circuit is selected and output. The 1 bit selected by the gate circuit in this way is
It is output as serial data 11 via the R circuit and supplied to the output switching circuit 4. In this case, the m-adic counter 2 receives and counts the operating clock signal 7, and the m-adic counter 2 is set in advance by the controller 5 by a program or the like to correspond to the output width of the buffer memory l. be.
出力切換回路4は、バッファメモリ1の各出力をパラレ
ルに受ける入力端子と1ビットセレクタ3のシリアル出
力を受ける入力端子とを有していて、バッファメモリ1
のパラレル出力と1ビットセレクタ3のシリアルデータ
11の出力とを切換え、これらのうちパラレル出力8又
はシリアルデータ11の一方を選択して出力する。そし
て、シリアルデータ11側に出力が切換えられたときに
は、その出力は、パラレル出力8のうちの1ビットを出
力する特定の1つの端子からシリアルデータ11が出力
され、他の端子出力がLOWレベル(以下“L”)に固
定される。The output switching circuit 4 has an input terminal that receives each output of the buffer memory 1 in parallel and an input terminal that receives the serial output of the 1-bit selector 3.
The parallel output of the 1-bit selector 3 and the output of the serial data 11 of the 1-bit selector 3 are switched, and either the parallel output 8 or the serial data 11 is selected and output. Then, when the output is switched to the serial data 11 side, the serial data 11 is output from a specific terminal that outputs one bit of the parallel output 8, and the output from the other terminals is at a LOW level ( It is fixed at "L" below.
ここで、バッファメモリ1に記憶されたデータが4ビy
)パラレルのパターンデータである場合を例として第2
図に従って、その動作について説明する。Here, the data stored in buffer memory 1 is 4 bits
) Taking the case of parallel pattern data as an example, the second
The operation will be explained according to the diagram.
まず、コントローラ5によりバッファメモリ1の出力の
設定が4ビットに設定されているとし、コントローラ5
から4ビットのパラレル(4は、2.4.8.16・φ
φ等の1つとして選択されたもの)のパターンデータが
バッファメモリlに転送されて、各アドレスにあらかじ
め記憶されているとする。First, suppose that the controller 5 sets the output of the buffer memory 1 to 4 bits, and the controller 5
4-bit parallel (4 is 2.4.8.16・φ
It is assumed that the pattern data (selected as one of φ, etc.) is transferred to the buffer memory l and stored in advance at each address.
コノ状fiにおいて、コントローラ5から動作クロック
信号7とアクセスアドレス信号6が加えられると、バッ
ファメモリ1は、第2図の(a)に示されるように、そ
のアクセスアドレス信号6のインクリメント(1,2,
3,・・・)に応じて第0ビットから第3ピッドまでの
端子に、4ピントの記憶されたパターンデータ(a+
b+ C+ dt・・11)が読出され、第4ビ
ット[1からn−1ピント11までの出力がゼロレベル
(“L”)トナル。When the operation clock signal 7 and the access address signal 6 are applied from the controller 5 in the conical shape fi, the buffer memory 1 increments the access address signal 6 (1, 2,
3,...), the stored pattern data (a+
b+ C+ dt...11) is read out, and the output from the 4th bit [1 to n-1 pin 11 is zero level (“L”) tonal.
そこで、出力切換回路4がバッファメモリ1の出力側に
切換えられているときに、これがそのまま出力切換回路
4から出力されることになる。Therefore, when the output switching circuit 4 is switched to the output side of the buffer memory 1, this is output from the output switching circuit 4 as is.
一方、1ビットシリアルな出力を発生させる場合には、
設定されたポート幅に対応するバッファメモリlのビッ
トパラレル出力の数に対応してm進カウンタ2の進数が
前記の実施例の場合は、コントローラ5によりあらかじ
め4に設定されていて、出力切換回路4の切換がシリア
ル出力の1ビットセレクタ3側に切換えられている。こ
のような伏態において、コントローラ5は、動作クロッ
ク信号7の発生に対応し、同一のアクセスアドレスを4
回発生(バッファメモリ1の出力ポート幅に対応)して
バッファメモリ1をその都度アクセスする。On the other hand, when generating a 1-bit serial output,
In the above embodiment, the base number of the m-base counter 2 is set to 4 in advance by the controller 5, and the base number of the m-base counter 2 corresponds to the number of bit parallel outputs of the buffer memory l corresponding to the set port width, and the output switching circuit 4 is switched to the serial output 1-bit selector 3 side. In this state, the controller 5 sends the same access address 4 times in response to the generation of the operation clock signal 7.
(corresponding to the output port width of buffer memory 1) and accesses buffer memory 1 each time.
その結果、第2図の(b)に示すようなタイミングで記
憶されたパターンデータが4回パラレルにバッファメモ
リ1から1ビットセレクタ3に加えられる。As a result, the pattern data stored at the timing shown in FIG. 2(b) is applied four times in parallel from the buffer memory 1 to the 1-bit selector 3.
1ビットセレクタ3は、動作クロック信号7に応じてカ
ウントアツプされたm進カウンタ2のカウントデータ9
を受けて、これにより4回発生したパラレルデータ(a
s b、Ct d* ・φ・)から順次1ビット
ずつ第0ビットからそのデータa。The 1-bit selector 3 receives the count data 9 of the m-ary counter 2 counted up in accordance with the operation clock signal 7.
As a result, the parallel data (a
s b, Ct d*・φ・), the data a is sequentially bit by bit from the 0th bit.
byes ・・・を選択して出力していく。Byes... is selected and output.
そこで、出力選択回路4は、同図(C)に示すように、
例えば、その第Oビット出力に1ビットシリアルなパタ
ーンデータa* b+ Cg d、・・・を順次
発生する。なお、m進カウンタ2は、この場合、4進と
されているので、そのカウント値は“0”から“3”ま
での間で循環する。その結果、バッファメモリ1の出力
も第0ビットから第3ビットまでが循環するように順次
選択される。Therefore, the output selection circuit 4, as shown in FIG.
For example, 1-bit serial pattern data a* b+ Cg d, . . . is sequentially generated at the O-th bit output. Note that since the m-ary counter 2 is in quaternary form in this case, its count value cycles between "0" and "3". As a result, the output of the buffer memory 1 is also sequentially selected so that bits from the 0th bit to the 3rd bit are rotated.
このようにして1ビットシリアルな出力を得る場合に、
パンツアメモリlのパターンデータを酊構成しなくても
、そのまま、m進カウンタ2の進数をバッフ1メモリl
の出力ビット数に対応させるように設定し、かつ出力選
択回路4を1ビットシリアル側に切換えるだで1ビット
シリアルなパターンデータを発生できる。しかも、切換
状態を元に戻せばパターンデータの出力をパラレルデー
タ出力に曲り11に戻すことができる。When obtaining 1-bit serial output in this way,
Even if you do not configure the pattern data in Panzer memory l, you can directly transfer the base number of m-adic counter 2 to buffer 1 memory l.
It is possible to generate 1-bit serial pattern data by setting the output selection circuit 4 to correspond to the number of output bits and switching the output selection circuit 4 to the 1-bit serial side. Furthermore, if the switching state is returned to its original state, the pattern data output can be changed back to parallel data output and returned to 11.
以−1−説明したきたが、前記の実施例は、4ビットを
例としているが、2ビット、8ビット、1θビットとい
うようにバッファメモリのI10数を設定しても同様で
ある。また、入力設定値と出力設定値とが相違して選択
できるバッファメモリを用いても同様に適用できる。な
お、出力I10数が設定可能なバッファメモリを用いて
いるので、バッファメモリ1に人力されるデータ又は出
力されるデータの構成は、コントローラ5側から自由に
設定できる。As described above, the above embodiment uses 4 bits as an example, but the same effect can be achieved even if the I10 number of the buffer memory is set to 2 bits, 8 bits, 1θ bits, etc. Further, the present invention can be similarly applied by using a buffer memory in which the input setting value and the output setting value can be selected differently. Note that, since a buffer memory in which the number of outputs I10 can be set is used, the configuration of the data manually input to the buffer memory 1 or the data outputted can be freely set from the controller 5 side.
実施例では、1ビットを選択する選択回路をm進カウン
タと1ビットセレクタとにより構成しているが、複数の
パラレルなビット出力から1ビットを循環的に選択する
回路であればどのようなものであってもよ(、例えば、
カウンタをシフトレジスタとしてもよい。In the embodiment, the selection circuit that selects 1 bit is composed of an m-ary counter and a 1-bit selector, but any circuit that cyclically selects 1 bit from multiple parallel bit outputs may be used. (for example,
The counter may be a shift register.
[発明の効果コ
以l−の説明から理解できるように、この発明にあって
は、出力ポートが可変なバッファメモリを用いて、その
1ビットシリアルな出力についてだけは、ボート幅変更
によることなくnビットパラレル出力から1ビットを選
択できるような選択回路を設けて、同じnビットパラレ
ルデータをポート幅対応に複数回バッファメモリから出
力させることで1ビットシリアルなデータを得るように
することができる。[Effects of the Invention] As can be understood from the explanation below, this invention uses a buffer memory with a variable output port, and only its 1-bit serial output can be processed without changing the port width. By providing a selection circuit that can select 1 bit from the n-bit parallel output and outputting the same n-bit parallel data from the buffer memory multiple times depending on the port width, 1-bit serial data can be obtained. .
その結果、バッファメモリのデータの書換えなしに、テ
ストに必要なnビットパラレルなデータと1ビットシリ
アルなデータとの切換をリアルタイムで行うことができ
、その切換えに時間がかからず、高速なテスト処理が可
能となる。As a result, it is possible to switch between n-bit parallel data and 1-bit serial data required for testing in real time without rewriting data in the buffer memory, and the switching does not take much time, allowing for high-speed testing. processing becomes possible.
第1図は、この発明を適用した−・実施例のパターンデ
ータ発生回路のブロック図、第2図は、その動作を説明
するためのタイミングチャートである。
1・・・バッファメモリ、2・・・n進カウンタ、3・
・・1ビットセレクタ、4・・・出力切換回路、5・・
・コントローラ。FIG. 1 is a block diagram of a pattern data generation circuit according to an embodiment of the present invention, and FIG. 2 is a timing chart for explaining its operation. 1... Buffer memory, 2... N-ary counter, 3.
...1 bit selector, 4...output switching circuit, 5...
·controller.
Claims (2)
前記バッファメモリのビットパラレルな出力を受け、設
定された前記出力ポート幅のビット出力のうち1ビット
を循環的に選択する1ビット選択回路と、前記バッファ
メモリのビットパラレルな出力と前記1ビット選択回路
の出力とを受けていずれか一方の出力を選択する出力選
択回路とを備え、前記バッファメモリは、前記設定され
た出力ポート幅のビット数に対応する回数同一アドレス
が続けてアクセスされることを特徴とするパターンデー
タ発生回路。(1) Buffer memory with variable output port width,
a 1-bit selection circuit that receives the bit-parallel output of the buffer memory and cyclically selects one bit from among the bit outputs of the set output port width; and the bit-parallel output of the buffer memory and the 1-bit selection circuit. and an output selection circuit that receives an output from the circuit and selects one of the outputs, and the buffer memory is configured such that the same address is successively accessed a number of times corresponding to the number of bits of the set output port width. A pattern data generation circuit featuring:
設定可能なカウンタとを備えていて、前記1ビットセレ
クタは、前記カウンタのカウント値に応じて前記進数に
対応するバッファメモリのビットパラレルな出力の1ビ
ットを循環的に選択するものであり、前記バッファメモ
リは前記進数分だけの回数同一アドレスが続けてアクセ
スされることを特徴とする請求項1記載のパターンデー
タ発生回路。(2) The 1-bit selection circuit includes a 1-bit selector and a counter in which a base number can be set, and the 1-bit selector selects parallel bits of the buffer memory corresponding to the base number according to the count value of the counter. 2. The pattern data generation circuit according to claim 1, wherein one bit of the output is selected cyclically, and the buffer memory is accessed successively to the same address as many times as the base number.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63139468A JPH01308978A (en) | 1988-06-08 | 1988-06-08 | Pattern data generation circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63139468A JPH01308978A (en) | 1988-06-08 | 1988-06-08 | Pattern data generation circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01308978A true JPH01308978A (en) | 1989-12-13 |
Family
ID=15245939
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63139468A Pending JPH01308978A (en) | 1988-06-08 | 1988-06-08 | Pattern data generation circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01308978A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008120389A1 (en) * | 2007-03-29 | 2008-10-09 | Fujitsu Limited | Memory test circuit, semiconductor integrated circuit and memory test method |
WO2008139606A1 (en) * | 2007-05-14 | 2008-11-20 | Advantest Corporation | Testing apparatus |
-
1988
- 1988-06-08 JP JP63139468A patent/JPH01308978A/en active Pending
Cited By (5)
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