JP7443780B2 - 多層基板回路構造 - Google Patents

Description

本発明は、例えば電力変換装置のような電力回路装置の小型化に適した多層基板回路構造に関する。

従来、電力変換装置などの電力回路装置では、その主要部品であるパワー半導体デバイスの技術革新により高速なスイッチング動作が実現され、パワー半導体デバイスにおける電力損失を低減させている。これにより、電力回路装置の体積全体の大部分を占める冷却器を従来よりも大幅に小型化することが可能となり、電力回路装置全体も大幅に小型化されてきている。

一方で、新世代のパワー半導体デバイス（ＳｉＣやＧａＮといったワイドバンドギャップ材料を用いたパワー半導体デバイス）の高速スイッチング性能を十分発揮するには、パワー半導体デバイスと直流コンデンサで構成される直列一巡回路に寄生するインダクタンス成分を十分小さくし、パワー半導体デバイスのターンオフ時に発生するサージ電圧がパワー半導体デバイスの耐圧を超えないようにしなければならない。すなわち、パワー半導体デバイスと直流コンデンサを低インダクタンスで接続する配線手段が重要な課題となる。

特許文献１に記載されている技術においては、パワー半導体デバイスと直流コンデンサの配線手段として、多層基板を用いている。この多層基板では、直流コンデンサのＰ側（正極側）電位が接続された導電層と、Ｎ側（負極側）電位が接続された導電層を絶縁層を挟んで交互に積層する。これによって、スイッチング電流の往路と復路が、多層基板の中で交互に積層されるため、近接効果により磁界がキャンセルされ、多層基板の寄生インダクタンスを大幅に低減することが可能となる。

特許文献１に記載されている多層基板にパワー半導体デバイスや直流コンデンサといった電子部品を接続する場合には、従来、例えば電子部品のリード（引き出し線）を端子として基板上のスルーホール（ビア）に差し込み、半田などで接続する方法が用いられている。一般的に、多層基板にパワー半導体デバイスや直流コンデンサ、抵抗素子、インダクタ素子といった電子部品を接続するには、電子部品のリード端子もしくは表面実装端子を、多層基板の導電層上に設けられたスルーホール（ビア：ｖｉａ）もしくはパッドに例えば半田などで電気的に接続（ろう付け）する。

また、特許文献２には、パワー半導体デバイスを複数並列接続し、同時にスイッチング動作した場合の電流アンバランスを改善する技術が記載されており、多層基板を用いたその駆動回路基板設計においては、素子の固定方法にはリード端子を用いた実装例が挙げられている。

さらに、特許文献３では、チョッパ回路の入出力段に直流コンデンサを並列接続した構成とすることで、主回路に流れるコモンモード電流を低減させ、電磁妨害波の発生を抑制する技術が記載されており、その多層基板設計においては、表面実装端子を有する直流コンデンサを用いた実施例が挙げられている。

一般に、電子部品のリード端子を基板のスルーホールに挿入、はんだ付けする接続では、ある程度の機械的強度も期待できるが、接続部の厚みなどが増大してしまい大型化する。一方、表面実装端子による接続は、電子部品の表面電極をそのままパッドや導電層にはんだ付けするような構造となるため、接続部の厚みは薄く小型化に有利ではあるが、機械的強度は半田付け自体の強度以上には期待できず、比較的小型軽量な電子部品やチップに限定されてしまう。

特開２０１７－２２０９６１号公報 特開２０１６－４６８４２号公報 特開２０１４－１８７８１２号公報

特許文献１～３に記載されているパワー半導体デバイスや直流コンデンサといった電子部品では、リード形状の端子を有する電子部品を用いている。この方法では、導電層と接続しないリード端子が通るスルーホールの周囲には、印加される電圧に応じた所定の絶縁距離で導電層を設けない空間を設ける必要があり、その分、導電層の有効面積が減少してしまう。導電層の有効面積が減少してしまうことで、電子部品の充放電電流などの電流経路を迂回させる必要が生じ、基板抵抗値と寄生インダクタンスの増加が問題として生ずる。

一般的に、導電層に銅箔を使用した場合の基板抵抗値は、次の式（１）より求めることができる。

ここで、ｌ：導体の長さ［ｍｍ］，ｗ：導体の幅［ｍｍ］，ｔ：導体の厚み［ｍｍ］，ρ：銅の比抵抗［μΩｃｍ］である。

式（１）より、銅箔の配線距離が長く、幅、厚みが小さい場合、電流経路における基板抵抗値が増加してしまうことがわかる。つまり、特許文献１～３に記載されている従来方式では、異電位の区間に設けられた絶縁距離の影響により、導電層の有効面積が減少するため、電流経路における基板抵抗値が増加してしまう。基板抵抗値が増加することで、基板配線内の導通損失が増加し、発熱による影響で電力変換装置の故障もしくは冷却装置の大きさが増す等の問題が生じ、装置小型化の妨げになる。

また、導電層に銅箔を使用した場合の寄生インダクタンスは、次の式（２）より求めることができる。

ここで、ｌ：導体の長さ［ｍｍ］，ｗ：導体の幅［ｍｍ］，ｔ：導体の厚み［ｍｍ］である。

式（２）より、寄生インダクタンスの大きさは、配線距離ｌが支配的であることがわかる。つまり、導電層の面積が減少したことにより、電流経路が迂回するなどして配線距離が長くなった場合、寄生インダクタンスが増加してしまうことがわかる。寄生インダクタンスが増加することで、パワー半導体デバイスのターンオフ時に発生するサージ電圧が、パワー半導体デバイスの耐圧を超えてしまう問題が生じる。

また、特許文献３に記載されている直流コンデンサといった電子部品は、表面実装端子形の電子部品を用いている。表面実装端子で素子と多層基板の導電層を接続する場合、異なる導電層を接続し、全ての導電層を貫通はしないインナビアを用いれば端子接続用のスルーホールが不要となり、基板表面層の導体面積を確保することができる。ただし、基板上に表面実装端子を接続するためのパッド（台座）を設ける必要がある。

表面実装端子において接続しない導体層との間の絶縁距離は、パッドを含め確保する必要があり、リード端子による接続の場合と比べると基板面積を圧迫し、回路基板を小型にすることは難しい。さらに、容量増加による影響で素子サイズが大きくなった場合、素子の重量も増大し、表面実装で基板と素子を接続するには接合強度に限界があるため、信頼性に問題が生ずる場合がある。

上記の課題を解決するべく、本発明は、電子部品の端子に表面実装端子とリード端子の両方の形状の端子を用いることにより、多層基板の全層貫通のスルーホールを減らし、貫通する導電層との間の絶縁距離を減らして導電層の導体幅を確保することで、基板温度上昇を抑制し、基板抵抗値と寄生インダクタンスを低減した多層基板回路構造を実現した。これにより、新世代のパワー半導体デバイスの高速スイッチング性能を十分発揮した、小型の電力変換装置を提供することができる。

電子部品の素子端子の一部を表面実装端子、残りをリード端子とし、多層基板の導電層の一方の電位側を表面実装端子、他方の電位側をリード端子に接続することで、多層基板に接続する際に生じる全層貫通スルーホールを減少させ、電子部品の電流経路の基板抵抗値、寄生インダクタンスの増加を防止することができる。

また、電子部品にかかる機械的負荷に応じてリード端子を配置し、特に搭載する電子部品の重心位置に近い部分にリード端子を配置して、スルーホール接続することで接続の信頼性を向上することができる。

さらに、リード端子しか有しない既存の電子部品の一部のリード端子を根本部分で切断して、残部を折り曲げるなどして表面実装端子として構成して用いてもよい。

本発明の一態様は、このような目的を達成するために、以下のような構成を備えることを特徴とする。

（構成１）
パワー半導体デバイスと直流コンデンサで構成される直列一巡回路のパワー半導体デバイスと直流コンデンサとを接続するためのＮ層（Ｎは自然数）の絶縁層とＮ＋１層の導電層を交互に積層した多層基板回路構造であって、
前記多層基板回路構造に実装される前記直流コンデンサが、一方の電位が接続される少なくとも一つのリード端子と他方の電位が接続される少なくとも一つの表面実装端子を有し、
前記表面実装端子が前記他方の電位が接続された１層目の前記導電層に設けられたパッド部に接続され、
前記リード端子が前記１層目の前記導電層と所定の絶縁距離を設けて形成されたスルービア部に挿入接続され、
前記スルービア部は前記一方の電位が接続されたＮ＋１層目の前記導電層にまで貫通しており、
前記リード端子が前記Ｎ＋１層目の前記導電層に接続されている
ことを特徴とする多層基板回路構造。

（構成２）
前記表面実装端子は前記直流コンデンサのパッケージの基板面における外形の側に配置され、前記リード端子は前記直流コンデンサのパッケージの中心側に配置される
ことを特徴とする構成１に記載の多層基板回路構造。

（構成３）
前記Ｎが３以上の整数であって、前記表面実装端子が接続される異なる導電層を接続し、全ての導電層を貫通はしないインナビアを有する
ことを特徴とする構成１および２に記載の多層基板回路構造。

（構成４）
絶縁層に挟まれた導電層を貫通するビアにおいて絶縁距離を設ける場合は、絶縁距離の空間を絶縁体により充填して、充填する絶縁体の絶縁耐力の分だけ絶縁距離を短くした
ことを特徴とする構成１ないし３のいずれか１項に記載の多層基板回路構造。

（構成５）
前記絶縁距離を充填する絶縁体の構造は、加算的製造法により製造される
ことを特徴とする構成４に記載の多層基板回路構造の製造方法。

（構成６）
接続端子がリード端子のみの直流コンデンサを用意して、一部のリード端子を根本部分で切断して残部を表面実装端子とする
ことを特徴とする構成１ないし４のいずれか１項に記載の多層基板回路構造の製造方法。

以上記載したように、本発明の多層基板回路構造によれば、絶縁距離を減らして導電層の導体幅を確保することで、基板抵抗を低減し基板温度上昇を抑制し、寄生インダクタンスを低減した多層基板構造を実現することができる。

本発明の多層基板回路構造にかかる電力変換装置の主回路部の構成図である。 本発明の多層基板回路構造にかかる電力変換装置の積層配線基板のレイアウト図である。 本発明の実施例１の多層基板回路構造のレイアウト図である。 実施例１の多層基板回路構造の１層目の導電層の銅箔パターンの平面図である。 実施例１の多層基板回路構造の２層目の導電層の銅箔パターンの平面図である。 実施例１の多層基板回路構造の基板断面図である。 比較例となる従来例の導電層の銅箔パターンの平面図である。 本発明の実施例２の多層基板回路構造の導電層の銅箔パターンの平面図である。 本発明の実施例３の多層基板回路構造の導電層の銅箔パターンの平面図である。 本発明の実施例３の多層基板回路構造の基板断面図である。 本発明の実施例４の多層基板回路構造の導電層の銅箔パターンの平面図である。 本発明の実施例４の多層基板回路構造の基板断面図である。

［実施例１］
図１は、実施例１にかかわる電力変換装置の主回路部の構成図である。本電力変換装置は、直流電源ａの出力端子Ｐ，Ｎより供給される直流電力を、３相交流電力に変換し、端子ｕ，ｖ、ｗより三相交流負荷ｂに出力供給するインバータを電力回路装置の例として記載している。

図１中央の主回路部は、直流電源ａの出力端子Ｐ，Ｎに接続された直流コンデンサＣ(ここでは端子数が２のもの)と、パワー半導体デバイス（ここでは２ｉｎ１モジュールＭ１、Ｍ２、Ｍ３）を搭載した多層基板である積層配線基板１で構成される。

図１左の直流コンデンサＣを搭載する回路部分（図１のＰ４～Ｎ４の点線部分）は、主回路部の積層配線基板１の上に搭載された別の多層基板回路構造２（コンデンサ回路基板）として構成されている。もちろん、コンデンサ回路基板２と積層配線基板１を全体として一体（一枚）の、多層基板回路構造として形成することもできる。

パワー半導体デバイスの高速／低損失なスイッチング特性を最大限に発揮するには、直流コンデンサとパワー半導体モジュール、および多層基板で形成する、電流の直列一巡回路の寄生インダクタンスをなるべく小さく抑えて、パワー半導体モジュールのターンオフ動作時のサージ電圧がパワー半導体デバイスの規定値を超えないように小さく抑える必要がある。

ここで、多層基板回路構造２において、直流コンデンサＣのＰ側の電位が接続された導電層と、直流コンデンサＣのＮ側の電位が接続された導電層を複数層で形成し交互に積層させて、なるべく大きい面積を近接させる。このようにすることで、発生磁界がキャンセルされ、積層配線基板に寄生する直流一巡インダクタンスを小さくすることができる。多層基板回路構造は、一般にＮ層（Ｎは自然数）の絶縁層とＮ＋１層の導電層を交互に積層した多層基板とすることができる。

図２には、主回路における積層配線基板１のレイアウト図（上面図）を示す。積層配線基板１には主回路の部品を取り付けるために、スルーホール（端子）Ｐ，Ｐ１～Ｐ４、Ｎ，Ｎ１～Ｎ４，Ｏ１～Ｏ３、Ｕ，Ｖ，Ｗが設けられている。図２の基板右端の〇で囲まれたＰ，Ｎの部分は、図１の直流電源ａのＰ，Ｎの端子部分にあたる。図２の基板下側の〇で囲まれたＵ，Ｖ，Ｗの部分は、図１の三相交流負荷ｂの端子部分ｕ，ｖ，ｗにあたり、スルーホールとして形成され、例えばねじ止めによりケーブルや他の端子に電気的に接続されている。

図３には、本発明の多層基板回路構造の実施例１として、直流コンデンサＣを含む直流コンデンサ回路における多層基板回路構造２（コンデンサ回路基板）のレイアウト図（概略上面図）を示す。図３のコンデンサ回路基板２の上端の突出部分Ｐ４，Ｎ４は、図２のＰ４，Ｎ４に対応し、例えばコネクタのような接続部に挿入接続される構造である。コンデンサ回路基板２は図示しない直流コンデンサＣを載置した状態で、図２の主回路の積層配線基板１の上に互いに垂直または平行な方向で設置されている。図３のコンデンサ回路基板２に直流コンデンサＣを取り付けるために、コンデンサ回路基板２にはパッドＰ５、スルーホールＮ５が設けられており、これは図１の回路図のＰ５、Ｎ５に対応している。

多層基板回路構造の導電層に用いられる材料はいくつか種類があるが、ここでは一般的に使用される銅箔とする。導電層の層数ならびに厚みは、電力変換装置の電流容量と許容温度上昇幅を考慮して設計する。流通量が多く安価な銅箔の厚みは70μｍ程度までであるため、電力変換装置の電流容量が大きい場合は、適宜、層数を増やす必要がある。

多層基板回路構造の絶縁層に用いられる材料は、絶縁性の材料であれば特に限定はないが、通常のプリント基板のようなフェノール樹脂、エポキシ樹脂などの樹脂ほか、セラミックのような無機系の絶縁材料で構成されてもよい。

図４には、実施例１の多層基板回路構造２（コンデンサ回路基板）における１層目の導電層１５の銅箔パターンの平面図を示す。多層基板回路構造２の直流コンデンサＣは、一方が表面実装端子、他方がリード端子の２端子の電子部品であるため、図４の基板上には表面実装端子用のパッドＰ５とリード端子用のスルーホール（スルービア、全層貫通）Ｎ５が設けられている。ここでは、Ｐ電位側を表面実装端子、Ｎ電位側をリード端子としているが、Ｐ電位側をリード端子、Ｎ電位側を表面実装端子としてもよい。

スルーホールＮ５は１層目の導電層とは接続されず、絶縁層を貫通して２層目の導電層のＮ電位と接続される。このため、図４の一層目の銅箔パターンでは、スルーホールＮ５と周囲の導電層との間には、印加される電圧に応じた所定の距離で導電体を配置しない絶縁距離Ｄが設けられている。スルーホールＮ５は通常の貫通穴（ビア、Ｖｉａ）として形成され、例えば穴の内壁面を導電メッキしてもよく、層間の電気的接続を構成することができ、挿入されたリード端子と半田付けなどで接続されてもよい。

図４の導電層の銅箔パターンの上辺の、主回路部の積層配線基板１（図２）との接続領域であるＰ電位側領域Ｐ４とＮ電位側領域Ｎ４の導電層との間にも、Ｎ電位側領域Ｎ４をＬ字型に囲む形で絶縁距離Ｌが設けられている。

図５には、実施例１の多層基板回路構造２（コンデンサ回路基板）における２層目の導電層１７の銅箔パターンの平面図を示す。２層目の導電層では、表面実装端子取り付け用のパッドＰ５に対応する構造はなく、リード端子のスルーホールＮ５のみが貫通ビアとして設けられている。また、スルーホールＮ５は２層目の導電層のＮ電位とリード端子を接続するため、スルーホールＮ５の周囲には絶縁距離を設けておらず、直接２層目の導電層１７に電気的に接続されている。

図５の導電層の銅箔パターンの上辺の、主回路積層配線基板１（図２）との接続領域となるＰ電位側領域Ｐ４とＮ電位側領域Ｎ４の間にも、Ｐ電位側領域Ｐ４をＬ字型に囲む形で絶縁距離Ｌが設けられている。

図６には、実施例１の多層基板回路構造（コンデンサ回路基板）のパッドＰ５とスルービアＮ５を結ぶ断面における基板断面図を示す。図６の積層配線基板は、１層目の導電層１５（図４）と２層目の導電層１７（図５）との間に絶縁層１６を挟む３層構造の、いわゆる両面配線基板で構成されている。Ｎを自然数としてＮ層の絶縁層とＮ＋１層の導電層を交互に積層した多層基板回路構造における、Ｎ＝１の場合の構造である。

電子部品である直流コンデンサＣの表面実装端子１１は、パッド１３（図４のＰ５）を介して１層目の導電層１５（図４）の銅箔とＰ電位で接続され、リード端子１２はスルーホール１４（図４のＮ５）を介して２層目の導電層１７（図５）の銅箔とＮ電位で接続されている。

図６の基板断面図より判るように、直流コンデンサＣの表面実装端子１１は前記電子部品のパッケージの基板面における外形の側に配置され、リード端子１２は電子部品である直流コンデンサＣのパッケージの中心側に配置されており、スルーホール１４（Ｎ５）に挿入されて多層基板の２層目の導電層１７にまで貫通して電気的に接続されている。

従来のような素子端子の形状がリード端子のみの直流コンデンサを用いると、Ｐ電位側にもスルーホールを設ける必要があり、その場合、２層目の銅箔部分にも絶縁距離を設ける必要が生ずる。絶縁距離を設けることで、基板の導電層部分の面積が減少し、基板抵抗値を増加させる原因となる。また、素子端子の形状が２つとも表面実装端子である直流コンデンサを用いると、一層目の絶縁距離をパッドのサイズを含めて確保する必要があり、スルーホールと比べ、銅箔部分の面積が減少してしまう。

これに対し図４～６の実施例１によれば、Ｐ電位と接続される端子が表面実装端子であるため、１層目の銅箔部分をパッド部分を含めて広く確保でき、２層目には絶縁距離を設ける必要がない。さらに、Ｎ電位側に接続される端子がスルーホールであることから、２層目の銅箔部分を広く確保することができ、基板抵抗値の増加を抑制することが可能である。

また、図６のようにコンデンサＣのリード端子１２は、パッケージの中心側（より電子部品の重心位置に近い部分）に配置され、スルーホール１４（Ｎ５）に挿入接続されて２層目の導電層１７にまで貫通して、はんだなどにより電気的に接続されているので、機械的な接続強度も高くでき、信頼性の高い接続を実現することができる。

実施例１では、電力回路装置の電力変換回路として３相２レベルインバータの場合の直流コンデンサ回路を例に示したが、直流コンデンサとパワー半導体デバイス、多層基板で構成される他の電力変換回路方式(例えばＡＣ／ＤＣ変換器やＤＣ／ＤＣ変換器など)でも同様の構成を適用できる。また、実施例１では、多層基板として導電層２層、絶縁層１層の３層構造のいわゆる両面配線基板を例に示したが、積層数が増加した多層基板においても、同様に本発明が適用でき、基板抵抗値と寄生インダクタンスの低減効果が期待できる。

［実施例２］
図７（ａ），（ｂ）は、本発明の実施例２の比較例となる従来例の導電層の銅箔パターンを示す図である。図７の従来例では、電子部品として直流コンデンサの端子がリード端子のみで構成され、リード端子数が6のもの（例えばTDK B58033、図７（ａ）では点線にてコンデンサパッケージの基板面における外形を示す）を２つ並列で用いた場合の、コンデンサ回路基板の導電層の銅箔パターンを示している。（実施例１の図４，５に対応）

この図７の従来方式では、直流コンデンサのリード端子を接続するために全層貫通のスルーホールＰ５～Ｐ１２、Ｎ５～Ｎ８が設けられている。図７の従来方式では、Ｐ電位側の端子が全層貫通のスルーホールによって取り付けられているため、図７（ｂ）に示す２層目のＮ電位の銅箔パターンでは、スルーホールＰ５～Ｐ１２の周囲に絶縁距離が設けられており、これによりコンデンサの充放電電流の経路が制限されていることがわかる。また、矢印で示す電流の流れは放電時を示しており、充電時の場合、電流の向きが逆となる。

図７の従来例に示すように、従来方式であるリード端子のみの電子部品素子を用いた場合、２層目にも絶縁距離が必要となるため、配線抵抗の増加と寄生インダクタンスの増加が顕著となる。

例えば、図７（ａ）のような直流コンデンサの端子配置の場合、２層目の銅箔パターンに絶縁距離が設けられることによって、Ｐ電位から主回路を介してＮ電位に流れる電流経路が制限されて迂回していることがわかる。そのため、基板抵抗値、寄生インダクタンスが増加してしまう問題が生じている。

また、例として直流コンデンサTDK B58033を示したが、より端子数が多く、複雑な端子配置の電子部品素子や、基板上に複数の直流コンデンサを配置する場合には、小型化する上で問題がより一層深刻に生じることとなる。

図８は、本発明の実施例２として、Ｐ電位側に４つの表面実装端子を有し、Ｎ電位側に２つのリード端子を有し、１つの直流コンデンサの端子数が計６のものを２つ並列で用いた場合の、コンデンサ回路基板の導電層の銅箔パターンを示している。図８（ａ）で点線にて示すコンデンサパッケージの基板面における外形は、従来例の図７（ａ）と同じである。

図８（ａ）に示す実施例２では、図７の従来例と異なり、Ｐ電位側には直流コンデンサの表面実装端子を接続するための８つのパッド Ｐ５～Ｐ１２と、４つのリード端子を接続するためのスルーホールＮ５～Ｎ８が設けられている。

それぞれの直流コンデンサにおいて、表面実装端子はコンデンサパッケージの基板面における外形の側に配置し、リード端子は表面実装端子に挟まれてコンデンサパッケージの中心側に配置されているため、機械的な強度を確保して信頼性を高くすることができている。

また、このような電子部品の製造方法としては、それぞれの直流コンデンサにおいて、接続端子がリード端子のみの従来型の部品を用意して、一部のリード端子、特に望ましくはコンデンサパッケージの基板面における外形の側に位置するリード端子を根本部分で切断して、リード端子の根本の残部を折り曲げるなどして表面実装端子とすることもできる。

図８（ａ）に示すように、実施例２ではＰ電位側の表面実装端子がパッドＰ５～１２によって取り付けられているため、図８（ｂ）の２層目のＮ電位の銅箔パターンには絶縁距離が全く設けられておらず、非常にスムーズな電流経路となっていることがわかる。図８（ａ）の１層目のＰ電位の銅箔パターンにおいても、表面実装端子のパッドＰ５～１２自体は導電性の構造であるため、充放電電流の経路の妨げとはなっていない。

図８で矢印で示す電流の流れは放電時を流れを示しており、充電時の場合には電流の向きが逆となる。特に図８（ｂ）に示すように、２層目の銅箔パターンでは電流経路が幅広くスムーズになっており、基板抵抗値、寄生インダクタンスを大幅に抑えることが可能になっていることが判る。

このように本発明では、両面基板において２層目に絶縁距離を設ける必要がなく、２層目の銅箔面積を広く確保することができ、電流の流れを害することなく電流経路を形成することができる。そのため、従来技術と比べ、基板抵抗値と寄生インダクタンスを低減することが可能である。

実施例１、２では、電力回路装置として３相２レベルインバータの場合の直流コンデンサ回路を例に示したが、直流コンデンサとパワー半導体デバイス、多層基板で構成される他の電力変換回路方式(例えばＡＣ／ＤＣ変換器やＤＣ／ＤＣ変換器など)でも同様に本発明を適用できる。また、実施例２では、多層基板として導電層２層、絶縁層１層の構造のいわゆる両面基板を例に示したが、積層数が増加した多層基板においても同様に本発明が適用でき、基板抵抗値と寄生インダクタンスの低減効果が期待できる。

［実施例３］
図９（ａ）～（ｄ）は、本発明の実施例３となる多層基板回路構造（コンデンサ回路基板）の４つの導電層の銅箔パターンを示す平面図である。図１０は、図９のパッドＰ５とスルービアＮ５を結ぶ断面における実施例３の基板断面図であり、電子部品（コンデンサＣ）に近い上から順に４つの導電層９ａ～ｄが、図９（ａ）～（ｄ）の銅箔パターンにあたる。

図１０の基板断面図に示すように実施例３は、多層基板構造として３層の絶縁層１６ａ～ｃを４層の導電層９ａ～ｄで交互に挟んだ、計７層の多層基板の例である。Ｎを自然数としてＮ層の絶縁層とＮ＋１層の導電層を交互に積層した多層基板回路構造における、Ｎ＝３の場合の構造である。

例示的に実施例１と同様の表面実装端子とリード端子が各１つの電子部品、例えばセラミックコンデンサＣが実装された例を示すが、これに限定されるものではなく、実施形態２のような端子の配置や製造方法を適用することもできる。

図９（ａ）は、実施例３の多層基板構造の最上層である導電層の１層目の銅箔パターン９ａを示し、実質的に実施例１の図４と同じパターンである。

実施例３の図９（ａ）の１層目の銅箔パターン９ａは、パッドＰ５により電子部品の表面実装端子１１と接続されてＰ電位とされており、Ｎ電位側の電子部品のリード端子１２はスルービアＮ５に挿入され、１層目の銅箔パターン９ａとの間には絶縁距離Ｄ1が設けられている。

実施例３の図９（ａ）では、実施例１の図４の銅箔パターン同様に、主回路積層配線基板（図２）との接続領域であるＰ電位側領域Ｐ４とＮ電位側領域Ｎ４の間には、Ｎ電位側領域Ｎ４をＬ字型に囲む形で絶縁距離Ｌ1が設けられている。

図９（ｂ）は、実施例３の導電層の２層目の銅箔パターン９ｂを示し、導電層の２層目の銅箔パターン９ｂは、全ての導電層を貫通はしない（中間の一部の導電層、絶縁層は貫通してもよい）インナビアＰ６（図１０）によって、１層目の銅箔パターン９ａ、パッドＰ５および電子部品の表面実装端子１１と接続されてＰ電位とされている。導電層の２層目の銅箔パターン９ｂは、スルービアＮ５との間には絶縁距離Ｄ2を有しており、電気的には接続されていない。

（絶縁距離の構造とその製造方法）
ただし、実施例３の図９（ｂ）の２層目の銅箔パターン９ｂは、図１０の絶縁層１６ａと１６ｂに挟まれた中間層となる導電層であるため、スルービアＮ５との間の絶縁距離Ｄ2の空間を絶縁耐力（絶縁破壊を起こすことなく材料に印加できる最大の電界強度）に優れた絶縁体で充填することができる。

この場合スルービアＮ５の周囲の絶縁距離Ｄ2は、充填する絶縁体の絶縁耐力の分だけ、導電層の１層目の銅箔パターンにおける絶縁距離Ｄ1よりもはるかに短くすることができる。絶縁距離の空間を充填する絶縁体は、多層基板の絶縁層を構成する絶縁材料と同じものであってもよい。このような絶縁距離の構造とすることで絶縁距離を短縮し、電流が流れる導電層の面積を広げて電流経路の制約を少なくでき、基板抵抗値や寄生インダクタンスを低減できる。

この中間層の導電層においてスルービアとの間の絶縁距離の空間を充填する絶縁体は、多層基板の製造工程において、中間層の導電層を積層するときにスルービアを絶縁距離Ｄ2を取って穿孔した後に充填することができる。絶縁距離の空間を充填する絶縁体が、多層基板の絶縁層を構成する絶縁材料である場合には、中間層の導電層の上の絶縁層を積層する際に一緒に充填してもよい。Ｐ電位側領域Ｐ４とＮ電位側領域Ｎ４の間の、Ｎ電位側領域Ｎ４をＬ字型に囲む絶縁距離Ｌ2についても同様である。

スルービア、インナビアに限らず、このような絶縁層に挟まれた中間層となる導電層を貫通するビアにおいて、絶縁距離の空間を設け絶縁体を充填する必要性は、Ｎ＝２以上の多層基板構造の場合において生ずる。

上述のような従来型の製造方法では、多層基板形成後に穿孔のような加工の工程数が増加して工程が複雑化するが、いわゆる３次元プリンタのように材料の付加（加算）のみで製造するアディティブ・マニュファクチャリング（加算的製造法、付加製造、ＡＭ）で製造することにより、工程を簡素化することもできる。

この加算的製造法では、例えば下層より順次１層分づつ、導電性材料、絶縁性材料を所望のパターンで配置し、ビア周りの導電層との間の絶縁距離を絶縁体で充填した状態で、ビアの位置を揃えて積層して反復して形成し、多層基板構造を一挙に製造することもできる。貫通穴としてのビアは、積層後に穿孔して纏めて形成してもよい。

あるいはまた別の製造方法として、導電層と絶縁層の２層構造の基板（片面配線基板）を、導電層の絶縁距離を絶縁体で充填したパターンで従来型の製造方法により複数製造しておき、最後に最下層または最上層となる３層構造の両面配線基板とともにビアの位置を揃えて積層して、あるいは積層後にまとめて穿孔してビアを形成して製造することもできる。

図９（ｃ）は、実施例３の導電層の３層目の銅箔パターン９ｃを示し、導電層の３層目はスルービアＮ５によって電子部品のリード端子１２（図１０）と接続されて大部分がＮ電位とされている。３層目の銅箔パターン９ｃも、絶縁層に挟まれた中間層であるため、絶縁距離の空間を絶縁体で充填することができ、Ｐ電位側領域Ｐ４とＮ電位側領域Ｎ４の間の、Ｐ電位側領域Ｐ４をＬ字型に囲む絶縁距離Ｌ2を絶縁体の絶縁耐力の分だけ短くすることができる。

図９（ｄ）は、実施例３の多層基板構造の最下層である導電層の４層目の銅箔パターン９ｄを示し、スルービアＮ５によって導電層の３層目の銅箔パターン９ｃおよび電子部品のリード端子１２と接続されて大部分がＮ電位とされている。図９（ｄ）のＰ電位側領域Ｐ４をＬ字型に囲む絶縁距離は、図９（ａ）の１層目の銅箔パターンにおいてＮ４をＬ字型に囲む絶縁距離Ｌ1と同様の幅であるが、ともに多層基板の形成途中あるいは形成後に絶縁距離の空間に絶縁材料を充填・塗布するなどして、絶縁体を配置して短くすることもできる。

以上の実施例３の接続構造により、導電層の銅箔パターンは１層目から順に主に、Ｐ電位、Ｐ電位、Ｎ電位、Ｎ電位となっており、１層目と２層目にインナビアを設ける必要はあるが、Ｐ側の端子形状が表面実装のため、Ｎ電位側の導電層９ｃ，９ｄには絶縁距離部が不必要となり、インナビアの打ち込み位置の自由度が増加するため、全体として従来に比べて絶縁距離を減らし寄生インダクタンスを低減することができる。

［実施例４］
図１１（ａ）～（ｄ）は、本発明の実施例４となる多層基板回路構造（コンデンサ回路基板）の４つの導電層の銅箔パターンを示す平面図である。図１２は、図１１のパッドＰ５とスルービアＮ５を結ぶ断面における実施例４の基板断面図であり、上から順に４つの導電層１１ａ～ｄが、図１１（ａ）～（ｄ）の銅箔パターンである。

図１２に示すように実施例４は実施例３と同様、多層基板構造として３層の絶縁層１６ａ～ｃを４層の導電層１１ａ～ｄで交互に積層した、計７層の多層基板の例（Ｎ＝３の場合）である。例示的に表面実装端子とリード端子が各１つの電子部品、例えばセラミックコンデンサＣが実装された例を示すが、これに限定されるものではなく、実施形態２のような端子の配置や実施形態３のような製造方法を適用できることも同様である。

図１１（ａ）は、実施例４の多層基板構造の最上層である導電層の１層目の銅箔パターン１１ａを示し、実質的に実施例１の図４あるいは実施例３の図９（ａ）と同じパターンである。

実施例４の１層目の銅箔パターン１１ａは、パッドＰ５により電子部品の表面実装端子１１と接続されてＰ電位とされており、電子部品のＮ電位側のリード端子１２はスルービアＮ５に挿入され、１層目の銅箔パターン１１ａとの間には絶縁距離Ｄ1がとられている。

実施例４の図１１（ａ）では、実施例１の図４の銅箔パターンと同様に、主回路積層配線基板１（図２）との接続領域であるＰ電位側領域Ｐ４とＮ電位側領域Ｎ４の間には、Ｎ電位側領域Ｎ４をＬ字型に囲む形で絶縁距離Ｌ1が設けられている。

図１１（ｂ）は、実施例４の導電層の２層目の銅箔パターン１１ｂを示し、導電層の２層目の銅箔パターン１１ｂはスルービアＮ５によって電子部品のリード端子１２と接続されてＮ電位とされている。導電層の２層目の銅箔パターン１１ｂは、インナビアＰ６との間に絶縁距離Ｄ3を有しており接続されていない。

ただし、図１１（ｂ）の２層目の銅箔パターン１１ｂは、絶縁層に挟まれた中間層であるため、インナビアＰ６との間の絶縁距離Ｄ3の空間を絶縁体で充填することができ、インナビアＰ６の周囲の絶縁距離Ｄ3は、充填する絶縁体の絶縁耐力の分だけ、導電層の１層目の銅箔パターンにおける絶縁距離Ｄ1よりもはるかに短くすることができる。

この中間層の導電層におけるインナビアとの間の絶縁距離Ｄ3の空間を充填する絶縁体は、多層基板の製造工程において、中間層の導電層を積層するときにインナビアを絶縁距離Ｄ3を取って穿孔した後に充填することができる。Ｐ電位側領域Ｐ４とＮ電位側領域Ｎ４の間の、Ｐ電位側領域Ｐ４をＬ字型に囲む絶縁距離Ｌ2についても同様である。加算的製造法ほかによる製造方法についても、実施例３と同様である。

図１１（ｃ）は、実施例４の導電層の３層目の銅箔パターン１１ｃを示し、インナビアＰ６によって導電層の１層目の銅箔パターン１１ａ、パッドＰ５および電子部品の表面実装端子１１と接続されて大部分がＰ電位とされている。３層目の銅箔パターン１１ｃも、絶縁層に挟まれた中間層となる導電層であるため、Ｐ電位側領域Ｐ４とＮ電位側領域Ｎ４の間の、Ｎ電位側領域Ｎ４をＬ字型に囲む絶縁距離Ｌ2も、充填する絶縁体の絶縁耐力の分だけ短くすることができる。スルービアＮ５の周囲の絶縁距離Ｄ2も同様である。

図１１（ｄ）は、実施例４の多層基板構造の最下層である導電層の４層目の銅箔パターン１１ｄを示し、スルービアＮ５によって導電層の２層目の銅箔パターン１１ｂおよび電子部品のリード端子１２と接続されて大部分がＮ電位とされている。Ｐ電位側領域Ｐ４をＬ字型に囲む絶縁距離は図１１（ａ）の１層目の銅箔パターンでＮ４を囲む絶縁距離の幅と同様であるが、多層基板の形成後に絶縁距離の空間に絶縁材料を塗布するなどして、絶縁体で充填して絶縁距離を短くすることもできる。

以上の実施例４の接続構造により、導電層の銅箔パターンは１層目から順に主に、Ｐ電位、Ｎ電位、Ｐ電位、Ｎ電位となっており、直流コンデンサＣのＰ側の電位が接続された導電層と、直流コンデンサＣのＮ側の電位が接続された導電層を交互に積層して、なるべく大きい面積を近接させることで、スイッチング電流の往路と復路が多層基板の中で交互に積層され発生磁界がキャンセルされ、積層配線基板に寄生する直流一巡インダクタンスを小さくすることができる。

実施例４では実施例３の構造と比較した場合、２層目のインナビアに絶縁部を設け、３層目にのスルービアにも絶縁部を設ける必要があり、実施例３の構造よりも絶縁部の数は多いが、すべてリード端子の実装よりも、絶縁距離を減らし寄生インダクタンスを低減することができる。

以上のように本発明の多層基板構造としては、実施例１，２のような導電層２層、絶縁層１層の３層構造のいわゆる両面基板に限らず、実施例３，４のような３層の絶縁層を４層の導電層で交互に挟んだ、計７層の多層基板とすることもできる。

多層配線基板としては一般にＮ層（Ｎは自然数）の絶縁層とＮ＋１層の導電層を交互に積層した多層基板とすることができ、その際に各導電層の間にインナビア、スルービア等を配置して各導電層にかかる電位の配分も変えることもできる。これにより、各導電層における絶縁距離を最適化して低減し、基板抵抗値と寄生インダクタンスを低減することが可能となり、基板温度上昇を抑制し、寄生インダクタンスを低減した多層基板構造を実現することができる。

１ 積層配線基板
２ 多層基板回路構造（コンデンサ回路基板）
ａ 直流電源
ｂ 三相交流負荷
Ｃ 直流コンデンサ（電子部品）
Ｍ１、Ｍ２、Ｍ３ ２ｉｎ１モジュール
Ｐ，Ｐ１～Ｐ４、Ｎ，Ｎ１～Ｎ４，Ｏ１～Ｏ３、Ｕ，Ｖ，Ｗ スルーホール（端子）
１３（Ｐ５） パッド
１４（Ｎ５） スルーホール（ビア）
１１ 表面実装端子
１２ リード端子
１５，１７、９ａ～９ｄ、１１ａ～１１ｄ 導電層（銅箔）
１６、１６ａ～１６ｃ 絶縁層
Ｐ６ インナビア
Ｄ、Ｄ1、Ｄ2、Ｄ3、Ｌ、Ｌ1、Ｌ2 絶縁距離

Claims (6)

1. パワー半導体デバイスと直流コンデンサで構成される直列一巡回路のパワー半導体デバイスと直流コンデンサとを接続するためのＮ層（Ｎは自然数）の絶縁層とＮ＋１層の導電層を交互に積層した多層基板回路構造であって、
   前記多層基板回路構造に実装される前記直流コンデンサが、一方の電位が接続される少なくとも一つのリード端子と他方の電位が接続される少なくとも一つの表面実装端子を有し、
   前記表面実装端子が前記他方の電位が接続された１層目の前記導電層に設けられたパッド部に接続され、
   前記リード端子が前記１層目の前記導電層と所定の絶縁距離を設けて形成されたスルービア部に挿入接続され、
   前記スルービア部は前記一方の電位が接続されたＮ＋１層目の前記導電層にまで貫通しており、
   前記リード端子が前記Ｎ＋１層目の前記導電層に接続されている
   ことを特徴とする多層基板回路構造。
2. 前記表面実装端子は前記直流コンデンサのパッケージの基板面における外形の側に配置され、前記リード端子は前記直流コンデンサのパッケージの中心側に配置される
   ことを特徴とする請求項１に記載の多層基板回路構造。
3. 前記Ｎが３以上の整数であって、前記表面実装端子が接続される異なる導電層を接続し、全ての導電層を貫通はしないインナビアを有する
   ことを特徴とする請求項１および２に記載の多層基板回路構造。
4. 絶縁層に挟まれた導電層を貫通するビアにおいて絶縁距離を設ける場合は、絶縁距離の空間を絶縁体により充填して、充填する絶縁体の絶縁耐力の分だけ絶縁距離を短くした
   ことを特徴とする請求項１ないし３のいずれか１項に記載の多層基板回路構造。
5. 前記絶縁距離を充填する絶縁体の構造は、加算的製造法により製造される
   ことを特徴とする請求項４に記載の多層基板回路構造の製造方法。
6. 接続端子がリード端子のみの直流コンデンサを用意して、一部のリード端子を根本部分で切断して残部を表面実装端子とする
   ことを特徴とする請求項１ないし４のいずれか１項に記載の多層基板回路構造の製造方法。

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