JP6836137B2 - 半導体装置及びそのレイアウト設計方法 - Google Patents

Description

本発明は、一般に半導体装置に関し、特に、スタンダードセル方式に従ってレイアウトが設計される半導体装置に関する。さらに、本発明は、そのような半導体装置のレイアウト設計方法に関する。

スタンダードセル方式に従って半導体装置のレイアウトを設計する際には、ＣＡＤシステム等を用いて、所望の論理回路を構成する複数種類のスタンダードセル（論理回路セル）を配置して接続することにより、ＭＯＳトランジスター等の回路素子の配置及び配線が決定される。

一般に、スタンダードセルは、Ｎウェルに配置されるＰチャネルＭＯＳトランジスターとＰウェルに配置されるＮチャネルＭＯＳトランジスターとを含んでいる。しかしながら、Ｎウェルのコンタクト領域とＰウェルのコンタクト領域とを各々のスタンダードセルに設ける場合には、スタンダードセルのサイズが大きくなると共に半導体チップ全体におけるコンタクト領域の数が過剰となって、レイアウト面積（チップサイズ）が増大してしまう。

関連する技術として、特許文献１には、チップサイズの増大及びチップ上の配置配線のリソースの減少を抑制し得る半導体集積回路が開示されている。この半導体集積回路においては、基板コンタクトのパターンが配置されない第１のスタンダードセルと基板コンタクトのパターンが配置された第２のスタンダードセルとが混在して配置されると共に、所望のスタンダードセルの相互間に、当該スタンダードセルの基板領域とのコンタクトをとるための基板コンタクトが配置されている。

特開２００３−１３３４１６号公報（段落００１１、００１４、００２３−００２４、図２）

特許文献１の図２には、スタンダードセル１５の内部に配置された基板コンタクトのパターン１６と、複数のスタンダードセル１０の間に追加された基板コンタクトのパターン２１とが示されている。基板コンタクトのパターン２１を追加する配置は、各セル列内に基板コンタクトのパターン１６及び２１がほぼ均等に分布するようなルール、あるいは、ウェル領域における電流密度がほぼ均等に分布するようなルール等に従って決定される。

しかしながら、基板コンタクトのパターン２１は、電源配線（ＶＣＣ配線）のパターン２３の直下及び接地配線（ＶＳＳ配線）のパターン２４の直下に配置されているので、それらの部分のウェル領域及び配線層が基板コンタクトのために占有されて、スタンダードセルを配置する領域が減少する。

一方、配線パターン２３及び２４から離れた位置に基板コンタクトのパターン２１を配置すると、配線パターン２３及び２４を基板コンタクトのパターン２１の位置まで延長する必要が生じるので、配線パターン２３及び２４と同じ配線層における信号配線のレイアウトが制限されてしまう。

そこで、上記の点に鑑み、本発明の第１の目的は、ウェル等に電源電位を供給するタップセルがスタンダードセル（論理回路セル）とは別個に設けられる場合に、信号配線のレイアウトを容易にしながらタップセルの数を抑えることにより、トータルのレイアウト面積を削減することが可能な半導体装置を提供することである。また、本発明の第２の目的は、そのような半導体装置のレイアウト設計方法を提供することである。

以上の課題の少なくとも一部を解決するために、本発明の第１の観点に係る半導体装置は、第１導電型の第１の半導体層及び第２導電型の第２の半導体層に配置された複数の不純物領域を含む第１の論理回路セルと、第１及び第２の半導体層にそれぞれ配置されて第１の方向に長手方向を有する第１のコンタクト領域及び第２のコンタクト領域を含む第１のタップセルと、第１導電型の第３の半導体層及び第２導電型の第４の半導体層に配置された複数の不純物領域を含む第２の論理回路セルと、第３及び第４の半導体層にそれぞれ配置されて第１の方向と異なる第２の方向に長手方向を有する第３のコンタクト領域及び第４のコンタクト領域を含む第２のタップセルとを備える。

なお、本願において、半導体層とは、半導体基板、半導体基板に形成されたウェル、又は、半導体基板上に形成されたエピタキシャル層のことをいう。また、第１導電型がＮ型で第２導電型がＰ型であっても良いし、第１導電型がＰ型で第２導電型がＮ型であっても良い。

本発明の第１の観点によれば、論理回路セルとは別個に、第１の方向に長手方向を有する第１及び第２のコンタクト領域を含む第１のタップセルと、第２の方向に長手方向を有する第３及び第４のコンタクト領域を含む第２のタップセルとが設けられる。従って、例えば、複数のセル列が第１の方向に延在している場合に、第１の方向に延在する信号配線を第１のタップセル内に通して信号配線のレイアウトを容易にしながら、他の領域の複数のセル列において第２のタップセルを千鳥配置にして第２のタップセルの数を減らすことにより、トータルのレイアウト面積を削減することが可能である。

ここで、第１のタップセルが、第１の方向に沿って平行に配置された第１の電源配線及び第２の電源配線をさらに含み、第１の電源配線が、第１のコンタクト領域に電気的に接続され、第２の電源配線が、第２のコンタクト領域に電気的に接続されており、第２のタップセルが、第１の方向に沿って平行に配置された第３の電源配線及び第４の電源配線をさらに含み、第３の電源配線が、第２の方向に分岐して第３のコンタクト領域に電気的に接続され、第４の電源配線が、第２の方向に分岐して第４のコンタクト領域に電気的に接続されても良い。

それにより、層間絶縁膜に第１の方向に並んで形成された複数のコンタクトホールを通して第１の電源配線を第１のコンタクト領域に電気的に接続し、層間絶縁膜に第１の方向に並んで形成された複数のコンタクトホールを通して第２の電源配線を第２のコンタクト領域に電気的に接続すると共に、層間絶縁膜に第２の方向に並んで形成された複数のコンタクトホールを通して第３の電源配線を第３のコンタクト領域に電気的に接続し、層間絶縁膜に第２の方向に並んで形成された複数のコンタクトホールを通して第４の電源配線を第４のコンタクト領域に電気的に接続して、ウェル等に対する電源供給能力を高めることができる。

また、第１のタップセルは、第１の方向に延在する信号配線が第２の方向に延在する信号配線よりも支配的な領域に配置されることが望ましい。そのような領域においては、第１の方向に延在する信号配線を第１のタップセル内に通して、信号配線のレイアウトを容易にすることができる。

あるいは、半導体装置がマクロセル及び複数の入出力セルをさらに備える場合には、第１のタップセルが、マクロセルと複数の入出力セル又は他のマクロセルとの間の領域であって所定の値以上のアスペクト比を有する領域、又は、所定の幅以下の幅を有する領域に配置されることが望ましい。そのような領域においては、マクロセルと複数の入出力セル又は他のマクロセルとの間を電気的に接続する信号配線を第１のタップセル内に通して、信号配線のレイアウトを容易にすることができる。

以上において、複数の第１のタップセルが、第１の方向に延在する複数のセル列において、第１の方向における位置を揃えて第１の所定の間隔で配置されており、複数の第２のタップセルが、第１の方向に延在する複数のセル列において、隣り合う２つのセル列に第２の所定の間隔で交互に配置されても良い。それにより、第２の方向に延在する信号配線を複数の第１のタップセルの上層に通して信号配線のレイアウトを容易にすると共に、各々のセル列における第２のタップセルの間隔を第２の所定の間隔の２倍にすることができる。

本発明の第２の観点に係る半導体装置のレイアウト設計方法は、第１の方向に長手方向を有する第１のコンタクト領域及び第２のコンタクト領域を含む第１のタップセルと、第１の方向と異なる第２の方向に長手方向を有する第３のコンタクト領域及び第４のコンタクト領域を含む第２のタップセルとを用いて半導体装置のレイアウトを設計する方法であって、複数の第１のタップセルを配置する領域を指定する配置情報を入力するステップ（ａ）と、配置情報に従って、第１及び第２のコンタクト領域が第１導電型の半導体層及び第２導電型の半導体層にそれぞれ位置するように、複数の第１のタップセルを半導体装置のレイアウト領域に配置するステップ（ｂ）と、第３及び第４のコンタクト領域が第１導電型の半導体層及び第２導電型の半導体層にそれぞれ位置するように、複数の第２のタップセルをレイアウト領域に配置するステップ（ｃ）と、第１又は第２のタップセルが配置された第１導電型の半導体層及び第２導電型の半導体層に複数の不純物領域が位置するように、複数の論理回路セルをレイアウト領域に順次配置するステップ（ｄ）とを備える。

本発明の第２の観点によれば、第１の方向に長手方向を有する第１及び第２のコンタクト領域を含む第１のタップセルと、第２の方向に長手方向を有する第３及び第４のコンタクト領域を含む第２のタップセルとが、半導体装置のレイアウト領域に選択的に配置される。従って、例えば、複数のセル列が第１の方向に延在している場合に、第１の方向に延在する信号配線を第１のタップセル内に通して信号配線のレイアウトを容易にしながら、他の領域の複数のセル列において第２のタップセルを千鳥配置にして第２のタップセルの数を減らすことにより、トータルのレイアウト面積を削減することが可能である。

ここで、半導体装置のレイアウト設計方法が、ステップ（ｄ）の後に、半導体装置を構成する全ての論理回路セルがレイアウト領域に配置されたか否かを判定するステップ（ｅ）と、半導体装置を構成する一部の論理回路セルがレイアウト領域に配置されなかった場合に、複数の第１のタップセルを配置する領域を指定する新たな配置情報を入力して、ステップ（ｂ）〜（ｅ）を繰り返すステップ（ｆ）とをさらに備えても良い。それにより、最初に入力された配置情報に基づいてレイアウトを完成できなかった場合においても、新たな配置情報に基づいてレイアウトを完成することが可能となる。

本発明の一実施形態に係る半導体装置のレイアウト例を示す平面図。 図１に示す半導体装置の一部を拡大して示す平面図。 スタンダードセル及び第１のタップセルのレイアウト例を示す平面図。 図３に示す第１のタップセルのIV−IVにおける断面図。 スタンダードセル及び第２のタップセルのレイアウト例を示す平面図。 レイアウト設計システムの構成例を示すブロック図。 本発明の一実施形態に係るレイアウト設計方法を示すフローチャート。

以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
＜半導体装置のレイアウト例＞
図１は、本発明の一実施形態に係る半導体装置のレイアウト例を示す平面図である。この半導体装置は、半導体基板に複数の回路素子や複数の配線が形成された半導体チップ１００を含んでいる。図１に示す例においては、半導体チップ１００に、複数の入出力セル（Ｉ／Ｏセル）１０と、少なくとも１つのマクロセル（図１には、複数のマクロセル２１〜２７を示す）と、複数のスタンダードセル３１及び３２と、複数の第１のタップセル４１及び複数の第２のタップセル４２とが配置されている。

入出力セル１０は、電源端子又は入出力端子等の端子（パッド）１１を含むと共に、それらの端子１１を介して信号を入力又は出力する入出力回路１２を必要に応じて含み、外部との電気的接続のために設けられている。マクロセル２１〜２７の各々は、デジタル回路又はアナログ回路を含み、所望の機能を実現する大規模な回路ブロックである。

スタンダードセル３１及び３２の各々は、例えば、インバーター、バッファー、ＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路、又は、フリップフロップ等の論理回路を構成する論理回路セルである。スタンダードセル３１及び３２の各々は、複数のトランジスターと、それらのトランジスター間を接続するためのセル内配線とを含んでおり、複数のスタンダードセル３１及び３２をセル間配線で接続することにより、半導体装置の論理機能が実現される。

第１のタップセル４１及び第２のタップセル４２は、スタンダードセル３１又は３２が配置された半導体基板、ウェル、又は、エピタキシャル層に、高電位側の電源電位ＶＤＤ及び低電位側の電源電位ＶＳＳを供給するために設けられている。高電位側の電源電位ＶＤＤと低電位側の電源電位ＶＳＳとの内の一方は、接地電位（０Ｖ）でも良い。

従って、第１のタップセル４１及び第２のタップセル４２の配置密度は、半導体基板又はウェル等に対する電源供給能力を確保できるように決定される。本実施形態においては、タップセルが配置される領域における信号配線の状態、又は、タップセルが配置される領域の形状等に応じて、異なる形状を有する第１のタップセル４１及び第２のタップセル４２が選択的に配置される。

図１に示す例においては、第１のタップセル４１が、半導体チップ１００の領域Ａ１にスタンダードセル３１と共に配置されており、第２のタップセル４２が、半導体チップ１００の領域Ａ２にスタンダードセル３２と共に配置されている。なお、図１においては、個々のタップセル及びスタンダードセルの境界は示されておらず、領域Ａ１又はＡ２においてＹ軸方向に沿って配置された一群のタップセル４１又は４２が、線分として示されている。また、複数の線分の間の領域において、複数のスタンダードセル３１又は３２が、Ｘ軸方向に延在する複数のセル列に配置されている。

図２は、図１に示す半導体装置の一部を拡大して示す平面図である。図２には、図１に示す半導体チップ１００の領域ＡＲに配置されたマクロセル２１の一部と、複数のスタンダードセル３１及び３２と、複数の第１のタップセル４１及び複数の第２のタップセル４２とが示されている。なお、図２においては、個々のスタンダードセルの境界は示されておらず、Ｘ軸方向に延在する複数のセル列の各々において隣り合う２つの第１のタップセル４１又は２つの第２のタップセル４２の間の領域において、一群のスタンダードセル３１又は３２が、Ｘ軸方向に沿って配置されている。

複数の第１のタップセル４１は、第１の方向（本実施形態においてはＸ軸方向）に延在する複数のセル列において、第１の方向における位置を揃えて第１の所定の間隔Ｄ１で配置されている。また、複数の第２のタップセル４２は、第１の方向に延在する複数のセル列において、隣り合う２つのセル列に第２の所定の間隔Ｄ２で交互に配置されている。従って、１つのセル列においては、複数の第２のタップセル４２が、第２の所定の間隔Ｄ２の２倍の間隔（Ｄ２×２）で配置されている。本願においては、このような配置を千鳥配置という。

それにより、第１の方向と異なる第２の方向（本実施形態においてはＸ軸方向に直交するＹ軸方向）に延在する信号配線を複数の第１のタップセル４１の上層に通して信号配線のレイアウトを容易にすると共に、各々のセル列における第２のタップセル４２の間隔を第２の所定の間隔Ｄ２の２倍にすることができる。

図２に示す例においては、第２の所定の間隔Ｄ２が第１の所定の間隔Ｄ１よりも若干広くなっているものの、第１の所定の間隔Ｄ１と第２の所定の間隔Ｄ２とは略等しい。その場合に、各々のセル列において、第２のタップセル４２の配置間隔は、第１のタップセル４１の配置間隔の略２倍となる。従って、第２のタップセル４２が配置される領域Ａ２（図１）においては、第１のタップセル４１が配置される領域Ａ１（図１）と比較して、単位面積当たりのタップセルの数が略半分になる。

＜セルのレイアウト例＞
図３は、図２に示すスタンダードセル及び第１のタップセルのレイアウト例を示す平面図であり、図４は、図３に示す第１のタップセルのIV−IVにおける断面図である。一般的には、複数のスタンダードセルに対応して１つの第１のタップセルが設けられるが、図３には、それらのスタンダードセルの内の一部が示されている。

また、図３には、セルのサイズを明確にするために、半導体装置のレイアウト設計において基準となるグリッド（格子）が示されている。本願においては、スタンダードセル及びタップセルの長手方向（図中のＹ軸方向）における各セルの寸法を、そのセルの「長さ」と呼び、長手方向に直交する方向（図中のＸ軸方向）における各セルの寸法を、そのセルの「幅」と呼ぶ。図３に示す例において、スタンダードセル３１は、インバーターを構成する第１の論理回路セルであり、７グリッド分の長さと２グリッド分の幅とを有している。また、第１のタップセル４１は、７グリッド分の長さと３グリッド分の幅とを有している。

半導体チップ１００（図１）は、Ｎ型又はＰ型の不純物を含有するシリコン等の半導体材料で構成された半導体基板５０（図４）と、半導体基板５０に配置された第１の半導体層であるＮウェル５１及び第２の半導体層であるＰウェル５２とを含んでいる。なお、Ｎ型の半導体基板又はエピタキシャル層を第１の半導体層として用いる場合には、Ｎウェル５１を省略しても良いし、Ｐ型の半導体基板又はエピタキシャル層を第２の半導体層として用いる場合には、Ｐウェル５２を省略しても良い。

スタンダードセル３１は、Ｎウェル５１に設けられたＰチャネルＭＯＳトランジスターＱＰ１と、Ｐウェル５２に設けられたＮチャネルＭＯＳトランジスターＱＮ１とを含んでいる。トランジスターＱＰ１は、Ｎウェル５１に配置された複数のＰ型不純物領域で構成されるソース（Ｓ）及びドレイン（Ｄ）と、半導体基板５０上にゲート絶縁膜を介して配置されたゲート電極（Ｇ）とを有している。

また、トランジスターＱＮ１は、Ｐウェル５２に配置された複数のＮ型不純物領域で構成されるソース（Ｓ）及びドレイン（Ｄ）と、半導体基板５０上にゲート絶縁膜を介して配置されたゲート電極（Ｇ）とを有している。ゲート電極（Ｇ）は、トランジスターＱＰ１及びＱＮ１で共通とされる。

トランジスターＱＰ１及びＱＮ１等が形成された半導体基板５０上には、層間絶縁膜５３（図４）を介して、複数の配線を含む配線層が配置されている。図３に示す「×」印は、層間絶縁膜５３に形成されたコンタクトホールの位置を表している。層間絶縁膜５３上に配置された配線は、コンタクトホールを通して半導体基板５０の不純物領域に電気的に接続される。

さらに、必要に応じて層間絶縁膜及び配線層を繰り返して配置することにより、半導体チップ１００（図１）が多層配線構造を有しても良い。その場合に、例えば、奇数番目の配線層には、第１の方向に延在する配線が主に配置され、偶数番目の配線層には、第２の方向に延在する配線が主に配置される。電源電位ＶＤＤが供給される第１の電源配線５４、及び、電源電位ＶＳＳが供給される第２の電源配線５５は、第１層の配線層に配置されることが望ましい。

トランジスターＱＰ１のソース（Ｓ）は、第１の電源配線５４に電気的に接続されており、ドレイン（Ｄ）は、出力信号配線に電気的に接続されており、ゲート電極（Ｇ）は、入力信号配線に電気的に接続されている。また、トランジスターＱＮ１のドレイン（Ｄ）は、出力信号配線に電気的に接続されており、ソース（Ｓ）は、第２の電源配線５５に電気的に接続されており、ゲート電極（Ｇ）は、入力信号配線に電気的に接続されている。トランジスターＱＰ１及びＱＮ１で構成されるインバーターは、入力信号配線から供給される入力信号のレベルを反転して、反転されたレベルを有する出力信号を出力信号配線に出力する。

第１のタップセル４１は、Ｎウェル５１に配置されて第１の方向に長手方向を有する第１のコンタクト領域５１ａと、Ｐウェル５２に配置されて第１の方向に長手方向を有する第２のコンタクト領域５２ａとを含んでいる。第１のコンタクト領域５１ａは、Ｎウェル５１の他の領域よりも高濃度のＮ型の不純物領域であり、第２のコンタクト領域５２ａは、Ｐウェル５２の他の領域よりも高濃度のＰ型の不純物領域である。

また、第１のタップセル４１は、第１の方向に沿って平行に配置された第１の電源配線５４及び第２の電源配線５５をさらに含んでいる。第１の電源配線５４は、第１のコンタクト領域５１ａに電気的に接続されており、電源電位ＶＤＤをＮウェル５１に供給する。また、第２の電源配線５５は、第２のコンタクト領域５２ａに電気的に接続されており、電源電位ＶＳＳをＰウェル５２に供給する。

このような配置によれば、層間絶縁膜５３に第１の方向に並んで形成された複数のコンタクトホールを通して第１の電源配線５４を第１のコンタクト領域５１ａに電気的に接続し、層間絶縁膜５３に第１の方向に並んで形成された複数のコンタクトホールを通して第２の電源配線５５を第２のコンタクト領域５２ａに電気的に接続して、Ｎウェル５１及びＰウェル５２に対する電源供給能力を高めることができる。

図５は、図２に示すスタンダードセル及び第２のタップセルのレイアウト例を示す平面図である。一般的には、複数のスタンダードセルに対応して１つの第２のタップセルが設けられるが、図５には、それらのスタンダードセルの内の一部が示されている。

図５に示す例において、スタンダードセル３２は、インバーターを構成する第２の論理回路セルであり、図３に示すスタンダードセル３１と同様に、７グリッド分の長さと２グリッド分の幅とを有している。また、第２のタップセル４２は、コンタクト領域及び配線の形状が図３に示す第１のタップセル４１とは異なっており、７グリッド分の長さと２グリッド分の幅とを有している。

半導体チップ１００（図１）は、半導体基板５０（図４）に配置された第３の半導体層であるＮウェル５６及び第４の半導体層であるＰウェル５７をさらに含んでいる。なお、Ｎ型の半導体基板又はエピタキシャル層を第３の半導体層として用いる場合には、Ｎウェル５６を省略しても良いし、Ｐ型の半導体基板又はエピタキシャル層を第４の半導体層として用いる場合には、Ｐウェル５７を省略しても良い。

スタンダードセル３２は、Ｎウェル５６に設けられたＰチャネルＭＯＳトランジスターＱＰ２と、Ｐウェル５７に設けられたＮチャネルＭＯＳトランジスターＱＮ２とを含んでいる。トランジスターＱＰ２は、Ｎウェル５６に配置された複数のＰ型不純物領域で構成されるソース（Ｓ）及びドレイン（Ｄ）と、半導体基板５０上にゲート絶縁膜を介して配置されたゲート電極（Ｇ）とを有している。

また、トランジスターＱＮ２は、Ｐウェル５７に配置された複数のＮ型不純物領域で構成されるソース（Ｓ）及びドレイン（Ｄ）と、半導体基板５０上にゲート絶縁膜を介して配置されたゲート電極（Ｇ）とを有している。ゲート電極（Ｇ）は、トランジスターＱＰ２及びＱＮ２で共通とされる。

図５に示す「×」印は、層間絶縁膜５３（図４）に形成されたコンタクトホールの位置を表している。半導体チップ１００（図１）が多層配線構造を有する場合に、電源電位ＶＤＤが供給される第３の電源配線５８、及び、電源電位ＶＳＳが供給される第４の電源配線５９は、第１層の配線層に配置されることが望ましい。

トランジスターＱＰ２のソース（Ｓ）は、第３の電源配線５８に電気的に接続されており、ドレイン（Ｄ）は、出力信号配線に電気的に接続されており、ゲート電極（Ｇ）は、入力信号配線に電気的に接続されている。また、トランジスターＱＮ２のドレイン（Ｄ）は、出力信号配線に電気的に接続されており、ソース（Ｓ）は、第４の電源配線５９に電気的に接続されており、ゲート電極（Ｇ）は、入力信号配線に電気的に接続されている。トランジスターＱＰ２及びＱＮ２で構成されるインバーターは、入力信号配線から供給される入力信号のレベルを反転して、反転されたレベルを有する出力信号を出力信号配線に出力する。

第２のタップセル４２は、Ｎウェル５６に配置されて第２の方向に長手方向を有する第３のコンタクト領域５６ａと、Ｐウェル５７に配置されて第２の方向に長手方向を有する第４のコンタクト領域５７ａとを含んでいる。第３のコンタクト領域５６ａは、Ｎウェル５６の他の領域よりも高濃度のＮ型の不純物領域であり、第４のコンタクト領域５７ａは、Ｐウェル５７の他の領域よりも高濃度のＰ型の不純物領域である。

また、第２のタップセル４２は、第１の方向に沿って平行に配置された第３の電源配線５８及び第４の電源配線５９をさらに含んでいる。第３の電源配線５８は、第２の方向に分岐して第３のコンタクト領域５６ａに電気的に接続されており、電源電位ＶＤＤをＮウェル５６に供給する。また、第４の電源配線５９は、第２の方向に分岐して第４のコンタクト領域５７ａに電気的に接続されており、電源電位ＶＳＳをＰウェル５７に供給する。

このような配置によれば、層間絶縁膜５３に第２の方向に並んで形成された複数のコンタクトホールを通して第３の電源配線５８を第３のコンタクト領域５６ａに電気的に接続し、層間絶縁膜５３に第２の方向に並んで形成された複数のコンタクトホールを通して第４の電源配線５９を第４のコンタクト領域５７ａに電気的に接続して、Ｎウェル５６及びＰウェル５７に対する電源供給能力を高めることができる。

図３と図５とを比較すると、第１のタップセル４１においては、第１のコンタクト領域５１ａ及び第２のコンタクト領域５２ａが第１の方向に長手方向を有しているので、第１の電源配線５４及び第２の電源配線５５がタップセルの内側に向けて突出していない。従って、第１層の配線層において第１のタップセル４１内に信号配線を通す場合に、第１の電源配線５４及び第２の電源配線５５が支障とならない。

一方、第２のタップセル４２においては、第３のコンタクト領域５６ａ及び第４のコンタクト領域５７ａが第２の方向に長手方向を有しているので、第３の電源配線５８及び第４の電源配線５９の各々が、タップセルの内側に向けて突出した突出部分を有している。その突出部分が、層間絶縁膜に形成されたコンタクトホールを通して、第３のコンタクト領域５６ａ又は第４のコンタクト領域５７ａに電気的に接続される。

従って、図５に示す左の第２のタップセル４２の下側や、右の第２のタップセル４２の上側にも、スタンダードセル３２を配置することができる。このように、第２のタップセル４２を千鳥配置とすることにより、単位面積当たりに配置される第２のタップセル４２の数を減らすことができる。それにより、単位面積当たりに配置されるスタンダードセル３２の数を増やして、スタンダードセル３２の配置効率を向上させることができる。

以上のことから、第１のタップセル４１は、第１の方向に延在する信号配線が第２の方向に延在する信号配線よりも支配的な領域に配置されることが望ましい。そのような領域においては、第１の方向に延在する信号配線を第１のタップセル４１内に通して、信号配線のレイアウトを容易にすることができる。

そのような領域としては、例えば、全ての配線層において第１の方向に延在する信号配線の平均的な長さが第２の方向に延在する信号配線の平均的な長さよりも長い領域、又は、全ての配線層において第１の方向に延在する所定の長さ以上の信号配線の数が第２の方向に延在する所定の長さ以上の信号配線の数よりも多い領域が該当する。図２において、マクロセル２１よりも下側にスタンダードセル３１が配置されている領域は、そのような領域に該当する。

また、第１のタップセル４１は、マクロセルと複数の入出力セル又は他のマクロセルとの間の領域であって所定の値以上のアスペクト比を有する領域に配置されることが望ましい。そのような領域においては、マクロセルと複数の入出力セル又は他のマクロセルとの間を電気的に接続する信号配線を第１のタップセル４１内に通して、信号配線のレイアウトを容易にすることができる。

上記の所定の値は、５〜２０の範囲内に設定されても良い。例えば、所定の値が１０である場合に、図１において、マクロセル２１とその上側の複数の入出力セル１０との間の領域や、マクロセル２１とその左側の複数の入出力セル１０との間の領域や、マクロセル２１とマクロセル２２との間の領域等が、所定の値以上のアスペクト比を有する領域に該当する。

あるいは、第１のタップセル４１は、マクロセルと複数の入出力セル又は他のマクロセルとの間の領域であって所定の幅以下の幅を有する領域に配置されることが望ましい。そのような領域においては、マクロセルと複数の入出力セル又は他のマクロセルとの間を電気的に接続する信号配線を第１のタップセル４１内に通して、信号配線のレイアウトを容易にすることができる。なお、本願において、領域の「幅」とは、その領域の長手方向に直交する方向における寸法のことをいう。

上記の所定の幅は、半導体チップ１００の主面（図１に示す面）の一辺（長方形の場合には短辺）の１／１０〜１／５０の範囲内に設定されても良い。例えば、所定の幅が半導体チップ１００の主面の一辺の１／５０である場合に、図１において、マクロセル２３とその左側の複数の入出力セル１０との間の領域や、マクロセル２３とその下側の複数の入出力セル１０との間の領域や、マクロセル２６とその下側の複数の入出力セル１０との間の領域等も、所定の幅以下の幅を有する領域に該当する。

さらに、第１のタップセル４１は、第１のタップセル４１が配置される複数の領域に囲まれたコーナー領域に配置されることが望ましい。例えば、図１において、マクロセル２１の左上の領域や、マクロセル２３の左下の領域等が、そのようなコーナー領域に該当する。

本実施形態によれば、スタンダードセル３１及び３２とは別個に、第１の方向に長手方向を有する第１のコンタクト領域５１ａ及び第２のコンタクト領域５２ａを含む第１のタップセル４１と、第２の方向に長手方向を有する第３のコンタクト領域５６ａ及び第４のコンタクト領域５７ａを含む第２のタップセル４２とが設けられる。

従って、例えば、複数のセル列が第１の方向に延在している場合に、第１の方向に延在する信号配線を第１のタップセル４１内に通して信号配線のレイアウトを容易にしながら、他の領域の複数のセル列において第２のタップセル４２を千鳥配置にして第２のタップセル４２の数を減らすことにより、トータルのレイアウト面積を削減することが可能である。

＜レイアウト設計システム＞
次に、本発明の一実施形態に係る半導体装置のレイアウト設計方法を実施するためのレイアウト設計システムについて説明する。

図６は、レイアウト設計システムの構成例を示すブロック図である。図６に示すように、このレイアウト設計システムは、レイアウト設計装置１１０と、ネットワークを介してレイアウト設計装置１１０に接続された少なくとも１つの操作端末１２０とを含んでいる。レイアウト設計装置１１０は、中央演算装置（ＣＰＵ）を有する処理部１１１と、処理部１１１に内部バスを介して接続された格納部１１２とを含んでいる。

格納部１１２は、処理部１１１のＣＰＵに各種の処理を行わせるためのソフトウェア（レイアウト設計プログラム）と、各種のセルや回路素子等のレイアウトデータを含むデータベースとを格納している。格納部１１２における記録媒体としては、ハードディスク、フレキシブルディスク、ＭＯ、ＭＴ、各種のメモリー、ＣＤ−ＲＯＭ、又は、ＤＶＤ−ＲＯＭ等を用いることができる。

オペレーターが、操作端末１２０を操作してレイアウト設計装置１１０にアクセスすると、レイアウト設計装置１１０の処理部１１１が、半導体装置のレイアウト領域を表す画像データを操作端末１２０に送信する。操作端末１２０は、受信した画像データに基づいて、半導体装置のレイアウト領域の画像を表示部に表示する。

レイアウト設計装置１１０の処理部１１１は、操作端末１２０を用いるオペレーターの操作に従って、必要なレイアウトデータを格納部１１２から読み出す。処理部１１１は、複数のセルの回路素子及びセル内配線をレイアウト領域に配置し、さらに、複数のセルを接続するセル間配線をレイアウト領域に配置することにより、半導体装置のレイアウト設計を行う。

＜レイアウト設計方法＞
次に、本発明の一実施形態に係る半導体装置のレイアウト設計方法について、図１、図３、及び、図５〜図７を参照しながら説明する。このレイアウト設計方法は、図３に示すような第１のタップセル４１と図５に示すような第２のタップセル４２とを用いて半導体装置のレイアウトを設計する方法であって、図６に示すようなレイアウト設計システムにおいて用いられる。

図３に示すように、第１のタップセル４１は、第１の方向に長手方向を有する第１のコンタクト領域５１ａ及び第２のコンタクト領域５２ａを含んでいる。また、図５に示すように、第２のタップセル４２は、第１の方向と異なる第２の方向に長手方向を有する第３のコンタクト領域５６ａ及び第４のコンタクト領域５７ａを含んでいる。以下においては、一例として、図１に示す半導体装置のレイアウトが設計される場合について説明する。

レイアウト設計の前段階として、半導体装置の回路設計を行うことにより、ネットリストが作成される。ネットリストは、半導体装置の論理機能を実現する複数の論理回路をそれぞれ構成する複数のスタンダードセルを特定する情報と、それらのスタンダードセル間の接続関係を特定する情報とを含んでいる。

作成されたネットリストは、図６に示すレイアウト設計装置１１０の格納部１１２に格納され、レイアウト設計プログラムに従って動作する処理部１１１のＣＰＵが、ネットリストに基づいて、半導体装置のレイアウト設計を行う。その際に、図１に示す入出力セル１０、マクロセル２１〜２７、スタンダードセル３１及び３２、第１のタップセル４１、及び、第２のタップセル４２等のレイアウトデータが用いられる。

図７は、本発明の一実施形態に係る半導体装置のレイアウト設計方法を示すフローチャートである。図７に示すステップＳ１において、図６に示すレイアウト設計装置１１０の処理部１１１が、図１に示す複数の入出力セル１０を半導体装置のレイアウト領域に配置する。それにより、入出力セル１０に含まれている複数のトランジスターのソース、ドレイン、及び、ゲート電極の位置が決定されると共に、入出力セル１０内の複数の配線の位置が決定される。

ステップＳ２において、レイアウト設計装置１１０の処理部１１１が、少なくとも１つのマクロセル（図１に示す例においては、複数のマクロセル２１〜２７）をレイアウト領域に配置する。それにより、マクロセル２１〜２７に含まれている複数のトランジスターのソース、ドレイン、及び、ゲート電極の位置が決定されると共に、マクロセル２１〜２７内の複数の配線の位置が決定される。

次に、オペレーターが、図６に示す操作端末１２０を操作して、複数の第１のタップセル４１を配置する領域を指定する。例えば、オペレーターは、操作端末１２０の表示部に表示された半導体装置のレイアウト領域の画像において、複数の第１のタップセル４１を配置する領域を特定する複数の座標をマウス等で指定する。

操作端末１２０は、複数の第１のタップセル４１を配置する領域を指定する配置情報をレイアウト設計装置１１０に出力する。それにより、ステップＳ３において、レイアウト設計装置１１０の処理部１１１が、複数の第１のタップセル４１を配置する領域を指定する配置情報を操作端末１２０から入力する。

ステップＳ４において、レイアウト設計装置１１０の処理部１１１が、配置情報に従って、第１のコンタクト領域５１ａ及び第２のコンタクト領域５２ａがＮウェル５１及びＰウェル５２にそれぞれ位置するように、所定のルールに従って複数の第１のタップセル４１をレイアウト領域に配置する。

それにより、複数の第１のタップセル４１が、レイアウト領域内の配置情報によって指定された領域に配置されて、複数の第１のタップセル４１に含まれている第１のコンタクト領域５１ａ及び第２のコンタクト領域５２ａや、第１の電源配線５４及び第２の電源配線５５の位置が決定される。

ここで、所定のルールは、Ｎウェル５１及びＰウェル５２に対する電源供給能力を確保できるように決定されており、例えば、Ｎウェル５１における各位置と第１のコンタクト領域５１ａとの間の距離が所定の距離以下となり、かつ、Ｐウェル５２における各位置と第２のコンタクト領域５２ａとの間の距離が所定の距離以下となるようなルールである。

ステップＳ５において、レイアウト設計装置１１０の処理部１１１が、第３のコンタクト領域５６ａ及び第４のコンタクト領域５７ａがＮウェル５６及びＰウェル５７にそれぞれ位置するように、所定のルールに従って複数の第２のタップセル４２をレイアウト領域に配置する。

それにより、複数の第２のタップセル４２が、レイアウト領域内のセルが未だ配置されていない領域に配置されて、複数の第２のタップセル４２に含まれている第３のコンタクト領域５６ａ及び第４のコンタクト領域５７ａや、第３の電源配線５８及び第４の電源配線５９の位置が決定される。

ここで、所定のルールは、Ｎウェル５６及びＰウェル５７に対する電源供給能力を確保できるように決定されており、例えば、Ｎウェル５６における各位置と第３のコンタクト領域５６ａとの間の距離が所定の距離以下となり、かつ、Ｐウェル５７における各位置と第４のコンタクト領域５７ａとの間の距離が所定の距離以下となるようなルールである。

ステップＳ６において、レイアウト設計装置１１０の処理部１１１が、第１のタップセル４１が配置されたＮウェル５１及びＰウェル５２、又は、第２のタップセル４２が配置されたＮウェル５６及びＰウェル５７に複数の不純物領域が位置するように、複数のスタンダードセル３１及び３２をレイアウト領域に順次配置する。その際に、レイアウト設計装置１１０の処理部１１１は、レイアウト領域に配置されたスタンダードセル３１又は３２を他のセルに接続する配線の配置を決定する。

それにより、複数のスタンダードセル３１及び３２が、レイアウト領域内のセルが未だ配置されていない領域に配置されて、複数のスタンダードセル３１及び３２に含まれている複数のトランジスターのソース、ドレイン、及び、ゲート電極の位置が決定される。また、複数のスタンダードセル３１及び３２内の複数の配線の位置、及び、複数のスタンダードセル３１及び３２を他のセルに接続する複数の配線の位置が決定される。

ステップＳ６の後に、ステップＳ７において、レイアウト設計装置１１０の処理部１１１が、半導体装置を構成する全てのスタンダードセルがレイアウト領域に配置されたか否かを判定する。半導体装置を構成する全てのスタンダードセルがレイアウト領域に配置された場合には、処理が終了する。

一方、半導体装置を構成する一部のスタンダードセルがレイアウト領域に配置されなかった場合には、その旨が操作端末１２０の表示部に表示される。オペレーターは、操作端末１２０を操作して、複数の第１のタップセル４１を配置する領域を再度指定する。操作端末１２０は、複数の第１のタップセル４１を配置する領域を指定する新たな配置情報をレイアウト設計装置１１０に出力する。それにより、ステップＳ８において、レイアウト設計装置１１０の処理部１１１が、複数の第１のタップセル４１を配置する領域を指定する新たな配置情報を操作端末１２０から入力する。

その後、処理がステップＳ４に戻り、レイアウト設計装置１１０の処理部１１１が、ステップＳ４〜Ｓ７を繰り返す。それにより、最初に入力された配置情報に基づいてレイアウトを完成できなかった場合においても、新たな配置情報に基づいてレイアウトを完成することが可能となる。

本実施形態によれば、第１の方向に長手方向を有する第１のコンタクト領域５１ａ及び第２のコンタクト領域５２ａを含む第１のタップセル４１と、第２の方向に長手方向を有する第３のコンタクト領域５６ａ及び第４のコンタクト領域５７ａを含む第２のタップセル４２とが、半導体装置のレイアウト領域に選択的に配置される。

従って、例えば、複数のセル列が第１の方向に延在している場合に、第１の方向に延在する信号配線を第１のタップセル４１内に通して信号配線のレイアウトを容易にしながら、他の領域の複数のセル列において第２のタップセル４２を千鳥配置にして第２のタップセル４２の数を減らすことにより、トータルのレイアウト面積を削減することが可能である。

以上の実施形態においては、半導体装置が少なくとも１つのマクロセルを含む場合について説明したが、本発明は、マクロセルを含まない半導体装置にも適用することが可能である。このように、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。

１０…入出力セル、１１…端子、１２…入出力回路、２１〜２７…マクロセル、３１、３２…スタンダードセル、４１…第１のタップセル、４２…第２のタップセル、５０…半導体基板、５１、５６…Ｎウェル、５１ａ…第１のコンタクト領域、５２、５７…Ｐウェル、５２ａ…第２のコンタクト領域、５３…層間絶縁膜、５４…第１の電源配線、５５…第２の電源配線、５６ａ…第３のコンタクト領域、５７ａ…第４のコンタクト領域、５８…第３の電源配線、５９…第４の電源配線、１００…半導体チップ、１１０…レイアウト設計装置、１１１…処理部、１１２…格納部、１２０…操作端末、ＱＰ１、ＱＰ２…ＰチャネルＭＯＳトランジスター、ＱＮ１、ＱＮ２…ＮチャネルＭＯＳトランジスター

Claims (6)

1. 第１導電型の第１の半導体層及び第２導電型の第２の半導体層に配置された複数の不純物領域を含む第１の論理回路セルと、
   前記第１及び第２の半導体層にそれぞれ配置されて第１の方向に長手方向を有する第１のコンタクト領域及び第２のコンタクト領域を含む第１のタップセルと、
   第１導電型の第３の半導体層及び第２導電型の第４の半導体層に配置された複数の不純物領域を含む第２の論理回路セルと、
   前記第３及び第４の半導体層にそれぞれ配置されて前記第１の方向と異なる第２の方向に長手方向を有する第３のコンタクト領域及び第４のコンタクト領域を含む第２のタップセルと、を備え、
   前記第１のタップセルが、前記第１の方向に沿って平行に配置された第１の電源配線及び第２の電源配線をさらに含み、前記第１の電源配線が、前記第１のコンタクト領域に電気的に接続され、前記第２の電源配線が、前記第２のコンタクト領域に電気的に接続され、前記第１の方向に延在する信号配線が前記第２の方向に延在する信号配線よりも支配的な領域に配置されており、
   前記第１の電源配線及び前記第２の電源配線が前記第１のタップセルの内側に向けて突出した突出部分を有せず、
   前記第２のタップセルが、前記第１の方向に沿って平行に配置された第３の電源配線及び第４の電源配線をさらに含み、前記第３の電源配線が、前記第２の方向に分岐して前記第３のコンタクト領域に電気的に接続され、前記第４の電源配線が、前記第２の方向に分岐して前記第４のコンタクト領域に電気的に接続され、
   前記第３の電源配線及び前記第４の電源配線が前記第２のタップセルの内側に向けて突出した突出部分を有し、
   前記第２のタップセルが千鳥配置される半導体装置。
2. 第１導電型の第１の半導体層及び第２導電型の第２の半導体層に配置された複数の不純物領域を含む第１の論理回路セルと、
   前記第１及び第２の半導体層にそれぞれ配置されて第１の方向に長手方向を有する第１のコンタクト領域及び第２のコンタクト領域を含む第１のタップセルと、
   第１導電型の第３の半導体層及び第２導電型の第４の半導体層に配置された複数の不純物領域を含む第２の論理回路セルと、
   前記第３及び第４の半導体層にそれぞれ配置されて前記第１の方向と異なる第２の方向に長手方向を有する第３のコンタクト領域及び第４のコンタクト領域を含む第２のタップセルと、を備え、
   前記第１のタップセルが、前記第１の方向に沿って平行に配置された第１の電源配線及び第２の電源配線をさらに含み、前記第１の電源配線が、前記第１のコンタクト領域に電気的に接続され、前記第２の電源配線が、前記第２のコンタクト領域に電気的に接続されており、
   前記第１の電源配線及び前記第２の電源配線が前記第１のタップセルの内側に向けて突出した突出部分を有せず、
   前記第２のタップセルが、前記第１の方向に沿って平行に配置された第３の電源配線及び第４の電源配線をさらに含み、前記第３の電源配線が、前記第２の方向に分岐して前記第３のコンタクト領域に電気的に接続され、前記第４の電源配線が、前記第２の方向に分岐して前記第４のコンタクト領域に電気的に接続され、
   前記第３の電源配線及び前記第４の電源配線が前記第２のタップセルの内側に向けて突出した突出部分を有し、
   前記第２のタップセルが千鳥配置され、
   マクロセル及び複数の入出力セルをさらに備え、
   前記第１のタップセルが、前記マクロセルと前記複数の入出力セル又は他のマクロセルとの間の領域であって所定の値以上のアスペクト比を有する前記領域に配置されている半導体装置。
3. 第１導電型の第１の半導体層及び第２導電型の第２の半導体層に配置された複数の不純物領域を含む第１の論理回路セルと、
   前記第１及び第２の半導体層にそれぞれ配置されて第１の方向に長手方向を有する第１のコンタクト領域及び第２のコンタクト領域を含む第１のタップセルと、
   第１導電型の第３の半導体層及び第２導電型の第４の半導体層に配置された複数の不純物領域を含む第２の論理回路セルと、
   前記第３及び第４の半導体層にそれぞれ配置されて前記第１の方向と異なる第２の方向に長手方向を有する第３のコンタクト領域及び第４のコンタクト領域を含む第２のタップセルと、を備え、
   前記第１のタップセルが、前記第１の方向に沿って平行に配置された第１の電源配線及び第２の電源配線をさらに含み、前記第１の電源配線が、前記第１のコンタクト領域に電気的に接続され、前記第２の電源配線が、前記第２のコンタクト領域に電気的に接続されており、
   前記第１の電源配線及び前記第２の電源配線が前記第１のタップセルの内側に向けて突出した突出部分を有せず、
   前記第２のタップセルが、前記第１の方向に沿って平行に配置された第３の電源配線及び第４の電源配線をさらに含み、前記第３の電源配線が、前記第２の方向に分岐して前記第３のコンタクト領域に電気的に接続され、前記第４の電源配線が、前記第２の方向に分岐して前記第４のコンタクト領域に電気的に接続され、
   前記第３の電源配線及び前記第４の電源配線が前記第２のタップセルの内側に向けて突出した突出部分を有し、
   前記第２のタップセルが千鳥配置され、
   マクロセル及び複数の入出力セルをさらに備え、
   前記第１のタップセルが、前記マクロセルと前記複数の入出力セル又は他のマクロセルとの間の領域であって所定の幅以下の幅を有する前記領域に配置されている半導体装置。
4. 第１導電型の第１の半導体層及び第２導電型の第２の半導体層に配置された複数の不純物領域を含む第１の論理回路セルと、
   前記第１及び第２の半導体層にそれぞれ配置されて第１の方向に長手方向を有する第１のコンタクト領域及び第２のコンタクト領域を含む第１のタップセルと、
   第１導電型の第３の半導体層及び第２導電型の第４の半導体層に配置された複数の不純物領域を含む第２の論理回路セルと、
   前記第３及び第４の半導体層にそれぞれ配置されて前記第１の方向と異なる第２の方向に長手方向を有する第３のコンタクト領域及び第４のコンタクト領域を含む第２のタップセルと、を備え、
   前記第１のタップセルが、前記第１の方向に沿って平行に配置された第１の電源配線及び第２の電源配線をさらに含み、前記第１の電源配線が、前記第１のコンタクト領域に電気的に接続され、前記第２の電源配線が、前記第２のコンタクト領域に電気的に接続されており、
   前記第１の電源配線及び前記第２の電源配線が前記第１のタップセルの内側に向けて突出した突出部分を有せず、
   前記第２のタップセルが、前記第１の方向に沿って平行に配置された第３の電源配線及び第４の電源配線をさらに含み、前記第３の電源配線が、前記第２の方向に分岐して前記第３のコンタクト領域に電気的に接続され、前記第４の電源配線が、前記第２の方向に分岐して前記第４のコンタクト領域に電気的に接続され、
   前記第３の電源配線及び前記第４の電源配線が前記第２のタップセルの内側に向けて突出した突出部分を有し、
   前記第２のタップセルが千鳥配置され、
   複数の前記第１のタップセルが、前記第１の方向に延在する複数のセル列において、前記第１の方向における位置を揃えて第１の所定の間隔で配置されており、
   複数の前記第２のタップセルが、前記第１の方向に延在する複数のセル列において、隣り合う２つのセル列に第２の所定の間隔で交互に配置されている半導体装置。
5. 請求項１乃至４のいずれか1項に記載の半導体装置のレイアウトを設計する方法であって、
   複数の前記第１のタップセルを配置する領域を指定する配置情報を入力するステップ（ａ）と、
   前記配置情報に従って、前記第１及び第２のコンタクト領域が第１導電型の半導体層及び第２導電型の半導体層にそれぞれ位置するように、複数の前記第１のタップセルを前記半導体装置のレイアウト領域に配置するステップ（ｂ）と、
   前記第３及び第４のコンタクト領域が第１導電型の半導体層及び第２導電型の半導体層にそれぞれ位置するように、複数の前記第２のタップセルを前記レイアウト領域に配置するステップ（ｃ）と、
   前記第１又は第２のタップセルが配置された第１導電型の半導体層及び第２導電型の半導体層に複数の不純物領域が位置するように、複数の論理回路セルを前記レイアウト領域に順次配置するステップ（ｄ）と、を備える半導体装置のレイアウト設計方法。
6. ステップ（ｄ）の後に、前記半導体装置を構成する全ての論理回路セルが前記レイアウト領域に配置されたか否かを判定するステップ（ｅ）と、
   前記半導体装置を構成する一部の論理回路セルが前記レイアウト領域に配置されなかった場合に、複数の前記第１のタップセルを配置する領域を指定する新たな配置情報を入力して、ステップ（ｂ）〜（ｅ）を繰り返すステップ（ｆ）と、をさらに備える、請求項５記載の半導体装置のレイアウト設計方法。

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