JP6423313B2 - 電子部品内蔵基板及びその製造方法と電子装置 - Google Patents

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Description

本発明は、電子部品内蔵基板及びその製造方法と電子装置に関する。
従来、配線基板の中にキャパシタ素子が内蔵された電子部品内蔵基板がある。キャパシタ素子は、電源電圧を安定させ、かつ高周波ノイズを低減させる目的で、ＬＳＩの電源ラインとグランドラインとの間にデカップリングキャパシタとして配置される。
特開２００７−１２３５２４号公報 特開２０１１−１３８８７３号公報 特開２０１３−５１３３６号公報
後述する予備的事項に係る電子部品内蔵基板のように、配線基板の両面側からキャパシタ素子の電極に電源ラインやグランドラインを接続する要求がある。
この要求に対応するためには、キャパシタ素子の下側で余計な配線層の引き回しが必要になるため、搭載される半導体チップの端子のレイアウトが制限され、設計の自由度が低下する課題がある。
また、キャパシタ素子の下側に追加で形成した配線層によって凸部が形成される。このため、半導体チップを搭載した後に、その下側にアンダーフィル樹脂を充填する際に、ボイドが発生しやすく、十分な信頼性が得られない課題がある。
絶縁基材に、側面に電極を備えた電子部品が埋め込まれた電子部品内蔵基板及びその製造方法と電子装置において、絶縁基材の両面側から電子部品の電極に配線経路を接続する新規な構造を提供することを目的とする。
以下の開示の一観点によれば、第１の面と、前記第１の面と反対側の第２の面とを備えた絶縁基材と、前記絶縁基材の中に埋め込まれ、側面に電極を備えた電子部品と、前記電子部品の電極の外側の前記絶縁基材に、前記第１の面から表面が露出した状態で埋め込まれた第１配線層と、前記絶縁基材の第２の面から前記電子部品の電極の側面及び前記第１配線層に到達するビア導体と、前記絶縁基材の第２の面の上に形成され、前記ビア導体に接続された第２配線層とを有する電子部品内蔵基板が提供される。
また、その開示の他の観点によれば、下地層上の部品搭載領域の外側に第１配線層を形成する工程と、前記下地層上の部品搭載領域に、接着樹脂層を介して側面に電極を備えた電子部品を接着する工程と、前記電子部品及び前記第１配線層を埋め込む絶縁層を形成する工程と、前記絶縁層に、前記電子部品の電極の側面と前記第１配線層に到達するビアホールを形成する工程と、前記ビアホール内に形成されるビア導体を介して、前記電子部品の電極の側面と前記第１配線層とに接続される第２配線層を前記絶縁層の上に形成する工程と、前記下地層を除去する工程とを有する電子部品内蔵基板の製造方法が提供される。
さらに、その開示の他の観点によれば、部品搭載領域を備えた下地層の上に第１配線層を形成する工程と、前記下地層及び前記第１配線層の上に第１絶縁層を形成する工程と、前記部品搭載領域の外側の前記第１絶縁層の上に第２配線層を形成する工程と、前記部品搭載領域に対応する部分の前記第１絶縁層に開口部を形成する工程と、前記第１絶縁層の開口部に、接着樹脂層を介して側面に電極を備えた電子部品を接着する工程と、前記電子部品、前記第１絶縁層及び前記第２配線層の上に第２絶縁層を形成する工程と、前記第２絶縁層及び前記第１絶縁層に、前記電子部品の電極の側面と前記第１配線層に到達するビアホールを形成する工程と、前記ビアホール内に形成されたビア導体を介して、前記電子部品の電極の側面と前記第１配線層とに接続される第３配線層を前記第２絶縁層の上に形成する工程と、前記下地層を除去する工程とを有する電子部品内蔵基板の製造方法が提供される。
以下の開示によれば、電子部品内蔵基板では、第１の面及び第２面を備えた絶縁基材の中に、側面に電極を備えた電子部品が埋め込まれている。そして、電子部品の電極の外側の絶縁基材に、第１の面から表面が露出した状態で第１配線層が埋め込まれている。
また、絶縁基材の第２の面から電子部品の電極の側面及び第１配線層に到達するビア導体が形成され、絶縁基材の第２の面の上にビア導体に接続される第２配線層が形成されている。
このように、電子部品内蔵基板の両面側のパッドに接続される各配線層は、電子部品の外側に配置されたビア導体を介して電子部品の電極の側面にそれぞれ接続されている。
このような構造を採用することにより、電子部品の下側で配線層の引き回しを追加で行う必要がないため、搭載される半導体チップの端子のレイアウトが制限されることがなく、設計の自由度を確保することができる。
また、第１配線層が配置された絶縁基材の第１の面は平坦であるため、第１配線層に半導体チップをフリップチップ接続した後に、アンダーフィル樹脂を信頼性よく充填することができる。
図１は予備的事項に係る電子部品内蔵基板を説明するための模式図（その１）である。 図２は予備的事項に係る電子部品内蔵基板を説明するための模式図（その２）である。 図３は予備的事項に係わる電子部品内蔵基板を説明するための断面図である。 図４（ａ）〜（ｄ）は第１実施形態の電子部品内蔵基板の製造方法を示す断面図（その１）である。 図５（ａ）〜（ｃ）は第１実施形態の電子部品内蔵基板の製造方法を示す断面図（その２）である。 図６（ａ）及び（ｂ）は第１実施形態の電子部品内蔵基板の製造方法を示す断面図（その３）である。 図７（ａ）及び（ｂ）は第１実施形態の電子部品内蔵基板の製造方法を示す断面図及び平面図（その４）である。 図８（ａ）〜（ｃ）は第１実施形態の電子部品内蔵基板の製造方法を示す断面図（その５）である。 図９（ａ）及び（ｂ）は第１実施形態の電子部品内蔵基板の製造方法を示す断面図（その６）である。 図１０（ａ）及び（ｂ）は第１実施形態の電子部品内蔵基板の製造方法を示す断面図（その７）である。 図１１は第１実施形態の電子部品内蔵基板を示す断面図（その１）である。 図１２は第１実施形態の電子部品内蔵基板を示す断面図（その２）である。 図１３は第１実施形態の電子装置を示す断面図である。 図１４は第１実施形態の変形例の電子装置を示す断面図である。 図１５（ａ）〜（ｃ）は第２実施形態の電子部品内蔵基板の製造方法を示す断面図（その１）である。 図１６（ａ）〜（ｃ）は第２実施形態の電子部品内蔵基板の製造方法を示す断面図（その２）である。 図１７（ａ）及び（ｂ）は第２実施形態の電子部品内蔵基板の製造方法を示す断面図（その３）である。 図１８（ａ）及び（ｃ）は第２実施形態の電子部品内蔵基板の製造方法を示す断面図（その４）である。 図１９は第２実施形態の電子部品内蔵基板を示す断面図（その１）である。 図２０は第２実施形態の電子部品内蔵基板を示す断面図（その２）である。 図２１は第２実施形態の電子装置を示す断面図である。 図２２は第２実施形態の変形例の電子装置を示す断面図である。 図２３は第３実施形態の電子部品内蔵基板を示す断面図である。 図２４は第３実施形態の電子装置を示す断面図である。 図２５（ａ）〜（ｃ）は第４実施形態の電子部品内蔵基板の製造方法を示す断面図（その１）である。 図２６（ａ）〜（ｃ）は第４実施形態の電子部品内蔵基板の製造方法を示す断面図（その２）である。 図２７（ａ）及び（ｂ）は第４実施形態の電子部品内蔵基板の製造方法を示す断面図（その３）である。 図２８（ａ）及び（ｂ）は第４実施形態の電子部品内蔵基板の製造方法を示す断面図（その４）である。 図２９は第４実施形態の電子部品内蔵基板を示す断面図（その１）である。 図３０は第４実施形態の電子部品内蔵基板を示す断面図（その２）である。
以下、実施の形態について、添付の図面を参照して説明する。
実施形態を説明する前に、基礎となる予備的事項について説明する。
図１〜図３は、予備的事項に係る電子部品内蔵基板を説明するための図である。予備的事項の記載は、発明者の個人的な検討内容であり、公知技術ではない。
図１の模式図に示すように、電子部品内蔵基板では、配線基板の中に両端に電極１２０，１４０を備えたキャパシタ素子１００が内蔵されている。キャパシタ素子１００は、一方の電極１２０の上面に電源ラインＰＬが接続され、他方の電極１４０の上面にグランドラインＧＬに接続されて、デカップリングキャパシタとして機能する。
図１では、電源ラインＰＬ及びグランドラインＧＬは、配線基板の各パッド（不図示）にそれぞれ接続されている。
このように、図１の電子部品内蔵基板は、キャパシタ素子１００の電極１２０，１４０の片面に電源ラインＰＬ及びグランドラインＧＬが接続される構造である。
これに対して、図２の模式図に示すように、配線基板の両面側からキャパシタ素子１００の電極１２０，１４０に電源ラインＰＬ及びグランドラインＧＬをそれぞれ接続する要求がある。
図２では、キャパシタ素子１００の電極１２０，１４０の上面に接続される電源ラインＰＬ及びグランドラインＧＬは、配線基板の上側の各パッド（不図示）にそれぞれ接続されている。
また、キャパシタ素子１００の電極１２０，１４０の下面に接続される電源ラインＰＬ及びグランドラインＧＬは、配線基板の下側の各パッド（不図示）にそれぞれ接続されている。
図３には、配線基板の両面側からキャパシタ素子の電極に電源ライン及びグランドラインを接続するタイプの電子部品内蔵基板の具体的な構造が示されている。図３は、図２の模式図のキャパシタ素子１００の右側の電極１２０の両面に電源ラインＰＬが接続された領域に対応し、その領域が部分的に示されている。
図３に示すように、そのような電子部品内蔵基板では、接着樹脂層２１０、第１絶縁層３００及び第２絶縁層３２０から形成される絶縁基材１５０の中にキャパシタ素子１００が埋め込まれている。キャパシタ素子１００はその両端に一対の電極を備えており、図３では、キャパシタ素子１００の右側の電極１２０が示されている。
キャパシタ素子１００の電極１２０の下面は、接着樹脂層２１０に形成された第１ビア導体ＶＣ１を介して接着樹脂層２１０の下に配置された第１配線層２００に接続されている。
接着樹脂層２１０の下には第１ソルダレジスト層４００が形成されており、第１ソルダレジスト層４００の開口部４００ａに第１配線層２００のパッドＰ１が露出している。
第１ソルダレジスト層４００及び第１配線層２００の上に、第１配線層２００に直接接続された第２配線層２２０が形成されている。第２配線層２２０は第１絶縁層３００の中に埋め込まれている。
第１絶縁層３００の上には、第３配線層２４０が形成されている。第３配線層２４０は第２絶縁層３２０の中に埋め込まれている。
さらに、第２絶縁層３２０の上に、第２絶縁層３２０に形成された第２ビア導体ＶＣ２を介してキャパシタ素子１００の電極１２０の上面に接続される第４配線層２６０が形成されている。第２絶縁層３２０の上に、第４配線層２６０のパッドＰ２上に開口部４２０ａが配置された第２ソルダレジスト層４２０が形成されている。
これにより、下側の第１配線層２００のパッドＰ１が第１ビア導体ＶＣ１を介してキャパシタ素子１００の電極１２０の下面に接続される。また、上側の第４配線層２６０のパッドＰ２が第２ビア導体ＶＣ２を介してキャパシタ素子１００の電極１２０の上面に接続される。
このようにして、キャパシタ素子１００の右側の電極１２０の両面に電源ラインを接続することができる。また同様に、キャパシタ素子１００の左側の電極（不図示）の両面にグランドラインを接続することができる。
そして、図３の電子部品内蔵基板の下面側の第１配線層２００のパッドＰ１に半導体チップがフリップチップ接続される。また、図３の電子部品内蔵基板の上面側の第４配線層２６０のパッドＰ２がマザーボードなどの実装基板に接続される。
図３の構造では、配線基板の両面側からキャパシタ素子１００の電極１２０に電源ラインを接続するために、キャパシタ素子１００の電極１２０の上面ばかりではなく、下面にも電源ラインが接続されている。
このため、キャパシタ素子１００の電極１２０の上面のみに電源ラインを接続する構造に比べて、キャパシタ素子１００の電極１２０の下側に第１ビア導体ＶＣ１とそれに接続される第１配線層２００を追加で形成する必要がある。
このため、余計な配線層の引き回しが必要になり、パッドの配置が制限される。その結果、半導体チップの端子のレイアウトが制限され、設計の自由度が低下する課題がある。
また、追加で形成される第１配線層２００は、接着樹脂層２１０及び第１絶縁層３００の下面から下側に突出して形成される。このため、キャパシタ素子１００の電極１２０の上面にのみに電源ラインを接続する構造に比べて、半導体チップの搭載面に凸部が形成されることになる。
よって、半導体チップを搭載した後に、その下側にアンダーフィル樹脂を充填する際に、凸部の影響でアンダーフィル樹脂の濡れ広がりが悪くなる。その結果、アンダーフィル樹脂にボイドが発生しやすく、十分な信頼性が得られない課題がある。
以下に説明する実施形態の電子部品内蔵基板では、前述した課題を解消することができる。
（第１実施形態）
図４〜図１０は第１実施形態の電子部品内蔵基板の製造方法を説明するための図、図１１及び図１２は第１実施形態の電子部品内蔵基板を示す図、図１３は第１実施形態の電子装置を示す図である。
以下、電子部品内蔵基板の製造方法を説明しながら、電子部品内蔵基板及び電子装置の構造について説明する。図４〜図１１の製造方法に係る図は、電子部品内蔵基板の部分的な断面図を示している。
第１実施形態の電子部品内蔵基板の製造方法では、図４（ａ）に示すように、まず、プリプレグ１０の上にキャリア付き銅箔２０が接着された積層基板５を用意する。プリプレグ１０は、ガラス繊維、炭素繊維、又はアラミド繊維などに樹脂を含浸させた複合材料である。
キャリア付き銅箔２０は、プリプレグ１０側に配置されたキャリア銅箔２２とその上に配置された薄膜銅箔２４とから形成される。
キャリア銅箔２２は、薄膜銅箔２４の取り扱いを容易にするキャリアとして機能する。
なお、キャリア銅箔２２及び薄膜銅箔２４は、アルミニウム箔などの各種の金属箔を代替として使用することができる。
例えば、プリプレグ１０の厚みは５０μｍ〜５００μｍである。また、キャリア銅箔２２の厚みは１２μｍ〜７０μｍであり、薄膜銅箔２４の厚みは２μｍ〜５μｍである。
積層基板５では、キャリア銅箔２２と薄膜銅箔２４との間に離型剤（不図示）が形成されており、キャリア銅箔２２と薄膜銅箔２４との界面で容易に剥離できるようになっている。離型剤としては、シリコーン系離型剤、フッ素系離型剤、又はそれらの離型剤の成分中に金属成分を含む粒子が配合された離型剤などが使用される。
次いで、図４（ｂ）に示すように、電解めっきにより、薄膜銅箔２４の上にニッケル（Ｎｉ）層２６を形成する。ニッケル層２６の厚みは、例えば、２μｍ〜５μｍである。ニッケル層２６は、後述するように、キャリア銅箔２２を薄膜銅箔２４との界面から剥離した後に、薄膜銅箔２４をウェットエッチングで除去する際のエッチングストップ層として機能する。
第１実施形態では、第１配線層を形成する下地層として、上記した積層基板５の上にニッケル層２６が形成されたものが好適に使用される。
続いて、図４（ｃ）に示すように、ニッケル層２６の上に、第１配線層が配置される領域に開口部１２ａが設けられためっきレジスト層１２を形成する。
さらに、図４（ｄ）に示すように、ニッケル層２６をめっき給電経路に利用する電解めっきにより、めっきレジスト層１２の開口部１２ａ内に銅などからなる金属めっき層３０ａを形成する。
次いで、図５（ａ）に示すように、めっきレジスト層１２を除去する。これにより、金属めっき層３０ａから第１配線層３０が形成される。
なお、一般的なセミアディティブ法で配線層を形成する場合は、銅めっき層をマスクとしてシード層をエッチングする工程がある。シード層は銅めっき層よりもエッチングレートが高いため、シード層が内側に食い込むアンダーカット形状になりやすい。
本実施形態では、金属めっき層３０ａのみから第１配線層３０が形成され、シード層をエッチングする工程がないため、第１配線層３０の基部でのアンダーカットが発生しない。
このため、ライン（幅）：スペース（間隔）が２μｍ：２μｍ〜１０μｍ：１０μｍの微細な第１配線層３０を形成する場合であっても、パターン飛びなどが発生することなく、信頼性よく形成することができる。
後述するように、第１配線層３０のパッドに半導体チップがフリップチップ接続されるため、高性能な半導体チップの配線基板として構築することができる。第１配線層３０は、島状に配置されたパッドであってもよいし、あるいは、パッドを備えた引き出し配線であってもよい。
以上の方法により、下地層上の部品搭載領域の外側に第１配線層３０を形成する。
次いで、図５（ｂ）示すように、両側面に電極を備えた電子部品として、両側面に電極を備えたキャパシタ素子４０を用意する。そして、ニッケル層２６の上に、接着樹脂層１４を介してキャパシタ素子４０を接着する。接着樹脂層１４としては、エポキシ樹脂系の接着剤が使用される。
キャパシタ素子４０は両側面に一対の電極を備えているが、図５（ｂ）では、キャパシタ素子４０の右側の電極４２が部分的に示されている。キャパシタ素子４０の両端の電極は、両端部の上面、側面及び下面に接続面がそれぞれ配置されている。
キャパシタ素子４０としては、例えば、直方体のキャパシタ本体の長手方向の両端部に電極が設けられたセラミックチップキャパシタが使用される。
このようにして、下地層上の部品搭載領域に接着樹脂層１４を介してキャパシタ素子４０を接着する。
続いて、図５（ｃ）に示すように、ニッケル層２６、第１配線層３０及びキャパシタ素子４０の上に未硬化の樹脂フィルムを貼付し、加熱処理して硬化させることにより、第１絶縁層５０を形成する。樹脂フィルムは、エポキシ樹脂、アクリル樹脂又はポリイミド樹脂などが使用される。あるいは、液状の樹脂を塗布することにより、第１絶縁層５０を形成してもよい。
このようにして、キャパシタ素子４０及び第１配線層３０を埋め込む第１絶縁層５０を形成する。
次いで、図６（ａ）に示すように、第１絶縁層５０をレーザ加工することにより、キャパシタ素子４０の電極４２の上面に到達する第１ビアホールＶＨ１を形成する。
続いて、第１絶縁層５０に第２ビアホールを形成する方法について説明する。第２ビアホールは３回のレーザ加工によって形成される。詳しく説明すると、図６（ｂ）に示すように、第１絶縁層５０に第１回目のレーザ加工を行うことにより、キャパシタ素子４０の電極４２の側面に到達する第１ホール部Ｈ１を形成する。
次いで、図７（ａ）に示すように、第１絶縁層５０の第１ホール部Ｈ１の外側領域に第２回目のレーザ加工を行うことにより、第１ホール部Ｈ１に連通する第２ホール部Ｈ２を形成する。
続いて、図７（ｂ）に示すように、第１絶縁層５０の第２ホール部Ｈ２の底に第３回目のレーザ加工を行うことにより、第１配線層３０に到達する第３ホール部Ｈ３を形成する。
このように、第１絶縁層５０に対してレーザ加工を３回行うことにより、第１ホール部Ｈ１、第２ホール部Ｈ２、第３ホール部Ｈ３によって第２ビアホールＶＨ２が形成される。以上により、一つの第２ビアホールＶＨ２内にキャパシタ素子４０の電極４２の側面と第１配線層３０の上面とが露出した状態となる。
このようにして、キャパシタ素子４０の電極４２の側面及び第１配線層３０の上面に到達する第２ビアホールＶＨ２が第１絶縁層５０に形成される。
図７（ｂ）の部分平面図に示すように、第２ビアホールＶＨ２は、平面視して、２つの円が連通したひょうたん型の形状で形成される。
次いで、図８（ａ）に示すように、第１ビアホールＶＨ１内、第２ビアホーＶＨ２内及び第１絶縁層５０の上に第２配線層３２を形成する。第２配線層３２は、第１ビアホールＶＨ１内の第１ビア導体ＶＣ１を介してキャパシタ素子４０の電極４２の上面に接続される第１配線部３２ａを備えて形成される。
また、第２配線層３２は、第２ビアホールＶＨ２内の第２ビア導体ＶＣ２を介してキャパシタ素子４０の電極４２の側面及び第１配線層３０の上面に接続される第２配線部３２ｂを備えて形成される。
第２配線層３２は、例えば、セミアディティブ法により形成される。詳しく説明すると、第１ビアホールＶＨ１内、第２ビアホールＶＨ２内及び第１絶縁層５０の上に、無電解めっき又はスパッタ法により、銅などからなるシード層（不図示）を形成する。
次いで、第２配線層３２が配置される領域に開口部が設けられためっきレジスト層（不図示）を形成する。続いて、シード層をめっき給電経路に利用する電解めっきにより、第１、第２ビアホールＶＨ１，ＶＨ２内からめっきレジスト層の開口部に銅などからなる金属めっき層（不図示）を形成する。
さらに、めっきレジスト層を除去した後に、金属めっき層をマスクにしてシード層をウェットエッチングにより除去する。これにより、シード層及び金属めっき層から第２配線層３２が形成される。
続いて、図８（ｂ）に示すように、前述した図５（ｃ）の第１絶縁層５０の形成方法と同様な方法により、第１絶縁層５０及び第２配線層３２の上に第２絶縁層５２を形成する。
さらに、図８（ｃ）に示すように、第２絶縁層５２をレーザ加工することにより、第２配線層３２の第２配線部３２ｂに到達する第３ビアホールＶＨ３を形成する。
次いで、図９（ａ）に示すように、前述した図８（ａ）の第２配線層３２の形成方法と同様な方法により、第３ビアホールＶＨ３内の第３ビア導体ＶＣ３を介して第２配線層３２の第２配線部３２ｂに接続される第３配線層３４を形成する。
続いて、図９（ｂ）に示すように、積層基板５のキャリア銅箔２２と薄膜銅箔２４との界面から剥離し、キャリア銅箔２２及びプリプレグ１０を薄膜銅箔２４から分離する。
次いで、図１０（ａ）に示すように、第２絶縁層５２の上面側に保護シート（不図示）を貼付して第３配線層３４を保護した状態で、硫酸と過酸化水素水との混合液により、薄膜銅箔２４をウェットエッチングして除去する。
このとき、露出するニッケル層２６は、硫酸と過酸化水素水との混合液では殆どエッチングされず、エッチングストップ層として機能する。このようにして、薄膜銅箔２４をニッケル層２６に対して選択的にエッチングすることができる。
続いて、図１０（ｂ）に示すように、硝酸系のウェットエッチャントにより、ニッケル層２６をウェットエッチングして除去する。このとき、露出する第１配線層３０（銅）は硝酸系のウェットエッチャントでは殆どエッチングされないため、ニッケル層２６を第１配線層３０及び第１絶縁層５０に対して選択的にエッチングすることができる。
これにより、第１絶縁層５０の下面から第１配線層３０の下面が露出した状態となる。また同時に、接着樹脂層１４及び第１絶縁層５０の下面も露出する。
このようにして、下地層として形成された積層基板５とその上のニッケル層２６が第１配線層３０に対して選択的に除去される。
その後に、第２絶縁層５２の上面側の保護シート（不図示）を引き剥がして除去する。
なお、エッチングストップ層としてのニッケル層２６を省略することも可能である。この場合は、第１配線層３０（銅）の下に薄膜銅箔２４が直接配置された構造となるため、薄膜銅箔２４を除去する際に、第１配線層３０の下部が多少エッチングされて第１絶縁層５０の内部に沈み込んだ状態となる。
次いで、図１１に示すように、第１絶縁層５０の下に、第１配線層３０のパッドＰ１の上に開口部４６ａが配置された第１ソルダレジスト層４６を形成する。さらに、第２絶縁層５２の上に、第３配線層３４のパッドＰ２の上に開口部４８ａが配置された第２ソルダレジスト層４８を形成する。
第１ソルダレジスト層４６及び第２ソルダレジスト層４８は、エポキシ系やアクリル系の絶縁樹脂から形成される。
第１ソルダレジスト層４６及び第２ソルダレジスト層４８は、例えば、ロールコート法で感光性樹脂を塗布し、露光、現像した後に、硬化させることにより形成される。
以上により、第１実施形態の電子部品内蔵基板１が得られる。
図１２には、図１１のキャパシタ素子４０の全体の様子が描かれている。図１２に示すように、第１実施形態の電子部品内蔵基板１では、絶縁基材６の中に、キャパシタ素子４０の全体が埋め込まれている。キャパシタ素子４０は両側面に一対の電極４２，４４を備えている。
本実施形態では、両側面に電極を備えた電子部品として、両側面に電極４２，４４を備えたキャパシタ素子４０を例示する。この他に、インダクタ素子又は抵抗素子などの両側面に電極を備えた受動部品、又は、両側面に電極を備えた半導体モジュール部品などを使用することができる。
なお、両端のうち少なくとも一方の側面に電極を備えた電子部品を使用することにより、本実施形態の接続構造を構築することができる。
絶縁基材６は、下面である第１の面Ｓ１と、第１の面の反対側の上面である第２の面Ｓ２とを備える。第１実施形態では、絶縁基材６は、キャパシタ素子４０の下に配置された接着樹脂層１４と、キャパシタ素子４０を埋め込む第１絶縁層５０とにより形成される。
そして、絶縁基材６の第１の面Ｓ１は接着樹脂層１４及び第１絶縁層５０の各下面である。また、絶縁基材６の第２の面Ｓ２は第１絶縁層５０の上面である。
また、キャパシタ素子４０の電極４２，４４の外側の第１絶縁層５０に、第１の面Ｓ１から表面が露出した状態で第１配線層３０が埋め込まれている。第１配線層３０の下面が第１絶縁層５０の第１の面Ｓ１から露出し、第１配線層３０の上面及び側面が第１絶縁層５０に埋め込まれている。
接着樹脂層１４及び第１絶縁層５０の下面には、第１配線層３０のパッドＰ１上に開口部４６ａが設けられた第１ソルダレジスト層４６が形成されている。
第１絶縁層５０には、キャパシタ素子４０の電極４２，４４の上面に到達する第１ビアホールＶＨ１が形成されている。
また、第１絶縁層５０には、キャパシタ素子４０の電極４２，４４の側面及び第１配線層３０の上面に到達する第２ビアホールＶＨ２が形成されている。
そして、第１絶縁層５０の第２の面Ｓ２の上に第２配線層３２が突出して形成されている。第２配線層３２は、第１ビアホールＶＨ１内の第１ビア導体ＶＣ１を介してキャパシタ素子４０の電極４２，４４の上面に接続される第１配線部３２ａを備えている。
また、第２配線層３２は、第２ビアホールＶＨ２内の第２ビア導体ＶＣ２を介してキャパシタ素子４０の電極４２，４４の側面と、第１配線層３０の上面とに接続される第２配線部３２ｂを備えている。
第２ビア導体ＶＣ２は、前述した３回のレーザ加工で形成された第２ビアホールＶＨ２内に充填されるため、平面視して、２つの円が連通したひょうたん型の形状で形成される。
また、第１絶縁層５０及び第２配線層３２の上に第２絶縁層５２が形成されている。第２絶縁層５２には、第２配線層３２の第２配線部３２ｂの接続部上に第３ビアホールＶＨ３が形成されている。
第２絶縁層５２の上に第３ビアホールＶＨ３内の第３ビア導体ＶＣ３を介して第２配線層３２の第２配線部３２ｂに接続される第３配線層３４が形成されている。
また、第２絶縁層５２の上に、第３配線層３４のパッドＰ２上に開口部４８ａが配置された第２ソルダレジスト層４８が形成されている。
以上のように、第１実施形態の電子部品内蔵基板１では、下面側の第１配線層３０のパッドＰ１が第２ビア導体ＶＣ２を介してキャパシタ素子４０の右側の電極４２の側面に接続されている。この配線経路が第１電源ラインＰＬ１となっている。
また、電子部品内蔵基板１の上面側の第３配線層３４のパッドＰ２が第３ビア導体ＶＣ３、第２配線層３２の第２配線部３２ｂ及び第２ビア導体ＶＣ２を介してキャパシタ素子４０の右側の電極４２の側面に接続されている。この配線経路が第２電源ラインＰＬ２となっている。
さらに、電子部品内蔵基板１の下面側の第１配線層３０のパッドＰ１ｘが第２ビア導体ＶＣ２を介してキャパシタ素子４０の左側の電極４４の側面に接続されている。この配線経路が第１グランドインＧＬ１となっている。
また、電子部品内蔵基板１の上面側の第３配線層３４のパッドＰ２ｘが第３ビア導体ＶＣ３、第２配線層３２の第２配線部３２ｂ及び第２ビア導体ＶＣ２を介してキャパシタ素子４０の左側の電極４４の側面に接続されている。この配線経路が第２グランドラインＧＬ２となっている。
このようにして、キャパシタ素子４０の右側の電極４２は、下側の第１電源ラインＰＬ１と、上面側の第２電源ラインＰＬ２とに接続されている。
また同様に、キャパシタ素子４０の左側の電極４４は、下側の第１ライングランドＧＬ１と、上面側の第２グランドラインＧＬ２とに接続されている。
以上のように、キャパシタ素子４０は、第１、第２電源ラインＰＬ１，ＰＬ２と、第１、第２グランドラインＧＬ１，ＧＬ２との間に接続されて、デカップリングキャパシタとして機能する。
下側の第１電源ラインＰＬ１及び第１グランドラインＧＬ１は、キャパシタ素子４０の真下に形成されるのではなく、キャパシタ素子４０の電極４２，４４の外側領域の第１絶縁層５０に配置された第２ビア導体ＶＣ２及び第１配線層３０によって形成される。
そして、キャパシタ素子４０の下の接着樹脂層１４の下面と、第１配線層３０の下面と、第１絶縁層５０の下面とが同じ高さ位置に配置され、各下面は面一になっている。
これは、前述した製造方法で説明したように、下地層の同一面の上に、接着樹脂層１４、第１配線層３０、及び第１絶縁層５０が配置され、最終的に下地層が除去されるためである。
このように、本実施形態では、前述した予備的事項の製造方法と違って、下側の第１電源ラインＰＬ１及び第１グランドラインＧＬ１は、キャパシタ素子４０の真下の領域ではなく、キャパシタ素子４０の外側領域に形成される。
このため、接着樹脂層１４及び第１絶縁層５０の下面から配線層が突出して形成されることはなく、第１ソルダレジスト層４６の下面は開口部４６ａを除いて全体にわたって平坦に形成される。
また、後述するように、電子部品内蔵基板１の下面側が部品搭載面となり、第１配線層３０のパッドＰ１，Ｐ１ｘに半導体チップがフリップチップ接続される。
第１実施形態では、半導体チップの端子のレイアウトに対応するように、第１配線層３０のパッドＰ１，Ｐ１ｘを自由に配置できる。このため、半導体チップの端子のレイアウトが制限されることはなく、設計の自由度を高めることができる。
また、第１配線層３０とキャパシタ素子４０の電極４２，４４とを接続する第２ビア導体ＶＣ２は、電解めっきによる金属めっき層から形成される。このため、絶縁層のビアホール内にはんだを塗布してキャパシタ素子４０の電極４２，４４を接続する構造に比べて、コンタクト抵抗を低くできると共に、接続の信頼性を向上させることができる。
なお、本実施形態の電子部品内蔵基板に内蔵されるキャパシタ素子は、デカップリングキャパシタの他に、カップリングキャパシタ又はバスラインキャパシタとして使用してもよい。
図１３には、図１２の電子部品内蔵基板１に半導体チップが搭載された電子装置２が示されている。図１３に示すように、図１２の電子部品内蔵基板１を上下反転させる。そして、下面側にバンプ状の端子６２を備えた半導体チップ６０を用意する。
次いで、半導体チップ６０の端子６２をはんだ６４を介して電子部品内蔵基板１の第１配線層３０のパッドＰ１，Ｐ１ｘにフリップチップ接続する。
さらに、半導体チップ６０と電子部品内蔵基板１との間にアンダーフィル樹脂６６を充填する。部品搭載面となる第１ソルダレジスト層４６の上面は平坦であるため、アンダーフィル樹脂６６の濡れ広がりが良好になる。これにより、アンダーフィル樹脂６６にボイドが発生することがなく、高い信頼性が得られる。
また、下面側の第３配線層３４のパッドＰ２，Ｐ２ｘにはんだボールを搭載するなどして外部接続端子Ｔを形成する。外部接続端子Ｔがマザーボードなどの実装基板に接続される。以上により、第１実施形態の電子装置２が得られる。
図１４には、第１実施形態の変形例の電子装置２ｘが示されている。図１４の電子装置２ｘのように、前述した図１３の電子装置２において、第２配線層３２の第１配線部３２ａ、第１ビアホールＶＨ１及び第１ビア導体ＶＣ１を省略してもよい。
（第２実施形態）
図１５〜図１８は第２実施形態の電子部品内蔵基板の製造方法を示す図、図１９及び図２０は第２実施形態の電子部品内蔵基板を示す図、図２１は第２実施形態の電子装置を示す図である。
第２実施形態では、第１絶縁層の開口部にキャパシタ素子を搭載した後に、キャパシタ素子を第２絶縁層で埋め込み、第１絶縁層と第２絶縁層との間に第２配線層を形成することによって薄型化を図る。第１実施形態と同一要素及び同一工程については、その詳しい説明を省略する。
第２実施形態の電子部品内蔵基板の製造方法では、まず、前述した第１実施形態の図４（ａ）〜図５（ａ）の工程と同じ工程を遂行する。これにより、図１５（ａ）に示すように、前述した図５（ａ）と同様に、積層基板５上のニッケル層２６の上に第１配線層３０が形成された構造体を得る。
このようにして、部品搭載領域を備えた下地層の上に第１配線層３０を形成する。第２実施形態では、部品搭載領域の外側に第１配線層３０が配置される。
次いで、図１５（ｂ）に示すように、前述した図５（ｃ）の工程と同様な方法により、ニッケル層２６及び第１配線層３０の上に第１絶縁層５０を形成する。さらに、図１５（ｃ）に示すように、部品搭載領域の外側の第１絶縁層５０の上に第２配線層３２を形成する。第２配線層３２は、例えば、セミアディティブ法によって形成される。特に図示されていないが、第２配線層３２は第１絶縁層５０に形成されるビア導体を介して第１配線層３０に接続される。
続いて、図１６（ａ）に示すように、ルータ加工、又はレーザ加工などにより、第１絶縁層５０に上面から下面まで貫通する開口部５０ａを形成する。第１絶縁層５０の開口部５０ａは部品搭載領域に対応する部分に形成される。
次いで、図１６（ｂ）に示すように、第１絶縁層５０の開口部５０ａ内のニッケル層２６の上に、接着樹脂層１４によってキャパシタ素子４０を接着する。図１６（ｂ）では、第１実施形態と同様に、キャパシタ素子４０の右側の電極４２が部分的に示されている。
キャパシタ素子４０の電極４２の上面の高さ位置が、第１絶縁層５０の上面の高さ位置よりも高く、かつ第２配線層３２の上面の高さ位置とほぼ同じになるように設定される。
さらに、図１６（ｃ）に示すように、前述した図５（ｃ）の第１絶縁層５０の形成方法と同様な方法により、第１絶縁層５０の上に、キャパシタ素子４０及び第２配線層３２を埋め込む第２絶縁層５２を形成する。第２絶縁層５２が第１絶縁層５０の開口部５０ａ内に充填される。
続いて、図１７（ａ）に示すように、前述した第１実施形態の図6（ａ）の工程と同様に、第２絶縁層５２をレーザで加工することにより、キャパシタ素子４０の電極４２の上面に到達する第１ビアホールＶＨ１を形成する。
さらに、図１７（ｂ）に示すように、前述した第１実施形態の図６（ｂ）〜図７（ｂ）のレーザ加工と同様な方法により、キャパシタ素子４０の電極４２の側面、及び第１配線層３０の上面に到達する第２ビアホールＶＨ２を形成する。第２ビアホールＶＨ２は、第１実施形態と同様に、第１、第２、第３ホールＨ１，Ｈ２、Ｈ３から形成される。
次いで、図１８（ａ）に示すように、前述した第１実施形態の図８（ａ）の工程と同様な方法により、第１ビアホールＶＨ１内、第２ビアホールＶＨ２内及び第１絶縁層５０の上に第３配線層３４を形成する。
第１実施形態と同様に、第３配線層３４は、第１ビアホールＶＨ１内の第１ビア導体ＶＣ１を介してキャパシタ素子４０の電極４２の上面に接続される第１配線部３４ａを備える。また同様に、第３配線層３４は、第２ビアホールＶＨ２内の第２ビア導体ＶＣ２を介してキャパシタ素子４０の電極４２の側面及び第１配線層３０の上面に接続される第２配線部３４ｂを備える。
続いて、図１８（ｂ）に示すように、前述した第１実施形態の図９（ｂ）〜図１０（ｂ）の工程と同様な工程を遂行することにより、積層基板５及びニッケル層２６を除去して、第１配線層３０の下面を露出させる。
その後に、図１９に示すように、前述した第１実施形態の図１１の工程と同様に、第１絶縁層５０の下に、第１配線層３０のパッドＰ１の上に開口部４６ａが配置された第１ソルダレジスト層４６を形成する。
さらに、第２絶縁層５２の上に、第３配線層３４の第２配線部３４ｂのパッドＰ２の上に開口部４８ａが配置された第２ソルダレジスト層４８を形成する。
以上により、第２実施形態の電子部品内蔵基板１ａが得られる。図２０には、図１９のキャパシタ素子４０の全体の様子が描かれている。
図２０に示すように、第２実施形態の電子部品内蔵基板１ａでは、第１実施形態の電子部品内蔵基板１と同様に、絶縁基材６の中にキャパシタ素子４０の全体が埋め込まれている。キャパシタ素子４０は両側面に一対の電極４２，４４を備えている。
絶縁基材６は、下面である第１の面Ｓ１と、第１の面の反対側の上面である第２の面Ｓ２とを備える。第２実施形態では、絶縁基材６は、キャパシタ素子４０の下に配置された接着樹脂層１４と、接着樹脂層１４及びキャパシタ素子４０の外側に配置された第１絶縁層５０と、キャパシタ素子４０を埋め込む第２絶縁層５２とから形成される。
キャパシタ素子４０は、第１絶縁層５０の開口部５０ａ内に接着樹脂層１４によって接着されている。第２絶縁層５２は、第１絶縁層５０の上に積層され、第１絶縁層５０の開口部５０ａ内のキャパシタ素子４０を埋め込んでいる。
第２実施形態では、絶縁基材６の第１の面Ｓ１は、接着樹脂層１４、第１絶縁層５０及び第２絶縁層５２の各下面である。また、絶縁基材６の第２の面Ｓ２は第２絶縁層５２の上面である。
また、キャパシタ素子４０の電極４２，４４の外側の第１絶縁層５０に、第１の面Ｓ１から表面が露出した状態で第１配線層３０が埋め込まれている。第１配線層３０の下面が第１絶縁層５０の第１の面Ｓ１から露出し、第１配線層３０の上面及び側面が第１絶縁層５０に埋め込まれている。
キャパシタ素子４０の下の接着樹脂層１４の下面と、第１配線層３０の下面と、第１絶縁層５０及び第２絶縁層５２の下面とが同じ高さ位置に配置され、各下面は面一になっている。
接着樹脂層１４、第１絶縁層５０及び第２絶縁層５２の下面には、第１配線層３０のパッドＰ１上に開口部４６ａが配置された第１ソルダレジスト層４６が形成されている。
また、第１絶縁層５０と第２絶縁層５２との間に第２配線層３２が形成されている。第２絶縁層５２には、キャパシタ素子４０の電極４２，４４の上面に到達する第１ビアホールＶＨ１が形成されている。
また、第２絶縁層５２及び第１絶縁層５０には、キャパシタ素子４０の電極４２，４４の側面及び第１配線層３０の上面に到達する第２ビアホールＶＨ２が形成されている。
そして、第２絶縁層５２の第２の面Ｓ２の上に第３配線層３４が突出して形成されている。第３配線層３４は、第１ビアホールＶＨ１内の第１ビア導体ＶＣ１を介してキャパシタ素子４０の電極４２，４４の上面に接続される第１配線部３４ａを備えている。
また、第３配線層３４は、第２ビアホールＶＨ２内の第２ビア導体ＶＣ２を介してキャパシタ素子４０の電極４２，４４の側面と、第１配線層３０の上面に接続される第２配線部３４ｂを備えている。
さらに、第２絶縁層５２の上に、第３配線層３４のパッドＰ２上に開口部４８ａが配置された第２ソルダレジスト層４８が形成されている。
第２実施形態では、第１絶縁層５０の開口部５０ａ内に接着樹脂層１４を介してキャパシタ素子４０が搭載され、キャパシタ素子４０が第２絶縁層５２によって埋め込まれている。さらに、第１絶縁層５０と第２絶縁層５２との間に第２配線層３２が配置されている。
前述した第１実施形態の電子部品内蔵基板１では、第１絶縁層５０内のみにキャパシタ素子４０を内蔵させている。これに対して、第２実施形態の電子部品内蔵基板１ａでは、第１絶縁層５０と第２絶縁層５２との双方の厚み内にキャパシタ素子４０を内蔵させている。このため、第２実施形態の方が第１絶縁層５０の厚みを薄くすることができる。
ここで、第２絶縁層５２の厚みは、第２絶縁層５２の上下に設けられる第２配線層３２と第３配線層３４との間の絶縁性や電気特性を確保するため、第１実施形態と第２実施形態とで同程度の厚みに設定される。
よって、同じ層数（３層）の多層配線層を形成する場合、第１実施形態の電子部品内蔵基板１よりも第１実施形態の電子部品内蔵基板１ａの方が薄型化を図ることができる。
第２実施形態の電子部品内蔵基板１ａでは、下面側の第１配線層３０のパッドＰ１が第２ビア導体ＶＣ２を介してキャパシタ素子４０の右側の電極４２の側面に接続されている。この配線経路が第１電源ラインＰＬ１となっている。
また、電子部品内蔵基板１の上面側の第３配線層３４のパッドＰ２が第２ビア導体ＶＣ２を介してキャパシタ素子４０の右側の電極４２の側面に接続されている。この配線経路が第２電源ラインＰＬ２となっている。
さらに、電子部品内蔵基板１の下面側の第１配線層３０のパッドＰ１ｘが第２ビア導体ＶＣ２を介してキャパシタ素子４０の左側の電極４４の側面に接続されている。この配線経路が第１グランドインＧＬ１となっている。
また、電子部品内蔵基板１の上面側の第３配線層３４のパッドＰ２ｘが第２ビア導体ＶＣ２を介してキャパシタ素子４０の左側の電極４４の側面に接続されている。この配線経路が第２グランドラインＧＬ２となっている。
このようにして、第２実施形態においても、キャパシタ素子４０の右側の電極４２は、下側の第１電源ラインＰＬ１と、上面側の第２電源ラインＰＬ２とに接続されている。
また同様に、キャパシタ素子４０の左側の電極４４は、下側の第１ライングランドＧＬ１と、上面側の第２グランドラインＧＬ２とに接続されている。
第２実施形態の電子部品内蔵基板１ａは、第１実施形態の電子部品内蔵基板１と同様な効果を奏する。さらに、前述したように、第２実施形態の電子部品内蔵基板１ａは、第１実施形態よりも薄型化を図ることができる。
図２１には、第２実施形態の電子装置２ａが示されている。図２１に示すように、第１実施形態の図１３の電子装置２と同様に、図２０の電子部品内蔵基板１ａを上下反転させる。そして、第１配線層３０のパッドＰ１，Ｐ１ｘに半導体チップ６０の端子６２をはんだ６４を介してフリップチップ接続する。
次いで、半導体チップ６０の下側にアンダーフィル樹脂６６を充填する。さらに、下面側の第３配線層３４のパッドＰ２，Ｐ２ｘに外部接続端子Ｔを形成する。以上により、第２実施形態の電子装置２ａが得られる。
なお、前述した態様では、図２０及び図２１で示したように、キャパシタ素子４０の右側の電極４２に接続される第３配線層３４に注目すると、第３配線層３４の第２配線部３４ｂのパッドＰ２を外部接続端子Ｔの接続部として利用している。
第３配線層３４の第１配線部３４ａは、予備パッドを備えており、第２配線部３４ｂと同様にキャパシタ素子４０の電極４２に接続されている。このため、外部接続端子Ｔのレイアウトによっては、第３配線層３４の第１配線部３４ａの予備パッド上に第２ソルダレジスト層４８の開口部４８ａを設けて接続部とすることができる。
この場合は、第３配線層３４の第２配線部３４ｂのパッドＰ２は第２ソルダレジスト層４８で被覆される。キャパシタ素子４０の左側の電極４４に接続される第３配線層３４においても同様にレイアウトを変更することができる。
このような構造を採用することにより、電子部品内蔵基板の配線レイアウトの自由度を向上させることができる。
あるいは、逆に、第３配線層３４の第２配線部３４ｂのパッドＰ２，Ｐ２ｘに半導体チップの端子をフリップチップ接続し、第１配線層３０のパッドＰ１，Ｐ１ｘに外部接続端子を設けてもよい。
また、前述した第１実施形態の図１２及び図１３においても、第２配線層３２の第１配線部３２ａに接続される第３配線層３４のパッドを形成して、配線レイアウトを変更できるようにしてもよい。
図２２には、第２実施形態の変形例の電子装置２ｙが示されている。図２２の電子装置２ｙのように、上記したように、第３配線層３４の第１配線部３４ａの予備パッドに第２ソルダレジスト層４８の開口部４８ａを配置してパッドＰ２，Ｐ２ｘとしてもよい。そして、第３配線層３４の第１配線部３４ａのパッドＰ２，Ｐ２ｘに外部接続端子Ｔが設けられる。
（第３実施形態）
図２３は第３実施形態の電子部品内蔵基板を示す図である。図２３に示すように、第３実施形態の電子部品内蔵基板１ｂでは、前述した第２実施形態の図２０の電子部品内蔵基板１ａにおいて、キャパシタ素子４０の下側領域に第１配線層３０が追加で配置されている。
キャパシタ素子４０の下側に配置される第１配線層３０は、キャパシタ素子４０の電極４２と絶縁された状態で接着樹脂層１４の中に埋め込まれている。第１配線層３０の下面が接着樹脂層１４の第１面Ｓ１から露出した状態で、第１配線層３０の上面及び側面が接着樹脂層１４に埋め込まれている。
そして、第１ソルダレジスト層４６に、キャパシタ素子４０の下側領域に設けられた第１配線層３０の全体を露出させる開口部４６ａが設けられる。
このように、第３実施形態の電子部品内蔵基板１ｂでは、キャパシタ素子４０の下側領域にも第１配線層３０を配置している。このため、第２実施形態の図２０の電子部品内蔵基板１ａよりも第１配線層３０のパッドをエリアアレイ型でより高密度で配置することができる。これにより、高性能な半導体チップの配線基板として使用することができる。
第３実施形態の電子部品内蔵基板を製造するには、前述した第２実施形態の図１５（ａ）の工程で、キャパシタ素子４０が配置される部品搭載領域にも第１配線層３０を配置すればよい。そして、前述した第２実施形態の図１６（ｂ）の工程で部品搭載領域の第１配線層３０の上に接着樹脂層１４を介してキャパシタ素子４０が配置される。他の製造工程は第２実施形態と同じである。
図２４には、第３実施形態の電子装置２ｂが示されている。図２４に示すように、第１実施形態の図１３の電子装置２と同様に、図２３の電子部品内蔵基板１ｂを上下反転させる。そして、第１配線層３０のパッドＰ１，Ｐ１ｘを含むエリアアレイ状に配置されたパッドに半導体チップ６０の端子６２をはんだ６４を介してフリップチップ接続する。
その後に、半導体チップ６０の下側にアンダーフィル樹脂６６を充填する。さらに、下面側の第３配線層３４のパッドＰ２，Ｐ２ｘに外部接続端子Ｔを形成する。以上により、第３実施形態の電子装置２ｂが得られる。
（第４実施形態）
図２５〜図２８は第４実施形態の電子部品内蔵基板の製造方法を示す図、図２９及び図３０は第４実施形態の電子部品内蔵基板を示す図である。
第４実施形態では、前述した第２実施形態の製造方法において、キャパシタ素子４０の電極４２及び第１配線層３０に到達する第２ビアホールＶＨ２が１回のレーザ加工によって形成される。
第４実施形態の電子部品内蔵基板の製造方法では、まず、図２５（ａ）に示すように、前述した第１実施形態の図４（ａ）〜図５（ａ）の工程と同様な工程を遂行することにより、積層基板５上のニッケル層２６の上に第１配線層３０を形成する。
第４実施形態では、第３実施形態と同様に、キャパシタ素子が配置される部品搭載領域にも第１配線層３０が配置される。
次いで、図２５（ｂ）に示すように、前述した第１実施形態の図５（ｃ）の工程と同様な方法により、ニッケル層２６及び第１配線層３０の上に第１絶縁層５０を形成する。
さらに、図２５（ｃ）に示すように、第１絶縁層５０の上に第２配線層３２を形成する。第２実施形態と同様に、図示されていないが、第２配線層３２は第１絶縁層５０に形成されるビア導体を介して第１配線層３０に接続される。
次いで、図２６（ａ）に示すように、部品搭載領域に対応する部分の第１絶縁層５０に開口部５０ａを形成する。これにより、部品搭載領域に第１配線層３０が露出した状態となる。
続いて、図２６（ｂ）に示すように、部品搭載領域のニッケル層２６及び第１配線層３０の上に接着樹脂層１４を介してキャパシタ素子４０を接着する。
その後に、図２６（ｃ）に示すように、第１絶縁層５０の上に、キャパシタ素子４０及び第２配線層３２を埋め込む第２絶縁層５２を形成する。
次いで、図２７（ａ）に示すように、第２絶縁層５２をレーザで加工することにより、キャパシタ素子４０の電極４２の上面に到達する第１ビアホールＶＨ１を形成する。さらに、図２７（ｂ）に示すように、第２絶縁層５２及び第１絶縁層５０をレーザで加工することにより、キャパシタ素子４０の電極４２の側面と、第１配線層３０の側面に到達する第２ビアホールＶＨ２を一括で形成する。
前述した第１実施形態の図６（ｂ）〜図７（ｂ）では、キャパシタ素子４０の側面及び第１配線層３０の上面に到達する第２ビアホールＶＨ２を３回のレーザ加工によって行っている。
第４実施形態では、レーザ光のビーム径を大きく設定し、かつレーザ光の出力を高く設定することにより、一回のレーザ加工でキャパシタ素子４０の側面及び第１配線層３０の側面に到達する第２ビアホールＶＨ２を形成する。
図２７（ｂ）の例では、第２ビアホールＶＨ２は第１配線層３０の側面に到達しているが、第１配線層３０の側面から上面の一部にまで到達するようにしてもよい。
次いで、図２８（ａ）に示すように、前述した第１実施形態の図８（ａ）の工程と同様な方法により、第２絶縁層５２の上に第３配線層３４を形成する。
第２実施形態の図１８（ａ）と同様に、第３配線層３４は、第１ビアホールＶＨ１内の第１ビア導体ＶＣ１を介してキャパシタ素子４０の電極４２，４４の上面に接続される第１配線部３４ａを備える。
また、第３配線層３４は、第２ビアホールＶＨ２内の第２ビア導体ＶＣ２を介してキャパシタ素子４０の電極４２，４４に側面と、第１配線層３０の上面に接続される第２配線部３４ｂを備える。
続いて、図２８（ｂ）に示すように、前述した第１実施形態の図９（ａ）〜図１０（ｂ）の工程と同様な工程を遂行することにより、積層基板５及びニッケル層２６を除去して、第１配線層３０の下面を露出させる。
その後に、図２９に示すように、前述した第２実施形態の図１９と同様に、第１絶縁層５０の下に、第１配線層３０のパッドＰ１の上に開口部４６ａが配置された第１ソルダレジスト層４６を形成する。
さらに、第２絶縁層５２の上に、第３配線層３４の第２配線部３４ｂのパッドＰ２の上に開口部４８ａが配置された第２ソルダレジスト層４８を形成する。
以上により、第４実施形態の電子部品内蔵基板１ｃが製造される。図３０には、図２９のキャパシタ素子４０の全体の様子が描かれている。
図３０の第４実施形態の電子部品内蔵基板１ｃが第２実施形態の電子部品内蔵基板１ａと異なる点は以下である。第１の相違点は、前述した第３実施形態の電子部品内蔵基板１ｂと同様に、キャパシタ素子４０の下側領域にも第１配線層３０が配置されていることにある。
第２の相違点は、キャパシタ素子４０の電極４２，４４の側面及び第１配線層３０に到達する第２ビアホールＶＨ２を第２絶縁層５２及び第１絶縁層５０に形成する際に、一回のレーザ加工によって行われることにある。
従って、第４実施形態の電子部品内蔵基板１ｃの第２ビアホールＶＨ２及び第２ビア導体ＶＣ２は、平面視して、一つの円形で形成される。
他の要素は、第２実施形態の図２３の電子部品内蔵基板１ｂと同一であるため、その詳しい説明を省略する。
第４実施形態の電子部品内蔵基板１ｃは、第３実施形態と同様に、キャパシタ素子４０の下側にも第１配線層３０を追加で配置するため、配線密度の高い多層配線を構築することができる。
また、キャパシタ素子４０の電極４２，４４の側面及び第１配線層３０に到達する第２ビアホールＶＨ２を一回のレーザ加工で行うため、短手番化を図ることができ、製造コストを削減することができる。
１，１ａ，１ｂ、１ｃ…電子部品内蔵基板、２，２ａ，２ｂ，２ｘ，２ｙ…電子装置、５…積層基板、６…絶縁基材、１０…プリプレグ、１２…めっきレジスト層、１２ａ，４６ａ，４８ａ，５０ａ…開口部、１４…接着樹脂層、２０…キャリア付き銅箔、２２…キャリア銅箔、２４…薄膜銅箔、２６…ニッケル層、３０…第１配線層、３０ａ…金属めっき層、３２…第２配線層、３２ａ，３４ａ…第１配線部、３２ｂ，３４ｂ…第２配線部、３４…第３配線層、４０…キャパシタ素子、４２，４４…電極、４６，４８…ソルダレジスト層、５０…第１絶縁層、５２…第２絶縁層、６０…半導体チップ、６２…端子、６４…はんだ、６６…アンダーフィル樹脂、Ｈ１…第１ホール、Ｈ２…第２ホール、Ｈ３…第３ホール、Ｐ１，Ｐ１ｘ，Ｐ２，Ｐ２ｘ…パッド、ＰＬ１…第１電源ライン、ＰＬ２…第２電源ライン、ＧＬ１…第１グランドライン、ＧＬ２…第２グランドライン、Ｓ１…第１の面、Ｓ２…第２の面、Ｔ…外部接続端子、ＶＣ１…第１ビア導体、ＶＣ２…第２ビア導体、ＶＣ３…第３ビア導体、ＶＨ１…第１ビアホール、ＶＨ２…第２ビアホール。

Claims (11)

  1. 第１の面と、前記第１の面と反対側の第２の面とを備えた絶縁基材と、
    前記絶縁基材の中に埋め込まれ、側面に電極を備えた電子部品と、
    前記電子部品の電極の外側の前記絶縁基材に、前記第１の面から表面が露出した状態で埋め込まれた第１配線層と、
    前記絶縁基材の第２の面から前記電子部品の電極の側面及び前記第１配線層に到達するビア導体と、
    前記絶縁基材の第２の面の上に形成され、前記ビア導体に接続された第２配線層と
    を有することを特徴とする電子部品内蔵基板。
  2. 前記絶縁基材は、
    前記電子部品の下に配置された接着樹脂層と、
    前記電子部品及び前記第１配線層を埋め込む絶縁層とから形成されることを特徴とする請求項１に記載の電子部品内蔵基板。
  3. 前記絶縁基材は、
    前記電子部品の下に配置された接着樹脂層と、
    前記接着樹脂層及び前記電子部品の外側に配置され、前記電子部品が搭載された領域に開口部を備えた第１絶縁層と、
    前記第１絶縁層の上に積層され、前記開口部内の前記電子部品を埋め込む第２絶縁層とから形成され、
    前記第１絶縁層と前記第２絶縁層との間に第３配線層が形成されていることを特徴とする請求項１に記載の電子部品内蔵基板。
  4. 前記接着樹脂層、前記絶縁層及び前記第１配線層の各第１の面は、面一になっていることを特徴とする請求項２に記載の電子部品内蔵基板。
  5. 前記接着樹脂層、前記第１絶縁層及び前記第２絶縁層の積層体並びに前記第１配線層の各第１の面は、面一になっていることを特徴とする請求項３に記載の電子部品内蔵基板。
  6. 前記電子部品の下の前記接着樹脂層に、前記第１の面から露出した状態で前記第１配線層が埋め込まれていることを特徴とする請求項３に記載の電子部品内蔵基板。
  7. 前記ビア導体は、前記絶縁基材の第２の面から平面視して、２つの円が連通したひょうたん型の形状であることを特徴とする請求項１乃至６のいずれか一項に記載の電子部品内蔵基板。
  8. 第１の面と、前記第１の面と反対側の第２の面とを備えた絶縁基材と、
    前記絶縁基材の中に埋め込まれ、側面に電極を備えた電子部品と、
    前記電子部品の電極の外側の前記絶縁基材に、前記第１の面から表面が露出した状態で埋め込まれた第１配線層と、
    前記絶縁基材の第２の面から前記電子部品の電極の側面及び前記第１配線層に到達するビア導体と、
    前記絶縁基材の第２の面の上に形成され、前記ビア導体に接続された第２配線層と、
    前記第２配線層に接続された半導体チップと
    を有する電子装置。
  9. 下地層上の部品搭載領域の外側に第１配線層を形成する工程と、
    前記下地層上の部品搭載領域に、接着樹脂層を介して側面に電極を備えた電子部品を接着する工程と、
    前記電子部品及び前記第１配線層を埋め込む絶縁層を形成する工程と、
    前記絶縁層に、前記電子部品の電極の側面と前記第１配線層に到達するビアホールを形成する工程と、
    前記ビアホール内に形成されるビア導体を介して、前記電子部品の電極の側面と前記第１配線層とに接続される第２配線層を前記絶縁層の上に形成する工程と、
    前記下地層を除去する工程と
    を有することを特徴とする電子部品内蔵基板の製造方法。
  10. 部品搭載領域を備えた下地層の上に第１配線層を形成する工程と、
    前記下地層及び前記第１配線層の上に第１絶縁層を形成する工程と、
    前記部品搭載領域の外側の前記第１絶縁層の上に第２配線層を形成する工程と、
    前記部品搭載領域に対応する部分の前記第１絶縁層に開口部を形成する工程と、
    前記第１絶縁層の開口部に、接着樹脂層を介して側面に電極を備えた電子部品を接着する工程と、
    前記電子部品、前記第１絶縁層及び前記第２配線層の上に第２絶縁層を形成する工程と、
    前記第２絶縁層及び前記第１絶縁層に、前記電子部品の電極の側面と前記第１配線層に到達するビアホールを形成する工程と、
    前記ビアホール内に形成されたビア導体を介して、前記電子部品の電極の側面と前記第１配線層とに接続される第３配線層を前記第２絶縁層の上に形成する工程と、
    前記下地層を除去する工程と
    を有することを特徴とする電子部品内蔵基板の製造方法。
  11. 前記ビアホールを形成する工程は、
    第１回目のレーザ加工により、前記電子部品の電極の側面に到達する第１ホールを形成する工程と、
    第２回目のレーザ加工により、前記第１ホールに連通する第２ホールを形成する工程と、
    第３回目のレーザ加工により、前記第２ホールの底部に連通して前記第１配線層に到達する第３ホールを形成する工程とを含むことを特徴とする請求項９又は１０に記載の電子部品内蔵基板の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7167933B2 (ja) * 2017-10-26 2022-11-09 Tdk株式会社 電子部品内蔵構造体
KR20210076584A (ko) * 2019-12-16 2021-06-24 삼성전기주식회사 전자부품 내장기판
KR20210120532A (ko) * 2020-03-27 2021-10-07 삼성전자주식회사 반도체 패키지
CN112103193B (zh) * 2020-08-21 2021-12-03 珠海越亚半导体股份有限公司 一种嵌埋结构及制备方法、基板

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69634597T2 (de) * 1995-11-17 2006-02-09 Kabushiki Kaisha Toshiba, Kawasaki Mehrschichtige leiterplatte, vorgefertigtes material für diese leiterplatte, verfahren zur herstellung einer mehrschichtigen leiterplatte, packung elektronischer bauelemente und verfahren zur herstellung vertikaler, elektrisch leitender verbindungen
KR101046077B1 (ko) * 2002-10-08 2011-07-01 다이니폰 인사츠 가부시키가이샤 부품 내장 배선판, 부품 내장 배선판의 제조 방법
KR100598275B1 (ko) 2004-09-15 2006-07-10 삼성전기주식회사 수동소자 내장형 인쇄회로기판 및 그 제조 방법
WO2006046461A1 (ja) * 2004-10-29 2006-05-04 Murata Manufacturing Co., Ltd. チップ型電子部品を内蔵した多層基板及びその製造方法
JP2007123524A (ja) 2005-10-27 2007-05-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板
JP2008182071A (ja) * 2007-01-25 2008-08-07 Toppan Printing Co Ltd 電子部品内蔵配線板及びその製造方法、並びに電子機器
DE112008003532T5 (de) * 2007-12-25 2010-11-25 Murata Mfg. Co., Ltd., Nagaokakyo-shi Verfahren zum Herstellen eines Mehrschichtverdrahtungssubstrats
JP5490525B2 (ja) 2009-12-28 2014-05-14 日本シイエムケイ株式会社 部品内蔵型多層プリント配線板及びその製造方法
JP5715009B2 (ja) * 2011-08-31 2015-05-07 日本特殊陶業株式会社 部品内蔵配線基板及びその製造方法
KR101483825B1 (ko) * 2012-12-04 2015-01-16 삼성전기주식회사 전자부품 내장기판 및 그 제조방법
WO2014125567A1 (ja) * 2013-02-12 2014-08-21 株式会社メイコー 部品内蔵基板及びその製造方法
JP2015050309A (ja) * 2013-08-31 2015-03-16 京セラサーキットソリューションズ株式会社 配線基板の製造方法
JP5756958B2 (ja) * 2013-10-21 2015-07-29 株式会社野田スクリーン 多層回路基板
JP6287149B2 (ja) * 2013-12-10 2018-03-07 イビデン株式会社 電子部品内蔵基板及び電子部品内蔵基板の製造方法

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