JP6046590B2 - Method for manufacturing field effect transistor - Google Patents
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Description
本発明は、半導体ナノワイアを用いた電界効果トランジスタの製造方法に関する。 The present invention relates to a method for manufacturing a field effect transistor using semiconductor nanowires.
半導体ナノワイヤ（以下、単にナノワイヤとも言う）は、結晶成長によってボトムアップ的に得られる高品質な擬１次元物質である。この半導体ナノワイヤを伝導チャネルとして用いる電界効果トランジスタ（Field Effect Transistor:ＦＥＴ）が、次世代ナノエレクトロニクスデバイスの構成要素として有望視されている。ナノワイヤによるＦＥＴには、絶縁膜で覆われた導電性基板全体をゲート電極として用いるものやナノワイヤの上から絶縁膜を介してゲート電極を形成したものなどがあるが、これらは、主にナノワイヤの片側のみからゲート電界が作用する。 Semiconductor nanowires (hereinafter also simply referred to as “nanowires”) are high-quality quasi-one-dimensional materials obtained from the bottom-up by crystal growth. Field effect transistors (FETs) using semiconductor nanowires as conduction channels are promising as components of next-generation nanoelectronic devices. Nanowire FETs include those that use the entire conductive substrate covered with an insulating film as a gate electrode, and those that have a gate electrode formed on the nanowire via an insulating film. A gate electric field acts from only one side.
これに対し、絶縁膜を介してナノワイヤの周囲を完全に取り巻いたゲート電極を有するＦＥＴが提案されている（特許文献１参照）。このＦＥＴは、「ＧＡＡ（gate-all-around） ＦＥＴ」などとも呼ばれており、大きな相互コンダクタンスを有し、ショートチャネル効果（short channel effect）を抑制し、Ｓ値（subthreshold slople）やＯＮ／ＯＦＦ比などの特性が改善できるという特徴を有する。 On the other hand, an FET having a gate electrode completely surrounding the nanowire via an insulating film has been proposed (see Patent Document 1). This FET is also called “GAA (gate-all-around) FET”, etc., and has a large mutual conductance, suppresses a short channel effect, suppresses an S value (subthreshold slople), ON / The characteristic such as the OFF ratio can be improved.
以下、上述したナノワイヤＦＥＴについて、図６Ａ，図６Ｂ，図６Ｃを用いて簡単に説明する。図６Ａ，図６Ｂは、ナノワイヤＦＥＴの一部構成を示す斜視図であり、図６Ｃは、図６Ａのａａ’線における断面を示す断面図である。 Hereinafter, the above-described nanowire FET will be briefly described with reference to FIGS. 6A, 6B, and 6C. 6A and 6B are perspective views showing a partial configuration of the nanowire FET, and FIG. 6C is a cross-sectional view showing a cross section taken along the line aa ′ of FIG. 6A.
このナノワイヤＦＥＴは、半導体ナノワイヤ６０１，絶縁層６０２，基板６２１，第１下部ゲート電極６２２ａ，第２下部ゲート電極６２２ｂ，上部ゲート電極６２４、ソース電極６２５，およびドレイン電極６２６を備える。 The nanowire FET includes a semiconductor nanowire 601, an insulating layer 602, a substrate 621, a first lower gate electrode 622a, a second lower gate electrode 622b, an upper gate electrode 624, a source electrode 625, and a drain electrode 626.
第１下部ゲート電極６２２ａは、基板６２１のゲート電極形成領域の上に形成され、この上に、絶縁層６２１ａを介して半導体ナノワイヤ６０１が配置される。また、第２下部ゲート電極６２２ｂは、第１下部ゲート電極６２２ａの上に接触して形成された、第２下部ゲート電極６２２ｂの上に交差して配置されている。また、半導体ナノワイヤ６０１は、第２下部ゲート電極６２２ｂとの交差部の側面が絶縁層６０２で被覆されている。 The first lower gate electrode 622a is formed on the gate electrode formation region of the substrate 621, and the semiconductor nanowire 601 is disposed thereon via the insulating layer 621a. Further, the second lower gate electrode 622b is disposed so as to intersect with the second lower gate electrode 622b formed in contact with the first lower gate electrode 622a. Further, the semiconductor nanowire 601 is covered with an insulating layer 602 at the side surface of the intersection with the second lower gate electrode 622b.
ここで、第２下部ゲート電極６２２ｂは、第１下部ゲート電極６２２ａの上に接して形成されている。また、第１下部ゲート電極６２２ａのゲート長方向の長さは、第２下部ゲート電極６２２ｂのゲート長方向の長さより長く形成されている。第１下部ゲート電極６２２ａのゲート長方向の長さは、ソース・ドレイン間より長く形成し、ゲート長方向の両端が、ソース領域およびドレイン領域に重なる状態とされている。なお、ゲート長方向とは、よく知られているように、ソースとドレインとが配列されている方向のことである。 Here, the second lower gate electrode 622b is formed on and in contact with the first lower gate electrode 622a. The length of the first lower gate electrode 622a in the gate length direction is longer than the length of the second lower gate electrode 622b in the gate length direction. The length of the first lower gate electrode 622a in the gate length direction is longer than that between the source and drain, and both ends in the gate length direction overlap the source region and the drain region. The gate length direction is a direction in which the source and the drain are arranged as is well known.
また、第２下部ゲート電極６２２ｂのゲート長方向の長さは、ソース・ドレイン間より短く形成し、ソース領域およびドレイン領域には重ならない状態とし、ソース電極６２５およびドレイン電極６２６と絶縁分離している。また、第１下部ゲート電極６２２ａの第２下部ゲート電極６２２ｂよりはみ出ている領域が、絶縁層６２１ａにより覆われている。 The length of the second lower gate electrode 622b in the gate length direction is shorter than that between the source and drain, and does not overlap the source region and the drain region, and is isolated from the source electrode 625 and the drain electrode 626. Yes. In addition, a region of the first lower gate electrode 622a that protrudes from the second lower gate electrode 622b is covered with an insulating layer 621a.
また、上部ゲート電極６２４は、半導体ナノワイヤ６０１を配置した基板６２１のゲート電極形成領域の上に、半導体ナノワイヤ６０１に絶縁層６０２を介して交差して第１下部ゲート電極６２２ａに重なる状態に形成されている。また、上部ゲート電極６２４と、第２下部ゲート電極６２２ｂが形成されている領域を挟む状態に、半導体ナノワイヤ６０１の両端部に各々接続し、ソース電極６２５およびドレイン電極６２６が形成されている。 The upper gate electrode 624 is formed on the gate electrode formation region of the substrate 621 on which the semiconductor nanowire 601 is disposed so as to intersect the semiconductor nanowire 601 through the insulating layer 602 and overlap the first lower gate electrode 622a. ing. In addition, a source electrode 625 and a drain electrode 626 are formed to be connected to both ends of the semiconductor nanowire 601 so as to sandwich the region where the upper gate electrode 624 and the second lower gate electrode 622b are formed.
このナノワイヤＦＥＴでは、ソース・ドレイン電極間に一定のドレイン電圧を印加してドレイン電流を流しておき、ゲート電極にゲート電圧を印加することにより、ドレイン電流を変調するＦＥＴ動作が可能となる。ゲート電極をＧＡＡ構造にしているため、ドレイン電流が０に近づくピンチオフ領域近傍で、ゲート電圧の変化に対して急峻にドレイン電流が変化する。 In this nanowire FET, by applying a constant drain voltage between the source and drain electrodes to cause a drain current to flow, and applying a gate voltage to the gate electrode, an FET operation that modulates the drain current becomes possible. Since the gate electrode has a GAA structure, the drain current changes steeply with respect to the change of the gate voltage in the vicinity of the pinch-off region where the drain current approaches zero.
一般的に、ＦＥＴの駆動電流、すなわちゲート電極にゲート電圧を印加したときのドレイン電流を増大するには、ゲート長を極力短くして相互コンダクタンスを大きくすればよい。しかしながら、上述したナノワイヤＦＥＴでは、ソース電極６２５およびドレイン電極６２６と第２下部ゲート電極６２２ｂとの間の短絡を避けるために、第２下部ゲート電極６２２ｂのゲート長方向の長さを短くして領域６４０を設け、ソース領域およびドレイン領域には重ならない状態としている。 In general, in order to increase the drive current of the FET, that is, the drain current when a gate voltage is applied to the gate electrode, the gate length should be as short as possible to increase the mutual conductance. However, in the above-described nanowire FET, in order to avoid a short circuit between the source electrode 625 and the drain electrode 626 and the second lower gate electrode 622b, the length of the second lower gate electrode 622b in the gate length direction is shortened. 640 is provided so as not to overlap the source region and the drain region.
ここで、一般的な製造工程では、第２下部ゲート電極６２２ｂが先に形成され、第２下部ゲート電極６２２ｂが形成されている状態で、ソース電極６２５およびドレイン電極６２６を形成することになる。このため、ソース電極６２５およびドレイン電極６２６を形成するときに位置合わせ誤差を考慮すると、この誤差よりも領域６４０の幅を十分大きくとっておく必要がある。この結果、ソース・ドレイン間距離であるゲート長は、短くても２００ｎｍ程度にとどまっていた。このように、上述したナノワイヤＦＥＴでは、ゲート長を短くすることができないという課題があった。 Here, in a general manufacturing process, the source electrode 625 and the drain electrode 626 are formed in a state where the second lower gate electrode 622b is formed first and the second lower gate electrode 622b is formed. Therefore, in consideration of alignment errors when forming the source electrode 625 and the drain electrode 626, the width of the region 640 needs to be sufficiently larger than this error. As a result, the gate length, which is the distance between the source and the drain, was only about 200 nm even if it was short. Thus, the nanowire FET described above has a problem that the gate length cannot be shortened.
本発明は、以上のような問題点を解消するためになされたものであり、ナノワイヤを用いたＦＥＴのゲート長をより短くできるようにすることを目的とする。 The present invention has been made to solve the above problems, and an object of the present invention is to make the gate length of an FET using nanowires shorter.
本発明に係る電界効果トランジスタの製造方法は、半導体ナノワイヤを形成する工程と、半導体ナノワイヤの側面を覆うナノワイヤ絶縁層を形成してナノワイヤ絶縁層で被覆された被覆ナノワイヤを形成する工程と、基板の上のゲート電極形成領域の上に下部ゲート電極を形成する工程と、下部ゲート電極の上に被覆ナノワイヤを交差させて配置する工程と、下部ゲート電極および被覆ナノワイヤを覆って基板の上にネガ型の感光性を有するネガ型レジスト層を形成する工程と、ネガ型レジスト層の上に、ポジ型の感光性を有するポジ型レジスト層を形成する工程と、被覆ナノワイヤの両端部を含むソース・ドレイン形成領域のポジ型レジスト層およびネガ型レジスト層に露光光を照射し、ソース・ドレイン形成領域のポジ型レジスト層は現像により溶解する状態とし、ソース・ドレイン形成領域のネガ型レジスト層は、ポジ型レジスト層の現像では溶解しない状態の第１絶縁層とする工程と、露光光が照射された後、ポジ型レジスト層を現像してソース・ドレイン形成領域のポジ型レジスト層に開口部を形成する工程と、開口部における半導体ナノワイヤ上部の第１絶縁層およびナノワイヤ絶縁層を除去して半導体ナノワイヤを露出させる工程と、開口部に金属材料を堆積することで、ナノワイヤ絶縁層を除去することで露出した半導体ナノワイヤの両端部に各々接続された金属材料よりなるソース電極およびドレイン電極を形成する工程と、ソース電極およびドレイン電極の露出している面を酸化して第２絶縁層を形成する工程と、第２絶縁層を形成した後、未露光部分のポジ型レジスト層を除去する工程と、ポジ型レジスト層を除去した後、ネガ型レジスト層を現像する工程と、ネガ型レジスト層を現像処理した後、被覆ナノワイヤに交差してソース電極およびドレイン電極の形成領域にオーバーラップする上部ゲート電極を形成する工程とを備える。 A method of manufacturing a field effect transistor according to the present invention includes a step of forming a semiconductor nanowire, a step of forming a nanowire insulating layer covering a side surface of the semiconductor nanowire, and forming a coated nanowire covered with the nanowire insulating layer, Forming a lower gate electrode on the upper gate electrode forming region, disposing a covering nanowire on the lower gate electrode, and covering the lower gate electrode and the covering nanowire on the substrate to form a negative type Forming a negative resist layer having photosensitivity, forming a positive resist layer having positive photosensitivity on the negative resist layer, and source / drain including both ends of the coated nanowire The positive resist layer and negative resist layer in the formation area are irradiated with exposure light, and the positive resist layer in the source / drain formation area is exposed. And the negative resist layer in the source / drain formation region is a first insulating layer that is not dissolved by the development of the positive resist layer, and after the exposure light is irradiated, the positive resist layer Developing the positive resist layer in the source / drain formation region, removing the first insulating layer and the nanowire insulating layer above the semiconductor nanowire in the opening to expose the semiconductor nanowire, Forming a source electrode and a drain electrode made of a metal material respectively connected to both ends of the semiconductor nanowire exposed by removing the nanowire insulating layer by depositing a metal material in the opening; and A step of oxidizing the exposed surface of the electrode to form a second insulating layer, and after forming the second insulating layer, A step of removing the resist layer, a step of developing the negative resist layer after removing the positive resist layer, and a developing treatment of the negative resist layer, and then forming a source electrode and a drain electrode crossing the coated nanowire Forming an upper gate electrode that overlaps the region.
上記電界効果トランジスタの製造方法において、ネガ型レジスト層は、ハイドロジェンシルセスキオキサンから構成され、ポジ型レジスト層は、ポリメタクリル酸メチルから構成され、露光光は、電子線であればよい。 In the field effect transistor manufacturing method, the negative resist layer is made of hydrogen silsesquioxane, the positive resist layer is made of polymethyl methacrylate, and the exposure light may be an electron beam.
以上説明したことにより、本発明によれば、ナノワイヤを用いたＦＥＴのゲート長が、より短くできるようになるという優れた効果が得られる。 As described above, according to the present invention, it is possible to obtain an excellent effect that the gate length of the FET using the nanowire can be further shortened.
以下、本発明の実施の形態について図を参照して説明する。図１Ａ〜図１Ｏは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。図１Ａ，図１Ｃ，図１Ｄ，図１Ｅ，図１Ｎ，図１Ｏは、斜視図であり、図１Ｂ，図１Ｆ，図１Ｇ，図１Ｈ，図１Ｉ，図１Ｊ，図１Ｋ，図１Ｌ，図１Ｍは、一部断面図である。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. 1A to 1O are configuration diagrams showing states in respective steps for explaining a method of manufacturing a field effect transistor according to an embodiment of the present invention. 1A, 1C, 1D, 1E, 1N, and 1O are perspective views, and FIG. 1B, FIG. 1F, FIG. 1G, FIG. 1H, FIG. 1I, FIG. 1J, FIG. 1K, FIG. FIG.
まず、図１Ａに示すように、半導体ナノワイヤ１０１を形成する。例えば、ＩｎＡｓからなる成長基板１５１の上に、径が数１０ｎｍのＡｕなどの金属微粒子触媒（不図示）を配置し、ここに、トリメチルインジウム（ＴＭＩｎ）およびアルシン（ＡｓＨ3）を供給し、ＶＬＳ（Vapor-liquid-solid）法などを用いることで、ＩｎＡｓからなる半導体ナノワイヤ１０１が形成できる（非特許文献１参照）。また、金属微粒子触媒を使用することなく、パターニングした酸化膜を用いて選択成長を行うなど、別の手法を用いて半導体ナノワイヤを形成してもよい（非特許文献２参照）。 First, as shown in FIG. 1A, a semiconductor nanowire 101 is formed. For example, a metal fine particle catalyst (not shown) such as Au having a diameter of several tens of nanometers is placed on a growth substrate 151 made of InAs, and trimethylindium (TMIn) and arsine (AsH 3 ) are supplied to the VLS. By using a (Vapor-liquid-solid) method or the like, the semiconductor nanowire 101 made of InAs can be formed (see Non-Patent Document 1). Alternatively, the semiconductor nanowire may be formed using another method such as selective growth using a patterned oxide film without using a metal fine particle catalyst (see Non-Patent Document 2).
次に、図１Ｂに示すように、半導体ナノワイヤ１０１の側面（周面）を覆うナノワイヤ絶縁層１０２を形成し、ナノワイヤ絶縁層１０２で被覆された被覆ナノワイヤ１０３を形成する。例えば、前述したように、成長基板１５１にＩｎＡｓからなる半導体ナノワイヤ１０１が形成されている状態で、原子層堆積（Atomic Layer Deposition:ＡＬＤ）法を用い、Ａｌ2Ｏ3、ＨｆＯ2などの絶縁材料の層を、半導体ナノワイヤ１０１を覆って形成してナノワイヤ絶縁層１０２とすればよい。Ａｌ2Ｏ3やＨｆＯ2は、ゲート特性の向上に適した高誘電率を有する絶縁材料である。 Next, as shown in FIG. 1B, a nanowire insulating layer 102 that covers the side surface (circumferential surface) of the semiconductor nanowire 101 is formed, and a covered nanowire 103 that is covered with the nanowire insulating layer 102 is formed. For example, as described above, an insulating material such as Al 2 O 3 or HfO 2 is used by using an atomic layer deposition (ALD) method in a state where the semiconductor nanowire 101 made of InAs is formed on the growth substrate 151. This layer may be formed to cover the semiconductor nanowire 101 to form the nanowire insulating layer 102. Al 2 O 3 and HfO 2 are insulating materials having a high dielectric constant suitable for improving gate characteristics.
よく知られているように、ＡＬＤ法は、原料となる有機化合物の１分子層を形成対象の表面に吸着させることによる成膜方法であり、均一な厚さの層を三次元形状の表面に形成することが可能である。このＡＬＤ法によれば、半導体ナノワイヤ１０１の全ての側面にナノワイヤ絶縁層１０２を形成することが容易である。なお、ＡＬＤ法に限るものではなく、スパッタ法を用いることで、半導体ナノワイヤ１０１の側面を覆う状態にナノワイヤ絶縁層１０２を形成することも可能である。 As is well known, the ALD method is a film formation method in which a single molecular layer of an organic compound as a raw material is adsorbed on a surface to be formed, and a layer having a uniform thickness is formed on a three-dimensional surface. It is possible to form. According to this ALD method, it is easy to form the nanowire insulating layer 102 on all side surfaces of the semiconductor nanowire 101. Note that the present invention is not limited to the ALD method, and the nanowire insulating layer 102 can be formed so as to cover the side surface of the semiconductor nanowire 101 by using a sputtering method.
次に、図１Ｃに示すように、基板１２１の上に絶縁層１２１ａを形成し、絶縁層１２１ａ上のゲート電極形成領域の上に下部ゲート電極１２２を形成する。第１下部ゲート電極１２２は、一方向に延在する短冊状に形成すればよい。なお、第１下部ゲート電極１２２の延在している両端部は、端子１２３となる。基板１２１は、例えば、シリコン基板であればよく、この主表面に酸化シリコンなどの絶縁層１２１ａが形成されていればよい。また、基板１２１が絶縁材料から構成されていれば、絶縁層１２１ａはなくてもよい。 Next, as shown in FIG. 1C, an insulating layer 121a is formed on the substrate 121, and a lower gate electrode 122 is formed on the gate electrode formation region on the insulating layer 121a. The first lower gate electrode 122 may be formed in a strip shape extending in one direction. Note that both ends of the first lower gate electrode 122 are extended to terminals 123. The substrate 121 may be a silicon substrate, for example, and an insulating layer 121a such as silicon oxide may be formed on the main surface. Further, if the substrate 121 is made of an insulating material, the insulating layer 121a may not be provided.
下部ゲート電極１２２の形成は、公知のリソグラフィー技術とリフトオフとにより行えばよい。例えば、絶縁層１２１ａの上に、電子ビーム露光により電極形成部に開口を備えるレジストパターンを形成し、この上に、層厚１０ｎｍ程度にＴｉ層およびＡｕ層を堆積する。この後、先に形成してあるレジストパターンを除去（リフトオフ）すれば、下部ゲート電極１２２が形成できる。 The lower gate electrode 122 may be formed by a known lithography technique and lift-off. For example, a resist pattern having an opening in the electrode formation portion is formed on the insulating layer 121a by electron beam exposure, and a Ti layer and an Au layer are deposited on the insulating layer 121a to a thickness of about 10 nm. Thereafter, the lower gate electrode 122 can be formed by removing (lifting off) the previously formed resist pattern.
ここで、ゲート電極形成領域との相対的な位置関係が既知の合わせマーク（不図示）を、基板１２１に形成しておき、この合わせマークを基準とし、基板１２１の平面上で設計された箇所（ゲート電極形成領域）に、上述したレジストパターンを形成すればよい。例えば、金属蒸着およびリフトオフによって、予め合わせマークを形成しておけばよい。このようにすることで、ゲート電極形成領域に合わせて下部ゲート電極１２２が形成できる。これは、リソグラフィー技術の露光において、一般に用いられている方法である。なお、絶縁層１２１ａは、例えば、酸化シリコンをよく知られたＣＶＤ法により堆積することで形成できる。 Here, an alignment mark (not shown) having a known relative positional relationship with the gate electrode formation region is formed on the substrate 121, and a location designed on the plane of the substrate 121 with the alignment mark as a reference. The resist pattern described above may be formed in the (gate electrode formation region). For example, the alignment mark may be formed in advance by metal deposition and lift-off. Thus, the lower gate electrode 122 can be formed in accordance with the gate electrode formation region. This is a method generally used in lithography exposure. The insulating layer 121a can be formed, for example, by depositing silicon oxide by a well-known CVD method.
次に、図１Ｄに示すように、下部ゲート電極１２２の上に被覆ナノワイヤ１０３を交差させて配置する。例えば、被覆ナノワイヤ１０３が形成されている成長基板１５１を、下部ゲート電極１２２が形成されている基板１２１に押し付け、成長基板１５１上の被覆ナノワイヤ１０３を、基板１２１の絶縁層１２１ａ上に転写することで、被覆ナノワイヤ１０３を基板１２１の上に配置すればよい。 Next, as shown in FIG. 1D, the covered nanowires 103 are arranged so as to cross over the lower gate electrode 122. For example, the growth substrate 151 on which the coated nanowire 103 is formed is pressed against the substrate 121 on which the lower gate electrode 122 is formed, and the coated nanowire 103 on the growth substrate 151 is transferred onto the insulating layer 121a of the substrate 121. Thus, the coated nanowire 103 may be disposed on the substrate 121.
また、複数の被覆ナノワイヤ１０３を成長基板１５１より分離し、これらをアルコールなどの溶媒中に入れ、ここに超音波を印加することで分散させた分散液を作製し、この分散液を基板１２１上に滴下し、溶媒を蒸発させることで、被覆ナノワイヤ１０３を基板１２１の上に配置してもよい。このように基板１２１の上に配置した複数の被覆ナノワイヤ１０３のいずれかが、下部ゲート電極１２２の上に交差して配置されるようになる。なお、図１Ｄでは、絶縁層１２１ａ上の他の領域に配置されているナノワイヤについては省略して図示していない。 Further, a plurality of coated nanowires 103 are separated from the growth substrate 151, and these are put in a solvent such as alcohol, and a dispersion liquid is prepared by applying ultrasonic waves thereto, and this dispersion liquid is formed on the substrate 121. The coated nanowire 103 may be disposed on the substrate 121 by dropping the solution onto the substrate 121 and evaporating the solvent. Thus, any one of the plurality of covered nanowires 103 arranged on the substrate 121 is arranged so as to cross the lower gate electrode 122. In FIG. 1D, nanowires arranged in other regions on the insulating layer 121a are not shown.
次に、図１Ｅ，図１Ｆに示すように、下部ゲート電極１２２および被覆ナノワイヤ１０３を覆う状態に、絶縁層１２１ａの上にネガ型レジスト層１２４を形成し、ネガ型レジスト層１２４の上にポジ型レジスト層１２５を形成する。ネガ型レジスト層１２４は、電子線，紫外線などの露光光が照射された箇所が現像後に残る感光性を備えるものである。 Next, as shown in FIGS. 1E and 1F, a negative resist layer 124 is formed on the insulating layer 121a so as to cover the lower gate electrode 122 and the covered nanowire 103, and a positive resist layer 124 is formed on the negative resist layer 124. A mold resist layer 125 is formed. The negative resist layer 124 has photosensitivity that remains after development at a portion irradiated with exposure light such as an electron beam or ultraviolet rays.
ネガ型レジスト層１２４は、例えば、液体ガラス的な性質を有するＨＳＱ（hydrogen silsesquioxane：ハイドロジェンシルセスキオキサン）であればよい。ＨＳＱは、電子線を露光光源としたネガ型レジストであり、電子線が照射された箇所が、ＳｉＯxに変化する。ＨＳＱをスピンコート法により塗布し、例えば、１１０℃・３分の条件で加熱して溶媒などを揮発させることでネガ型レジスト層１２４を形成する。ネガ型レジスト層１２４は、下部ゲート電極１２２および被覆ナノワイヤ１０３などの下層の段差を、平坦化する状態に形成する。 The negative resist layer 124 may be HSQ (hydrogen silsesquioxane) having liquid glass properties, for example. HSQ is a negative resist using an electron beam as an exposure light source, and the portion irradiated with the electron beam is changed to SiO x . HSQ is applied by spin coating, and the negative resist layer 124 is formed by, for example, heating at 110 ° C. for 3 minutes to evaporate the solvent. The negative resist layer 124 is formed in a state in which lower steps such as the lower gate electrode 122 and the covered nanowire 103 are planarized.
上述したように、表面が平坦化された状態で形成されたネガ型レジスト層１２４の上に、例えば、ポリメタクリル酸メチル樹脂（Polymethyl methacrylate：ＰＭＭＡ）からなるポジ型レジスト層１２５を、スピンコート法などにより形成すればよい。ポジ型レジスト層１２５は、電子線，紫外線などの露光光が照射された箇所が、現像によって除去される感光性を備えるものである。ＰＭＭＡは、電子線を露光光源とした場合にポジ型となる材料である。なお、ＨＳＱによるネガ型レジスト層１２４の表面にＨＭＤＳ（1,1,1,3,3,3-hexamethyldisilazane）を塗布しておくことで、より良好な状態でＰＭＭＡが塗布できる。 As described above, a positive resist layer 125 made of, for example, polymethyl methacrylate (PMMA) is applied on the negative resist layer 124 formed with the surface flattened by spin coating. What is necessary is just to form by. The positive resist layer 125 has a photosensitivity in which a portion irradiated with exposure light such as an electron beam or ultraviolet light is removed by development. PMMA is a positive material when an electron beam is used as an exposure light source. Note that PMMA can be applied in a better state by applying HMDS (1,1,1,3,3,3-hexamethyldisilazane) to the surface of the negative resist layer 124 by HSQ.
次に、図１Ｇに示すように、被覆ナノワイヤ１０３の両端部のソース・ドレイン形成領域２０１に、電子線を照射（描画）し、ポジ型レジスト層１２５およびネガ型レジスト層１２４を同時に露光する。この露光（露光光の照射）により、ポジ型レジスト層１２５の電子線が照射された領域は、メチルイソブチルケトン（methyl isobutyl ketone；ＭＩＢＫ）などの現像液に溶解する状態となる。また、上記露光により、ネガ型レジスト層１２４の電子線が照射された領域は、ＨＳＱがＳｉＯxに変化する。ここで、上記露光により、ネガ型レジスト層１２４は、露光された領域（ソース・ドレイン形成領域２０１）が、ポジ型レジスト層１２５の現像では溶解しない状態とすることが重要である。ＨＳＱの場合、上記露光によりＳｉＯxとなるため、露光された領域が、ポジ型レジスト層１２５の現像では溶解しない状態となる。 Next, as shown in FIG. 1G, the source / drain formation regions 201 at both ends of the coated nanowire 103 are irradiated (drawn) with an electron beam to simultaneously expose the positive resist layer 125 and the negative resist layer 124. By this exposure (exposure light irradiation), the region of the positive resist layer 125 irradiated with the electron beam is dissolved in a developer such as methyl isobutyl ketone (MIBK). Further, in the region exposed to the electron beam of the negative resist layer 124 by the exposure, HSQ changes to SiO x . Here, it is important that the exposed region (source / drain formation region 201) is not dissolved by the development of the positive resist layer 125 by the exposure described above. In the case of HSQ, it becomes SiO x by the above exposure, and thus the exposed region is not dissolved by the development of the positive resist layer 125.
以上のように電子線描画をした後、現像液としてＭＩＢＫを用いてポジ型レジスト層１２５を現像し、露光部分のポジ型レジスト層１２５を溶解除去する。これにより、図１Ｈに示すように、ソース・ドレイン形成領域２０１のポジ型レジスト層１２５に、開口部１２５ａが形成される。また、電子線が照射された箇所に、ＳｉＯxからなる絶縁層（第１絶縁層）１２６が形成される。なお、絶縁層１２６は、上述した現像により溶解することはなく、ポジ型レジスト層１２５の現像では、開口部１２５ａに絶縁層１２６の上面が露出する。 After the electron beam drawing as described above, the positive resist layer 125 is developed using MIBK as a developer, and the exposed positive resist layer 125 is dissolved and removed. Thus, as shown in FIG. 1H, an opening 125a is formed in the positive resist layer 125 in the source / drain formation region 201. In addition, an insulating layer (first insulating layer) 126 made of SiO x is formed at a position irradiated with the electron beam. Note that the insulating layer 126 is not dissolved by the development described above, and in the development of the positive resist layer 125, the upper surface of the insulating layer 126 is exposed in the opening 125a.
次に、よく知られたドライエッチングにより、開口部１２５ａに露出している絶縁層１２６の上部、およびこの領域のナノワイヤ絶縁層１０２を除去し、図１Ｉに示すように、開口部１２５ａにおいて、半導体ナノワイヤ１０１を露出させる。ここでは、開口部１２５ａにおける半導体ナノワイヤ１０１上部の絶縁層１２６、およびナノワイヤ絶縁層１０２を除去し、半導体ナノワイヤ１０１を露出させる。 Next, the upper part of the insulating layer 126 exposed to the opening 125a and the nanowire insulating layer 102 in this region are removed by well-known dry etching, and as shown in FIG. The nanowire 101 is exposed. Here, the insulating layer 126 above the semiconductor nanowire 101 and the nanowire insulating layer 102 in the opening 125a are removed, and the semiconductor nanowire 101 is exposed.
次に、例えば、開口部１２５ａを形成したポジ型レジスト層１２５をマスクとし、真空蒸着法などによりＡｌを堆積することで、図１Ｊに示すように、金属層１２７を形成する。例えば、前述したドライエッチングを実施した装置を利用し、減圧（真空）状態を維持して上述したＡｌの堆積を行えばよい。 Next, for example, by using the positive resist layer 125 in which the opening 125a is formed as a mask and depositing Al by a vacuum evaporation method or the like, a metal layer 127 is formed as shown in FIG. 1J. For example, using the above-described dry etching apparatus, the above-described Al deposition may be performed while maintaining a reduced pressure (vacuum) state.
開口部１２５ａの領域では、金属層１２７が半導体ナノワイヤ１０１に接触して形成される。半導体ナノワイヤ１０１に接触して形成された部分の金属層１２７が、後述するように、ソース・ドレインとなる。また、絶縁層１２６が形成されているため、開口部１２５ａの内部に堆積された金属層１２７（ソース・ドレイン）が、下部ゲート電極１２２に接触することがない。このように、開口部１２５ａを形成したポジ型レジスト層１２５が、ソース・ドレイン形成のためのマスクパターン（鋳型）となり、ネガ型レジスト層１２４の露光された絶縁層１２６が、ソース・ドレインと下部ゲート電極１２２との短絡を回避している。 In the region of the opening 125a, the metal layer 127 is formed in contact with the semiconductor nanowire 101. A portion of the metal layer 127 formed in contact with the semiconductor nanowire 101 serves as a source / drain, as will be described later. Further, since the insulating layer 126 is formed, the metal layer 127 (source / drain) deposited inside the opening 125 a does not contact the lower gate electrode 122. In this manner, the positive resist layer 125 having the opening 125a becomes a mask pattern (template) for forming the source / drain, and the exposed insulating layer 126 of the negative resist layer 124 is formed between the source / drain and the lower portion. A short circuit with the gate electrode 122 is avoided.
このように、本発明では、ソース・ドレインを形成するための鋳型（モールド）と、ソース・ドレインと下部ゲート電極１２２との間の短絡を回避するための絶縁層１２６とを、一度の露光により作製する点に特徴がある。このような特徴により、従来技術で行っていた複数回の描画（露光）を行うために必要な合わせ精度による制限を受けなくなることから、ゲート長の短いナノワイヤＦＥＴを実現することができる。 Thus, in the present invention, the mold (mold) for forming the source / drain and the insulating layer 126 for avoiding a short circuit between the source / drain and the lower gate electrode 122 are formed by one exposure. It is characterized in that it is manufactured. Due to such a feature, a nanowire FET with a short gate length can be realized because it is not limited by the alignment accuracy required for performing drawing (exposure) a plurality of times as performed in the prior art.
次に、金属層１２７の表面を酸化することで、図１Ｋに示すように、絶縁層（第２絶縁層）１２８を形成する。例えば、金属層１２７をＡｌから構成した場合、絶縁層１２８は、Ａｌ2Ｏ3から構成されたものとなる。 Next, the surface of the metal layer 127 is oxidized to form an insulating layer (second insulating layer) 128 as shown in FIG. 1K. For example, when the metal layer 127 is made of Al, the insulating layer 128 is made of Al 2 O 3 .
次に、開口部１２５ａを形成したポジ型レジスト層１２５をマスクとした状態で、例えば、スパッタリング法などにより酸化シリコンを堆積することで、図１Ｌに示すように、絶縁層１２９を形成する。 Next, in a state where the positive resist layer 125 having the opening 125a is used as a mask, silicon oxide is deposited by, for example, a sputtering method or the like, thereby forming an insulating layer 129 as shown in FIG. 1L.
次に、アセトンなどによりＰＭＭＡを溶解することで、未露光部分のポジ型レジスト層１２５を除去（リフトオフ）し、また、ポジ型レジスト層１２５上の金属層１２７，絶縁層１２９などを同時に除去する。更に、現像液として水酸化テトラメチルアンモニウム（tetramethyl ammonium hydroxide；ＴＭＡＨ）を用い、ネガ型レジスト層１２４を現像する。上述したリフトオフおよび上記現像により、図１Ｍに示すように、電子線が照射されてＳｉxＯとなった絶縁層１２６が残り、また、ソース電極１２７ａおよびドレイン電極１２７ｂが得られる。また、上記リフトオフの後、ソース電極１２７ａおよびドレイン電極１２７ｂの側部などの露出面を酸化して絶縁層１２８ａを形成する。なお、半導体ナノワイヤ１０１の端部下部のネガ型レジスト層１２４は、絶縁層１２６で覆われているため、現像処理によっても溶解せずに残ることになる。 Next, by dissolving PMMA with acetone or the like, the unexposed portion of the positive resist layer 125 is removed (lifted off), and the metal layer 127 and the insulating layer 129 on the positive resist layer 125 are simultaneously removed. . Further, the negative resist layer 124 is developed using tetramethyl ammonium hydroxide (TMAH) as a developer. By the above-described lift-off and development, as shown in FIG. 1M, the insulating layer 126 that has been irradiated with the electron beam to become Si x O remains, and the source electrode 127a and the drain electrode 127b are obtained. Further, after the lift-off, exposed surfaces such as the side portions of the source electrode 127a and the drain electrode 127b are oxidized to form the insulating layer 128a. Note that the negative resist layer 124 at the lower end of the semiconductor nanowire 101 is covered with the insulating layer 126, and therefore remains undissolved by the development process.
この結果、図１Ｍ，図１Ｎに示すような、ソース・ドレイン電極積層構造が完成する。実施の形態によれば、図１Ｍに示すように、被覆ナノワイヤ１０３の両端には、絶縁層１２６が接している。被覆ナノワイヤ１０３の両端部の領域は、ソース電極１２７ａおよびドレイン電極１２７ｂが接して配置された状態となる。一方、被覆ナノワイヤ１０３の下部に配置されている下部ゲート電極１２２のゲート長方向の側部は、絶縁層１２６によりソース電極１２７ａおよびドレイン電極１２７ｂより絶縁分離されている。 As a result, the source / drain electrode laminated structure as shown in FIGS. 1M and 1N is completed. According to the embodiment, as shown in FIG. 1M, the insulating layer 126 is in contact with both ends of the coated nanowire 103. The regions at both ends of the coated nanowire 103 are in a state where the source electrode 127a and the drain electrode 127b are in contact with each other. On the other hand, the side portion in the gate length direction of the lower gate electrode 122 disposed under the covered nanowire 103 is insulated and separated from the source electrode 127 a and the drain electrode 127 b by the insulating layer 126.
次に、電子ビーム描画によるマスクパターンの形成、Ｔｉ／Ａｕなどの金属材料の蒸着、およびマスクパターンの除去によりリフトオフにより、図１Ｏ，図２に示すように、上部ゲート電極１３０を形成する。ここで、上部ゲート電極１３０のゲート長方向端部の一部が、ソース・ドレイン領域にオーバーラップする（重なる）状態とする。また、上部ゲート電極１３０は、下部ゲート電極１２２に電気的に接続して形成する。なお、図２の（ａ）は、透視して状態を模式的に示す平面図であり、図２の（ｂ）は図２の（ａ）のｂｂ’線の断面を示し、図２の（ｃ）は図２の（ａ）のｃｃ’線の断面を示している。 Next, as shown in FIGS. 1O and 2, an upper gate electrode 130 is formed by lift-off by forming a mask pattern by electron beam drawing, vapor deposition of a metal material such as Ti / Au, and removing the mask pattern. Here, a part of the end of the upper gate electrode 130 in the gate length direction overlaps (overlaps) the source / drain region. The upper gate electrode 130 is formed so as to be electrically connected to the lower gate electrode 122. 2A is a plan view schematically showing the state seen through, FIG. 2B is a cross-sectional view taken along the line bb ′ of FIG. 2A, and FIG. c) shows a cross section taken along line cc ′ of FIG.
ここで、図１Ｍにも示すように、ソース電極１２７ａおよびドレイン電極１２７ｂは、表面が絶縁層１２８で覆われ、また、ソース電極１２７ａおよびドレイン電極１２７ｂの上には、絶縁層１２９が形成されている。これにより、領域が重なるように上部ゲート電極１３０を形成しても、上部ゲート電極１３０とソース電極１２７ａおよびドレイン電極１２７ｂとが接触することがない。 Here, as shown in FIG. 1M, the surfaces of the source electrode 127a and the drain electrode 127b are covered with the insulating layer 128, and the insulating layer 129 is formed on the source electrode 127a and the drain electrode 127b. Yes. Thus, even when the upper gate electrode 130 is formed so that the regions overlap, the upper gate electrode 130 does not contact the source electrode 127a and the drain electrode 127b.
また、実施の形態では、ソース電極１２７ａおよびドレイン電極１２７ｂを酸化して形成した絶縁層１２８に加えて絶縁層１２９を形成し、この上に、上部ゲート電極１３０がオーバーラップする状態としている。このため、上部ゲート電極１３０とソース電極１２７ａ，ドレイン電極１２７ｂとの間の絶縁分離がより安定的なものとなる。また、上部ゲート電極１３０とソース電極１２７ａ，ドレイン電極１２７ｂとの間の寄生容量を低減することができる。 In the embodiment, the insulating layer 129 is formed in addition to the insulating layer 128 formed by oxidizing the source electrode 127a and the drain electrode 127b, and the upper gate electrode 130 is overlapped thereon. For this reason, the insulation separation between the upper gate electrode 130 and the source electrode 127a and the drain electrode 127b becomes more stable. In addition, parasitic capacitance between the upper gate electrode 130 and the source electrode 127a and drain electrode 127b can be reduced.
図２に示すように、実施の形態におけるナノワイヤＦＥＴは、ナノワイヤ絶縁層１０２を介し、チャネルとなる半導体ナノワイヤ１０１が上下から上部ゲート電極１３０，下部ゲート電極１２２に挟まれたＧＡＡ構造になる。また、上部ゲート電極１３０，下部ゲート電極１２２が、ソース電極１２７ａおよびドレイン電極１２７ｂにオーバーラップしている。このため、ソース電極１２７ａとドレイン電極１２７ｂとの間の半導体ナノワイヤ１０１の周囲が、完全にゲート電極で取り巻かれた（覆われた）状態となる。これらのことにより、ゲート長は、セルフアライン的にソース・ドレイン電極間隔と等しくなる。また、この構造は、リソグラフィーの描画における位置合わせ精度による制限を受けないので、ゲート長もより短くできる。この結果、大きな相互コンダクタンスとドレイン電流の増大を実現することができる。 As shown in FIG. 2, the nanowire FET in the embodiment has a GAA structure in which the semiconductor nanowire 101 serving as a channel is sandwiched between the upper gate electrode 130 and the lower gate electrode 122 from above and below via the nanowire insulating layer 102. Further, the upper gate electrode 130 and the lower gate electrode 122 overlap the source electrode 127a and the drain electrode 127b. Therefore, the periphery of the semiconductor nanowire 101 between the source electrode 127a and the drain electrode 127b is completely surrounded (covered) by the gate electrode. As a result, the gate length is equal to the source / drain electrode interval in a self-aligning manner. Further, since this structure is not limited by the alignment accuracy in lithography drawing, the gate length can be further shortened. As a result, a large mutual conductance and an increase in drain current can be realized.
また、実施の形態によれば、チャネルとなるソース・ドレイン間の半導体ナノワイヤ１０１は、この周囲が全てゲート電極で覆われた状態となる。この構造により、一様に強いゲート電界が印加でき、ゲート電界の均一性が向上する。結果として、ナノワイヤＦＥＴのドレイン電流を増大させることができる。 In addition, according to the embodiment, the semiconductor nanowire 101 between the source and the drain serving as a channel is in a state where the entire periphery is covered with the gate electrode. With this structure, a uniformly strong gate electric field can be applied, and the uniformity of the gate electric field is improved. As a result, the drain current of the nanowire FET can be increased.
ここで、図３の斜視図に示すように、基板１２１の上に、ソース電極引き出し線３０１，ドレイン電極引き出し線３０２を形成しておくとよい。この状態で、上述したようにナノワイヤＦＥＴを形成し、ソース電極１２７ａに連結電極３０３でソース電極引き出し線３０１を接続し、ドレイン電極１２７ｂに連結電極３０４でドレイン電極引き出し線３０２を接続すればよい。ソース電極１２７ａおよびドレイン電極１２７ｂは、前述したように、絶縁層で覆われているので、この絶縁層の一部を除去して各連結電極を接続すればよい。これら引き出し電極を用いることで、ナノワイヤチャネルへ電流を流すことができる。 Here, as shown in the perspective view of FIG. 3, a source electrode lead line 301 and a drain electrode lead line 302 are preferably formed on the substrate 121. In this state, the nanowire FET is formed as described above, the source electrode lead wire 301 is connected to the source electrode 127a by the connecting electrode 303, and the drain electrode lead wire 302 is connected to the drain electrode 127b by the connecting electrode 304. Since the source electrode 127a and the drain electrode 127b are covered with the insulating layer as described above, it is only necessary to remove a part of the insulating layer and connect the connecting electrodes. By using these extraction electrodes, a current can be passed to the nanowire channel.
次に、実際に作製したナノワイヤＦＥＴについて、図４を用いて説明する。図４は、本発明の実施の形態における製造方法で実際に製造したナノワイヤＦＥＴの状態を示す走査電子顕微鏡写真である。図４の（ａ）は、上部ゲート電極を形成する前の状態を示し、図４の（ｂ）は上部ゲート電極を形成した後の状態（完成状態）を示している。なお、ナノワイヤの径は７０ｎｍであり、この場合周長は２２０ｎｍとなる。また、ゲート長は１２０ｎｍである。 Next, the actually produced nanowire FET will be described with reference to FIG. FIG. 4 is a scanning electron micrograph showing the state of the nanowire FET actually manufactured by the manufacturing method according to the embodiment of the present invention. 4A shows a state before the upper gate electrode is formed, and FIG. 4B shows a state after the upper gate electrode is formed (completed state). The diameter of the nanowire is 70 nm, and in this case, the circumference is 220 nm. The gate length is 120 nm.
このナノワイヤＦＥＴにおけるドレイン電流のゲート電圧依存性（転送特性）を測定した結果について、図５に示す。この測定では、ドレイン電圧は０．１Ｖとした。なお、図５において、横軸は下部ゲート電極および上部ゲート電極に印加したゲート電圧を示し、右軸および左軸はドレイン電流を示している。また、左軸は対数軸での表記としている。 FIG. 5 shows the results of measuring the gate voltage dependence (transfer characteristics) of the drain current in this nanowire FET. In this measurement, the drain voltage was set to 0.1V. In FIG. 5, the horizontal axis indicates the gate voltage applied to the lower gate electrode and the upper gate electrode, and the right axis and the left axis indicate the drain current. In addition, the left axis is a logarithmic axis.
図５に示すように、比較的良好なＳ値１１０ｍＶ／ｄｅｃが得られている。また、閾値電圧から０．４Ｖのゲート電圧増加に伴うドレイン電流が１２μＡ、すなわち相互コンダクタンスが３０μＳ（周長で規格化すると１４０μＳ／μｍ）というトップクラスの値が得られた。この結果は、より短いゲート長のナノワイヤＦＥＴが実現でき、また、ゲート電界の均一性が改善した結果に基づくものである。このように、本発明によれば、優れたＦＥＴ特性を得られることが分かる。 As shown in FIG. 5, a relatively good S value of 110 mV / dec is obtained. In addition, a top-class value of 12 μA, that is, a mutual conductance of 30 μS (140 μS / μm when normalized by circumference) was obtained with a gate voltage increase of 0.4 V from the threshold voltage. This result is based on the result that a nanowire FET with a shorter gate length can be realized and the uniformity of the gate electric field is improved. Thus, according to the present invention, it can be seen that excellent FET characteristics can be obtained.
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述した実施の形態では、ネガ型レジストとしてＨＳＱ、ポジ型レジストとしてＰＭＭＡを用いることを説明してきたが、これらの材料に限定されるものではない。 The present invention is not limited to the embodiment described above, and many modifications and combinations can be implemented by those having ordinary knowledge in the art within the technical idea of the present invention. It is obvious. For example, in the above-described embodiment, it has been described that HSQ is used as a negative resist and PMMA is used as a positive resist. However, the present invention is not limited to these materials.
ネガ型レジスト層は、絶縁性を備える所謂ネガ型の感光性材料でから構成されていればよい。また、ネガ型レジスト層は、この上層のポジ型レジスト層の現像時に、溶解などしない材料から構成されていればよい。また、ポジ型レジスト層は、所謂ポジ型の感光性材料から構成されていればよい。ただし、ネガ型レジストは、露光光の照射によりＳｉＯxのような安定な物質になるＨＳＱを用いることが望ましい。ＨＳＱを用いることで、後工程を経ても、安定な絶縁層を維持することができるからである。 The negative resist layer only needs to be made of a so-called negative photosensitive material having insulating properties. The negative resist layer only needs to be made of a material that does not dissolve when the upper positive resist layer is developed. The positive resist layer only needs to be made of a so-called positive photosensitive material. However, it is desirable to use HSQ, which becomes a stable substance such as SiO x when exposed to exposure light, as the negative resist. This is because by using HSQ, a stable insulating layer can be maintained even after a subsequent process.
１０１…半導体ナノワイヤ、１０２…ナノワイヤ絶縁層、１０３…被覆ナノワイヤ、１２１…基板、１２１ａ…絶縁層、１２２…下部ゲート電極、１２３…端子、１２４…ネガ型レジスト層、１２５…ポジ型レジスト層、１２５ａ…開口部、１２６…絶縁層（第１絶縁層）、１２７…金属層、１２７ａ…ソース電極、１２７ｂ…ドレイン電極、１２８…絶縁層（第２絶縁層）、１２９…絶縁層、１３０…上部ゲート電極、１５１…成長基板、２０１…ソース・ドレイン形成領域。 DESCRIPTION OF SYMBOLS 101 ... Semiconductor nanowire, 102 ... Nanowire insulating layer, 103 ... Covering nanowire, 121 ... Substrate, 121a ... Insulating layer, 122 ... Lower gate electrode, 123 ... Terminal, 124 ... Negative resist layer, 125 ... Positive resist layer, 125a ... Opening part, 126 ... Insulating layer (first insulating layer), 127 ... Metal layer, 127a ... Source electrode, 127b ... Drain electrode, 128 ... Insulating layer (second insulating layer), 129 ... Insulating layer, 130 ... Upper gate Electrode, 151... Growth substrate, 201... Source / drain formation region.
Claims (2)
前記半導体ナノワイヤの側面を覆うナノワイヤ絶縁層を形成して前記ナノワイヤ絶縁層で被覆された被覆ナノワイヤを形成する工程と、
基板の上のゲート電極形成領域の上に下部ゲート電極を形成する工程と、
前記下部ゲート電極の上に前記被覆ナノワイヤを交差させて配置する工程と、
前記下部ゲート電極および前記被覆ナノワイヤを覆って前記基板の上にネガ型の感光性を有するネガ型レジスト層を形成する工程と、
前記ネガ型レジスト層の上に、ポジ型の感光性を有するポジ型レジスト層を形成する工程と、
前記被覆ナノワイヤの両端部を含むソース・ドレイン形成領域の前記ポジ型レジスト層および前記ネガ型レジスト層に露光光を照射し、前記ソース・ドレイン形成領域のポジ型レジスト層は現像により溶解する状態とし、前記ソース・ドレイン形成領域の前記ネガ型レジスト層は、前記ポジ型レジスト層の現像では溶解しない状態の第１絶縁層とする工程と、
露光光が照射された後、前記ポジ型レジスト層を現像して前記ソース・ドレイン形成領域の前記ポジ型レジスト層に開口部を形成する工程と、
前記開口部における前記半導体ナノワイヤ上部の前記第１絶縁層および前記ナノワイヤ絶縁層を除去して前記半導体ナノワイヤを露出させる工程と、
前記開口部に金属材料を堆積することで、前記ナノワイヤ絶縁層を除去することで露出した前記半導体ナノワイヤの両端部に各々接続された前記金属材料よりなるソース電極およびドレイン電極を形成する工程と、
前記ソース電極および前記ドレイン電極の露出している面を酸化して第２絶縁層を形成する工程と、
前記第２絶縁層を形成した後、未露光部分の前記ポジ型レジスト層を除去する工程と、
前記ポジ型レジスト層を除去した後、前記ネガ型レジスト層を現像する工程と、
前記ネガ型レジスト層を現像処理した後、前記被覆ナノワイヤに交差して前記ソース電極および前記ドレイン電極の形成領域にオーバーラップする上部ゲート電極を形成する工程と
を備えることを特徴とする電界効果トランジスタの製造方法。 Forming a semiconductor nanowire;
Forming a nanowire insulating layer covering a side surface of the semiconductor nanowire to form a coated nanowire covered with the nanowire insulating layer;
Forming a lower gate electrode on the gate electrode formation region on the substrate;
Placing the coated nanowires crossing over the lower gate electrode;
Forming a negative resist layer having negative photosensitivity on the substrate covering the lower gate electrode and the coated nanowire;
Forming a positive resist layer having positive photosensitivity on the negative resist layer;
The positive resist layer and the negative resist layer in the source / drain formation region including both ends of the coated nanowire are irradiated with exposure light, and the positive resist layer in the source / drain formation region is dissolved by development. The negative resist layer in the source / drain formation region is a first insulating layer that is not dissolved by development of the positive resist layer;
A step of developing the positive resist layer after being irradiated with exposure light to form an opening in the positive resist layer in the source / drain formation region;
Removing the first insulating layer and the nanowire insulating layer above the semiconductor nanowire in the opening to expose the semiconductor nanowire;
Forming a source electrode and a drain electrode made of the metal material respectively connected to both ends of the semiconductor nanowire exposed by removing the nanowire insulating layer by depositing a metal material in the opening;
Oxidizing the exposed surfaces of the source electrode and the drain electrode to form a second insulating layer;
Removing the positive resist layer in an unexposed portion after forming the second insulating layer;
Developing the negative resist layer after removing the positive resist layer;
A step of developing the negative resist layer, and then forming an upper gate electrode that intersects the covered nanowire and overlaps with the formation region of the source electrode and the drain electrode. Manufacturing method.
前記ネガ型レジスト層は、ハイドロジェンシルセスキオキサンから構成され、
前記ポジ型レジスト層は、ポリメタクリル酸メチルから構成され、
前記露光光は、電子線である
ことを特徴とする電界効果トランジスタの製造方法。 In the manufacturing method of the field effect transistor of Claim 1,
The negative resist layer is composed of hydrogensilsesquioxane,
The positive resist layer is composed of polymethyl methacrylate,
The said exposure light is an electron beam. The manufacturing method of the field effect transistor characterized by the above-mentioned.
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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| JP2015088647A JP2015088647A (en) | 2015-05-07 |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6046590B2 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4970997B2 (en) * | 2006-03-30 | 2012-07-11 | パナソニック株式会社 | Manufacturing method of nanowire transistor |
| JP2010230379A (en) * | 2009-03-26 | 2010-10-14 | Institute Of Physical & Chemical Research | Biosensor |
| JP2013179274A (en) * | 2012-02-09 | 2013-09-09 | Nippon Telegr & Teleph Corp <Ntt> | Field effect transistor and manufacturing method of the same |
-
2013
- 2013-10-31 JP JP2013226603A patent/JP6046590B2/en active Active
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| Publication number | Publication date |
|---|---|
| JP2015088647A (en) | 2015-05-07 |
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