JP5630294B2 - PLL circuit and semiconductor device - Google Patents

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

本発明は、PLL回路および半導体装置に関する。   The present invention relates to a PLL circuit and a semiconductor device.

PLL(Phase Locked Loop)回路は、出力信号の位相を基準信号の位相に同期させる回路である。一般的に、PLL回路は、位相比較器、チャージポンプ回路、ループフィルタ、電圧制御発振器および分周器を有している。位相比較器は、電圧制御発振器から分周器を介してフィードバックされた信号(出力信号を分周した分周信号)と基準信号との位相差を比較する。そして、PLL回路は、位相比較器により検出された位相差に基づいて、電圧制御発振器の出力信号の周波数を調整する。例えば、電圧制御発振器は、位相差に基づいて調整された制御電圧を受け、制御電圧に応じた周波数の出力信号を生成する。これにより、出力信号の位相は、基準信号の位相に同期する。   A PLL (Phase Locked Loop) circuit is a circuit that synchronizes the phase of an output signal with the phase of a reference signal. In general, a PLL circuit includes a phase comparator, a charge pump circuit, a loop filter, a voltage controlled oscillator, and a frequency divider. The phase comparator compares the phase difference between the signal fed back from the voltage controlled oscillator via the frequency divider (frequency-divided signal obtained by frequency-dividing the output signal) and the reference signal. Then, the PLL circuit adjusts the frequency of the output signal of the voltage controlled oscillator based on the phase difference detected by the phase comparator. For example, the voltage controlled oscillator receives a control voltage adjusted based on the phase difference, and generates an output signal having a frequency corresponding to the control voltage. Thereby, the phase of the output signal is synchronized with the phase of the reference signal.

ここで、PLL回路が動作していないときには、制御電圧は、例えば、0V(あるいはPLL回路の電源電圧)に維持されている。そして、PLL回路が動作したとき、制御電圧は、0Vから出力信号の目標周波数に対応する電圧まで徐々に上昇する。PLL回路の動作開始時の制御電圧が0V(あるいはPLL回路の電源電圧)であるため、PLL回路の発振周波数が安定するまで時間がかかる。   Here, when the PLL circuit is not operating, the control voltage is maintained at, for example, 0 V (or the power supply voltage of the PLL circuit). When the PLL circuit operates, the control voltage gradually increases from 0 V to a voltage corresponding to the target frequency of the output signal. Since the control voltage at the start of the operation of the PLL circuit is 0 V (or the power supply voltage of the PLL circuit), it takes time until the oscillation frequency of the PLL circuit is stabilized.

PLL回路の発振周波数が安定するまでの時間(以下、ロックアップタイムとも称する)を短縮するために、電圧制御発振器に所定の初期電圧を与えるPLL回路が提案されている(例えば、特許文献1)。この種のPLL回路は、例えば、電圧制御発振器の入力端子(制御電圧を受ける端子)に接続された電圧供給回路を有している。例えば、電圧供給回路は、PLL回路の動作開始時に、電圧制御発振器の入力端子に電気的に接続され、電圧制御発振器に所定の初期電圧を与える。その後、電圧供給回路は、電圧制御発振器の入力端子と電気的に非接続される。これ以降、電圧制御発振器は、位相差に基づいて調整された制御電圧を受け、制御電圧に応じた周波数の出力信号を生成する。   In order to shorten the time until the oscillation frequency of the PLL circuit is stabilized (hereinafter also referred to as a lock-up time), a PLL circuit that applies a predetermined initial voltage to a voltage controlled oscillator has been proposed (for example, Patent Document 1). . This type of PLL circuit has, for example, a voltage supply circuit connected to an input terminal (terminal that receives a control voltage) of a voltage controlled oscillator. For example, the voltage supply circuit is electrically connected to the input terminal of the voltage controlled oscillator at the start of the operation of the PLL circuit, and applies a predetermined initial voltage to the voltage controlled oscillator. Thereafter, the voltage supply circuit is electrically disconnected from the input terminal of the voltage controlled oscillator. Thereafter, the voltage controlled oscillator receives the control voltage adjusted based on the phase difference, and generates an output signal having a frequency corresponding to the control voltage.

なお、D/A変換器により生成された電圧を電圧制御発振器に与えるPLL回路も提案されている(例えば、特許文献2)。例えば、D/A変換器は、電圧制御発振器の目標周波数に対応する電圧を生成する。   A PLL circuit that provides a voltage controlled oscillator with a voltage generated by a D / A converter has also been proposed (for example, Patent Document 2). For example, the D / A converter generates a voltage corresponding to the target frequency of the voltage controlled oscillator.

特開平6−61852号公報JP-A-6-61852 特開2000−40959号公報JP 2000-40959 A

電圧制御発振器の入力端子に電圧供給回路が接続された構成では、電圧供給回路から電圧制御発振器の入力端子への電流パスが形成されている。このため、電圧供給回路と電圧制御発振器の入力端子とを電気的に非接続にしても、電圧供給回路内のトランジスタ等のリーク電流が電圧制御発振器の入力端子に流れるおそれがある。電圧供給回路からのリーク電流により制御電圧が揺れると、PLL回路の発振精度が低下する。このため、ロックアップタイムが長くなる。なお、トランジスタ等のリーク電流は、製造プロセスの微細化に伴い増加している。このため、電圧供給回路から電圧制御発振器の入力端子に流れるリーク電流も増加する。リーク電流の増加に伴い、PLL回路の発振精度がさらに低下すると、PLL回路が正常に機能しないおそれがある。   In the configuration in which the voltage supply circuit is connected to the input terminal of the voltage controlled oscillator, a current path from the voltage supply circuit to the input terminal of the voltage controlled oscillator is formed. For this reason, even if the voltage supply circuit and the input terminal of the voltage controlled oscillator are not electrically connected, there is a possibility that a leakage current of a transistor or the like in the voltage supply circuit flows to the input terminal of the voltage controlled oscillator. When the control voltage fluctuates due to a leakage current from the voltage supply circuit, the oscillation accuracy of the PLL circuit decreases. For this reason, the lock-up time becomes long. Note that the leakage current of transistors and the like increases with the miniaturization of the manufacturing process. For this reason, the leakage current flowing from the voltage supply circuit to the input terminal of the voltage controlled oscillator also increases. If the oscillation accuracy of the PLL circuit further decreases with an increase in leakage current, the PLL circuit may not function normally.

本発明の目的は、PLL回路の発振精度の低下を抑制しつつ、ロックアップタイムを短縮することである。   An object of the present invention is to shorten the lock-up time while suppressing a decrease in oscillation accuracy of the PLL circuit.

本発明の一形態では、PLL回路は、制御電圧に応じた周波数の出力信号を生成する電圧制御発振器と、出力信号を分周する分周器と、基準信号と分周された出力信号との位相差を検出し、位相差に応じて第1検出信号および第2検出信号を生成する位相比較器と、第1検出信号に基づいてオン/オフが制御される第1スイッチおよび第2検出信号に基づいてオン/オフが制御される第2スイッチを含み、制御電圧を調整するチャージポンプ回路と、チャージポンプ回路により充放電される容量素子を含み、チャージポンプ回路の出力を平滑化して制御電圧を生成するローパスフィルタと、電圧制御発振器に初期電圧を与える初期設定期間に、第1スイッチおよび第2スイッチの少なくとも一方をオンし、容量素子の充放電を制御することにより、制御電圧を初期電圧に設定する電圧供給部とを備え、チャージポンプ回路は、第1スイッチを介して容量素子を充電する第1電流源と、第2スイッチを介して容量素子を放電する第2電流源とを有し、電圧供給部は、初期設定期間に、第1スイッチおよび第1電流源間のノードと、第2スイッチおよび第2電流源間のノードとの少なくとも一方のノードに、初期電圧を与え、第1スイッチおよび第2スイッチのうち、初期電圧が与えられたノードと容量素子との間に配置された方をオンし、制御電圧を初期電圧に設定するIn one embodiment of the present invention, a PLL circuit includes a voltage controlled oscillator that generates an output signal having a frequency corresponding to a control voltage, a frequency divider that divides the output signal, and a reference signal and the divided output signal. A phase comparator that detects a phase difference and generates a first detection signal and a second detection signal according to the phase difference, and a first switch and a second detection signal that are controlled to be turned on / off based on the first detection signal A charge pump circuit that adjusts the control voltage and a capacitive element that is charged and discharged by the charge pump circuit, and smoothes the output of the charge pump circuit to control voltage. And at least one of the first switch and the second switch is controlled to control charging / discharging of the capacitive element in an initial setting period in which an initial voltage is applied to the voltage controlled oscillator. Ri, the control voltage and a voltage supply unit for setting the initial voltage, the charge pump circuit discharges a first current source for charging the capacitor via a first switch, a capacitor through the second switch The voltage supply unit has at least one of a node between the first switch and the first current source and a node between the second switch and the second current source in the initial setting period. Then, an initial voltage is applied, and one of the first switch and the second switch disposed between the node to which the initial voltage is applied and the capacitive element is turned on, and the control voltage is set to the initial voltage .

PLL回路の発振精度の低下を抑制しつつ、ロックアップタイムを短縮できる。   The lock-up time can be shortened while suppressing a decrease in the oscillation accuracy of the PLL circuit.

一実施形態におけるPLL回路の例を示している。2 illustrates an example of a PLL circuit according to an embodiment. 図1に示したPLL回路の初期設定期間の動作の一例を示している。An example of the operation of the PLL circuit shown in FIG. 1 during the initial setting period is shown. 図1に示したPLL回路の通常動作期間の動作の一例を示している。2 shows an example of the operation of the PLL circuit shown in FIG. 1 during a normal operation period. 別の実施形態におけるPLL回路の一例を示している。3 shows an example of a PLL circuit in another embodiment. 図4に示した各電流源の少なくとも一部をMOSトランジスタで構成したときのPLL回路の一例を示している。5 shows an example of a PLL circuit when at least a part of each current source shown in FIG. 4 is composed of MOS transistors. 図5に示したPLL回路の初期設定期間の動作の一例を示している。6 shows an example of the operation of the PLL circuit shown in FIG. 5 during the initial setting period. 図5に示したPLL回路の通常動作期間の動作の一例を示している。6 shows an example of the operation of the PLL circuit shown in FIG. 5 during a normal operation period. 別の実施形態におけるPLL回路の一例を示している。3 shows an example of a PLL circuit in another embodiment. 図8に示したPLL回路の初期設定期間の動作の一例を示している。9 shows an example of the operation of the PLL circuit shown in FIG. 8 during the initial setting period. 別の実施形態におけるPLL回路の一例を示している。3 shows an example of a PLL circuit in another embodiment. 図10に示した電圧供給部の出力端子の電圧を抵抗分割により生成するPLL回路の一例を示している。11 shows an example of a PLL circuit that generates a voltage at the output terminal of the voltage supply unit shown in FIG. 10 by resistance division. 図11に示したPLL回路の初期設定期間の動作の一例を示している。12 shows an example of the operation of the PLL circuit shown in FIG. 11 during the initial setting period. 図11に示したPLL回路の通常動作期間の動作の一例を示している。12 shows an example of the operation of the PLL circuit shown in FIG. 11 during a normal operation period. 別の実施形態におけるPLL回路の一例を示している。3 shows an example of a PLL circuit in another embodiment.

以下、実施形態を図面を用いて説明する。   Hereinafter, embodiments will be described with reference to the drawings.

図1は、一実施形態におけるPLL回路10の例を示している。なお、図1の二重丸は、スイッチSW(SW1、SW2)のオン/オフを制御する信号を受ける制御端子を示している。PLL(Phase Locked Loop)回路10は、例えば、半導体装置の少なくとも一部を構成する。例えば、PLL回路10は、位相比較器PFD、チャージポンプ回路CP1、ローパスフィルタLPF、電圧制御発信器VCO、分周器DIVおよび電圧供給部VS1を有している。PLL回路10は、分周器DIVの出力信号(電圧制御発信器VCOの出力信号を分周した信号)の位相を、位相比較器PFDで受けた基準信号の位相に同期させる。   FIG. 1 shows an example of a PLL circuit 10 in one embodiment. The double circle in FIG. 1 indicates a control terminal that receives a signal for controlling on / off of the switch SW (SW1, SW2). A PLL (Phase Locked Loop) circuit 10 constitutes at least a part of a semiconductor device, for example. For example, the PLL circuit 10 includes a phase comparator PFD, a charge pump circuit CP1, a low-pass filter LPF, a voltage control oscillator VCO, a frequency divider DIV, and a voltage supply unit VS1. The PLL circuit 10 synchronizes the phase of the output signal of the frequency divider DIV (the signal obtained by dividing the output signal of the voltage control oscillator VCO) with the phase of the reference signal received by the phase comparator PFD.

位相比較器PFDは、入力端子CKで受けた基準信号と入力端子FBで受けたフィードバック信号との位相差を検出する。フィードバック信号は、例えば、分周器DIVの出力信号や電圧制御発信器VCOの出力信号である。そして、位相比較器PFDは、基準信号とフィードバック信号との位相差に応じて、検出信号を出力端子UP、DNを介してチャージポンプ回路CP1に出力する。出力端子UP、DNは、例えば、チャージポンプ回路CP1の第1スイッチSW1の制御端子および第2スイッチSW2の制御端子にそれぞれ接続されている。   The phase comparator PFD detects the phase difference between the reference signal received at the input terminal CK and the feedback signal received at the input terminal FB. The feedback signal is, for example, an output signal of the frequency divider DIV or an output signal of the voltage control oscillator VCO. Then, the phase comparator PFD outputs a detection signal to the charge pump circuit CP1 via the output terminals UP and DN according to the phase difference between the reference signal and the feedback signal. The output terminals UP and DN are connected to, for example, the control terminal of the first switch SW1 and the control terminal of the second switch SW2 of the charge pump circuit CP1, respectively.

例えば、位相比較器PFDは、フィードバック信号の位相が基準信号の位相に対して遅れているとき、電圧制御発信器VCOの出力信号の周波数を高くするためのアップ信号を、出力端子UPを介してチャージポンプ回路CP1に出力する。また、例えば、位相比較器PFDは、フィードバック信号の位相が基準信号の位相に対して進んでいるとき、電圧制御発信器VCOの出力信号の周波数を低くするためのダウン信号を、出力端子DNを介してチャージポンプ回路CP1に出力する。すなわち、位相比較器PFDは、基準信号と分周器DIVの出力信号との位相差を検出し、位相差に応じてアップ信号およびダウン信号を生成する。   For example, when the phase of the feedback signal is delayed with respect to the phase of the reference signal, the phase comparator PFD sends an up signal for increasing the frequency of the output signal of the voltage controlled oscillator VCO via the output terminal UP. Output to the charge pump circuit CP1. Further, for example, when the phase of the feedback signal is advanced with respect to the phase of the reference signal, the phase comparator PFD outputs a down signal for lowering the frequency of the output signal of the voltage control oscillator VCO to the output terminal DN. To the charge pump circuit CP1. That is, the phase comparator PFD detects a phase difference between the reference signal and the output signal of the frequency divider DIV, and generates an up signal and a down signal according to the phase difference.

チャージポンプ回路CP1は、例えば、内部電源線と接地線との間に直列に接続された第1電流源IS10、第1スイッチSW1、第2スイッチSW2および第2電流源IS20を有している。第1スイッチSW1と第2スイッチSW2との接続ノードN1は、例えば、電圧制御発信器VCOの入力端子VCNTと、ローパスフィルタLPFの容量素子C1および抵抗R1とに接続されている。例えば、チャージポンプ回路CP1は、第1スイッチSW1および第2スイッチSW2の一方をオンすることにより、電圧制御発信器VCOの制御電圧(入力端子VCNTの電圧)を調整する。   The charge pump circuit CP1 includes, for example, a first current source IS10, a first switch SW1, a second switch SW2, and a second current source IS20 connected in series between the internal power supply line and the ground line. The connection node N1 between the first switch SW1 and the second switch SW2 is connected to, for example, the input terminal VCNT of the voltage controlled oscillator VCO, the capacitive element C1 of the low-pass filter LPF, and the resistor R1. For example, the charge pump circuit CP1 adjusts the control voltage of the voltage control oscillator VCO (the voltage of the input terminal VCNT) by turning on one of the first switch SW1 and the second switch SW2.

第1スイッチSW1は、例えば、制御端子(図のスイッチSW1の二重丸)で受けるアップ信号等に基づいてオン/オフが制御される。また、第2スイッチSW2は、例えば、制御端子(図のスイッチSW2の二重丸)で受けるダウン信号等に基づいてオン/オフが制御される。第1電流源IS10は、第1スイッチSW1がオンしたとき、ローパスフィルタLPFの容量素子C1を、第1スイッチSW1を介して充電する。また、第2電流源IS20は、第2スイッチSW2がオンしたとき、ローパスフィルタLPFの容量素子C1を、第1スイッチSW1を介して放電する。   The first switch SW1 is controlled to be turned on / off based on, for example, an up signal received at a control terminal (double circle of the switch SW1 in the figure). The second switch SW2 is controlled to be turned on / off based on, for example, a down signal received at a control terminal (double circle of the switch SW2 in the figure). When the first switch SW1 is turned on, the first current source IS10 charges the capacitive element C1 of the low-pass filter LPF via the first switch SW1. The second current source IS20 discharges the capacitive element C1 of the low-pass filter LPF via the first switch SW1 when the second switch SW2 is turned on.

ローパスフィルタLPFは、例えば、チャージポンプ回路CP1のノードN1と接地線との間に並列に接続された容量素子C1および抵抗R1を有している。例えば、ローパスフィルタLPFは、チャージポンプ回路CP1の出力を平滑化して制御電圧を生成する。制御電圧は、電圧制御発信器VCOの入力端子VCNTに入力される。すなわち、ローパスフィルタLPFは、チャージポンプ回路CP1の出力を平滑化して、電圧制御発信器VCOの制御電圧を生成する。   The low-pass filter LPF has, for example, a capacitive element C1 and a resistor R1 connected in parallel between the node N1 of the charge pump circuit CP1 and the ground line. For example, the low-pass filter LPF smoothes the output of the charge pump circuit CP1 and generates a control voltage. The control voltage is input to the input terminal VCNT of the voltage control oscillator VCO. That is, the low-pass filter LPF smoothes the output of the charge pump circuit CP1 and generates a control voltage for the voltage controlled oscillator VCO.

電圧制御発信器VCOは、入力端子VCNTで受けた制御電圧に応じた周波数の出力信号を生成し、生成した出力信号を出力端子SOUTから出力する。例えば、電圧制御発信器VCOの出力信号は、PLL回路10の外部に出力される。また、電圧制御発信器VCOの出力信号は、分周器DIVを介して、位相比較器PFDの入力端子FBに入力される。これにより、電圧制御発信器VCOの出力信号は、分周器DIVを介して、位相比較器PFDにフィードバックされる。   The voltage control oscillator VCO generates an output signal having a frequency corresponding to the control voltage received at the input terminal VCNT, and outputs the generated output signal from the output terminal SOUT. For example, the output signal of the voltage control oscillator VCO is output to the outside of the PLL circuit 10. The output signal of the voltage controlled oscillator VCO is input to the input terminal FB of the phase comparator PFD via the frequency divider DIV. Thereby, the output signal of the voltage controlled oscillator VCO is fed back to the phase comparator PFD via the frequency divider DIV.

分周器DIVは、電圧制御発信器VCOと位相比較器PFDとの間に配置されている。例えば、分周器DIVは、入力端子DINFで受けた信号が示す分周比で、入力端子CINで受けた信号を分周する。そして、分周器DIVは、分周した信号を出力端子COUTから出力する。例えば、分周器DIVの入力端子CINは、電圧制御発信器VCOの出力端子SOUTに接続され、分周器DIVの出力端子COUTは、位相比較器PFDの入力端子FBに接続されている。   The frequency divider DIV is arranged between the voltage control oscillator VCO and the phase comparator PFD. For example, the frequency divider DIV divides the signal received at the input terminal CIN at a frequency dividing ratio indicated by the signal received at the input terminal DINF. Then, the frequency divider DIV outputs the frequency-divided signal from the output terminal COUT. For example, the input terminal CIN of the frequency divider DIV is connected to the output terminal SOUT of the voltage controlled oscillator VCO, and the output terminal COUT of the frequency divider DIV is connected to the input terminal FB of the phase comparator PFD.

すなわち、分周器DIVは、電圧制御発信器VCOの出力信号を所定の分周比で分周し、分周した信号を位相比較器PFDに出力する。これにより、PLL回路10は、出力信号(電圧制御発信器VCOの出力信号)の周波数が基準信号(位相比較器PFDの入力端子CKで受ける信号)の周波数より高いときにも、出力信号の位相を基準信号の位相に同期させることができる。   That is, the frequency divider DIV divides the output signal of the voltage control oscillator VCO by a predetermined frequency dividing ratio, and outputs the divided signal to the phase comparator PFD. As a result, the PLL circuit 10 allows the phase of the output signal even when the frequency of the output signal (the output signal of the voltage controlled oscillator VCO) is higher than the frequency of the reference signal (the signal received at the input terminal CK of the phase comparator PFD). Can be synchronized with the phase of the reference signal.

電圧供給部VS1は、例えば、位相比較器PFDの検出信号が無効のときに、第1スイッチSW1および第2スイッチSW2のオン/オフを制御する。例えば、電圧供給部VS1の出力端子EN1は、第1スイッチSW1の制御端子に接続されている。また、例えば、電圧供給部VS1の出力端子EN2は、第2スイッチSW2の制御端子に接続されている。   For example, when the detection signal of the phase comparator PFD is invalid, the voltage supply unit VS1 controls on / off of the first switch SW1 and the second switch SW2. For example, the output terminal EN1 of the voltage supply unit VS1 is connected to the control terminal of the first switch SW1. For example, the output terminal EN2 of the voltage supply unit VS1 is connected to the control terminal of the second switch SW2.

ここで、位相比較器PFDの検出信号が無効の期間は、例えば、PLL回路10がオフしている期間である。あるいは、PLL回路10の発振周波数を変更させる際に、位相比較器PFDの検出信号を所定時間無効にしてもよい。例えば、位相比較器PFDの検出信号が無効の期間に、電圧供給部VS1は、第1スイッチSW1および第2スイッチSW2をオンし、電圧制御発信器VCOに初期電圧を与える。すなわち、電圧供給部VS1は、電圧制御発信器VCOに初期電圧を与える初期設定期間に、第1スイッチSW1および第2スイッチSW2をオンする。   Here, the period in which the detection signal of the phase comparator PFD is invalid is, for example, a period in which the PLL circuit 10 is off. Alternatively, when the oscillation frequency of the PLL circuit 10 is changed, the detection signal of the phase comparator PFD may be invalidated for a predetermined time. For example, during a period when the detection signal of the phase comparator PFD is invalid, the voltage supply unit VS1 turns on the first switch SW1 and the second switch SW2, and gives an initial voltage to the voltage control oscillator VCO. That is, the voltage supply unit VS1 turns on the first switch SW1 and the second switch SW2 during an initial setting period in which an initial voltage is applied to the voltage control oscillator VCO.

なお、PLL回路10の構成は、この例に限定されない。例えば、PLL回路10は、位相比較器PFDの出力信号と電圧供給部VS1の出力信号とを切り替えてチャージポンプ回路CP1(より詳細には、スイッチSW1、SW2)に出力するセレクタを有してもよい。また、分周器DIVの分周比は、固定されていてもよい。例えば、分周器DIVは、入力端子DINFが省かれて構成されてもよい。あるいは、PLL回路10は、分周器DIVが省かれて構成されてもよい。例えば、電圧制御発信器VCOの出力信号は、位相比較器PFDの入力端子FBに直接入力されてもよい。これにより、電圧制御発信器VCOの出力信号は、分周器DIVを介さずに、位相比較器PFDにフィードバックされる。   The configuration of the PLL circuit 10 is not limited to this example. For example, the PLL circuit 10 may include a selector that switches between the output signal of the phase comparator PFD and the output signal of the voltage supply unit VS1 and outputs the signal to the charge pump circuit CP1 (more specifically, the switches SW1 and SW2). Good. Further, the frequency division ratio of the frequency divider DIV may be fixed. For example, the frequency divider DIV may be configured without the input terminal DINF. Alternatively, the PLL circuit 10 may be configured without the frequency divider DIV. For example, the output signal of the voltage control oscillator VCO may be directly input to the input terminal FB of the phase comparator PFD. As a result, the output signal of the voltage controlled oscillator VCO is fed back to the phase comparator PFD without going through the frequency divider DIV.

図2は、図1に示したPLL回路10の初期設定期間の動作の一例を示している。すなわち、図2は、電圧制御発信器VCOに初期電圧を設定する際のPLL回路10の動作の一例を示している。図2の二重丸の意味は、図1と同じである。図2の破線は、位相比較器PFDの検出信号が無効であることを示している。例えば、初期設定期間では、位相比較器PFDの出力端子UP、DNは、高インピーダンス状態に設定されている。   FIG. 2 shows an example of the operation during the initial setting period of the PLL circuit 10 shown in FIG. That is, FIG. 2 shows an example of the operation of the PLL circuit 10 when setting the initial voltage to the voltage controlled oscillator VCO. The meaning of the double circle in FIG. 2 is the same as that in FIG. The broken line in FIG. 2 indicates that the detection signal of the phase comparator PFD is invalid. For example, in the initial setting period, the output terminals UP and DN of the phase comparator PFD are set to a high impedance state.

電圧供給部VS1は、初期設定期間に、第1スイッチSW1をオンさせる制御信号を出力端子EN1から第1スイッチSW1の制御端子に出力するとともに、第2スイッチSW2をオンさせる制御信号を出力端子EN2から第2スイッチSW2の制御端子に出力する。すなわち、電圧供給部VS1は、初期設定期間に、第1スイッチSW1および第2スイッチSW2をオンし、容量素子C1の充放電を制御する。   During the initial setting period, the voltage supply unit VS1 outputs a control signal for turning on the first switch SW1 from the output terminal EN1 to the control terminal of the first switch SW1, and also outputs a control signal for turning on the second switch SW2. To the control terminal of the second switch SW2. That is, the voltage supply unit VS1 turns on the first switch SW1 and the second switch SW2 during the initial setting period, and controls charging / discharging of the capacitive element C1.

例えば、容量素子C1の電圧がチャージポンプ回路CP1の各素子の特性で決まるノードN1の電圧より低いとき、第1電流源IS10から容量素子C1に向かって、電流I10が流れる。これにより、容量素子C1が充電され、容量素子C1の電圧が上昇する。あるいは、容量素子C1の電圧がチャージポンプ回路CP1の各素子の特性で決まるノードN1の電圧より高いとき、容量素子C1から第2電流源IS20に向かって、電流I20が流れる。これにより、容量素子C1が放電され、容量素子C1の電圧が低下する。   For example, when the voltage of the capacitive element C1 is lower than the voltage of the node N1 determined by the characteristics of each element of the charge pump circuit CP1, the current I10 flows from the first current source IS10 toward the capacitive element C1. Thereby, the capacitive element C1 is charged and the voltage of the capacitive element C1 rises. Alternatively, when the voltage of the capacitive element C1 is higher than the voltage of the node N1 determined by the characteristics of each element of the charge pump circuit CP1, a current I20 flows from the capacitive element C1 toward the second current source IS20. As a result, the capacitive element C1 is discharged, and the voltage of the capacitive element C1 decreases.

したがって、電圧制御発信器VCOの入力端子VCNTの電圧(容量素子C1の電圧)は、内部電源線と接地線との間に直列に接続された第1電流源IS10、第1スイッチSW1、第2スイッチSW2および第2電流源IS20の特性により決まるノードN1の電圧で安定する。これにより、電圧制御発信器VCOの入力端子VCNTの初期電圧は、例えば、電源電圧と接地電圧との中間の電圧に設定される。   Therefore, the voltage of the input terminal VCNT of the voltage controlled oscillator VCO (the voltage of the capacitive element C1) is the first current source IS10, the first switch SW1, the second switch connected in series between the internal power supply line and the ground line. It is stabilized at the voltage of the node N1 determined by the characteristics of the switch SW2 and the second current source IS20. Thereby, the initial voltage of the input terminal VCNT of the voltage controlled oscillator VCO is set to, for example, an intermediate voltage between the power supply voltage and the ground voltage.

このように、電圧供給部VS1は、例えば、PLL回路がオフしているときに、電圧制御発信器VCOの入力端子VCNTの電圧を、電源電圧と接地電圧との中間の電圧(チャージポンプ回路CP1の各素子の特性で決まるノードN1の電圧)に設定する。これにより、この実施形態では、入力端子VCNTの電圧が接地電圧や電源電圧に維持されている構成に比べて、入力端子VCNTの電圧が目標周波数に対応する電圧に到達するまでの時間を短縮できる。   Thus, for example, when the PLL circuit is turned off, the voltage supply unit VS1 converts the voltage of the input terminal VCNT of the voltage controlled oscillator VCO to a voltage intermediate between the power supply voltage and the ground voltage (charge pump circuit CP1). Node N1 voltage determined by the characteristics of each element. Thereby, in this embodiment, the time until the voltage of the input terminal VCNT reaches the voltage corresponding to the target frequency can be shortened as compared with the configuration in which the voltage of the input terminal VCNT is maintained at the ground voltage or the power supply voltage. .

この結果、この実施形態では、PLL回路10の発振周波数が安定するまでの時間(以下、ロックアップタイムとも称する)を短縮できる。なお、例えば、PLL回路10がオンしている期間(初期設定期間後の通常動作期間)では、電圧供給部VS1の出力端子EN1、EN2は、高インピーダンス状態に設定されている。   As a result, in this embodiment, the time until the oscillation frequency of the PLL circuit 10 is stabilized (hereinafter also referred to as lock-up time) can be shortened. For example, during a period in which the PLL circuit 10 is on (a normal operation period after the initial setting period), the output terminals EN1 and EN2 of the voltage supply unit VS1 are set in a high impedance state.

ここで、例えば、電圧制御発信器VCOに初期電圧を与える必要がないときには、電圧供給部VS1は、PLL回路10のオフ期間に、第1スイッチSW1および第2スイッチSW2をオフしてもよい。また、第1電流源IS10および第2電流源IS20は、例えば、電圧制御発信器VCOに初期電圧を与える必要がないときには、PLL回路10のオフ期間に、オフしてもよい。   Here, for example, when it is not necessary to apply the initial voltage to the voltage controlled oscillator VCO, the voltage supply unit VS1 may turn off the first switch SW1 and the second switch SW2 during the off period of the PLL circuit 10. Further, the first current source IS10 and the second current source IS20 may be turned off during the off period of the PLL circuit 10, for example, when it is not necessary to apply an initial voltage to the voltage controlled oscillator VCO.

図3は、図1に示したPLL回路10の通常動作期間の動作の一例を示している。なお、図3は、分周器DIVの出力信号(電圧制御発信器VCOの出力信号を分周した信号)の位相が基準信号の位相に対して進んでいるときのPLL回路10の動作を示している。図3の二重丸の意味は、図1と同じである。図3の破線は、電圧供給部VS1の出力端子EN1、EN2の信号が無効であることを示している。例えば、初期設定期間後の通常動作期間では、電圧供給部VS1の出力端子EN1、EN2は、高インピーダンス状態に設定されている。   FIG. 3 shows an example of the operation during the normal operation period of the PLL circuit 10 shown in FIG. FIG. 3 shows the operation of the PLL circuit 10 when the phase of the output signal of the frequency divider DIV (the signal obtained by dividing the output signal of the voltage control oscillator VCO) is advanced with respect to the phase of the reference signal. ing. The meaning of the double circle in FIG. 3 is the same as that in FIG. The broken lines in FIG. 3 indicate that the signals at the output terminals EN1 and EN2 of the voltage supply unit VS1 are invalid. For example, in the normal operation period after the initial setting period, the output terminals EN1 and EN2 of the voltage supply unit VS1 are set in a high impedance state.

位相比較器PFDは、入力端子CKで受けた基準信号と入力端子FBで受けたフィードバック信号(分周器DIVの出力信号や電圧制御発信器VCOの出力信号)との位相差に応じて、検出信号を出力端子UP、DNを介してチャージポンプ回路CP1に出力する。   The phase comparator PFD detects in accordance with the phase difference between the reference signal received at the input terminal CK and the feedback signal received at the input terminal FB (the output signal of the frequency divider DIV or the output signal of the voltage control oscillator VCO). The signal is output to the charge pump circuit CP1 via the output terminals UP and DN.

例えば、位相比較器PFDは、フィードバック信号の位相が基準信号の位相に対して進んでいるとき、ダウン信号を出力端子DNから第2スイッチSW2の制御端子に出力する。第2スイッチSW2は、制御端子で受けたダウン信号に応答して、オンする。なお、第1スイッチSW1は、第1スイッチSW1をオンさせるアップ信号が位相比較器PFDから出力されていないため、オフしている。   For example, when the phase of the feedback signal is advanced with respect to the phase of the reference signal, the phase comparator PFD outputs a down signal from the output terminal DN to the control terminal of the second switch SW2. The second switch SW2 is turned on in response to the down signal received at the control terminal. The first switch SW1 is off because the up signal for turning on the first switch SW1 is not output from the phase comparator PFD.

このため、ローパスフィルタLPFの容量素子C1からチャージポンプ回路CP1の第2電流源IS20に向かって電流が流れ、容量素子C1が放電される。容量素子C1の放電により、電圧制御発信器VCOの入力端子VCNTの電圧が低下する。この結果、電圧制御発信器VCOの出力信号の周波数が低くなる。なお、フィードバック信号の位相が基準信号の位相に対して遅れているときは、第1スイッチSW1がオンし、第2スイッチSW2がオフする。これにより、容量素子C1が充電され、電圧制御発信器VCOの入力端子VCNTの電圧が上昇する。この結果、電圧制御発信器VCOの出力信号の周波数が高くなる。   For this reason, a current flows from the capacitive element C1 of the low-pass filter LPF toward the second current source IS20 of the charge pump circuit CP1, and the capacitive element C1 is discharged. Due to the discharge of the capacitive element C1, the voltage of the input terminal VCNT of the voltage controlled oscillator VCO decreases. As a result, the frequency of the output signal of the voltage controlled oscillator VCO is lowered. When the phase of the feedback signal is delayed with respect to the phase of the reference signal, the first switch SW1 is turned on and the second switch SW2 is turned off. Thereby, the capacitive element C1 is charged, and the voltage of the input terminal VCNT of the voltage controlled oscillator VCO increases. As a result, the frequency of the output signal of the voltage controlled oscillator VCO increases.

このように、PLL回路10は、基準信号と分周器DIVの出力信号(電圧制御発信器VCOの出力信号を分周した信号)との位相差に応じて、電圧制御発信器VCOの制御電圧を制御する。これにより、電圧制御発信器VCOの出力信号の位相は、基準信号の位相に同期する。   As described above, the PLL circuit 10 controls the control voltage of the voltage control oscillator VCO according to the phase difference between the reference signal and the output signal of the frequency divider DIV (the signal obtained by dividing the output signal of the voltage control oscillator VCO). To control. Thereby, the phase of the output signal of the voltage controlled oscillator VCO is synchronized with the phase of the reference signal.

ここで、電圧供給部VS1で発生するリーク電流は、チャージポンプ回路CP1の電流源IS10、IS20の電流に比べて、極めて小さい。このため、通常動作期間では、電圧供給部VS1で発生したリーク電流は、チャージポンプ回路CP1の電流源IS10、IS20の電流の中に埋もれ、電圧制御発信器VCOの制御電圧にほとんど影響を与えない。したがって、この実施形態では、PLL回路10の発振精度を低下させることなく、ロックアップタイムを短縮できる。   Here, the leakage current generated in the voltage supply unit VS1 is extremely smaller than the currents of the current sources IS10 and IS20 of the charge pump circuit CP1. For this reason, during the normal operation period, the leakage current generated in the voltage supply unit VS1 is buried in the currents of the current sources IS10 and IS20 of the charge pump circuit CP1, and hardly affects the control voltage of the voltage controlled oscillator VCO. . Therefore, in this embodiment, the lockup time can be shortened without reducing the oscillation accuracy of the PLL circuit 10.

さらに、この実施形態では、電圧供給部VS1は、電圧制御発信器VCOの入力端子VCNTに接続されていない。すなわち、この実施形態では、電圧制御発信器VCOの入力端子VCNTに接続されるトランジスタ等を追加することなく、電圧制御発信器VCOの制御電圧を初期電圧に設定できる。このため、この実施形態では、電圧制御発信器VCOの入力端子VCNTに電圧供給回路が接続された構成に比べて、電圧制御発信器VCOの入力端子VCNTに流れるリーク電流を低減できる。   Further, in this embodiment, the voltage supply unit VS1 is not connected to the input terminal VCNT of the voltage controlled oscillator VCO. That is, in this embodiment, the control voltage of the voltage control oscillator VCO can be set to the initial voltage without adding a transistor connected to the input terminal VCNT of the voltage control oscillator VCO. For this reason, in this embodiment, the leakage current flowing through the input terminal VCNT of the voltage controlled oscillator VCO can be reduced as compared with the configuration in which the voltage supply circuit is connected to the input terminal VCNT of the voltage controlled oscillator VCO.

したがって、この実施形態では、電圧制御発信器VCOの入力端子VCNTに流れるリーク電流を抑制しつつ、電圧制御発信器VCOの制御電圧を初期電圧に設定できる。すなわち、この実施形態では、電圧制御発信器VCOの入力端子VCNTに流れるリーク電流を抑制しつつ、ロックアップタイムを短縮できる。   Therefore, in this embodiment, the control voltage of the voltage control transmitter VCO can be set to the initial voltage while suppressing the leakage current flowing through the input terminal VCNT of the voltage control transmitter VCO. That is, in this embodiment, the lock-up time can be shortened while suppressing the leakage current flowing through the input terminal VCNT of the voltage controlled oscillator VCO.

以上、この実施形態では、PLL回路10の電圧供給部VS1は、初期設定期間に、ローパスフィルタLPFの容量素子C1を、チャージポンプ回路CP1のスイッチSW1、SW2を介して充放電する。このため、この実施形態では、電圧制御発信器VCOの入力端子VCNTに電圧供給回路が接続された構成に比べて、電圧供給部VS1のリーク電流が電圧制御発信器VCOの制御電圧に与える影響を小さくできる。したがって、この実施形態では、PLL回路10の発振精度の低下を抑制しつつ、ロックアップタイムを短縮できる。   As described above, in this embodiment, the voltage supply unit VS1 of the PLL circuit 10 charges and discharges the capacitive element C1 of the low-pass filter LPF via the switches SW1 and SW2 of the charge pump circuit CP1 during the initial setting period. For this reason, in this embodiment, compared with the configuration in which the voltage supply circuit is connected to the input terminal VCNT of the voltage control oscillator VCO, the influence of the leakage current of the voltage supply unit VS1 on the control voltage of the voltage control oscillator VCO is affected. Can be small. Therefore, in this embodiment, it is possible to shorten the lockup time while suppressing a decrease in the oscillation accuracy of the PLL circuit 10.

図4は、別の実施形態におけるPLL回路10の一例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。なお、図4の電流源IS(IS12、IS22)の二重丸は、電流源ISの電流供給能力を制御する信号を受ける制御端子を示している。また、図4のスイッチSW(SW1、SW2)の二重丸の意味は、図1と同じである。この実施形態のPLL回路10では、図1に示したチャージポンプ回路CP1および電圧供給部VS1の代わりにチャージポンプ回路CP2および電圧供給部VS2がそれぞれ設けられている。PLL回路10のその他の構成は、上述した実施形態と同じである。   FIG. 4 shows an example of the PLL circuit 10 in another embodiment. The same elements as those described in the above-described embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted. The double circles of the current source IS (IS12, IS22) in FIG. 4 indicate control terminals that receive signals for controlling the current supply capability of the current source IS. Further, the meaning of the double circle of the switch SW (SW1, SW2) in FIG. 4 is the same as that in FIG. In the PLL circuit 10 of this embodiment, a charge pump circuit CP2 and a voltage supply unit VS2 are provided instead of the charge pump circuit CP1 and the voltage supply unit VS1 shown in FIG. Other configurations of the PLL circuit 10 are the same as those in the above-described embodiment.

チャージポンプ回路CP2は、図1に示した第1電流源IS10および第2電流源IS20の代わりに、第1電流源IS12および第2電流源IS22を有している。チャージポンプ回路CP2のその他の構成は、チャージポンプ回路CP1と同じである。第1電流源IS12および第2電流源IS22は、例えば、それぞれの制御端子で受ける電圧により、電流供給能力やオン/オフが制御される。   The charge pump circuit CP2 has a first current source IS12 and a second current source IS22 instead of the first current source IS10 and the second current source IS20 shown in FIG. The other configuration of the charge pump circuit CP2 is the same as that of the charge pump circuit CP1. The first current source IS12 and the second current source IS22 are controlled in current supply capability and on / off by, for example, voltages received at the respective control terminals.

電圧供給部VS2は、第1電流源IS12および第2電流源IS22の電流供給能力を制御することを除いて、電圧供給部VS1と同じである。例えば、電圧供給部VS2の出力端子ICNT1は、第1電流源IS12の制御端子に接続されている。また、例えば、電圧供給部VS2の出力端子ICNT2は、第2電流源IS22の制御端子に接続されている。   The voltage supply unit VS2 is the same as the voltage supply unit VS1 except that the current supply capability of the first current source IS12 and the second current source IS22 is controlled. For example, the output terminal ICNT1 of the voltage supply unit VS2 is connected to the control terminal of the first current source IS12. For example, the output terminal ICNT2 of the voltage supply unit VS2 is connected to the control terminal of the second current source IS22.

例えば、電圧供給部VS2は、初期設定期間に、第1電流源IS12の制御端子の電圧および第2電流源IS22の制御端子の電圧をそれぞれ制御する。これにより、第1電流源IS12および第2電流源IS22のそれぞれの電流供給能力が調整され、ノードN1の電圧が調整される。すなわち、電圧供給部VS2は、初期設定期間に、第1電流源IS12および第2電流源IS22のそれぞれの電流供給能力を制御することにより、電圧制御発信器VCOの入力端子VCNTに任意の初期電圧を与える。   For example, the voltage supply unit VS2 controls the voltage at the control terminal of the first current source IS12 and the voltage at the control terminal of the second current source IS22 during the initial setting period. Thereby, each current supply capability of 1st current source IS12 and 2nd current source IS22 is adjusted, and the voltage of node N1 is adjusted. That is, the voltage supply unit VS2 controls the current supply capability of each of the first current source IS12 and the second current source IS22 during the initial setting period, so that an arbitrary initial voltage is applied to the input terminal VCNT of the voltage control oscillator VCO. give.

これにより、この実施形態では、例えば、電圧制御発信器VCOの目標周波数に対応する電圧を、電圧制御発信器VCOの初期電圧に設定できる。したがって、この実施形態では、ロックアップタイムをさらに短縮できる。また、この実施形態では、初期設定期間における第1電流源IS12および第2電流源IS22のそれぞれの電流供給能力を小さくすることにより、初期設定期間の消費電力を低減できる。   Thereby, in this embodiment, for example, the voltage corresponding to the target frequency of the voltage controlled oscillator VCO can be set as the initial voltage of the voltage controlled oscillator VCO. Therefore, in this embodiment, the lockup time can be further shortened. In this embodiment, power consumption in the initial setting period can be reduced by reducing the current supply capabilities of the first current source IS12 and the second current source IS22 in the initial setting period.

なお、PLL回路10の構成は、この例に限定されない。例えば、PLL回路10は、分周器DIVが省かれて構成されてもよい。すなわち、電圧制御発信器VCOの出力信号は、分周器DIVを介さずに、位相比較器PFDにフィードバックされてもよい。あるいは、分周器DIVの分周比は、固定されていてもよい。   The configuration of the PLL circuit 10 is not limited to this example. For example, the PLL circuit 10 may be configured without the frequency divider DIV. That is, the output signal of the voltage controlled oscillator VCO may be fed back to the phase comparator PFD without going through the frequency divider DIV. Alternatively, the frequency division ratio of the frequency divider DIV may be fixed.

図5は、図4に示した各電流源IS12、IS22の少なくとも一部をMOSトランジスタで構成したときのPLL回路10の一例を示している。図5の二重丸の意味は、図4と同じである。   FIG. 5 shows an example of the PLL circuit 10 when at least a part of each of the current sources IS12 and IS22 shown in FIG. 4 is composed of MOS transistors. The meaning of the double circle in FIG. 5 is the same as that in FIG.

第1電流源IS12は、例えば、pMOSトランジスタMI1を有している。トランジスタMI1は、ソースが内部電源線に接続され、ドレインが第1スイッチSW1に接続され、ゲートが制御端子に接続されている。すなわち、トランジスタMI1は、電圧供給部VS2の出力端子ICNT1から出力された電圧をゲートで受ける。   The first current source IS12 includes, for example, a pMOS transistor MI1. The transistor MI1 has a source connected to the internal power supply line, a drain connected to the first switch SW1, and a gate connected to the control terminal. That is, the transistor MI1 receives the voltage output from the output terminal ICNT1 of the voltage supply unit VS2 at the gate.

第2電流源IS22は、例えば、nMOSトランジスタMI2を有している。トランジスタMI2は、ソースが接地線に接続され、ドレインが第2スイッチSW2に接続され、ゲートが制御端子に接続されている。すなわち、トランジスタMI2は、電圧供給部VS2の出力端子ICNT2から出力された電圧をゲートで受ける。   The second current source IS22 includes, for example, an nMOS transistor MI2. The transistor MI2 has a source connected to the ground line, a drain connected to the second switch SW2, and a gate connected to the control terminal. That is, the transistor MI2 receives the voltage output from the output terminal ICNT2 of the voltage supply unit VS2 at the gate.

トランジスタMI1、MI2のオン抵抗は、ゲートで受ける電圧に応じて変化する。したがって、電圧供給部VS2は、初期設定期間に、トランジスタMI1のゲートに印加する電圧およびトランジスタMI2のゲートに印加する電圧をそれぞれ制御することにより、トランジスタMI1、MI2のオン抵抗をそれぞれ調整する。これにより、電圧供給部VS2は、ノードN1の電圧を調整する。すなわち、電圧供給部VS2は、第1電流源IS12の制御端子および第2電流源IS22の制御端子に電圧をそれぞれ与えることにより、電圧制御発信器VCOの制御電圧を任意の初期電圧に設定できる。   The on-resistances of the transistors MI1 and MI2 change according to the voltage received at the gate. Therefore, the voltage supply unit VS2 adjusts the on-resistances of the transistors MI1 and MI2 by controlling the voltage applied to the gate of the transistor MI1 and the voltage applied to the gate of the transistor MI2, respectively, during the initial setting period. Thereby, the voltage supply unit VS2 adjusts the voltage of the node N1. That is, the voltage supply unit VS2 can set the control voltage of the voltage control oscillator VCO to an arbitrary initial voltage by applying voltages to the control terminal of the first current source IS12 and the control terminal of the second current source IS22, respectively.

なお、電流源IS(IS12、IS22)の構成は、この例に限定されない。例えば、各電流源ISは、複数のMOSトランジスタを有してもよい。さらに、各電流源ISは、pMOSトランジスタおよびnMOSトランジスタの両方を有してもよい。あるいは、第1電流源IS12は、例えば、pMOSトランジスタMI1の代わりにnMOSトランジスタを有してもよい。   Note that the configuration of the current source IS (IS12, IS22) is not limited to this example. For example, each current source IS may have a plurality of MOS transistors. Furthermore, each current source IS may have both a pMOS transistor and an nMOS transistor. Alternatively, the first current source IS12 may include an nMOS transistor instead of the pMOS transistor MI1, for example.

図6は、図5に示したPLL回路10の初期設定期間の動作の一例を示している。図6の二重丸の意味は、図4と同じである。図6の破線の意味は、図2と同じである。例えば、初期設定期間では、位相比較器PFDの出力端子UP、DNは、高インピーダンス状態に設定されている。   FIG. 6 shows an example of the operation during the initial setting period of the PLL circuit 10 shown in FIG. The meaning of the double circle in FIG. 6 is the same as that in FIG. The meaning of the broken line in FIG. 6 is the same as that in FIG. For example, in the initial setting period, the output terminals UP and DN of the phase comparator PFD are set to a high impedance state.

初期設定期間におけるPLL回路10の動作は、電圧供給部VS2がトランジスタMI1、MI2のゲートの電圧をそれぞれ制御することを除いて、図2で説明したPLL回路10の動作と同じである。例えば、電圧供給部VS2は、初期設定期間に、第1スイッチSW1および第2スイッチSW2をオンするとともに、第1電流源IS12の制御端子および第2電流源IS22の制御端子に電圧をそれぞれ与える。これにより、内部電源線と接地線との間に直列に接続されたトランジスタMI1、第1スイッチSW1、第2スイッチSW2およびトランジスタMI2のうちのトランジスタMI1、MI2のオン抵抗がそれぞれ調整される。この結果、ノードN1の電圧が調整され、電圧制御発信器VCOの入力端子VCNTの電圧が調整される。   The operation of the PLL circuit 10 in the initial setting period is the same as the operation of the PLL circuit 10 described in FIG. 2 except that the voltage supply unit VS2 controls the voltages of the gates of the transistors MI1 and MI2. For example, the voltage supply unit VS2 turns on the first switch SW1 and the second switch SW2 during the initial setting period, and supplies a voltage to the control terminal of the first current source IS12 and the control terminal of the second current source IS22, respectively. Thereby, the on-resistances of the transistors MI1, MI2 of the transistor MI1, the first switch SW1, the second switch SW2, and the transistor MI2 connected in series between the internal power supply line and the ground line are adjusted. As a result, the voltage of the node N1 is adjusted, and the voltage of the input terminal VCNT of the voltage controlled oscillator VCO is adjusted.

図7は、図5に示したPLL回路10の通常動作期間の動作の一例を示している。なお、図7は、分周器DIVの出力信号(電圧制御発信器VCOの出力信号を分周した信号)の位相が基準信号の位相に対して進んでいるときのPLL回路10の動作を示している。図7の二重丸の意味は、図4と同じである。図7の破線の意味は、図3と同じである。例えば、通常動作期間では、電圧供給部VS2の出力端子EN1、EN2は、高インピーダンス状態に設定されている。   FIG. 7 shows an example of the operation during the normal operation period of the PLL circuit 10 shown in FIG. FIG. 7 shows the operation of the PLL circuit 10 when the phase of the output signal of the frequency divider DIV (the signal obtained by dividing the output signal of the voltage control oscillator VCO) is advanced with respect to the phase of the reference signal. ing. The meaning of the double circle in FIG. 7 is the same as that in FIG. The meaning of the broken line in FIG. 7 is the same as that in FIG. For example, in the normal operation period, the output terminals EN1 and EN2 of the voltage supply unit VS2 are set to a high impedance state.

通常動作期間におけるPLL回路10の動作は、電圧供給部VS2がトランジスタMI1、MI2のゲートに電圧をそれぞれ印加することを除いて、図3で説明したPLL回路10の動作と同じである。例えば、通常動作期間では、電圧供給部VS2は、第1電流源IS12の電流供給能力を所定の能力にする電圧を、第1電流源IS12の制御端子に印加し、第2電流源IS22の電流供給能力を所定の能力にする電圧を、第2電流源IS22の制御端子に印加する。これにより、通常動作期間では、PLL回路10は、図3で説明した動作と同じように動作する。   The operation of the PLL circuit 10 during the normal operation period is the same as the operation of the PLL circuit 10 described in FIG. 3 except that the voltage supply unit VS2 applies voltages to the gates of the transistors MI1 and MI2. For example, in the normal operation period, the voltage supply unit VS2 applies a voltage that makes the current supply capability of the first current source IS12 a predetermined capability to the control terminal of the first current source IS12, and the current of the second current source IS22. A voltage that makes the supply capacity a predetermined capacity is applied to the control terminal of the second current source IS22. Thereby, during the normal operation period, the PLL circuit 10 operates in the same manner as the operation described in FIG.

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、第1電流源IS12の制御端子の電圧および第2電流源IS22の制御端子の電圧をそれぞれ制御することにより、電圧制御発信器VCOの制御電圧を任意の初期電圧(例えば、電圧制御発信器VCOの目標周波数に対応する電圧)に設定できる。これにより、この実施形態では、ロックアップタイムをさらに短縮できる。また、この実施形態では、初期設定期間における第1電流源IS12および第2電流源IS22のそれぞれの電流供給能力を小さくすることにより、初期設定期間の消費電力を低減できる。   As described above, also in this embodiment, the same effect as that of the above-described embodiment can be obtained. Furthermore, in this embodiment, by controlling the voltage of the control terminal of the first current source IS12 and the voltage of the control terminal of the second current source IS22, the control voltage of the voltage control oscillator VCO is set to an arbitrary initial voltage (for example, , The voltage corresponding to the target frequency of the voltage controlled oscillator VCO). Thereby, in this embodiment, the lock-up time can be further shortened. In this embodiment, power consumption in the initial setting period can be reduced by reducing the current supply capabilities of the first current source IS12 and the second current source IS22 in the initial setting period.

図8は、別の実施形態におけるPLL回路10の一例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。なお、図8の二重丸の意味は、図1と同じである。この実施形態のPLL回路10は、図1に示した電圧供給部VS1の代わりに電圧供給部VS3を有している。PLL回路10のその他の構成は、図1−図3で説明した実施形態と同じである。   FIG. 8 shows an example of the PLL circuit 10 according to another embodiment. The same elements as those described in the above-described embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted. The meaning of the double circle in FIG. 8 is the same as that in FIG. The PLL circuit 10 of this embodiment has a voltage supply unit VS3 instead of the voltage supply unit VS1 shown in FIG. Other configurations of the PLL circuit 10 are the same as those in the embodiment described with reference to FIGS.

この実施形態では、チャージポンプ回路CP1の第1スイッチSW1および第2スイッチSW2は、例えば、pMOSトランジスタMS1およびnMOSトランジスタMS2をそれぞれ有している。トランジスタMS1は、ソースが第1電流源IS10に接続され、ドレインがトランジスタMS2のドレインに接続され、ゲートが制御端子に接続されている。トランジスタMS2は、ソースが第2電流源IS20に接続され、ドレインがトランジスタMS1のドレインに接続され、ゲートが制御端子に接続されている。すなわち、トランジスタMS1、MS2のドレインは、ノードN1に接続されている。   In this embodiment, the first switch SW1 and the second switch SW2 of the charge pump circuit CP1 have, for example, a pMOS transistor MS1 and an nMOS transistor MS2, respectively. The transistor MS1 has a source connected to the first current source IS10, a drain connected to the drain of the transistor MS2, and a gate connected to the control terminal. The transistor MS2 has a source connected to the second current source IS20, a drain connected to the drain of the transistor MS1, and a gate connected to the control terminal. That is, the drains of the transistors MS1 and MS2 are connected to the node N1.

なお、スイッチSW(SW1、SW2)の構成は、この例に限定されない。例えば、各スイッチSWは、複数のMOSトランジスタを有してもよい。さらに、各スイッチSWは、pMOSトランジスタおよびnMOSトランジスタの両方を有してもよい。あるいは、第1スイッチSW1は、例えば、pMOSトランジスタMS1の代わりにnMOSトランジスタを有してもよい。また、各スイッチSWは、MOSトランジスタを含まずに構成されてもよい。   The configuration of the switch SW (SW1, SW2) is not limited to this example. For example, each switch SW may have a plurality of MOS transistors. Furthermore, each switch SW may have both a pMOS transistor and an nMOS transistor. Alternatively, the first switch SW1 may include, for example, an nMOS transistor instead of the pMOS transistor MS1. Each switch SW may be configured without including a MOS transistor.

電圧供給部VS3は、第1スイッチSW1のオン抵抗および第2スイッチSW2のオン抵抗を初期設定期間にそれぞれ制御することを除いて、電圧供給部VS1と同じである。例えば、電圧供給部VS3の出力端子SCNT1は、第1スイッチSW1の制御端子に接続されている。また、例えば、電圧供給部VS3の出力端子SCNT2は、第2スイッチSW2の制御端子に接続されている。   The voltage supply unit VS3 is the same as the voltage supply unit VS1 except that the on-resistance of the first switch SW1 and the on-resistance of the second switch SW2 are respectively controlled during the initial setting period. For example, the output terminal SCNT1 of the voltage supply unit VS3 is connected to the control terminal of the first switch SW1. For example, the output terminal SCNT2 of the voltage supply unit VS3 is connected to the control terminal of the second switch SW2.

例えば、電圧供給部VS3は、初期設定期間に、第1スイッチSW1の制御端子の電圧および第2スイッチSW2の制御端子の電圧をそれぞれ制御する。これにより、第1スイッチSW1のオン抵抗および第2スイッチSW2のオン抵抗がそれぞれ調整され、ノードN1の電圧が調整される。   For example, the voltage supply unit VS3 controls the voltage of the control terminal of the first switch SW1 and the voltage of the control terminal of the second switch SW2 during the initial setting period. As a result, the on-resistance of the first switch SW1 and the on-resistance of the second switch SW2 are adjusted, and the voltage of the node N1 is adjusted.

すなわち、電圧供給部VS3は、初期設定期間に、第1スイッチSW1の制御端子および第2スイッチSW2の制御端子に調整電圧をそれぞれ与えることにより、第1スイッチSW1および第2スイッチSW2のオン抵抗をそれぞれ制御し、電圧制御発信器VCOの制御電圧を初期電圧に設定する。   That is, the voltage supply unit VS3 supplies the adjustment voltage to the control terminal of the first switch SW1 and the control terminal of the second switch SW2 during the initial setting period, thereby reducing the on-resistance of the first switch SW1 and the second switch SW2. Each is controlled, and the control voltage of the voltage controlled oscillator VCO is set to the initial voltage.

なお、PLL回路10の構成は、この例に限定されない。例えば、PLL回路10は、分周器DIVが省かれて構成されてもよい。すなわち、電圧制御発信器VCOの出力信号は、分周器DIVを介さずに、位相比較器PFDにフィードバックされてもよい。あるいは、分周器DIVの分周比は、固定されていてもよい。   The configuration of the PLL circuit 10 is not limited to this example. For example, the PLL circuit 10 may be configured without the frequency divider DIV. That is, the output signal of the voltage controlled oscillator VCO may be fed back to the phase comparator PFD without going through the frequency divider DIV. Alternatively, the frequency division ratio of the frequency divider DIV may be fixed.

図9は、図8に示したPLL回路10の初期設定期間の動作の一例を示している。図9の二重丸の意味は、図8と同じである。図9の破線の意味は、図2と同じである。例えば、初期設定期間では、位相比較器PFDの出力端子UP、DNは、高インピーダンス状態に設定されている。   FIG. 9 shows an example of the operation during the initial setting period of the PLL circuit 10 shown in FIG. The meaning of the double circle in FIG. 9 is the same as that in FIG. The meaning of the broken line in FIG. 9 is the same as that in FIG. For example, in the initial setting period, the output terminals UP and DN of the phase comparator PFD are set to a high impedance state.

初期設定期間におけるPLL回路10の動作は、電圧供給部VS3がトランジスタMS1、MS2のゲートの電圧をそれぞれ制御することを除いて、図2で説明したPLL回路10の動作と同じである。例えば、電圧供給部VS3は、初期設定期間に、トランジスタMS1、MS2のゲートに調整電圧をそれぞれ与える。すなわち、トランジスタMS1は、電圧供給部VS3の出力端子SCNT1から出力された調整電圧をゲートで受け、トランジスタMS2は、電圧供給部VS3の出力端子SCNT2から出力された調整電圧をゲートで受ける。   The operation of the PLL circuit 10 in the initial setting period is the same as the operation of the PLL circuit 10 described in FIG. 2 except that the voltage supply unit VS3 controls the voltages of the gates of the transistors MS1 and MS2. For example, the voltage supply unit VS3 supplies adjustment voltages to the gates of the transistors MS1 and MS2, respectively, during the initial setting period. That is, the transistor MS1 receives the adjustment voltage output from the output terminal SCNT1 of the voltage supply unit VS3 at the gate, and the transistor MS2 receives the adjustment voltage output from the output terminal SCNT2 of the voltage supply unit VS3 at the gate.

トランジスタMS1、MS2のオン抵抗は、ゲートで受ける電圧に応じて変化する。したがって、内部電源線と接地線との間に直列に接続された第1電流源IS10、トランジスタMS1、トランジスタMS2および第2電流源IS20のうちのトランジスタMS1、MS2のオン抵抗が電圧供給部VS3によりそれぞれ調整される。この結果、ノードN1の電圧が調整され、電圧制御発信器VCOの入力端子VCNTの電圧が調整される。   The on-resistance of the transistors MS1 and MS2 changes according to the voltage received at the gate. Therefore, the on-resistance of the transistors MS1 and MS2 of the first current source IS10, the transistor MS1, the transistor MS2, and the second current source IS20 connected in series between the internal power supply line and the ground line is controlled by the voltage supply unit VS3. Each is adjusted. As a result, the voltage of the node N1 is adjusted, and the voltage of the input terminal VCNT of the voltage controlled oscillator VCO is adjusted.

すなわち、電圧供給部VS3は、初期設定期間に、第1スイッチSW1の制御端子の電圧および第2スイッチSW2の制御端子の電圧をそれぞれ制御することにより、電圧制御発信器VCOの入力端子VCNTに任意の初期電圧を与える。これにより、この実施形態では、例えば、電圧制御発信器VCOの目標周波数に対応する電圧を、電圧制御発信器VCOの初期電圧に設定できる。したがって、この実施形態では、ロックアップタイムをさらに短縮できる。   That is, the voltage supply unit VS3 arbitrarily controls the input terminal VCNT of the voltage controlled oscillator VCO by controlling the voltage of the control terminal of the first switch SW1 and the voltage of the control terminal of the second switch SW2 during the initial setting period. Gives the initial voltage. Thereby, in this embodiment, for example, the voltage corresponding to the target frequency of the voltage controlled oscillator VCO can be set as the initial voltage of the voltage controlled oscillator VCO. Therefore, in this embodiment, the lockup time can be further shortened.

なお、通常動作期間のPLL回路10の動作は、図3で説明したPLL回路10の動作と同じである。例えば、通常動作期間では、電圧供給部VS3の出力端子SCNT1、SCNT2は、高インピーダンス状態に設定されている。これにより、位相比較器PFDは、基準信号と分周器DIVの出力信号(電圧制御発信器VCOの出力信号を分周した信号)との位相差に応じて、第1スイッチSW1および第2スイッチSW2のオン/オフを制御できる。   The operation of the PLL circuit 10 during the normal operation period is the same as the operation of the PLL circuit 10 described with reference to FIG. For example, in the normal operation period, the output terminals SCNT1 and SCNT2 of the voltage supply unit VS3 are set in a high impedance state. As a result, the phase comparator PFD causes the first switch SW1 and the second switch according to the phase difference between the reference signal and the output signal of the frequency divider DIV (the signal obtained by dividing the output signal of the voltage control oscillator VCO). SW2 ON / OFF can be controlled.

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、第1スイッチSW1の制御端子の電圧および第2スイッチSW2の制御端子の電圧をそれぞれ制御することにより、電圧制御発信器VCOの制御電圧を任意の初期電圧(例えば、電圧制御発信器VCOの目標周波数に対応する電圧)に設定できる。また、この実施形態では、初期設定期間における第1スイッチSW1のオン抵抗および第2スイッチSW2のオン抵抗を大きくすることにより、第1スイッチSW1および第2スイッチSW2に流れる初期設定期間の電流を低減できる。この結果、この実施形態では、初期設定期間の消費電力を低減できる。   As described above, also in this embodiment, the same effect as that of the above-described embodiment can be obtained. Furthermore, in this embodiment, by controlling the voltage of the control terminal of the first switch SW1 and the voltage of the control terminal of the second switch SW2, respectively, the control voltage of the voltage control oscillator VCO is set to an arbitrary initial voltage (for example, voltage Voltage corresponding to the target frequency of the control oscillator VCO). Further, in this embodiment, by increasing the on-resistance of the first switch SW1 and the second switch SW2 in the initial setting period, the current in the initial setting period flowing in the first switch SW1 and the second switch SW2 is reduced. it can. As a result, in this embodiment, power consumption during the initial setting period can be reduced.

図10は、別の実施形態におけるPLL回路10の一例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。なお、図10の二重丸の意味は、図4と同じである。この実施形態のPLL回路10は、図4に示した電圧供給部VS2の代わりに電圧供給部VS4を有している。PLL回路10のその他の構成は、図4−図7で説明した実施形態と同じである。   FIG. 10 shows an example of the PLL circuit 10 in another embodiment. The same elements as those described in the above-described embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted. The meaning of the double circle in FIG. 10 is the same as that in FIG. The PLL circuit 10 of this embodiment has a voltage supply unit VS4 instead of the voltage supply unit VS2 shown in FIG. Other configurations of the PLL circuit 10 are the same as those in the embodiment described with reference to FIGS.

電圧供給部VS4は、例えば、初期設定期間に、出力端子VRから出力される電圧を用いて、電圧制御発信器VCOに初期電圧を与える。例えば、電圧供給部VS4の出力端子VRは、第1電流源IS12と第1スイッチSW1との接続ノードN2に接続されている。また、電圧供給部VS4の出力端子EN1、EN2は、第1スイッチSW1の制御端子および第2スイッチSW2の制御端子にそれぞれ接続されている。そして、電圧供給部VS4の出力端子EN3、EN4は、第1電流源IS12の制御端子および第2電流源IS22の制御端子にそれぞれ接続されている。   For example, the voltage supply unit VS4 supplies an initial voltage to the voltage control oscillator VCO using the voltage output from the output terminal VR during the initial setting period. For example, the output terminal VR of the voltage supply unit VS4 is connected to a connection node N2 between the first current source IS12 and the first switch SW1. The output terminals EN1 and EN2 of the voltage supply unit VS4 are connected to the control terminal of the first switch SW1 and the control terminal of the second switch SW2, respectively. The output terminals EN3 and EN4 of the voltage supply unit VS4 are connected to the control terminal of the first current source IS12 and the control terminal of the second current source IS22, respectively.

例えば、電圧供給部VS4は、初期設定期間に、第1スイッチSW1をオンし、第2スイッチSW2をオフし、第1電流源IS12および第2電流源IS22をオフする。これにより、電圧供給部VS4の出力端子VRの電圧が電圧制御発信器VCOの入力端子VCNTに与えられる。   For example, in the initial setting period, the voltage supply unit VS4 turns on the first switch SW1, turns off the second switch SW2, and turns off the first current source IS12 and the second current source IS22. As a result, the voltage at the output terminal VR of the voltage supply unit VS4 is applied to the input terminal VCNT of the voltage controlled oscillator VCO.

なお、出力端子VRは、チャージポンプ回路CP2のノードN2に接続されずに、第2電流源IS22と第2スイッチSW2との接続ノードN3に接続されてもよい。この場合、電圧供給部VS4は、初期設定期間に、第1スイッチSW1をオフし、第2スイッチSW2をオンし、第1電流源IS12および第2電流源IS22をオフする。すなわち、電圧供給部VS4は、初期設定期間に、第1スイッチSW1および第2スイッチSW2のうち、出力端子VRに接続されたノードとローパスフィルタLPFの容量素子C1との間に配置された方のスイッチをオンする。   The output terminal VR may be connected to the connection node N3 between the second current source IS22 and the second switch SW2 without being connected to the node N2 of the charge pump circuit CP2. In this case, the voltage supply unit VS4 turns off the first switch SW1, turns on the second switch SW2, and turns off the first current source IS12 and the second current source IS22 during the initial setting period. That is, the voltage supply unit VS4 is arranged between the node connected to the output terminal VR and the capacitive element C1 of the low-pass filter LPF among the first switch SW1 and the second switch SW2 during the initial setting period. Turn on the switch.

ここで、例えば、出力端子VRの電圧は、図11に示すように、抵抗分割により生成される。なお、出力端子VRの電圧は、抵抗分割以外の方法(例えば、バンドギャップ回路により生成された電圧)により与えられてもよい。また、この実施形態では、第1電流源IS12および第2電流源IS22は、電圧供給部VS4の出力端子EN3、EN4の電圧によりオン/オフが制御される構成であればよい。すなわち、第1電流源IS12および第2電流源IS22の電流供給能力は、電圧供給部VS4の出力端子EN3、EN4の電圧で制御されなくてもよい。   Here, for example, the voltage of the output terminal VR is generated by resistance division as shown in FIG. Note that the voltage of the output terminal VR may be given by a method other than resistance division (for example, a voltage generated by a band gap circuit). In this embodiment, the first current source IS12 and the second current source IS22 may be configured to be turned on / off by the voltages of the output terminals EN3 and EN4 of the voltage supply unit VS4. That is, the current supply capability of the first current source IS12 and the second current source IS22 may not be controlled by the voltages of the output terminals EN3 and EN4 of the voltage supply unit VS4.

なお、PLL回路10の構成は、この例に限定されない。例えば、PLL回路10は、分周器DIVが省かれて構成されてもよい。すなわち、電圧制御発信器VCOの出力信号は、分周器DIVを介さずに、位相比較器PFDにフィードバックされてもよい。あるいは、分周器DIVの分周比は、固定されていてもよい。   The configuration of the PLL circuit 10 is not limited to this example. For example, the PLL circuit 10 may be configured without the frequency divider DIV. That is, the output signal of the voltage controlled oscillator VCO may be fed back to the phase comparator PFD without going through the frequency divider DIV. Alternatively, the frequency division ratio of the frequency divider DIV may be fixed.

図11は、図10に示した電圧供給部VS4の出力端子VRの電圧を抵抗分割により生成するPLL回路10の一例を示している。図11の二重丸の意味は、図10と同じである。   FIG. 11 shows an example of the PLL circuit 10 that generates the voltage of the output terminal VR of the voltage supply unit VS4 shown in FIG. 10 by resistance division. The meaning of the double circle in FIG. 11 is the same as that in FIG.

電圧供給部VS4は、出力端子VRに電圧を供給する電圧生成部VG1を有している。電圧生成部VG1は、例えば、内部電源線と接地線との間に直列に接続された抵抗R10、スイッチSW10、SW20および抵抗R20を有している。なお、図11では、図を見やすくするために、スイッチSW10、SW20のオン/オフを制御する信号を受ける制御端子の記載を省略している。   The voltage supply unit VS4 includes a voltage generation unit VG1 that supplies a voltage to the output terminal VR. The voltage generator VG1 includes, for example, a resistor R10, switches SW10 and SW20, and a resistor R20 that are connected in series between the internal power supply line and the ground line. In FIG. 11, in order to make the drawing easier to see, a description of a control terminal that receives a signal for controlling on / off of the switches SW10 and SW20 is omitted.

出力端子VRは、スイッチSW10とスイッチSW20との接続ノードに接続されている。したがって、出力端子VRの電圧は、例えば、スイッチSW10、SW20がオンしたとき、抵抗R10およびスイッチSW10のオン抵抗と、スイッチSW20のオン抵抗および抵抗R10とにより分割された電圧に設定される。例えば、スイッチSW10、SW20のオン抵抗が小さいとき、出力端子VRの電圧は、抵抗R10、R20で分割された電圧に設定される。   The output terminal VR is connected to a connection node between the switch SW10 and the switch SW20. Therefore, for example, when the switches SW10 and SW20 are turned on, the voltage of the output terminal VR is set to a voltage divided by the on-resistance of the resistor R10 and the switch SW10 and the on-resistance of the switch SW20 and the resistor R10. For example, when the on resistances of the switches SW10 and SW20 are small, the voltage at the output terminal VR is set to a voltage divided by the resistors R10 and R20.

なお、電圧供給部VS4の構成は、この例に限定されない。例えば、スイッチSW20の抵抗R20に接続されていない方の端子は、チャージポンプ回路CP2のノードN2に接続されずに、第2電流源IS22と第2スイッチSW2との接続ノードN3に接続されてもよい。この場合、電圧供給部VS4は、初期設定期間に、第1スイッチSW1および第2スイッチSW2をオンし、第1電流源IS12および第2電流源IS22をオフする。また、例えば、電圧生成部VG1は、電圧供給部VS4の外部に設けられてもよい。   The configuration of the voltage supply unit VS4 is not limited to this example. For example, the terminal that is not connected to the resistor R20 of the switch SW20 is not connected to the node N2 of the charge pump circuit CP2, but may be connected to the connection node N3 between the second current source IS22 and the second switch SW2. Good. In this case, the voltage supply unit VS4 turns on the first switch SW1 and the second switch SW2 and turns off the first current source IS12 and the second current source IS22 during the initial setting period. For example, the voltage generation unit VG1 may be provided outside the voltage supply unit VS4.

図12は、図11に示したPLL回路10の初期設定期間の動作の一例を示している。図12の二重丸の意味は、図10と同じである。図12の破線の意味は、図2と同じである。例えば、初期設定期間では、位相比較器PFDの出力端子UP、DNは、高インピーダンス状態に設定されている。また、図12の破線の電流源IS12、IS22は、電流源IS12、IS22がオフしていることを示している。   FIG. 12 shows an example of the operation during the initial setting period of the PLL circuit 10 shown in FIG. The meaning of the double circle in FIG. 12 is the same as in FIG. The meaning of the broken line in FIG. 12 is the same as that in FIG. For example, in the initial setting period, the output terminals UP and DN of the phase comparator PFD are set to a high impedance state. Also, the broken line current sources IS12 and IS22 in FIG. 12 indicate that the current sources IS12 and IS22 are off.

電圧供給部VS4は、初期設定期間に、電圧生成部VG1のスイッチSW10、SW20をオンし、抵抗R10、R20で分割された電圧を出力端子VRに出力する。そして、電圧供給部VS4は、初期設定期間に、第1スイッチSW1をオンし、第2スイッチSW2をオフし、第1電流源IS12および第2電流源IS22をオフする。これにより、抵抗R10、R20で分割された電圧(出力端子VRの電圧)が電圧制御発信器VCOの入力端子VCNTに与えられる。   During the initial setting period, the voltage supply unit VS4 turns on the switches SW10 and SW20 of the voltage generation unit VG1, and outputs the voltage divided by the resistors R10 and R20 to the output terminal VR. In the initial setting period, the voltage supply unit VS4 turns on the first switch SW1, turns off the second switch SW2, and turns off the first current source IS12 and the second current source IS22. As a result, the voltage divided by the resistors R10 and R20 (the voltage at the output terminal VR) is applied to the input terminal VCNT of the voltage controlled oscillator VCO.

例えば、容量素子C1の電圧が出力端子VRの電圧より低いとき、出力端子VRから容量素子C1に向かって、電流I30が流れる。これにより、容量素子C1が充電され、容量素子C1の電圧が上昇する。あるいは、容量素子C1の電圧が出力端子VRの電圧より高いとき、容量素子C1から出力端子VRに向かって、電流I30が流れる。これにより、容量素子C1が放電され、容量素子C1の電圧が低下する。   For example, when the voltage of the capacitive element C1 is lower than the voltage of the output terminal VR, a current I30 flows from the output terminal VR toward the capacitive element C1. Thereby, the capacitive element C1 is charged and the voltage of the capacitive element C1 rises. Alternatively, when the voltage of the capacitive element C1 is higher than the voltage of the output terminal VR, a current I30 flows from the capacitive element C1 toward the output terminal VR. As a result, the capacitive element C1 is discharged, and the voltage of the capacitive element C1 decreases.

すなわち、電圧供給部VS4は、初期設定期間に、第1スイッチSW1および第2スイッチSW2の少なくとも一方をオンし、容量素子C1の充放電を制御する。容量素子C1の充放電により、電圧制御発信器VCOの入力端子VCNTの電圧(容量素子C1の電圧)は、出力端子VRの電圧で安定する。   That is, the voltage supply unit VS4 turns on at least one of the first switch SW1 and the second switch SW2 during the initial setting period, and controls charging / discharging of the capacitive element C1. Due to charging / discharging of the capacitive element C1, the voltage of the input terminal VCNT of the voltage controlled oscillator VCO (the voltage of the capacitive element C1) is stabilized at the voltage of the output terminal VR.

このように、電圧供給部VS4は、初期設定期間に、電圧制御発信器VCOの制御電圧を、出力端子VRの電圧(初期電圧)に設定する。したがって、この実施形態のPLL回路10においても、ロックアップタイムを短縮できる。また、例えば、図12に示した構成では、抵抗R10、R20を大きくすることにより、電圧生成部VG1の電流を低減でき、消費電力を低減できる。なお、例えば、通常動作期間では、電圧供給部VS4の出力端子EN1、EN2、VRは、高インピーダンス状態に設定されている。   In this way, the voltage supply unit VS4 sets the control voltage of the voltage control oscillator VCO to the voltage (initial voltage) of the output terminal VR during the initial setting period. Therefore, also in the PLL circuit 10 of this embodiment, the lockup time can be shortened. For example, in the configuration shown in FIG. 12, by increasing the resistances R10 and R20, the current of the voltage generation unit VG1 can be reduced, and the power consumption can be reduced. For example, in the normal operation period, the output terminals EN1, EN2, and VR of the voltage supply unit VS4 are set in a high impedance state.

図13は、図11に示したPLL回路10の通常動作期間の動作の一例を示している。なお、図13は、分周器DIVの出力信号(電圧制御発信器VCOの出力信号を分周した信号)の位相が基準信号の位相に対して進んでいるときのPLL回路10の動作を示している。図13の二重丸の意味は、図10と同じである。図13の破線は、電圧供給部VS4の出力端子EN1、EN2、VRの信号が無効であることを示している。例えば、通常動作期間では、電圧供給部VS4の出力端子EN1、EN2、VRは、高インピーダンス状態に設定されている。   FIG. 13 shows an example of the operation during the normal operation period of the PLL circuit 10 shown in FIG. FIG. 13 shows the operation of the PLL circuit 10 when the phase of the output signal of the divider DIV (the signal obtained by dividing the output signal of the voltage control oscillator VCO) is advanced with respect to the phase of the reference signal. ing. The meaning of the double circle in FIG. 13 is the same as that in FIG. The broken lines in FIG. 13 indicate that the signals at the output terminals EN1, EN2, and VR of the voltage supply unit VS4 are invalid. For example, in the normal operation period, the output terminals EN1, EN2, and VR of the voltage supply unit VS4 are set in a high impedance state.

通常動作期間におけるPLL回路10の動作は、電圧供給部VS4の出力端子VRが高インピーダンス状態に設定されることを除いて、図7で説明したPLL回路10の動作と同じである。例えば、通常動作期間では、電圧供給部VS4は、電圧生成部VG1のスイッチSW10、SW20をオフし、出力端子VRを高インピーダンス状態に設定する。これにより、通常動作期間では、PLL回路10は、図3および図7で説明した動作と同じように動作する。なお、この実施形態では、電圧供給部VS4の出力端子VRが第1スイッチSW1を介して電圧制御発信器VCOの入力端子VCNTに接続されているため、電圧供給部VS4のリーク電流が電圧制御発信器VCOの制御電圧に与える影響を小さくできる。   The operation of the PLL circuit 10 in the normal operation period is the same as the operation of the PLL circuit 10 described in FIG. 7 except that the output terminal VR of the voltage supply unit VS4 is set to a high impedance state. For example, in the normal operation period, the voltage supply unit VS4 turns off the switches SW10 and SW20 of the voltage generation unit VG1 and sets the output terminal VR to a high impedance state. Thereby, in the normal operation period, the PLL circuit 10 operates in the same manner as the operation described with reference to FIGS. In this embodiment, since the output terminal VR of the voltage supply unit VS4 is connected to the input terminal VCNT of the voltage control transmitter VCO via the first switch SW1, the leakage current of the voltage supply unit VS4 is voltage controlled transmission. The influence on the control voltage of the VCO can be reduced.

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、電圧生成部VG1により生成された電圧が、電圧制御発信器VCOの初期電圧に設定される。これにより、この実施形態では、チャージポンプ回路CP2の各素子の特性に拘わらず、電圧制御発信器VCOの初期電圧を簡易に生成できる。   As described above, also in this embodiment, the same effect as that of the above-described embodiment can be obtained. Further, in this embodiment, the voltage generated by the voltage generator VG1 is set as the initial voltage of the voltage controlled oscillator VCO. Thereby, in this embodiment, the initial voltage of the voltage controlled oscillator VCO can be easily generated regardless of the characteristics of each element of the charge pump circuit CP2.

図14は、別の実施形態におけるPLL回路10の一例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。なお、図14の二重丸の意味は、図10と同じである。この実施形態のPLL回路10では、図10に示したPLL回路10に選択部SELが設けられ、電圧供給部VS4の代わりに電圧供給部VS5が設けられている。PLL回路10のその他の構成は、図10−図13で説明した実施形態と同じである。なお、図14では、図を見やすくするために、電圧供給部VS5(より詳細には、電圧生成部VG2)内の各スイッチSW(SW10、SW11、SW12、SW20、SW21、SW22)のオン/オフを制御する信号を受ける制御端子の記載を省略している。   FIG. 14 shows an example of the PLL circuit 10 in another embodiment. The same elements as those described in the above-described embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted. The meaning of the double circle in FIG. 14 is the same as that in FIG. In the PLL circuit 10 of this embodiment, a selection unit SEL is provided in the PLL circuit 10 shown in FIG. 10, and a voltage supply unit VS5 is provided instead of the voltage supply unit VS4. Other configurations of the PLL circuit 10 are the same as those in the embodiment described with reference to FIGS. In FIG. 14, in order to make the drawing easier to see, each switch SW (SW10, SW11, SW12, SW20, SW21, SW22) in the voltage supply unit VS5 (more specifically, the voltage generation unit VG2) is turned on / off. The description of the control terminal that receives the signal for controlling is omitted.

電圧供給部VS5は、電圧生成部VG1の代わりに電圧生成部VG2を有している。電圧供給部VS5のその他の構成は、電圧供給部VS4と同じである。例えば、電圧供給部VS5は、選択部SELから受けた信号に基づいて、出力端子VRの電圧を設定する。出力端子VRの電圧は、電圧生成部VG2で生成される。   The voltage supply unit VS5 has a voltage generation unit VG2 instead of the voltage generation unit VG1. The other configuration of the voltage supply unit VS5 is the same as that of the voltage supply unit VS4. For example, the voltage supply unit VS5 sets the voltage of the output terminal VR based on the signal received from the selection unit SEL. The voltage of the output terminal VR is generated by the voltage generator VG2.

電圧生成部VG2は、例えば、内部電源線と出力端子VRとの間に配置された可変抵抗と、出力端子VRと接地線との間に配置された可変抵抗とを有している。可変抵抗は、例えば、抵抗およびスイッチが直列に接続されたペアを、複数有している。例えば、電圧生成部VG2では、内部電源線と出力端子VRとの間に、抵抗R10およびスイッチSW10のペアと、抵抗R11およびスイッチSW11のペアと、抵抗R12およびスイッチSW12のペアとが並列に接続されている。さらに、出力端子VRと接地線との間に、スイッチSW20および抵抗R20のペアと、スイッチSW21および抵抗R21のペアと、スイッチSW22および抵抗R22のペアとが並列に接続されている。なお、抵抗およびスイッチのペアの数は、この例に限定されない。   The voltage generator VG2 includes, for example, a variable resistor disposed between the internal power supply line and the output terminal VR, and a variable resistor disposed between the output terminal VR and the ground line. The variable resistor has, for example, a plurality of pairs in which resistors and switches are connected in series. For example, in the voltage generator VG2, a pair of the resistor R10 and the switch SW10, a pair of the resistor R11 and the switch SW11, and a pair of the resistor R12 and the switch SW12 are connected in parallel between the internal power supply line and the output terminal VR. Has been. Further, a pair of the switch SW20 and the resistor R20, a pair of the switch SW21 and the resistor R21, and a pair of the switch SW22 and the resistor R22 are connected in parallel between the output terminal VR and the ground line. The number of resistors and switch pairs is not limited to this example.

電圧生成部VG2で生成される電圧(出力端子VRの電圧)は、例えば、内部電源線と出力端子VRとの間の抵抗と、出力端子VRと接地線との間の抵抗との比を変更することにより、可変に設定される。例えば、内部電源線と出力端子VRとの間の抵抗は、電圧生成部VG2内の抵抗R10、R11、R12の組み合わせを変更することにより、可変に設定される。また、出力端子VRと接地線との間の抵抗は、電圧生成部VG2内の抵抗R20、R21、R22の組み合わせを変更することにより、可変に設定される。   The voltage generated by the voltage generator VG2 (the voltage at the output terminal VR) changes, for example, the ratio between the resistance between the internal power supply line and the output terminal VR and the resistance between the output terminal VR and the ground line By doing so, it is set variably. For example, the resistance between the internal power supply line and the output terminal VR is variably set by changing the combination of the resistors R10, R11, and R12 in the voltage generation unit VG2. Further, the resistance between the output terminal VR and the ground line is variably set by changing the combination of the resistors R20, R21, and R22 in the voltage generator VG2.

なお、抵抗R10、R11、R12の組み合わせは、スイッチSW10、SW11、SW12のオン/オフの制御により、変更される。また、抵抗R10、R11、R12の組み合わせは、スイッチSW20、SW21、SW22のオン/オフの制御により、変更される。すなわち、出力端子VRの電圧は、スイッチSW10、SW11、SW12、SW20、SW21、SW22のオン/オフを制御することにより、可変に設定される。   The combination of the resistors R10, R11, and R12 is changed by controlling on / off of the switches SW10, SW11, and SW12. Further, the combination of the resistors R10, R11, and R12 is changed by controlling on / off of the switches SW20, SW21, and SW22. That is, the voltage of the output terminal VR is variably set by controlling on / off of the switches SW10, SW11, SW12, SW20, SW21, and SW22.

分周器DIVは、電圧制御発信器VCOと位相比較器PFDとの間に配置されている。例えば、分周器DIVは、入力端子DINFで受けた信号が示す分周比で、入力端子CINで受けた信号を分周する。そして、分周器DIVは、分周した信号を出力端子COUTから出力する。例えば、分周器DIVの入力端子CINは、電圧制御発信器VCOの出力端子SOUTに接続され、分周器DIVの出力端子COUTは、位相比較器PFDの入力端子FBに接続されている。   The frequency divider DIV is arranged between the voltage control oscillator VCO and the phase comparator PFD. For example, the frequency divider DIV divides the signal received at the input terminal CIN at a frequency dividing ratio indicated by the signal received at the input terminal DINF. Then, the frequency divider DIV outputs the frequency-divided signal from the output terminal COUT. For example, the input terminal CIN of the frequency divider DIV is connected to the output terminal SOUT of the voltage controlled oscillator VCO, and the output terminal COUT of the frequency divider DIV is connected to the input terminal FB of the phase comparator PFD.

すなわち、分周器DIVは、電圧制御発信器VCOの出力信号を所定の分周比で分周し、分周した信号を位相比較器PFDに出力する。これにより、PLL回路10は、出力信号(電圧制御発信器VCOの出力信号)の周波数が基準信号(位相比較器PFDの入力端子CKで受ける信号)の周波数より高いときにも、出力信号の位相を基準信号の位相に同期させることができる。   That is, the frequency divider DIV divides the output signal of the voltage control oscillator VCO by a predetermined frequency dividing ratio, and outputs the divided signal to the phase comparator PFD. As a result, the PLL circuit 10 allows the phase of the output signal even when the frequency of the output signal (the output signal of the voltage controlled oscillator VCO) is higher than the frequency of the reference signal (the signal received at the input terminal CK of the phase comparator PFD). Can be synchronized with the phase of the reference signal.

選択部SELは、例えば、電圧生成部VG2内の抵抗(R10−R12、R20−R22)の組み合わせを示す信号を、入力端子SINFで受けた信号が示す分周比に基づいて生成する。例えば、選択部SELの入力端子SINFは、分周器DIVの入力端子DINFに接続されている。なお、選択部SELは、分周比を示す信号の代わりに、電圧制御発信器VCOの出力信号の目標周波数を示す信号を受けてもよい。   For example, the selection unit SEL generates a signal indicating a combination of resistors (R10-R12, R20-R22) in the voltage generation unit VG2 based on the frequency division ratio indicated by the signal received at the input terminal SINF. For example, the input terminal SINF of the selection unit SEL is connected to the input terminal DINF of the frequency divider DIV. Note that the selection unit SEL may receive a signal indicating the target frequency of the output signal of the voltage controlled oscillator VCO instead of the signal indicating the frequency division ratio.

電圧生成部VG2内の抵抗(R10−R12、R20−R22)の組み合わせを示す信号は、例えば、各スイッチSW10、SW11、SW12、SW20、SW21、SW22をオンするかオフするかを示す信号である。この信号は、例えば、選択部SELの出力端子RESL1−RESL6からそれぞれ出力される。   The signal indicating the combination of the resistors (R10-R12, R20-R22) in the voltage generator VG2 is a signal indicating whether each switch SW10, SW11, SW12, SW20, SW21, SW22 is turned on or off, for example. . This signal is output from each of the output terminals RESL1 to RESL6 of the selection unit SEL, for example.

例えば、PLL回路10の出力信号(電圧制御発信器VCOの出力信号)の周波数が高いときには、分周器DIVの分周比は、PLL回路10の出力信号の周波数が低いときに比べて、大きく設定される。このため、出力端子VRの電圧は、分周器DIVの分周比が大きいとき(例えば、分周比が3のとき)には、分周器DIVの分周比が小さいとき(例えば、分周比が2のとき)に比べて、高く設定される。   For example, when the frequency of the output signal of the PLL circuit 10 (output signal of the voltage controlled oscillator VCO) is high, the frequency division ratio of the frequency divider DIV is larger than when the frequency of the output signal of the PLL circuit 10 is low. Is set. Therefore, the voltage at the output terminal VR is high when the frequency division ratio of the frequency divider DIV is small (for example, when the frequency division ratio is 3), for example, when the frequency division ratio of the frequency divider DIV is small (for example, It is set higher than when the circumferential ratio is 2.

したがって、選択部SELは、例えば、入力端子SINFで受けた信号が示す分周比が大きいときには、出力端子VRの電圧を高くする抵抗(R10−R12、R20−R22)の組み合わせを示す信号を、出力端子RESL1−RESL6から出力する。また、選択部SELは、例えば、入力端子SINFで受けた信号が示す分周比が小さいときには、出力端子VRの電圧を低くする抵抗(R10−R12、R20−R22)の組み合わせを示す信号を、出力端子RESL1−RESL6から出力する。   Therefore, for example, when the division ratio indicated by the signal received at the input terminal SINF is large, the selection unit SEL outputs a signal indicating a combination of resistors (R10-R12, R20-R22) that increase the voltage at the output terminal VR. Output from the output terminals RESL1-RESL6. For example, when the division ratio indicated by the signal received at the input terminal SINF is small, the selection unit SEL outputs a signal indicating a combination of resistors (R10-R12, R20-R22) that reduce the voltage at the output terminal VR. Output from the output terminals RESL1-RESL6.

これにより、電圧供給部VS5は、例えば、初期設定期間に、選択部SELから受けた信号に基づいて、出力端子VRの電圧を適切に設定できる。なお、初期設定期間におけるPLL回路10の動作は、電圧供給部VS5が選択部SELから受けた信号に基づいて出力端子VRの電圧を設定することを除いて、図12で説明したPLL回路10の動作と同じである。例えば、電圧供給部VS5は、初期設定期間に、第1スイッチSW1をオンし、第2スイッチSW2をオフし、第1電流源IS12および第2電流源IS22をオフする。また、通常動作期間におけるPLL回路10の動作は、分周器DIVにより分周された信号と基準信号との位相差が検出されることを除いて、図13で説明したPLL回路10の動作と同じである。   Thereby, the voltage supply unit VS5 can appropriately set the voltage of the output terminal VR based on the signal received from the selection unit SEL, for example, in the initial setting period. The operation of the PLL circuit 10 in the initial setting period is the same as that of the PLL circuit 10 described in FIG. 12 except that the voltage supply unit VS5 sets the voltage of the output terminal VR based on the signal received from the selection unit SEL. Same as operation. For example, in the initial setting period, the voltage supply unit VS5 turns on the first switch SW1, turns off the second switch SW2, and turns off the first current source IS12 and the second current source IS22. The operation of the PLL circuit 10 during the normal operation period is the same as the operation of the PLL circuit 10 described with reference to FIG. 13 except that a phase difference between the signal divided by the frequency divider DIV and the reference signal is detected. The same.

なお、電圧供給部VS5の構成は、この例に限定されない。例えば、出力端子VRは、チャージポンプ回路CP2のノードN2に接続されずに、ノードN3に接続されてもよい。この場合、電圧供給部VS5は、初期設定期間に、第1スイッチSW1をオフし、第2スイッチSW2をオンし、第1電流源IS12および第2電流源IS22をオフする。   The configuration of the voltage supply unit VS5 is not limited to this example. For example, the output terminal VR may be connected to the node N3 without being connected to the node N2 of the charge pump circuit CP2. In this case, the voltage supply unit VS5 turns off the first switch SW1, turns on the second switch SW2, and turns off the first current source IS12 and the second current source IS22 during the initial setting period.

また、例えば、スイッチSW20、SW21、SW22の抵抗R20、R21、R22に接続されていない方の端子は、ノードN2に接続されずに、ノードN3に接続されてもよい。この場合、電圧供給部VS5は、初期設定期間に、第1スイッチSW1および第2スイッチSW2をオンし、第1電流源IS12および第2電流源IS22をオフする。また、例えば、電圧生成部VG2は、電圧供給部VS5の外部に設けられてもよい。あるいは、出力端子VRの電圧は、抵抗分割以外の方法により可変に生成されてもよい。   For example, the terminal of the switches SW20, SW21, and SW22 that is not connected to the resistors R20, R21, and R22 may be connected to the node N3 without being connected to the node N2. In this case, the voltage supply unit VS5 turns on the first switch SW1 and the second switch SW2 and turns off the first current source IS12 and the second current source IS22 during the initial setting period. For example, the voltage generation unit VG2 may be provided outside the voltage supply unit VS5. Alternatively, the voltage at the output terminal VR may be variably generated by a method other than resistance division.

さらに、PLL回路10は、分周器DIVが省かれて構成されてもよい。すなわち、電圧制御発信器VCOの出力信号は、分周器DIVを介さずに、位相比較器PFDにフィードバックされてもよい。あるいは、分周器DIVの分周比は、固定されていてもよい。これらの場合、選択部SELは、例えば、電圧生成部VG2内の抵抗(R10−R12、R20−R22)の組み合わせを示す信号を、PLL回路10の出力信号(電圧制御発信器VCOの出力信号)の目標周波数に応じて生成する。また、図4−図9で説明したPLL回路10において、電圧制御発信器VCOの入力端子VCNTの初期電圧(制御電圧の初期電圧)を可変に設定してもよい。   Further, the PLL circuit 10 may be configured by omitting the frequency divider DIV. That is, the output signal of the voltage controlled oscillator VCO may be fed back to the phase comparator PFD without going through the frequency divider DIV. Alternatively, the frequency division ratio of the frequency divider DIV may be fixed. In these cases, the selection unit SEL outputs, for example, a signal indicating a combination of resistors (R10-R12, R20-R22) in the voltage generation unit VG2 as an output signal of the PLL circuit 10 (an output signal of the voltage control oscillator VCO). It generates according to the target frequency. Further, in the PLL circuit 10 described with reference to FIGS. 4 to 9, the initial voltage (initial voltage of the control voltage) of the input terminal VCNT of the voltage control oscillator VCO may be set variably.

例えば、図6に示した電圧供給部VS2は、電圧制御発信器VCOの出力信号の目標周波数に応じて、電流源IS12、IS22の制御端子の電圧をそれぞれ調整することにより、トランジスタMI1のオン抵抗とトランジスタMI2のオン抵抗との比を調整する。これにより、電圧制御発信器VCOの入力端子VCNTの初期電圧は、可変に設定される。また、例えば、図9に示した電圧供給部VS3は、電圧制御発信器VCOの出力信号の目標周波数に応じて、スイッチSW1、SW2の制御端子の電圧をそれぞれ調整することにより、トランジスタMS1のオン抵抗とトランジスタMS2のオン抵抗との比を調整する。これにより、電圧制御発信器VCOの入力端子VCNTの初期電圧は、可変に設定される。   For example, the voltage supply unit VS2 shown in FIG. 6 adjusts the voltages of the control terminals of the current sources IS12 and IS22 in accordance with the target frequency of the output signal of the voltage control oscillator VCO, whereby the on-resistance of the transistor MI1. And the ratio of the on-resistance of the transistor MI2. Thereby, the initial voltage of the input terminal VCNT of the voltage controlled oscillator VCO is set variably. Further, for example, the voltage supply unit VS3 illustrated in FIG. 9 adjusts the voltage of the control terminals of the switches SW1 and SW2 according to the target frequency of the output signal of the voltage control oscillator VCO, thereby turning on the transistor MS1. The ratio between the resistance and the on-resistance of the transistor MS2 is adjusted. Thereby, the initial voltage of the input terminal VCNT of the voltage controlled oscillator VCO is set variably.

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、電圧制御発信器VCOの入力端子VCNTに与える初期電圧を可変に設定できるため、PLL回路10の出力信号(電圧制御発信器VCOの出力信号)の目標周波数に応じた適切な初期電圧を、電圧制御発信器VCOの入力端子VCNTに与えることができる。これにより、この実施形態では、PLL回路10の出力信号の周波数が変更されたときにも、ロックアップタイムを短縮できる。   As described above, also in this embodiment, the same effect as that of the above-described embodiment can be obtained. Furthermore, in this embodiment, the initial voltage applied to the input terminal VCNT of the voltage controlled oscillator VCO can be variably set, so that it is appropriate for the target frequency of the output signal of the PLL circuit 10 (output signal of the voltage controlled oscillator VCO). Such an initial voltage can be applied to the input terminal VCNT of the voltage controlled oscillator VCO. Thereby, in this embodiment, even when the frequency of the output signal of the PLL circuit 10 is changed, the lockup time can be shortened.

以上の実施形態において説明した発明を整理して、付記として開示する。
(付記1)
制御電圧に応じた周波数の出力信号を生成する電圧制御発振器と、
前記出力信号を分周する分周器と、
基準信号と前記分周された出力信号との位相差を検出し、前記位相差に応じて第1検出信号および第2検出信号を生成する位相比較器と、
前記第1検出信号に基づいてオン/オフが制御される第1スイッチおよび前記第2検出信号に基づいてオン/オフが制御される第2スイッチを含み、前記制御電圧を調整するチャージポンプ回路と、
前記チャージポンプ回路により充放電される容量素子を含み、前記チャージポンプ回路の出力を平滑化して前記制御電圧を生成するローパスフィルタと、
前記電圧制御発振器に初期電圧を与える初期設定期間に、前記第1スイッチおよび前記第2スイッチの少なくとも一方をオンし、前記容量素子の充放電を制御することにより、前記制御電圧を前記初期電圧に設定する電圧供給部と
を備えていることを特徴とするPLL回路。
(付記2)
前記チャージポンプ回路は、
第1制御端子が受ける電圧により制御され、前記第1スイッチを介して前記容量素子を充電する第1電流源と、
第2制御端子が受ける電圧により制御され、前記第2スイッチを介して前記容量素子を放電する第2電流源とを有し、
前記電圧供給部は、前記初期設定期間に、前記第1スイッチおよび前記第2スイッチをオンするとともに、前記第1制御端子および前記第2制御端子に電圧をそれぞれ与えることにより、前記制御電圧を前記初期電圧に設定すること
を特徴とする付記1記載のPLL回路。
(付記3)
前記第1電流源は、前記第1制御端子の電圧をゲートで受けるMOSトランジスタを有し、
前記第2電流源は、前記第2制御端子の電圧をゲートで受けるMOSトランジスタを有し、
前記電圧供給部は、前記初期設定期間に、前記第1制御端子の電圧および前記第2制御端子の電圧をそれぞれ制御することにより、前記第1電流源および前記第2電流源のそれぞれのMOSトランジスタのオン抵抗を制御し、前記制御電圧を前記初期電圧に設定すること
を特徴とする付記2記載のPLL回路。
(付記4)
前記電圧供給部は、前記初期設定期間に、前記第1スイッチのオン/オフを制御する信号を受ける端子に第1調整電圧を与えるとともに、前記第2スイッチのオン/オフを制御する信号を受ける端子に第2調整電圧を与えることにより、前記第1スイッチおよび前記第2スイッチのオン抵抗を制御し、前記制御電圧を前記初期電圧に設定すること
を特徴とする付記1記載のPLL回路。
(付記5)
前記第1スイッチは、前記第1調整電圧をゲートで受けるMOSトランジスタを有し、
前記第2スイッチは、前記第2調整電圧をゲートで受けるMOSトランジスタを有していること
を特徴とする付記4記載のPLL回路。
(付記6)
前記チャージポンプ回路は、前記第1スイッチを介して前記容量素子を充電する第1電流源と、前記第2スイッチを介して前記容量素子を放電する第2電流源とを有し、
前記電圧供給部は、前記初期設定期間に、前記第1スイッチおよび前記第1電流源間のノードと、前記第2スイッチおよび前記第2電流源間のノードとの少なくとも一方のノードに、前記初期電圧を与え、前記第1スイッチおよび前記第2スイッチのうち、前記初期電圧が与えられたノードと前記容量素子との間に配置された方をオンし、前記制御電圧を前記初期電圧に設定すること
を特徴とする付記1記載のPLL回路。
(付記7)
前記電圧供給部は、前記電圧制御発振器の目標周波数に応じて、前記初期電圧を可変に設定すること
を特徴とする付記6記載のPLL回路。
(付記8)
前記電圧供給部は、前記電圧制御発振器の目標周波数に応じて、前記初期電圧を可変に設定すること
を特徴とする付記1ないし付記5のいずれか1項に記載のPLL回路。
(付記9)
前記チャージポンプ回路は、
第1制御端子が受ける電圧により制御され、前記第1スイッチを介して前記容量素子を充電する第1電流源と、
第2制御端子が受ける電圧により制御され、前記第2スイッチを介して前記容量素子を放電する第2電流源とを有し、
前記電圧供給部は、前記初期設定期間に、前記第1スイッチおよび前記第2スイッチをオンするとともに、前記電圧制御発振器の目標周波数に応じて、前記第1制御端子および前記第2制御端子の電圧をそれぞれ調整し、前記制御電圧の前記初期電圧を可変に設定すること
を特徴とする付記1記載のPLL回路。
(付記10)
前記電圧供給部は、前記初期設定期間に、前記電圧制御発振器の目標周波数に応じて、前記第1スイッチのオン/オフを制御する信号を受ける端子の電圧と、前記第2スイッチのオン/オフを制御する信号を受ける端子の電圧とをそれぞれ調整することにより、前記第1スイッチのオン抵抗と前記第2スイッチのオン抵抗との比を調整し、前記制御電圧の前記初期電圧を可変に設定すること
を特徴とする付記1記載のPLL回路。
(付記11)
基準信号に基づく周波数の出力信号を生成するPLL回路を備え、
前記PLL回路は、
制御電圧に応じた周波数の前記出力信号を生成する電圧制御発振器と、
前記出力信号を分周する分周器と、
前記基準信号と前記分周された出力信号との位相差を検出し、前記位相差に応じて第1検出信号および第2検出信号を生成する位相比較器と、
前記第1検出信号に基づいてオン/オフが制御される第1スイッチおよび前記第2検出信号に基づいてオン/オフが制御される第2スイッチを含み、前記制御電圧を調整するチャージポンプ回路と、
前記チャージポンプ回路により充放電される容量素子を含み、前記チャージポンプ回路の出力を平滑化して前記制御電圧を生成するローパスフィルタと、
前記電圧制御発振器に初期電圧を与える初期設定期間に、前記第1スイッチおよび前記第2スイッチの少なくとも一方をオンし、前記容量素子の充放電を制御することにより、前記制御電圧を前記初期電圧に設定する電圧供給部とを備えている
ことを特徴とする半導体装置。
The invention described in the above embodiments is organized and disclosed as an appendix.
(Appendix 1)
A voltage controlled oscillator that generates an output signal having a frequency according to the control voltage;
A frequency divider for dividing the output signal;
A phase comparator that detects a phase difference between a reference signal and the divided output signal, and generates a first detection signal and a second detection signal according to the phase difference;
A charge pump circuit for adjusting the control voltage, comprising: a first switch whose on / off is controlled based on the first detection signal; and a second switch whose on / off is controlled based on the second detection signal; ,
A low-pass filter that includes a capacitive element that is charged and discharged by the charge pump circuit, and that generates the control voltage by smoothing the output of the charge pump circuit;
During an initial setting period in which an initial voltage is applied to the voltage controlled oscillator, at least one of the first switch and the second switch is turned on to control charging / discharging of the capacitive element, thereby changing the control voltage to the initial voltage. And a voltage supply unit to be set.
(Appendix 2)
The charge pump circuit
A first current source controlled by a voltage received by the first control terminal and charging the capacitive element via the first switch;
A second current source controlled by a voltage received by the second control terminal and discharging the capacitive element via the second switch;
The voltage supply unit turns on the first switch and the second switch during the initial setting period, and supplies the control voltage to the first control terminal and the second control terminal, respectively. The PLL circuit according to appendix 1, wherein the PLL circuit is set to an initial voltage.
(Appendix 3)
The first current source includes a MOS transistor that receives a voltage of the first control terminal at a gate;
The second current source has a MOS transistor that receives the voltage of the second control terminal at the gate,
The voltage supply unit controls the voltage of the first control terminal and the voltage of the second control terminal, respectively, during the initial setting period, so that the respective MOS transistors of the first current source and the second current source 3. The PLL circuit according to appendix 2, wherein the on-resistance is controlled and the control voltage is set to the initial voltage.
(Appendix 4)
The voltage supply unit applies a first adjustment voltage to a terminal that receives a signal for controlling on / off of the first switch and a signal for controlling on / off of the second switch during the initial setting period. The PLL circuit according to appendix 1, wherein an on-resistance of the first switch and the second switch is controlled by applying a second adjustment voltage to a terminal, and the control voltage is set to the initial voltage.
(Appendix 5)
The first switch includes a MOS transistor that receives the first adjustment voltage at a gate;
The PLL circuit according to claim 4, wherein the second switch includes a MOS transistor that receives the second adjustment voltage at a gate.
(Appendix 6)
The charge pump circuit includes a first current source that charges the capacitive element via the first switch, and a second current source that discharges the capacitive element via the second switch;
In the initial setting period, the voltage supply unit includes the initial voltage at least one of a node between the first switch and the first current source and a node between the second switch and the second current source. A voltage is applied, and one of the first switch and the second switch that is disposed between the node to which the initial voltage is applied and the capacitive element is turned on, and the control voltage is set to the initial voltage. The PLL circuit according to supplementary note 1, characterized by:
(Appendix 7)
The PLL circuit according to claim 6, wherein the voltage supply unit variably sets the initial voltage according to a target frequency of the voltage controlled oscillator.
(Appendix 8)
The PLL circuit according to any one of appendices 1 to 5, wherein the voltage supply unit variably sets the initial voltage according to a target frequency of the voltage controlled oscillator.
(Appendix 9)
The charge pump circuit
A first current source controlled by a voltage received by the first control terminal and charging the capacitive element via the first switch;
A second current source controlled by a voltage received by the second control terminal and discharging the capacitive element via the second switch;
The voltage supply unit turns on the first switch and the second switch during the initial setting period, and the voltages of the first control terminal and the second control terminal according to a target frequency of the voltage controlled oscillator. The PLL circuit according to claim 1, wherein the initial voltage of the control voltage is variably set.
(Appendix 10)
In the initial setting period, the voltage supply unit includes a voltage at a terminal that receives a signal for controlling on / off of the first switch according to a target frequency of the voltage controlled oscillator, and on / off of the second switch. The ratio of the on-resistance of the first switch to the on-resistance of the second switch is adjusted by adjusting the voltage of the terminal that receives the signal for controlling the control, and the initial voltage of the control voltage is variably set. The PLL circuit according to appendix 1, wherein:
(Appendix 11)
A PLL circuit that generates an output signal having a frequency based on the reference signal;
The PLL circuit includes:
A voltage controlled oscillator that generates the output signal having a frequency according to a control voltage;
A frequency divider for dividing the output signal;
A phase comparator that detects a phase difference between the reference signal and the divided output signal and generates a first detection signal and a second detection signal according to the phase difference;
A charge pump circuit for adjusting the control voltage, comprising: a first switch whose on / off is controlled based on the first detection signal; and a second switch whose on / off is controlled based on the second detection signal; ,
A low-pass filter that includes a capacitive element that is charged and discharged by the charge pump circuit, and that generates the control voltage by smoothing the output of the charge pump circuit;
During an initial setting period in which an initial voltage is applied to the voltage controlled oscillator, at least one of the first switch and the second switch is turned on to control charging / discharging of the capacitive element, thereby changing the control voltage to the initial voltage. A semiconductor device comprising: a voltage supply unit to be set.

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。   From the above detailed description, features and advantages of the embodiments will become apparent. This is intended to cover the features and advantages of the embodiments described above without departing from the spirit and scope of the claims. Further, any person having ordinary knowledge in the technical field should be able to easily come up with any improvements and modifications, and there is no intention to limit the scope of the embodiments having the invention to those described above. It is also possible to rely on suitable improvements and equivalents within the scope disclosed in.

10‥PLL回路;C1‥容量素子;CP1、CP2‥チャージポンプ回路;DIV‥分周器;IS10、IS12、IS20、IS22‥電流源;LPF‥ローパスフィルタ;MI1、MI2、MS1、MS2‥MOSトランジスタ;PFD‥位相比較器;R1、R10−R12、R20−R22‥抵抗;SEL‥選択部;SW1、SW2、SW10−SW12、SW20−SW22‥スイッチ;VG1、VG2‥電圧供給部;VS1−VS5‥電圧供給部   DESCRIPTION OF SYMBOLS 10 ... PLL circuit; C1 ... Capacitance element; CP1, CP2 ... Charge pump circuit; DIV ... Divider; IS10, IS12, IS20, IS22 ... Current source; LPF ... Low pass filter; MI1, MI2, MS1, MS2 ... MOS transistor PFD, phase comparator, R1, R10-R12, R20-R22, resistance, SEL, selection unit, SW1, SW2, SW10-SW12, SW20-SW22, switch, VG1, VG2, voltage supply unit, VS1-VS5,. Voltage supply

Claims (3)

制御電圧に応じた周波数の出力信号を生成する電圧制御発振器と、
前記出力信号を分周する分周器と、
基準信号と分周された出力信号との位相差を検出し、前記位相差に応じて第1検出信号および第2検出信号を生成する位相比較器と、
前記第1検出信号に基づいてオン/オフが制御される第1スイッチおよび前記第2検出信号に基づいてオン/オフが制御される第2スイッチを含み、前記制御電圧を調整するチャージポンプ回路と、
前記チャージポンプ回路により充放電される容量素子を含み、前記チャージポンプ回路の出力を平滑化して前記制御電圧を生成するローパスフィルタと、
前記電圧制御発振器に初期電圧を与える初期設定期間に、前記第1スイッチおよび前記第2スイッチの少なくとも一方をオンし、前記容量素子の充放電を制御することにより、前記制御電圧を前記初期電圧に設定する電圧供給部とを備え、
前記チャージポンプ回路は、前記第1スイッチを介して前記容量素子を充電する第1電流源と、前記第2スイッチを介して前記容量素子を放電する第2電流源とを有し、
前記電圧供給部は、前記初期設定期間に、前記第1スイッチおよび前記第1電流源間のノードと、前記第2スイッチおよび前記第2電流源間のノードとの少なくとも一方のノードに、前記初期電圧を与え、前記第1スイッチおよび前記第2スイッチのうち、前記初期電圧が与えられたノードと前記容量素子との間に配置された方をオンし、前記制御電圧を前記初期電圧に設定する
ことを特徴とするPLL回路。
A voltage controlled oscillator that generates an output signal having a frequency according to the control voltage;
A frequency divider for dividing the output signal;
A phase comparator that detects a phase difference between the reference signal and the divided output signal, and generates a first detection signal and a second detection signal according to the phase difference;
A charge pump circuit for adjusting the control voltage, comprising: a first switch whose on / off is controlled based on the first detection signal; and a second switch whose on / off is controlled based on the second detection signal; ,
A low-pass filter that includes a capacitive element that is charged and discharged by the charge pump circuit, and that generates the control voltage by smoothing the output of the charge pump circuit;
During an initial setting period in which an initial voltage is applied to the voltage controlled oscillator, at least one of the first switch and the second switch is turned on to control charging / discharging of the capacitive element, thereby changing the control voltage to the initial voltage. A voltage supply unit to be set,
The charge pump circuit includes a first current source that charges the capacitive element via the first switch, and a second current source that discharges the capacitive element via the second switch;
In the initial setting period, the voltage supply unit includes the initial voltage at least one of a node between the first switch and the first current source and a node between the second switch and the second current source. A voltage is applied, and one of the first switch and the second switch that is disposed between the node to which the initial voltage is applied and the capacitive element is turned on, and the control voltage is set to the initial voltage. A PLL circuit characterized by that.
前記電圧供給部は、前記電圧制御発振器の目標周波数に応じて、前記初期電圧を可変に設定する
ことを特徴とする請求項1記載のPLL回路。
The PLL circuit according to claim 1, wherein the voltage supply unit variably sets the initial voltage according to a target frequency of the voltage controlled oscillator.
基準信号に基づく周波数の出力信号を生成するPLL回路を備え、
前記PLL回路は、
制御電圧に応じた周波数の前記出力信号を生成する電圧制御発振器と、
前記出力信号を分周する分周器と、
前記基準信号と分周された出力信号との位相差を検出し、前記位相差に応じて第1検出信号および第2検出信号を生成する位相比較器と、
前記第1検出信号に基づいてオン/オフが制御される第1スイッチおよび前記第2検出信号に基づいてオン/オフが制御される第2スイッチを含み、前記制御電圧を調整するチャージポンプ回路と、
前記チャージポンプ回路により充放電される容量素子を含み、前記チャージポンプ回路の出力を平滑化して前記制御電圧を生成するローパスフィルタと、
前記電圧制御発振器に初期電圧を与える初期設定期間に、前記第1スイッチおよび前記第2スイッチの少なくとも一方をオンし、前記容量素子の充放電を制御することにより、前記制御電圧を前記初期電圧に設定する電圧供給部とを備え、
前記チャージポンプ回路は、前記第1スイッチを介して前記容量素子を充電する第1電流源と、前記第2スイッチを介して前記容量素子を放電する第2電流源とを有し、
前記電圧供給部は、前記初期設定期間に、前記第1スイッチおよび前記第1電流源間のノードと、前記第2スイッチおよび前記第2電流源間のノードとの少なくとも一方のノードに、前記初期電圧を与え、前記第1スイッチおよび前記第2スイッチのうち、前記初期電圧が与えられたノードと前記容量素子との間に配置された方をオンし、前記制御電圧を前記初期電圧に設定する
ことを特徴とする半導体装置。
A PLL circuit that generates an output signal having a frequency based on the reference signal;
The PLL circuit includes:
A voltage controlled oscillator that generates the output signal having a frequency according to a control voltage;
A frequency divider for dividing the output signal;
A phase comparator that detects a phase difference between the reference signal and the divided output signal and generates a first detection signal and a second detection signal according to the phase difference;
A charge pump circuit for adjusting the control voltage, comprising: a first switch whose on / off is controlled based on the first detection signal; and a second switch whose on / off is controlled based on the second detection signal; ,
A low-pass filter that includes a capacitive element that is charged and discharged by the charge pump circuit, and that generates the control voltage by smoothing the output of the charge pump circuit;
During an initial setting period in which an initial voltage is applied to the voltage controlled oscillator, at least one of the first switch and the second switch is turned on to control charging / discharging of the capacitive element, thereby changing the control voltage to the initial voltage. A voltage supply unit to be set,
The charge pump circuit includes a first current source that charges the capacitive element via the first switch, and a second current source that discharges the capacitive element via the second switch;
In the initial setting period, the voltage supply unit includes the initial voltage at least one of a node between the first switch and the first current source and a node between the second switch and the second current source. A voltage is applied, and one of the first switch and the second switch that is disposed between the node to which the initial voltage is applied and the capacitive element is turned on, and the control voltage is set to the initial voltage. A semiconductor device.
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