JP5520192B2 - Voltage-current converter - Google Patents

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Description

本発明は、差動入力電圧を受け取って、その入力電圧に応じた出力電流に変換する電圧電流変換回路に関するものである。   The present invention relates to a voltage / current conversion circuit that receives a differential input voltage and converts it into an output current corresponding to the input voltage.

図１３は、従来の電圧電流変換回路の構成を表す一例の回路図である。同図に示す電圧電流変換回路２０は、特許文献１に開示されたものであり、入力デバイスとなる差動対のＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）Ｍ１，Ｍ２と、負荷抵抗のＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）Ｍ３，Ｍ４と、電流源のＮＭＯＳＭ５とによって構成されている。   FIG. 13 is an example circuit diagram illustrating a configuration of a conventional voltage-current converter circuit. The voltage-current conversion circuit 20 shown in the figure is disclosed in Patent Document 1, and is a differential pair of N-type MOS transistors (hereinafter referred to as NMOS) M1 and M2, which are input devices, and a load resistor P-type. MOS transistors (hereinafter referred to as PMOS) M3 and M4 and a current source NMOS M5 are configured.

ＰＭＯＳＭ３，Ｍ４のソースは電源ＶＤＤに接続され、ゲートは、それぞれ自分自身のドレインに接続（ダイオード接続）されている。ＮＭＯＳＭ１，Ｍ２のソースはＮＭＯＳＭ５のドレインに接続され、ドレインは、それぞれＰＭＯＳＭ３，Ｍ４のドレインに接続され、ゲートには、それぞれ差動入力電圧ＩＮＮ，ＩＮＰが入力されている。ＮＭＯＳＭ５のソースはグランドに接続され、ゲートにはバイアス電圧Ｖｂが入力されている。   The sources of the PMOS M3 and M4 are connected to the power supply VDD, and the gates are connected to their own drains (diode connection). The sources of NMOS M1 and M2 are connected to the drain of NMOS M5, the drains are connected to the drains of PMOS M3 and M4, respectively, and differential input voltages INN and INP are input to the gates, respectively. The source of the NMOS M5 is connected to the ground, and the bias voltage Vb is input to the gate.

電流電圧変換回路２０では、ＮＭＯＳＭ５のゲートにバイアス電圧Ｖｂが供給される。これにより、ＮＭＯＳＭ５には、バイアス電圧Ｖｂに応じた定電流Ｉｓｓが流れる。   In the current-voltage conversion circuit 20, the bias voltage Vb is supplied to the gate of the NMOS M5. Thereby, a constant current Iss corresponding to the bias voltage Vb flows through the NMOS M5.

ここで、ＮＭＯＳＭ１，Ｍ２のソース電圧をＶｓ１とし、ＰＭＯＳＭ３およびＮＭＯＳＭ１を介して流れる電流をＩ１、ＰＭＯＳＭ４およびＮＭＯＳＭ２を介して流れる電流をＩ２とする。   Here, the source voltage of the NMOSs M1 and M2 is Vs1, the current flowing through the PMOS M3 and the NMOS M1 is I1, and the current flowing through the PMOS M4 and the NMOS M2 is I2.

差動入力電圧ＩＮＰ（＝ｖｉｎ），ＩＮＮ（＝ＶＤＤ−ｖｉｎ）は、入力電圧ｖｉｎ＝０Ｖ（グランド電圧）からＶＤＤ（電源電圧）の範囲でダイナミックに変化する。差動入力電圧ＩＮＮ，ＩＮＰが変化すると、それぞれＮＭＯＳＭ１，Ｍ２のオン状態（オン抵抗）が変化して、電流Ｉ１と電流Ｉ２の割合が変化する（ただし、Ｉ１＋Ｉ２＝Ｉｓｓ）。   The differential input voltages INP (= vin) and INN (= VDD−vin) dynamically change in the range of the input voltage vin = 0 V (ground voltage) to VDD (power supply voltage). When the differential input voltages INN and INP change, the on-states (on resistance) of the NMOSs M1 and M2 change, and the ratio between the current I1 and the current I2 changes (where I1 + I2 = Iss).

電圧電流変換回路２０からは、図１５のグラフに示すように、ＰＭＯＳＭ３のソース−ドレイン間に流れる電流Ｉ１が、差動入力電圧ＩＮＰ，ＩＮＮに対応する出力電流Ｉ＿ｏｕｔ１として出力される。出力電流Ｉ＿ｏｕｔ１は、例えば、ＰＭＯＳＭ３をミラー基とするカレントミラー回路（図示省略）により、カレントミラー回路を構成するミラー先のＰＭＯＳにミラーして次段の回路等に分配される。   As shown in the graph of FIG. 15, the voltage-current conversion circuit 20 outputs a current I1 flowing between the source and drain of the PMOS M3 as an output current I_out1 corresponding to the differential input voltages INP and INN. The output current I_out1 is, for example, mirrored on the mirror-destination PMOS constituting the current mirror circuit by a current mirror circuit (not shown) using the PMOS M3 as a mirror group and distributed to the next stage circuit and the like.

上記電圧電流変換回路２０は、図１５のグラフに示すように、電圧電流変換特性として、差動入力電圧ＩＮＰ，ＩＮＮに対して出力電流Ｉ＿ｏｕｔ１が線形に変化する領域（線形領域）と、差動入力電圧ＩＮＰ，ＩＮＮが変化しても出力電流Ｉ＿ｏｕｔ１が変化しない領域（不感帯領域）を持つ。この不感帯領域を削減するために、例えば、図１４に示すような電圧電流変換回路２２が特許文献２によって提案されている。   As shown in the graph of FIG. 15, the voltage-current conversion circuit 20 has a voltage-current conversion characteristic in which the output current I_out1 varies linearly with respect to the differential input voltages INP and INN (linear region), and differential There is a region (dead zone) where the output current I_out1 does not change even if the input voltages INP and INN change. In order to reduce the dead zone region, for example, Patent Document 2 proposes a voltage-current conversion circuit 22 as shown in FIG.

図１４に示す電圧電流変換回路２２は、図１３に示す電圧電流変換回路２０において、さらに、もう１つ別の入力デバイスとなる差動対のＮＭＯＳＭ７，Ｍ８と、電流源のＮＭＯＳＭ９とを備えたものである。ここで、差動対のＮＭＯＳＭ１，Ｍ２およびＮＭＯＳＭ７，Ｍ８のアスペクト比は、Ｍ１：Ｍ２＝Ｍ７：Ｍ８＝１：Ｋに設定されている。   A voltage-current conversion circuit 22 shown in FIG. 14 is further provided with a differential pair of NMOS M7 and M8, which are another input device, and an NMOS M9, which is a current source, in the voltage-current conversion circuit 20 shown in FIG. Is. Here, the aspect ratios of the differential pairs NMOS M1, M2 and NMOS M7, M8 are set to M1: M2 = M7: M8 = 1: K.

ＮＭＯＳＭ１，Ｍ２、ＰＭＯＳＭ３，Ｍ４およびＮＭＯＳＭ５からなる回路の構成は、図１３に示す電圧電流変換回路２０と同じである。ＮＭＯＳＭ７，Ｍ８のソースはＮＭＯＳＭ９のドレインに接続され、ドレインは、それぞれＰＭＯＳＭ４，Ｍ３のドレインに接続され、ゲートには、それぞれ差動入力電圧ＩＮＰ，ＩＮＮが入力されている。ＮＭＯＳＭ９のソースはグランドに接続され、ゲートにはバイアス電圧Ｖｂが入力されている。   The configuration of the circuit composed of NMOS M1, M2, PMOS M3, M4 and NMOS M5 is the same as that of the voltage-current conversion circuit 20 shown in FIG. The sources of the NMOSs M7 and M8 are connected to the drain of the NMOS M9, the drains are connected to the drains of the PMOSs M4 and M3, respectively, and the differential input voltages INP and INN are input to the gates, respectively. The source of the NMOS M9 is connected to the ground, and the bias voltage Vb is input to the gate.

電圧電流変換回路２２において、図１４中左側の差動対を第１の差動対とし、右側の差動対を第２の差動対とする。電圧電流変換回路２２では、第１の差動対と同様に、第２の差動対において、ＮＭＯＳＭ９のゲートにバイアス電圧Ｖｂが供給される。これにより、ＮＭＯＳＭ９には、バイアス電圧Ｖｂに応じた定電流Ｉｓｓが流れる。   In the voltage-current conversion circuit 22, the left differential pair in FIG. 14 is a first differential pair, and the right differential pair is a second differential pair. In the voltage-current conversion circuit 22, the bias voltage Vb is supplied to the gate of the NMOS M9 in the second differential pair, similarly to the first differential pair. As a result, a constant current Iss corresponding to the bias voltage Vb flows through the NMOS M9.

ここで、ＮＭＯＳＭ１，Ｍ２のソース電圧をＶｓ２、ＮＭＯＳＭ７，Ｍ８のソース電圧をＶｓ３とし、ＰＭＯＳＭ３およびＮＭＯＳＭ１を介して流れる電流をＩ３、ＰＭＯＳＭ４およびＮＭＯＳＭ２を介して流れる電流をＩ４、ＰＭＯＳＭ４およびＮＭＯＳＭ７を介して流れる電流をＩ５、ＰＭＯＳＭ３およびＮＭＯＳＭ８を介して流れる電流をＩ６とする。   Here, the source voltage of NMOS M1 and M2 is Vs2, the source voltage of NMOS M7 and M8 is Vs3, the current flowing through PMOS M3 and NMOS M1 is I3, the current flowing through PMOS M4 and NMOS M2 is through I4, PMOS M4 and NMOS M7. The flowing current is I5, and the current flowing through the PMOS M3 and NMOS M8 is I6.

差動入力電圧ＩＮＮ，ＩＮＰが変化すると、それぞれ第１の差動対のＮＭＯＳＭ１，Ｍ２のオン状態が変化し、アスペクト比に応じて電流Ｉ３と電流Ｉ４の割合が変化するとともに（ただし、Ｉ３＋Ｉ４＝Ｉｓｓ）、それぞれ第２の差動対のＮＭＯＳＭ７，Ｍ８のオン状態が変化し、アスペクト比に応じて電流Ｉ５と電流Ｉ６の割合が変化する（ただし、Ｉ５＋Ｉ６＝Ｉｓｓ）。   When the differential input voltages INN and INP change, the on-states of the NMOSs M1 and M2 of the first differential pair change, respectively, and the ratio of the currents I3 and I4 changes according to the aspect ratio (where I3 + I4 = Iss), the ON states of the NMOSs M7 and M8 of the second differential pair change, respectively, and the ratio of the currents I5 and I6 changes according to the aspect ratio (where I5 + I6 = Iss).

そして、電圧電流変換回路２２からは、図１５のグラフに示すように、ＰＭＯＳＭ３のソース−ドレイン間に流れる電流Ｉ３＋Ｉ６が、差動入力電圧ＩＮＰ，ＩＮＮに対応する出力電流Ｉ＿ｏｕｔ２として出力される。   Then, as shown in the graph of FIG. 15, the current I3 + I6 flowing between the source and the drain of the PMOS M3 is output from the voltage / current conversion circuit 22 as an output current I_out2 corresponding to the differential input voltages INP and INN.

このように、電圧電流変換回路２２では、アスペクト比が異なる２つの差動対の入力デバイスを使用することにより、差動対のソース電圧Ｖｓ２，Ｖｓ３の特性が異なり、差動入力電圧ＩＮＰ，ＩＮＮに対して異なる閾値を持つ電流Ｉ３と電流Ｉ６を発生させることができる。これにより、差動入力電圧ＩＮＰ，ＩＮＮに対して幅広いレンジで変化するトータルの出力電流Ｉ＿ｏｕｔ２を発生させることを可能としている。   As described above, in the voltage-current conversion circuit 22, by using two differential pair input devices having different aspect ratios, the characteristics of the source voltages Vs2 and Vs3 of the differential pair are different, and the differential input voltages INP and INN are different. Current I3 and current I6 having different threshold values can be generated. This makes it possible to generate a total output current I_out2 that varies in a wide range with respect to the differential input voltages INP and INN.

図１５は、従来の電圧電流変換回路の電圧電流変換特性を表す一例のグラフである。このグラフは、図１３および図１４に示す電圧電流変換回路２０，２２について、ＳＰＩＣＥシミュレーションを行って得られた電圧電流変換特性の結果である。グラフの横軸は差動入力電圧ＩＮＰ（＝ｖｉｎ）（Ｖ）、縦軸は電流（Ａ）である。このグラフから、Ｉ＿ｏｕｔ１は差動入力電圧ＩＮＰが０．４５Ｖから０．７５Ｖの範囲で変化し、一方Ｉ＿ｏｕｔ２は差動入力電圧ＩＮＰが０．３５Ｖから０．８５Ｖの範囲で変化しており、図１４に示す電圧電流変換回路２２は、図１３に示す電圧電流変換回路２０と比べて、差動入力電圧ＩＮＰの変化に対して出力電流Ｉ＿ｏｕｔ２が変化する領域が拡大されていることが分かる。   FIG. 15 is a graph showing an example of voltage-current conversion characteristics of a conventional voltage-current conversion circuit. This graph is a result of voltage-current conversion characteristics obtained by performing SPICE simulation for the voltage-current conversion circuits 20 and 22 shown in FIGS. The horizontal axis of the graph is the differential input voltage INP (= vin) (V), and the vertical axis is the current (A). From this graph, I_out1 varies in the range of the differential input voltage INP from 0.45V to 0.75V, while I_out2 varies in the range of the differential input voltage INP from 0.35V to 0.85V. It can be seen that the voltage-current conversion circuit 22 shown in FIG. 14 has an enlarged region in which the output current I_out2 changes with respect to the change in the differential input voltage INP, compared to the voltage-current conversion circuit 20 shown in FIG.

しかしながら、図１４に示す電圧電流変換回路２２にも、入力レンジ（差動入力電圧の変化に対して出力電流が変化する領域）に限界が存在する、つまり、差動入力電圧の全ての入力電圧範囲で出力電流Ｉ＿ｏｕｔ２を変化させることができないという問題が依然として残っている。   However, the voltage-current conversion circuit 22 shown in FIG. 14 also has a limit in the input range (region in which the output current changes with respect to the change of the differential input voltage), that is, all the input voltages of the differential input voltage. There remains a problem that the output current I_out2 cannot be changed within the range.

特開２００２−７６７８７号公報JP 2002-76787 A 特開平１１−２１４９３５号公報JP-A-11-214935

本発明の目的は、０ＶからＶＤＤの範囲でダイナミックに変化する差動入力電圧の全ての入力電圧範囲において出力電流を変化させることができる電圧電流変換回路を提供することにある。   An object of the present invention is to provide a voltage-current conversion circuit capable of changing an output current in the entire input voltage range of a differential input voltage that dynamically changes in the range of 0 V to VDD.

上記目的を達成するために、本発明は、差動入力電圧を受け取って、その入力電圧に応じた出力電流に変換する電圧電流変換回路であって、
一方の端子が電源もしくはグランドの一方に接続された第１および第２の負荷抵抗と、一方の端子がグランドもしくは電源の他方に接続された第１および第２の電流源と、前記差動入力電圧によってオン／オフが制御される第１および第２の差動対とを備え、
前記第１の差動対は、それぞれ、前記第１および第２の負荷抵抗の他方の端子と前記第１の電流源の他方の端子との間に接続された第１および第２のＭＯＳトランジスタを備え、前記第２の差動対は、それぞれ、前記第１および第２の負荷抵抗の他方の端子と前記第２の電流源の他方の端子との間に接続された第３および第４のＭＯＳトランジスタを備え、
前記第１および第４のＭＯＳトランジスタのゲートには前記差動入力電圧の一方および他方が入力され、前記第２および第３のＭＯＳトランジスタのゲートにはバイアス電圧が入力され、
前記バイアス電圧は、前記差動入力電圧のそれぞれがグランド電圧から電源電圧の範囲で変化するとき、前記差動入力電圧のいずれかが電源電圧のときを除いて前記第２および第３のＭＯＳトランジスタの両方がオンする電圧に設定されていることを特徴とする電圧電流変換回路を提供するものである。 To achieve the above object, the present invention is a voltage-current conversion circuit that receives a differential input voltage and converts it into an output current corresponding to the input voltage,
First and second load resistors having one terminal connected to one of a power supply or a ground, first and second current sources having one terminal connected to the other of the ground or the power supply, and the differential input A first and a second differential pair whose on / off is controlled by a voltage;
The first differential pair includes first and second MOS transistors connected between the other terminals of the first and second load resistors and the other terminal of the first current source, respectively. And the second differential pair includes third and fourth terminals connected between the other terminal of the first and second load resistors and the other terminal of the second current source, respectively. With MOS transistors
One and the other of the differential input voltages are input to the gates of the first and fourth MOS transistors, and a bias voltage is input to the gates of the second and third MOS transistors,
The bias voltage is the second and third MOS transistors except that when each of the differential input voltages changes in a range from a ground voltage to a power supply voltage, any of the differential input voltages is a power supply voltage. The voltage-current conversion circuit is characterized in that both are set to voltages that turn on.

ここで、前記第１および第２の差動対の前記差動入力電圧が入力するＭＯＳトランジスタの閾値が、ＶＤＤ／２以下であることが好ましい。   Here, it is preferable that a threshold value of the MOS transistor to which the differential input voltage of the first and second differential pairs is input is VDD / 2 or less.

さらに、前記第１および第２の負荷抵抗と、前記第１の差動対と、前記第１の電流源とからなる回路のレプリカ回路によって構成され、前記バイアス電圧を生成するバイアス電圧生成回路を備えることが好ましい。   A bias voltage generating circuit configured to generate the bias voltage, the replica voltage circuit including a replica circuit of a circuit including the first and second load resistors, the first differential pair, and the first current source; It is preferable to provide.

また、前記バイアス電圧生成回路は、一方の端子が前記電源もしくはグランドの一方に接続された第３および第４の負荷抵抗と、一方の端子が前記グランドもしくは電源の他方に接続された第３の電流源と、第３の差動対とを備え、
前記第３の差動対は、それぞれ、前記第３および第４の負荷抵抗の他方の端子と前記第３の電流源の他方の端子との間に接続された第５および第６のＭＯＳトランジスタを備え、前記第５のＭＯＳトランジスタのゲートには電源電圧が入力され、前記第６のＭＯＳトランジスタのゲートは自分自身のドレインに接続され、前記第６のＭＯＳトランジスタのドレインの電圧が前記バイアス電圧として出力され、
さらに前記第３の電流源の電流をＪ：１（０＜Ｊ＜１）の比でミラーした電流を前記第４の負荷抵抗に流すカレントミラー回路を備えることが好ましい。 The bias voltage generating circuit includes a third and fourth load resistors having one terminal connected to one of the power supply and the ground, and a third terminal having one terminal connected to the other of the ground or the power supply. A current source and a third differential pair;
The third differential pair includes fifth and sixth MOS transistors connected between the other terminals of the third and fourth load resistors and the other terminal of the third current source, respectively. A power supply voltage is input to the gate of the fifth MOS transistor, the gate of the sixth MOS transistor is connected to its own drain, and the voltage of the drain of the sixth MOS transistor is the bias voltage. Is output as
Furthermore, it is preferable to provide a current mirror circuit for flowing a current obtained by mirroring the current of the third current source at a ratio of J: 1 (0 <J <1) to the fourth load resistor.

また、前記第１の負荷抵抗は、電源と前記第１および第３のＭＯＳトランジスタのドレインとの間に接続され、ゲートが自分自身のドレインに接続されたＰＭＯＳであり、前記第２の負荷抵抗は、電源と前記第２および第４のＭＯＳトランジスタのドレインとの間に接続され、ゲートが自分自身のドレインに接続されたＰＭＯＳであり、
前記第１の電流源は、前記第１および第２のＭＯＳトランジスタのソースとグランドとの間に接続されたＮＭＯＳであり、前記第２の電流源は、前記第３および第４のＭＯＳトランジスタのソースとグランドとの間に接続されたＮＭＯＳであり、前記第１および第２の電流源のＮＭＯＳのゲートに第２のバイアス電圧が入力され、
前記第１、第２、第３および第４のＭＯＳトランジスタはＮＭＯＳであることが好ましい。 The first load resistor is a PMOS connected between a power supply and the drains of the first and third MOS transistors, and a gate connected to its own drain, and the second load resistor Is a PMOS connected between the power supply and the drains of the second and fourth MOS transistors, with the gate connected to its own drain;
The first current source is an NMOS connected between the sources of the first and second MOS transistors and the ground, and the second current source is the third and fourth MOS transistors. An NMOS connected between a source and a ground, and a second bias voltage is input to the NMOS gates of the first and second current sources;
The first, second, third and fourth MOS transistors are preferably NMOS.

また、前記第３の負荷抵抗は、電源と前記第５のＭＯＳトランジスタのドレインとの間に接続され、ゲートが自分自身のドレインに接続されたＰＭＯＳであり、前記第４の負荷抵抗は、電源と前記第６のＭＯＳトランジスタのドレインとの間に接続されたＰＭＯＳであり、
前記第３の電流源は、前記第５および第６のＭＯＳトランジスタのソースとグランドとの間に接続されたＮＭＯＳであり、第２のバイアス電圧が前記第３の電流源のＮＭＯＳのゲートに入力され、
前記カレントミラー回路が、ソースがグランドに接続され、ゲートに前記第２のバイアス電圧が入力されたミラー回路ＮＭＯＳと、ソースが電源に接続され、ゲートが自分自身のドレインと前記ミラー回路ＮＭＯＳのドレインに接続されるとともに、前記第４の負荷抵抗のＰＭＯＳのゲートに接続されたミラー回路ＰＭＯＳとを備え、
前記第５および第６のＭＯＳトランジスタはＮＭＯＳであることが好ましい。
The third load resistor is a PMOS connected between a power source and a drain of the fifth MOS transistor, and a gate is connected to its own drain, and the fourth load resistor is a power source And a PMOS connected between the drain of the sixth MOS transistor,
The third current source is an NMOS connected between the sources of the fifth and sixth MOS transistors and the ground, and a second bias voltage is input to the gate of the NMOS of the third current source. And
The current mirror circuit includes a mirror circuit NMOS in which a source is connected to the ground and the second bias voltage is input to a gate, a source is connected to a power source, a gate is its own drain, and a drain of the mirror circuit NMOS. And a mirror circuit PMOS connected to the gate of the PMOS of the fourth load resistor,
The fifth and sixth MOS transistors are preferably NMOS.

本発明によれば、入力電圧を変化させたときに、グランド電圧０ＶからＶＤＤ電圧まで入力電圧範囲の全体で出力電流を変化させることができる。また、第１および第２の負荷回路、第１の差動対および第１の電流源からなる回路のレプリカ回路で構成されたバイアス電圧生成回路を使用することにより、プロセス、温度、電圧の変動にかかわらず、不感帯領域が生じることのないバイアス電圧を生成し、全ての入力電圧範囲で電圧電流変換を行うことができる。   According to the present invention, when the input voltage is changed, the output current can be changed over the entire input voltage range from the ground voltage 0 V to the VDD voltage. Further, by using a bias voltage generation circuit composed of a replica circuit of a circuit including the first and second load circuits, the first differential pair, and the first current source, variation in process, temperature, and voltage is achieved. Regardless of this, it is possible to generate a bias voltage that does not cause a dead zone and to perform voltage-current conversion in the entire input voltage range.

本発明の電圧電流変換回路の構成を表す一実施形態の回路図である。It is a circuit diagram of one embodiment showing composition of a voltage current conversion circuit of the present invention. バイアス電圧生成回路の構成を表す一実施形態の回路図である。It is a circuit diagram of one Embodiment showing the composition of a bias voltage generation circuit. 図１に示す電圧電流変換回路の具体例を表す一実施形態の概略図である。It is the schematic of one Embodiment showing the specific example of the voltage-current converter circuit shown in FIG. 図２に示すバイアス電圧生成回路の具体例を表す一実施形態の概略図である。FIG. 3 is a schematic diagram of an embodiment illustrating a specific example of the bias voltage generation circuit illustrated in FIG. 2. 本発明の電圧電流変換回路の電圧電流変換特性を表す一実施形態のグラフである。It is a graph of one Embodiment showing the voltage-current conversion characteristic of the voltage-current conversion circuit of this invention. 本発明の電圧電流変換回路と従来の電圧電流変換回路の電圧電流変換特性の対比を表す一実施形態のグラフである。It is a graph of one Embodiment showing contrast of the voltage-current conversion characteristic of the voltage-current conversion circuit of this invention and the conventional voltage-current conversion circuit. ＮＭＯＳＭ１，Ｍ８の閾値がＶＤＤ／２以下の場合について、入力電圧の変化に対する電流Ｉ７〜Ｉ１０の変化を表す一実施例のグラフである。10 is a graph of an example showing changes in currents I7 to I10 with respect to changes in input voltage when the threshold values of NMOS M1 and M8 are equal to or lower than VDD / 2. ＮＭＯＳＭ１，Ｍ８の閾値がＶＤＤ／２以下の場合について、入力電圧の変化に対する出力電流の変化を表す一実施例のグラフである。10 is a graph of an example showing a change in output current with respect to a change in input voltage when the threshold values of NMOS M1 and M8 are VDD / 2 or less. ＮＭＯＳＭ１，Ｍ８の閾値がＶＤＤ／２よりも大きい場合について、入力電圧の変化に対する電流Ｉ７〜Ｉ１０の変化を表す一実施例のグラフである。It is a graph of one Example showing the change of the electric currents I7-I10 with respect to the change of an input voltage about the case where the threshold value of NMOSM1, M8 is larger than VDD / 2. ＮＭＯＳＭ１，Ｍ８の閾値がＶＤＤ／２よりも大きい場合について、入力電圧の変化に対する出力電流の変化を表す一実施例のグラフである。10 is a graph of an example showing a change in output current with respect to a change in input voltage when the threshold values of NMOS M1 and M8 are larger than VDD / 2. バイアス電圧Ｖｂ２＝ＶＤＤの場合について、入力電圧の変化に対する電流Ｉ７〜Ｉ１０の変化を表す一実施例のグラフである。It is a graph of one Example showing the change of the electric currents I7-I10 with respect to the change of an input voltage about the case where bias voltage Vb2 = VDD. バイアス電圧Ｖｂ２＝ＶＤＤの場合について、入力電圧の変化に対する出力電流の変化を表す一実施例のグラフである。It is a graph of one Example showing the change of the output current with respect to the change of an input voltage about the case where bias voltage Vb2 = VDD. 従来の電圧電流変換回路の構成を表す一例の回路図である。It is an example circuit diagram showing the structure of the conventional voltage current conversion circuit. 従来の電圧電流変換回路の構成を表す別の例の回路図である。It is a circuit diagram of another example showing the structure of the conventional voltage current conversion circuit. 従来の電圧電流変換回路の電圧電流変換特性を表す一例のグラフである。It is a graph of an example showing the voltage-current conversion characteristic of the conventional voltage-current conversion circuit.

以下に、添付の図面に示す好適実施形態に基づいて、本発明の電圧電流変換回路を詳細に説明する。   Hereinafter, a voltage-current conversion circuit of the present invention will be described in detail based on preferred embodiments shown in the accompanying drawings.

図１は、本発明の電圧電流変換回路の構成を表す一実施形態の回路図である。同図に示す電圧電流変換回路１０は、差動入力電圧ＩＮＰ，ＩＮＮを受け取って、その入力電圧に応じた出力電流に変換するものであり、入力デバイスとなる第１の差動対のＮＭＯＳＭ１，Ｍ２および第２の差動対のＮＭＯＳＭ７，Ｍ８と、負荷抵抗のＰＭＯＳＭ３，Ｍ４と、電流源のＮＭＯＳＭ５およびＮＭＯＳＭ９とによって構成されている。   FIG. 1 is a circuit diagram of an embodiment showing a configuration of a voltage-current conversion circuit of the present invention. A voltage-current conversion circuit 10 shown in FIG. 1 receives differential input voltages INP and INN and converts them into an output current corresponding to the input voltage. M2 and the second differential pair of NMOSs M7 and M8, load resistors PMOS M3 and M4, and current sources NMOS M5 and NMOS M9.

負荷抵抗のＰＭＯＳＭ３，Ｍ４のソースは電源ＶＤＤに接続され、ゲートは、それぞれ自分自身のドレインに接続（ダイオード接続）されている。   The sources of the load resistors PMOS3 and M4 are connected to the power supply VDD, and the gates are connected to their own drains (diode connection).

第１の差動対のＮＭＯＳＭ１，Ｍ２のソースはＮＭＯＳＭ５のドレインに接続され、ドレインは、それぞれＰＭＯＳＭ３，Ｍ４のドレインに接続され、ゲートには、それぞれ差動入力電圧ＩＮＰ（＝ｖｉｎ）およびバイアス電圧Ｖｂ２が入力されている。また、第２の差動対のＮＭＯＳＭ７，Ｍ８のソースはＮＭＯＳＭ９のドレインに接続され、ドレインは、それぞれＰＭＯＳＭ３，Ｍ４のドレインに接続され、ゲートには、それぞれバイアス電圧Ｖｂ２および差動入力電圧ＩＮＮ（＝ＶＤＤ−ｖｉｎ）が入力されている。   The sources of NMOS M1 and M2 of the first differential pair are connected to the drain of NMOS M5, the drains are connected to the drains of PMOS M3 and M4, respectively, and the differential input voltage INP (= vin) and the bias voltage are applied to the gates, respectively. Vb2 is input. The sources of the NMOS M7 and M8 of the second differential pair are connected to the drain of the NMOS M9, the drains are connected to the drains of the PMOS M3 and M4, respectively, and the bias voltage Vb2 and the differential input voltage INN ( = VDD-vin) is input.

電流源のＮＭＯＳＭ５，Ｍ９のソースはグランドに接続され、ゲートにはバイアス電圧Ｖｂが入力されている。これにより、ＮＭＯＳＭ５，Ｍ９には、それぞれ、バイアス電圧Ｖｂに応じた同一の定電流Ｉｓｓが流れる。   The sources of the current sources NMOS M5 and M9 are connected to the ground, and the bias voltage Vb is input to the gate. As a result, the same constant current Iss corresponding to the bias voltage Vb flows through the NMOSs M5 and M9.

ここで、ＮＭＯＳＭ１，Ｍ２のソース電圧をＶｓ４，ＮＭＯＳＭ７，Ｍ８のソース電圧をＶｓ５とする。また、ＰＭＯＳＭ３およびＮＭＯＳＭ１を介して流れる電流をＩ７、ＰＭＯＳＭ４およびＮＭＯＳＭ２を介して流れる電流をＩ８、ＰＭＯＳＭ３およびＮＭＯＳＭ７を介して流れる電流をＩ９、ＰＭＯＳＭ４およびＮＭＯＳＭ８を介して流れる電流をＩ１０とする。   Here, the source voltage of the NMOS M1 and M2 is Vs4, and the source voltage of the NMOS M7 and M8 is Vs5. Further, the current flowing through PMOS M3 and NMOS M1 is I7, the current flowing through PMOS M4 and NMOS M2 is I8, the current flowing through PMOS M3 and NMOS M7 is I9, and the current flowing through PMOS M4 and NMOS M8 is I10.

以下、電圧電流変換回路１０の第１の差動対のＮＭＯＳＭ１，Ｍ２、負荷抵抗のＰＭＯＳＭ３，Ｍ４、電流源のＮＭＯＳＭ５からなる回路を第１の変換回路とし、第２の差動対のＮＭＯＳＭ７，Ｍ８、負荷抵抗のＰＭＯＳＭ３，Ｍ４、電流源のＮＭＯＳＭ９からなる回路を第２の変換回路とする。   Hereinafter, the first differential pair of NMOSs M1 and M2, the load resistors PMOS M3 and M4, and the current source NMOS M5 of the voltage-current conversion circuit 10 are referred to as a first conversion circuit, and the second differential pair of NMOS M7, A circuit including M8, PMOSs M3 and M4 as load resistors, and NMOS M9 as a current source is defined as a second conversion circuit.

差動入力電圧ＩＮＰ（＝ｖｉｎ），ＩＮＮ（＝ＶＤＤ−ｖｉｎ）は、入力電圧ｖｉｎ＝０ＶからＶＤＤの範囲でダイナミックに変化する。第１の差動対のＮＭＯＳＭ１，Ｍ２および第２の差動対のＮＭＯＳＭ７，Ｍ８は、差動入力電圧ＩＮＰ，ＩＮＮによって制御される。差動入力電圧ＩＮＮ，ＩＮＰが変化すると、第１の差動対のＮＭＯＳＭ１，Ｍ２のオン／オフ状態およびオン抵抗が変化し、電流Ｉ７と電流Ｉ８の割合が変化するとともに（ただし、Ｉ７＋Ｉ８＝Ｉｓｓ）、それぞれ第２の差動対のＮＭＯＳＭ７，Ｍ８のオン／オフ状態およびオン抵抗が変化し、電流Ｉ９と電流Ｉ１０の割合が変化する（ただし、Ｉ９＋Ｉ１０＝Ｉｓｓ）。   The differential input voltages INP (= vin) and INN (= VDD−vin) dynamically change in the range of the input voltage vin = 0V to VDD. The NMOS M1 and M2 of the first differential pair and the NMOS M7 and M8 of the second differential pair are controlled by the differential input voltages INP and INN. When the differential input voltages INN and INP change, the on / off state and the on-resistance of the NMOSs M1 and M2 of the first differential pair change, and the ratio of the currents I7 and I8 changes (where I7 + I8 = Iss). ), The on / off states and the on-resistances of the NMOSs M7 and M8 of the second differential pair change, respectively, and the ratio of the currents I9 and I10 changes (where I9 + I10 = Iss).

そして、ＰＭＯＳＭ３のソース−ドレイン間に流れる電流Ｉ７＋Ｉ９が、差動入力電圧ＩＮＰ，ＩＮＮに対応する出力電流Ｉ＿ｏｕｔ３として出力される。   A current I7 + I9 flowing between the source and drain of the PMOS M3 is output as an output current I_out3 corresponding to the differential input voltages INP and INN.

電圧電流変換回路１０において、バイアス電圧Ｖｂは、上記のように、電流源のＮＭＯＳＭ５，Ｍ９に定電流Ｉｓｓが流れる電圧に設定される。   In the voltage-current conversion circuit 10, the bias voltage Vb is set to a voltage at which the constant current Iss flows through the NMOSs M5 and M9 of the current source as described above.

また、バイアス電圧Ｖｂ２は、入力電圧ｖｉｎが０ＶからＶＤＤの範囲で変化するとき、差動入力電圧ＩＮＰがＶＤＤ（ｖｉｎ＝ＶＤＤ）のときに初めてＮＭＯＳＭ２がオフ、かつ、差動入力電圧ＩＮＮがＶＤＤ（ｖｉｎ＝０Ｖ）以外のとき（０＜ｖｉｎ＜ＶＤＤ）にＮＭＯＳＭ２，Ｍ７両方がオンする電圧に設定される。つまり、ＩＮＰ＝ＶＤＤのときのＮＭＯＳＭ２のソース電圧Ｖｓ４，もしくはＩＮＮ＝ＶＤＤのときのＮＭＯＳＭ７のソース電圧Ｖｓ５に対して、それぞれＮＭＯＳＭ２，Ｍ７の閾値電圧Ｖｔｈ２，Ｖｔｈ７（Ｖｔｈ２＝Ｖｔｈ７）だけ上昇した電圧に設定される。   The bias voltage Vb2 is such that when the input voltage vin changes in the range from 0 V to VDD, the NMOS M2 is turned off and the differential input voltage INN is VDD only when the differential input voltage INP is VDD (vin = VDD). At a time other than (vin = 0V) (0 <vin <VDD), the NMOS M2 and M7 are both turned on. That is, the voltages are increased by the threshold voltages Vth2 and Vth7 (Vth2 = Vth7) of the NMOS M2 and M7, respectively, with respect to the source voltage Vs4 of the NMOS M2 when INP = VDD or the source voltage Vs5 of the NMOS M7 when INN = VDD. Is set.

次に、バイアス電圧Ｖｂ，Ｖｂ２を生成するバイアス電圧生成回路について説明する。   Next, a bias voltage generation circuit that generates the bias voltages Vb and Vb2 will be described.

図２は、バイアス電圧生成回路の構成を表す一実施形態の回路図である。同図に示すバイアス電圧生成回路１２は、第１のバイアス電圧Ｖｂを生成するＶｂ生成回路１４と、第２のバイアス電圧Ｖｂ２を生成するＶｂ２生成回路１６とによって構成されている。   FIG. 2 is a circuit diagram of an embodiment showing the configuration of the bias voltage generation circuit. The bias voltage generation circuit 12 shown in FIG. 1 includes a Vb generation circuit 14 that generates a first bias voltage Vb and a Vb2 generation circuit 16 that generates a second bias voltage Vb2.

Ｖｂ生成回路１４は、電流源１８と、負荷抵抗のＮＭＯＳＭ１０とによって構成されている。   The Vb generation circuit 14 includes a current source 18 and a load resistor NMOS M10.

電流源１８は、電源ＶＤＤとＮＭＯＳＭ１０のドレインとの間に接続されている。ＮＭＯＳＭ１０のソースはグランドに接続され、ゲートは、自分自身のドレインに接続（ダイオード接続）されている。   The current source 18 is connected between the power supply VDD and the drain of the NMOS M10. The source of the NMOS M10 is connected to the ground, and the gate is connected to its own drain (diode connection).

Ｖｂ生成回路１４では、電流源１８により、電流ＩｓｓがＮＭＯＳＭ１０を介して流れ、その時のＮＭＯＳＭ１０のドレインの電圧が第１のバイアス電圧Ｖｂとして出力される。このバイアス電圧Ｖｂが、電圧電流変換回路１０の電流源のＮＭＯＳＭ５，Ｍ９のゲートに供給される。これにより、Ｖｂ生成回路１４のＮＭＯＳＭ１０をミラー基とし、ＮＭＯＳＭ５，Ｍ９をミラー先とするカレントミラー回路が構成される。従って、ＮＭＯＳＭ５，Ｍ９には、ＮＭＯＳＭ１０と同じ、もしくは、ＮＭＯＳＭ５，Ｍ９とＮＭＯＳＭ１０との寸法比（ミラー比）に応じた定電流Ｉｓｓが流れる。   In the Vb generation circuit 14, the current Iss flows through the NMOS M10 by the current source 18, and the drain voltage of the NMOS M10 at that time is output as the first bias voltage Vb. This bias voltage Vb is supplied to the gates of the NMOSs M5 and M9 of the current source of the voltage-current conversion circuit 10. As a result, a current mirror circuit in which the NMOS M10 of the Vb generation circuit 14 is a mirror group and the NMOSs M5 and M9 are mirror destinations is configured. Therefore, a constant current Iss flows through the NMOSs M5 and M9 in the same manner as the NMOS M10 or according to a dimensional ratio (mirror ratio) between the NMOSs M5 and M9 and the NMOS M10.

Ｖｂ２生成回路１６は、差動対のＮＭＯＳＭ１１，Ｍ１２と、負荷抵抗のＰＭＯＳＭ１３，Ｍ１４，Ｍ１６と、電流源のＮＭＯＳＭ１５，Ｍ１７とによって構成されている。Ｖｂ２生成回路１６のうち、差動対のＮＭＯＳＭ１１，Ｍ１２、負荷抵抗のＰＭＯＳＭ１３，Ｍ１４および電流源のＮＭＯＳＭ１５は、図１に示す電圧電流変換回路１０において、差動入力電圧ＩＮＰ＝ＶＤＤ，ＩＮＮ＝０Ｖのときの第１の変換回路の状態を再現するレプリカ回路である。具体的には、ＮＭＯＳＭ１１がＮＭＯＳＭ１に、ＮＭＯＳＭ１２がＮＭＯＳＭ２に、ＰＭＯＳＭ１３がＰＭＯＳＭ３に、ＰＭＯＳＭ１４がＰＭＯＳＭ４に対応し、それぞれに対応するトランジスタと同一、もしくは、一定の比率の寸法を有する。   The Vb2 generation circuit 16 includes a differential pair of NMOSs M11 and M12, load resistors PMOS M13, M14, and M16, and current sources NMOSs M15 and M17. In the Vb2 generation circuit 16, the differential pair NMOSs M11 and M12, the load resistors PMOS M13 and M14, and the current source NMOS M15 are the differential input voltages INP = VDD and INN = 0V in the voltage-current conversion circuit 10 shown in FIG. This is a replica circuit that reproduces the state of the first conversion circuit at the time. Specifically, the NMOS M11 corresponds to the NMOS M1, the NMOS M12 corresponds to the NMOS M2, the PMOS M13 corresponds to the PMOS M3, and the PMOS M14 corresponds to the PMOS M4, and has the same or a constant size as the corresponding transistors.

ＰＭＯＳＭ１３，Ｍ１４のソースは電源に接続されている。ＰＭＯＳＭ１３のゲートは自分自身のドレインに接続（ダイオード接続）されている。ＮＭＯＳＭ１１，Ｍ１２のソースはＮＭＯＳＭ１５のドレインに接続され、ドレインは、それぞれ、ＰＭＯＳＭ１３，Ｍ１４のドレインに接続されている。ＮＭＯＳＭ１１のゲートは電源ＶＤＤに接続され、ＮＭＯＳＭ１２のゲートは、自分自身のドレインに接続（ダイオード接続）されている。ＮＭＯＳＭ１５のソースはグランドに接続され、ゲートには、バイアス電圧Ｖｂが入力されている。   The sources of the PMOS M13 and M14 are connected to the power source. The gate of the PMOS M13 is connected to the drain of itself (diode connection). The sources of the NMOS M11 and M12 are connected to the drain of the NMOS M15, and the drains are connected to the drains of the PMOS M13 and M14, respectively. The gate of the NMOS M11 is connected to the power supply VDD, and the gate of the NMOS M12 is connected to its own drain (diode connection). The source of the NMOS M15 is connected to the ground, and the bias voltage Vb is input to the gate.

また、ＰＭＯＳＭ１６のソースは電源ＶＤＤに接続され、ゲートは、ＰＭＯＳＭ１４のゲートに接続されるとともに自分自身のドレインに接続されている。ＮＭＯＳＭ１７のソースはグランドに接続され、ドレインはＰＭＯＳＭ１６のドレインに接続され、ゲートには、バイアス電圧Ｖｂが入力されている。   The source of the PMOS M16 is connected to the power supply VDD, and the gate is connected to the gate of the PMOS M14 and to its own drain. The source of the NMOS M17 is connected to the ground, the drain is connected to the drain of the PMOS M16, and the bias voltage Vb is input to the gate.

ここで、ＮＭＯＳＭ１１，Ｍ１２のソース電圧をＶｓ６とする。また、ＰＭＯＳＭ１３およびＮＭＯＳＭ１１を介して流れる電流をＩ１１、ＰＭＯＳＭ１４およびＮＭＯＳＭ１２を介して流れる電流をＩ１２とする。   Here, the source voltage of the NMOSs M11 and M12 is Vs6. The current flowing through the PMOS M13 and the NMOS M11 is I11, and the current flowing through the PMOS M14 and the NMOS M12 is I12.

Ｖｂ２生成回路１６では、ＮＭＯＳＭ１５，Ｍ１７のゲートにバイアス電圧Ｖｂが供給され、Ｖｂ生成回路１４のＮＭＯＳＭ１０をミラー基とし、Ｖｂ２生成回路１６のＮＭＯＳＭ１５，Ｍ１７をミラー先とするカレントミラー回路が構成されている。従って、ＮＭＯＳＭ１５には、ＮＭＯＳＭ１０と同じ、もしくはＮＭＯＳＭ１５とＮＭＯＳＭ１０との寸法比（ミラー比）に応じた定電流Ｉｓｓが流れる。ＮＭＯＳＭ１７にもＮＭＯＳＭ１７とＮＭＯＳＭ１０との寸法比（ミラー比）に応じた電流が流れる。   In the Vb2 generation circuit 16, a bias voltage Vb is supplied to the gates of the NMOSs M15 and M17, and a current mirror circuit is configured with the NMOS M10 of the Vb generation circuit 14 as a mirror group and the NMOSs M15 and M17 of the Vb2 generation circuit 16 as mirror destinations. Yes. Accordingly, a constant current Iss flows through the NMOS M15 in the same manner as the NMOS M10 or according to a dimensional ratio (mirror ratio) between the NMOS M15 and the NMOS M10. A current corresponding to the dimensional ratio (mirror ratio) between the NMOS M17 and the NMOS M10 also flows through the NMOS M17.

ＮＭＯＳＭ１７に流れる電流がＰＭＯＳＭ１４にも流れる。また、ＰＭＯＳＭ１４，Ｍ１６のゲートが接続され、ＰＭＯＳＭ１６をミラー基とし、ＰＭＯＳＭ１４をミラー先とするカレントミラー回路が構成されている。上記のように、ＰＭＯＳＭ１６およびＮＭＯＳＭ１５には定電流Ｉｓｓが流れる。そして、ＰＭＯＳＭ１４とＰＭＯＳＭ１６のミラー比を非常に小さく設定することにより、ＰＭＯＳＭ１４およびＮＭＯＳＭ１２を介して流れる電流Ｉ１２は、ＰＭＯＳＭ１６およびＮＭＯＳＭ１７を介して流れる電流に比較して微弱なものとされている。   The current flowing through the NMOS M17 also flows through the PMOS M14. Further, the gates of PMOS M14 and M16 are connected, and a current mirror circuit is configured with PMOS M16 as a mirror group and PMOS M14 as a mirror destination. As described above, the constant current Iss flows through the PMOS M16 and the NMOS M15. Then, by setting the mirror ratio of the PMOS M14 and the PMOS M16 to be very small, the current I12 flowing through the PMOS M14 and the NMOS M12 is made weaker than the current flowing through the PMOS M16 and the NMOS M17.

また、差動対のＮＭＯＳＭ１１のゲートが電源ＶＤＤに接続されているため、電流Ｉ１２が、電流源のＮＭＯＳＭ１５を流れる電流に比較して無視できる程度に微弱であるとすると、電流Ｉ１１≒Ｉｓｓと見なせる（ただし、Ｉ１１＋Ｉ１２＝Ｉｓｓ）。つまり、Ｖｂ２生成回路１６では、電流Ｉ１１≒Ｉｓｓであり、ＮＭＯＳＭ１２がほぼオフして微弱な電流Ｉ１２がＮＭＯＳＭ１２を介して流れる時のＮＭＯＳＭ１２のドレインの電圧が第２のバイアス電圧Ｖｂ２として出力される。   Further, since the gate of the NMOS M11 of the differential pair is connected to the power supply VDD, if the current I12 is negligibly weak compared to the current flowing through the NMOS M15 of the current source, it can be regarded that the current I11≈Iss. (However, I11 + I12 = Iss). That is, in the Vb2 generation circuit 16, the current I11≈Iss, and the drain voltage of the NMOS M12 when the NMOS M12 is almost turned off and the weak current I12 flows through the NMOS M12 is output as the second bias voltage Vb2.

このようにして、バイアス電圧Ｖｂ２として、ＮＭＯＳＭ１１，Ｍ１２のソース電圧Ｖｓ６（≒差動入力電圧ＩＮＰ＝ＶＤＤ，ＩＮＮ＝０ＶのときのＮＭＯＳＭ１，Ｍ２のソース電圧Ｖｓ４）に、ＮＭＯＳＭ１２の閾値電圧Ｖｔｈ１２（＝ＮＭＯＳＭ２の閾値電圧Ｖｔｈ２）を加えた電圧を生成することができる。   In this way, the source voltage Vs6 of the NMOSs M11 and M12 (≈the source voltage Vs4 of the NMOSs M1 and M2 when the differential input voltage INP = VDD and INN = 0V) is used as the bias voltage Vb2, and the threshold voltage Vth12 (= A voltage obtained by adding the threshold voltage Vth2) of the NMOS M2 can be generated.

バイアス電圧生成回路１２を、第１の変換回路のレプリカ回路で構成することにより、プロセス、温度、電圧が変動したとしても、バイアス電圧Ｖｂ２として、ＩＮＰ＝ＶＤＤ，ＩＮＮ＝０ＶのときのＮＭＯＳＭ２のソース電圧Ｖｓ４に、ＮＭＯＳＭ２の閾値電圧Ｖｔｈ２を加えた電圧を生成することができ、かつ後述するように不感帯領域が生じることのないバイアス電圧Ｖｂ２を生成し、全ての入力電圧範囲で電圧電流変換を行うことができる。   By configuring the bias voltage generation circuit 12 as a replica circuit of the first conversion circuit, the source of the NMOS M2 when INP = VDD and INN = 0V is used as the bias voltage Vb2 even if the process, temperature, and voltage vary. A voltage obtained by adding the threshold voltage Vth2 of the NMOS M2 to the voltage Vs4 can be generated, and a bias voltage Vb2 that does not cause a dead zone is generated as will be described later, and voltage-current conversion is performed in the entire input voltage range. be able to.

以下、図５および図６のグラフを参照して、入力電圧ｖｉｎを０ＶからＶＤＤ（差動電圧信号ＩＮＰを０ＶからＶＤＤ、差動電圧信号ＩＮＮをＶＤＤから０Ｖ）の範囲で変化させた場合の電圧電流変換回路１０の動作を説明する。   Hereinafter, referring to the graphs of FIGS. 5 and 6, the input voltage vin is changed in the range of 0 V to VDD (the differential voltage signal INP is changed from 0 V to VDD and the differential voltage signal INN is changed from VDD to 0 V). The operation of the voltage / current conversion circuit 10 will be described.

図３は、図１に示す電圧電流変換回路の具体例を表す一実施形態の概略図、図４は、図２に示すバイアス電圧生成回路の具体例を表す一実施形態の概略図である。これらの図において、ＬおよびＷは、ＭＯＳトランジスタのチャネル長およびチャネル幅であり、Ｍは、それぞれのＭＯＳトランジスタにおいて、並列に配置されているＭＯＳトランジスタの個数である（実効的にはチャネル幅ＷのサイズがＭで表された数を掛け合わせた値になっている）。   FIG. 3 is a schematic diagram of an embodiment showing a specific example of the voltage-current conversion circuit shown in FIG. 1, and FIG. 4 is a schematic diagram of an embodiment showing a specific example of the bias voltage generation circuit shown in FIG. In these figures, L and W are the channel length and channel width of the MOS transistor, and M is the number of MOS transistors arranged in parallel in each MOS transistor (effectively the channel width W). Is the value multiplied by the number represented by M).

図５および図６のグラフは、図３に示す電圧電流変換回路１０、および、図４に示すバイアス電圧生成回路１２のように、Ｉ１２とＮＭＯＳＭ１５の電流Ｉｓｓとの比、すなわちＮＭＯＳＭ１７とＮＭＯＳＭ１０との寸法比と、ＰＭＯＳＭ１４とＰＭＯＳＭ１６との寸法比との積を１：３０に設定した場合のＳＰＩＣＥシミュレーション結果である。   The graphs of FIGS. 5 and 6 show the ratio between the current Iss of I12 and NMOS M15, that is, between the NMOS M17 and NMOS M10, as in the voltage-current conversion circuit 10 shown in FIG. 3 and the bias voltage generation circuit 12 shown in FIG. It is a SPICE simulation result when the product of the dimensional ratio and the dimensional ratio of PMOS M14 and PMOS M16 is set to 1:30.

図５は、本発明の電圧電流変換回路の電圧電流変換特性を表す一実施形態のグラフである。同図は、図３に示す電圧電流変換回路１０の入力電圧ｖｉｎの変化に対する電流Ｉ７，Ｉ９の変化を表したものである。このグラフの横軸は入力電圧ｖｉｎ（Ｖ）、縦軸は電流（Ａ）である。この例では、ＶＤＤ＝１．２Ｖ，Ｉｓｓ＝５０μＡであり、入力電圧ｖｉｎは０．０Ｖから１．２Ｖの範囲で変化し、これに応じて電流Ｉ７，Ｉ９は、０．０μＡから５０μＡの範囲で変化している。   FIG. 5 is a graph of one embodiment showing the voltage-current conversion characteristics of the voltage-current conversion circuit of the present invention. This figure shows changes in the currents I7 and I9 with respect to changes in the input voltage vin of the voltage-current conversion circuit 10 shown in FIG. The horizontal axis of this graph is the input voltage vin (V), and the vertical axis is the current (A). In this example, VDD = 1.2V, Iss = 50 μA, and the input voltage vin varies in the range of 0.0V to 1.2V. In response to this, the currents I7 and I9 range from 0.0 μA to 50 μA. Has changed.

差動入力電圧ＩＮＮ＝ＶＤＤ（入力電圧ｖｉｎ＝０Ｖ）の時、第２の変換回路では、ＮＭＯＳＭ７がほぼオフ、ＮＭＯＳＭ８がオンとなる。このとき、厳密には、ＮＭＯＳＭ７にはＩ９＝Ｉ１２の電流が流れるが、Ｉ１２はＩｓｓと比較して十分に小さい。このため実効的には図５のグラフに示すように、電流Ｉ９＝０μＡ，電流Ｉ１０＝Ｉｓｓとなる。   When the differential input voltage INN = VDD (input voltage vin = 0V), in the second conversion circuit, the NMOS M7 is almost off and the NMOS M8 is on. Strictly speaking, a current of I9 = I12 flows through the NMOS M7, but I12 is sufficiently smaller than Iss. Therefore, the current I9 = 0 μA and the current I10 = Iss are effectively obtained as shown in the graph of FIG.

この状態から差動入力電圧ＩＮＮが低下（入力電圧ｖｉｎが上昇）すると、差動入力電圧ＩＮＮの低下とともに電流Ｉ１０が減少し、電流Ｉ１０が減少するに従って電圧Ｖｓ５が低下する。そして、電圧Ｖｓ５の低下によりＮＭＯＳＭ７のゲート−ソース間電圧（バイアス電圧Ｖｂ２と電圧Ｖｓ５との間の電圧）がＮＭＯＳＭ７の閾値電圧Ｖｔｈ７よりも大きくなると、ＮＭＯＳＭ７がオンする。   When the differential input voltage INN decreases from this state (the input voltage vin increases), the current I10 decreases as the differential input voltage INN decreases, and the voltage Vs5 decreases as the current I10 decreases. When the voltage between the gate and source of the NMOS M7 (the voltage between the bias voltage Vb2 and the voltage Vs5) becomes higher than the threshold voltage Vth7 of the NMOS M7 due to the decrease in the voltage Vs5, the NMOS M7 is turned on.

ＮＭＯＳＭ７がオンすると、差動入力電圧ＩＮＮの低下とともにＮＭＯＳＭ７，Ｍ８のオン抵抗が変化し、電流Ｉ１０が減少するとともに、図５のグラフに示すように電流Ｉ９が増加して電流Ｉ９と電流Ｉ１０の割合が変化する（ただし、Ｉ９＋Ｉ１０＝Ｉｓｓ）。   When the NMOS M7 is turned on, the on-resistances of the NMOS M7 and M8 change as the differential input voltage INN decreases, the current I10 decreases, and the current I9 increases as shown in the graph of FIG. The ratio changes (where I9 + I10 = Iss).

そして、さらに差動入力電圧ＩＮＮが低下して、ＮＭＯＳＭ８のゲート−ソース間電圧（差動入力電圧ＩＮＮと電圧Ｖｓ５との間の電圧）がＮＭＯＳＭ８の閾値電圧Ｖｔｈ８よりも小さくなると、ＮＭＯＳＭ８がオフし、電流Ｉ１０＝０μＡ，Ｉ９＝Ｉｓｓとなる。   When the differential input voltage INN further decreases and the gate-source voltage of the NMOS M8 (the voltage between the differential input voltage INN and the voltage Vs5) becomes smaller than the threshold voltage Vth8 of the NMOS M8, the NMOS M8 is turned off. , Current I10 = 0 μA, and I9 = Iss.

つまり、第２の変換回路では、入力電圧ｖｉｎを０からＶＤＤの範囲で変化させたとき、図５のグラフに示すように、入力電圧ｖｉｎが０からＮＭＯＳＭ８がオフするまでの入力電圧範囲で、電流Ｉ９が０からＩｓｓまで変化する。   That is, in the second conversion circuit, when the input voltage vin is changed in the range from 0 to VDD, as shown in the graph of FIG. 5, the input voltage vin is from 0 to the NMOS M8 is turned off. The current I9 changes from 0 to Iss.

一方、第１の変換回路では、差動入力電圧ＩＮＰ＝０Ｖ（入力電圧ｖｉｎ＝０Ｖ）の時、ＮＭＯＳＭ１がオフ、ＮＭＯＳＭ２がオンとなる。このとき、電流Ｉ７＝０μＡ，電流Ｉ８＝Ｉｓｓとなる。   On the other hand, in the first conversion circuit, when the differential input voltage INP = 0V (input voltage vin = 0V), the NMOS M1 is turned off and the NMOS M2 is turned on. At this time, the current I7 = 0 μA and the current I8 = Iss.

この状態から差動入力電圧ＩＮＰが上昇（入力電圧ｖｉｎが上昇）してＮＭＯＳＭ１のゲート−ソース間電圧（差動入力電圧ＩＮＰと電圧Ｖｓ４との間の電圧）がＮＭＯＳＭ１の閾値電圧Ｖｔｈ１よりも大きくなると、ＮＭＯＳＭ１がオンする。   From this state, the differential input voltage INP increases (the input voltage vin increases), and the gate-source voltage of the NMOS M1 (the voltage between the differential input voltage INP and the voltage Vs4) is larger than the threshold voltage Vth1 of the NMOS M1. Then, the NMOS M1 is turned on.

ＮＭＯＳＭ１がオンすると、差動入力電圧ＩＮＰの上昇とともにＮＭＯＳＭ１，Ｍ２のオン抵抗が変化し、電流Ｉ７が増加するとともに電流Ｉ８が減少して電流Ｉ７と電流Ｉ８の割合が変化する（ただし、Ｉ７＋Ｉ８＝Ｉｓｓ）。   When the NMOS M1 is turned on, the on-resistances of the NMOS M1 and M2 change as the differential input voltage INP increases, the current I7 increases, the current I8 decreases, and the ratio between the current I7 and the current I8 changes (where I7 + I8 = Iss).

そして、電流Ｉ７が増加するに従って電圧Ｖｓ４が上昇し、差動入力電圧ＩＮＰ＝ＶＤＤ（入力電圧ｖｉｎ＝ＶＤＤ）になったとき、電圧Ｖｓ４の上昇によりＮＭＯＳＭ２のゲート−ソース間電圧（バイアス電圧Ｖｂ２と電圧Ｖｓ４との間の電圧）がＮＭＯＳＭ２の閾値電圧Ｖｔｈ２と等しくなり、ＮＭＯＳＭ２がほぼオフする。このとき、実効的に電流Ｉ７＝Ｉｓｓ，電流Ｉ８＝０μＡとなる。   Then, as the current I7 increases, the voltage Vs4 increases, and when the differential input voltage INP = VDD (input voltage vin = VDD), the voltage between the gate and source of the NMOS M2 (bias voltage Vb2 and the voltage Vs4) increases. Voltage between the voltage Vs4) and the threshold voltage Vth2 of the NMOS M2, and the NMOS M2 is almost turned off. At this time, the current I7 = Iss and the current I8 = 0 μA are effectively obtained.

つまり、第１の変換回路では、入力電圧ｖｉｎを０ＶからＶＤＤの範囲で変化させたとき、ＮＭＯＳＭ１がオンしてから入力電圧ｖｉｎがＶＤＤとなるまでの入力電圧範囲で、電流Ｉ７が０からＩｓｓまで変化する。   That is, in the first conversion circuit, when the input voltage vin is changed in the range from 0 V to VDD, the current I7 is changed from 0 to Iss in the input voltage range from when the NMOS M1 is turned on until the input voltage vin becomes VDD. Change to.

図６は、本発明の電圧電流変換回路と従来の電圧電流変換回路の電圧電流変換特性の対比を表す一実施形態のグラフである。同図は、図３に示す電圧電流変換回路１０の入力電圧ｖｉｎの変化に対する出力電流Ｉ＿ｏｕｔ３（＝Ｉ７＋Ｉ９）の変化を表したものである。このグラフの横軸は入力電圧ｖｉｎ（Ｖ）、縦軸は電流（Ａ）である。また、同図には、比較例として、図１４に示す従来の電圧電流変換回路２２の入力電圧ｖｉｎの変化に対する出力電流Ｉ＿ｏｕｔ２の変化も表している。この例では、入力電圧ｖｉｎは０．０Ｖから１．２Ｖの範囲で変化し、これに応じて電流Ｉ＿ｏｕｔ３は、０．０μＡから１００μＡの範囲で変化している。   FIG. 6 is a graph of an embodiment showing a comparison of voltage-current conversion characteristics of the voltage-current conversion circuit of the present invention and the conventional voltage-current conversion circuit. The figure shows the change of the output current I_out3 (= I7 + I9) with respect to the change of the input voltage vin of the voltage-current conversion circuit 10 shown in FIG. The horizontal axis of this graph is the input voltage vin (V), and the vertical axis is the current (A). In addition, in the figure, as a comparative example, a change in the output current I_out2 with respect to a change in the input voltage vin of the conventional voltage-current conversion circuit 22 shown in FIG. 14 is also shown. In this example, the input voltage vin changes in the range of 0.0 V to 1.2 V, and the current I_out3 changes in the range of 0.0 μA to 100 μA accordingly.

このグラフに示すように、従来の電圧電流変換回路２２では、入力電圧ｖｉｎを０．０ＶからＶＤＤの範囲で変化させたとき、入力電圧ｖｉｎ≒０．３５Ｖから０．８５Ｖの範囲で、出力電流Ｉ＿ｏｕｔ２が０．０μＡからＩｓｓまで変化し、これ以外の入力電圧範囲では変化しない。これに対し、本発明の電圧電流変換回路１０では、入力電圧ｖｉｎを０．０ＶからＶＤＤの範囲で変化させたとき、全ての入力電圧範囲で、出力電流Ｉ＿ｏｕｔ３を０．０μＡからＩｓｓまで変化させることができることが分かる。なお、電圧の入力に対してＮＭＯＳＭ８が０Ｖ〜ＶＤＤ／２の範囲でオフとなり、ＮＭＯＳＭ１がＶＤＤ／２〜ＶＤＤの範囲でオフとなると、ＶＤＤ／２付近の電圧領域に不感帯の領域が生じてしまう。そこで０Ｖ〜ＶＤＤの全域で不感帯を持たない動作とするには、ＮＭＯＳＭ８はＶＤＤ／２〜ＶＤＤの範囲でオフになる必要があり、ＮＭＯＳＭ１は０Ｖ〜ＶＤＤ／２の範囲でオフになる特性であることが必要となる。   As shown in this graph, in the conventional voltage-current conversion circuit 22, when the input voltage vin is changed in the range of 0.0 V to VDD, the output current is in the range of the input voltage vin≈0.35 V to 0.85 V. I_out2 changes from 0.0 μA to Iss, and does not change in other input voltage ranges. On the other hand, in the voltage-current conversion circuit 10 of the present invention, when the input voltage vin is changed in the range of 0.0 V to VDD, the output current I_out3 is changed from 0.0 μA to Iss in the entire input voltage range. I can see that Note that if the NMOS M8 is turned off in the range of 0V to VDD / 2 with respect to the voltage input and the NMOS M1 is turned off in the range of VDD / 2 to VDD, a dead zone region is generated in the voltage region near VDD / 2. . Therefore, in order to operate without a dead band in the entire range of 0V to VDD, the NMOS M8 needs to be turned off in the range of VDD / 2 to VDD, and the NMOS M1 is turned off in the range of 0V to VDD / 2. It will be necessary.

なお、Ｖｂ２生成回路１６において、Ｉ１２とＩｓｓとの比が十分に小さくないと、電流Ｉ１１がＩｓｓよりも小さくなり、従って、電流Ｉ７の最大値がＩｓｓよりも小さくなる。この場合、図５のグラフにおいて、電流Ｉ７，Ｉ９の最大値（振幅）がＩｓｓよりも小さくなり、電圧電流変換特性が悪くなるため好ましくない。従って、前述のように、Ｉ１２とＩｓｓとの比を小さくし、電流Ｉ１１≒Ｉｓｓとなるように、ＮＭＯＳＭ１７とＮＭＯＳＭ１５との寸法比と、ＰＭＯＳＭ１４とＰＭＯＳＭ１６の寸法比との積を極力小さくすることが望ましい。   In the Vb2 generation circuit 16, if the ratio of I12 to Iss is not sufficiently small, the current I11 is smaller than Iss, and therefore the maximum value of the current I7 is smaller than Iss. In this case, in the graph of FIG. 5, the maximum values (amplitudes) of the currents I7 and I9 are smaller than Iss, which is not preferable because the voltage-current conversion characteristics deteriorate. Therefore, as described above, the product of the size ratio of NMOS M17 and NMOS M15 and the size ratio of PMOS M14 and PMOS M16 can be reduced as much as possible so that the ratio of I12 and Iss is reduced and current I11≈Iss. desirable.

また、バイアス電圧Ｖｂ２が、ＮＭＯＳＭ１１，Ｍ１２のソース電圧Ｖｓ６＋ＮＭＯＳＭ１２の閾値電圧Ｖｔｈ１２よりも小さくなると、Ｖｉｎを０ＶからＶＤＤに変化させたとき第１の変換回路ではＮＭＯＳＭ２がオフするタイミングが早くなり、第２の変換回路ではＮＭＯＳＭ７がオンするタイミングが遅くなる。この場合、図５のグラフにおいて、入力電圧ｖｉｎがＶＤＤとなる前に電流Ｉ７がＩｓｓとなり、入力電圧ｖｉｎが所定値となるまで電流Ｉ９が増加しなくなるため好ましくない。   Further, when the bias voltage Vb2 becomes smaller than the source voltage Vs6 of the NMOSs M11 and M12 + the threshold voltage Vth12 of the NMOS M12, when Vin is changed from 0V to VDD, the timing at which the NMOS M2 is turned off in the first conversion circuit becomes earlier. In this conversion circuit, the timing at which the NMOS M7 is turned on is delayed. In this case, in the graph of FIG. 5, the current I7 becomes Iss before the input voltage vin becomes VDD, and the current I9 does not increase until the input voltage vin becomes a predetermined value.

次に、ＩＮＰ．ＩＮＮがゲートに入力されるＮＭＯＳＭ１，Ｍ８の閾値（論理閾値）について説明する。   Next, INP. The threshold values (logical threshold values) of the NMOSs M1 and M8 where INN is input to the gate will be described.

図７および図８は、ＮＭＯＳＭ１，Ｍ８の閾値がＶＤＤ／２以下の場合について、入力電圧の変化に対する電流Ｉ７〜Ｉ１０および出力電流の変化を表す一実施例のグラフである。一方、図９および図１０は、ＮＭＯＳＭ１，Ｍ８の閾値がＶＤＤ／２よりも大きい場合について、入力電圧の変化に対する電流Ｉ７〜Ｉ１０および出力電流の変化を表す一実施例のグラフである。これらのグラフの横軸は入力電圧（Ｖ）、縦軸は電流（μＡ）である。また、Ｖｔｈ１，Ｖｔｈ５は、それぞれＮＭＯＳＭ１，Ｍ５の閾値電圧である。なお、波形は矩形や線形で変化しているが、説明を簡易にするためであり、実際には図５，６のように一部曲線となっている。   FIG. 7 and FIG. 8 are graphs of an example showing changes in the currents I7 to I10 and the output current with respect to changes in the input voltage when the threshold values of the NMOSs M1 and M8 are VDD / 2 or less. On the other hand, FIG. 9 and FIG. 10 are graphs of an example showing currents I7 to I10 and changes in output current with respect to changes in input voltage when the threshold values of NMOS M1 and M8 are larger than VDD / 2. In these graphs, the horizontal axis represents the input voltage (V), and the vertical axis represents the current (μA). Vth1 and Vth5 are threshold voltages of NMOS M1 and M5, respectively. Note that the waveform changes in a rectangular shape or a linear shape, but this is for the sake of simplification, and is actually a partial curve as shown in FIGS.

ＮＭＯＳＭ１，Ｍ８の閾値がＶＤＤ／２以下の場合、図７のグラフに示すように、入力電圧ｖｉｎの変化に対して、第１および第２の差動対ともに電流が流れる電圧区間（図の例では、０．３Ｖ〜０．９Ｖの区間）が存在する。つまり、ＶＤＤ／２付近で第１および第２の差動対ともに電流が流れる区間が生じ、図８のグラフに示すように、その区間では電流の増加率が高くなる。   When the threshold values of the NMOSs M1 and M8 are equal to or lower than VDD / 2, as shown in the graph of FIG. 7, the voltage section in which current flows in both the first and second differential pairs with respect to the change of the input voltage vin (example in the figure). Then, there is a section of 0.3V to 0.9V). That is, there is a section in which current flows in both the first and second differential pairs in the vicinity of VDD / 2, and the rate of current increase is high in that section as shown in the graph of FIG.

仮に、ＮＭＯＳＭ１，Ｍ８の閾値が丁度ＶＤＤ／２の場合、第１および第２の差動対が片側ずつ動作することとなり、電流の増加は連続的となる。これが図４のグラフのＩ＿ｏｕｔ３の状態である。   If the threshold values of the NMOSs M1 and M8 are just VDD / 2, the first and second differential pairs operate one side at a time, and the current increase is continuous. This is the state of I_out3 in the graph of FIG.

一方、ＮＭＯＳＭ１，Ｍ８の閾値がＶＤＤ／２よりも大きい場合、図９のグラフに示すように、入力電圧ｖｉｎの変化に対して、第１および第２の差動対ともに電流が流れない電圧区間（図の例では、０．３Ｖ〜０．９Ｖの区間）が存在する。つまり、ＶＤＤ／２付近で電流を供給する担い手が存在しない区間が生じ、図１０のグラフに示すように、出力電流が変化しなくなる。   On the other hand, when the threshold values of the NMOSs M1 and M8 are larger than VDD / 2, as shown in the graph of FIG. 9, the voltage section in which no current flows in both the first and second differential pairs with respect to the change of the input voltage vin. (In the example of the figure, there is a section of 0.3 V to 0.9 V). That is, there is a section in which there is no carrier supplying current near VDD / 2, and the output current does not change as shown in the graph of FIG.

ＮＭＯＳＭ１，Ｍ８の閾値がＶＤＤ／２以下の場合も、ＶＤＤ／２よりも大きい場合も、従来技術の問題点となる０Ｖ，ＶＤＤ付近の不感帯については解消されているため、何ら問題はない。ただし、上記のように、ＮＭＯＳＭ１，Ｍ８の閾値がＶＤＤ／２以下の場合の方が、全ての入力電圧範囲において、入力電圧ｖｉｎの変化に対して出力電流を変化させることができるため望ましい。   Even if the threshold values of the NMOSs M1 and M8 are equal to or lower than VDD / 2 and larger than VDD / 2, the dead zone near 0 V and VDD, which is a problem of the prior art, has been solved, and there is no problem. However, as described above, the case where the threshold values of the NMOSs M1 and M8 are equal to or lower than VDD / 2 is preferable because the output current can be changed with respect to the change of the input voltage vin in the entire input voltage range.

次に、バイアス電圧Ｖｂ２について説明する。   Next, the bias voltage Vb2 will be described.

図１１および図１２は、バイアス電圧Ｖｂ２＝ＶＤＤの場合について、入力電圧の変化に対する電流Ｉ７〜Ｉ１０および出力電流の変化を表す一実施例のグラフである。同じく、これらのグラフの横軸は入力電圧（Ｖ）、縦軸は電流（μＡ）である。なお、波形は矩形や線形で変化しているが、説明を簡易にするためであり、実際には図５，６のように一部曲線となっている。   FIG. 11 and FIG. 12 are graphs of an example showing changes in the currents I7 to I10 and the output current with respect to changes in the input voltage when the bias voltage Vb2 = VDD. Similarly, the horizontal axis of these graphs is the input voltage (V), and the vertical axis is the current (μA). Note that the waveform changes in a rectangular shape or a linear shape, but this is for the sake of simplification, and is actually a partial curve as shown in FIGS.

バイアス電圧Ｖｂ２は、前述の説明では、Ｖｓ６＋Ｖｔｈ１２とするとしているが、仮に、バイアス電圧Ｖｂ２をそれ以上に高い電圧にすると、出力電流の利得が０〜２×Ｉｓｓから狭くなっていく。図１１および図１２のグラフに示すように、バイアス電圧Ｖｂ２の入力として最も高いＶＤＤの場合であっても、Ｉｓｓ×１／２〜Ｉｓｓ×２／３の間での利得が得られるため、誤動作となることはない。   In the above description, the bias voltage Vb2 is Vs6 + Vth12. However, if the bias voltage Vb2 is set higher than that, the gain of the output current becomes narrower from 0 to 2 × Iss. As shown in the graphs of FIGS. 11 and 12, even when the highest VDD is input as the bias voltage Vb2, a gain between Iss × 1/2 and Iss × 2/3 can be obtained. It will never be.

従って、バイアス電圧Ｖｂ２は、Ｖｓ６＋Ｖｔｈ１２（つまり、Ｖｓ４＋Ｖｔｈ２、もしくは、Ｖｓ５＋Ｖｔｈ７）とするのが最良であるが、それより高い電圧でも機能的には問題はない。   Therefore, it is best to set the bias voltage Vb2 to Vs6 + Vth12 (that is, Vs4 + Vth2 or Vs5 + Vth7), but there is no functional problem even at a higher voltage.

なお、図１および図２に示す回路例において、電源とグランド、ＰＭＯＳとＮＭＯＳ、ＩＮＰとＩＮＮを入れ替えることによっても同様の機能および効果を実現する回路を構成することができる。また、上記実施形態では、差動対を２対使用しているが、この２対の差動対を有する回路を複数組使用してもよい。また、それぞれの差動対において、一方の入力デバイスと他方の入力デバイスの駆動力（例えば、トランジスタサイズ）を変化させてもよい。   In the circuit examples shown in FIGS. 1 and 2, a circuit that realizes the same function and effect can be configured by replacing the power supply and ground, the PMOS and NMOS, and the INP and INN. In the above embodiment, two differential pairs are used. However, a plurality of sets of circuits having these two differential pairs may be used. In each differential pair, the driving power (for example, transistor size) of one input device and the other input device may be changed.

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。 The present invention is basically as described above.
Although the present invention has been described in detail above, the present invention is not limited to the above-described embodiment, and it is needless to say that various improvements and modifications may be made without departing from the gist of the present invention.

１０，２０，２２ 電圧電流変換回路
１２ バイアス電圧生成回路
１４ Ｖｂ生成回路
１６ Ｖｂ２生成回路
１８ 電流源
Ｍ１，Ｍ２，Ｍ５，Ｍ７〜Ｍ１２，Ｍ１５，Ｍ１７ ＮＭＯＳ
Ｍ３，Ｍ４，Ｍ１３，Ｍ１４，Ｍ１６ ＰＭＯＳ 10, 20, 22 Voltage-current conversion circuit 12 Bias voltage generation circuit 14 Vb generation circuit 16 Vb2 generation circuit 18 Current source M1, M2, M5, M7 to M12, M15, M17 NMOS
M3, M4, M13, M14, M16 PMOS

Claims (6)

差動入力電圧を受け取って、その入力電圧に応じた出力電流に変換する電圧電流変換回路であって、
一方の端子が電源もしくはグランドの一方に接続された第１および第２の負荷抵抗と、一方の端子がグランドもしくは電源の他方に接続された第１および第２の電流源と、前記差動入力電圧によってオン／オフが制御される第１および第２の差動対とを備え、
前記第１の差動対は、それぞれ、前記第１および第２の負荷抵抗の他方の端子と前記第１の電流源の他方の端子との間に接続された第１および第２のＭＯＳトランジスタを備え、前記第２の差動対は、それぞれ、前記第１および第２の負荷抵抗の他方の端子と前記第２の電流源の他方の端子との間に接続された第３および第４のＭＯＳトランジスタを備え、
前記第１および第４のＭＯＳトランジスタのゲートには前記差動入力電圧の一方および他方が入力され、前記第２および第３のＭＯＳトランジスタのゲートにはバイアス電圧が入力され、
前記バイアス電圧は、前記差動入力電圧のそれぞれがグランド電圧から電源電圧の範囲で変化するとき、前記差動入力電圧のいずれかが電源電圧のときを除いて前記第２および第３のＭＯＳトランジスタの両方がオンする電圧に設定されていることを特徴とする電圧電流変換回路。 A voltage-current conversion circuit that receives a differential input voltage and converts it into an output current corresponding to the input voltage,
First and second load resistors having one terminal connected to one of a power supply or a ground, first and second current sources having one terminal connected to the other of the ground or the power supply, and the differential input A first and a second differential pair whose on / off is controlled by a voltage;
The first differential pair includes first and second MOS transistors connected between the other terminals of the first and second load resistors and the other terminal of the first current source, respectively. And the second differential pair includes third and fourth terminals connected between the other terminal of the first and second load resistors and the other terminal of the second current source, respectively. With MOS transistors
One and the other of the differential input voltages are input to the gates of the first and fourth MOS transistors, and a bias voltage is input to the gates of the second and third MOS transistors,
The bias voltage is the second and third MOS transistors except that when each of the differential input voltages changes in a range from a ground voltage to a power supply voltage, any of the differential input voltages is a power supply voltage. A voltage-current conversion circuit characterized in that both are set to a voltage that turns on. 前記第１および第２の差動対の前記差動入力電圧が入力するＭＯＳトランジスタの閾値が、ＶＤＤ／２以下であることを特徴とする請求項１に記載の電圧電流変換回路。   2. The voltage-current converter circuit according to claim 1, wherein a threshold value of a MOS transistor to which the differential input voltage of the first and second differential pairs is input is VDD / 2 or less. さらに、前記第１および第２の負荷抵抗と、前記第１の差動対と、前記第１の電流源とからなる回路のレプリカ回路によって構成され、前記バイアス電圧を生成するバイアス電圧生成回路を備えることを特徴とする請求項１または２に記載の電圧電流変換回路。   A bias voltage generating circuit configured to generate the bias voltage, the replica voltage circuit including a replica circuit of a circuit including the first and second load resistors, the first differential pair, and the first current source; The voltage-current conversion circuit according to claim 1, further comprising: 前記バイアス電圧生成回路は、一方の端子が前記電源もしくはグランドの一方に接続された第３および第４の負荷抵抗と、一方の端子が前記グランドもしくは電源の他方に接続された第３の電流源と、第３の差動対とを備え、
前記第３の差動対は、それぞれ、前記第３および第４の負荷抵抗の他方の端子と前記第３の電流源の他方の端子との間に接続された第５および第６のＭＯＳトランジスタを備え、前記第５のＭＯＳトランジスタのゲートには電源電圧が入力され、前記第６のＭＯＳトランジスタのゲートは自分自身のドレインに接続され、前記第６のＭＯＳトランジスタのドレインの電圧が前記バイアス電圧として出力され、
さらに前記第３の電流源の電流をＪ：１（０＜Ｊ＜１）の比でミラーした電流を前記第４の負荷抵抗に流すカレントミラー回路を備えることを特徴とする請求項３記載の電圧電流変換回路。 The bias voltage generation circuit includes a third and fourth load resistors having one terminal connected to one of the power supply or the ground, and a third current source having one terminal connected to the other of the ground or the power supply. And a third differential pair,
The third differential pair includes fifth and sixth MOS transistors connected between the other terminals of the third and fourth load resistors and the other terminal of the third current source, respectively. A power supply voltage is input to the gate of the fifth MOS transistor, the gate of the sixth MOS transistor is connected to its own drain, and the voltage of the drain of the sixth MOS transistor is the bias voltage. Is output as
4. The current mirror circuit according to claim 3, further comprising a current mirror circuit for flowing a current obtained by mirroring the current of the third current source at a ratio of J: 1 (0 <J <1) to the fourth load resistor. Voltage-current converter circuit. 前記第１の負荷抵抗は、電源と前記第１および第３のＭＯＳトランジスタのドレインとの間に接続され、ゲートが自分自身のドレインに接続されたＰＭＯＳであり、前記第２の負荷抵抗は、電源と前記第２および第４のＭＯＳトランジスタのドレインとの間に接続され、ゲートが自分自身のドレインに接続されたＰＭＯＳであり、
前記第１の電流源は、前記第１および第２のＭＯＳトランジスタのソースとグランドとの間に接続されたＮＭＯＳであり、前記第２の電流源は、前記第３および第４のＭＯＳトランジスタのソースとグランドとの間に接続されたＮＭＯＳであり、前記第１および第２の電流源のＮＭＯＳのゲートに第２のバイアス電圧が入力され、
前記第１、第２、第３および第４のＭＯＳトランジスタはＮＭＯＳであることを特徴とする請求項１〜４のいずれかに記載の電圧電流変換回路。 The first load resistor is a PMOS connected between a power source and the drains of the first and third MOS transistors, and a gate is connected to its own drain, and the second load resistor is A PMOS connected between a power supply and the drains of the second and fourth MOS transistors, the gate of which is connected to its own drain;
The first current source is an NMOS connected between the sources of the first and second MOS transistors and the ground, and the second current source is the third and fourth MOS transistors. An NMOS connected between a source and a ground, and a second bias voltage is input to the NMOS gates of the first and second current sources;
5. The voltage-current converter circuit according to claim 1, wherein the first, second, third, and fourth MOS transistors are NMOS. 前記第３の負荷抵抗は、電源と前記第５のＭＯＳトランジスタのドレインとの間に接続され、ゲートが自分自身のドレインに接続されたＰＭＯＳであり、前記第４の負荷抵抗は、電源と前記第６のＭＯＳトランジスタのドレインとの間に接続されたＰＭＯＳであり、
前記第３の電流源は、前記第５および第６のＭＯＳトランジスタのソースとグランドとの間に接続されたＮＭＯＳであり、第２のバイアス電圧が前記第３の電流源のＮＭＯＳのゲートに入力され、
前記カレントミラー回路が、ソースがグランドに接続され、ゲートに前記第２のバイアス電圧が入力されたミラー回路ＮＭＯＳと、ソースが電源に接続され、ゲートが自分自身のドレインと前記ミラー回路ＮＭＯＳのドレインに接続されるとともに、前記第４の負荷抵抗のＰＭＯＳのゲートに接続されたミラー回路ＰＭＯＳとを備え、
前記第５および第６のＭＯＳトランジスタはＮＭＯＳであることを特徴とする請求項４記載の電圧電流変換回路。 The third load resistor is a PMOS connected between a power source and the drain of the fifth MOS transistor, and a gate connected to its own drain, and the fourth load resistor is a power source and the A PMOS connected between the drain of the sixth MOS transistor;
The third current source is an NMOS connected between the sources of the fifth and sixth MOS transistors and the ground, and a second bias voltage is input to the gate of the NMOS of the third current source. And
The current mirror circuit includes a mirror circuit NMOS in which a source is connected to the ground and the second bias voltage is input to a gate, a source is connected to a power source, a gate is its own drain, and a drain of the mirror circuit NMOS. And a mirror circuit PMOS connected to the gate of the PMOS of the fourth load resistor,
5. The voltage-current converter circuit according to claim 4, wherein the fifth and sixth MOS transistors are NMOS.
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