JP5476190B2 - 固体撮像装置 - Google Patents

Description

本発明は、測距センサとして機能する固体撮像装置に関する。

従来から、ＣＭＯＳイメージセンサの分野において、外来ノイズに強いＡＤ変換結果を得るカラムＡＤＣ技術が知られている。

下記に示す特許文献１には、増幅型固体撮像素子内に、雑音低減機能付きのアナログデジタル変換器（積分型アナログデジタルコンバータ）を複数個内蔵し、ＡＤ変換後のデジタル信号をラッチした後で順次選択して出力することが記載されている。

また、従来から、被写体に対して光を照射する照射部が照射した光の反射光を受光することで、被写体までの距離を測定するＴＯＦ（Time Of Flight）手法が知られている。このとき、照射した光の反射光を受光する画素には、反射光の他に太陽光などの環境光も一緒に入射するため、受光した反射光及び環境光の電荷量から環境光の電荷量を減算する必要がある。

下記に示す特許文献２には、蓄積された複数の電荷同士を差分する固体撮像素子が記載されている。具体的には、画素に受光された電荷を蓄積する複数の電荷蓄積部と、複数のコンデンサとを設け、該複数の電荷蓄積部と該コンデンサとを選択的に導通させることで、コンデンサに複数の電荷蓄積部に蓄積された電荷の差分の電荷を蓄積させる。これにより、コンデンサから複数の電荷蓄積部に蓄積された電荷の差分成分を抽出することができる。

特開平９−２３８２８６号公報 特開２００８−８９３４６号公報

しかしながら、従来のカラムＡＤＣの方式では、画素領域で得られるすべての電荷量を全てＡＤ変換し出力していたが、環境光を除去する必要がある測距センサの場合、後段で減算処理工程を行うためには全ての電荷量をＡＤ変換しなければならず、効率的ではなかった。

また、上記特許文献２に記載の技術では、画素に複数のスイッチと差分用のコンデンサを設けるので、画素の高集積化すなわち高解像度化が難しくなる。またスイッチングによる熱雑音（ｋＴＣノイズ）の悪影響を受ける可能性がある。

そこで本発明は、係る従来の問題点に鑑みてなされたものであり、光電変換により得られた電荷量の差分演算ができ、かつ高集積化が可能な固体撮像装置を提供することを目的とする。

上記目的を達成するために、本発明は、固体撮像装置であって、測距のための照射光を照射する照射部が光を照射しない状態で、且つ、環境光のみを一定時間受光する第１露光期間の光電変換で得られた電荷を蓄積する第１電荷蓄積部と、前記照射光の反射光及び前記環境光を受光することができる期間を含む前記一定時間の第２露光期間の光電変換で得られた電荷を蓄積する第２電荷蓄積部と、アナログ信号をデジタル信号にＡＤ変換するＡＤ変換器と、を備え、前記ＡＤ変換器は、レベルが漸次変化する参照電圧を生成する参照電圧生成部から供給される前記参照電圧と前記第１電荷蓄積部の第１のアナログ信号とを比較することで、該第１のアナログ信号に応じた信号を出力する第１比較器と、前記参照電圧生成部から供給される前記参照電圧と前記第２電荷蓄積部の第２のアナログ信号を比較することで、該第２のアナログ信号に応じた信号を出力する第２比較器と、前記第１のアナログ信号に応じた信号と、前記第２のアナログ信号に応じた信号とを差分して差分信号を出力する差分回路と、前記差分信号に応じたパルス列のパルス数をカウントして、前記差分信号をデジタル信号に変換する第１のカウンタ回路と、を有することを特徴とする。

前記差分回路は、排他的論理和回路又は位相差検出器であってもよい。

前記第１のアナログ信号及び前記第２のアナログ信号は、黒レベルのアナログ信号及び信号レベルのアナログ信号からなり、前記第１のカウンタ回路は、前記差分回路が出力する信号に応じたパルス列のパルス数をカウントする複数のフリップフロップ回路と、前記複数のフリップフロップ回路の前段にそれぞれ接続され、自身に入力される入力信号、ロー信号、及びハイ信号のうち、何れか１つを選択して出力信号として後段のフリップフロップ回路のクロック端子にそれぞれ出力する複数のスイッチ回路と、前記入力信号、前記ロー信号、及び前記ハイ信号のうち、何れか１つを選択するように前記スイッチ回路を制御するスイッチ回路制御信号を生成する制御信号生成回路と、カウンタ値を２の補数に変換するための１パルスを生成するパルス生成回路と、を有し、前記複数のスイッチ回路のうち、初段のスイッチ回路には、前記差分回路が出力する信号に応じたパルス列が前記入力信号として入力され、前記初段のスイッチ回路以外の他のスイッチ回路には、前段のフリップフロップ回路の反転出力信号が前記入力信号として入力され、前記制御信号生成回路は、前記黒レベルの前記差分信号をデジタル信号に変換する第１ＡＤ変換期間及び前記信号レベルの前記差分信号をデジタル信号に変換する第２ＡＤ変換期間中は、前記入力信号を出力するように前記複数のスイッチ回路を制御して、前記複数のフリップフロップ回路に、前記差分信号に応じたパルス列のパルス数をアップカウントさせ、前記第１ＡＤ変換期間から前記第２ＡＤ変換期間に切り替わる期間は、前記複数のスイッチ回路を制御することで、前記ロー信号及び前記ハイ信号を出力させて前記第１ＡＤ変換期間にカウントされたカウンタ値を１の補数に変換し、前記パルス生成回路は、前記１の補数の変換後、前記第２ＡＤ変換期間に入る前に、生成した前記１パルスを前記初段のスイッチ回路に入力させることで、前記第１ＡＤ変換期間中にカウントされたカウンタ値を前記２の補数に変換させてもよい。

前記第１比較器は、前記参照電圧と前記第１電荷蓄積部の第１のアナログ信号とを比較し、比較結果に基づいて出力する信号を反転し、前記第２比較器は、前記参照電圧と前記第２電荷蓄積部の第２のアナログ信号とを比較し、比較結果に基づいて出力する信号を反転し、前記第２比較器は、前記第１比較器が出力する信号を反転するタイミングより、遅いタイミングで出力する信号を反転してもよい。

前記参照電圧は、前記第１比較器をオートゼロにするための第１参照レベルと、前記第２比較器をオートゼロにするための前記第１参照レベルとは異なる第２参照レベルとを有し、前記第１比較器は、前記第１参照レベルから第１オフセット電圧を減算したレベルと、前記第１のアナログ信号の黒レベルのアナログ信号から第２オフセット電圧を減算したレベルとが同電位となるようにオートゼロさせており、前記第２比較器は、前記第２参照レベルから第３オフセット電圧を減算したレベルと、前記第２のアナログ信号の黒レベルのアナログ信号から第４オフセット電圧を減算したレベルが同電位となるようにオートゼロさせてもよい。

前記第１のアナログ信号及び前記第２のアナログ信号は、黒レベルのアナログ信号及び信号レベルのアナログ信号からなり、前記第１のカウンタ回路は、前記差分回路が出力する信号に応じたパルス列のパルス数をカウントする複数のフリップフロップ回路と、前記複数のフリップフロップ回路の前段にそれぞれ接続され、自身に入力される入力信号、ロー信号、及びハイ信号のうち、何れか１つを選択して出力信号として後段のフリップフロップ回路のクロック端子にそれぞれ出力する複数のスイッチ回路と、前記入力信号、前記ロー信号、及び前記ハイ信号のうち、何れか１つを選択するように前記スイッチ回路を制御するスイッチ回路制御信号を生成する制御信号生成回路と、カウンタ値を２の補数に変換するための１パルスを生成するパルス生成回路と、を有し、前記複数のスイッチ回路のうち、初段のスイッチ回路には、前記差分回路が出力する信号に応じたパルス列が前記入力信号として入力され、前記初段のスイッチ回路以外の他のスイッチ回路には、前段のフリップフロップ回路の反転出力信号が前記入力信号として入力され、前記ＡＤ変換器は、前記第１のアナログ信号と前記第２のアナログ信号とを比較する第３比較器と、前記第３比較器の比較結果に基づいて、前記黒レベルの前記差分信号をデジタル信号に変換する第１ＡＤ変換期間から前記信号レベルの前記差分信号をデジタル信号に変換する第２ＡＤ変換期間に切り替わる第１の補数変換期間及び前記第２ＡＤ変換期間終了後の第２の補数変換期間にカウンタ値を前記２の補数に変換するか否かを判定する判定回路と、前記判定回路の判定結果に基づいて、前記制御信号生成回路及び前記パルス生成回路を制御して、カウンタ値の前記２の補数変換の実行、非実行を制御する補数制御回路と、を有し、前記補数制御回路は、前記制御信号生成回路に、前記複数のスイッチ回路が前記入力信号を出力するように制御させて、前記複数のフリップフロップ回路に前記差分信号に応じたパルス列のパルス数をアップカウントさせ、カウンタ値を前記２の補数に変換させると判定した前記補数変換期間には、前記制御信号生成回路に、前記複数のスイッチ回路が前記ロー信号及び前記ハイ信号を出力するように制御させて、カウントされたカウンタ値を１の補数に変換し、１の補数の変換後、前記入力信号を出力するように前記複数のスイッチ回路を制御させるとともに、前記１パルスを生成して初段のスイッチ回路に入力するように前記パルス生成回路を制御してもよい。

前記判定回路は、黒レベルの第１のアナログ信号が、黒レベルの第２のアナログ信号より大きい場合であって、信号レベルの第１のアナログ信号が、信号レベルの第２のアナログ信号より大きい場合は、カウンタ値を、前記第１の補数変換期間に前記２の補数に変換し、前記第２の補数変換期間に前記２の補数に変換しないと判定し、黒レベルの第１のアナログ信号が、黒レベルの第２のアナログ信号より小さい場合であって、信号レベルの第１のアナログ信号が、信号レベルの第２のアナログ信号より大きい場合は、第１及び第２の補数変換期間にカウンタ値を前記２の補数に変換しないと判定し、黒レベルの第１のアナログ信号が、黒レベルの第２のアナログ信号より大きい場合であって、信号レベルの第１のアナログ信号が、信号レベルの第２のアナログ信号より小さい場合は、カウンタ値を、前記第２の補数変換期間に前記２の補数に変換し、前記第１の補数変換期間に前記２の補数に変換しないと判定し、黒レベルの第１のアナログ信号が、黒レベルの第２のアナログ信号より小さい場合であって、信号レベルの第１のアナログ信号が、信号レベルの第２のアナログ信号より小さい場合は、前記第１の補数変換期間及び第２の補数変換期間に、カウンタ値を前記２の補数に変換すると判定してもよい。

前記スイッチ回路は、第１トランスファーゲートと、第２トランスファーゲートとを有し、前記スイッチ回路制御信号は、前記第１トランスファーゲートに入力される、カウンタ値を前記１の補数に変換させる第１制御信号と、前記第１トランスファーゲート及び前記第２トランスファーゲートのオンオフを制御する第２制御信号とを有し、前記第２トランスファーゲートには、前記入力信号が入力されてもよい。

前記第１電荷蓄積部と第２電荷蓄積部は、異なる単位画素内に設けられていてもよい。

前記第１電荷蓄積部と第２電荷蓄積部は、同一の単位画素内に設けられていてもよい。

前記ＡＤ変換器は、前記第１比較器から出力される信号に応じたパルス列のパルス数をカウントして、デジタル信号に変換する第２のカウンタ回路を更に備えてもよい。

本願発明によれば、ＡＤ変換器で、第２露光期間に画素に入射した光量を示すアナログ信号から、第１露光期間に画素に入射した光量を示すアナログ信号を減算するので、第２露光期間に画素に入射した光量を示すアナログ信号−第１露光期間に画素に入射した光量を示すアナログ信号を示すデジタル値を得ることができる。すなわち、異なる電荷蓄積部に蓄積された電荷量同士の差分演算を、ＡＤ変換の際に行うことができるので、カウンタの削減、消費電力の削減、および、ノイズの削減ができる。

第２比較器は、第１比較器が出力する信号を反転させるタイミングより遅いタイミングで信号を反転させるので、第２露光期間に画素に入射した光量を示すアナログ信号−第１露光期間に画素に入射した光量を示すアナログ信号の差分信号を確実に算出することができ、差分信号を示すデジタル値を得ることができる。

また、複数のフリップフロップ回路でカウントされたカウンタ値を１の補数、２の補数に変換することで、アップカウントのみを行うカウンタ回路を、アップダウンカウントするカウンタ回路として機能させることができる。また、カウンタ回路をアップカウントのみとしたので、回路動作が簡易になり、スイッチ回路の構成を簡易化することができ、カウンタ回路の実装面積を小さくすることができる。また、カウンタ値を２の補数で表現するので、デジタル論理回路で扱い易くなり、複数の画素値をカウンタ加算する場合でも、対応することができる。

また、第１のアナログ信号と第２のアナログ信号とを比較し、該比較結果に基づいて第１の補数変換期間、第２の補数変換期間でカウンタ値を２の補数に変換するか否かを判定し、該判定結果に基づいて２の補数変換の実行、非実行を制御するので、黒レベルの第２のアナログ信号が、黒レベルの第１のアナログ信号よりレベルが高い場合でも、信号レベルの第２のアナログ信号が、黒レベルの第１のアナログ信号よりレベルが高い場合でも、第２露光期間に画素に入射した光量を示すアナログ信号−第１露光期間に画素に入射した光量を示すアナログ信号の差分信号を確実に算出することができ、該差分信号のデジタル値を得ることができる。

ＴＯＦの原理を説明するための図である。 画素のスイッチング素子に送られる信号にタイミングチャートを示す図である。 図２に示す画素リセットのタイミングｔ１時における画素の回路状態図及びポテンシャル図である。 図２に示す露光のタイミングｔ２時における画素の回路状態図及びポテンシャル図である。 図２に示すＦＤリセットのタイミングｔ３時における画素の回路状態図及びポテンシャル図である。 図２に示す黒レベル読出し期間のタイミングｔ４時における画素の回路状態図及びポテンシャル図である。 図２に示す画素読出し期間のタイミングｔ５時における画素の回路状態図及びポテンシャル図である。 本実施の形態の固体撮像装置の構成を示す図である。 図８に示すカウンタ装置の構成を示すブロック図である。 図９で示したスイッチ回路の回路構成の一例を示す図である。 スイッチ回路制御信号ＢＲによってスイッチ回路から出力される信号Ｏｕｔの波形を示す図である。 図９で示したカウンタ回路の動作を説明するためのタイミングチャート図である。 複数のカウンタ回路が並列に配置された様子の一例を示す図である。 図８に示す固体撮像装置の動作の一例を示すタイムチャートである。 図８に示す固体撮像装置の動作の他の例を示すタイムチャートである。 図８に示す第１比較器の構成を示す図である。 第１比較器及び第２比較器の動作を示すタイムチャートである。 異なるレベルでオートゼロにされる第１比較器及び第２比較器の動作を示すタイムチャートである。 変形例１のＡＤ変換器の構成を示す図である。 図１９に示す判定回路の構成を示す図である。 比較結果信号と判定信号の真理値表を示す図である。 変形例１における固体撮像装置の動作の一例を示すタイムチャートである。 変形例１における固体撮像装置の動作の一例を示すタイムチャートである。 変形例１における固体撮像装置の動作の一例を示すタイムチャートである。 変形例１における固体撮像装置の動作の一例を示すタイムチャートである。 変形例２の画素の構成を示す図である。 変形例２の固体撮像装置の構成を示す図である。 変形例３の固体撮像装置の構成を示す図である。 変形例３の固体撮像装置の他の構成を示す図である。 変形例４の固体撮像装置の構成を示す図である。 変形例４の固体撮像装置の他の構成を示す図である。 図９の制御信号生成回路を示す回路図である。 図３２の制御信号生成回路から出力される第１制御信号ＢＲ０及び第２制御信号ＢＲ１の波形を示す図である。

本発明に係る固体撮像装置について、好適な実施の形態を掲げ、添付の図面を参照しながら以下、詳細に説明する。

まず、実施の形態の固体撮像装置を説明する前に、図１を用いてＴＯＦの原理を簡単に説明する。光（例えば、レーザー光）を被写体に照射する図示しない照射部が光を照射しない状態で、且つ、環境光のみを一定時間（Ｔ_sense）受光する第１露光期間のときに、図示しない画素が有する受光部は、入射光に応じて光電変換を行い、電子（電荷）を生成し、画素が有する電荷蓄積部は、第１露光期間に発生した電子を取り込む。ここでは、第１露光期間は２回あり、それぞれの第１露光期間で画素は光電変換し、発生した電子を電荷蓄積部に取り込む。１回目の第１露光期間に前記画素に入射する光量をＱ_CBとし、２回目の第１露光期間に前記画素に入射する光量をＱ_CAとする。

また、前記照射部から照射された光の前記反射光を受光する期間を有する第２露光期間のときに、前記した受光部は、入射光に応じて光電変換を行い、電子（電荷）を生成し、前記した電荷蓄積部は、第２露光期間に発生した電子を取り込む。ここでは、前記画素は、照射部が光を照射している状態で、且つ、前記照射部から照射された光の反射光及び環境光を一定時間（Ｔ_sense）受光する１回目の第２露光期間と、前記照射部が光の照射を終了してから一定時間（Ｔ_sense）光を受光する２回目の第２露光期間とで光電変換を行う。１回目の第２露光期間に前記画素に入射した光量をＱ_Bとし、２回目の第２露光期間に前記画素に入射した光量をＱ_Aとする。なお、Ｉ_laserは、前記照射された光の反射光の強度を示し、Ｉ_backは、環境光の強度を示す。

したがって、Ｑ_A−Ｑ_CA＝Ｉ_laser×Ｔ_delay，Ｑ_B−Ｑ_CB＝Ｉ_laser×Ｔ_sense，の関係式が成り立つ。Ｔ_delayは、照射した光が被写体に反射して戻ってくるまでの時間である。

上述した式から、Ｔ_delay＝Ｔ_sense×（Ｑ_A−Ｑ_CA）／（Ｑ_B−Ｑ_CB）の関係式が導き出せ、被写体までの距離Ｚは、Ｚ＝ｃ×Ｔ_delay／２＝ｃ×Ｔ_sense×（Ｑ_A−Ｑ_CA）／２（Ｑ_B−Ｑ_CB）となる。ここでｃは光速である。したがって、被写体までの距離を求めるためには、環境光を除去しなければならず、Ｑ_A−Ｑ_CA、Ｑ_B−Ｑ_CBを示す情報が必要となる。

次に、一般的な画素の基本的な動作について簡単に説明する。図２は、画素のスイッチング素子に送られる信号のタイミングチャートを示す図であり、図３〜図７は、図２のタイミングチャートに示すタイミングｔ１〜タイミングｔ５における画素の回路状態図及びポテンシャル図である。

画素１０は、光電変換素子１２、第１スイッチング素子ＳＷ１、ＦＤ（フローティングディフュージョン）１４、第２スイッチング素子ＳＷ２、電荷排出部１６、画素アンプ１８とを有する。

光を電荷（電子）に変換する光電変換素子１２とＦＤ（電荷保持部）１４とは、第１スイッチング素子ＳＷ１を介して接続されている。第１スイッチング素子ＳＷ１は、例えば、ｎチャネル型ＭＯＳトランジスタで構成されている。第１スイッチング素子ＳＷ１に画素電荷転送信号を供給することで、第１スイッチング素子ＳＷ１のオン・オフを選択的に制御することができる。第１スイッチング素子ＳＷ１をオンにすることで、光電変換素子１２に蓄積された電荷をＦＤ１４に転送することができる。

ＦＤ１４と電荷排出部１６とは、第２スイッチング素子ＳＷ２を介して接続され、電荷排出部１６には、図示しない電源から正の電源電圧ＶＤＤが供給されている。第２スイッチング素子ＳＷ２は、例えば、ｎチャネル型ＭＯＳトランジスタで構成されており、第２スイッチング素子ＳＷ２に画素リセット信号を供給することで、第２スイッチング素子ＳＷ２のオン・オフを選択的に制御することができる。第２スイッチング素子ＳＷ２をオンにすることで、ＦＤ１４に存在する電荷を、電荷排出部１６を通じて排出することができる。

また、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２をオンにすることで、光電変換素子１２及びＦＤ１４に存在する電荷を排出する（吐き捨てる）ことできる。これにより、画素１０をリセットすることができる。第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２、及び電荷排出部１６は、リセット部として機能する。

画素アンプ１８は、垂直信号線に接続されており、画素アンプ１８によりＦＤ１４の電圧を表す信号（アナログ信号）が垂直信号線２０から読み出される。

図３は、図２に示す画素リセットのタイミングＡ時における画素１０の回路状態図及びポテンシャル図である。タイミングＡ時には、Ｈｉｇｈ（１）の画素リセット信号が第２スイッチング素子ＳＷ２に、Ｈｉｇｈ（１）の画素電荷転送信号が第１スイッチング素子ＳＷ１に供給されるので、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２はオン状態となる。したがって、回路状態図の下に示されたポテンシャル図を見るとわかるように、光電変換素子１２に蓄積されている電荷と、ＦＤ１４に存在する電荷は、電荷排出部１６から排出され、画素１０がリセットされる。

図４は、図２のタイミングＢ時における画素１０の回路状態図及びポテンシャル図である。タイミングＢ時には、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２には、Ｈｉｇｈの信号が供給されていないで（Ｌｏｗ（０）の信号が供給されているので）、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２は共にオフとなる。回路状態図の下に示されたポテンシャル図を見るとわかるように、光電変換素子１２とＦＤ１４との間、及び、ＦＤ１４と電荷排出部１６との間に電位障壁ができているのがわかる。光電変換素子１２とＦＤ１４との間の電位障壁により、光電変換素子１２に光電変換した電荷が蓄積される。

図５は、図２に示すＦＤリセットのタイミングＣ時における画素１０の回路状態図及びポテンシャル図である。タイミングＣ時には、第１スイッチング素子ＳＷ１にはＬｏｗの画素電荷転送信号が供給され、第２スイッチング素子ＳＷ２にＨｉｇｈの画素リセット信号が供給されているので、第１スイッチング素子ＳＷ１はオフ、第２スイッチング素子ＳＷ２はオンとなる。これにより、ポテンシャル図を見るとわかるように、ＦＤ１４に存在する電荷が電荷排出部１６から排出される。ここで、ＦＤ１４の電荷を排出する理由は、光電変換素子１２に蓄積された電荷をＦＤ１４に転送するので、その転送前にＦＤ１４に存在する電荷をリセットするためである。黒レベルの電圧信号とは、リセットされた画素の電圧信号のことをいい、詳しくは、リセットされたＦＤ１４の電圧を示す信号のことをいう。

図６は、図２に示す黒レベル読出し期間のタイミングＤ時における画素１０の回路状態図及びポテンシャル図である。タイミングＤ時には、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２には、Ｌｏｗの信号が供給されているので、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２はオフとなる。ポテンシャル図を見るとわかるように、光電変換素子１２とＦＤ１４との間、及び、ＦＤ１４と電荷排出部１６との間に電位障壁ができる。このタイミングＤにおいて、ＦＤ１４のアナログ信号（例えば、電圧信号）、つまり、黒レベルのアナログ信号が垂直信号線２０から読み出される。

図７は、図２に示すタイミングＥ時における画素１０の回路状態図及びポテンシャル図である。タイミングＥ時には、第１スイッチング素子ＳＷ１にＨｉｇｈの画素電荷転送信号が供給され、第２スイッチング素子ＳＷ２にはＬｏｗの画素リセット信号が供給されているので、第１スイッチング素子ＳＷ１はオンになり、第２スイッチング素子ＳＷ２はオフになる。ポテンシャル図を見るとわかるように、光電変換素子１２に蓄積された電荷はＦＤ１４に転送される。

その後、第１スイッチング素子ＳＷ１はオフになり、ＦＤ１４のアナログ信号（例えば、電圧信号）、つまり、光電変換により得られた画素のアナログ信号（信号レベルのアナログ信号）が垂直信号線２０から読み出される。

以上が一般的な画素の動作の説明であるが、本実施の形態での画素は、電荷蓄積部を備えてもよい。この場合は、光電変換素子１２が光電変換した電荷は電荷蓄積部に蓄積され、その後ＦＤ１４に転送されて蓄積された電荷量を示すアナログ信号が垂直信号線２０を介して読み出される。

次に、図８を用いて本実施の形態の固体撮像装置３０の構成を説明する。固体撮像装置３０は、マトリクス状に配列された複数の単位画素１０を有する画素アレイ３２と、画素アレイ３２の画素１０を駆動させるＶドライバ３４と、前記画素１０の電荷蓄積部（ＦＤ１４）のアナログ信号ＶＱ_A、ＶＱ_CA、ＶＱ_B、ＶＱ_CBを複数のＡＤ変換器３６に出力する垂直信号線３８、４０、４２、４４と、スイッチ４６を介して複数のＡＤ変換器３６に接続される水平転送線４８と、水平転送線４８の一端に接続された出力回路５０とを備える。

ＡＤ変換器３６は、第１比較器６０、第２比較器６２、差分回路６４、アンド回路６６、及びカウンタ回路６８を有する。固体撮像装置３０は、レベルが漸次変化する参照電圧（Ｖｒｅｆ）を生成する参照電圧生成部５２を有し、参照電圧生成部５２は、生成した参照電圧を第１比較器６０及び第２比較器６２の＋端子に出力する。参照電圧は、初期レベルから鋸歯（ランプ：ＲＡＭＰ）状となるように段階状に時間変化させた電圧である。

測距のための照射光を照射する前記照射部が光を照射しない状態で、且つ、環境光のみを一定時間受光する前記第１露光期間に得られた第１画素１０ａ、１０ｂのアナログ信号（第１のアナログ信号）ＶＱ_CA、ＶＱ_CBは、垂直信号線４０、４４を介してＡＤ変換器３６の第１比較器６０の−端子に入力される。第１画素１０ａ、１０ｂは、第１露光期間の光電変換電子を出力する。

前記照射部が照射した光の反射光及び環境光を受光することができる期間を含む一定時間受光する前記第２露光期間に得られた第２画素１０ｃ、ｄのアナログ信号（第２のアナログ信号）ＶＱ_A、ＶＱ_Bは、垂直信号線３８、４２を介して、ＡＤ変換器３６の第２比較器６２の−端子に入力される。第１画素１０ｃ、１０ｄは、第１露光期間の光電変換電子を出力する。

垂直信号線３８に接続される第２画素１０ｃは、前記照射部が光照射直後の第２露光期間の光電変換電子を出力する。該第２露光期間に得られた第２画素１０ｃの第２のアナログ信号ＶＱ_Aは、垂直信号線３８を介して、第１のアナログ信号ＶＱ_CAが入力されるＡＤ変換器３６の第２比較器６２の−端子に入力される。

また、垂直信号線４２に接続される第２画素１０ｄは、前記照射部が光を照射している状態の第２露光期間の光電変換電子を出力する。該第２露光期間に得られた第２画素１０ｄの第２のアナログ信号ＶＱ _Bは、垂直信号線４２を介して、第１のアナログ信号ＶＱ_CBが入力されるＡＤ変換器３６の第２比較器６２の−端子に入力される。

第１比較器６０は、参照電圧と第１画素１０ａの第１のアナログ信号ＶＱ_CA、又は、第１画素１０ｂの第２のアナログ信号ＶＱ_CBとを比較することで、第１のアナログ信号ＶＱ_CA、又は第１のアナログ信号ＶＱ_CBに応じて、１／０が反転する信号を出力する。

第２比較器６２は、参照電圧と、第２画素１０ｃの第２のアナログ信号ＶＱ_A又は第２画素１０ｄの第２のアナログ信号ＶＱ_Bとを比較することで、第２のアナログ信号ＶＱ_A、又は第２のアナログ信号ＶＱ_Bに応じて、1／０が反転する信号を出力する。

差分回路６４は、排他的論理和回路（ＥＸＯＲ回路）であり、第１比較器６０から出力された第１のアナログ信号ＶＱ_CA、又は、第１のアナログ信号ＶＱ_CBに応じた信号と、第２比較器６２から出力された第２のアナログ信号ＶＱ_A、又は第２のアナログ信号ＶＱ_Bに応じた信号とを差分して差分信号を出力する。差分回路６４により、第１のアナログ信号ＶＱ_CAと、第２のアナログ信号ＶＱ_Aとの差分信号、又は、第１のアナログ信号ＶＱ_CBと、第２のアナログ信号ＶＱ_Bとの差分信号が出力されることになる。なお、差分回路６４は、位相差検出器であってもよい。

差分回路６４から出力される差分信号は、アンド回路６６に入力される。また、アンド回路６６には、クロック信号（パルス列）が入力される。クロック信号は、基準クロック信号であってもよく、基準クロック信号から生成されたクロック信号であってもよい。アンド回路６６は、差分回路６４から出力される差分信号がＨｉｇｈの期間だけ、入力されたクロック信号をカウンタ回路６８に出力する。これにより、差分信号に応じたパルス列がカウンタ回路６８に出力される。

カウンタ回路６８は、アンド回路６６から出力されたパルス列のパルス数をカウントする。第１のアナログ信号ＶＱ_CA、ＶＱ_CB及び第２のアナログ信号ＶＱ_A、ＶＱ_Bは、黒レベルのアナログ信号と、信号レベルのアナログ信号を有するので、差分信号も黒レベルの差分信号と、信号レベルの差分信号とを有する。画素本来の信号は、「−黒レベル＋信号レベル」なので、カウンタ回路６８は、黒レベルの差分信号に応じたパルス列のパルス数のカウンタ値と、信号レベルの差分信号に応じたパルス列のパルス数のカウンタ値とを減算処理することで、第２画素１０ｃ又は１０ｄ本来の信号から、第１画素１０ａ又は１０ｂ本来の信号を減算した差分信号を得ることができる。

本実施の形態のカウンタ回路６８は、アップカウントのみを行うことで、アップダウンカウントが可能なカウンタ回路である。カウンタ回路６８がカウントしたカウンタ値（デジタル値）は、スイッチ４６を介して水平転送線４８に転送され、水平転送線４８は、カウンタ回路６８から送られてきたデジタル値は、出力回路５０から出力される。

次に、図９を用いて、図８に示すカウンタ回路６８の構成を説明する。カウンタ回路６８は、ビット反転機能付き非同期カウンタ回路である。カウンタ回路６８は、複数のフリップフロップ回路（ポジティブエッジ型）７０と、複数のスイッチ回路７２、制御信号生成回路７４、及びパルス生成回路７６を備える。

複数のフリップフロップ回路７０は、カウンタ回路６８に入力されたパルス列のパルス数をアップカウントする。複数のスイッチ回路７２と複数のフリップフロップ回路７０とは交互に接続される。複数のフリップフロップ回路７０は、Ｄ型フリップフロップ回路であってよい。複数のフリップフロップ回路７０は、スイッチ回路７２を介してカスケード接続されている。フリップフロップ回路７０は、反転出力端子Ｑバーの出力が自身の入力端子Ｄに入力されるように接続されている。フリップフロップ回路７０の反転出力端子Ｑバーからの出力信号は、後続のスイッチ回路７２に入力される。

それぞれのフリップフロップ回路７０の出力端子Ｑからの出力信号は、カウンタ値の１ビット分を構成する。ここでは、初段のフリップフロップ回路７０の出力端子Ｑからの出力信号をＱ０、次段のフリップフロップ回路７０の出力端子Ｑからの出力信号をＱ１、３段のフリップフロップ回路７０の出力端子Ｑからの出力信号をＱ２、最終段のフリップフロップ回路７０の出力端子Ｑからの出力信号をＱ３とする。

フリップフロップ回路７０及びスイッチ回路７２の数は、カウントしたいビット数分だけ設けられる。図９では、フリップフロップ回路７０及びスイッチ回路７２は４段階構成となっているので、４ビットとなる。なお、最終段のフリップフロップ回路７０は、符号ビットとしても機能する。

複数のスイッチ回路７２は、複数のフリップフロップ回路７０の前段にそれぞれ接続される。スイッチ回路７２は、自身に入力される入力信号Ｉｎ、Ｌｏｗ信号（０）、Ｈｉｇｈ信号（１）のうち、何れか１つを選択して出力信号Ｏｕｔとして出力する。スイッチ回路７２から出力される出力信号Ｏｕｔは、後続のフリップフロップ回路７０のクロック端子ＣＫに入力される。初段のスイッチ回路７２には、カウントすべきパルス列が入力信号Ｉｎとして入力され、初段のスイッチ回路７２以外のスイッチ回路７２には、前段のフリップフロップの反転出力端子Ｑバーからの信号が入力信号として入力される。スイッチ回路７２は、２−１セレクタ回路である。スイッチ回路７２の構成については後述する。

制御信号生成回路７４は、入力信号Ｉｎ、Ｌｏｗ（ロー）信号、及びＨｉｇｈ（ハイ）信号のうち、何れか１つを選択するようにスイッチ回路７２を制御するスイッチ回路制御信号ＢＲを生成する。制御信号生成回路７４は、基準クロック信号又は基準クロック信号から生成されたクロック信号を用いて、スイッチ回路制御信号ＢＲを生成する。複数のスイッチ回路７２は、制御信号生成回路７４が生成したスイッチ回路制御信号ＢＲにしたがって、入力信号Ｉｎ、Ｌｏｗ信号、及びＨｉｇｈ信号のうち、何れか１つを選択し、該選択した信号を出力信号Ｏｕｔとして出力する。

複数のスイッチ回路７２が、入力信号Ｉｎを出力信号Ｏｕｔとして、出力している場合は、複数のフリップフロップ回路７０は、初段のスイッチ回路７２に入力されたパルス列のパルス数をカウントしている状態となる。その後、制御信号生成回路がＬｏｗ信号を出力するように複数のスイッチ回路７２を制御した後、Ｈｉｇｈ信号に出力するように複数のスイッチ回路７２を制御すると、複数のフリップフロップ回路７０がカウントしたカウンタ値が１の補数に変換される。つまり、カウントしたカウンタ値の１の補数がフリップフロップ回路７０に記憶される。

パルス生成回路７６は、複数のフリップフロップ回路７０でカウントされたカウンタ値を２の補数に変換するための１パルスを生成して、初段のスイッチ回路７２に入力する。この１パルスは、１の補数に変換後、再びスイッチ回路７２が入力信号Ｉｎを出力信号Ｏｕｔとして出力する状態となった後に、初段のスイッチ回路７２に入力されることで、２の補数に変換される。つまり、２の補数がフリップフロップ回路７０に記憶される。

図１０は、図９で示したスイッチ回路７２の回路構成の一例を示す図である。スイッチ回路７２は、上述したように、入力信号Ｉｎ、Ｌｏｗ信号（０）、Ｈｉｇｈ信号（１）のうち、何れか１つを選択して出力することから、３−１セレクタとして機能する。しかし、構成は、２−１セレクタ回路である。したがって、回路がシンプルで、チップ占有面積を小さくすることができる。スイッチ回路７２は、第１トランスファーゲート８０、及び第２トランスファーゲート８２を有する。スイッチ回路制御信号ＢＲは、第１トランスファーゲート８０に入力され、複数のフリップフロップ回路７０のカウンタ値を１の補数に変換させる第１制御信号ＢＲ０と、第１トランスファーゲート８０及び第２トランスファーゲート８２のオン・オフを制御する第２制御信号ＢＲ１とを有する。第１トランスファーゲート８０及び第２トランスファーゲート８２は、第２制御信号ＢＲ１が印加されることで、オン・オフが互いに逆になる。例えば、第１トランスファーゲート８０がオンの場合は、第２トランスファーゲート８２はオフになる。第２トランスファーゲート８２には、入力信号Ｉｎが入力される。

第１トランスファーゲート８０及び第２トランスファーゲート８２は、Ｎチャネル型のトランジスタＮとＰチャネル型のトランジスタＰとからなるＣＭＯＳスイッチで構成される。第１トランスファーゲート８０のトランジスタＮ、及び、第２トランスファーゲート８２のトランジスタＰの各ゲートに、第２制御信号ＢＲ１が直接印加される。また、第１トランスファーゲート８０のトランジスタＰ、及び、第２トランスファーゲート８２のトランジスタＮの各ゲートに、第２制御信号ＢＲ１を反転させた信号が直接印加される。これにより、第１トランスファーゲート及び第２トランスファーゲートのオン・オフが互いに逆になる。この第１制御信号ＢＲ０及び第２制御信号ＢＲ１によって、スイッチ回路７２から出力される出力信号Ｏｕｔが制御される。

図１１は、スイッチ回路制御信号ＢＲによってスイッチ回路７２から出力される信号Ｏｕｔの波形を示す図である。ここで、第１制御信号ＢＲ０及び第２制御信号ＢＲ１がＬｏｗの場合は、第１トランスファーゲート８０がオフ、第２トランスファーゲート８２がオンとなり、第２トランスファーゲート８２に入力信号Ｉｎが入力されている場合は、該入力信号Ｉｎが出力信号Ｏｕｔとしてそのまま出力される。ここでは、第１制御信号ＢＲ０及び第２制御信号ＢＲ１がＬｏｗの状態を状態ａと呼ぶ。

状態ａのときは、スイッチ回路制御信号ＢＲによって、それぞれのスイッチ回路７２から、後続するフリップフロップ回路７０のクロック端子ＣＫに入力信号Ｉｎがそれぞれ入力可能な状態となる。

次に、第１制御信号ＢＲ０がＬｏｗの状態のまま、第２制御信号ＢＲ１がＨｉｇｈとなる。この場合は、第１トランスファーゲート８０がオン、第２トランスファーゲート８２がオフとなるので、第１トランスファーゲート８０に入力された第１制御信号ＢＲ０がスイッチ回路７２の出力信号Ｏｕｔとして出力される。第１トランスファーゲート８０に入力される第１制御信号ＢＲ０は、Ｌｏｗなので、出力信号ＯｕｔはＬｏｗとなる。ここでは、第１制御信号ＢＲ０がＬｏｗ、第２制御信号ＢＲ１がＨｉｇｈの状態を状態ｂと呼ぶ。状態ｂのときは、スイッチ回路制御信号ＢＲによって、それぞれのスイッチ回路７２から、後続するフリップフロップ回路７０のクロック端子ＣＫにＬｏｗの出力信号Ｏｕｔがそれぞれ入力される。

次に、第２制御信号ＢＲ１がＨｉｇｈのまま、第１制御信号ＢＲ０がＨｉｇｈとなる。この場合は、第１トランスファーゲート８０がオン、第２トランスファーゲート８２がオフのままであり、第１トランスファーゲート８０に入力される第１制御信号ＢＲ０がスイッチ回路７２の出力信号Ｏｕｔとして出力される。第１トランスファーゲート８０に入力される第１制御信号ＢＲ０は、Ｈｉｇｈなので、出力信号ＯｕｔはＨｉｇｈとなる。ここでは、第１制御信号ＢＲ０及び第２制御信号ＢＲ１がＨｉｇｈの状態を状態ｃと呼ぶ。状態ｃのときは、スイッチ回路制御信号ＢＲによって、それぞれのスイッチ回路７２から、後続するフリップフロップ回路７０のクロック端子ＣＫにＨｉｇｈの出力信号Ｏｕｔがそれぞれ入力される。スイッチ回路７２の出力信号Ｏｕｔは、状態ｂから状態ｃに切り替わるときに、ＬｏｗからＨｉｇｈに切り替わるので、各フリップフロップ回路７０の状態値を反転させることができる。つまり、１の補数に変換される。

スイッチ回路７２は、状態ａ、状態ｂ、状態ｃのように遷移していき、再び状態ａに戻る。状態ｃから状態ａに戻るときには、出力信号Ｏｕｔのハザードを防止するために、第１制御信号ＢＲ０をＨｉｇｈからＬｏｗにするタイミングを、第２制御信号ＢＲ１がＨｉｇｈからＬｏｗにするタイミングより遅らせる。

このように、スイッチ回路７２は、２−１セレクタの回路であるが、スイッチ回路制御信号により、３−１セレクタの機能を実現することができる。

図１２は、図９で示したカウンタ回路６８の動作を説明するためのタイミングチャート図である。図１２では、黒レベルの差分信号に応じたパルス列（第１のパルス列）と、信号レベルの差分信号に応じたパルス列（第２のパルス列）が、初段のスイッチ回路７２に入力される場合を例にして説明する。第１のパルス列は、ダウンカウントの対象となるパルス列である。また、第２のパルス列は、アップカウントの対象となるパルス列である。

第１のパルス列のパルス数をカウントする黒レベルカウント期間は、スイッチ回路制御信号ＢＲによりスイッチ回路７２が状態ａにされる。第１のパルス列が初段にスイッチ回路７２に入力される。なお、カウンタ回路６８は、第１パルス列のパルス数をカウントする前に、出力端子Ｑから出力される信号がＬｏｗとなるように初期化される。つまり、全てのフリップフロップ回路７０をリセットして出力端子Ｑを‘０’に設定する。

第１のパルス列が初段のスイッチ回路７２に入力されると、第１のパルス列のパルス数がカウンタ回路６８によってカウントされる。例えば、パルスが１つ入力されると、出力信号Ｑ０の値が‘１’、出力信号Ｑ１、Ｑ２、及びＱ３の値が‘０’となるので、カウンタ値は、‘０００１’（１）、となる。また、パルスがさらに入力されていくと、カウンタ値は、‘００１０’（２）→‘００１１’（３）→‘０１００’（４）、という具合にアップカウントされていく。カウンタ値の後に括弧書きで示す値は、十進法で表したカウンタ値となる。

黒レベルカウント期間が経過すると、スイッチ回路制御信号ＢＲによって、スイッチ回路７２を状態ｂにしてから、状態ｃにすると、それぞれのフリップフロップ回路７０に保持されている状態値が反転する。つまり、現在のカウンタ値の１の補数に変換される。カウンタ値が、‘０１００’、となった後に状態値を反転させているので、反転後のカウンタ値は、‘１０１１’（１１）、となる。しかし、最終段のフリップフロップ回路７０は、符号ビットとしても機能し、出力信号Ｑ３の値が「０」のときはプラスを示し、「１」の時はマイナスを示すので、カウンタ値‘１０１１’を２の補数表現として十進法で示すと、−５となる。

そして、１の補数への変換後、スイッチ回路制御信号ＢＲによって、スイッチ回路７２は状態ａにされる。パルス生成回路７６は、信号レベルカウント期間に入る前に（前記第２のパルス列が入力される前に）、生成した１パルスを初段のスイッチ回路７２に入力する。これにより、黒レベルカウント期間にカウントされたカウンタ値が２の補数に変換される。この１パルスが初段のスイッチ回路７２に入力されることで、カウンタ値が１の補数である‘１０１１’に１を加算した値になる。つまり、黒レベルカウント期間にカウントしたカウンタ値を２の補数に変換することになる。２の補数に変換された後の値は、‘１１００’（−４）となる。その後、第２のパルス列が初段のスイッチ回路７２に入力されることで、第２のパルス列のパルス数を−４からカウントすることになる。

このように、第１のパルス列のパルス数をカウントしたカウンタ値の１の補数を取ってから、２の補数をとることで、第１のパルス列のパルス数をアップカウントしても、結果的に第１のパルス列のパルス数をダウンカウントしたのと同じ結果となる。したがって、「−黒レベルの差分信号＋信号レベルの差分信号」となる。

なお、最終段のフリップフロップ回路７０は、符号ビットとして機能するので、カウントできる最大ビット数は、最終段のフリップフロップ回路７０を除いたフリップフロップ回路７０の数となる。したがって、カウントする値に応じて、フリップフロップ回路７０の数を変えることは言うまでもない。また、フリップフロップ回路７０がネガティブエッジ型の場合は、図１１に示す第１制御信号ＢＲ０の波形を反転した波形が第１制御信号ＢＲ０として第１トランスファーゲート８０に入力される。このように、フリップフロップ回路７０の構成に応じて、スイッチ回路７２が出力する信号は適宜変更可能である。つまり、黒レベルカウント期間から信号レベルカウント期間に切り替わるときに、カウンタ値を２の補数に変換すればよい。

図１３は、複数のカウンタ回路６８が並列に配置された様子の一例を示す図である。複数のカウンタ回路６８は、例えば、撮像素子の画素の列毎に配置される。図１３を見るとわかるように、ビット数が多いカウンタ回路６８を複数配置する場合、スイッチ回路７２の素子数を少なくすれば、カウンタ回路６８の実装面積をかなり小さくすることができる。本実施形態では、２−１セレクタ回路で構成されたスイッチ回路７２を、３−１セレクタとして機能させるので、３−１セレクタ回路を用いるより、スイッチ回路７２の素子数を少なくすることができ、カウンタ回路６８の実装面積を小さくすることができる。なお、図１３では、制御信号生成回路７４及びパルス生成回路７６は、省略している。また、フリップフロップ回路７０に入力されるｒｓｔは、リセット信号である。このリセット信号によりフリップフロップ回路７０は、初期化されて、値が‘０’となる。

複数のフリップフロップ回路７０でカウントされたカウンタ値を１の補数、２の補数に変換することで、アップカウントのみを行うカウンタ回路６８を、アップダウンカウントするカウンタ回路として機能させることができる。また、カウンタ回路６８をアップカウントのみとしたので、回路動作が簡易になり、スイッチ回路７２の構成を簡易化することができ、カウンタ回路６８の実装面積を小さくすることができる。また、カウンタ値を２の補数で表現するので、デジタル論理回路で扱い易くなり、複数の画素値をカウンタ加算する場合でも、対応することができる。

次に、図１４に示すタイムチャートを用いて、図８に示す固体撮像装置３０の動作の一例を説明する。図８では、第１のアナログ信号ＶＱ_Aと第２のアナログ信号ＶＱ_CAとを差分してデジタル値に変換する場合を例にしている。Ｖドライバ３４は、画素リセット信号を第１画素１０ａ、第２画素１０ｃに出力するように制御すると、第１画素１０ａから黒レベルの第１のアナログ信号ＶＱ_CAが垂直信号線４０から読み出され、第２画素１０ｃから黒レベルの第２のアナログ信号ＶＱ_Aが垂直信号線３８から読み出される。

読み出された黒レベルの第１のアナログ信号ＶＱ_CAは第１比較器６０の−端子に入力され、黒レベルの第２のアナログ信号ＶＱ_Aは第２比較器６２の−端子に入力され、参照電圧は、第１比較器６０及び第２比較器６２の＋端子に入力される。ここで、参照電圧は、黒レベルのアナログ信号をＡＤ変換する第１ＡＤ変換期間（黒レベルカウント期間）及び信号レベルのアナログ信号をＡＤ変換する第２ＡＤ変換期間（信号レベルカウント期間）で、レベルが漸次低下し、第１ＡＤ変換期間及び第２ＡＤ変換期間が経過すると、初期レベルに戻る電圧波形を有する。

第１比較器６０は、参照電圧と黒レベルの第１のアナログ信号ＶＱ_CAとを比較して、黒レベルの第１のアナログ信号ＶＱ_CAに応じた信号を出力する。すなわち、第１比較器６０は、参照電圧が黒レベルの第１のアナログ信号ＶＱ_CAより大きい場合は、Ｈｉｇｈ信号を出力し、参照電圧が黒レベルの第１のアナログ信号ＶＱ_CAより小さくなると、Ｌｏｗ信号を出力する。第２比較器６２は、参照電圧と黒レベルの第２のアナログ信号ＶＱ_Aとを比較して、黒レベルの第２のアナログ信号ＶＱ_Aに応じた信号を出力する。すなわち、第２比較器６２は、参照電圧が黒レベルの第２のアナログ信号ＶＱ_Aより大きい場合は、Ｈｉｇｈ信号を出力し、参照電圧が黒レベルの第２のアナログ信号ＶＱ_Aより小さくなると、Ｌｏｗ信号を出力する。この第１比較器６０及び第２比較器６２については、後で詳しく説明する。

図１４に示すように、黒レベルの第１のアナログ信号ＶＱ_CAが黒レベルの第２のアナログ信号ＶＱ_Aよりレベルが高い場合は、第２比較器６２から出力される黒レベルの第２のアナログ信号ＶＱ_Aに応じた信号の立下りタイミングが、第１比較器６０から出力される黒レベルの第１のアナログ信号ＶＱ_CAに応じた信号の立下りタイミングより遅くなる。したがって、差分回路６４で出力される差分信号は、「黒レベルの第２のアナログ信号ＶＱ_A−黒レベルの第１のアナログ信号ＶＱ_CA」となる。そして、カウンタ回路６８によって、黒レベルの差分信号に応じたパルス列（黒レベルの差分信号がＨｉｇｈの期間にアンド回路６６から出力されるパルス列）のパルス数がカウントされ、「黒レベルの第２のアナログ信号ＶＱ_A−黒レベルの第１のアナログ信号ＶＱ_CA」のアナログ信号がデジタル信号に変換される。

黒レベルカウント期間が終わり、信号レベルカウント期間に入る前に、カウンタ回路６８は、上述した２の補数制御を行い、カウンタ値は２の補数に変換される。その後、Ｖドライバ３４は、画素電荷転送信号を第１画素１０ａ、第２画素１０ｃに出力することでスイッチＳＷ１をオンにして、光電変換素子１２に蓄積された電荷をＦＤ１４に転送させて、スイッチＳＷ１をオフにさせる。これにより第１画素１０ａから信号レベルの第１のアナログ信号ＶＱ_CAが垂直信号線４０から読み出され、第２画素１０ｃから信号レベルの第２のアナログ信号ＶＱ_Aが垂直信号線３８から読み出される。

読み出された信号レベルの第１のアナログ信号ＶＱ_CAは第１比較器６０の−端子に入力され、信号レベルの第２のアナログ信号ＶＱ_Aは第２比較器６２の−端子に入力され、参照電圧は、第１比較器６０及び第２比較器６２の＋端子に入力される。

第１比較器６０は、参照電圧と信号レベルの第１のアナログ信号ＶＱ_CAとを比較して、信号レベルの第１のアナログ信号ＶＱ_CAに応じた信号を出力する。第２比較器６２は、参照電圧と信号レベルの第２のアナログ信号ＶＱ_Aとを比較して、信号レベルの第２のアナログ信号ＶＱ_Aに応じた信号を出力する。

図１４に示すように、信号レベルの第１のアナログ信号ＶＱ_CAが信号レベルの第２のアナログ信号ＶＱ_Aよりレベルが高い場合は、第２比較器６２から出力される信号レベルの第２のアナログ信号ＶＱ_Aに応じた信号の立下りタイミングが、第１比較器６０から出力される信号レベルの第１のアナログ信号ＶＱ_CAに応じた信号の立下りタイミングより遅くなる。したがって、差分回路６４で出力される差分信号は、「信号レベルの第２のアナログ信号ＶＱ_A−信号レベルの第１のアナログ信号ＶＱ_CA」となり、環境光を除去した信号レベルのアナログ信号となる。つまり、前記照射部が照射した反射光のみを画素１０が仮に受光した場合の信号レベルのアナログ信号となる。カウンタ回路６８によって、信号レベルの差分信号に応じたパルス列（信号レベルの差分信号がＨｉｇｈの期間にアンド回路６６から出力されるパルス列）のパルス数がカウントされ、「信号レベルの第２のアナログ信号ＶＱ_A−信号レベルの第１のアナログ信号ＶＱ_CA」のアナログ信号がデジタル信号に変換される。

このカウンタ回路６８は、黒レベルの差分信号に応じたパルス列のパルス数をアップカウントして得られたカウンタ値を２の補数に変換して、信号レベルの差分信号に応じたパルス列のパルス数をアップカウントするので、結果的に「−黒レベルの差分信号＋信号レベルの差分信号」のデジタル値を得ることができ、第２画素１０ｃ本来の信号から第１画素１０ａ本来の信号を減算した差分信号のデジタル値を得ることができる。つまり、図１で説明した入射光量Ｑ_A−入射光量Ｑ_CAの示すデジタル値を得ることができる。なお、第１のアナログ信号ＶＱ_Aと第２のアナログ信号ＶＱ_CAとを差分し、該差分信号をデジタル値に変換する場合について説明したが、第１のアナログ信号ＶＱ_Bと第２のアナログ信号ＶＱ_CBとを差分し、該差分信号をデジタル値に変換する場合も同様なので、第１のアナログ信号ＶＱ_Bと第２のアナログ信号ＶＱ_CBとの差分信号のデジタル値変換に関する説明は省略する。

ＶＱ_AとＶＱ_CAの黒レベルの高低の関係はその瞬間でのノイズに依存しランダムである。そのため、例えば、図１５に示すように、黒レベルの第２のアナログ信号ＶＱ_Aが黒レベルの第１のアナログ信号ＶＱ_CAよりレベルが高くなることもある。この場合、第２比較器６２から出力される黒レベルのアナログ信号ＶＱ_Aに応じた信号の立下りタイミングが、第１比較器６０から出力される黒レベルのアナログ信号ＶＱ_CAに応じた信号の立下りタイミングより早くなり、差分回路６４で出力される差分信号は、「−黒レベルの第２のアナログ信号ＶＱ_A＋黒レベルの第１のアナログ信号ＶＱ_CA」となり、＋、−の符号が逆になってしまう。カウンタ回路６８は、該差分信号に応じたパルス列のパルス数がカウントする。

図１５の黒レベルカウント期間における差分回路６４が出力する差分信号がＨｉｇｈとなる期間と、図１４の黒レベルのカウント期間における差分回路６４が出力する差分信号がＨｉｇｈになる期間とは、仮に同じ長さの期間とすると、図１５でカウントされた黒レベルの差分信号に応じたパルス列のパルス数のカウンタ値と、図１４でカウントされた黒レベルの差分信号に応じたパルス列のパルス数のカウンタ値とは、符号が逆であるにもかかわらず、同じになってしまう。

また、図１５に示すように、信号レベルの第２のアナログ信号ＶＱ_Aは、信号レベルの第１のアナログ信号ＶＱ_CAよりレベルが低いので、第２比較器６２から出力される信号レベルのアナログ信号ＶＱ_Aに応じた信号の立下りタイミングが、第１比較器６０から出力される信号レベルのアナログ信号ＶＱ_CAに応じた信号の立下りタイミングより遅くなり、差分回路６４で出力される信号レベルの差分信号は、「信号レベルの第２のアナログ信号ＶＱ_A−信号レベルの第１のアナログ信号ＶＱ_CA」となり、カウンタ回路６８によって該差分信号に応じたパルス列のパルス数がカウントされる。

図１５の信号レベルの差分信号がＨｉｇｈとなる期間と、図１４の信号レベルの差分信号がＨｉｇｈになる期間とは、仮に同じ長さの期間とすると、図１５でカウントされた信号レベルの差分信号に応じたパルス列のパルス数のカウンタ値と、図１４でカウントされた信号レベルの差分信号に応じたパルス列のパルス数のカウンタ値とは同じとなる。

図１５で示すような第１のアナログ信号ＶＱ_CA及び第２のアナログ信号ＶＱ_Aが、第１比較器６０及び第２比較器６２に送られてきた場合であっても、黒レベルカウント期間が終わり、信号レベルカウント期間に入る前に、カウンタ回路６８は、２の補数制御を行って、カウンタ値を２の補数に変換するので、図１で説明した入射光量Ｑ_A−入射光量Ｑ_CAを示すデジタル値を得ることができないばかりか、図１４で示すカウンタ値（第２画素１０ｃ本来の信号から第１画素１０ａ本来の信号を減算した差分信号のデジタル値）と同じ値になってしまう。

そこで、第２比較器６２が出力する信号が立下がるタイミングを、第１比較器が出力する信号が立下がるタイミング（反転するタイミング）より遅くさせるように、第１比較器６０及び第２比較器６２とを設定することで、ＶＱ_CAとＶＱ_Aの高低の関係が異なっていても、差が同じなら同じカウンタ値になってしまう（符号が判定できない）問題を解決する。すなわち、第１比較器６０及び第２比較器６２のオートゼロのレベルを異ならせる。

図１６は、第１比較器６０の構成を示す図である。図１７は、第１比較器６０及び第２比較器６２の動作を示すタイムチャートである。図１７は、第１比較器６０の通常のオートゼロの動作を示す。なお、第２比較器６２は第１比較器６０と同じ構成なので、第１比較器６０についてのみ説明する。コンデンサＣ３のスイッチＳＷ３が接続されていない側には参照電圧が入力され、コンデンサＣ４のスイッチＳＷ４が接続されていない側には第１画素１０ａ又は１０ｂからのアナログ信号ＶＱ_CA又はＶＱ_CBが入力される。第１画素１０ａ又は１０ｂからの第１のアナログ信号ＶＱ_CA又はＶＱ_CBは、黒レベルの第１のアナログ信号ＶＱ_CA又はＶＱ_CBと信号レベルの第１のアナログ信号ＶＱ_CA又はＶＱ_CBとを有する。

参照電圧の波形は、ランプ波形の前に第１比較器６０をオートゼロにするための参照レベルを有する。画素リセット信号が第１画素１０ａ又は１０ｂに供給されると、黒レベルの第１のアナログ信号ＶＱ_CA又はＶＱ_CBが第１比較器６０に入力される。その後、前記オートゼロにする参照レベルの参照電圧が第１比較器６０に入力されると、Ｌｏｗ信号のＰＡＺ１信号がスイッチＳＷ３及びスイッチＳＷ４に入力されて、スイッチＳＷ３及びスイッチＳＷ４をオンにさせる。スイッチＳＷ３及びスイッチＳＷ４がオンになると、スイッチＳＷ３とコンデンサＣ３との間のノードＡＺＲＥＦと、スイッチＳＷ４とコンデンサＣ４の間のノードＡＺＶＳＬとは同電位となる。コンデンサＣ３には、第１オフセット電圧（前記オートゼロにする参照レベル−ＡＺＲＥＦの電圧レベル）となる電荷が蓄積され、コンデンサＣ４には、第２オフセット電圧（黒レベルの第１のアナログ信号ＶＱ_CA又はＶＱ_CB−ＡＺＶＳＬの電圧レベル）となる電荷が蓄積される。このスイッチＳＷ３及びスイッチＳＷ４をオンにして、ノードＡＺＲＥＦとノードＡＺＶＳＬを同電位にすることをオートゼロと呼ぶ。

その後、スイッチＳＷ３及びスイッチＳＷ４には、Ｈｉｇｈ信号のＰＡＺ１信号が入力されて、スイッチＳＷ３及びスイッチＳＷ４はオフになる。スイッチＳＷ３及びスイッチＳＷ４のオフ後は、ＡＺＲＥＦの電圧レベルは、参照電圧の変化に応じて変動し（ＡＺＲＥＦの電圧レベル＝参照電圧−第１オフセット電圧となり）、ＡＺＶＳＬの電圧レベルは、第１のアナログ信号ＶＱ_CA又はＶＱ_CBの変化に応じて変動する（電圧ＡＺＶＳＬ＝第１のアナログ信号ＶＱ_CA又はＶＱ_CB−第２オフセット電圧となる）。第１比較器６０は、ＡＺＲＥＦの電圧レベルがＡＺＶＳＬの電圧レベルより大きい場合は、Ｈｉｇｈ信号を出力し、ＡＺＲＥＦの電圧レベルがＡＺＶＳＬの電圧レベルより小さくなると、出力する信号を反転させてＬｏｗ信号を出力する。なお、第２比較器６２のコンデンサＣ３の電圧を第３オフセット電圧と呼び、コンデンサＣ４の電圧を第４オフセット電圧と呼ぶ。また、ＰＡＺ１信号は、図示しない信号生成回路によって生成される。

第１比較器６０及び第２比較器６２は、このような機能を有することから、第２比較器が出力する信号が反転するタイミングを、第１比較器が出力する信号が反転するタイミングより遅くさせるために、第２比較器６２のオートゼロの参照レベルを、第１比較器６０のオートゼロの参照レベルより低くする。つまり、参照電圧は、第１比較器６０をオートゼロにする第１参照レベルと、第２比較器６２をオートゼロにする、第１参照レベルより低い第２参照レベルとを有する。第１参照レベルの参照電圧が第１比較器６０に入力されているときに、第１比較器６０のスイッチＳＷ３及びスイッチＳＷ４をオンにすることでオートゼロを行い、第２参照レベルの参照電圧が第２比較器６２に入力されているときに、第２比較器６２のスイッチＳＷ３及びスイッチＳＷ４をオンにすることでオートゼロを行う。

図１８は、異なるレベルでオートゼロにされる第１比較器６０及び第２比較器６２の動作を示すタイムチャートである。

参照電圧は、黒レベルカウント期間の前に第１比較器６０をオートゼロにするための第１参照レベル、及び、第２比較器６２をオートゼロにするための第２参照レベルを有する。第１参照レベルの参照電圧が第１比較器６０及び第２比較器６２に入力されると、第１比較器６０のスイッチＳＷ３及びスイッチＳＷ４にＬｏｗ信号のＰＡＺ１信号を入力して、第１比較器６０のスイッチＳＷ３及びスイッチＳＷ４をオンにさせる（第１比較器６０を第１参照レベルでオートゼロにする）。第１比較器６０のスイッチＳＷ３及びスイッチＳＷ４にオンになると、第１比較器６０のＡＺＲＥＦの電圧レベルとＡＺＶＳＬの電圧レベルとが同電位となる。その後、参照電圧が第１参照レベルから第２参照レベルに変位する前に、第１比較器６０のスイッチＳＷ３及びスイッチＳＷ４をオフにする。

第２参照レベルの参照電圧が第１比較器６０及び第２比較器６２に入力されると、第２比較器６２のスイッチＳＷ３及びスイッチＳＷ４にＬｏｗ信号のＰＡＺ１信号を入力して、第２比較器６２のスイッチＳＷ３及びスイッチＳＷ４をオンにさせる（第２比較器６２を第２参照レベルでオートゼロにする）。第２比較器６２のスイッチＳＷ３及びスイッチＳＷ４がオンになると、第２比較器６２のＡＺＲＥＦの電圧レベルとＡＺＶＳＬの電圧レベルとが同電位となる。その後、参照電圧が第２参照レベルから初期レベルに変位する前に、第２比較器６２のスイッチＳＷ３及びスイッチＳＷ４をオフにする。

第１比較器６０は、第１比較器６０のＡＺＲＥＦの電圧レベルがＡＺＶＳＬの電圧レベルより大きい場合は、Ｈｉｇｈ信号を出力し、ＡＺＲＥＦの電圧レベルがＡＺＶＳＬの電圧レベルより小さくなると、出力する信号を反転させてＬｏｗ信号を出力する。また、第２比較器６２は、第２比較器６２のＡＺＲＥＦの電圧レベルがＡＺＶＳＬの電圧レベルより大きい場合は、Ｈｉｇｈ信号を出力し、ＡＺＲＥＦの電圧レベルがＡＺＶＳＬの電圧レベルより小さくなると、出力する信号を反転させてＬｏｗ信号を出力する。ここで、第２参照レベルは第１参照レベルよりも低いので、第２比較器６２が出力する信号がＨｉｇｈからＬｏｗに切り替わるタイミングが、第１比較器６０が出力する信号がＨｉｇｈからＬｏｗに切り替わるタイミングより遅くなる。

これにより、第２のアナログ信号ＶＱ_A、ＶＱ_Bが第１のアナログ信号ＶＱ_CA、ＶＱ_CBよりレベルが高い場合であっても、第２比較器６２からアナログ信号ＶＱ_A、ＶＱ_Bに応じた信号の立下りタイミングが、第１比較器６０から出力される信号レベルのアナログ信号ＶＱ_CA、ＶＱ_CBに応じた信号の立下りタイミングより遅くすることができ、図１で説明した入射光量Ｑ_A−入射光量Ｑ_CA及び入射光量Ｑ_B−入射光量Ｑ_CB示すデジタル値を得ることができる。

このように、ＡＤ変換器３６で、入射光量Ｑ_A又はＱ_Bを示すアナログ信号から、入射光量Ｑ_CA又はＱ_CBを示すアナログ信号を減算することで、入射光量Ｑ_A−入射光量Ｑ_CA及び入射光量Ｑ_B−入射光量Ｑ_CBを示すデジタル値を得ることができる。

また、第１のアナログ信号ＶＱ_CA、第１のアナログ信号ＶＱ_CB、第２のアナログ信号ＶＱ_A、第２のアナログ信号ＶＱ_Bに応じたパルス列のパルス数をそれぞれカウントする場合は、カウンタ回路６８の数が多くなり、本実施の形態のカウンタ回路６８の２倍の数のカウンタ回路が必要となる。したがって、電力消費量、出力するデータ量が多くなり、更に、カウンタ回路のチップ占有面積も大きくなってしまう。しかし、本実施の形態では、カウンタ回路６８を共有するので、カウンタ回路の数を半分にすることでき、電量消費量、出力データ量を少なくすることができる。また、カウンタ回路のチップ占有面積を小さくすることができるので、高集積化が可能な固体撮像装置を提供することができる。また、ノイズ源であるカウンタ回路６８の数が少なくなるので、ノイズを低減させることもできる。

（変形例１）
変形例１では、図８に示すＡＤ変換器３６に代えて、図１９に示すＡＤ変換器９０が固体撮像装置３０に設けられる。図８に示したＡＤ変換器３６の構成部と同じ機能を有する構成部について同様の符号付して説明を省略する。ＡＤ変換器９０は、第１比較器６０、第２比較器６２、差分回路６４、アンド回路６６、及びカウンタ回路６８の他に、第３比較器１００、判定回路１０２、及び補数制御回路１０４を更に有する。

第３比較器１００は、第１画素１０ａ又は１０ｂから出力される第１のアナログ信号ＶＱ_CA又はＶＱ_CBと、第２画素１０ｃ又は１０ｄから出力される第２のアナログ信号ＶＱ_A又はＶＱ_Bとを比較する。第３比較器１００の＋端子には、第２のアナログ信号ＶＱ_A又はＶＱ_Bが入力され、−端子には、スイッチＳＷ５を介して、第１のアナログ信号ＶＱ_CA又はＶＱ_CB、及び、第２のアナログ信号ＶＱ_A又はＶＱ_Bの何れか一方のアナログ信号が入力される。

第３比較器１００は、第１比較器６０と同様の構成の比較器であり、第１のアナログ信号ＶＱ_CA又はＶＱ_CBと第２のアナログ信号ＶＱ_A又はＶＱ_Bとの比較前に、スイッチＳＷ５により、第２のアナログ信号ＶＱ_A又はＶＱ_Bが第３比較器１００の−端子に入力される。この場合は、＋端子及び−端子に第２のアナログ信号ＶＱ_A又はＶＱ_Bが入力された状態となる。この状態で、第３比較器１００は、オートゼロに設定される。つまり、第３比較器１００のスイッチＳＷ３及びスイッチＳＷ４がオンにされる。その後、スイッチＳＷ５により、第１のアナログ信号ＶＱ_CA又はＶＱ_CBが第３比較器１００に入力される。

第３比較器１００は、黒レベルカウント期間終了後で、且つ、画素電荷転送信号が画素１０に供給される前の第１比較タイミング、及び、画素電荷転送信号が画素１０に供給された後で、且つ、信号レベルカウント期間開始前の第２比較タイミングで、第１のアナログ信号ＶＱ_CA又はＶＱ_CBと第２のアナログ信号ＶＱ_A又はＶＱ_Bとを比較する。第３比較器１００は、第２のアナログ信号ＶＱ_A又はＶＱ_Bが第１のアナログ信号ＶＱ_CA又はＶＱ_CBより大きい場合はＨｉｇｈ信号を出力し、第２のアナログ信号ＶＱ_A又はＶＱ_Bが第１のアナログ信号ＶＱ_CA又はＶＱ_CBより小さい場合はＬｏｗ信号を出力する。第３比較器１００は、第１比較タイミングで、黒レベルの第１のアナログ信号ＶＱ_CA又はＶＱ_CBと、黒レベルの第２のアナログ信号ＶＱ_A又はＶＱ_Bとを比較し、第２比較タイミングで、信号レベルの第１のアナログ信号ＶＱ_CA又はＶＱ_CBと、信号レベルの第２のアナログ信号ＶＱ_A又はＶＱ_Bとを比較する。

第３比較器１００の比較結果は、判定回路１０２に入力される。判定回路１０２は、黒レベルカウント期間後であり且つ、信号レベルカウント期間開始前の第１の補数変換期間、及び、信号レベルカウント期間終了後の第２の補数変換期間の両方の期間、又は一方の期間でカウンタ値を２の補数に変換させるか、若しくは、両方の期間でカウンタ値を２の補数に変換させないかを判定する。

補数制御回路１０４は、判定回路の判定結果に基づいて、制御信号生成回路７４及びパルス生成回路７６を制御して、カウンタ回路６８による２の補数変換の実行、非実行を制御する。

図２０は、判定回路１０２の構成を示す図である。判定回路１０２は、ＥＸＮＯＲ回路１０６を有する。ＥＸＮＯＲ回路１０６に入力される比較結果信号Ａは、第１比較タイミングにおける第３比較器１００の比較結果を示す信号であり、比較結果信号Ｂは、第２比較タイミングにおける第３比較器１００の比較結果を示す信号である。判定回路１０２は、比較結果信号Ａと比較結果信号Ｂとに基づいて判定信号αを出力し、比較結果信号Ｂをそのまま判定信号βとして出力する。判定信号αは、第１の補数変換期間でカウンタ値を２の補数に変換させるか否かを示す情報であり、判定信号βは、第２の補数変換期間でカウンタ値を２の補数に変換させるか否かを示す情報である。

図２１は、比較結果信号と判定信号の真理値表を示す図である。比較結果信号Ａ及び比較結果信号Ｂが共にＬｏｗ信号の場合、判定信号αはＨｉｇｈ、判定信号βはＬｏｗとなる。また、比較結果信号ＡがＨｉｇｈ、比較結果信号ＢがＬｏｗの場合は、判定信号α及び判定信号βはＬｏｗとなる。比較結果信号ＡがＬｏｗ、比較結果信号ＢがＨｉｇｈの場合は、判定信号αはＬｏｗ、判定信号βはＨｉｇｈとなる。比較結果信号Ａ及び比較結果信号ＢがＨｉｇｈの場合は、判定信号α及び判定信号βはＨｉｇｈとなる。

判定信号がＨｉｇｈの場合は、カウンタ値を２の補数に変換すると判定したことを示し、反転信号がＬｏｗの場合は、カウンタ値を２の補数に変換しないと判定したことを示している。

次に、図２２〜図２５に示すタイムチャートを用いて、変形例１における固体撮像装置３０を動作の一例を説明する。図２２〜図２５では、第１のアナログ信号ＶＱ_Aと第２のアナログ信号ＶＱ_CAとを差分してデジタル値に変換する場合を例にしている。なお、第１のアナログ信号ＶＱ_Bと第２のアナログ信号ＶＱ_CBとの差分信号のデジタル値変換は、第１のアナログ信号ＶＱ_Aと第２のアナログ信号ＶＱ_CAとの差分信号のデジタル値変換と同様なので説明を省略する。

第１画素１０ａから黒レベルの第１のアナログ信号ＶＱ_CAが垂直信号線４０から読み出されると、該第１のアナログ信号ＶＱ_CAが第１比較器６０の−端子に入力され、第２画素１０ｃから黒レベルの第２のアナログ信号ＶＱ_Aが垂直信号線３８から読み出されると、第２のアナログ信号ＶＱ_Aが第２比較器６２の−端子に入力される。参照電圧は、第１比較器６０及び第２比較器６２の＋端子に入力される。本変形例１においては、第１比較器６０のオートゼロのレベルと、第２比較器６２のオートゼロのレベルは、同じであってもよい。

第３比較器１００は、第１ＡＤ変換期間終了後で、且つ、画素電荷転送信号が画素１０に供給される前の第１比較タイミングで、第１のアナログ信号ＶＱ_CAと第２のアナログ信号ＶＱ_Aとを比較し、該比較結果を示す比較結果信号Ａを判定回路１０２に出力する。

図２２の第１比較タイミングにおいては、第１のアナログ信号ＶＱ_CAが第２のアナログ信号ＶＱ_Aより大きいので、第３比較器１００はＬｏｗ信号の比較結果信号Ａを判定回路１０２に出力する。図２３の第１比較タイミングにおいては、第１のアナログ信号ＶＱ_CAが第２のアナログ信号ＶＱ_Aより小さいので、第３比較器１００はＨｉｇｈ信号の比較結果信号Ａを判定回路１０２に出力する。図２４の第１比較タイミングにおいては、第１のアナログ信号ＶＱ_CAが第２のアナログ信号ＶＱ_Aより大きいので、第３比較器１００はＬｏｗ信号の比較結果信号Ａを判定回路１０２に出力する。図２５の第１比較タイミングにおいては、第１のアナログ信号ＶＱ_CAが第２のアナログ信号ＶＱ_Aより小さいので、第３比較器１００はＨｉｇｈ信号の比較結果信号Ａを判定回路１０２に出力する。

そして、第３比較器１００は、画素電荷転送信号が画素１０に供給された後で、且つ、第２ＡＤ変換期間開始前の第２比較タイミングで、第１のアナログ信号ＶＱ_CAと第２のアナログ信号ＶＱ_Aとを比較し、該比較結果を示す比較結果信号Ｂを判定回路１０２に出力する。

図２２の第２比較タイミングにおいては、第１のアナログ信号ＶＱ_CAが第２のアナログ信号ＶＱ_Aより大きいので、第３比較器１００はＬｏｗ信号の比較結果信号Ｂを判定回路１０２に出力する。図２３の第２比較タイミングにおいては、第１のアナログ信号ＶＱ_CAが第２のアナログ信号ＶＱ_Aより大きいので、第３比較器１００はＬｏｗ信号の比較結果信号Ｂを判定回路１０２に出力する。図２４の第２比較タイミングにおいては、第１のアナログ信号ＶＱ_CAが第２のアナログ信号ＶＱ_Aより小さいので、第３比較器１００はＨｉｇｈ信号の比較結果信号Ｂを判定回路１０２に出力する。図２５の第２比較タイミングにおいては、第１のアナログ信号ＶＱ_CAが第２のアナログ信号ＶＱ_Aより小さいので、第３比較器１００はＨｉｇｈ信号の比較結果信号Ｂを判定回路１０２に出力する。

判定回路１０２は、比較結果信号Ａ及び比較結果信号Ｂに基づいて、判定信号α及び判定信号βを補数制御回路１０４に出力する。図２１に真理値表に示したように、図２２の場合は、比較結果信号ＡがＬｏｗ、比較結果信号ＢがＬｏｗなので、判定回路１０２は、Ｈｉｇｈの判定信号αを、Ｌｏｗの判定信号βを補数制御回路１０４に出力する。図２３の場合は、比較結果信号ＡがＨｉｇｈ、比較結果信号ＢがＬｏｗなので、Ｌｏｗの判定信号α及び判定信号βを補数制御回路１０４に出力する。図２４の場合は、比較結果信号ＡがＬｏｗ、比較結果信号ＢがＨｉｇｈなので、Ｌｏｗの判定信号α、Ｈｉｇｈの判定信号βを補数制御回路１０４に出力する。図２５の場合は、比較結果信号ＡがＨｉｇｈ、比較結果信号ＢがＨｉｇｈなので、Ｈｉｇｈの判定信号α及び判定信号βを補数制御回路１０４に出力する。

補数制御回路１０４は、該判定信号α、βに基づいて、カウンタ回路６８による２の補数変換の実行、又は、非実行を制御する。補数制御回路１０４は、判定信号αに基づいて、カウンタ回路６８の制御信号生成回路７４及びパルス生成回路７６を制御して、第１の補数変換期間にカウンタ値の２の補数への変換、非変換を行う。また、補数制御回路１０４は、判定信号βに基づいて、カウンタ回路６８の制御信号生成回路７４及びパルス生成回路７６を制御して、第２の補数変換期間にカウンタ値の２の補数への変化、非変換を行う。

図２２では、判定信号αはＨｉｇｈなので、補数制御回路１０４は、第１の補数変換期間にカウンタ値を２の補数に変換させる制御を行う。つまり、第１の補数変換期間に、スイッチ回路７２を制御して、スイッチ回路７２の状態を、状態ａから状態ｂ、状態ｃに遷移させていき、再び状態ａにさせる。その後、パルス生成回路７６を制御して、１パルスを生成させ、初段のスイッチ回路７２に該１パルスを入力させて、カウンタ値を２の補数に変換させる。第１の補数変換期間が終了すると、第２ＡＤ変換期間が始まる（アンド回路６６から信号レベルの差分信号に応じたパルス列が入力される）。

また、判定信号βはＬｏｗなので、補数制御回路１０４は、第２の補数変換期間にカウンタ値を２の補数に変換させる制御を行わない。つまり、第２の補数変換期間に、スイッチ回路７２を制御して、スイッチ回路７２の状態を状態ａに保ち、パルス生成回路７６あるいはパルス生成回路７６の出力を制御して、１パルスの生成を禁止させる。これにより、入射光量Ｑ_A−入射光量Ｑ_CA及び入射光量Ｑ_B−入射光量Ｑ_CBを示すデジタル値を得ることができる。

図２３では、判定信号α及び判定信号βはＬｏｗなので、補数制御回路１０４は、第１の補数変換期間及び第２の補数変換期間にカウンタ値を２の補数に変換させる制御を行わない。つまり、第１の補数変換期間及び第２の補数変換期間に、スイッチ回路７２を制御して、スイッチ回路７２の状態を状態ａに保ち、パルス生成回路７６あるいはパルス生成回路７６の出力を制御して、１パルスの生成を禁止させる。これにより、入射光量Ｑ_A−入射光量Ｑ_CA及び入射光量Ｑ_B−入射光量Ｑ_CBを示すデジタル値を得ることができる。

図２４では、判定信号αはＬｏｗなので、第１の補数変換期間にカウンタ値を２の補数の変換させる制御を行わない。つまり、第１の補数変換期間に、スイッチ回路７２を制御して、スイッチ回路７２の状態を状態ａに保ち、パルス生成回路７６を制御して、１パルスの生成を禁止させる。

また、判定信号βはＨｉｇｈなので、第２の補数変換期間にカウンタ値を２の補数に変換させる制御を行う。つまり、第２の補数変換期間に、スイッチ回路７２を制御して、スイッチ回路７２の状態を、状態ａから状態ｂ、状態ｃに遷移させていき、再び状態ａにさせる。その後、パルス生成回路７６を制御して、１パルスを生成させ、初段のスイッチ回路７２に該１パルスを入力させて、カウンタ値を２の補数に変換させる。これにより、入射光量Ｑ_A−入射光量Ｑ_CA及び入射光量Ｑ_B−入射光量Ｑ_CBを示すデジタル値を得ることができる。

図２４では、判定信号α及び判定信号βはＨｉｇｈなので、補数制御回路１０４は、第１の補数変換期間及び第２の補数変換期間にカウンタ値を２の補数に変換させる制御を行う。つまり、第１の補数変換期間及び第２の補数変換期間に、スイッチ回路７２を制御して、スイッチ回路７２の状態を、状態ａから状態ｂ、状態ｃに遷移させていき、再び状態ａにさせる。その後、パルス生成回路７６を制御して、１パルスを生成させ、初段のスイッチ回路７２に該１パルスを入力させて、カウンタ値を２の補数に変換させる。これにより、入射光量Ｑ_A−入射光量Ｑ_CA及び入射光量Ｑ_B−入射光量Ｑ_CB示すデジタル値を得ることができる。

このように、第１比較タイミングで、黒レベルの第２のアナログ信号ＶＱ_A、ＶＱ_Bと黒レベルの第１のアナログ信号ＶＱ_CA、ＶＱ_CBとを比較し、第２比較タイミングで、信号レベルの第２のアナログ信号ＶＱ_A、ＶＱ_Bと、黒レベルの第１のアナログ信号ＶＱ_CA、ＶＱ_CBとを比較して、第１の補数変換期間に２の補数を行うか否か、第２の補数変換期間に２の補数を行うか否かを判定し、該判定結果に基づいて、第１及び第２の補数変換期間に２の補数変換の実行、又は、非実行を制御する。

これにより、黒レベルの第２のアナログ信号ＶＱ_A、ＶＱ_Bが、黒レベルの第１のアナログ信号ＶＱ_CA、ＶＱ_CBよりレベルが高い場合でも、信号レベルの第２のアナログ信号ＶＱ_A、ＶＱ_Bが、黒レベルの第１のアナログ信号ＶＱ_CA、ＶＱ_CBよりレベルが高い場合でも、図１で説明した入射光量Ｑ_A−入射光量Ｑ_CA、又は、入射光量Ｑ_B−入射光量Ｑ_CBを示すデジタル値を得ることができる。また、図２４及び図２５に示すように、カウンタ回路６８でカウントされたカウンタ値（デジタル値）がマイナスとる場合でも、カウントが可能となる。また、ＡＤ変換器９０で、入射光量Ｑ_A又はＱ_Bを示すアナログ信号から、入射光量Ｑ_CA又はＱ_CBを示すアナログ信号を減算するので、入射光量Ｑ_A−入射光量Ｑ_CA及び入射光量Ｑ_B−入射光量Ｑ_CBを示すデジタル値を得ることができる。変形例１においても、上記実施の形態と同様の効果を得ることができる。

（変形例２）
上記実施の形態では、第１のアナログ信号ＶＱ_CA、ＶＱ_CB、及び第２のアナログ信号ＶＱ_A、ＶＱ_Bをそれぞれ異なる第１画素１０ａ、１０ｂ、第２画素１０ｃ、１０ｄから得るようにしたが、変形例２では、同一の画素から第１のアナログ信号ＶＱ_CA、ＶＱ_CB及び第２のアナログ信号ＶＱ_A、ＶＱ_Bを得るようにする。

変形例２では、図２〜図７に示す画素１０に代えて、図２６に示す画素１０８が用いられる。画素１０８は、光電変換素子１１０、コンデンサＣ１０〜Ｃ１３、スイッチング素子ＳＷ１０〜ＳＷ２２、ＦＤ１１２、電荷排出部１１４、画素アンプ１１６、ＦＤ１１８、電荷排出部１２０、画素アンプ１２２、ＦＤ１２４、電荷排出部１２６、画素アンプ１２８、ＦＤ１３０、電荷排出部１３２、及び画素アンプ１３４とを有する。

コンデンサＣ１０〜Ｃ１３は、スイッチＳＷ１０、ＳＷ１３、ＳＷ１６、ＳＷ１９を介して、光電変換素子１１０に接続されている。スイッチＳＷ１０、ＳＷ１３、ＳＷ１６、ＳＷ１９の何れかをオンにすることで、光電変換素子１１０に蓄積された電荷がコンデンサＣ１０〜Ｃ１３の何れかに転送され蓄積される。例えば、スイッチＳＷ１６をオンにすると、光電変換素子１１０で光電変換された電荷は、コンデンサＣ１２に転送され蓄積される。コンデンサＣ１１は、１回目の第１期間の露光期間により光電変換素子１１０で生成した電荷が転送され、コンデンサＣ１０には、２回目の第１期間の露光により光電変換素子１１０に蓄積された電荷が転送される。コンデンサＣ１０、及びコンデンサＣ１１は、第１電荷蓄積部としてそれぞれ機能する。また、コンデンサＣ１３には、１回目の第２期間（前記照射部が光を照射している状態で、且つ、前記照射部から照射された光の反射光及び環境光を一定時間受光する期間）の露光期間により光電変換素子１１０に蓄積された電荷が転送され、コンデンサＣ１２には、２回目の第２期間（前記照射が光の照射を終了してから一定時間光を受光する期間）の露光期間により光電変換素子１１０に蓄積された電荷が転送される。コンデンサＣ１２、及びコンデンサＣ１３は、第２電荷蓄積部としてそれぞれ機能する。なお、コンデンサＣ１０〜１３は、１回あるいは複数回の露光期間で光電変換された電荷を蓄積してもよい。

コンデンサＣ１０〜Ｃ１３には、スイッチＳＷ１１、ＳＷ１４、ＳＷ１７、ＳＷ２０をそれぞれ介して、ＦＤ１１２、１１８、１２４、１３０が接続されている。スイッチＳＷ１１、ＳＷ１４、ＳＷ１７、ＳＷ２０をオンにすると、コンデンサＣ１０〜Ｃ１３に存在する電荷がＦＤ１１２、１１８、１２４、１３０に転送される。スイッチＳＷ１１、ＳＷ１４、ＳＷ１７、ＳＷ２０に画素電荷転送信号を供給することで、スイッチＳＷ１１、ＳＷ１４、ＳＷ１７、ＳＷ２０のオン・オフを選択的に制御することができる。

ＦＤ１１２、１１８、１２４、１３０は、スイッチＳＷ１２、ＳＷ１５、ＳＷ１８、ＳＷ２１をそれぞれ介して、電荷排出部１１４、１２０、１２６、１３２に接続されている。スイッチＳＷ１２、ＳＷ１５、ＳＷ１８、ＳＷ２１をオンにすると、ＦＤ１１２、１１８、１２４、１３０に存在する電荷が電荷排出部１１４、１２０、１２６、１３２を通じて排出される。電荷排出部１１４、１２０、１２６、１３２には、図示しない電源からの正の電源電圧ＶＤＤが供給されている。スイッチＳＷ１２、ＳＷ１５、ＳＷ１８、ＳＷ２１に画素リセット信号を供給することで、スイッチＳＷ１２、ＳＷ１５、ＳＷ１８、ＳＷ２１のオン・オフを選択的に制御することができる。

画素アンプ１１６、１２２、１２８、１３４は、ＦＤ１１２、１１８、１２４、１３０のそれぞれの電圧を増幅する。画素アンプ１２８には垂直信号線３８、が接続されており、画素アンプ１２８から第２のアナログ信号ＶＱ_Aが垂直信号線３８に出力される。画素アンプ１１６には垂直信号線４０が接続されており、画素アンプ１１６から第１のアナログ信号ＶＱ_CAが垂直信号線４０に出力される。画素アンプ１３４には垂直信号線４２が接続されており、画素アンプ１３４から第２のアナログ信号ＶＱ_Bが垂直信号線４２に出力される。画素アンプ１２２には、垂直信号線４４がそれぞれ接続されており、画素アンプ１２２から第１のアナログ信号ＶＱ_CBが垂直信号線４４に出力される。

このような画素１０８において、図１に示すような光を受光し、コンデンサＣ１０〜１３のそれぞれには、それぞれの露光期間によって光電変換素子１１０に蓄積された電荷が転送される。その後、スイッチＳＷ１２、ＳＷ１５、ＳＷ１８、ＳＷ２１にＨｉｇｈの画素リセット信号を供給して、ＦＤ１１２、１１８、１２４、１３０に存在する電荷が電荷排出部１１４、１２０、１２６、１３２を通じて排出した後、Ｌｏｗの画素リセット信号をスイッチＳＷ１２、ＳＷ１５、ＳＷ１８、ＳＷ２１に供給する。これにより、垂直信号線３８、４０、４２、４４から、黒レベルの第２のアナログ信号ＶＱ_A、黒レベルの第１のアナログ信号ＶＱ_CA、黒レベルの第２のアナログ信号ＶＱ_B、黒レベルの第１のアナログ信号ＶＱ_CBが読み出される。

その後、スイッチＳＷ１１、ＳＷ１４、ＳＷ１７、ＳＷ２０にＨｉｇｈの画素電荷転送信号を供給して、ＦＤ１１２、１１８、１２４、１３０にコンデンサＣ１０〜１３に存在する電荷を転送した後、Ｌｏｗの画素電荷転送信号をスイッチＳＷ１１、ＳＷ１４、ＳＷ１７、ＳＷ２０に供給する。これにより、垂直信号線３８、４０、４２、４４から、信号レベルの第２のアナログ信号ＶＱ_A、信号レベルの第１のアナログ信号ＶＱ_CA、信号レベルの第２のアナログ信号ＶＱ_B、信号レベルの第１のアナログ信号ＶＱ_CBが読み出される。

つまり、上記実施の形態では、画素アレイ３２は、１つの光電変換素子１２と、１つの電荷蓄積部とを備える単位画素１０がアレイ状に複数配置されたものであるが、本変形例２では、画素アレイ３２は、１つの光電変換素子１１０と、複数の電荷蓄積部（コンデンサＣ１０〜Ｃ１３）を有する単位画素１０８がアレイ状に複数配置されたものである。

図２７は、本変形例２の固体撮像装置の構成を示す図である。固体撮像装置３０の画素アレイ３２の単位画素１０８は、１つの光電変換素子１１０と、複数の電荷蓄積部を有していることを示している。図２７では、便宜上、画素アレイ３２に１つの単位画素１０８しか表していないが、画素アレイ３２には、単位画素１０８がアレイ状に複数配置されている。

なお、光電変換素子１１０には、スイッチＳＷ２２を介して電荷排出部１３６が設けられている。電荷排出部１３６には、図示しない電源からの正の電源電圧ＶＤＤが供給されている。これにより、スイッチＳＷ２２をオンにすることにより、光電変換素子１１０に存在する電荷を吐き捨てることができる。

（変形例３）
図２８は、変形例３の固体撮像装置３０の構成を示す図である。図８に示す構成部と同様の機能を有する構成部については同一の符号を付してある。変形例３は、図８に示す固体撮像装置３０に、アンド回路１４０とカウンタ回路１４２を更に追加したものである。アンド回路１４０は、アンド回路６６と同様の機能を有し、カウンタ回路１４２は、カウンタ回路６８と同様の機能、つまり、カウンタ値を２の補数に変換する機能を有する。第１比較器６０から出力される第１のアナログ信号ＶＱ_CBに応じた信号が、差分回路６４と追加されたアンド回路１４０に入力される。アンド回路１４０には、クロック信号も入力される。これにより、追加されたアンド回路１４０は、第１比較器６０から出力される第１のアナログ信号ＶＱ_CBに応じたパルス列をカウンタ回路１４２に出力する。カウンタ回路１４２は、第１のアナログ信号ＶＱ_CBに応じたパルス列のパルス数をカウントし、第１のアナログ信号ＶＱ_CBをデジタル信号に変換する。カウンタ回路１４２は、黒レベルの第１のアナログ信号ＶＱ_CBに応じたパルス列のパルス数をアップカウントすると、２の補数に変換して、信号レベルの第１のアナログ信号ＶＱ_CBに応じたパルス列のパルス数をアップカウントする。これにより、環境光のみを撮像した画像を得ることができる。

なお、上記変形例２と同様に、図２８に示す画素アレイ３２は、１つの光電変換素子１１０と、複数の電荷蓄積部（コンデンサＣ１０〜Ｃ１３）を有する単位画素１０８がアレイ状に複数配置されたものであってもよい。図２９に示すように、画素アレイ３２の単位画素１０８は、１つの光電変換素子１１０と、複数の電荷蓄積部を有していることを示している。図２９では、便宜上、画素アレイ３２に１つの単位画素１０８しか表していないが、画素アレイ３２には、単位画素１０８がアレイ状に複数配置されている。

（変形例４）
図３０は、変形例４の固体撮像装置３０の構成を示す図である。図８に示す構成部と同様の機能を有する構成部については同一の符号を付してある。変形例４は、図８に示す固体撮像装置３０から、第１画素１０ｂ、第１画素１０ｂから第１のアナログ信号ＶＱ_CBを読み出すための垂直信号線４４、垂直信号線４４に接続される第１比較器６０を外したものである。第１のアナログ信号ＶＱ_CAと第１のアナログ信号ＶＱ_CBとは同じ特性の信号が得られることから、第１画素１０ａで得られた第１のアナログ信号ＶＱ_CAを、差分回路６４に出力することで、図３０に示す少ない電荷蓄積部で固体撮像装置３０と同様の機能を持たすことができるので、画素の集積度をあげることができる。

なお、上記変形例２と同様に、図３０に示す画素アレイ３２は、１つの光電変換素子１１０と、複数の電荷蓄積部（コンデンサＣ１０、Ｃ１２、Ｃ１３）を有する単位画素１０８がアレイ状に複数配置されたものであってもよい。図３１に示すように、画素アレイ３２の単位画素１０８は、１つの光電変換素子１１０と、複数の電荷蓄積部を有していることを示している。図３１では、便宜上、画素アレイ３２に１つの単位画素１０８しか表していないが、画素アレイ３２には、単位画素１０８がアレイ状に複数配置されている。

（変形例５）
制御信号生成回路７４は、第１制御信号ＢＲ０を、第２制御信号ＢＲ１から生成するようにしてもよい。図３２は、制御信号生成回路７４を示す回路図である。制御信号生成回路７４は、第２制御信号生成回路１５０及び遅延回路１５２を有する。第２制御信号生成回路１５０は、第２制御信号ＢＲ１を生成する。第２制御信号生成回路１５０が生成した第２制御信号ＢＲ１は、遅延回路１５２に入力される。遅延回路１５２は、入力された第２制御信号ＢＲ１を所定時間遅延させる。この遅延された信号が第１制御信号ＢＲ０となる。制御信号生成回路７４は、第２制御信号生成回路１５０が生成した第２制御信号ＢＲ１と、遅延回路１５２から出力された信号、つまり、第１制御信号ＢＲ０とを出力する。これにより、シーケンサで２つの制御信号を生成する必要はなくなり、シーケンサの回路を小さくさせることができる。

図３３は、図３２の制御信号生成回路７４から出力される第１制御信号ＢＲ０及び第２制御信号ＢＲ１の波形を示す図である。図を見るとわかるように、第１制御信号ＢＲ０の波形は、第２制御信号ＢＲ１の波形を、所定時間だけ遅延させた波形であることがわかる。また、上述したように、第１制御信号ＢＲ０及び第２制御信号ＢＲ１がＬｏｗの場合は状態ａとなる。また、第１制御信号ＢＲ０がＬｏｗ、及び第２制御信号ＢＲ１がＨｉｇｈの場合は状態ｂとなる。そして、第１制御信号ＢＲ０及び第２制御信号ＢＲ１がＨｉｇｈの場合は状態ｃとなる。

（変形例６）
上記実施の形態、及び、上記変形例1〜５では、電荷蓄積部からは黒のレベルと信号のレベルの両方を垂直信号線に出力するようにしたが、ＡＤ変換の高速性向上（＝固体撮像装置のフレームレート向上）のために信号レベルのみ出力するようにしてもよい。すなわち、電荷蓄積部からは信号レベルのみを垂直信号線に出力し、ＡＤ変換器３６あるいは９０では、異なる電荷蓄積部から出力された信号レベルの差分のデジタル値を出力してもよい。この場合、画素や電荷蓄積部毎の特性ばらつきの影響を受けるが、固定パターンであれば、予め測定することで、画素や電荷蓄積部毎の変換テーブルを作成することができ、ＡＤ変換後のデータを補正することができる。

（変形例７）
なお、上記実施の形態、及び、上記変形例１〜６では、制御信号生成回路７４及びパルス生成回路７６を、カウンタ回路６８の中に設けるようにしたが、カウンタ回路６８の外に設けるようにしてもよい。また、１つの制御信号生成回路７４及び１つのパルス生成回路７６が、複数のカウンタ回路６８にスイッチ回路制御信号ＢＲと、１パルスを出力するようにしてもよい。つまり、１つの制御信号生成回路７４及び１つのパルス生成回路７６が、複数のカウンタ回路６８のカウンタ値の２の補数変換を行うようにしてもよい。

（変形例８）
上記変形例１〜７を任意に組み合わせた態様であってもよい。また、上記実施の形態、及び変形例で説明した固体撮像装置３０は、図示しない制御装置によって制御される。制御装置は、露光期間のタイミング、画素リセット信号及び画素電荷転送信号を供給するタイミング、第１比較タイミング、第２比較タイミング等の固体撮像装置３０が上述した動作を行うために必要な制御を行う。

本発明では、ＡＤ変換の際に、入射光量Ｑ_A又はＱ_Bを示すアナログ信号から、入射光量Ｑ_CA又はＱ_CBを示すアナログ信号を減算するので、従来の全てのアナログ信号をＡＤ変換する必要が無く、カウンタ回路数を抑えながら、入射光量Ｑ_A−入射光量Ｑ_CA及び入射光量Ｑ_B−入射光量Ｑ_CBを示すデジタル値を得ることができる。つまり、照射光を照射し終わってから一定時間光を受光する第２期間に光電変換された電荷量（Ｑ_A）を蓄積している電荷蓄積部（例えば、第２画素１０ｃが有している電荷蓄積部）と照射光を照射していない状態で一定時間受光する第１期間に光電変換された電荷量（Ｑ_CA）を蓄積している電荷蓄積部（例えば、第１画素１０ａが有している電荷蓄積部）との間、すなわち、異なる電荷蓄積部における電荷量同士の差分演算を、ＡＤ変換の際に行うことができる（第２画素１０ｄと第１画素１０ｂについても同様）ので、カウンタ回路の削減、消費電力の削減、および、ノイズの低減を行うことができる。そして、この演算を行うことにより環境光（背景光）を除去することができ、これらの処理により得られた値を用い、ＴＯＦの原理に基づいて照射光の反射光量、ひいては、測定対象までの距離を求めることができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

１０、１０８…画素 １２、１１０…光電変換素子
１４、１１２、１１８、１２４、１３０…ＦＤ
１６、１１４、１２０、１２６、１３２、１３６…電荷排出部
１８、１１６、１２２、１２８、１３４…画素アンプ
２０、３８、４０、４２、４４…垂直信号線
３０…固体撮像素子 ３２…画素アレイ
３４…Ｖドライバ ３６、９０…ＡＤ変換器
４６…スイッチ ４８…水平転送線
５０…出力回路 ５２…参照電圧生成部
６０…第１比較器 ６２…第２比較器
６４…差分回路 ６６、１４０…アンド回路
６８、１４２…カウンタ回路 ７０…フリップフロップ回路
７２…スイッチ回路 ７４…制御信号生成回路
７６…パルス生成回路 ８０…第１トランスファーゲート
８２…第２トランスファーゲート １００…第３比較器
１０２…判定回路 １０４…補数制御回路
１０６…ＥＸＮＯＲ回路 １５０…第２制御信号生成回路
１５２…遅延回路

Claims (12)

1. 測距のための照射光を照射する照射部が光を照射しない状態で、且つ、環境光のみを一定時間受光する第１露光期間の光電変換で得られた電荷を蓄積する第１電荷蓄積部と、
   前記照射光の反射光及び前記環境光を受光することができる期間を含む前記一定時間の第２露光期間の光電変換で得られた電荷を蓄積する第２電荷蓄積部と、
   アナログ信号をデジタル信号にＡＤ変換するＡＤ変換器と、
   を備え、
   前記ＡＤ変換器は、
   レベルが漸次変化する参照電圧を生成する参照電圧生成部から供給される前記参照電圧と前記第１電荷蓄積部の第１のアナログ信号とを比較することで、該第１のアナログ信号に応じた信号を出力する第１比較器と、
   前記参照電圧生成部から供給される前記参照電圧と前記第２電荷蓄積部の第２のアナログ信号を比較することで、該第２のアナログ信号に応じた信号を出力する第２比較器と、
   前記第１のアナログ信号に応じた信号と、前記第２のアナログ信号に応じた信号とを差分して差分信号を出力する差分回路と、
   前記差分信号に応じたパルス列のパルス数をカウントして、前記差分信号をデジタル信号に変換する第１のカウンタ回路と、
   を有することを特徴とする固体撮像装置。
2. 請求項１に記載の固体撮像装置であって、
   前記差分回路は、排他的論理和回路であることを特徴とする固体撮像装置。
3. 請求項１に記載の固体撮像装置であって、
   前記差分回路は、位相差検出器であることを特徴とする固体撮像装置。
4. 請求項１〜３の何れかに記載の固体撮像装置であって、
   前記第１のアナログ信号及び前記第２のアナログ信号は、黒レベルのアナログ信号及び信号レベルのアナログ信号からなり、
   前記第１のカウンタ回路は、
   前記差分回路が出力する信号に応じたパルス列のパルス数をカウントする複数のフリップフロップ回路と、
   前記複数のフリップフロップ回路の前段にそれぞれ接続され、自身に入力される入力信号、ロー信号、及びハイ信号のうち、何れか１つを選択して出力信号として後段のフリップフロップ回路のクロック端子にそれぞれ出力する複数のスイッチ回路と、
   前記入力信号、前記ロー信号、及び前記ハイ信号のうち、何れか１つを選択するように前記スイッチ回路を制御するスイッチ回路制御信号を生成する制御信号生成回路と、
   カウンタ値を２の補数に変換するための１パルスを生成するパルス生成回路と、
   を有し、
   前記複数のスイッチ回路のうち、初段のスイッチ回路には、前記差分回路が出力する信号に応じたパルス列が前記入力信号として入力され、前記初段のスイッチ回路以外の他のスイッチ回路には、前段のフリップフロップ回路の反転出力信号が前記入力信号として入力され、
   前記制御信号生成回路は、
   前記黒レベルの前記差分信号をデジタル信号に変換する第１ＡＤ変換期間及び前記信号レベルの前記差分信号をデジタル信号に変換する第２ＡＤ変換期間中は、前記入力信号を出力するように前記複数のスイッチ回路を制御して、前記複数のフリップフロップ回路に、前記差分信号に応じたパルス列のパルス数をアップカウントさせ、
   前記第１ＡＤ変換期間から前記第２ＡＤ変換期間に切り替わる期間は、前記複数のスイッチ回路を制御することで、前記ロー信号及び前記ハイ信号を出力させて前記第１ＡＤ変換期間にカウントされたカウンタ値を１の補数に変換し、
   前記パルス生成回路は、
   前記１の補数の変換後、前記第２ＡＤ変換期間に入る前に、生成した前記１パルスを前記初段のスイッチ回路に入力させることで、前記第１ＡＤ変換期間中にカウントされたカウンタ値を前記２の補数に変換させることを特徴とする固体撮像装置。
5. 請求項１〜４の何れか１項に記載の固体撮像装置であって、
   前記第１比較器は、前記参照電圧と前記第１電荷蓄積部の第１のアナログ信号とを比較し、比較結果に基づいて出力する信号を反転し、
   前記第２比較器は、前記参照電圧と前記第２電荷蓄積部の第２のアナログ信号とを比較し、比較結果に基づいて出力する信号を反転し、
   前記第２比較器は、前記第１比較器が出力する信号を反転するタイミングより、遅いタイミングで出力する信号を反転することを特徴とする固体撮像装置。
6. 請求項５に記載の固体撮像装置であって、
   前記参照電圧は、前記第１比較器をオートゼロにするための第１参照レベルと、前記第２比較器をオートゼロにするための前記第１参照レベルとは異なる第２参照レベルとを有し、
   前記第１比較器は、前記第１参照レベルから第１オフセット電圧を減算したレベルと、前記第１のアナログ信号の黒レベルのアナログ信号から第２オフセット電圧を減算したレベルとが同電位となるようにオートゼロさせており、
   前記第２比較器は、前記第２参照レベルから第３オフセット電圧を減算したレベルと、前記第２のアナログ信号の黒レベルのアナログ信号から第４オフセット電圧を減算したレベルが同電位となるようにオートゼロさせていることを特徴とする固体撮像装置。
7. 請求項１〜３の何れかに記載の固体撮像装置であって、
   前記第１のアナログ信号及び前記第２のアナログ信号は、黒レベルのアナログ信号及び信号レベルのアナログ信号からなり、
   前記第１のカウンタ回路は、
   前記差分回路が出力する信号に応じたパルス列のパルス数をカウントする複数のフリップフロップ回路と、
   前記複数のフリップフロップ回路の前段にそれぞれ接続され、自身に入力される入力信号、ロー信号、及びハイ信号のうち、何れか１つを選択して出力信号として後段のフリップフロップ回路のクロック端子にそれぞれ出力する複数のスイッチ回路と、
   前記入力信号、前記ロー信号、及び前記ハイ信号のうち、何れか１つを選択するように前記スイッチ回路を制御するスイッチ回路制御信号を生成する制御信号生成回路と、
   カウンタ値を２の補数に変換するための１パルスを生成するパルス生成回路と、
   を有し、
   前記複数のスイッチ回路のうち、初段のスイッチ回路には、前記差分回路が出力する信号に応じたパルス列が前記入力信号として入力され、前記初段のスイッチ回路以外の他のスイッチ回路には、前段のフリップフロップ回路の反転出力信号が前記入力信号として入力され、
   前記ＡＤ変換器は、
   前記第１のアナログ信号と前記第２のアナログ信号とを比較する第３比較器と、
   前記第３比較器の比較結果に基づいて、前記黒レベルの前記差分信号をデジタル信号に変換する第１ＡＤ変換期間から前記信号レベルの前記差分信号をデジタル信号に変換する第２ＡＤ変換期間に切り替わる第１の補数変換期間及び前記第２ＡＤ変換期間終了後の第２の補数変換期間にカウンタ値を前記２の補数に変換するか否かを判定する判定回路と、
   前記判定回路の判定結果に基づいて、前記制御信号生成回路及び前記パルス生成回路を制御して、カウンタ値の前記２の補数変換の実行、非実行を制御する補数制御回路と、
   を有し、
   前記補数制御回路は、
   前記制御信号生成回路に、前記複数のスイッチ回路が前記入力信号を出力するように制御させて、前記複数のフリップフロップ回路に前記差分信号に応じたパルス列のパルス数をアップカウントさせ、
   カウンタ値を前記２の補数に変換させると判定した前記補数変換期間には、前記制御信号生成回路に、前記複数のスイッチ回路が前記ロー信号及び前記ハイ信号を出力するように制御させて、カウントされたカウンタ値を１の補数に変換し、１の補数の変換後、前記入力信号を出力するように前記複数のスイッチ回路を制御させるとともに、前記１パルスを生成して初段のスイッチ回路に入力するように前記パルス生成回路を制御することを特徴とする固体撮像装置。
8. 請求項７に記載の固体撮像装置であって、
   前記判定回路は、
   黒レベルの第１のアナログ信号が、黒レベルの第２のアナログ信号より大きい場合であって、信号レベルの第１のアナログ信号が、信号レベルの第２のアナログ信号より大きい場合は、カウンタ値を、前記第１の補数変換期間に前記２の補数に変換し、前記第２の補数変換期間に前記２の補数に変換しないと判定し、
   黒レベルの第１のアナログ信号が、黒レベルの第２のアナログ信号より小さい場合であって、信号レベルの第１のアナログ信号が、信号レベルの第２のアナログ信号より大きい場合は、第１及び第２の補数変換期間にカウンタ値を前記２の補数に変換しないと判定し、
   黒レベルの第１のアナログ信号が、黒レベルの第２のアナログ信号より大きい場合であって、信号レベルの第１のアナログ信号が、信号レベルの第２のアナログ信号より小さい場合は、カウンタ値を、前記第２の補数変換期間に前記２の補数に変換し、前記第１の補数変換期間に前記２の補数に変換しないと判定し、
   黒レベルの第１のアナログ信号が、黒レベルの第２のアナログ信号より小さい場合であって、信号レベルの第１のアナログ信号が、信号レベルの第２のアナログ信号より小さい場合は、前記第１の補数変換期間及び第２の補数変換期間に、カウンタ値を前記２の補数に変換すると判定することを特徴とする固体撮像装置。
9. 請求項４又は７に記載の固体撮像装置であって、
   前記スイッチ回路は、第１トランスファーゲートと、第２トランスファーゲートとを有し、
   前記スイッチ回路制御信号は、前記第１トランスファーゲートに入力される、カウンタ値を前記１の補数に変換させる第１制御信号と、前記第１トランスファーゲート及び前記第２トランスファーゲートのオンオフを制御する第２制御信号とを有し、
   前記第２トランスファーゲートには、前記入力信号が入力されることを特徴とする固体撮像装置。
10. 請求項１〜９の何れか１項に記載の固体撮像装置であって、
    前記第１電荷蓄積部と第２電荷蓄積部は、異なる単位画素内に設けられていることを特徴とする固体撮像装置。
11. 請求項１〜９の何れか１項に記載の固体撮像装置であって、
    前記第１電荷蓄積部と第２電荷蓄積部は、同一の単位画素内に設けられていることを特徴とする固体撮像装置。
12. 請求項１〜１１の何れか１項に記載の固体撮像装置であって、
    前記ＡＤ変換器は、前記第１比較器から出力される信号に応じたパルス列のパルス数をカウントして、デジタル信号に変換する第２のカウンタ回路を更に備えることを特徴とする固体撮像装置。

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