JP5380037B2 - 半導体装置の作製方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 68
- 239000004065 semiconductor Substances 0.000 title claims description 67
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 229920002120 photoresistant polymer Polymers 0.000 claims description 124
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 54
- 239000000758 substrate Substances 0.000 claims description 37
- 229910052751 metal Inorganic materials 0.000 claims description 32
- 239000002184 metal Substances 0.000 claims description 32
- 230000001681 protective effect Effects 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 14
- 238000004380 ashing Methods 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 9
- 239000010408 film Substances 0.000 description 118
- 239000010410 layer Substances 0.000 description 80
- 238000000206 photolithography Methods 0.000 description 12
- 239000011521 glass Substances 0.000 description 11
- 239000000463 material Substances 0.000 description 9
- 238000007687 exposure technique Methods 0.000 description 7
- 239000010936 titanium Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 239000011651 chromium Substances 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- 229910052779 Neodymium Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000005407 aluminoborosilicate glass Substances 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 229910003437 indium oxide Inorganic materials 0.000 description 1
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910000480 nickel oxide Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000000565 sealant Substances 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- Manufacturing & Machinery (AREA)
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Description
本発明は、半導体装置の作製方法に関し、特に、アクティブマトリクス型表示装置の作製方法に関するものである。
従来、液晶テレビ、パーソナルコンピュータのディスプレイ、携帯電話等、広く普及している表示装置の多くに、アモルファスシリコンを用いたＴＦＴをスイッチング素子として利用した液晶表示装置が用いられている。絶縁表面を有する基板上に形成された半導体薄膜を用いてＴＦＴを構成する技術が注目されている。ＴＦＴはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発されている。
アモルファスシリコンを用いたＴＦＴは、従来、５枚以上のフォトマスクを用い、フォトリソグラフィ工程によって積層構造が形成されていた。以前から、そのようなフォトマスクを用いたフォトリソグラフィ工程の削減が望まれていた。従来、フォトマスクを用いたフォトリソグラフィ工程の回数の削減をしたものとして特許文献１および特許文献２が知られている。
図１０は従来のアモルファスシリコンを用いたＴＦＴの構成図である。
その製造工程を説明する。ゲート電極５０１はガラス基板５００上に成膜され、１枚目のフォトマスクを用いたフォトリソグラフィ工程で作製される。
ゲート絶縁膜５０２、Ｉ型アモルファスシリコン層５０３およびｎ＋型アモルファスシリコン層５０４を成膜する。Ｉ型アモルファスシリコン層５０３およびｎ＋型アモルファスシリコン層５０４は、２枚目のフォトマスクを用いたフォトリソグラフィ工程で島状領域とされる。
ソース電極５０８およびドレイン電極５０９が成膜され、３枚目のフォトマスクを用いたフォトリソグラフィ工程で作製される。その際、フォトレジストをそのまま利用し、ｎ＋型アモルファスシリコン層をエッチングしチャネル領域５０５、ソース領域５０６、ドレイン領域５０７を形成する。
保護膜５１０を成膜し、４枚目のフォトマスクを用いたフォトリソグラフィ工程で画素電極５１１とのコンタクトホールが形成される。
インジウム錫酸化物（ＩＴＯ、Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）を成膜し、５枚目のフォトマスクを用いたフォトリソグラフィ工程で画素電極５１１が形成される。
特開２０００−１３１７１９号公報
特開２００３−４５８９３号公報
フォトマスクを用いたフォトリソグラフィ工程は、フォトレジストの塗布、プリベーク、金属フォトマスクを用いた露光工程、現像工程、ポストベーク、エッチング工程、レジスト剥離工程等からなる。これらに加えて洗浄工程や検査工程など、多数の工程が一つのフォトリソグラフィ工程に含まれる。
従って、従来の５枚フォトマスクプロセスを実施することはこれらを５回繰り返すことになるため、製造工程におけるスループットや製造コストを増大させる大きな要因となっていた。このため、フォトマスク数の削減は、製造時間および製造コストの削減を意味し、待ち望まれていた。量産という観点からも、フォトマスク数の削減は大きな課題であった。また、工程数の削減も課題の一つとする。
上記課題を解決するため、本発明ではチャネルエッチ型ボトムゲートＴＦＴ構造を採用し、ゲート配線を利用し裏面露光しフォトレジストを選択的に露光し所望のパターンのフォトレジストを形成し、さらに多階調マスクとしてハーフトーンマスク又はグレイトーンマスクを利用することを特徴とする。また、ハーフトーンマスク又はグレイトーンマスクを利用するリフトオフ工程及びフォトレジストをリフロー処理する工程を特徴とする。リフトオフ工程とは、目的とするパターン以外のパターンを、基板上にフォトレジスト等で構成し、目的薄膜を成膜後、フォトレジストと重なる不要部分をフォトレジストと共に除去し、目的とするパターンを残す方法である。リフロー処理とは、基板上のフォトレジストを加熱処理又は薬剤処理し、加工する工程のことである。また、リフトオフ工程とマスクアライメントの組み合わせを繰り返すことにより、部分的に膜厚の異なるパターン、又は部分的に異なる物質の薄膜パターニングが可能となる。
本発明の構成は、基板上に第一の金属膜を形成し、第一のフォトレジストを用いて金属膜をエッチングしゲート電極を形成し、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上にＩ型半導体層を形成し、Ｉ型半導体層上にｎ＋型半導体層を形成し、裏面露光を行い第二のフォトレジスト形成し、第二のフォトレジスト用いてＩ型半導体層およびｎ＋型半導体層を島状領域とし、ｎ＋型半導体層上に第二の金属膜を形成し、多階調マスクを用いて第三のフォトレジストを形成し、第三のフォトレジストを用いて第二の金属膜、ｎ＋型半導体層およびＩ型半導体層をエッチングし、第三のフォトレジストをアッシングし、アッシングされた第三のフォトレジストを用いて第二の金属膜をエッチングし、ソース電極およびドレイン電極を形成し、アッシングされた第三のフォトレジストを用いてｎ＋型半導体層およびＩ型半導体層をエッチングし、チャネル領域、ソース領域およびドレイン領域を形成し、ソース電極およびドレイン電極上に絶縁膜を形成し、第四のフォトレジストを用いて絶縁膜にコンタクトホールを形成し、絶縁膜上に導電膜を形成し、第五のフォトレジストを用いて導電膜をエッチングし画素電極を形成する半導体装置作製方法である。
また、他の発明の構成は、基板上に第一の金属膜を形成し、第一のフォトレジストを用いて金属膜をエッチングしゲート電極を形成し、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上にＩ型半導体層を形成し、Ｉ型半導体層上にｎ＋型半導体層を形成し、裏面露光を行い第二のフォトレジスト形成し、第二のフォトレジスト用いてＩ型半導体層およびｎ＋型半導体層を島状領域とし、ｎ＋型半導体層上に第二の金属膜を形成し、第一の多階調マスクを用いて第三のフォトレジストを形成し、第三のフォトレジストを用いて第二の金属膜、ｎ＋型半導体層およびＩ型半導体層をエッチングし、第三のフォトレジストをアッシングし、アッシングされた第三のフォトレジストを用いて第二の金属膜をエッチングし、ソース電極およびドレイン電極を形成し、アッシングされた第三のフォトレジストを用いてｎ＋型半導体層およびＩ型半導体層をエッチングし、チャネル領域、ソース領域およびドレイン領域を形成し、第二の多階調マスクを用いて第四のフォトレジストを形成し、第四のフォトレジストを用いてゲート絶縁膜にコンタクトホールを形成し、第四のフォトレジストをアッシングし、アッシングされた第四のフォトレジスト上に導電膜を形成し、アッシングされた第四のフォトレジスト上の導電膜を第四のフォトレジストと共に除去することにより画素電極を形成し、画素電極上に絶縁膜を形成し、裏面露光を行い絶縁膜上に第五のフォトレジストを形成し、第五のフォトレジストをリフロー処理し、リフロー処理された第五のフォトレジストを用いて絶縁膜をエッチングする半導体装置作製方法である。
発明の効果により、従来のアモルファスシリコンＴＦＴが５枚フォトマスクで製造されているのに対し、本発明では４枚又は３枚フォトマスクでＴＦＴを作製することが可能になり、製造時間および製造コストを削減することができる。また、裏面露光を行うことにより、セルフアライン工程となりフォトマスクの位置あわせが不要となる。セルフアライン工程ではフォトマスクの位置ずれが起こらないため、位置ずれのマージンを不要とし、より微細なパターンが可能となる。またチャネル領域がゲート電極によって外部からの光から保護されるため、ＴＦＴのオフ時のリーク電流の増加を抑えることができる。
また、リフロー処理を採用することによりＴＦＴを絶縁膜で完全に覆うことで、素子の信頼性を向上させることができる。つまり、ソース電極の端を確実にカバーできるためＴＦＴが汚染されることを防止することができる。従来のハーフトーン技術がＩ型アモルファスシリコン層、ｎ＋型アモルファスシリコン層、ソースメタルおよびドレインメタルを一度にエッチングしている。そのため、素子間においてＩ型アモルファスシリコン層が接続された状態になる。それに対して、本発明は、ソースメタルおよびドレインメタル成膜前にＩ型アモルファスシリコン層およびｎ＋型アモルファスシリコン層のみを裏面露光により所望のパターンのフォトレジストを形成し島状領域とする為、Ｉ型アモルファスシリコン層が切断され素子の分離がより確実になされる。
本発明の実施形態について、以下に説明する。
本発明は、従来の５枚フォトマスクプロセスによる工程数を削減するために、フォトマスク数を４枚又は３枚として製造した半導体装置およびその作製方法に関するものである。
図１から図９は本発明の作製方法を示したものである。
本実施の形態では、ゲート配線材料をフォトマスクとして裏面露光によりフォトレジストを選択的に露光し所望のパターンを得ることで島状領域とする。更に、ハーフトーン露光技術を用いて、チャネル領域、ソース領域、ドレイン領域、ソース配線およびドレイン配線を形成する。本実施の形態ではハーフトーン露光技術を用いたが、グレイトーン露光技術を用いても良い。これら特徴を合わせることにより、従来の５枚フォトマスクよりフォトマスク数を削減した４枚フォトマスクプロセスが可能となる。また、さらにハーフトーン露光技術を用いて３枚フォトマスクプロセスが可能となる。
（実施の形態１）
図１から図３により、本発明の４枚フォトマスクプロセスを説明する。
図１から図３により、本発明の４枚フォトマスクプロセスを説明する。
図１（Ａ）において、ガラス基板１００上に金属膜をスパッタリング法により積層して成膜する。ガラス基板は、透光性を有する基板であれば良く、コーニング社のＮｏ．７０５９ガラスやＮｏ．１７３７ガラス等に代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスを用いることができる。その他に、石英基板、プラスチック基板等の透光性基板を使用することができる。第１のフォトマスクを用いて所望のフォトレジストを形成し上記金属膜のエッチングを行いゲート電極１０１、ゲート配線を形成する。ゲート電極１０１、ゲート配線は、アルミニウム（Ａｌ）や銅（Ｃｕ）などの低抵抗導電材料で形成することが望ましいが、アルミニウム単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性及び導電性を兼ね備える材料と組み合わせて形成する。また、低抵抗を示す導電性材料としてＡｇＰｄＣｕ合金を用いてもよい。耐熱性及び導電性兼ね備える材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれた元素、又は前記元素を成分とする合金か、前記元素を組み合わせた合金膜、又は前記元素を成分とする窒化物で形成する。例えば、チタンと銅の積層、窒化タンタルと銅との積層が挙げられる。また、チタン、シリコン、クロム、ネオジム等の耐熱性及び導電性兼ね備える材料と組み合わせて形成した場合、平坦性が向上するため好ましい。また、このような耐熱性及び導電性を兼ね備える材料のみ、例えばモリブデンとタングステンを組み合わせて形成しても良い。
図１（Ｂ）において、前記のゲート電極１０１上に、絶縁膜１０２、Ｉ型アモルファスシリコン層１０３およびｎ＋型アモルファスシリコン層１０４を順に成膜する。絶縁膜１０２は後にゲート絶縁膜１０２となるもので、例えば窒化珪素膜、酸化珪素膜、酸化窒化珪素膜などの単層又はこれらの積層構造により形成する。勿論、ゲート絶縁膜はこのような材料に限定されるものではなく、酸化タンタル膜等の他の絶縁膜を用い、これら材料から成る単層又は積層構造として形成しても良い。Ｉ型アモルファスシリコン層１０３およびｎ＋型アモルファスシリコン層１０４は、後にチャネル領域、ソース領域およびドレイン領域を形成するものである。Ｉ型アモルファスシリコン層１０３は導電性を付与する不純物を含有しない、ノンドープ層であり、ｎ＋型アモルファスシリコン層１０４は一導電性を付与する不純物元素を有する半導体膜、特に燐を高濃度に含有しｎ型の導電性を付与した半導体層である。これら絶縁膜１０２、Ｉ型アモルファスシリコン層１０３およびｎ＋型アモルファスシリコン層１０４は、ＣＶＤ法により形成する。マルチチャンバ型のＣＶＤ装置を用いることで、連続して成膜することも可能である。このように大気に曝さないことで不純物の混入を防止することができる。本実施の形態では、ＣＶＤ法により形成したが、スパッタリング法等も用いることができる。
図１（Ｃ）において、ゲート電極１０１、ゲート配線の金属膜をフォトマスクとして、基板裏面からの裏面露光より、ｎ＋型アモルファスシリコン層１０４上に形成したフォトレジストを選択的に露光し、所望のパターンのフォトレジストを形成する。裏面露光により、光が薄膜を通過してフォトレジスト１２１が露光するため、ゲート配線以外の層、Ｉ型アモルファスシリコン層１０３およびｎ＋型アモルファスシリコン層１０４の膜厚は、露光できる程度に薄くなくてはならない。つまり、光がＩ型アモルファスシリコン層１０３およびｎ＋型アモルファスシリコン層１０４を通過してフォトレジスト１２１を露光させる。裏面露光によって形成されたフォトレジストパターンにより、Ｉ型アモルファスシリコン層１０３およびｎ＋型アモルファスシリコン層１０４をエッチングし、図１（Ｄ）のように、島状型アモルファスシリコン層１２３および島状ｎ＋型アモルファスシリコン層１２４とする。裏面露光を行うことによって、セルフアライン工程となりフォトマスクの位置あわせが不要となり、露光後のフォトレジストの位置がずれることなく、自己整合的にエッチングを行うことができる。
図１（Ｅ）において、基板全面に金属膜１０５を成膜する。この金属膜１０５は後にソース電極、ドレイン電極およびソース配線になる。金属膜１０５の材料としては島状ｎ＋型アモルファスシリコン層１２４とオーミックコンタクトのとれる金属材料であれば特に限定されず、アルミニウム、クロム、タンタル、チタンから選ばれた元素、又は前記元素を成分とする合金か、前記元素を組み合わせた合金膜等が挙げられる。
図２（Ａ）において、第２のフォトマスクを用いてフォトレジスト１を形成する。このフォトレジスト１は、ハーフトーン露光技術を用いる。つまり、異なる厚みを有するフォトレジストを形成する。ソース電極、ドレイン電極およびソース配線となる箇所は厚くし、チャネルとなる箇所は薄く形成する。
図２（Ｂ）において、前記フォトレジスト１を用いてエッチングを行う。これにより配線１０６を形成する。
図２（Ｃ）において、前記フォトレジスト１にアッシング処理を施し、フォトレジスト１の形状を図２（Ｃ）のフォトレジスト２のように加工する。つまり、フォトレジストを薄く形成していた箇所を露出させる。
図２（Ｄ）において、アッシングにより加工された前記フォトレジスト２を用いて金属膜１０５のエッチングを行い、ソース電極１１０およびドレイン電極１１１を形成する。同様にフォトレジスト２を用いて、島状ｎ＋型アモルファスシリコン層１２４および島状Ｉ型アモルファスシリコン層１２３のエッチングを行い、チャネル領域１０７、ソース領域１０８およびドレイン領域１０９を形成する。ゲート絶縁膜１０２を介してゲート電極１１１と重なるＩ型アモルファスシリコン層がチャネル形成領域１０７となる。その後フォトレジスト２を剥離除去する。
図３（Ａ）において、基板全面に絶縁膜を成膜し、保護膜１１２とする。この保護膜とする絶縁膜は窒化珪素膜、酸化珪素膜、又はそれらの積層膜でも良い。窒化珪素膜はそのパッシベーション性能の高さから特に好ましい。
図３（Ｂ）において、第３のフォトマスク用いて形成したフォトレジスト３によりドレイン電極１１１とのコンタクト部の開口を形成する。
図３（Ｃ）において、基板全面にＩＴＯを成膜し、第４のフォトマスクを用いて所望のフォトレジストを形成し、それを用いて画素電極１１３を形成する。本実施の形態では画素電極材料としてＩＴＯを用いたが、透明導電材料として例えば、酸化錫、酸化インジウム、酸化ニッケル、酸化亜鉛又はそれらの化合物を用いても良い。
本実施の形態では、チャネル領域１０７としてＩ型アモルファスシリコン層を用いたが、微結晶半導体膜（セミアモルファス半導体膜ともいう。）を形成し、微結晶半導体膜上にバッファ層を形成し、バッファ層上にｎ＋型アモルファスシリコン層を形成しても良い。バッファ層としてはアモルファスシリコン層を用いることができ、窒素、水素又はハロゲンのいずれか一つ以上を含むことが好ましい。アモルファスシリコン層に窒素、水素又はハロゲンのいずれか一つ以上を含むことで、微結晶半導体に含まれる結晶粒が酸化されることを低減することが可能である。微結晶半導体膜とソース領域およびドレイン領域との間にバッファ層が形成されているため、ＴＦＴの移動度が高く、リーク電流が少なく、耐圧が高い。
図４は、チャネル領域としてＩ型アモルファスシリコン層の代わりに微結晶半導体膜２０１および微結晶半導体膜２０１上にバッファ層２０２が形成されているＴＦＴである。Ｉ型アモルファスシリコン層の代わりに微結晶半導体膜２０１およびバッファ層２０２を用いることにより、ＴＦＴの移動度が高く、リーク電流が少なく、耐圧を高くすることができる。
また、図５（Ａ）は、本実施の形態のＴＦＴの上面図を図示している。なお、図１から図３と対応する箇所には同じ符号を用いている。また、図５（Ｂ）は図５（Ａ）中のＡ−Ａ’線に沿った断面図に相当する。
こうして、４回のフォトマスクを用いたフォトリソグラフィ工程により、逆スタガ型のｎチャネル型ＴＦＴを完成させることができる。そして、これらを個々の画素に対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス型の電気光学装置を作製するための基板とすることができる。
（実施の形態２）
次に図６から図８により、本発明の３枚フォトマスクプロセスを説明する。端子部も含めて図１（Ｅ）のハーフトーン露光技術を必要とする第２のフォトマスク使用の工程から説明する。つまり、図１（Ｅ）から図６（Ａ）とつながる。
次に図６から図８により、本発明の３枚フォトマスクプロセスを説明する。端子部も含めて図１（Ｅ）のハーフトーン露光技術を必要とする第２のフォトマスク使用の工程から説明する。つまり、図１（Ｅ）から図６（Ａ）とつながる。
図６（Ａ）において、ガラス基板１００、ゲート電極１０１、絶縁膜１０２、配線３１１、島状Ｉ型アモルファスシリコン層１２３、一導電性を付与する不純物元素を有する半導体層、特に島状ｎ＋型アモルファスシリコン層１２４、金属膜１０５の上に、第２のフォトマスクを用いてフォトレジスト４を形成する。このフォトレジスト４は、ハーフトーン露光技術を用いる。つまり、異なる厚みを有するフォトレジストを形成する。ソース電極、ドレイン電極およびソース配線となる箇所は厚くし、チャネルとなる箇所は薄く形成する。
図６（Ｂ）において、フォトレジスト４に覆われていないＩ型アモルファスシリコン層３０３、ｎ＋型アモルファスシリコン層３０４、金属膜１０５をエッチングする。
図６（Ｃ）において、アッシングによりフォトレジスト４を加工し、フォトレジスト５とする。
図６（Ｄ）において、アッシングにより加工されたフォトレジスト５により、ソース電極３０９およびドレイン電極３１０を形成する。同様にフォトレジスト５によりチャネル領域３０６、ソース領域３０７およびドレイン領域３０８を形成する。その後、フォトレジスト５を除去する。ゲート絶縁膜を介してゲート電極と重なるＩ型アモルファスシリコン層１２３がチャネル領域３０６となる。
図６（Ｅ）において、第３のフォトマスクを用いてフォトレジスト６を形成する。ここでもハーフトーン露光技術を使用する。フォトレジスト６に覆われていない絶縁膜１０２をエッチングし、コンタクトホール３２１を形成し、配線３１１を露出させる。配線３１１はアルミニウム、銅、チタン、モリブデン、クロム、タングステン、ネオジム等、他の導電膜との積層構造でも良い。この部分が端子部の透明導電膜との接続部になる。
図７（Ａ）において、アッシングによりフォトレジスト６を加工し、フォトレジスト７とする。
図７（Ｂ）において、フォトレジスト７の上から透明導電膜３１２を成膜する。
図７（Ｃ）において、リフトオフ工程によりフォトレジスト７とその上に成膜されている透明導電膜３１２を除去することにより、画素電極３１３、配線３２０を作製する。その後、保護膜３１４を基板全面にＣＶＤ法により形成する。この保護膜とする絶縁膜は窒化珪素膜、酸化珪素膜、又はそれらの積層膜でも良い。窒化珪素膜はそのパッシベーション性能の高さから特に好ましい。
図７（Ｄ）において、フォトレジストを保護膜３１４上に塗布し、裏面露光によりフォトレジストを選択的に露光し、所望のパターンのフォトレジスト８を形成する。ここで、透明な膜のみが、つまり前記する透明導電膜３１２および絶縁膜１０２のみが存在する部分においては、光が透過するため、フォトレジスト８が形成されない。裏面露光のため、チャネル領域において、ゲート電極１０１とソース電極３０９およびドレイン電極３１０は十分重なっている方が良い。
図８（Ａ）において、前記裏面露光により形成したフォトレジスト８に熱処理を加え、リフロー処理する。すると、断面で見た場合、フォトレジスト８の端をリフロー処理前のフォトレジスト８の端の外側に僅かに拡張したように、フォトレジスト８はフォトレジスト９となる。また、リフロー処理により、フォトレジスト８の厚さも薄くなりフォトレジスト９となる。図には示さないが、上面で見た場合、フォトレジスト８の基板上の覆う範囲が僅かに広くなりフォトレジスト９となる。即ち、フォトレジストの端とソース電極およびドレイン電極の端の距離を広げる。リフロー処理は熱処理だけでなく薬剤処理によるものであっても良い。
図８（Ｂ）において、リフロー処理によってフォトレジスト８の端がリフロー処理前の端の外側に僅かに拡張し、高さが低くなったフォトレジスト９を用いて、保護膜３１４をエッチングし、画素電極３１３を露出させる。この露出した領域は画素領域となる。このリフロー処理のためフォトレジスト８の端がリフロー処理前の端の外側に僅かに拡張したことにより、エッチング後の保護膜３２４が広がり、ソース電極およびドレイン電極の端の外側まで保護できるようになり、より確実に下層のＴＦＴや電極を保護することができる。また、周辺部においてはコンタクトホール３２１を保護膜３２５により確実に保護することができる。
図８（Ｃ）は、図８（Ｂ）のＴＦＴ基板を用いて、ＬＣＤパネルを作製した場合の図である。ＴＦＴが作製されたガラス基板１００に対向して対向基板３１９がある。対向基板３１９上にはカラーフィルタ３１８が形成されている。ガラス基板１００と対向基板３１９の間には、液晶３１５およびスペーサ３１６があり、それをシール材３１７で封入している。
こうして、３回のフォトマスクを用いたフォトリソグラフィ工程により、逆スタガ型のｎチャネル型ＴＦＴを完成させることができる。そして、これらを個々の画素に対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス型の電気光学装置を作製するための基板とすることができる。
（実施の形態３）
次に図９を例にとり、画素部の周辺に設けられる周辺回路との接続端子部の構造について説明する。
次に図９を例にとり、画素部の周辺に設けられる周辺回路との接続端子部の構造について説明する。
図９（Ａ）および図９（Ｂ）は、ソース配線が基板端まで引き回される場合の構造を示したものである。図９（Ａ）は実施の形態１の場合、図９（Ｂ）は実施の形態２の場合を示したものである。なお、図１から図８と対応する箇所には同じ符号を用いている。図９（Ａ）の場合、図３（Ｂ）のフォトレジスト３により、保護膜１１２をエッチングし、配線１０６を露出させて、透明導電膜１１４とコンタクトさせる。図９（Ｂ）の場合、図７（Ｂ）のフォトレジスト７により、金属膜１０５と透明導電膜３１２をコンタクトさせる。その後フォトレジスト９により、保護膜３１４をエッチングし、透明導電膜３１２を露出させる。これら透明導電膜１１４および３１２が接続端子となり、異方性導電膜などの導電性接着剤を介してＦＰＣ（フレキシブルプリントサーキット）などと接続する。
図９（Ｃ）および図９（Ｄ）は、ゲート配線が基板端まで引き回される場合の構造を示したものである。図９（Ｃ）は実施の形態１の場合、図９（Ｄ）は実施の形態２の場合を示したものである。なお、図１から図８と対応する箇所には同じ符号を用いている。図９（Ｃ）の場合、図２（Ｂ）のフォトレジスト１により、ゲート絶縁膜１０２まで露出させ、図３（Ｂ）のフォトレジスト３により、ゲート絶縁膜１０２および保護膜１１２をエッチングし、ゲート配線と透明導電膜１１４とコンタクトさせる。図９（Ｄ）の場合、図６（Ｅ）のフォトレジスト６によりゲート電極３０１を露出させ、図７（Ｂ）のフォトレジスト７により、ゲート電極３０１と透明導電膜３１２とコンタクトさせる。その後フォトレジスト９により、保護膜３１４をエッチングし、透明導電膜３１２を露出させる。
以上のように、従来の５枚のフォトマスクプロセスによる工程数に対して、４枚又は３枚のフォトマスクプロセスとしてマスク数を削減し、さらに工程数を削減した半導体装置を製造することができる。
図１１に本発明の半導体装置および電子機器の例として、テレビ、ノート型パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）を示した。
図１１（Ａ）は表示装置であり、筐体１００１、表示部１００２、スピーカ１００３、ビデオ入力端子１００４、支持台１００５などを含む。この表示装置は、上述した実施の形態で示した作製方法により形成したＴＦＴをその表示部１００２および駆動回路に用いることにより作製される。なお、表示装置には液晶表示装置、発光装置などがあり、具体的にはコンピュータ用、テレビ受信用、広告表示用などの全ての情報表示用表示装置が含まれる。本発明により、安価な、信頼性の高い表示装置を実現することができる。
図１１（Ｂ）で示す携帯電話機は、操作スイッチ類２００１、表示部２００２などを含む。本発明により、安価な、信頼性の高い携帯電話機を実現することができる。
図１１（Ｃ）はノート型パーソナルコンピュータであり、本体３００１、表示部３００２等を含む。本発明により、安価な、信頼性の高いノート型パーソナルコンピュータを実現することができる。
１ フォトレジスト
２ フォトレジスト
３ フォトレジスト
４ フォトレジスト
５ フォトレジスト
６ フォトレジスト
７ フォトレジスト
８ フォトレジスト
９ フォトレジスト
１００ ガラス基板
１０１ ゲート電極、ゲート配線
１０２ 絶縁膜、ゲート絶縁膜
１０３ Ｉ型アモルファスシリコン層
１０４ ｎ＋型アモルファスシリコン層
１０５ 金属膜
１０６ 配線
１０７ チャネル領域
１０８ ソース領域
１０９ ドレイン領域
１１０ ソース電極
１１１ ドレイン電極
１１２ 保護膜
１１３ 画素電極
１１４ 透明導電膜
２０１ 微結晶半導体膜
２０２ バッファ層
３００ ガラス基板
３０１ ゲート電極
３０２ 絶縁膜
３０３ Ｉ型アモルファスシリコン層
３０４ ｎ＋型アモルファスシリコン層
３０５ 金属膜
３０６ チャネル領域
３０７ ソース領域
３０８ ドレイン領域
３０９ ソース電極
３１０ ドレイン電極
３１１ 配線
３１２ 透明導電膜
３１３ 画素電極
３１４ 保護膜
３１５ 液晶
３１６ スペーサ
３１７ シール材
３１８ カラーフィルタ
３１９ 対向基板
５００ ガラス基板
５０１ ゲート電極
５０２ ゲート絶縁膜
５０３ Ｉ型アモルファスシリコン層
５０４ ｎ＋型アモルファスシリコン層
５０５ チャネル領域
５０６ ソース領域
５０７ ドレイン領域
５０８ ソース電極
５０９ ドレイン電極
５１０ 保護膜
５１１ 画素電極
２ フォトレジスト
３ フォトレジスト
４ フォトレジスト
５ フォトレジスト
６ フォトレジスト
７ フォトレジスト
８ フォトレジスト
９ フォトレジスト
１００ ガラス基板
１０１ ゲート電極、ゲート配線
１０２ 絶縁膜、ゲート絶縁膜
１０３ Ｉ型アモルファスシリコン層
１０４ ｎ＋型アモルファスシリコン層
１０５ 金属膜
１０６ 配線
１０７ チャネル領域
１０８ ソース領域
１０９ ドレイン領域
１１０ ソース電極
１１１ ドレイン電極
１１２ 保護膜
１１３ 画素電極
１１４ 透明導電膜
２０１ 微結晶半導体膜
２０２ バッファ層
３００ ガラス基板
３０１ ゲート電極
３０２ 絶縁膜
３０３ Ｉ型アモルファスシリコン層
３０４ ｎ＋型アモルファスシリコン層
３０５ 金属膜
３０６ チャネル領域
３０７ ソース領域
３０８ ドレイン領域
３０９ ソース電極
３１０ ドレイン電極
３１１ 配線
３１２ 透明導電膜
３１３ 画素電極
３１４ 保護膜
３１５ 液晶
３１６ スペーサ
３１７ シール材
３１８ カラーフィルタ
３１９ 対向基板
５００ ガラス基板
５０１ ゲート電極
５０２ ゲート絶縁膜
５０３ Ｉ型アモルファスシリコン層
５０４ ｎ＋型アモルファスシリコン層
５０５ チャネル領域
５０６ ソース領域
５０７ ドレイン領域
５０８ ソース電極
５０９ ドレイン電極
５１０ 保護膜
５１１ 画素電極
Claims (5)
- 基板上に第一の金属膜を形成し、
第一のフォトレジストを用いて前記金属膜をエッチングしゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にＩ型半導体層を形成し、
前記Ｉ型半導体層上に一導電性を付与する不純物元素を含む半導体層を形成し、
第一の裏面露光を行って第二のフォトレジストを形成し、
前記第二のフォトレジストを用いて前記Ｉ型半導体層および前記一導電性を付与する不純物元素を含む半導体層をエッチングして島状に形成し、
前記基板上に第二の金属膜を形成し、
第一の多階調マスクを用いて第三のフォトレジストを形成し、
前記第三のフォトレジストを用いて前記第二の金属膜、前記一導電性を付与する不純物元素を含む半導体層および前記Ｉ型半導体層をエッチングし、
前記第三のフォトレジストをアッシングし、
アッシングされた前記第三のフォトレジストを用いて前記第二の金属膜をエッチングし、ソース電極およびドレイン電極を形成し、
アッシングされた前記第三のフォトレジストを用いて前記一導電性を付与する不純物元素を含む半導体層および前記Ｉ型半導体層をエッチングし、チャネル領域、ソース領域およびドレイン領域を形成し、
第二の多階調マスクを用いて第四のフォトレジストを形成し、
前記第四のフォトレジストを用いて前記第四のフォトレジストで覆われていない前記ゲート絶縁膜をエッチングしてコンタクトホールを形成し、
前記第四のフォトレジストをアッシングし、
前記基板上に導電膜を形成し、
前記第四のフォトレジストを除去することにより画素電極を形成し、
前記基板上に保護膜を形成し、
第二の裏面露光を行い前記保護膜上に第五のフォトレジストを形成し、
前記第五のフォトレジストをリフロー処理し、
リフロー処理された前記第五のフォトレジストを用いて前記保護膜をエッチングする半導体装置の作製方法。 - 請求項１において、前記第一、第二の多階調マスクはハーフトーンマスク又はグレイトーンマスクであることを特徴とする半導体装置の作製方法。
- 請求項１または２において、前記第一の裏面露光は光が前記Ｉ型半導体層と前記一導電性を付与する不純物元素を含む半導体層を通過して行われることを特徴とする半導体装置の作製方法。
- 請求項１乃至請求項３のいずれか一において、前記Ｉ型半導体層はＩ型アモルファスシリコン層であることを特徴とする半導体装置の作製方法。
- 請求項１乃至請求項４のいずれか一において、前記画素電極は透明導電膜であることを特徴とする半導体装置の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (3)
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| Publication Number | Publication Date |
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| JP2009124123A JP2009124123A (ja) | 2009-06-04 |
| JP2009124123A5 JP2009124123A5 (ja) | 2011-11-17 |
| JP5380037B2 true JP5380037B2 (ja) | 2014-01-08 |
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| Application Number | Title | Priority Date | Filing Date |
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| US (2) | US20090148970A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101448903B1 (ko) | 2007-10-23 | 2014-10-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그의 제작방법 |
| JP5357493B2 (ja) * | 2007-10-23 | 2013-12-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP5137798B2 (ja) | 2007-12-03 | 2013-02-06 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| WO2009072451A1 (en) * | 2007-12-03 | 2009-06-11 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of thin film transistor and manufacturing method of display device |
| US7910929B2 (en) * | 2007-12-18 | 2011-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8101442B2 (en) * | 2008-03-05 | 2012-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing EL display device |
| KR101237096B1 (ko) * | 2008-08-21 | 2013-02-25 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판의 제조방법 |
| JP5361651B2 (ja) | 2008-10-22 | 2013-12-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR101667909B1 (ko) * | 2008-10-24 | 2016-10-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치의 제조방법 |
| US8741702B2 (en) | 2008-10-24 | 2014-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| WO2010047288A1 (en) | 2008-10-24 | 2010-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductordevice |
| EP2180518B1 (en) * | 2008-10-24 | 2018-04-25 | Semiconductor Energy Laboratory Co, Ltd. | Method for manufacturing semiconductor device |
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-
2008
- 2008-10-20 JP JP2008269324A patent/JP5380037B2/ja not_active Expired - Fee Related
- 2008-10-21 US US12/255,312 patent/US20090148970A1/en not_active Abandoned
-
2014
- 2014-05-20 US US14/282,593 patent/US9564517B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009124123A (ja) | 2009-06-04 |
| US20140256095A1 (en) | 2014-09-11 |
| US20090148970A1 (en) | 2009-06-11 |
| US9564517B2 (en) | 2017-02-07 |
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Legal Events
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