JP5288734B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

半導体装置の高集積化に伴い、配線のさらなる微細化が要求されてきている。配線の微細化による配線抵抗の増大を抑えるため、配線材料として、従来から用いられてきたＡｌ（アルミニウム）に代えて、より導電性の高いＣｕ（銅）を適用することが検討されている。
Ｃｕ配線は、Ｃｕがドライエッチングなどによる微細なパターニングが困難であることから、いわゆるダマシン法によって形成される。このダマシン法では、まず、ＳｉＯ2（酸化シリコン）からなる絶縁膜に、所定の配線パターンに対応した微細な配線溝が形成される。次に、絶縁膜上に、めっき法により、Ｃｕを堆積させることによりＣｕ膜が形成される。Ｃｕ膜は、配線溝を埋め尽くし、絶縁膜の表面全域を覆うような厚さに形成される。その後、ＣＭＰ（Chemical Mechanical Polishing：化学的物理的研磨）法により、Ｃｕ膜が研磨される。このＣｕ膜の研磨は、Ｃｕ膜の配線溝外の部分がすべて除去され、配線溝外の絶縁膜の表面が露出するまで続けられる。これにより、配線溝内にのみＣｕ膜が残存し、配線溝内に埋設されたＣｕ配線が得られる。 As semiconductor devices are highly integrated, further miniaturization of wiring has been required. In order to suppress an increase in wiring resistance due to miniaturization of wiring, it has been studied to apply Cu (copper) having higher conductivity instead of Al (aluminum) which has been conventionally used as a wiring material.
The Cu wiring is formed by the so-called damascene method because Cu is difficult to be finely patterned by dry etching or the like. In this damascene method, first, a fine wiring groove corresponding to a predetermined wiring pattern is formed in an insulating film made of SiO 2 (silicon oxide). Next, a Cu film is formed on the insulating film by depositing Cu by plating. The Cu film is formed so as to fill the wiring trench and cover the entire surface of the insulating film. Thereafter, the Cu film is polished by a CMP (Chemical Mechanical Polishing) method. The polishing of the Cu film is continued until the portion of the Cu film outside the wiring trench is completely removed and the surface of the insulating film outside the wiring trench is exposed. Thereby, Cu film | membrane remains only in a wiring groove | channel, and Cu wiring embed | buried in the wiring groove | channel is obtained.

Ｃｕは、Ａｌに比べて、ＳｉＯ2（酸化シリコン）への拡散性が高い。このため、ＳｉＯ2からなる絶縁膜上に直にＣｕ配線（Ｃｕ膜）が形成されると、絶縁膜中にＣｕが拡散し、配線間の短絡などを生じるおそれがある。
そのため、絶縁膜とＣｕ配線との間には、Ｃｕの絶縁膜への拡散を防止するためのバリア膜が必要となる。このバリア膜を形成する手法として、たとえば、Ｃｕ膜の形成に先立ち、配線溝が形成された絶縁膜上にＣｕとＭｎ（マンガン）との合金からなる合金膜を形成し、Ｃｕ膜の形成後に熱処理を行うことにより、合金膜中のＭｎを絶縁膜との界面に拡散させて、その界面にＭｎxＳｉyＯz（ｘ，ｙ，ｚ：零よりも大きい数。以下、単に「ＭｎＳｉＯ」と記載する。）からなるバリア膜を形成する手法が提案されている（たとえば、特許文献１参照）。 Cu is more diffusible to SiO 2 (silicon oxide) than Al. For this reason, if a Cu wiring (Cu film) is formed directly on the insulating film made of SiO 2 , Cu may diffuse into the insulating film, causing a short circuit between the wirings.
Therefore, a barrier film for preventing diffusion of Cu into the insulating film is required between the insulating film and the Cu wiring. As a method of forming this barrier film, for example, prior to the formation of the Cu film, an alloy film made of an alloy of Cu and Mn (manganese) is formed on the insulating film in which the wiring groove is formed, and after the Cu film is formed, By performing the heat treatment, Mn in the alloy film is diffused to the interface with the insulating film, and Mn x Si y O z (x, y, z: a number greater than zero. Hereinafter, simply “MnSiO”. (See, for example, Patent Document 1).

図３は、ＭｎＳｉＯからなるバリア膜を採用した多層配線構造の模式的な断面図である。
Ｃｕ配線材料を用いた多層配線構造５１では、Ｓｉ（シリコン）からなる半導体基板（図示せず）上に、第１絶縁層５２が積層されている。第１絶縁層５２は、ＳｉＯ2からなる層間絶縁膜５４と、ＳｉＣ（炭化シリコン）からなるエッチストップ膜５５と、ＳｉＯ2からなる層間絶縁膜５６とを、半導体基板側からこの順に積層して形成されている。第１絶縁層５２の表層部には、所定の配線パターンに対応した微細な第１溝５７が形成されている。第１溝５７には、ＭｎＳｉＯからなるバリア膜６７を介して、Ｃｕからなる第１配線６４が埋設されている。 FIG. 3 is a schematic cross-sectional view of a multilayer wiring structure employing a barrier film made of MnSiO.
In the multilayer wiring structure 51 using a Cu wiring material, a first insulating layer 52 is laminated on a semiconductor substrate (not shown) made of Si (silicon). The first insulating layer 52, an interlayer insulating film 54 made of SiO 2, the etch stop film 55 made of SiC (silicon carbide), an interlayer insulating film 56 made of SiO 2, are stacked from the semiconductor substrate side in this order Is formed. A fine first groove 57 corresponding to a predetermined wiring pattern is formed in the surface layer portion of the first insulating layer 52. A first wiring 64 made of Cu is embedded in the first groove 57 via a barrier film 67 made of MnSiO.

第１絶縁層５２および第１配線６４の上には、第２絶縁層５３が積層されている。第２絶縁層５３は、ＳｉＣＮ（炭窒化シリコン）またはＳｉＮ（窒化シリコン）からなる拡散防止膜５８と、ＳｉＣからなるエッチストップ膜５９と、ＳｉＯ2からなる層間絶縁膜６０と、ＳｉＣからなるエッチストップ膜６１と、ＳｉＯ2からなる層間絶縁膜６２とを、第１絶縁層５２側からこの順に積層して形成されている。第２絶縁層５３の表層部には、所定の配線パターンに対応した微細な第２溝６３が形成されている。さらに、第２絶縁層５３には、第２溝６３と第１配線６４とが対向する部分において、ビアホール６９が貫通形成されている。第２溝６３およびビアホール６９の内面には、ＭｎＳｉＯからなるバリア膜６８が被着されている。そして、ビアホール６９には、Ｃｕからなるビア６５が埋設され、第２溝６３には、Ｃｕからなる第２配線６６が埋設されている。
特開２００５−２７７３９０号公報 A second insulating layer 53 is laminated on the first insulating layer 52 and the first wiring 64. The second insulating layer 53 includes a diffusion prevention film 58 made of SiCN (silicon carbonitride) or SiN (silicon nitride), an etch stop film 59 made of SiC, an interlayer insulation film 60 made of SiO 2 , and an etch made of SiC. A stop film 61 and an interlayer insulating film 62 made of SiO 2 are stacked in this order from the first insulating layer 52 side. A fine second groove 63 corresponding to a predetermined wiring pattern is formed in the surface layer portion of the second insulating layer 53. Further, a via hole 69 is formed through the second insulating layer 53 at a portion where the second groove 63 and the first wiring 64 face each other. A barrier film 68 made of MnSiO is deposited on the inner surfaces of the second groove 63 and the via hole 69. A via 65 made of Cu is embedded in the via hole 69, and a second wiring 66 made of Cu is embedded in the second groove 63.
JP 2005-277390 A

ＭｎＳｉＯからなるバリア膜６７，６８は、前記の提案に係る手法により形成される。具体的には、バリア膜６７は、第１絶縁層５２に形成された第１溝５７の内面にＣｕＭｎ合金膜が形成され、このＣｕＭｎ合金膜上に第１配線６４の材料であるＣｕが堆積された後、熱処理が行われることによって形成される。熱処理が行われると、合金膜中のＭｎが第１絶縁層５２に含まれるＳｉおよびＯ（酸素）と結合し、ＭｎＳｉＯが生成される。また同様に、バリア膜６８は、第２絶縁層に形成された第２溝６３およびビアホール６９の内面にＣｕＭｎ合金膜が形成され、このＣｕＭｎ合金膜上に第２配線６６の材料であるＣｕが堆積された後、熱処理が行われることによって形成される。   The barrier films 67 and 68 made of MnSiO are formed by the method according to the above proposal. Specifically, in the barrier film 67, a CuMn alloy film is formed on the inner surface of the first groove 57 formed in the first insulating layer 52, and Cu, which is a material of the first wiring 64, is deposited on the CuMn alloy film. Then, it is formed by performing a heat treatment. When the heat treatment is performed, Mn in the alloy film is combined with Si and O (oxygen) contained in the first insulating layer 52 to generate MnSiO. Similarly, in the barrier film 68, a CuMn alloy film is formed on the inner surfaces of the second groove 63 and the via hole 69 formed in the second insulating layer, and Cu, which is the material of the second wiring 66, is formed on the CuMn alloy film. After being deposited, it is formed by performing a heat treatment.

ところが、第２絶縁層５３の最下層に形成されている拡散防止膜５８は、ＳｉＣＮまたはＳｉＮからなり、この拡散防止膜５８には、Ｏが含まれていない。そのため、拡散防止膜５８と第１配線６４およびビア６５との間には、ＭｎＳｉＯからなるバリア膜が形成されない。したがって、バリア膜６７とバリア膜６８とは、ビアの下端部および第１配線６４の上面と拡散防止膜５８との間において不連続となっている。そのため、半導体装置に外力が加わったときに、バリア膜により被覆されていないビア６９の下端部（破線Ａで囲まれる部分）に応力が集中し、いわゆるストレスマイグレーションを生じるおそれがある。   However, the diffusion prevention film 58 formed in the lowermost layer of the second insulating layer 53 is made of SiCN or SiN, and the diffusion prevention film 58 does not contain O. Therefore, a barrier film made of MnSiO is not formed between the diffusion preventing film 58 and the first wiring 64 and the via 65. Therefore, the barrier film 67 and the barrier film 68 are discontinuous between the lower end portion of the via and the upper surface of the first wiring 64 and the diffusion prevention film 58. Therefore, when an external force is applied to the semiconductor device, stress concentrates on the lower end portion (the portion surrounded by the broken line A) of the via 69 that is not covered with the barrier film, and so-called stress migration may occur.

そこで、本発明の目的は、配線信頼性の向上を図ることができる、半導体装置およびその製造方法を提供することである。   Accordingly, an object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can improve wiring reliability.

前記の目的を達成するための請求項１記載の発明は、ＳｉおよびＯを含む材料からなる第１絶縁層に、その表面から掘り下がった形状の第１溝を形成する工程と、前記第１溝の内面に、ＣｕおよびＭｎを含む合金材料からなる第１合金膜を被着させる工程と、前記第１合金膜上に、Ｃｕを主成分とする金属材料を堆積させて、前記第１溝に埋設される第１配線を形成する工程と、前記第１絶縁層および前記第１配線上に、ＳｉおよびＯを含む材料からなる第２絶縁層を積層する工程と、前記第２絶縁層に、その表面から掘り下がった形状の第２溝およびこの第２溝と前記第１配線との間を貫通するビアホールを形成する工程と、前記第２溝および前記ビアホールの内面に、ＣｕおよびＭｎを含む合金材料からなる第２合金膜を被着させる工程と、前記第２合金膜上に、Ｃｕを主成分とする金属材料を堆積させて、前記第２溝に埋設される第２配線および前記ビアホールに埋設されるビアを形成する工程と、熱処理を行うことにより、前記第１配線と前記第１絶縁層との間、ならびに前記第１配線、前記第２配線および前記ビアと前記第２絶縁層との間にバリア膜を形成する工程と、を含み、前記第２絶縁層を積層する工程は、前記第１絶縁層の直上に、Ｏ ２ ガスを用いないＣＶＤ法によって、ＳｉＯ ２ からなる層間膜を形成する層間膜形成工程を含む、半導体装置の製造方法である。
これにより、ＳｉおよびＯを含む材料からなる第１絶縁層と、前記第１絶縁層を掘り下げた形状の第１溝と、前記第１溝に埋設され、Ｃｕを主成分とする金属材料からなる第１配線と、前記第１絶縁層および前記第１配線上に積層された、ＳｉおよびＯを含む材料からなる第２絶縁層と、前記第２絶縁層を掘り下げた形状の第２溝と、前記第２溝に埋設され、Ｃｕを主成分とする金属材料からなる第２配線と、前記第１配線と前記第２配線とが互いに対向する部分において、前記第２絶縁層を貫通して設けられ、Ｃｕを主成分とする金属材料からなり、前記第１配線と前記第２配線とを電気的に接続するビアと、前記第１配線と前記第１絶縁層との間、ならびに前記第１配線、前記第２配線および前記ビアと前記第２絶縁層との間に連続して形成され、ＭｎｘＳｉｙＯｚ（ｘ，ｙ，ｚ：零よりも大きい数）からなるバリア膜とを含み、前記第２絶縁層は、前記第１絶縁層に隣接する最下層に、ＳｉＯ２からなる層間膜を有する、半導体装置を製造できる。 According to a first aspect of the present invention for achieving the above object, a step of forming a first groove having a shape dug down from a surface of a first insulating layer made of a material containing Si and O; A step of depositing a first alloy film made of an alloy material containing Cu and Mn on the inner surface of the groove; and a metal material mainly composed of Cu is deposited on the first alloy film to form the first groove Forming a first wiring buried in the substrate, laminating a second insulating layer made of a material containing Si and O on the first insulating layer and the first wiring, and forming a second insulating layer on the second insulating layer. A step of forming a second groove having a shape dug down from the surface and a via hole penetrating between the second groove and the first wiring; and Cu and Mn on the inner surface of the second groove and the via hole. Depositing a second alloy film made of an alloy material containing A step of depositing a metal material mainly composed of Cu on the second alloy film to form a second wiring embedded in the second groove and a via embedded in the via hole; and a heat treatment. Forming a barrier film between the first wiring and the first insulating layer, and between the first wiring, the second wiring, and the via and the second insulating layer. And the step of laminating the second insulating layer includes an interlayer film forming step of forming an interlayer film made of SiO 2 directly on the first insulating layer by a CVD method not using O 2 gas. It is a manufacturing method.
As a result, the first insulating layer made of a material containing Si and O, the first groove having a shape in which the first insulating layer is dug down, and the metal material mainly composed of Cu embedded in the first groove. A first wiring, a second insulating layer made of a material containing Si and O, laminated on the first insulating layer and the first wiring, and a second groove having a shape in which the second insulating layer is dug down, Provided through the second insulating layer in a portion where the second wiring embedded in the second groove and made of a metal material mainly composed of Cu, and the first wiring and the second wiring face each other. And made of a metal material containing Cu as a main component, electrically connecting the first wiring and the second wiring, between the first wiring and the first insulating layer, and the first Between the wiring, the second wiring and the via and the second insulating layer; And a barrier film made of Mn x Si y O z (x, y, z: a number greater than zero), and the second insulating layer is formed on the lowermost layer adjacent to the first insulating layer, with SiO 2 A semiconductor device having an interlayer film composed of 2 can be manufactured .

この構成によれば、第１絶縁層に第１溝が形成され、この第１溝には、Ｃｕを主成分とする金属材料からなる第１配線が埋設されている。また、第１絶縁層上には、第２絶縁層が積層され、この第２絶縁層に形成された第２溝には、Ｃｕを主成分とする第２配線が埋設されている。第１配線と第２配線とは、それらが対向する部分において第２絶縁層を貫通して設けられたビアにより、電気的に接続されている。そして、第１配線と第１絶縁層との間、ならびに第１配線、第２配線およびビアと第２絶縁層との間には、ＭｎＳｉＯからなるバリア膜が連続して形成されている。これにより、第１配線、第２配線およびビアに含まれるＣｕが第１絶縁層および第２絶縁層中に拡散することを防止することができる。よって、Ｃｕの拡散による配線間リークの発生を防止することができる。また、ビアの底部（下端部）もバリア膜に覆われて保護されるので、半導体装置に外力が加わったときに、その部分でのストレスマイグレーションの発生を防止することができる。その結果、配線信頼性の向上を図ることができる。   According to this configuration, the first groove is formed in the first insulating layer, and the first wiring made of the metal material containing Cu as a main component is embedded in the first groove. A second insulating layer is stacked on the first insulating layer, and a second wiring mainly composed of Cu is embedded in the second groove formed in the second insulating layer. The first wiring and the second wiring are electrically connected by a via provided through the second insulating layer at a portion where they are opposed to each other. A barrier film made of MnSiO is continuously formed between the first wiring and the first insulating layer, and between the first wiring, the second wiring, the via, and the second insulating layer. Thereby, Cu contained in the first wiring, the second wiring, and the via can be prevented from diffusing into the first insulating layer and the second insulating layer. Therefore, it is possible to prevent the occurrence of leakage between wirings due to the diffusion of Cu. In addition, since the bottom portion (lower end portion) of the via is also covered and protected by the barrier film, when an external force is applied to the semiconductor device, occurrence of stress migration at that portion can be prevented. As a result, the wiring reliability can be improved.

なお、ＳｉＯ２は、ＭｎＳｉＯの生成に用いられるＯを多く含むので、前記第２絶縁層は、前記第１絶縁層に隣接する最下層に、ＳｉＯ２からなる層間膜を有している。これにより、ビアの底部および第１配線と第２絶縁層との間にＭｎＳｉＯからなるバリア膜を良好に形成することができる。 Since SiO 2 contains a large amount of O used to generate MnSiO, the second insulating layer has an interlayer film made of SiO 2 in the lowermost layer adjacent to the first insulating layer. Thereby, a barrier film made of MnSiO can be satisfactorily formed between the bottom of the via and between the first wiring and the second insulating layer .

Ｏ２ガスを用いるＣＶＤ法によってＳｉＯ２からなる層間膜を形成すると、第１配線に含まれるＣｕが酸化し、第１配線の表面にＣｕＯ（酸化銅）膜が形成されてしまう。第１配線の表面にＣｕＯ膜が形成されると、第１配線とビアとの接触抵抗が増大する。
これに対し、Ｏ２ガスを用いないＣＶＤ法、具体的には、請求項２に記載のように、ＳｉＨ４（シラン）およびＮ２Ｏ（亜酸化窒素）を原料ガスとして用いたＣＶＤ法では、第１配線の表面にＣｕＯ膜を生じさせることなく、ＳｉＯ２からなる層間膜を形成することができる。 When an interlayer film made of SiO 2 is formed by a CVD method using O 2 gas, Cu contained in the first wiring is oxidized, and a CuO (copper oxide) film is formed on the surface of the first wiring. When the CuO film is formed on the surface of the first wiring, the contact resistance between the first wiring and the via increases.
On the other hand, in the CVD method using no O 2 gas, specifically, as described in claim 2 , the CVD method using SiH 4 (silane) and N 2 O (nitrous oxide) as a source gas. An interlayer film made of SiO 2 can be formed without generating a CuO film on the surface of the first wiring.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
半導体装置１は、半導体基板（図示せず）上に、Ｃｕ配線材料を用いた多層配線構造を有している。
半導体基板は、たとえば、Ｓｉ（シリコン）基板からなる。半導体基板の表層部には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの機能素子が作り込まれている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a cross-sectional view schematically showing the structure of a semiconductor device according to an embodiment of the present invention.
The semiconductor device 1 has a multilayer wiring structure using a Cu wiring material on a semiconductor substrate (not shown).
The semiconductor substrate is made of, for example, a Si (silicon) substrate. A functional element such as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is formed in the surface layer portion of the semiconductor substrate.

半導体基板上には、第１絶縁層２が積層されている。第１絶縁層２は、層間絶縁膜４、エッチストップ膜５および層間絶縁膜６を、半導体基板側からこの順に積層して形成されている。層間絶縁膜４，６の材料としては、たとえば、ＳｉＯ2（酸化シリコン）が用いられる。また、エッチストップ膜５の材料としては、たとえば、ＳｉＣ（炭化シリコン）が用いられる。第１絶縁層２の表層部には、所定の配線パターンに対応した第１溝７が形成されている。第１溝７には、Ｃｕ（銅）からなる第１配線１４が埋設されている。 A first insulating layer 2 is stacked on the semiconductor substrate. The first insulating layer 2 is formed by laminating an interlayer insulating film 4, an etch stop film 5, and an interlayer insulating film 6 in this order from the semiconductor substrate side. As a material of the interlayer insulating films 4 and 6, for example, SiO 2 (silicon oxide) is used. Further, as the material of the etch stop film 5, for example, SiC (silicon carbide) is used. A first groove 7 corresponding to a predetermined wiring pattern is formed in the surface layer portion of the first insulating layer 2. A first wiring 14 made of Cu (copper) is embedded in the first groove 7.

第１絶縁層２および第１配線１４の上には、第２絶縁層３が積層されている。第２絶縁層３は、層間膜８、エッチストップ膜９、層間絶縁膜１０、エッチストップ膜１１および層間絶縁膜１２を、第１絶縁層２側からこの順に積層して形成されている。
層間膜８の材料としては、たとえば、ＳｉＯ2が用いられる。エッチストップ膜９，１１の材料としては、エッチストップ膜５と同じ材料を用いることができる。また、層間絶縁膜１０，１２の材料としては、層間絶縁膜４，６と同じ材料を用いることができる。 A second insulating layer 3 is stacked on the first insulating layer 2 and the first wiring 14. The second insulating layer 3 is formed by laminating an interlayer film 8, an etch stop film 9, an interlayer insulating film 10, an etch stop film 11, and an interlayer insulating film 12 in this order from the first insulating layer 2 side.
For example, SiO 2 is used as the material of the interlayer film 8. As the material of the etch stop films 9 and 11, the same material as that of the etch stop film 5 can be used. Further, as the material of the interlayer insulating films 10 and 12, the same material as that of the interlayer insulating films 4 and 6 can be used.

第２絶縁層３の表層部には、所定の配線パターンに対応した第２溝１３が形成されている。さらに、第２絶縁層３には、第２溝１３と第１配線１４とが対向する部分において、ビアホール２２が貫通形成されている。ビアホール２２には、Ｃｕからなるビア１５が埋設され、第２溝１３には、Ｃｕからなる第２配線１６が埋設されている。また、第１絶縁層２と第１配線１４との間、ならびに、第２絶縁層３と第１配線１４、ビア１５および第２配線１６との間には、ＭｎＳｉＯからなるバリア膜１７が形成されている。   A second groove 13 corresponding to a predetermined wiring pattern is formed in the surface layer portion of the second insulating layer 3. Furthermore, a via hole 22 is formed through the second insulating layer 3 at a portion where the second groove 13 and the first wiring 14 face each other. A via 15 made of Cu is embedded in the via hole 22, and a second wiring 16 made of Cu is embedded in the second groove 13. A barrier film 17 made of MnSiO is formed between the first insulating layer 2 and the first wiring 14 and between the second insulating layer 3 and the first wiring 14, the via 15 and the second wiring 16. Has been.

図２Ａ〜２Ｌは、半導体装置１の製造方法を工程順に示す模式的な断面図である。
まず、最表面に第１絶縁層２を有する半導体基板が用意される。そして、図２Ａに示すように、フォトリソグラフィ工程およびエッチング工程により、第１絶縁層２の表層部に、第１溝７が形成される。
次に、図２Ｂに示すように、スパッタ法により、第１溝７の内面を含む第１絶縁層２の表面全域に、ＣｕとＭｎとの合金からなる合金膜１８が被着される。 2A to 2L are schematic cross-sectional views illustrating the method for manufacturing the semiconductor device 1 in the order of steps.
First, a semiconductor substrate having the first insulating layer 2 on the outermost surface is prepared. Then, as shown in FIG. 2A, the first groove 7 is formed in the surface layer portion of the first insulating layer 2 by the photolithography process and the etching process.
Next, as shown in FIG. 2B, an alloy film 18 made of an alloy of Cu and Mn is deposited on the entire surface of the first insulating layer 2 including the inner surface of the first groove 7 by sputtering.

つづいて、図２Ｃに示すように、めっき法により、合金膜１８上に、Ｃｕを主成分とする金属材料層１９が形成される。この金属材料層１９は、第１溝７を埋め尽くす厚さに形成される。
その後、熱処理が行われることによって、図２Ｄに示すように、合金膜１８中のＭｎ（マンガン）が、第１絶縁層２に含まれるＳｉおよびＯ（酸素）と結合し、ＭｎＳｉＯ膜２０が形成される。また、このとき、合金膜１８中のＭｎの一部は、金属材料層１９中を移動し、金属材料層１９の表面に析出する。なお、ＭｎＳｉＯ膜２０の形成に伴って、合金膜１８は、金属材料層１９と実質的に一体となる。 Subsequently, as shown in FIG. 2C, a metal material layer 19 mainly composed of Cu is formed on the alloy film 18 by plating. The metal material layer 19 is formed to a thickness that fills the first groove 7.
Thereafter, heat treatment is performed, so that Mn (manganese) in the alloy film 18 is combined with Si and O (oxygen) contained in the first insulating layer 2 to form the MnSiO film 20 as shown in FIG. 2D. Is done. At this time, a part of Mn in the alloy film 18 moves in the metal material layer 19 and precipitates on the surface of the metal material layer 19. Note that the alloy film 18 is substantially integrated with the metal material layer 19 with the formation of the MnSiO film 20.

次いで、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、金属材料層１９およびＭｎＳｉＯ膜２０が研磨される。この研磨処理は、図２Ｅに示すように、金属材料層１９およびＭｎＳｉＯ膜２０の第１溝７外に形成されている不要部分がすべて除去されて、第１溝７外の第１絶縁層２の表面が露出し、その第１絶縁層２の表面と第１溝７内の金属材料層１９の表面とが面一になるまで続けられる。これにより、第１溝７内に埋設された第１配線１４が得られる。   Next, the metal material layer 19 and the MnSiO film 20 are polished by a CMP (Chemical Mechanical Polishing) method. As shown in FIG. 2E, this polishing process removes all unnecessary portions formed outside the first groove 7 of the metal material layer 19 and the MnSiO film 20, and the first insulating layer 2 outside the first groove 7 is removed. The surface is exposed until the surface of the first insulating layer 2 and the surface of the metal material layer 19 in the first groove 7 are flush with each other. Thereby, the first wiring 14 embedded in the first groove 7 is obtained.

次に、図２Ｆに示すように、第１絶縁層２および第１配線１４の上に、ＣＶＤ法により、層間膜８、エッチストップ膜９、層間絶縁膜１０、エッチストップ膜１１および層間絶縁膜１２がこの順に積層される。これにより、第１絶縁層２および第１配線１４の上に、第２絶縁層３が形成される。
ここで、ＣＶＤ法によるＳｉＯ2膜の形成には、ＴＥＯＳ−Ｏ2ガスが原料として一般的に用いられるが、ＴＥＯＳ−Ｏ2ガスを用いたＣＶＤ法では、第１配線１４の表面にＣｕＯ（酸化銅）膜を生じる。第１配線１４の表面に酸化膜が存在すると、第１配線１４とビア１５との接触抵抗が大きくなってしまう。そのため、層間膜８は、ＳｉＨ4およびＮ2Ｏを原料ガスとして用いたＣＶＤ法により形成される。これにより、第１配線１４の表面を酸化させることなく、第１絶縁層２および第１配線１４上に、ＳｉＯ2からなる層間膜８が形成される。 Next, as shown in FIG. 2F, an interlayer film 8, an etch stop film 9, an interlayer insulating film 10, an etch stop film 11, and an interlayer insulating film are formed on the first insulating layer 2 and the first wiring 14 by CVD. 12 are stacked in this order. Thereby, the second insulating layer 3 is formed on the first insulating layer 2 and the first wiring 14.
Here, in the formation of the SiO 2 film by the CVD method, TEOS-O 2 gas is generally used as a raw material. However, in the CVD method using the TEOS-O 2 gas, CuO (on the surface of the first wiring 14 is formed. Copper oxide) film. If an oxide film is present on the surface of the first wiring 14, the contact resistance between the first wiring 14 and the via 15 increases. Therefore, the interlayer film 8 is formed by a CVD method using SiH 4 and N 2 O as source gases. Thereby, the interlayer film 8 made of SiO 2 is formed on the first insulating layer 2 and the first wiring 14 without oxidizing the surface of the first wiring 14.

その後、第２絶縁層３上に、ビアホール２２を形成すべき部分のみを露出させる開口を有するレジストパターン（図示せず）が形成される。このレジストパターンをマスクとして、層間絶縁膜１２、エッチストップ膜１１および層間絶縁膜１０がドライエッチングされることにより、図２Ｇに示すように、ビアホール２２が形成される。このとき、層間絶縁膜１２、エッチストップ膜１１および層間絶縁膜１０は、適当なタイミングで反応ガス（エッチャント）を切り換えることによって連続的にエッチングされる。層間絶縁膜１０のエッチングは、エッチストップ膜９が露出した時点で停止する。   Thereafter, a resist pattern (not shown) having an opening exposing only a portion where the via hole 22 is to be formed is formed on the second insulating layer 3. By using this resist pattern as a mask, the interlayer insulating film 12, the etch stop film 11, and the interlayer insulating film 10 are dry-etched, thereby forming a via hole 22 as shown in FIG. 2G. At this time, the interlayer insulating film 12, the etch stop film 11, and the interlayer insulating film 10 are continuously etched by switching the reaction gas (etchant) at an appropriate timing. The etching of the interlayer insulating film 10 is stopped when the etch stop film 9 is exposed.

ビアホール２２は、図２Ｈに示すように、半導体装置１表面の凹凸を少なくするために埋め込み材２３によって埋め尽くされる。これは、半導体装置１表面の凹凸が多ければ、次に述べるレジストパターン２４を形成するためのフォトリソグラフィ工程における焦点深さが定まらず、高解像度の露光が出来ないためである。
そして、図２Ｉに示すように、第２溝を形成すべき部分のみを露出させる開口を有するレジストパターン２４が形成され、そのレジストパターン２０をマスクとして、エッチストップ膜１１が露出するまで第２絶縁層がエッチングされることにより、第２溝１３が形成される。第２溝１３の形成後、埋め込み材２３およびレジストパターン２４は除去される。 As shown in FIG. 2H, the via hole 22 is filled with a filling material 23 in order to reduce unevenness on the surface of the semiconductor device 1. This is because if there are many irregularities on the surface of the semiconductor device 1, the depth of focus in the photolithography process for forming the resist pattern 24 described below cannot be determined, and high-resolution exposure cannot be performed.
Then, as shown in FIG. 2I, a resist pattern 24 having an opening exposing only a portion where the second groove is to be formed is formed. Using the resist pattern 20 as a mask, the second insulation is performed until the etch stop film 11 is exposed. The second groove 13 is formed by etching the layer. After the formation of the second groove 13, the filling material 23 and the resist pattern 24 are removed.

次いで、図２Ｊに示すように、層間膜８およびエッチストップ膜９におけるビアホール２２に対向する部分がエッチングされることにより、第１配線１４と第２溝１３とがビアホール２２を介して連通する。
そして、図２Ｋに示すように、第２溝１３の内面およびビアホールの２２内面を含む第２絶縁層３の表面全域、および第１配線１４におけるビアホール２２に臨む部分に、ＣｕとＭｎとの合金からなる合金膜２５が被着される。つづいて、めっき法により、合金膜２５上に、Ｃｕを主成分とする金属材料層２６が形成される。この金属材料層２６は、第２溝１３を埋め尽くす厚さに形成される。その後、熱処理が行われることによって、図２Ｌに示すように、合金膜２５中のＭｎが、第２絶縁層３に含まれるＳｉおよびＯと結合し、ＭｎＳｉＯ膜２７を生成する。また、第１配線１４中に残留していたＭｎが、層間膜８に含まれるＳｉおよびＯと結合し、ＭｎＳｉＯ膜２８を形成する。これにより、第１絶縁層２と第１配線１４との間、ならびに、第２絶縁層３と第１配線１４、ビア１５および第２配線１６との間に、ＭｎＳｉＯ膜２０，２７，２８からなるバリア膜１７が形成される。なお、バリア膜１７の形成に伴って、合金膜２５は、金属材料層２６と実質的に一体となる。 Next, as shown in FIG. 2J, the portions of the interlayer film 8 and the etch stop film 9 that face the via hole 22 are etched, so that the first wiring 14 and the second groove 13 communicate with each other through the via hole 22.
Then, as shown in FIG. 2K, an alloy of Cu and Mn is formed on the entire surface of the second insulating layer 3 including the inner surface of the second groove 13 and the inner surface of the via hole 22 and the portion of the first wiring 14 facing the via hole 22. An alloy film 25 made of is deposited. Subsequently, a metal material layer 26 containing Cu as a main component is formed on the alloy film 25 by plating. The metal material layer 26 is formed to a thickness that fills the second groove 13. Thereafter, by performing heat treatment, as shown in FIG. 2L, Mn in the alloy film 25 combines with Si and O contained in the second insulating layer 3 to generate a MnSiO film 27. Further, Mn remaining in the first wiring 14 is combined with Si and O contained in the interlayer film 8 to form a MnSiO film 28. Thereby, from the MnSiO films 20, 27, 28 between the first insulating layer 2 and the first wiring 14 and between the second insulating layer 3 and the first wiring 14, the via 15 and the second wiring 16. A barrier film 17 is formed. As the barrier film 17 is formed, the alloy film 25 becomes substantially integrated with the metal material layer 26.

次いで、ＣＭＰ法により、金属材料層２６およびバリア膜１７が研磨される。この研磨処理は、金属材料層２６およびバリア膜１７の第２溝１３外に形成されている不要部分がすべて除去されて、第２溝１３外の第２絶縁層３の表面が露出し、その第２絶縁層３の表面と第２溝１３内の金属材料層２６の表面とが面一になるまで続けられる。これにより、第２溝に埋設された第２配線１６およびビアホール２２に埋設されたビア１５が形成され、図１に示す半導体装置１が得られる。   Next, the metal material layer 26 and the barrier film 17 are polished by CMP. This polishing process removes all unnecessary portions formed outside the second groove 13 of the metal material layer 26 and the barrier film 17, and the surface of the second insulating layer 3 outside the second groove 13 is exposed. The process is continued until the surface of the second insulating layer 3 and the surface of the metal material layer 26 in the second groove 13 are flush with each other. Thereby, the second wiring 16 embedded in the second trench and the via 15 embedded in the via hole 22 are formed, and the semiconductor device 1 shown in FIG. 1 is obtained.

この構成によれば、第１絶縁層２に第１溝７が形成され、この第１溝７には、Ｃｕを主成分とする金属材料からなる第１配線１４が埋設されている。また、第１絶縁層２上には、第２絶縁層３が積層され、この第２絶縁層３に形成された第２溝１３には、Ｃｕを主成分とする第２配線１６が埋設されている。第１配線１４と第２配線１６とは、それらが対向する部分において第２絶縁層３を貫通して設けられたビア１５により、電気的に接続されている。そして、第１配線１４と第１絶縁層２との間、ならびに第１配線１４、第２配線１６およびビア１５と第２絶縁層３との間には、ＭｎＳｉＯからなるバリア膜１７が連続して形成されている。これにより、第１配線１４、第２配線１６およびビア１５に含まれるＣｕが第１絶縁層２および第２絶縁層３中に拡散することを防止することができる。よって、Ｃｕの拡散による配線間リークの発生を防止することができる。また、ビア１５の底部（下端部）もバリア膜１７に覆われて保護されるので、半導体装置１に外力が加わったときに、その部分でのストレスマイグレーションの発生を防止することができる。その結果、配線信頼性の向上を図ることができる。   According to this configuration, the first groove 7 is formed in the first insulating layer 2, and the first wiring 14 made of a metal material containing Cu as a main component is embedded in the first groove 7. A second insulating layer 3 is laminated on the first insulating layer 2, and a second wiring 16 mainly composed of Cu is embedded in the second groove 13 formed in the second insulating layer 3. ing. The first wiring 14 and the second wiring 16 are electrically connected by a via 15 provided through the second insulating layer 3 at a portion where they face each other. A barrier film 17 made of MnSiO is continuous between the first wiring 14 and the first insulating layer 2 and between the first wiring 14, the second wiring 16 and the via 15 and the second insulating layer 3. Is formed. Thereby, Cu contained in the first wiring 14, the second wiring 16 and the via 15 can be prevented from diffusing into the first insulating layer 2 and the second insulating layer 3. Therefore, it is possible to prevent the occurrence of leakage between wirings due to the diffusion of Cu. In addition, since the bottom portion (lower end portion) of the via 15 is also covered and protected by the barrier film 17, when an external force is applied to the semiconductor device 1, the occurrence of stress migration at that portion can be prevented. As a result, the wiring reliability can be improved.

以上、本発明の一実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、上記の実施形態では、第１絶縁層２と第１配線１４との間にＭｎＳｉＯ膜２０を形成する熱処理と、第２絶縁層３と第１配線１４、ビア１５および第２配線１６との間にＭｎＳｉＯ膜２７，２８を形成する熱処理とを２回の工程に分けて行っているが、それらのＭｎＳｉＯ膜２０，２７，２８は、１回の熱処理工程によって形成されてもよい。 While one embodiment of the present invention has been described above, the present invention can be implemented in other forms.
For example, in the above embodiment, the heat treatment for forming the MnSiO film 20 between the first insulating layer 2 and the first wiring 14, the second insulating layer 3, the first wiring 14, the via 15, and the second wiring 16 The heat treatment for forming the MnSiO films 27 and 28 is performed in two steps, but the MnSiO films 20, 27 and 28 may be formed by one heat treatment step.

すなわち、金属材料層１９を堆積させた後、熱処理を行わずに第２絶縁層を積層し、その後、工程を進めて、金属材料層２６を堆積させた後に熱処理を行うことにより、第１絶縁層２と第１配線１４との間、ならびに、第２絶縁層３と第１配線１４、ビア１５および第２配線１６との間にＭｎＳｉＯからなるバリア膜１７（ＭｎＳｉＯ膜２０，２７，２８）が形成されてもよい。   That is, after the metal material layer 19 is deposited, the second insulating layer is stacked without performing the heat treatment, and then the process proceeds to perform the heat treatment after the metal material layer 26 is deposited. Barrier film 17 (MnSiO films 20, 27, 28) made of MnSiO between layer 2 and first wiring 14 and between second insulating layer 3 and first wiring 14, via 15 and second wiring 16 May be formed.

また、上記の実施形態では、層間膜８の材料としてＳｉＯ2を例示したが、層間膜８の材料としては、ＳｉおよびＯを含む絶縁材料であればよく、たとえば、ＳｉＯＣ（炭素を添加した酸化シリコン）が用いられてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In the above embodiment, SiO 2 is exemplified as the material of the interlayer film 8. However, the material of the interlayer film 8 may be an insulating material containing Si and O. For example, SiOC (oxidized carbon added) Silicon) may be used.
In addition, various design changes can be made within the scope of matters described in the claims.

本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the semiconductor device which concerns on one Embodiment of this invention. 半導体装置の製造工程を示す模式的な断面図である。It is typical sectional drawing which shows the manufacturing process of a semiconductor device. 図２Ａの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2A. 図２Ｂの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2B. 図２Ｃの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2C. 図２Ｄの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2D. 図２Ｅの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2E. 図２Ｆの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2F. 図２Ｇの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2G. 図２Ｈの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2H. 図２Ｉの次の工程を示す模式的な断面図である。FIG. 2D is a schematic cross-sectional view showing a step subsequent to FIG. 2I. 図２Ｊの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2J. 図２Ｋの次の工程を示す模式的な断面図である。FIG. 2D is a schematic cross-sectional view showing a step subsequent to FIG. 2K. 従来の半導体装置の構造を示す模式的な断面図である。It is typical sectional drawing which shows the structure of the conventional semiconductor device.

符号の説明Explanation of symbols

２ 第１絶縁層
３ 第２絶縁層
７ 第１溝
８ 層間膜
１３ 第２溝
１４ 第１配線
１５ ビア
１６ 第２配線
１７ バリア膜
２２ ビアホール 2 1st insulating layer 3 2nd insulating layer 7 1st groove 8 interlayer film 13 2nd groove 14 1st wiring 15 via 16 2nd wiring 17 barrier film 22 via hole

Claims (2)

ＳｉおよびＯを含む材料からなる第１絶縁層に、その表面から掘り下がった形状の第１溝を形成する工程と、
前記第１溝の内面に、ＣｕおよびＭｎを含む合金材料からなる第１合金膜を被着させる工程と、
前記第１合金膜上に、Ｃｕを主成分とする金属材料を堆積させて、前記第１溝に埋設される第１配線を形成する工程と、
前記第１絶縁層および前記第１配線上に、ＳｉおよびＯを含む材料からなる第２絶縁層を積層する工程と、
前記第２絶縁層に、その表面から掘り下がった形状の第２溝およびこの第２溝と前記第１配線との間を貫通するビアホールを形成する工程と、
前記第２溝および前記ビアホールの内面に、ＣｕおよびＭｎを含む合金材料からなる第２合金膜を被着させる工程と、
前記第２合金膜上に、Ｃｕを主成分とする金属材料を堆積させて、前記第２溝に埋設される第２配線および前記ビアホールに埋設されるビアを形成する工程と、
熱処理を行うことにより、前記第１配線と前記第１絶縁層との間、ならびに前記第１配線、前記第２配線および前記ビアと前記第２絶縁層との間にバリア膜を形成する工程と、を含み、
前記第２絶縁層を積層する工程は、前記第１絶縁層の直上に、Ｏ２ガスを用いないＣＶＤ法によって、ＳｉＯ２からなる層間膜を形成する層間膜形成工程を含む、半導体装置の製造方法。 Forming a first groove having a shape dug down from the surface of the first insulating layer made of a material containing Si and O;
Depositing a first alloy film made of an alloy material containing Cu and Mn on the inner surface of the first groove;
Depositing a metal material containing Cu as a main component on the first alloy film to form a first wiring embedded in the first groove;
Laminating a second insulating layer made of a material containing Si and O on the first insulating layer and the first wiring;
Forming a second groove having a shape dug down from the surface of the second insulating layer and a via hole penetrating between the second groove and the first wiring;
Depositing a second alloy film made of an alloy material containing Cu and Mn on the inner surfaces of the second groove and the via hole;
Depositing a metal material mainly composed of Cu on the second alloy film to form a second wiring embedded in the second groove and a via embedded in the via hole;
Forming a barrier film between the first wiring and the first insulating layer and between the first wiring, the second wiring, the via, and the second insulating layer by performing heat treatment; Including,
The step of laminating the second insulating layer includes an interlayer film forming step of forming an interlayer film made of SiO 2 on the first insulating layer by a CVD method that does not use O 2 gas. Method. 前記ＣＶＤ法は、ＳｉＨ４およびＮ２Ｏを原料ガスとして用いたＣＶＤ法であることを特徴とする、請求項１に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 1 , wherein the CVD method is a CVD method using SiH 4 and N 2 O as source gases.
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