JP5196222B2 - Gate breakdown voltage testing apparatus and method - Google Patents

Gate breakdown voltage testing apparatus and method Download PDF

Info

Publication number
JP5196222B2
JP5196222B2 JP2007140214A JP2007140214A JP5196222B2 JP 5196222 B2 JP5196222 B2 JP 5196222B2 JP 2007140214 A JP2007140214 A JP 2007140214A JP 2007140214 A JP2007140214 A JP 2007140214A JP 5196222 B2 JP5196222 B2 JP 5196222B2
Authority
JP
Japan
Prior art keywords
gate
voltage
test
withstand voltage
type semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007140214A
Other languages
Japanese (ja)
Other versions
JP2008294334A (en
Inventor
伸一 手塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2007140214A priority Critical patent/JP5196222B2/en
Publication of JP2008294334A publication Critical patent/JP2008294334A/en
Application granted granted Critical
Publication of JP5196222B2 publication Critical patent/JP5196222B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、ＭＯＳ型半導体素子のゲートの耐圧を試験する装置及び方法に関する。 The present invention relates to an apparatus and method for testing the withstand voltage of the gate of M OS type semiconductor device.

一般的に、出力段に使用されるパワーＭＯＳＦＥＴ等のＭＯＳ型半導体素子は、オフ耐圧も高く、また、オン抵抗も低いため、素子面積の割合もチップの約５０％程度を占めることが多い。そのため、ウェハの結晶欠陥などが原因のゲート耐圧不良を引き起こす確率が高くなる。そこで、連続運転時の寿命低下を防止するためにも、ゲート耐圧不良をスクリーニングするためのゲート耐圧試験が必要となる。   In general, MOS type semiconductor elements such as power MOSFETs used in the output stage have a high off breakdown voltage and a low on resistance, so that the ratio of the element area often occupies about 50% of the chip. Therefore, the probability of causing a gate breakdown voltage failure due to a crystal defect of the wafer is increased. Therefore, a gate withstand voltage test for screening for a gate withstand voltage defect is necessary to prevent a decrease in the lifetime during continuous operation.

ゲート耐圧試験の一例については、特許文献１に開示されている。特許文献１では、パワーＩＣの出力段に使用されるパワーＭＯＳＦＥＴのゲートに試験用の高電圧を印加して、該ゲートの不良に関するスクリーニング試験を行っている。   An example of the gate withstand voltage test is disclosed in Patent Document 1. In Patent Document 1, a high voltage for testing is applied to the gate of a power MOSFET used in the output stage of a power IC, and a screening test for a failure of the gate is performed.

このスクリーニング試験では、パワーＭＯＳＦＥＴのゲート電極から外部にゲート端子を引き出し、そのゲート端子からゲートに試験用の高電圧を印加する際に、該ゲートと、通常動作時にこのゲートに駆動信号を出力する駆動制御回路部とを切り離すようにしている。これは、上記駆動制御回路が、上記高電圧による悪影響を受けないようにするためである。   In this screening test, when a gate terminal is pulled out from the gate electrode of the power MOSFET and a test high voltage is applied from the gate terminal to the gate, a driving signal is output to the gate and the gate during normal operation. The drive control circuit unit is separated. This is to prevent the drive control circuit from being adversely affected by the high voltage.

上記切り離しのための手段には、パワーＭＯＳＦＥＴのゲートと駆動制御回路部との間に介在させたヒューズ又はダイオードが用いられている。ヒューズを用いた場合には、試験用高電圧印加時に該ヒューズが溶断することによって前記切り離しが実現され、ダイオードを用いた場合には、試験用高電圧印加時に該ダイオードの特性によって前記切り離しが実現される。   As the means for disconnection, a fuse or a diode interposed between the gate of the power MOSFET and the drive control circuit unit is used. When a fuse is used, the disconnection is realized by melting the fuse when a high voltage for testing is applied. When a diode is used, the disconnection is realized by the characteristics of the diode when a high voltage for testing is applied. Is done.

試験後には、パワーＭＯＳＦＥＴのゲートと駆動制御回路部とが再接続される。すなわち、ヒューズ使用時には、その溶断部分を導線又は導体層で接続することにより、また、ダイオード使用時には、該ダイオードを電気的に破壊して短絡させることにより、パワーＭＯＳＦＥＴのゲートと駆動制御回路部とを再接続している。
特開平７−２８３３７０号公報 After the test, the gate of the power MOSFET and the drive control circuit unit are reconnected. That is, when the fuse is used, the blown portion is connected with a conductive wire or a conductor layer, and when the diode is used, the diode is electrically destroyed and short-circuited, whereby the gate of the power MOSFET and the drive control circuit unit are Is reconnecting.
JP-A-7-283370

しかしながら、この従来技術においては、通常時の回路動作には不要な上記ヒューズ又はダイオードを予め設ける必要があり、しかも、試験後にパワーＭＯＳＦＥＴのゲートと駆動制御回路部を再接続するための処理も必要となるため、手間とコストを要する。加えて、ダイオードを使用した場合には、該ダイオードに印加される短絡用の高電圧のために、周辺の回路要素がダメージを受ける可能性がある。   However, in this prior art, it is necessary to previously provide the fuse or the diode which is not necessary for normal circuit operation, and further, a process for reconnecting the gate of the power MOSFET and the drive control circuit section is necessary after the test. Therefore, labor and cost are required. In addition, when a diode is used, peripheral circuit elements may be damaged due to a short-circuit high voltage applied to the diode.

ところで、スクリーニング試験においては、上記試験用高電圧を印加したときの、パワーＭＯＳＦＥＴのゲートの電気的特性をチェックする必要がある。しかし、上記従来技術では、前記ヒューズを切り離し手段に用いた場合に次のような問題がある。すなわち、試験用高電圧の印加開始からヒューズが溶断するまでの間、パワーＭＯＳＦＥＴのゲートと駆動制御回路部が接続状態を継続しているので、上記電気的特性をチェックする際に、駆動制御回路部側からの電気的影響を排除できない。   By the way, in the screening test, it is necessary to check the electrical characteristics of the gate of the power MOSFET when the high voltage for testing is applied. However, the prior art has the following problems when the fuse is used as a disconnecting means. That is, since the gate of the power MOSFET and the drive control circuit unit continue to be connected from the start of applying the high voltage for testing until the fuse is blown, the drive control circuit is used when checking the electrical characteristics. The electric influence from the side cannot be excluded.

一方、前記ダイオードを切り離し手段に用いた場合には、駆動制御回路部の出力が「Ｈ」レベルであると、試験用に印加した電圧が、この「Ｈ」レベルの電圧を超えるまでの間、上記「Ｈ」レベルの出力がダイオードを介して前記ゲートに加えられることになる。
上記の理由から、特許文献１に開示された技術によっては、パワーＭＯＳＦＥＴのゲートの電気的特性を精度良くチェックすることができない。 On the other hand, when the diode is used as the disconnecting means, if the output of the drive control circuit unit is at the “H” level, the voltage applied for the test exceeds the voltage at the “H” level. The “H” level output is applied to the gate via a diode.
For the above reasons, the electrical characteristics of the gate of the power MOSFET cannot be accurately checked by the technique disclosed in Patent Document 1.

そこで、本発明の目的は、上記従来技術の問題点を克服し、ＭＯＳ型半導体素子のスクリーニングを簡易かつ低コストな手段を用いて高精度に行うことが可能なゲート耐圧試験装置及び方法を提供することにある。 It is an object of the present invention, the overcoming of the prior art problems, MOS type simple and screening of a semiconductor device gate capable of performing a high precision using a low-cost means over preparative strength test device and method Is to provide.

本発明は、ドライバ回路と、該ドライバ回路の出力素子からの信号をゲートに入力して作動するＭＯＳ型半導体素子とを備える半導体装置において、該ＭＯＳ型半導体素子のゲート電流値に基づいて、ゲート耐圧が不良か否かを判定するゲート耐圧試験装置に係るものである。上記目的を達成するため、本発明では、ゲート耐圧試験用電圧を前記ＭＯＳ型半導体素子のゲートに印加するための試験用電圧印加端子と、オフ指示信号によって作動されて前記出力素子をオフ状態に固定する出力素子オフ手段と、ゲート耐圧試験時に、前記オフ指示信号によって前記出力素子オフ手段を作動させて前記出力素子をオフ状態に固定する処理、第１の電圧を前記ゲート耐圧試験用電圧として前記試験用電圧印加端子に印加し、その状態で第１のゲート電流を測定する処理、前記第１の電圧よりも大きい第２の電圧を前記ゲート耐圧試験用電圧として前記試験用電圧印加端子に印加する処理、前記第１の電圧と同じ大きさである第３の電圧を前記ゲート耐圧試験用電圧として前記試験用電圧印加端子に印加し、その状態で第２のゲート電流を測定する処理、及び、前記第１のゲート電流の測定値と前記第２のゲート電流の測定値とを比較し、その比較の結果に基づいてゲート耐圧が不良であるか否かを判定する処理、を実行するプロセッサと、を備えた構成を有する。 The present invention relates to a semiconductor device comprising a driver circuit and a MOS type semiconductor element that operates by inputting a signal from an output element of the driver circuit to the gate , based on the gate current value of the MOS type semiconductor element. The present invention relates to a gate withstand voltage test apparatus that determines whether or not the withstand voltage is defective . To achieve the above object, the present invention, off the test voltage applying terminal for applying a voltage Gate-voltage test to the gate of the MOS type semiconductor device, the output device is actuated by the off instruction signal An output element off means for fixing to the state; a process for operating the output element off means by the off instruction signal to fix the output element in the off state during the gate withstand voltage test; and a first voltage for the gate withstand voltage test. A process of applying a voltage to the test voltage application terminal as a voltage and measuring the first gate current in that state, and applying the test voltage using a second voltage higher than the first voltage as the gate withstand voltage test voltage Treatment applied to the terminal, a third voltage having the same magnitude as the first voltage is applied to the test voltage application terminal as the gate withstand voltage test voltage, A measurement of the gate current, and the measured value of the first gate current and the measured value of the second gate current are compared, and whether or not the gate breakdown voltage is defective based on the comparison result And a processor for executing a process for determining .

前記ドライブ回路の出力素子は、プッシュプル回路を構成するものであっても良い。前記ドライバ回路は、例えば、パルス幅変調された信号に基づくオン・オフ信号を前記出力素子から出力するように構成される。   The output element of the drive circuit may constitute a push-pull circuit. The driver circuit is configured to output an on / off signal based on, for example, a pulse width modulated signal from the output element.

本発明は、ドライバ回路と、該ドライバ回路の出力素子からの信号をゲートに入力して作動するＭＯＳ型半導体素子とを備える半導体装置において、該ＭＯＳ型半導体素子のゲート電流値に基づいて、ゲート耐圧が不良か否かを判定するゲート耐圧試験方法に係るものである。このゲート耐圧試験方法においては、ドライブ回路の出力素子をオフ状態に固定するステップと、ゲート耐圧試験用電圧を前記ＭＯＳ型半導体素子のゲートに印加して、ゲート電流を測定するステップと、を含み、前記ゲート電流を測定するステップは、前記ゲート耐圧試験用電圧として、第１の電圧を前記ＭＯＳ型半導体素子のゲートに印加し、その状態で第１のゲート電流を測定するステップと、前記ゲート耐圧試験用電圧として、前記第１の電圧よりも大きい第２の電圧を前記ＭＯＳ型半導体素子のゲートに印加するステップと、前記ゲート耐圧試験用電圧として、前記第１の電圧と同じ大きさである第３の電圧を前記ＭＯＳ型半導体素子のゲートに印加し、その状態で第２のゲート電流を測定するステップと、前記第１のゲート電流の測定値と前記第２のゲート電流の測定値とを比較して、該比較結果に基づいて、ゲート耐圧が不良であるか否かを判定するステップと、を含むことによって、上記目的を達成している。 The present invention relates to a semiconductor device comprising a driver circuit and a MOS type semiconductor element that operates by inputting a signal from an output element of the driver circuit to the gate, based on the gate current value of the MOS type semiconductor element. The present invention relates to a gate withstand voltage test method for determining whether or not the withstand voltage is defective. In this gate withstand voltage test method, including the steps of fixing the output element of the drive circuit to the OFF state, by applying a voltage gate withstand voltage test to the gate of the MOS-type semiconductor devices, and measuring the gate current, the The step of measuring the gate current includes applying a first voltage to the gate of the MOS type semiconductor device as the gate withstand voltage test voltage and measuring the first gate current in the state; Applying a second voltage larger than the first voltage to the gate of the MOS type semiconductor device as a gate withstand voltage test voltage; and as the gate withstand voltage test voltage having the same magnitude as the first voltage Applying a third voltage to the gate of the MOS type semiconductor device and measuring a second gate current in that state; and the first gate current Compared measured value and the measured value of said second gate current, on the basis of the comparison result by including determining whether the gate breakdown voltage is defective, and to achieve the above objects ing.

本発明の実施形態では、前記第２の電圧として、ＭＯＳ型半導体素子のゲートに対する最大定格電圧を用いている。   In the embodiment of the present invention, the maximum rated voltage with respect to the gate of the MOS semiconductor element is used as the second voltage.

本発明によれば、ゲート耐圧試験時に、ＭＯＳ型半導体のゲートを駆動するドライバ回路の出力素子がオフ状態に固定されるので、該ドライバ回路の出力がハイインピーダンスとなって、ＭＯＳ型半導体のゲートとドライバ回路とが電気的に切り離される。つまり、ＭＯＳ型半導体のゲートとドライバ回路の間に、上記ヒューズ又はダイオードといった専用の切り離し手段を設けることなく、両者間を電気的に切り離すことができる。そして、ヒューズ又はダイオードといった専用の切り離し手段を設けた場合には、ゲート耐圧試験時にＭＯＳ型半導体のゲートとドライバ回路の間を電気的に再接続する工程が必要となるが、そのような工程は不要となる。
したがって、本発明に係る半導体装置においては、ＭＯＳ型半導体のゲートとドライバ回路との電気的な切り離し及び再接続を簡易かつ低コストで実現することができる。 According to the present invention, since the output element of the driver circuit that drives the gate of the MOS type semiconductor is fixed in the off state during the gate withstand voltage test, the output of the driver circuit becomes high impedance, and the gate of the MOS type semiconductor And the driver circuit are electrically disconnected. In other words, the two can be electrically disconnected without providing a dedicated disconnecting means such as a fuse or a diode between the gate of the MOS semiconductor and the driver circuit. When a dedicated disconnecting means such as a fuse or a diode is provided, a step of electrically reconnecting the gate of the MOS type semiconductor and the driver circuit is required during the gate withstand voltage test. It becomes unnecessary.
Therefore, in the semiconductor device according to the present invention, electrical disconnection and reconnection between the gate of the MOS semiconductor and the driver circuit can be realized easily and at low cost.

また、上記ヒューズ又はダイオードといった専用の切り離し手段を使用しないので、それらの影響を受けることなく、ＭＯＳ型半導体の電気的特性チェックを精度良く行うことができる。その結果、より精度の高いスクリーニングが可能となる。   In addition, since the dedicated disconnecting means such as the fuse or the diode is not used, it is possible to accurately check the electrical characteristics of the MOS type semiconductor without being affected by them. As a result, more accurate screening is possible.

以下、本発明の実施の形態を添付の図により説明する。図１に本発明の実施形態に係る半導体装置の回路図を示す。   Embodiments of the present invention will be described below with reference to the accompanying drawings. FIG. 1 shows a circuit diagram of a semiconductor device according to an embodiment of the present invention.

本実施形態係る半導体装置は、スイッチング電源を構成する半導体集積回路１０である。この半導体集積回路１０は、スイッチング電源の構成要素であるドライバ回路１２と、該ドライバ回路１２によって駆動されるパワーＭＯＳＦＥＴ１４を備えている。   The semiconductor device according to this embodiment is a semiconductor integrated circuit 10 constituting a switching power supply. The semiconductor integrated circuit 10 includes a driver circuit 12 that is a component of a switching power supply and a power MOSFET 14 that is driven by the driver circuit 12.

ドライバ回路１２は、電源部１８を備える。電源部１８は、トランジスタＱ１とトランジスタＱ２とからなる第１の増幅回路と、トランジスタＱ３とトランジスタＱ４とからなるダーリントン接続構成の第２の増幅回路と、その出力ライン１ａと接地間に並列に接続されたツェナーダイオードＺＤ１及び抵抗Ｒ５とを備えている。上記トランジスタＱ１のベースは、半導体集積回路１０に内蔵された図示していない電圧レギュレータの出力に接続されている。この電圧レギュレータは、電源電圧ＶＣＣに基づいて規定の安定化した電圧を出力する。電源部１８は、上記電圧レギュレータの出力（例えば、５Ｖ）に基づいて、所定の電圧（本実施形態では、５Ｖ）を出力するように構成されている。   The driver circuit 12 includes a power supply unit 18. The power supply unit 18 is connected in parallel between a first amplifier circuit comprising a transistor Q1 and a transistor Q2, a second amplifier circuit having a Darlington connection configuration comprising a transistor Q3 and a transistor Q4, and its output line 1a and ground. Zener diode ZD1 and resistor R5. The base of the transistor Q1 is connected to the output of a voltage regulator (not shown) built in the semiconductor integrated circuit 10. This voltage regulator outputs a regulated stabilized voltage based on the power supply voltage VCC. The power supply unit 18 is configured to output a predetermined voltage (5 V in the present embodiment) based on the output of the voltage regulator (for example, 5 V).

この電源部１８の出力は、ドライバ回路における直列接続された最終段の出力素子Ｍ２及びＭ３に上記出力ラインｌａを介して供給される。出力ライン１ａには、入力端子ＶＤＲＶが接続されている。この入力端子ＶＤＲＶは、後述のゲート耐圧試験時に、出力素子Ｍ２の寄生ダイオードＤ1のオン動作を防止するための電圧を入力するものである。   The output of the power supply unit 18 is supplied to the final-stage output elements M2 and M3 connected in series in the driver circuit via the output line la. An input terminal VDRV is connected to the output line 1a. The input terminal VDRV inputs a voltage for preventing the parasitic diode D1 of the output element M2 from being turned on during a gate withstand voltage test described later.

本実施形態において、ＰチャネルＭＯＳＦＥＴである上記出力素子Ｍ２と、ＮチャネルＭＯＳＦＥＴである上記出力素子Ｍ３は、出力ライン１ａと接地間においてプッシュプル回路を構成している。出力素子Ｍ２及び出力素子Ｍ３の間には、スイッチングノイズ抑制用抵抗Ｒ３が設けられ、かつ出力ライン１ｂが接続されている。   In the present embodiment, the output element M2 that is a P-channel MOSFET and the output element M3 that is an N-channel MOSFET constitute a push-pull circuit between the output line 1a and the ground. A switching noise suppression resistor R3 is provided between the output element M2 and the output element M3, and the output line 1b is connected.

上記出力ライン１ｂは、前記パワーＭＯＳＦＥＴ１４のゲートに接続され、かつプルダウン抵抗Ｒ４を介して接地されている。端子ＶＧは、後述の試験用電圧を印加するものであり、上記出力ライン１ｂに接続されている。   The output line 1b is connected to the gate of the power MOSFET 14 and is grounded via a pull-down resistor R4. The terminal VG applies a test voltage to be described later, and is connected to the output line 1b.

インバータＩＮＶ１には、半導体集積回路１０に内蔵された図示しないＰＷＭ信号発生回路が接続されている。このＰＷＭ信号発生回路の構成は周知であるので、ここではそれについての説明は省略する。インバータＩＮＶ１の出力は、オア回路ＯＲ１を介して、ノア回路ＮＯＲ１の第１入力及びナンド回路ＮＡＮＤ１の第３入力に接続されている。
ノア回路ＮＯＲ１の出力は、インバータＩＮＶ４を介して、出力素子Ｍ２のゲートとナンド回路ＮＡＮＤ１の第１入力とに接続されている。また、ナンド回路ＮＡＮＤ１の出力は、インバータＩＮＶ５を介して、出力素子Ｍ３のゲートとノア回路ＮＯＲ１の第３入力とに接続されている。 A PWM signal generation circuit (not shown) built in the semiconductor integrated circuit 10 is connected to the inverter INV1. Since the configuration of the PWM signal generation circuit is well known, description thereof is omitted here. The output of the inverter INV1 is connected to the first input of the NOR circuit NOR1 and the third input of the NAND circuit NAND1 via the OR circuit OR1.
The output of the NOR circuit NOR1 is connected to the gate of the output element M2 and the first input of the NAND circuit NAND1 via the inverter INV4. The output of the NAND circuit NAND1 is connected to the gate of the output element M3 and the third input of the NOR circuit NOR1 via the inverter INV5.

信号入力端子ＴＥＳＴは、ゲート耐圧試験時に、Ｈレベルの信号を入力するために設けられている。この信号入力端子ＴＥＳＴは、インバータＩＮＶ２の入力に接続され、かつプルダウン抵抗Ｒ２を介して接地されている。インバータＩＮＶ２の出力は、インバータＩＮＶ３を介してノア回路ＮＯＲ１の第２入力に接続されると共に、ナンド回路ＮＡＮＤ１の第２入力に接続されている。   The signal input terminal TEST is provided for inputting an H level signal during a gate withstand voltage test. This signal input terminal TEST is connected to the input of the inverter INV2 and is grounded via the pull-down resistor R2. The output of the inverter INV2 is connected to the second input of the NOR circuit NOR1 through the inverter INV3 and is also connected to the second input of the NAND circuit NAND1.

上記ドライブ回路１２には、半導体集積回路１０に内蔵された図示していないＵＶＬＯ（低電圧ロックアウト）回路からの出力信号が入力される。ＵＶＬＯ回路の出力信号は、上記オア回路ＯＲ１の第１入力に加えられるとともに、前記電源部１８におけるトランジスタＱ３のベースに接続されたＮチャネルＭＯＳＦＥＴＭ１のゲートに加えられる。   The drive circuit 12 receives an output signal from a UVLO (Under Voltage Lockout) circuit (not shown) built in the semiconductor integrated circuit 10. The output signal of the UVLO circuit is applied to the first input of the OR circuit OR1 and to the gate of the N-channel MOSFET M1 connected to the base of the transistor Q3 in the power supply unit 18.

上記ＵＶＬＯ回路は、低電圧による半導体集積回路１０の誤動作を防止するため、電源電圧ＶＣＣを監視して、電源電圧ＶＣＣが所定の電圧よりも低い場合には、Ｈレベルの警告信号を出力し、電源電圧ＶＣＣが前記所定の電圧以上である場合にはＬレベルの正常信号を出力する。Ｈレベルの警告信号が出力された場合、オア回路ＯＲ１からの出力がＨレベルに固定されて出力素子Ｍ２がオフすると共に、ＮチャネルＭＯＳＦＥＴＭ１がオン状態となって前記電源部１８からの出力が遮断される。   The UVLO circuit monitors the power supply voltage VCC in order to prevent malfunction of the semiconductor integrated circuit 10 due to a low voltage, and outputs an H level warning signal when the power supply voltage VCC is lower than a predetermined voltage. When the power supply voltage VCC is equal to or higher than the predetermined voltage, an L level normal signal is output. When an H level warning signal is output, the output from the OR circuit OR1 is fixed at the H level, the output element M2 is turned off, the N channel MOSFET M1 is turned on, and the output from the power supply unit 18 is cut off. Is done.

次に、本実施形態に係る半導体集積回路１０の動作について説明する。初めに、ゲート耐圧試験時以外での通常動作について説明する。   Next, the operation of the semiconductor integrated circuit 10 according to the present embodiment will be described. First, normal operation other than during the gate withstand voltage test will be described.

インバータＩＮＶ１に入力される前記ＰＷＭ信号発生回路からのＰＷＭ信号は、該インバータＩＮＶ１で反転された後、オア回路ＯＲ１に加えられる。したがって、ＵＶＬＯ回路からの信号がＬレベルであるとすると、オア回路ＯＲ１からは反転されたＰＷＭ信号が出力される。   The PWM signal from the PWM signal generation circuit input to the inverter INV1 is inverted by the inverter INV1, and then applied to the OR circuit OR1. Therefore, if the signal from the UVLO circuit is at L level, an inverted PWM signal is output from the OR circuit OR1.

通常動作時において、信号入力端子ＴＥＳＴはプルダウン抵抗Ｒ２によってＬレベルに固定されている。したがって、ノア回路ＮＯＲ１の第２入力はＬレベル、ナンド回路ＮＡＮＤ１の第２入力はＨレベルの状態になる。
この状態において、オア回路ＯＲ１の出力がＨレベルのときには、ノア回路ＮＯＲ１の出力がＬレベル、インバータＩＮＶ４の出力がＨレベル、ナンド回路ＮＡＮＤ１の出力がＬレベル、インバータＩＮＶ５の出力がＨレベルになる。したがって、出力素子Ｍ２及び出力素子Ｍ３のゲートが、共にＨレベルになって、出力素子Ｍ２はオフ状態に、出力素子Ｍ３はオン状態になる。
一方、オア回路ＯＲ１の出力がＬレベルのときには、出力素子Ｍ２及び出力素子Ｍ３のゲートが共にＬレベルになるので、出力素子Ｍ２はオン状態に、出力素子Ｍ３はオフ状態になる。 During normal operation, the signal input terminal TEST is fixed at the L level by the pull-down resistor R2. Therefore, the second input of the NOR circuit NOR1 is at the L level, and the second input of the NAND circuit NAND1 is at the H level.
In this state, when the output of the OR circuit OR1 is H level, the output of the NOR circuit NOR1 is L level, the output of the inverter INV4 is H level, the output of the NAND circuit NAND1 is L level, and the output of the inverter INV5 is H level. . Accordingly, the gates of the output element M2 and the output element M3 are both at the H level, the output element M2 is turned off, and the output element M3 is turned on.
On the other hand, when the output of the OR circuit OR1 is at the L level, the gates of the output element M2 and the output element M3 are both at the L level, so that the output element M2 is turned on and the output element M3 is turned off.

以上の説明から明らかなように、出力素子Ｍ２及び出力素子Ｍ３のゲートには、ＰＷＭ信号に基づく同一論理レベルの信号が繰り返し加えられる。これにより、出力素子Ｍ２と出力素子Ｍ３は、交互にオン・オフ状態を繰り返し、その結果、出力ライン１ｂには、ＰＷＭ信号に基づくゲート駆動信号が出力される。パワーＭＯＳＦＥＴ１４は、上記ゲート駆動信号によりオン・オフ動作して、図示していない負荷を駆動する。   As is clear from the above description, signals of the same logic level based on the PWM signal are repeatedly applied to the gates of the output element M2 and the output element M3. As a result, the output element M2 and the output element M3 are alternately turned on and off, and as a result, a gate drive signal based on the PWM signal is output to the output line 1b. The power MOSFET 14 is turned on / off by the gate drive signal to drive a load (not shown).

次にゲート耐圧試験時の半導体集積回路１０の動作について説明する。ゲート耐圧試験時には、信号入力端子ＴＥＳＴにＨレベルの信号が入力される。これに伴い、インバータＩＮＶ２の出力はＬレベル、インバータＩＮＶ３の出力はＨレベル、ノア回路ＮＯＲ１の出力はＬレベル、インバータＩＮＶ４の出力はＨレベル、ナンド回路ＮＡＮＤ１の出力はＨレベル、インバータＩＮＶ５の出力はＬレベルとなる。したがって、出力素子Ｍ２は、そのゲートがＨレベルになってオフし、また出力素子Ｍ３は、そのゲートがＬレベルになってオフする。つまり、出力素子Ｍ２と出力素子Ｍ３は、共にオフ状態となる。   Next, the operation of the semiconductor integrated circuit 10 during the gate withstand voltage test will be described. During the gate withstand voltage test, an H level signal is input to the signal input terminal TEST. Accordingly, the output of the inverter INV2 is L level, the output of the inverter INV3 is H level, the output of the NOR circuit NOR1 is L level, the output of the inverter INV4 is H level, the output of the NAND circuit NAND1 is H level, and the output of the inverter INV5 Becomes L level. Therefore, the output element M2 is turned off when its gate becomes H level, and the output element M3 is turned off when its gate becomes L level. That is, both the output element M2 and the output element M3 are turned off.

上記に説明したように、本実施形態に係るドライブ回路１２では、信号入力端子ＴＥＳＴをＨレベルにすることにより、出力素子Ｍ２、Ｍ３を共にオフさせることができる。なお、信号入力端子ＴＥＳＴをＨレベルにした場合には、インバータＩＮＶ１に入力されるＰＷＭ信号の論理レベルによらず、出力素子Ｍ２、Ｍ３が、共にオフ状態に固定される。
なお、上記のように要素ＩＮＶ２、ＩＮＶ３、ＮＯＲ１、ＩＮＶ４、ＮＡＮＤ１及びＩＮＶ５は、出力素子Ｍ２、Ｍ３のオフ手段及びオフ解除手段を構成している。 As described above, in the drive circuit 12 according to the present embodiment, both the output elements M2 and M3 can be turned off by setting the signal input terminal TEST to the H level. When the signal input terminal TEST is set to the H level, the output elements M2 and M3 are both fixed to the off state regardless of the logic level of the PWM signal input to the inverter INV1.
As described above, the elements INV2, INV3, NOR1, INV4, NAND1 and INV5 constitute the off means and the off release means of the output elements M2 and M3.

上記のように出力素子Ｍ２と出力素子Ｍ３を共にオフ状態に固定した後、入力端子ＶＤＲＶに所定の電圧を印加して、前記電源部１８の出力ライン１ａの電圧を後述する試験用印加電圧と同じ大きさまで上げる。これは、パワーＭＯＳＦＥＴ１４のゲートに試験用電圧を印加するときに、出力素子Ｍ２の寄生ダイオードＤ１が導通しないようにするためである。本実施形態では、後述の試験用印加電圧が７Ｖのため、電源部１８の出力ライン１ａの電圧を７Ｖまで上げる。
なお、上記入力端子ＶＤＲＶに電圧を印加する代わりに、トランジスタＱ１のベースに接続した端子ＶＤＤに電源部１８の出力電圧を７Ｖにするための電圧を印加しても良い。前記電圧レギュレータは、シリーズレギュレータとしての構成を有するので、上記端子ＶＤＤへの電圧印加によって、前記電圧レギュレータがダメージを受けることはない。 After both the output element M2 and the output element M3 are fixed to the off state as described above, a predetermined voltage is applied to the input terminal VDRV, and the voltage of the output line 1a of the power supply unit 18 is applied to a test applied voltage described later. Raise to the same size. This is to prevent the parasitic diode D1 of the output element M2 from becoming conductive when a test voltage is applied to the gate of the power MOSFET 14. In this embodiment, since the test applied voltage described later is 7V, the voltage of the output line 1a of the power supply unit 18 is increased to 7V.
Instead of applying a voltage to the input terminal VDRV, a voltage for setting the output voltage of the power supply unit 18 to 7 V may be applied to the terminal VDD connected to the base of the transistor Q1. Since the voltage regulator has a configuration as a series regulator, the voltage regulator is not damaged by voltage application to the terminal VDD.

次に、試験用電圧印加端子ＶＧに試験用電圧を印加して、パワーＭＯＳＦＥＴ１４のゲート電圧を７Ｖに上げる。なお、本実施形態におけるパワーＭＯＳＦＥＴ１４の最大定格電圧は７．５Ｖである。上記試験用電圧７Ｖが、パワーＭＯＳＦＥＴ１４のゲートに印加されている状態で、該ゲートに流れる電流を測定する。電流は、例えば、試験用電圧印加端子ＶＧに直列に接続した電流測定手段によって測定される。
ゲート酸化膜の欠陥等のために、試験用電圧７Ｖの印加によって絶縁破壊が生じた場合は、ゲートに漏れ電流が生じる。したがって、ゲート電流の測定により、パワーＭＯＳＦＥＴ１４のゲート耐圧が不良である半導体集積回路１０を検出して、スクリーニングすることができる。 Next, a test voltage is applied to the test voltage application terminal VG to raise the gate voltage of the power MOSFET 14 to 7V. Note that the maximum rated voltage of the power MOSFET 14 in this embodiment is 7.5V. In a state where the test voltage 7V is applied to the gate of the power MOSFET 14, the current flowing through the gate is measured. The current is measured, for example, by current measuring means connected in series to the test voltage application terminal VG.
When dielectric breakdown occurs due to application of a test voltage of 7 V due to a defect in the gate oxide film, a leakage current is generated in the gate. Therefore, by measuring the gate current, the semiconductor integrated circuit 10 in which the gate breakdown voltage of the power MOSFET 14 is defective can be detected and screened.

ところで、本実施形態においては、パワーＭＯＳＦＥＴ１４のゲートに接続されているプルダウン抵抗Ｒ４に電流が流れることを考慮する必要がある。すなわち、本実施形態では、プルダウン抵抗Ｒ４の値が１ＭΩに設定されているので、試験用電圧印加端子ＶＧに７Ｖの試験用電圧を入力した場合には、該抵抗Ｒ４に７μＡの電流が流れることになる。なお、プルダウン抵抗Ｒ４は、起動時のパワーＭＯＳＦＥＴの誤動作を防止するために設けたものであるから、スイッチ等で切り離すことができない。   By the way, in the present embodiment, it is necessary to consider that a current flows through the pull-down resistor R4 connected to the gate of the power MOSFET 14. That is, in this embodiment, since the value of the pull-down resistor R4 is set to 1 MΩ, when a test voltage of 7 V is input to the test voltage application terminal VG, a current of 7 μA flows through the resistor R4. become. Note that the pull-down resistor R4 is provided to prevent a malfunction of the power MOSFET at the time of start-up, and therefore cannot be separated by a switch or the like.

試験用電圧印加端子ＶＧへの入力電圧を増加させていった場合、該端子ＶＧから出力ライン１ｂに流れ込む電流は、図２に例示する形態で変化する。この図において線形に増加する電流は、プルダウン抵抗Ｒ４に流れる電流を示している。また、７．３Ｖ付近で急激に増加する電流は、ゲートの絶縁破壊による漏れ電流とプルダウン抵抗Ｒ４に流れる電流との合成電流である。   When the input voltage to the test voltage application terminal VG is increased, the current flowing from the terminal VG into the output line 1b changes in the form illustrated in FIG. In this figure, the linearly increasing current indicates the current flowing through the pull-down resistor R4. The current that rapidly increases in the vicinity of 7.3 V is a combined current of the leakage current due to the gate dielectric breakdown and the current flowing through the pull-down resistor R4.

上記のように、パワーＭＯＳＦＥＴ１４のゲートに７Ｖの電圧を印加したときの測定電流の値が、プルダウン抵抗Ｒ４に流れる電流値よりも明らかに大きい場合には、ゲートの絶縁破壊による漏れ電流が生じていると判定して、つまり、ゲートの耐圧が不良であると判定して、当該半導体集積回路１０をスクリーニングする。   As described above, when the value of the measured current when a voltage of 7 V is applied to the gate of the power MOSFET 14 is clearly larger than the value of the current flowing through the pull-down resistor R4, a leakage current is generated due to the dielectric breakdown of the gate. That is, it is determined that the breakdown voltage of the gate is defective, and the semiconductor integrated circuit 10 is screened.

一方、測定した電流の値が、プルダウン抵抗Ｒ４に流れる電流値と同じか又は所定の許容範囲内の値と認められる場合には、さらに精度の高いゲート耐圧試験を実現するため、試験用電圧印加端子ＶＧにパワーＭＯＳＦＥＴ１４のゲートに対する最大定格電圧である７．５Ｖの電圧を入力し、その後、試験用電圧印加端子ＶＧに再び７Ｖの電圧を入力して、電流を測定する。そして、７．５Ｖ印加前後の電流値、すなわち最初に７Ｖの電圧をゲートに印加して測定した電流値と、７．５Ｖの電圧をゲートに印加した後に再度７Ｖの電圧をゲートに印加して測定した電流値とを比較して、その相違が所定の許容値を越える場合に、ゲート耐圧不良であると判定する。本実施形態では、上記最初の測定電流値に対して後の測定電流値が１μＡ以上変化している場合に、ゲート耐圧不良であると判定している。   On the other hand, if the measured current value is the same as the current value flowing through the pull-down resistor R4 or a value within a predetermined allowable range, a test voltage application is performed in order to realize a more accurate gate withstand voltage test. A voltage of 7.5 V that is the maximum rated voltage for the gate of the power MOSFET 14 is input to the terminal VG, and then a voltage of 7 V is input again to the test voltage application terminal VG to measure the current. Then, the current value before and after applying 7.5V, that is, the current value measured by first applying a voltage of 7V to the gate, and applying the voltage of 7.5V to the gate and then applying the voltage of 7V again to the gate. The measured current value is compared, and if the difference exceeds a predetermined allowable value, it is determined that the gate breakdown voltage is defective. In the present embodiment, it is determined that the gate breakdown voltage is defective when the subsequent measurement current value changes by 1 μA or more with respect to the first measurement current value.

なお、本実施の形態ではパワーＭＯＳＦＥＴ１４のゲートに７．５Ｖの電圧を印加するときの電流測定は実施しないので、７．５Ｖ印加時に寄生ダイオードＤ１が導通してもゲート耐圧試験としては問題ない。従い、パワーＭＯＳＦＥＴ１４のゲートに７．５Ｖの電圧を印加するときは、電源部１８の出力ライン１ａの電位を７Ｖのままとしてもよい。但し、試験用電圧印加端子ＶＧに外付けされた電源が寄生ダイオードＤ１導通時の電流を供給しきれない場合や、別の試験仕様において７．５Ｖ印加時の電流測定を実施する場合は、端子ＶＤＲＶ又は端子ＶＤＤへの入力電圧を変更して電源部１８の出力ライン１ａの電位を７．５Ｖに変更する必要がある。   In the present embodiment, current measurement is not performed when a voltage of 7.5 V is applied to the gate of the power MOSFET 14, so that there is no problem as a gate withstand voltage test even if the parasitic diode D1 is turned on when 7.5 V is applied. Therefore, when a voltage of 7.5 V is applied to the gate of the power MOSFET 14, the potential of the output line 1a of the power supply unit 18 may be kept at 7V. However, if the power supply externally connected to the test voltage application terminal VG cannot supply the current when the parasitic diode D1 is conducting, or if the current measurement is performed when 7.5V is applied in another test specification, the terminal It is necessary to change the potential of the output line 1a of the power supply unit 18 to 7.5V by changing the input voltage to VDRV or the terminal VDD.

ところで、本実施形態によれば、上記ゲート耐圧試験時において、パワーＭＯＳＦＥＴ１４のゲートを駆動するドライバ回路１２の出力素子Ｍ２及び出力素子Ｍ３が共にオフ状態に固定されるので、ドライバ回路１２の出力インピーダンスがハイインピーダンスとなって、パワーＭＯＳＦＥＴ１４のゲートとドライバ回路１２とが電気的に切り離される。つまり、パワーＭＯＳＦＥＴ１４のゲートとドライバ回路１２の間に、専用の切り離し手段を設けることなく、両者間を電気的に切り離すことができる。   By the way, according to the present embodiment, during the gate withstand voltage test, the output element M2 and the output element M3 of the driver circuit 12 that drives the gate of the power MOSFET 14 are both fixed to the OFF state. Becomes high impedance, and the gate of the power MOSFET 14 and the driver circuit 12 are electrically disconnected. That is, the power MOSFET 14 and the driver circuit 12 can be electrically disconnected from each other without providing a dedicated disconnecting means.

そして、両者間を再接続するための特別な工程を経ることなく、信号入力端子ＴＥＳＴを再びＬレベルにすることによって、パワーＭＯＳＦＥＴ１４のゲートとドライバ回路１２とを電気的に再接続することができる。したがって、本実施形態においては、パワーＭＯＳＦＥＴ１４のゲートとドライバ回路１２との電気的な切り離し及び再接続を簡易かつ低コストで実現することができる。   The gate of the power MOSFET 14 and the driver circuit 12 can be electrically reconnected by setting the signal input terminal TEST to the L level again without going through a special process for reconnecting the two. . Therefore, in the present embodiment, electrical disconnection and reconnection between the gate of the power MOSFET 14 and the driver circuit 12 can be realized easily and at low cost.

また、試験時に上記出力素子Ｍ２及び出力素子Ｍ３がオフ状態に固定されていることから、ドライバ回路１２側からの漏れ電流がゲート電流の測定値に影響を与えることがない。このため、信頼性の高いゲート耐圧試験結果を得て、より精度の高いスクリーニングを実行することが可能となる。   Further, since the output element M2 and the output element M3 are fixed in the off state during the test, the leakage current from the driver circuit 12 side does not affect the measured value of the gate current. For this reason, it is possible to obtain a highly reliable gate withstand voltage test result and to perform screening with higher accuracy.

加えて、上記に説明した試験用電圧を３回印加するゲート耐圧良否判定処理を行うことによって、さらに精度の高いスクリーニングを実行することが可能となる。   In addition, by performing the gate withstand voltage pass / fail judgment process for applying the test voltage described above three times, it is possible to execute screening with higher accuracy.

上記実施形態において説明した試験用電圧のゲートへの印加、ゲート電流の測定、ゲート電流測定値に基づくゲート耐圧が不良か否かの判定等を含むゲート耐圧試験方法は、図示していないコンピュータ等のプロセッサにより自動的に実行することができる。また、本発明にかかる半導体装置は、スイッチング電源以外の用途に用いられる半導体装置として構成することもできる。また、本発明のＭＯＳ型半導体素子として、上記実施形態ではパワーＭＯＳＦＥＴを例示したが、パワーＭＯＳＦＥＴに限定されるものではなく、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。   A gate withstand voltage test method including application of a test voltage to the gate, measurement of gate current, determination of whether or not the gate withstand voltage is defective based on the measured gate current, and the like described in the above embodiments is not illustrated. It can be automatically executed by the processor. The semiconductor device according to the present invention can also be configured as a semiconductor device used for purposes other than the switching power supply. In the above embodiment, the power MOSFET is exemplified as the MOS type semiconductor element of the present invention. However, the present invention is not limited to the power MOSFET, and may be, for example, an IGBT (Insulated Gate Bipolar Transistor).

本発明の一実施形態に係る半導体装置の構成を示す回路図である。1 is a circuit diagram showing a configuration of a semiconductor device according to an embodiment of the present invention. 本発明の一実施形態に係る試験用印加電圧と電圧の印加に伴って生じる電流との関係を示すグラフである。It is a graph which shows the relationship between the applied voltage for a test which concerns on one Embodiment of this invention, and the electric current which arises with the application of a voltage.

符号の説明Explanation of symbols

１０ 半導体集積回路
１２ ドライバ回路
１４ パワーＭＯＳＦＥＴ
１８ 電源部 DESCRIPTION OF SYMBOLS 10 Semiconductor integrated circuit 12 Driver circuit 14 Power MOSFET
18 Power supply

Claims (5)

ドライバ回路と、該ドライバ回路の出力素子からの信号をゲートに入力して作動するＭＯＳ型半導体素子とを備える半導体装置において、該ＭＯＳ型半導体素子のゲート電流値に基づいて、ゲート耐圧が不良か否かを判定するゲート耐圧試験装置であって、
ゲート耐圧試験用電圧を前記ＭＯＳ型半導体素子のゲートに印加するための試験用電圧印加端子と、
オフ指示信号によって作動されて前記出力素子をオフ状態に固定する出力素子オフ手段と、
ゲート耐圧試験時に、前記オフ指示信号によって前記出力素子オフ手段を作動させて前記出力素子をオフ状態に固定する処理、第１の電圧を前記ゲート耐圧試験用電圧として前記試験用電圧印加端子に印加し、その状態で第１のゲート電流を測定する処理、前記第１の電圧よりも大きい第２の電圧を前記ゲート耐圧試験用電圧として前記試験用電圧印加端子に印加する処理、前記第１の電圧と同じ大きさである第３の電圧を前記ゲート耐圧試験用電圧として前記試験用電圧印加端子に印加し、その状態で第２のゲート電流を測定する処理、及び、前記第１のゲート電流の測定値と前記第２のゲート電流の測定値とを比較し、その比較の結果に基づいてゲート耐圧が不良であるか否かを判定する処理、を実行するプロセッサと、
を備える、ゲート耐圧試験装置。 In a semiconductor device comprising a driver circuit and a MOS type semiconductor element that operates by inputting a signal from an output element of the driver circuit to the gate, whether the gate breakdown voltage is defective based on the gate current value of the MOS type semiconductor element A gate withstand voltage test device for determining whether or not
A test voltage applying terminal for applying a Gate-voltage test voltage to the gate of the MOS-type semiconductor devices,
An output element off means which is actuated by an off instruction signal to fix the output element in an off state ;
During the gate withstand voltage test, the output element off means is actuated by the off instruction signal to fix the output element in the off state, and the first voltage is applied to the test voltage application terminal as the gate withstand voltage test voltage. In this state, a process of measuring the first gate current, a process of applying a second voltage larger than the first voltage to the test voltage application terminal as the gate withstand voltage test voltage, A process of applying a third voltage having the same magnitude as the voltage to the test voltage application terminal as the gate withstand voltage test voltage and measuring the second gate current in that state; and the first gate current A processor that performs a process of comparing the measured value of the second and the measured value of the second gate current and determining whether or not the gate breakdown voltage is defective based on a result of the comparison;
A gate withstand voltage test apparatus . 前記出力素子は、プッシュプル回路を構成していることを特徴とする、請求項１に記載のゲート耐圧試験装置。 2. The gate withstand voltage test apparatus according to claim 1, wherein the output element constitutes a push-pull circuit. 前記ドライバ回路は、パルス幅変調された信号に基づくオン・オフ信号を前記出力素子から出力するように構成されていることを特徴とする、請求項１に記載のゲート耐圧試験装置。 2. The gate withstand voltage test apparatus according to claim 1, wherein the driver circuit is configured to output an on / off signal based on a pulse width modulated signal from the output element. ドライバ回路と、該ドライバ回路の出力素子からの信号をゲートに入力して作動するＭＯＳ型半導体素子とを備える半導体装置において、該ＭＯＳ型半導体素子のゲート電流値に基づいて、ゲート耐圧が不良か否かを判定するゲート耐圧試験方法であって、
ドライブ回路の出力素子をオフ状態に固定するステップと、
ゲート耐圧試験用電圧を前記ＭＯＳ型半導体素子のゲートに印加して、ゲート電流を測定するステップと、を含み、
前記ゲート電流を測定するステップは、
前記ゲート耐圧試験用電圧として、第１の電圧を前記ＭＯＳ型半導体素子のゲートに印加し、その状態で第１のゲート電流を測定するステップと、
前記ゲート耐圧試験用電圧として、前記第１の電圧よりも大きい第２の電圧を前記ＭＯＳ型半導体素子のゲートに印加するステップと、
前記ゲート耐圧試験用電圧として、前記第１の電圧と同じ大きさである第３の電圧を前記ＭＯＳ型半導体素子のゲートに印加し、その状態で第２のゲート電流を測定するステップと、
前記第１のゲート電流の測定値と前記第２のゲート電流の測定値とを比較して、該比較結果に基づいて、ゲート耐圧が不良であるか否かを判定するステップと、
を含む、ゲート耐圧試験方法。 In a semiconductor device comprising a driver circuit and a MOS type semiconductor element that operates by inputting a signal from an output element of the driver circuit to the gate, whether the gate breakdown voltage is defective based on the gate current value of the MOS type semiconductor element A gate withstand voltage test method for determining whether or not
Fixing the output element of the drive circuit to an off state;
A step of a gate withstand voltage test voltage is applied to the gate of the MOS-type semiconductor devices, measuring the gate current, only including,
Measuring the gate current comprises:
Applying a first voltage to the gate of the MOS type semiconductor device as the gate withstand voltage test voltage, and measuring a first gate current in that state;
Applying a second voltage higher than the first voltage to the gate of the MOS type semiconductor element as the gate withstand voltage test voltage;
Applying a third voltage having the same magnitude as the first voltage to the gate of the MOS type semiconductor device as the gate withstand voltage test voltage, and measuring a second gate current in that state;
Comparing the measured value of the first gate current and the measured value of the second gate current, and determining whether the gate breakdown voltage is defective based on the comparison result;
Including a gate withstand voltage test method. 前記第２の電圧は、前記ＭＯＳ型半導体素子のゲートに対する最大定格電圧であることを特徴とする、請求項４に記載のゲート耐圧試験方法。 5. The gate withstand voltage test method according to claim 4 , wherein the second voltage is a maximum rated voltage with respect to a gate of the MOS type semiconductor device.
JP2007140214A 2007-05-28 2007-05-28 Gate breakdown voltage testing apparatus and method Expired - Fee Related JP5196222B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007140214A JP5196222B2 (en) 2007-05-28 2007-05-28 Gate breakdown voltage testing apparatus and method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007140214A JP5196222B2 (en) 2007-05-28 2007-05-28 Gate breakdown voltage testing apparatus and method

Publications (2)

Publication Number Publication Date
JP2008294334A JP2008294334A (en) 2008-12-04
JP5196222B2 true JP5196222B2 (en) 2013-05-15

Family

ID=40168725

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007140214A Expired - Fee Related JP5196222B2 (en) 2007-05-28 2007-05-28 Gate breakdown voltage testing apparatus and method

Country Status (1)

Country Link
JP (1) JP5196222B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220162374A (en) * 2021-06-01 2022-12-08 삼성전자주식회사 Electronic device for detecting defection of semiconductor parts and method for controlling the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3226074B2 (en) * 1994-02-17 2001-11-05 富士電機株式会社 Semiconductor integrated circuit device
JP2003258110A (en) * 2002-03-07 2003-09-12 Hitachi Ltd Semiconductor integrated circuit device and method for measuring input threshold
US6583663B1 (en) * 2002-04-22 2003-06-24 Power Integrations, Inc. Power integrated circuit with distributed gate driver
JP4321161B2 (en) * 2003-08-13 2009-08-26 富士電機デバイステクノロジー株式会社 Semiconductor device evaluation method

Also Published As

Publication number Publication date
JP2008294334A (en) 2008-12-04

Similar Documents

Publication Publication Date Title
CN109425816B (en) Testing MOS power switches
US7629802B2 (en) Semiconductor device including fuse and method for testing the same capable of suppressing erroneous determination
US20130106470A1 (en) Control device
JP2011512781A (en) Output driver with overvoltage protection
JP5969941B2 (en) Method for testing semiconductor transistors
JP5196222B2 (en) Gate breakdown voltage testing apparatus and method
CN110958002B (en) Solid state power switching device
JP6417427B2 (en) Load driving device and in-vehicle control device using the same
JPH04198772A (en) Semiconductor device for electric power
WO2015104921A1 (en) Onboard electronic control device
US11549998B1 (en) Driver device having an NMOS power transistor and a blocking circuit for stress test mode, and method of stress testing the driver device
JP4321161B2 (en) Semiconductor device evaluation method
US8988117B2 (en) Gate-stress test circuit without test pad
US6960915B2 (en) Electric circuit system
JP4814614B2 (en) Semiconductor integrated circuit and inspection method thereof
JP2020054147A (en) Reverse connection protective circuit
JP4530878B2 (en) Voltage comparator, overcurrent detection circuit using the same, and semiconductor device
JP2007141882A (en) Semiconductor device, its testing device and method
JP7107121B2 (en) semiconductor integrated circuit
JP2006084395A (en) Current limiting circuit, and testing device
JPH11326439A (en) Leak current coping with low power semiconductor integrated circuit and leak inspecting method
JP2024081268A (en) Electrostatic protection circuit
JPH08220191A (en) Semiconductor device
JP2014120625A (en) Power supply module and current leakage evaluation method
JP2010010193A (en) Semiconductor device, and method of measuring threshold of input circuit of semiconductor device

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20091112

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20091112

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091112

A625 Written request for application examination (by other person)

Free format text: JAPANESE INTERMEDIATE CODE: A625

Effective date: 20100415

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20110422

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121017

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121019

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130110

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130123

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160215

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees