JP5171726B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関する。
従来の半導体装置としては、特許文献１に記載されたものがある。同文献には、回路基板の両面に半導体装置がフリップチップ実装により設けられている両面実装構造体が開示されている。特許文献１によれば、実装後の半導体装置を封止する封止樹脂のガラス転移温度を調節することにより、生産歩留まりおよび信頼性の向上が可能であるとされている。
特開２００１−３４５４１８号公報
ところが、上記文献記載の従来技術では、基板と半導体素子の基材との間の熱膨張係数の差により接合精度や品質が劣化する懸念があった。このため、半導体素子への微細な配線の接続が困難であった。また、接続信頼性においても改善の余地があった。このため、配線密度の高い大規模なチップ間接続を実現することが困難であった。
本発明は、上記事情に鑑みてなされたものであり、その目体は、複数の半導体素子間を高密度で接続する技術を提供することにある。また、本発明の別の目的は、複数の半導体素子の接続信頼性を向上させることにある。
本発明によれば、
絶縁層、複数の電極、複数の貫通電極および複数の配線を有する平板状の配線体と、
前記配線体上に搭載された第一の半導体素子と、
前記配線体の前記第一の半導体素子が搭載された側とは反対側の面に搭載された第二の半導体素子と、
を備え、
前記複数の電極が、第一の電極群を含み、
前記第一の電極群は、前記配線体の前記第二の半導体素子が搭載された側の面に露出していて、前記第二の半導体素子が搭載された側からの露出面で前記第二の半導体素子にそれぞれ接続されており、
前記第一の半導体素子と前記第二の半導体素子とが、前記貫通電極を介して電気的に接続されており、
前記配線体は、前記第一の電極群の露出面とは反対側の面に、前記第一の電極群に接続している前記複数の配線を備え、
前記複数の貫通電極の各々は、
前記配線体の前記第二の半導体素子が搭載された側の面に露出していて、前記第二の半導体素子が搭載された側の露出面から前記絶縁層の内部に延びる第一の接続電極と、
前記絶縁層の内部で該第一の接続電極に接し、前記第一の半導体素子が搭載された側に向かって前記絶縁層内をさらに伸びて、前記配線体の前記第一の半導体素子が搭載された側の面に露出している第一のヴィアプラグと、
を有し、
前記第一の接続電極の前記露出面の幅が、前記第一のヴィアプラグの露出面の幅よりも大きいことを特徴とする半導体装置が提供される。
本発明の半導体装置は、配線層と、前記配線層を支持する支持層と、前記配線層および前記支持層を貫通する貫通電極と、を備えるため、貫通電極を高密度で配設することが可能とのある。また、支持層を有するため、貫通電極を高密度で設けた際にも、半導体素子と貫通電極との接続信頼性の向上が可能である。よって、複数のチップや大規模なチップ間接続が可能となる。
本発明において、前記配線層および前記支持層がこの順に積層された構成とすることができる。また、貫通電極が複数の導電部材から構成されていてもよい。
本発明の半導体装置において、前記支持層の材料は、線膨張係数が０．５ｐｐｍ／℃以上５ｐｐｍ／℃以下であってもよい。こうすることにより、第一の半導体装置と第二の半導体装置との接続信頼性をさらに向上させることができる。
本発明の半導体装置において、前記支持層がシリコン層であってもよい。剛性の高いシリコン層上に微細な配線体を形成し、支持層と熱膨張係数が等しいシリコン半導体素子を接続することで、高精度でかつ信頼性の高い接続が可能となる。
本発明の半導体装置において、前記支持層にトランジスタ等の能動素子が形成されていてもよい。
本発明の半導体装置において、前記配線体は、絶縁膜と、前記支持層と、前記配線層とがこの順に積層された構成を有し、前記第一の半導体素子が前記配線層に接続され、前記第二の半導体素子が前記絶縁膜に接続されていてもよい。こうすることにより、半導体の表面を確実に絶縁するとともに、半導体素子同士の接続信頼性を充分に確保することができる。本発明において、半導体素子同士が、シリコン層および絶縁膜を貫通する貫通電極と、配線層と、を介して電気的に接続されている構成とすることができる。
本発明の半導体装置においては、導電体が平板状の絶縁体を貫通している。このため、導電体の狭ピッチ化が可能である。よって、第一の半導体素子と第二の半導体素子とを接続する導電体を高密度で配置することが可能である。
本発明において、絶縁体を貫通する導電体は連続する一部材から構成されていてもよいし、複数の導電部材が接合されて電気的接続が確保されている構成としてもよい。たとえば一つの導電体が一つの導電プラグからなる構成であってもよい。また、配線層が多層配線であって、導電体が配線層中の配線およびプラグが接合されている構成であってもよい。
本発明の半導体装置において、前記導電体は、前記絶縁体のいずれかの面に設けられた接続電極を含み、前記接続電極の側面が前記絶縁体中に埋設されるとともに、前記接続電極の少なくとも一つの面の全体が前記絶縁体から露出している構成とすることができる。この構成では、接続電極の少なくとも一つの面の全体が前記絶縁体から露出しているため、外部引き出し電極が絶縁体に接していない。こうすることにより、接続電極を高密度で精密に設けることが可能となる。
なお、本発明において、接続電極の側面が絶縁体に接している構成とすることができる。また、接続電極の側面外周全体が絶縁体に接していてもよい。また、本発明において、接続電極が設けられている側の配線体の面を平坦面とすることができる。
また、本発明において、接続電極は、半導体素子に電気的に接続する素子接続電極および素子の外部の導電部材に接続する外部接続電極を含む。本発明では、これらのいずれについても上述した構成とすることができる。
本発明の半導体装置において、前記導電体は、前記絶縁体のいずれかの面に接して設けられた配線を含み、前記配線の側面の少なくとも一部および前記配線の一つの面が前記絶縁体から露出している構成とすることができる。こうすることにより、微細な配線を高密度で設けることが可能な構成とすることができる。
なお、本発明の半導体装置において、前記配線が前記引き出し電極に電気的に接続している構成とすることができる。また、本発明において、前記配線の側面全体が前記絶縁体から露出していてもよい。
本発明の半導体装置において、前記配線の少なくとも一部が前記封止樹脂に埋設されていてもよい。こうすることにより、半導体装置の強度を向上させることができる。
本発明の半導体装置において、前記導電体の最小間隔が５０μｍ以下であってもよい。こうすることにより、半導体素子間のデータ転送能を向上させることができる。
本発明の半導体装置において、前記導電体は、種々の平面配置とすることができる。たとえば、正方格子状、千鳥格子等の斜格子状等の配置をとることができる。
本発明の半導体装置において、前記第一の半導体素子の前記配線体の側に設けられた第一導電パッドと、前記第二の半導体素子の前記配線体の側の面に設けられた第二導電パッドとが、平面視において一致している構成とすることができる。これにより、半導体素子間のデータ転送能をより一層向上させることができる。
本発明の半導体装置において、前記封止樹脂を貫通する貫通プラグを有する構成とすることができる。こうすることにより、熱応力緩和機能により優れた二次実装信頼性が得られる。また、複合素子である半導体装置全体がフリップチップ接続される構成とすることができる。なお、本発明の半導体装置において、前記貫通プラグは前記配線層中の配線に接続された構成とすることができる。
本発明の半導体装置において、前記配線層が多層配線層であってもよい。これにより、配線体の設計の自由度を高めることができる。
本発明の半導体装置において、前記第一の半導体素子が前記封止樹脂に埋設されていてもよい。これにより、第一の半導体素子の表面を確実に絶縁するとともに、第一の半導体素子を保護することができる。
本発明によれば、
基板上に、絶縁層と、第一の電極群並びに前記絶縁層を貫通する貫通電極を含む複数の電極と、複数の配線とを有する平板状の配線体を形成する工程と、
前記貫通電極に第一の半導体素子を接続して、前記配線体上に前記第一の半導体素子を搭載する工程と、
前記第一の半導体素子が搭載された前記配線体から前記基板を除去して前記第一の電極群及び前記貫通電極を前記配線体の表面に露出させる工程と、
露出した前記第一の電極群に第二の半導体素子を接続するとともに、前記貫通電極を介して前記第一の半導体素子と前記第二の半導体素子とを接続して、前記第一の半導体素子が搭載された側と反対側の前記配線体の面に、前記第二の半導体素子を搭載する工程と、
を含み、
前記配線体を形成する前記工程は、
前記基板上に、第一の接続電極を形成する工程と、
前記第一の接続電極上に、第一のヴィアプラグを有する前記絶縁層を形成する工程と、
前記絶縁層上に、前記第一の電極群に接続する前記複数の配線を形成する工程と、
を含み、
前記第一の電極群を前記配線体の表面に露出させる前記工程において、前記第一の接続電極を前記配線体の表面に露出し、露出された前記第一の接続電極の露出面の幅が、前記配線体から露出した前記第一のヴィアプラグの露出面の幅よりも大きいことを特徴とする半導体装置の製造方法が提供される。
また、本発明の半導体装置において、基板上に前記配線体が形成され、前記配線体上に前記第一の半導体素子が接続され、前記第一の半導体素子の側面および前記配線体の露出面が前記封止樹脂により被覆された後に、前記基板を除去することにより得られる構成とすることができる。
本発明においては、配線体が基板上に設けられた状態で第一の半導体素子が接続され、この後、基板が薄化または除去される。このため、第一の基板と配線体との接合を安定的に行うことが可能である。なお、本発明において、「半導体基板上」は、半導体基板上に接して設けられた構成であっても他の層を介して設けられた構成であってもよい。
本発明の半導体装置において、前記基板の線膨張係数が０．５ｐｐｍ／℃以上５ｐｐｍ／℃以下であってもよい。こうすれば、製造安定性にさらに優れた構成とすることができる。
本発明の半導体装置において、前記基板がシリコン基板であってもよい。このようにすれば、より一層製造安定性に優れた構成とすることができる。
また、本発明の製造方法において、配線層を準備する工程に用いられる基板と、前記第一の半導体素子を構成する半導体基板と、前記第二の半導体素子を構成する半導体基板とが、同じ材料であってもよい。こうすれば、基板と素子の接続時における反りを確実に抑制することができる。このため、接続信頼性を向上させることができる。
また、本発明の半導体装置の製造方法において、基板を薄化する前記工程は、前記基板を除去し、前記配線層の表面を露出させる工程を含んでもよい。こうすることにより、装置構成を簡素化しつつ、安定的な半導体装置の製造が可能となる。
本発明の半導体装置の製造方法において、配線層を準備する前記工程は、表面に絶縁膜と前記配線層を支持する支持層とがこの順に積層された前記基板を準備する工程と、前記支持層上に前記配線層を設ける工程と、を含んでもよい。こうすることにより、配線層と半導体素子の接続信頼性をより一層向上させることができる。
本発明によれば、複数の半導体素子間を高密度で接続する技術が実現される。また、本発明によれば、複数の半導体素子の接続信頼性を向上させる技術が実現される。
実施の形態に係る半導体装置の構成を模式的に示した断面図である。 実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。 実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。 実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。 実施の形態に係る半導体装置の構成を模式的に示した断面図である。 実施の形態に係る半導体装置の構成を模式的に示した断面図である。 実施の形態に係る半導体装置の構成を模式的に示した断面図である。 実施の形態に係る半導体装置の構成を模式的に示した断面図である。 実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。 実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。 実施の形態に係る半導体装置の構成を模式的に示した断面図である。 実施の形態に係る半導体装置の構成を模式的に示した断面図である。 実施の形態に係る半導体装置の構成を模式的に示した断面図である。 実施の形態に係る半導体装置の構成を模式的に示した断面図である。 実施の形態に係る半導体装置の構成を模式的に示した断面図である。 実施の形態に係る半導体装置の構成を模式的に示した断面図である。 実施の形態に係る半導体装置の構成を模式的に示した断面図である。 実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。 実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。 実施の形態に係る半導体装置の構成を模式的に示した断面図である。 実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。 実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。 実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。 実施の形態に係る半導体装置の構成を模式的に示した断面図である。 実施の形態に係る半導体装置の構成を模式的に示した断面図である。 実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。 実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。 実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。 実施の形態に係る半導体装置の構成を模式的に示した断面図である。 実施の形態に係る半導体装置の構成を模式的に示した断面図である。 実施の形態に係る半導体装置の構成を模式的に示した断面図である。 実施の形態に係る半導体装置の構成を模式的に示した断面図である。 実施の形態に係る半導体装置の構成を模式的に示した断面図である。 実施の形態に係る半導体装置の構成を模式的に示した断面図である。 実施の形態に係る半導体装置の構成を模式的に示した断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同じ構成要素には共通の符号を付し、適宜説明を省略する。
（第一の実施形態）
図１は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図１に示した半導体装置１００は、平板状の配線体１０１と、配線体１０１の一方の面に設けられた第一の半導体素子１１３と、配線体１０１の第一の半導体素子１１３の設けられた側の面および第一の半導体素子１１３の側面を被覆する絶縁樹脂１１９と、配線体１０１の他方の面に、第二の半導体素子１１１に対向配置させて設けられた第二の半導体素子１１１と、を有する。
配線体１０１は、配線層１０３、シリコン層１０５および絶縁膜１０７がこの順に積層された構成である。第一の半導体素子１１３は配線層１０３に接して設けられ、第二の半導体素子１１１は絶縁膜１０７に接して設けられている。
配線層１０３は、平板状の絶縁体と、絶縁体を貫通する導電体と、を有する。導電体を介して第二の半導体素子１１１と第一の半導体素子１１３とが電気的に接続される。また、配線層１０３は、所定の形状および配置を有する配線を備える。配線層１０３は、単層であってもよいし、多層であってもよい。なお、配線層１０３の具体的な構成は、第三の実施形態および第七の実施形態において後述する構成とすることができる。
シリコン層１０５は、配線層１０３を支持する支持層である。シリコン層１０５の配線層１０３と反対側の面に設けられた絶縁膜１０７は、たとえばＳｉＯ2等の酸化膜、ＳｉＮやＳｉＯＮ等の窒化膜とする。
なお、配線層１０３の支持層として、本実施形態および以降の実施形態においてはシリコン層１０５を例示しているが、第一の半導体素子１１３および第二の半導体素子１１１の基板として通常用いられているＳｉと同程度の熱膨張率を有する他の材料とすることもできる。
支持層として、たとえば、線膨張係数が．０．５ｐｐｍ／℃以上５ｐｐｍ／℃以下の材料を用いることができる。線膨張係数を０．５ｐｐｍ／℃以上とすることにより、半導体装置１００の製造歩留まりを向上させることができる。また、５ｐｐｍ／℃以下線膨張係数をとすることにより、第一の半導体素子１１３および第二の半導体素子１１１との電気的な接続信頼性を充分に確保することができる。また、支持層は、熱伝導性に優れた材料により構成するとよい。シリコン以外の支持層の材料として、具体的には、ＡｌＮ等のセラミック材料や、パイレックス（登録商標）ガラス等の珪ホウ酸ガラス等が挙げられる。
また、配線層１０３は、シリコン層１０５および絶縁膜１０７を貫通して設けられた導体ヴィア１０９を有する。これにより、配線層１０３の両面の電気的導通が確保される。導体ヴィア１０９の平面配置に特に制限はなく、半導体装置１００の設計に応じて適宜選択することができる。たとえば、導体ヴィア１０９を正方格子状に配置したり、千鳥配置等の斜格子状に配置したりすることができる。
第一の半導体素子１１３は、配線体１０１の配線層１０３の側にアンダーフィル樹脂１２７を介して接合されている。第一の半導体素子１１３中の導電部材（不図示）はアンダーフィル樹脂１２７中に埋設された電極１１７を介して導体ヴィア１０９にフリップチップ接続されている。また、配線体１０１において、第一の半導体素子１１３が設けられている側の面には、第一の半導体素子１１３の側壁を覆う絶縁樹脂１１９が設けられている。
第一の半導体素子１１３および第二の半導体素子１１１の構成は、半導体装置１００の設計に応じて適宜選択することができるが、たとえば、第一の半導体素子１１３をメモリＬＳＩチップとし、第二の半導体素子１１１をロジックＬＳＩチップとすることができる。
封止樹脂である絶縁樹脂１１９の材料に特に制限はなく、半導体封止用の樹脂を適宜選択して用いることができる。たとえば、シリカやアルミナ等の無機充填剤を含むエポキシ樹脂とすることができる。
導体スルーホール１２１は、絶縁樹脂１１９を貫通し、配線体１０１中の導電体に電気的に接続されている。導体スルーホール１２１の配線体１０１と反対側の面は絶縁樹脂１１９から露出しており、露出面に電極端子１２３が設けられている。導体スルーホール１２１は電極端子１２３を介して外部に電気的に接続されている。
第二の半導体素子１１１は、配線体１０１の絶縁膜１０７の側にアンダーフィル樹脂１２７を介して接合されている。第二の半導体素子１１１中の導電部材（不図示）は、アンダーフィル樹脂１２５中に埋設された電極１１５を介して導体ヴィア１０９にフリップチップ接続されている。
半導体装置１００において、第一の半導体素子１１３と第二の半導体素子１１１とは、電極１１７、配線層１０３中の導電体、導体ヴィア１０９および電極１１５を介して電気的に接続された構成となっている。なお、本実施形態および以降の他の実施形態において、電極１１５および電極１１７は、たとえばバンプとすることができる。
次に、図１に示した半導体装置１００の製造方法を説明する。半導体装置１００は、シリコン基板上で配線層１０３が形成され、配線層１０３上に前記第一の半導体素子１１３が接続され、第一の半導体素子１１３の側面および第一の半導体素子１１３の露出面が樹脂封止された後に、シリコン基板を除去することにより得られる。図２（ａ）〜図２（ｃ）、図３（ａ）〜図３（ｃ）、および図４（ａ）〜図４（ｃ）は、半導体装置１００の製造工程を示す断面図である。
まず、図２（ａ）に示すように、ウェハ状態のシリコン基板１３３の上部に絶縁膜１０７を介してシリコン層１０５が形成された、ＳＯＩ（シリコンオンインシュレータ）基板１２９を準備する。絶縁膜１０７は単層であってもよいし、多層であってもよい。
次に、ＳＯＩ基板１２９の導体ヴィア１０９を設ける位置に、シリコン層１０５および絶縁膜１０７を貫通する開口部を形成する。そして、開口部が設けられたＳＯＩ基板１２９の表面に拡散防止膜を形成する。これにより、導体ヴィア１０９を構成する材料のＳＯＩ基板中への拡散を抑制することができる。そして、開口部を導電材料により埋め込むことにより、導体ヴィア１０９を形成する（図２（ｂ））。導体ヴィア１０９は、ＳＯＩ基板１２９において第二の半導体素子１１１および第一の半導体素子１１３が接合される領域に設けることができる。
導体ヴィア１０９の材料としては、たとえば、銅、アルミニウム、タングステン等の金属や多結晶シリコンなどを用いることができる。なお、導体ヴィア１０９が絶縁膜１０７を貫通せずに、シリコン層１０５から絶縁膜１０７中の所定の位置にわたって設けられた構成としてもよい。また、導体ヴィア１０９がシリコン層１０５を貫通し絶縁膜１０７の上部に接する構成であってもよい。
次に、ＳＯＩ基板１２９の上部に配線層１０３を形成する（図２（ｃ））。配線層１０３の作製方法は、第三または第七の実施形態で後述する方法とすることができる。また、シリコン層１０５上に絶縁膜を形成し、たとえばダマシン法により所定の形状の配線を所定の位置に配置してもよい。配線は、導体ヴィア１０９に電気的に接続される。配線の材料は、導体ヴィア１０９の材料と同じ材料としてもよいし、異なる導電材料としてもよい。配線層１０３は単層構造であっても多層構造であっても構わない。また、配線層１０３を形成する前に、シリコン層１０５上にトランジスタ等の能動素子やメモリ素子等の受動素子など、所定の素子を形成してもよい。
次に、配線層１０３上に、図１における導体スルーホール１２１となる導体ポスト１３１を形成する（図３（ａ））。導体ポスト１３１の材料は、たとえば銅または金などの金属とすることができる。また、導体ポスト１３１は、配線層１０３上に、導体ポスト１３１を設ける領域を開口部とするレジストパターンを設け、たとえばセミアディティブ法の無電解めっき法により、開口部中に金属膜を成長させることにより作製することができる。
次に、配線層１０３上に第一の半導体素子１１３を電気的に接続する。接続方法としては各種の方法を用いることが可能であるが、たとえば、第一の半導体素子１１３上にあらかじめ形成した電極１１７としてバンプ電極を形成しておき、電極１１７と配線層１０３中の配線とをバンプ接合することにより接続することができる。このとき、フリップチップ接合法を用いることができる。フリップチップ接合法を用いることにより、配線層１０３と第一の半導体素子１１３とを簡便な方法で確実に接続することができる。また、他の接続方法としては、たとえば、配線層１０３の表面と第一の半導体素子１１３の表面をプラズマ照射などの方法で活性化した状態で押圧接合する、活性化接合法などが挙げられる。接合後、第一の半導体素子１１３とＳＯＩ基板１２９との間にアンダーフィル樹脂１２７を充填する（図３（ｂ））。
そして、トランスファーモールドなどの方法を用いて、配線層１０３の上面全面を絶縁性の絶縁樹脂１１９で封止する（図３（ｃ））。これにより、第一の半導体素子１１３および導体ポスト１３１は絶縁樹脂１１９中に埋設される。封止方法としてはこの他にも絶縁樹脂シートを圧着する方法や、液状樹脂を塗布後、硬化させる方法など各種の方法から選択することができる。
次に、絶縁樹脂１１９の形成面側の研削等により絶縁樹脂１１９を薄化して、第一の半導体素子１１３の上面および導体ポスト１３１の端部を露出させる（図４（ａ））。なお、この工程は、後述するシリコン基板１３３の除去工程（図４（ｂ））の後に行うこともできる。また、図３（ｃ）を用いて前述した絶縁樹脂１１９の形成工程において絶縁樹脂１１９の膜厚をあらかじめ所定の厚さにコントロールすることも可能であり、その場合、導体ポスト１３１の露出工程の省略が可能となる。
そして、第一の半導体素子１１３の接合面の裏面の側からシリコン基板１３３を除去する。このとき除去方法としては、機械研削、ＣＭＰ、ケミカルエッチングなどを採用することができる。また、別の除去方法として、シリコン基板１３３と配線層１０３との界面に密着力の低い層をあらかじめ形成しておき、この介在層の部分から剥離させるなどの方法が挙げられる。さらに、絶縁膜１０７の一部や拡散防止膜（不図示）を除去し、導体ヴィア１０９の端面を露出させる（図４（ｂ））。導体ヴィア１０９を露出させるプロセスに特に限定はなく、各種の方法が選択可能である。
次に、露出した導体ヴィア１０９に第二の半導体素子１１１を接続する。接続方法として、第一の半導体素子１１３の接続（図３（ｂ））の方法を用いることができる。たとえば、第二の半導体素子１１１の表面に電極１１５を形成し、シリコン層１０５と導体ヴィア１０９とを接合することにより接続できる。接続後、第二の半導体素子１１１とＳＯＩ基板１２９との間にアンダーフィル樹脂１２７を充填してもよい（図４（ｃ））。
そして、導体ポスト１３１の露出面にはんだバンプなどの電極端子１２３を形成する。以上の工程により、図１に示した半導体装置１００が製造可能される。以上のプロセスは初期的にはウェハすなわちシリコン基板１３３上に第二の半導体素子１１１および第一の半導体素子１１３がそれぞれ複数設けられた半導体装置の状態で実施されるが、絶縁樹脂１１９による封止工程以降、任意の位置で複数のチップに半導体装置間を分離することが可能である。また、前述したように、工程の順序としても、シリコン基板１３３除去と絶縁樹脂１１９の研削順序を逆にすることなどの変更が可能である。
次に、図１に示した半導体装置１００の効果を説明する。
図１に示した半導体装置１００において、配線体１０１は、絶縁膜１０７、シリコン層１０５および配線層１０３がこの順に積層された構造になっている。そして、配線層１０３中の導電体およびこれに接続して設けられた導体ヴィア１０９により構成される貫通電極が配線体１０１を貫通した構成となっている。また、配線体１０１の両面に第一の半導体素子１１３および第二の半導体素子１１１が対向して接合されている。
支持層となるシリコン層１０５を設けることにより、熱膨張係数の相違による反りの発生、接合精度の低下や残留熱応力による接続信頼性の低下を抑制することができる。このため、高精度で信頼性の高い接続が可能となる。また、高密度で導体ヴィア１０９を配置した場合にも、確実に配線体１０１と第一の半導体素子１１３および第二の半導体素子１１１とを接続することができる。このため、配線体１０１を貫通する貫通電極構造の高密度配置が可能となる。なお、配線体１０１を貫通する貫通電極構造は、複数の導電体からなる構成とすることができる。
また、支持層としてシリコン層１０５を有する配線体１０１の両面に、熱膨張係数の等しいシリコンデバイスすなわち第二の半導体素子１１１および第一の半導体素子１１３が接続される。このため、半導体装置１００は構造の対称性に優れる。よって、半導体装置１００は製造安定性に優れ、第一の半導体素子１１３と第二の半導体素子１１１とを確実に接続する構成となっている。
このように、半導体装置１００では、配線体１０１の両面に設けられた第一の半導体素子１１３および第二の半導体素子１１１の間を高密度かつ優れた信頼性で接続することができる。半導体素子との接続信頼性の向上が可能なシリコン層１０５を有する配線体１０１を用いることで、高い配線密度で複数のチップや大規模なチップ間を接続することが可能となる。
たとえば、半導体装置１００は、たとえば５０μｍ以下の電極ピッチ間隔すなわち導体ヴィア１０９の最小間隔がたとえば５０μｍ以下である構成にも対応可能な構成となっている。また、高密度な配線体１０１を介した接続構造が実現されるため、チップサイズや電極位置、外部端子への配線接続に関する設計に対して高い自由度を提供し、発熱の大きいロジックＬＳＩチップを第二の半導体素子１１１とすれば、ロジックＬＳＩチップに対してヒートスプレッダなどの放熱機構を付加することも可能になる。
また、半導体装置１００において、平板状の配線体１０１の両面に接続された複数の半導体素子が配線体１０１を貫通する導体ヴィア１０９および導体ヴィア１０９に接続している配線層１０３中の配線を介して電気的に接続される。第一の半導体素子１１３および第二の半導体素子１１１が、シリコン層１０５と絶縁膜１０７とを貫通する導体スルーホールである導体ヴィア１０９および配線層１０３中の配線を介して電気的に接続されているため、第一の半導体素子１１３と第二の半導体素子１１１との接続距離を短くすることができる。このため、第一の半導体素子１１３と第二の半導体素子１１１との間の通信処理速度を増加させることができる。
また、複数のＬＳＩ間を微細な配線で高密度に接続することにより、電気特性に優れた構成となっている。また、従来のチップオンチップ（ＣＯＣ）構造の半導体装置などのマルチチップパッケージに比較して高い設計自由度を有する。これに伴い、放熱性に優れた構造も容易に実現可能である。さらには、２次実装信頼性も高いＢＧＡ型半導体装置とすることができる。さらにこのようにして高精度で接合された第一の半導体素子１１３を含む配線体１０１の片面を樹脂封止した後にシリコン基板１３３を取り除き、反対面に第二の半導体素子１１１を接続することにより、半導体素子間を高密度に電気的に接続することが可能になる。
また、半導体装置１００では、半導体素子間を高密度に電気的に接続することが可能になるため、バス幅の拡大に相当する効果が得られる。このため、高速化と低消費電力化の両立が可能となる。たとえば、同一の処理速度でのクロック周波数の低減が可能となる。また、同一のクロック周波数における処理速度を増加させることができる。
したがって、たとえば、半導体装置１００は、大容量メモリとシステムＬＳＩとのチップオンチップ接続に適用することができる。このとき、バンプ接続等の電極接続の多ピン化および狭ピッチ化が可能となる。また、配線体１０１は、ロジック回路が形成された半導体チップとＤＲＡＭ等のメモリ素子が設けられたメモリチップとの間に設けられ、これらを接続する接続部材として好適に用いることができる。
また、半導体装置１００において、配線体１０１の少なくとも片面に絶縁樹脂１１９からなる層が形成されている。具体的には、配線体１０１の配線層１０３の側の面には絶縁樹脂１１９の層が形成されている。また、絶縁樹脂１１９を貫通し、配線層１０３中の配線に接続された導体スルーホール１２１の絶縁樹脂１１９からの露出面に電極端子１２３が形成されている。樹脂貫通スルーホールである導体スルーホール１２１を用いた構造とすることにより、熱応力緩和機能により優れた二次実装信頼性が得られる。
また、半導体装置１００において、平板状の配線体１０１は、シリコン基板１３３上で形成される。半導体素子間を電気的に接続するための配線体１０１を剛性の高いシリコン基板１３３上で形成するため、配線パターンの微細化が可能となる。
また、半導体装置１００は、シリコン基板１３３上に配線体１０１が設けられ、配線体１０１上に第一の半導体素子１１３を接合した後シリコン基板１３３を除去することにより得られる。シリコン基板１３３を用いることにより、第一の半導体素子１１３と配線体１０１中の導電部材との接続プロセスにおける熱膨張係数の不一致による接続安定性の低下を抑制することができる。このため、非常に高精度で信頼性の高い接合が実現される。
また、半導体装置１００は、シリコン基板１３３を取り除いた後、反対面にもＬＳＩすなわち第二の半導体素子１１１を接続することにより作製される。このように、半導体装置１００は、複数のＬＳＩ間を微細な配線で高密度にかつ安定に接続された構成となっているため、従来のシステムインパッケージ（ＳｉＰ）で実現できなかった良好な動作特性を発揮することができる。
なお、図１に示した半導体装置１００および以降の実施形態に記載の半導体装置において、第一の半導体素子１１３が絶縁樹脂１１９に埋設されている構成とすることもできる。図５は、第一の半導体素子１１３が絶縁樹脂１１９中に埋設された構成の半導体装置を模式的に示す断面図である。
また、図１に示した半導体装置１００および以降の実施形態に記載のシリコン層１０５を有する半導体装置において、支持層であるシリコン層１０５にトランジスタ等の能動素子が形成されていてもよい。こうすれば、配線体１０１をさらに高機能化することができる。
また、半導体装置１００および以降の実施形態に記載の半導体装置において、配線体１０１の第二の半導体素子１１１の接合された側の面にも絶縁樹脂が設けられていてもよい。図６は、第二の半導体素子１１１の側壁および絶縁膜１０７の表面を覆う絶縁樹脂１３５が設けられているフリップチップ型の半導体装置の構成を模式的に示す断面図である。配線体１０１の両面が絶縁樹脂１１９および絶縁樹脂１３５により封止された構成とすることにより、半導体装置の強度を向上させることができる。また、配線体１０１の両面の構成の対称性を高めることができるため、製造安定性を向上させることができる。
以下の実施形態においては、第一の実施形態と異なる部分を中心に説明する。
（第二の実施形態）
第一の実施形態に記載の半導体装置１００（図１）は、配線層１０３、シリコン層１０５、絶縁膜１０７がこの順に積層された構成の配線体１０１を備えていたが、配線体１０１は、配線層１０３およびシリコン層１０５の積層体からなる構成としてもよい。図７は、本実施形態に係る半導体装置１１０の構成を模式的に示す断面図である。
図７に示した半導体装置１１０の基本構成は第一の実施形態に記載の半導体装置１００（図１）と同様であるが、絶縁膜１０７が設けられておらず、第二の半導体素子１１１は配線体１０１のシリコン層１０５の表面に電極１１５およびアンダーフィル樹脂１２７を介して接続されている点が異なる。また、半導体装置１１０において、導体ヴィア１０９は、シリコン層１０５を貫通し配線層１０３中の配線に電気的に接続されている。
半導体装置１１０は、図２（ｂ）、図２（ｃ）、図３（ａ）〜図３（ｃ）、および図４（ａ）〜図４（ｃ）を用いて前述した工程を用いて製造することができる。まず、シリコン基板１３３に導体ヴィア１０９を形成し、導体ヴィア１０９の形成面に配線層１０３を形成する。そして、第一の実施形態の場合と同様にして第一の半導体素子１１３および第二の半導体素子１１１を配線体１０１に接合する。なお、半導体装置１１０の製造においては、シリコン基板１３３を裏面から薄化し、除去せずに所定の厚さのシリコン基板１３３をシリコン層１０５として残存させる。
図７に示した半導体装置１１０においても、配線層１０３および支持層であるシリコン層１０５がこの順に積層された構成の配線体１０１を備えているため、第一の半導体素子１１３および第二の半導体素子１１１の接合時の熱膨張率差が小さい構成となっている。このため、これらの接続信頼性を充分に確保するとともに、接続する導体ヴィア１０９の間隔を充分に小さくすることができる。
また、半導体装置１１０においては、バルクのシリコン基板１３３が利用可能であり、シリコン基板１３３の研削厚をコントロールすることにより所定の厚さのシリコン層１０５を有する配線体１０１を設けることができる。このため、ＳＯＩ基板１２９を用いる必要がなく、装置構成を簡素化することができる。
なお、半導体装置１１０においては、導体ヴィア１０９の周囲におけるシリコン層１０５の表面が絶縁される。これにより、第二の半導体素子１１１の電極間の絶縁性が確保される。図７では、絶縁性のアンダーフィル樹脂１２５をシリコン層１０５と第二の半導体素子１１１との間に埋設することより、導体ヴィア１０９の周囲が絶縁された構造となっている。
（第三の実施形態）
以上の実施形態に記載の半導体装置において、配線体１０１が配線層１０３のみから構成されていてもよい。図８は、本実施形態に係る半導体装置１２０の構成を模式的に示す断面図である。
図８に示した半導体装置１２０の基本構成は第一の実施形態に記載の半導体装置１００（図１）と同様であるが、配線体１０１が配線層１０３のみからなり、第一の半導体素子１１３および第二の半導体素子１１１が配線層１０３の異なる面に対向して設けられている点が異なる。また、第二の半導体素子１１１が配線層１０３の表面に電極１１５およびアンダーフィル樹脂１２７を介して接続されている点が異なる。
半導体装置１２０において、配線層１０３からなる配線体１０１は、たとえば以下の方法により製造することができる。図９（ａ）〜図９（ｃ）および図１０（ａ）〜図１０（ｃ）は、配線層１０３の作製工程を模式的に示す断面図である。
まず、シリコン基板１３３の表面に、スパッタ法などを用いて金属のシード層１３７を形成する（図９（ａ））。シード層１３７は、たとえばＮｉとすることができる。次に、シード層１３７上に配線形成位置を露出させるレジストパターンを形成し、シード層１３７の露出部を起点として所定のパターンの接続電極１３９を形成する（図９（ｂ））。接続電極１３９は、後述する絶縁樹脂膜１４１の下面側の電極である。接続電極１３９は、外部引き出し電極として用いることができる。接続電極１３９は、たとえば電解めっき法により形成することができる。
接続電極１３９の材料は、Ｃｕ、Ａｌ、Ａｕ、Ｎｉ、Ｗ等の金属や合金、メタルシリサイド、またはポリシリコンなどの各種導電性材料で形成することができ、単層構造の他、半田の拡散防止層や電極強度の補強層を含む積層構造とすることもできる。積層構造の電極としては、下端側からＡｕ、Ｎｉ、Ｃｕがこの順で積層された電極（Ａｕ／Ｎｉ／Ｃｕ電極）、下端側からＮｉ、Ａｕ、Ｎｉ、Ｃｕがこの順で積層された電極（Ｎｉ／Ａｕ／Ｎｉ／Ｃｕ電極）、このＮｉ／Ａｕ／Ｎｉ／Ｃｕ電極から最下端層のＮｉ層が除去されたＡｕ／Ｎｉ／Ｃｕ電極、下端側からＣｕ、Ａｇ、Ｃｕがこの順で積層された電極（Ｃｕ／Ａｇ／Ｃｕ電極）を挙げることができる。上記電極において、中間のＮｉ層は半田の拡散防止層として機能する。また、Ｃｕ／Ａｇ／Ｃｕ電極において、Ａｇ層は電極の強度を向上する補強層として機能する。
次に、接続電極１３９の形成面の全面に絶縁樹脂膜１４１を設け、接続電極１３９を絶縁樹脂で埋め込む（図９（ｃ））。絶縁樹脂膜１４１は、たとえばラミネートフィルム状の絶縁樹脂シートを接合する方法や、スピンコート法等により形成することができる。そして、絶縁樹脂膜１４１の所定の位置にレーザー光を照射し、レーザーヴィアすなわち開口部１４３を設ける（図１０（ａ））。また、絶縁樹脂膜１４１に感光性樹脂を用い、フォトリソグラフィー法により開口部１４３を形成してもよい。
その後、開口部１４３をＣｕ等の所定の金属膜で埋めこみ、ヴィアプラグ１４５とする（図１０（ｂ））。そして、ヴィアプラグ１４５に接続し、所定のパターンを有する配線１４７を絶縁樹脂膜１４１上に形成する（図１０（ｃ））。配線１４７の材料は、たとえばＣｕ等の金属とする。そして、配線１４７の表面に、上層からＡｕ／Ｎｉからなるめっき層（不図示）を形成する。以上の工程により、シリコン基板１３３上に多層の配線層１０３が形成される。
なお、ヴィアプラグ１４５の平面配置に特に制限はなく、半導体装置１２０の設計に応じて適宜選択することができる。たとえば、ヴィアプラグ１４５を正方格子状に配置したり、千鳥配置等の斜格子状に配置したりすることができる。
図８に示した半導体装置１２０は、以上の方法でシリコン基板１３３上に配線層１０３を作製した後、第二の実施形態に記載の半導体装置１１０（図７）の製造工程を用いて製造することができる。ここで、第二の実施形態においては配線体１０１がシリコン層１０５を有する構成であったため、シリコン基板１３３を薄化したが、本実施形態に係る半導体装置１２０はシリコン層１０５を有しない構成であるため、第一の半導体素子１１３を接合した後、第一の実施形態の場合と同様にシリコン基板１３３を除去する。そして、配線体１０１に第二の半導体素子１１１を接合する
こうして得られる半導体装置１２０（図８、図１０（ｃ））において、接続電極１３９は、絶縁樹脂膜１４１の第二の半導体素子１１１の側に設けられる。接続電極１３９は、第二の半導体素子１１１を第一の半導体素子１１３に接続するための素子接続電極と、第二の半導体素子１１１を外部に接続するための外部接続電極とを含む。接続電極１３９がこれらのいずれである場合においても、接続電極１３９の側面全面が絶縁樹脂膜１４１中に埋設されるとともに、接続電極１３９の絶縁樹脂１１９と反対側の面の全体が絶縁樹脂膜１４１から露出し、この面では接続電極１３９が絶縁樹脂膜１４１に接していない構成となっている。
これにより、接続電極１３９の高密度配置が可能となる。また、接続電極１３９の側面外周を確実に絶縁することができる。また、配線層１０３の第二の半導体素子１１１の側の面を平坦面としつつ、電極端子１２３を所定の領域に確実に設け、電極端子１２３の周囲を確実に絶縁することが可能となる。
また、接続電極１３９を外部接続電極とする場合、従来のワイヤボンディング形式の接続に対し、高密度かつ短い接続距離での接続が可能となる。
なお、半導体装置１２０において、接続電極１３９は、複数の導電部材が接合されて構成されていてもよい。また、接続電極１３９の絶縁樹脂膜１４１からの露出面は平坦面でなくてもよい。たとえば、接続電極１３９の露出面が絶縁樹脂膜１４１の表面から凸状にはりだした曲面であってもよい。また、接続電極１３９は、絶縁樹脂膜１４１からの露出面にバンプ電極が接合されていてもよい。
接続電極１３９の絶縁樹脂膜１４１からの露出面を曲面とすることにより、接続電極１３９を他の接続部材に接合するのに充分な高さが確保される。こうした構成は、たとえば接続電極１３９の露出面に、無電解めっき法などにより曲面状の電極を形成することにより得られる。
また、図８に示した半導体装置１２０は、バルクのシリコン基板１３３を利用して製造することが可能である。このため、低コストで高密度な配線構造により第一の半導体素子１１３と第二の半導体素子１１１とを接続することができる。また、配線体１０１が配線層１０３からなるため、簡素な構成である。このため、製造工程を簡素化し、製造コストの低減が可能である。
第一の半導体素子１１３および第二の半導体素子１１１は、線膨張係数が０．５ｐｐｍ／℃以上５ｐｐｍ／℃以下の基板を有する構成とした場合、シリコン基板１３３との熱膨張係数の差を小さくすることができるため、配線体１０１と第一の半導体素子１１３および第二の半導体素子１１１との接続信頼性を向上させることができる。また、第一の半導体素子１１３および第二の半導体素子１１１の基板の種類に応じて、バルクのシリコン基板１３３に代えて、これらの半導体素子の基板との線膨張係数差の小さい材料を用いて半導体装置１２０を製造してもよい。
また、第一の半導体素子１１３および第二の半導体素子１１１が、シリコン基板を有する素子であってもよく、この場合、バルクのシリコン基板１３３を用いることによる効果が顕著に発揮される。このため、第一の半導体素子１１３と第二の半導体素子１１１とを接続する導体ヴィア１０９を高密度で設け、これらの半導体素子間を高密度で接続することが可能となる。
また、配線層１０３中の接続電極１３９およびヴィアプラグ１４５の側面は絶縁樹脂膜１４１に覆われているため、接続電極１３９の端面に電極１１５または電極１１７として半田バンプを接続する場合、半田の流動による接続不良を抑制することができる。
また、半導体装置１２０は、配線体１０１の両面に半導体素子が接合されるため、対称性が高い構成である。このため、第二の半導体素子１１１と第一の半導体素子１１３との接続信頼性を充分に確保することが可能となる。
また、第一の半導体素子１１３の配線層１０３の側の面と、第二の半導体素子１１１の配線層１０３の側の面とが、配線層１０３の面に略垂直に一直線に接続されている。このため、接続距離を短縮し、安定的な接続が確保された構成となっている。なお、配線体１０１の内部で水平方向に延在する配線を介さずに接続されていれば、半導体素子間の接続が完全に垂直でなくてもよい。また、本実施形態において、配線体１０１の面に垂直方向に設けられた導電部材すなわちヴィアプラグ１４５の最小間隔をたとえば５０μｍ以下と高密度化することができる。
本実施形態において、配線層１０３からなる配線体１０１を有する半導体装置は、以下の構成としてもよい。図３１は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図３１に示した半導体装置１５０の基本構成は図８に示した半導体装置１２０と同様であるが、絶縁樹脂１１９中を貫通する導体スルーホール１２１を有さず、配線体１０１の第二の半導体素子１１１の側の面に接して設けられ、配線体１０１中の配線に接続した電極端子１２３を有する点が異なる。
半導体装置１５０は、図８に示した半導体装置１２０と同様に、平板状の絶縁樹脂膜１４１およびこれを貫通する導電体を有するため、第一の半導体素子１１３と第二の半導体素子１１１とを高密度で確実に接続することができる。また、絶縁樹脂１１９中に導体スルーホール１２１を設ける工程を設けることなく製造可能であるため、製造プロセスを簡素化可能な構成となっている。
図３２および図３３は、図３１に示した半導体装置１５０の配線層１０３の構成を詳細に示した断面図である。
図３２に示した半導体装置では、配線層１０３が、ヴィアプラグ１４５およびパッド１７５が設けられた層と配線１４７が設けられた層との二層構造となっている場合を例示している。なお、ヴィアプラグ１４５およびパッド１７５が設けられた層には、ヴィアプラグ１４５およびパッド１７５以外の所定の配線が形成されていてもよい。
図３２において、電極端子１２３は、配線１４７に接合されている。また、配線１４７は、所定のヴィアプラグ１４５またはパッド１７５に接合されている
ヴィアプラグ１４５およびパッド１７５は、絶縁樹脂膜１４１の第二の半導体素子１１１に設けられた接続電極である。これらは、前述した図１０（ｃ）における接続電極１３９に相当する。これらの接続電極の側面全面が絶縁樹脂膜１４１中に埋設されるとともに、接続電極の絶縁樹脂１１９と反対側の面が全面絶縁樹脂膜１４１から露出し、この面では接続電極が絶縁樹脂膜１４１に接していない構成となっている。これにより、配線層１０３を平坦面としつつ、電極端子１２３を所定の領域に選択的に設けることが可能となる。
なお、図３２において、ヴィアプラグ１４５は第二の半導体素子１１１との素子接続電極であり、パッド１７５は電極端子１２３に接続する外部引き出しパッド、すなわち外部接続電極である。
配線１４７は、絶縁樹脂膜１４１第一の半導体素子１１３の接続面上に設けられている。配線１４７の側面および絶縁樹脂１１９の側の面は、絶縁樹脂膜１４１に埋設されておらず、絶縁樹脂膜１４１から露出している。また、露出部分は絶縁樹脂１１９中に埋設されている。これにより、配線層１０３の強度が充分に確保されている。
なお、図３２において、第一の半導体素子１１３をメモリチップとし、第二の半導体素子１１１をロジックチップとしてもよい。このとき、図３１における電極１１５として、第二の半導体素子１１１を第一の半導体素子１１３に接続させるメモリ通信用電極１７９および第二の半導体素子１１１を電極端子１２３に接続させる外部入出力用電極１８３を設けることができる。また、図３１における電極１１７として、第一の半導体素子１１３を第二の半導体素子１１１に接続させるメモリ電極１８１を設けることができる。
また、図３３に示した半導体装置の基本構成は図３２と同様であるが、図３２と異なり、ヴィアプラグ１４５とパッド１７５とが異なる層に設けられている。このため、パッド１７５の層すなわち接続電極１３９の層、ヴィアプラグ１４５の層、および配線１４７の層がこの順に積層された配線層１０３は、図３２よりも一層多い三層構造となっている。この構成では、接続電極１３９を有する層が一つの面が絶縁樹脂膜１４１から露出した接続電極の層となっている。接続電極１３９の一部は第二の半導体素子１１１に接続する素子接続電極であり、他の一部は電極端子１２３に接続するパッド１７５である。
また、図３３において、第二の半導体素子１１１をメモリチップとし、第一の半導体素子１１３をロジックチップとしてもよい。このとき、図３２の場合とは逆に、図３１の電極１１５としてメモリ電極１８１を設け、図３１の電極１１７としてメモリ通信用電極１７９および外部入出力用電極１８３を設けることができる。
なお、図３１に示した半導体装置１５０において、配線層１０３の構成および積層数は図３２および図３３に示した態様に限られず、装置構成に応じて適宜設定することができる。また、図３２および図３３に示した半導体装置における配線層１０３は、たとえば第七の実施形態にて後述する方法により製造することができる。
さらに、本実施形態に係る半導体装置は、他の半導体装置と積層接続して用いることもできる。図３４および図３５は、こうした半導体装置の構成を模式的に示す断面図である。
図３４は、図８に示した半導体装置１２０を他の半導体装置１８５と接続した構成を示す図である。半導体装置１２０と半導体装置１８５とは、半導体装置１８５に設けられた電極端子および半導体装置１２０に設けられた導体スルーホール１２１を介して接続されている。
また、図３５は、図３１に示した半導体装置１５０を他の半導体装置１８７と接続した構成を示す図である。半導体装置１５０と半導体装置１８７とは、半導体装置１５０に設けられた電極端子１２３および半導体装置１８７に設けられた導体スルーホールを介して接続されている。
なお、本実施形態において、配線層１０３からなる配線体１０１の構成を第七の実施形態において後述する構成としてもよい。また、第七の実施形態に記載の半導体装置に本実施形態の構成を適用することもできる。
（第四の実施形態）
第一の実施形態に記載の半導体装置１００において、配線体１０１の配線層１０３の側に接合された第一の半導体素子１１３が、複数の半導体素子の積層体であってもよい。図１１は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図１１に示した半導体装置の基本構成は第一の実施形態に記載の半導体装置１００（図１）と同様であるが、第一の半導体素子１１３に代えて複数の半導体素子１４９が面の法線に沿って積層された構成である点が異なる。
図１１に示した半導体装置において、配線体１０１の配線層１０３の面に、アンダーフィル樹脂１２７、半導体素子１４９、アンダーフィル樹脂１２７、半導体素子１４９、・・・、アンダーフィル樹脂１２７、半導体素子１４９が繰り返し設けられた構成によって複数の半導体素子１４９が積層されている。それぞれの半導体素子１４９には、当該半導体素子１４９を貫通する導体スルーホール１５１が設けられている。また、それぞれのアンダーフィル樹脂１２７には隣接する二つの半導体素子１４９間を接続する電極１１７が設けられている。
図１１に示した半導体装置は、絶縁樹脂１１９の形成面側に複数の積層された半導体素子１４９が接続され、積層された半導体素子１４９間が、半導体素子１４９を貫通する導体スルーホール１５１を介して電気的に接続されている構成になっている。具体的には、複数の半導体素子１４９は、配線層１０３に接続する電極１１７、導体スルーホール１５１、電極１１７、導体スルーホール１５１、・・・、電極１１７という電極１１７と導体スルーホール１５１の繰り返し構造により配線体１０１に電気的に接続される。電極１１７と導体スルーホール１５１との繰り返し構造は、配線体１０１の表面に対する法線方向に略一直線上に形成されている。このため、図１１に示した半導体装置は、半導体素子１４９間の接続距離が短く、接続信頼性に優れた構成となっている。
また、図１１では、配線層１０３の側に半導体素子１４９の積層体が配置されたが、配線体１０１の絶縁膜１０７の側の面に接続される第二の半導体素子１１１が複数の半導体素子の積層構造を有していてもよい。図１２は、こうした半導体素子の構成を模式的に示す断面図である。図１２に示した半導体装置の基本構成は第一の実施形態に記載の半導体装置１００（図１）と同様であるが、第二の半導体素子１１１に代えて複数の半導体素子１４９が面の法線に沿って積層された構成である点が異なる。
図１２に示した半導体装置において、配線体１０１の絶縁膜１０７の面に、アンダーフィル樹脂１２５、半導体素子１４９、アンダーフィル樹脂１２５、半導体素子１４９、・・・、アンダーフィル樹脂１２５、半導体素子１４９が繰り返し設けられた構成によって複数の半導体素子１４９が積層されている。それぞれの半導体素子１４９には、当該半導体素子１４９を貫通する導体スルーホール１５１が設けられている。また、それぞれのアンダーフィル樹脂１２５には隣接する二つの半導体素子１４９を接続する電極１１５が設けられている。
また、複数の半導体素子１４９は、絶縁膜１０７に接続する電極１１５、導体スルーホール１５１、電極１１５、導体スルーホール１５１、・・・、電極１１５という電極１１５と導体スルーホール１５１の繰り返し構造により配線体１０１に電気的に接続される。電極１１５と導体スルーホール１５１との繰り返し構造は、配線体１０１の表面に対する法線方向に略一直線上に形成されている。このため、図１２に示した半導体装置も、図１１に示した半導体素子の場合と同様に、半導体素子１４９間の接続距離が短く、接続信頼性に優れた構成となっている。
なお、第一の半導体素子１１３または第二の半導体素子１１１が複数の半導体素子１４９の積層体からなる構成は、第二および第三の実施形態に記載の配線体１０１の構成に適用することもできる。
また、本実施形態および積層された半導体素子１４９を有する他の実施形態の半導体装置において、積層された半導体素子１４９は、積層メモリモジュールとすることができる。これにより、メモリ容量を増加させつつ、ロジック部等を有する第二の半導体素子１１１との良好な電気的接続を得ることができる。
（第五の実施形態）
以上の実施形態に記載の半導体装置において、配線体１０１の一つの面に複数の半導体素子が平面配置されていてもよい。以下、第四の実施形態に記載の半導体装置（図１１）の場合を例に説明する。図１３は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。
図１３に示した半導体装置の基本構成は図１１に示した半導体装置の構成と同様に、配線体１０１の絶縁樹脂１１９形成面側、すなわち配線層１０３側の面に、複数の積層された半導体素子１４９が接続され、積層された半導体素子１４９間が、半導体素子１４９を貫通する導体スルーホール１５１および電極１１７を介して電気的に接続されている。また、図１３に示した半導体装置では、図１１に示した半導体装置と異なり、配線体１０１の絶縁樹脂１１９形成面に対向する面、すなわち絶縁膜１０７側の面に、複数の第二の半導体素子１１１が配設されている点が異なる。
図１３に示した半導体装置においては、複数の第二の半導体素子１１１が同一平面に配置されて、これらが電極１１７および導体ヴィア１０９を介して配線層１０３に接続する構成となっている。このため、複数の第二の半導体素子１１１と配線層１０３との接続距離をそろえ、これらを短縮することができる。よって、複数の第二の半導体素子１１１と半導体素子１４９との接続信頼性に優れた構成となっている。また、シリコン層１０５に形成する導体ヴィア１０９を高密度化することが可能であるため、第二の半導体素子１１１を高密度で確実に配線層１０３に接続することができる。
（第六の実施形態）
以上の実施形態に記載の半導体装置において、配線体１０１中に設けられている導体ヴィア１０９を導体ワイヤとの接続部材として利用することもできる。また、配線体１０１の絶縁樹脂１１９形成面と対向する面に接着材により積層された複数の半導体素子が接続され、そのうち少なくとも１つの半導体素子が、ワイヤを介して、配線体１０１に電気的に接続された構成とすることができる。図１４は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。
図１４に示した半導体装置の基本構成は第一の実施形態に記載の半導体装置（図６）と同様であるが、第一の半導体素子１１３および第二の半導体素子１１１が設けられていない領域においても配線体１０１のシリコン層１０５および絶縁膜１０７を貫通する導体ヴィア１０９が設けられている点が異なる。
また、図１４に示した半導体装置においては、配線体１０１の絶縁樹脂１１９形成面と対向する面すなわち絶縁膜１０７の側の面に、接着剤１５３により積層された複数の第二の半導体素子１１１が接続されている。そして、少なくとも１つの第二の半導体素子１１１が、配線体１０１のシリコン層１０５と絶縁膜１０７を貫通する導体ヴィア１０９に接続して形成された導体パッド１５９に、導体パッド１５７および導体からなるワイヤ１５５を介して接続された構成となっている。導体パッド１５７は、たとえば無電解めっき法により形成することができる。
本実施形態では、導体ヴィア１０９を第一の半導体素子１１３および第二の半導体素子１１１の接合領域以外の絶縁樹脂１１９および絶縁樹脂１３５に封止された領域にも設けることにより、第二の半導体素子１１１とのワイヤボンディングに好適に利用することができる。このため、第二の半導体素子１１１と配線体１０１との電気的接続の設計の自由度の大きい構成となっている。
（第七の実施形態）
図１５（ａ）および図１５（ｂ）は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図１５（ａ）は、図１５（ｂ）に示した半導体装置のボンディング前の状態を示す図である。図１５（ａ）に示した半導体装置は、第三の実施形態に記載の配線層１０３からなる配線体１０１の一方の面に第一の半導体素子１１３が接合され、他方の面に第二の半導体素子１１１が配設された構成を有する。第一の半導体素子１１３は、配線体１０１上を覆う絶縁樹脂１１９中に埋設されている。なお、絶縁樹脂１１９を貫通する導体スルーホール１２１および導体スルーホール１２１に接続する電極端子１２３は、図１５（ａ）においては設けられていない。
図１５（ａ）に示した半導体装置は、チップ間が電気的に接続された半導体モジュールである。図１５（ｂ）に示したように、図１５（ａ）に示した半導体装置は、接着剤１５３によりヒートスプレッダ１７１の表面に接着される。半導体装置の側方においてヒートスプレッダ１７１の表面にサポートリング１６１およびＴＡＢテープ基板１６３がこの順に接着剤１５３により接着されている。ＴＡＢテープ基板１６３の表面には配線層１６５が設けられている。配線層１６５は、端部が配線層１０３に向かって引き出されたインナーリード１６９を有し、インナーリード１６９はインナーリード封止樹脂１６７により封止されている。そして、図１５（ａ）に示した半導体装置の外部に引き出された配線層１０３からなる配線体１０１は、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）技術によりインナーリード１６９を介してＴＡＢテープ基板１６３上の配線層１６５に接続されている。
このように、配線層１０３を有する半導体装置は、ＴＡＢ接続型の装置に適用することもできる。ＴＡＢ技術を用いてインナーリードを接続することにより、半導体装置の設計の自由度をさらに増すことができる。
なお、本実施形態および配線層１０３からなる配線体１０１を有する他の実施形態に係る半導体装置において、配線体１０１の両面に第一の半導体素子１１３および第二の半導体素子１１１が接合された半導体モジュールの構成は、たとえば以下のようにすることができる。図１６は、本実施形態に係る半導体モジュールの構成を模式的に示す断面図である。
図１６に示した半導体モジュールは、図３２に示した配線層１０３と同様の基本構成を有する配線体１０１を備える。接続電極であるヴィアプラグ１４５と外部引き出し用のパッド１７５とが同層に設けられている。また、これらと同層に樹脂止めパターン１７７が設けられている。樹脂止めパターン１７７は、ヴィアプラグ１４５やパッド１７５と同じ材料で同一工程により形成することができる。
パッド１７５は、第一の半導体素子１１３および第二の半導体素子１１１の形成領域の側方における配線層１０３に設けられている。また、樹脂止めパターン１７７は、アンダーフィル樹脂１２５およびアンダーフィル樹脂１２７の形成領域の近傍において、これらのアンダーフィル樹脂の形成領域の側方に設けられている。
また、絶縁樹脂１１９の形成面と反対側の面に接続された第二の半導体素子１１１（ロジックＬＳＩチップ）は、外部入出力用電極１８３、ヴィアプラグ１４５および配線１４７を介して配線１４７に接続されている。また、第二の半導体素子１１１は、メモリ通信用電極１７９が、ヴィアプラグ１４５、配線１４７およびメモリ電極１８１を介して配線層１０３の反対面に接続された第一の半導体素子１１３（メモリＬＳＩチップ）と接続されている。
図１６に示した半導体モジュールは、たとえば第三の実施形態に記載の方法（図９（ａ）〜図９（ｃ）、図１０（ａ）〜図１０（ｃ））を用いて作製することができる。また、以下の方法により作製してもよい。図２１（ａ）〜図２１（ｃ）、図２２（ａ）〜図２２（ｃ）、および図２３は、図１６に示した半導体モジュールの別の製造工程を模式的に示す断面図である。
まず、シリコン基板１３３の表面に、スパッタ法などを用いて金属のシード層１３７を形成する（図２１（ａ））。シード層１３７は、たとえばＣｕやＮｉ等とすることができる。次に、シリコン基板１３３におけるシード層１３７の形成面の全面に絶縁樹脂膜１４１を設け、絶縁樹脂膜１４１の所定の位置にレーザー光を照射し、レーザーヴィアすなわち開口部１４３を設ける（図２１（ｂ））。
その後、開口部１４３をＣｕ等の所定の金属膜で埋めこみ、ヴィアプラグ１４５等の接続電極とする（図２１（ｃ））。接続電極の材料は、Ｃｕ、Ｎｉ、Ａｕ、Ｗ等の金属または合金等の導電材料とすることができる。さらに具体的には、接続電極を、上からＣｕ／Ｎｉ／Ａｕ／Ｎｉの４層構造とすることができる。また、上からＣｕ／Ｎｉ／Ａｕの３層構造とすることもできる。
そして、接続電極に接続し、所定のパターンを有する配線１４７を絶縁樹脂膜１４１上に形成する（図２２（ａ））。配線１４７の材料は、たとえばＣｕ等の金属とする。そして、配線１４７の表面に、上層からＡｕ／Ｎｉからなるめっき層（不図示）を形成する。以上の工程により、シリコン基板１３３上に配線層１０３が形成される。
次に、第二の実施形態に記載の半導体装置１１０（図７）の製造工程を用いて第一の半導体素子１１３を配線体１０１の表面に接続する。第一の半導体素子１１３のメモリ電極１８１と配線層１０３の配線１４７とを接合させて、第一の半導体素子１１３と配線層１０３との間にアンダーフィル樹脂１２７を充填する（図２２（ｂ））。そして、配線層１０３の表面全面に絶縁樹脂１１９を成形し、第一の半導体素子１１３をモールド封入する（図２２（ｃ））。
そして、裏面研削等により、シリコン基板１３３を除去し、シード層１３７およびＮｉ層をエッチング除去する。さらに、絶縁樹脂１１９の一部を研削し、ヴィアプラグ１４５の表面を露出させる（図２３）。そして、配線体１０１の面に第一の半導体素子１１３に対向させて第二の半導体素子１１１を接続する。こうして、図１６に示した半導体モジュールが得られる。
また、図２４は、図１６に示した半導体モジュールの変形例である。図２４に示した半導体モジュールの基本構成は図１６と同様であるが、配線体１０１への第二の半導体素子１１１および第一の半導体素子１１３の接合面が反転している。この構成では、たとえば、第一の半導体素子１１３をロジックＬＳＩチップとし、第二の半導体素子１１１をメモリチップとすることができる。
また、本実施形態において、配線層１０３からなる配線体１０１を有する半導体モジュールの構成は、図２５または図２９に示す構成としてもよい。図２５および図２９は、本実施形態に係る半導体モジュールの構成を模式的に示す断面図である。図２５および図２９に示した半導体モジュールは、それぞれ基本構成を図１６および図２４に示した半導体モジュールと同様としているが、配線層１０３が、接続電極１３９の形成層、ヴィアプラグ１４５の形成層、および配線１４７の形成層の三層の積層構造となっている点が異なる。接続電極１３９の一部は素子接続電極であり、他の一部は外部接続電極であるパッド１７５となっている。
また、図２５に示した構成では、たとえば、第一の半導体素子１１３をメモリチップとし、第二の半導体素子１１１をロジックＬＳＩチップとすることができる。また、図２９に示した半導体モジュールの基本構成は図２５と同様であるが、配線体１０１への第二の半導体素子１１１および第一の半導体素子１１３の接合面が反転している。この構成では、たとえば、第一の半導体素子１１３をロジックＬＳＩチップとし、第二の半導体素子１１１をメモリチップとすることができる。
図２５に示した半導体モジュールは、たとえば次のようにして作製される。図２６（ａ）〜図２６（ｃ）、図２７（ａ）〜図２７（ｃ）および図２８（ａ）〜図２８（ｂ）は、図２５に示した半導体モジュールの製造工程を模式的に示す断面図である。
まず、シリコン基板１３３の表面に、スパッタ法などを用いて金属のシード層１３７を形成する（図２６（ａ））。次に、シード層１３７上に配線形成位置を露出させるレジストパターンを形成し、シード層１３７の露出部を起点として所定のパターンの接続電極１３９を形成する（図２６（ｂ））。
次に、接続電極１３９の形成面の全面に絶縁樹脂膜１４１を設け、接続電極１３９を絶縁樹脂で埋め込む（図２６（ｃ））。絶縁樹脂膜１４１は、たとえばラミネートフィルム状の絶縁樹脂シートを接合する方法や、スピンコート法等により形成することができる。シリコン基板１３３におけるシード層１３７の形成面の全面に絶縁樹脂膜１４１を設け、絶縁樹脂膜１４１の所定の位置にレーザー光を照射し、レーザーヴィアすなわち開口部１４３を設ける（図２６（ｃ））。
その後、開口部１４３をＣｕ等の所定の金属膜で埋めこみ、ヴィアプラグ１４５とする（図２７（ａ））。ヴィアプラグ１４５の材料は、たとえばＣｕ等の金属とすることができる。また、ヴィアプラグ１４５は、たとえばめっき法により形成することができる。
そして、ヴィアプラグ１４５に接続し、所定のパターンを有する配線１４７を絶縁樹脂膜１４１上に形成する（図２７（ｂ））。配線１４７の材料は、たとえばＣｕ等の金属とする。そして、配線１４７の表面に、上層からＡｕ／Ｎｉからなるめっき層（不図示）を形成する。以上の工程により、シリコン基板１３３上に配線層１０３が形成される。
次に、第二の実施形態に記載の半導体装置１１０（図７）の製造工程を用いて第一の半導体素子１１３を配線体１０１の表面に接続する。第一の半導体素子１１３のメモリ電極１８１と配線層１０３の配線１４７とを接合させて、第一の半導体素子１１３と配線層１０３との間にアンダーフィル樹脂１２７を充填する（図２７（ｃ））。そして、配線層１０３の表面全面に絶縁樹脂１１９を成形し、第一の半導体素子１１３をモールド封入する（図２８（ａ））。そして、裏面研削等により、シリコン基板１３３を除去し、シード層１３７およびＮｉ層をエッチング除去し、ヴィアプラグ１４５の表面を露出させる（図２８（ｂ））。そして、配線体１０１の面に第一の半導体素子１１３に対向させて第二の半導体素子１１１を接続する。こうして、図２５に示した半導体モジュールが得られる。
なお、こうした半導体モジュールは、配線層１０３からなる配線体１０１を有する半導体装置だけでなく、たとえば第六の実施形態に記載の半導体装置（図１４）等に適用することも可能である。
（第八の実施形態）
図１７（ａ）および図１７（ｂ）は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図１７（ａ）に示した半導体装置は、配線層１０３からなる平板状の配線体と、配線層１０３の一方の面に設けられた第一の半導体素子と、一方の面および第一の半導体素子の側面を被覆する絶縁樹脂１１９と、絶縁樹脂１１９を貫通する導体スルーホール１２１と、配線層１０３の他方の面に設けられた第二の半導体素子１１１と、を有する。
そして、第一の半導体素子は、複数の半導体素子１４９が面に垂直な方向に沿って積層された積層体であり、配線１４７において最も配線体１０１から遠い側に設けられた電極１１７と、第一の半導体素子１１３の配線層１０３の側の面に設けられた電極１１５とが、平面視において一致している構成なっている。
なお、本実施形態においても、配線層１０３は、平板状の絶縁樹脂膜１４１（図１７（ａ）では不図示）と、絶縁体を貫通する導電体と、を有し、導電体を介して複数の半導体素子１４９と第二の半導体素子１１１とを電気的に接続する。
図１７（ａ）に示した半導体モジュールは、図１７（ｂ）に示したように、配線層１０３中に配線に接続する導体パッド１５７および導体パッド１５７に接続しているワイヤ１５５により配線基板１７３に接続され、半導体モジュールとワイヤ１５５とが絶縁樹脂１３５により封止されている。
次に、図１７（ａ）に示した半導体モジュールの製造方法を説明する。図１８（ａ）〜図１８（ｃ）および図１９（ａ）、図１９（ｂ）は、図１７に示した半導体装置の製造工程を説明する断面図である。
まず、図１８（ａ）に示したシリコン基板１３３上に配線層１０３を形成する（図１８（ｂ））。配線層１０３の形成方法は、たとえば第三の実施形態または第七の実施形態に記載の方法とすることができる。次に、あらかじめ一方の面に電極１１７を形成した半導体素子１４９を配線層１０３上の配線に接合する。そして、半導体素子１４９と電極１１７との間にアンダーフィル樹脂１２７を充填する。これを繰り返すことにより、所定の数の半導体素子１４９が配線層１０３上に積層される（図１８（ｃ））。
次に、配線層１０３の半導体素子１４９が積層された側の面を絶縁樹脂１３５で被覆する。このとき、半導体素子１４９を絶縁樹脂１３５中に埋設させる（図１９（ａ））。そして、裏面研削等の方法により、シリコン基板１３３を裏面側から除去する（図１９（ｂ））。そして、シリコン基板１３３の除去により露出した配線層１０３の表面に第二の半導体素子１１１を接合する。これにより、図１７（ａ）に示した半導体モジュールが得られる。
図１７（ｂ）に示した半導体装置は、以上の工程で得られた半導体モジュールを、配線基板１７３の表面に接着し、ワイヤ１５５によるボンディングおよび絶縁樹脂１３５による封止を行う。そして、電極端子１２３の形成を行うことにより得ることができる。
図１７（ａ）および図１７（ｂ）に示した半導体装置は、第二の半導体素子１１１と半導体素子１４９とが配線体１０１の主面の法線方向に一直線に導電部材が設けられて第二の半導体素子１１１と半導体素子１４９とが接続された構成となっている。このため、第二の半導体素子１１１と半導体素子１４９との接続距離を短くしつつ、導電部材を高密度に配置することができる。このため、第二の半導体素子１１１と半導体素子１４９との間の信号処理速度を向上することができる。
また、図２０（ａ）および図２０（ｂ）は、それぞれ図１７（ａ）および図１７（ｂ）に示した半導体装置において、配線体１０１が絶縁膜１０７、シリコン層１０５および配線層１０３の積層体であるとともに、半導体素子１４９の積層体にかえて一つの第一の半導体素子１１３を配線層１０３の一方の面に接合した構成の半導体装置を模式的に示す断面図である。
図２０（ｂ）に示したように、この半導体装置は、シリコン層１０５および絶縁膜１０７を貫通する導体ヴィア１０９に接続して形成された導体パッド１５７を有する半導体モジュール（図２０（ａ））を、配線基板１７３に接着剤１５３を介して搭載している。そして、導体パッド１５７と配線基板１７３とをワイヤ１５５により電気的に接続するとともに、半導体モジュールとワイヤ１５５を絶縁樹脂１３５により封止した構成になっている。
また、図３０は、図２０（ｂ）に示した半導体装置に配線層１０３からなる配線体１０１を有する半導体モジュールを適用した例を示す断面図である。なお、図３０では、第一の半導体素子１１３が絶縁樹脂１１９から露出せずに埋設された構成となっている。
図３０においては、接続電極１３９に導体パッド１５７を接合し、導体パッド１５７と配線基板１７３との間をワイヤ１５５で接続することにより、配線層１０３を介して配線基板１７３と第一の半導体素子１１３および第二の半導体素子１１１とが電気的に接続されている。この構成において、絶縁樹脂１１９と配線基板１７３とを接続する接着剤１５３は、たとえばＡｇペーストとすることができる。なお、図３０において、接続電極１３９の一部はヴィアプラグ１４５となっている。
図３０に示した半導体装置では、配線体１０１と配線基板１７３とを確実に接続しつつ、第二の半導体素子１１１と第一の半導体素子１１３とを短距離で高密度に接続されるため、動作特性に優れた構成となっている。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、以上の実施形態に記載の半導体装置において、配線体１０１の構成は第一の実施形態〜第三の実施形態のいずれかに記載された構成を適宜選択して用いることができる。
１００ 半導体装置
１０１ 配線体
１０３ 配線層
１０５ シリコン層
１０７ 絶縁膜
１０９ 導体ヴィア
１１０ 半導体装置
１１１ 半導体素子
１１３ 半導体素子
１１５ 電極
１１７ 電極
１１９ 絶縁樹脂
１２０ 半導体装置
１２１ 導体スルーホール
１２３ 電極端子
１２５ アンダーフィル樹脂
１２７ アンダーフィル樹脂
１２９ 基板
１３１ 導体ポスト
１３３ シリコン基板
１３５ 絶縁樹脂
１３７ シード層
１３９ 接続電極
１４１ 絶縁樹脂膜
１４３ 開口部
１４５ ヴィアプラグ
１４７ 配線
１４９ 半導体素子
１５０ 半導体装置
１５１ 導体スルーホール
１５３ 接着剤
１５５ ワイヤ
１５７ 導体パッド
１５９ 導体パッド
１６１ サポートリング
１６３ テープ基板
１６５ 配線層
１６７ インナーリード封止樹脂
１６９ インナーリード
１７１ ヒートスプレッダ
１７３ 配線基板
１７５ パッド
１７７ 樹脂止めパターン
１７９ メモリ通信用電極
１８１ メモリ電極
１８３ 外部入出力用電極
１８５ 半導体装置
１８７ 半導体装置

Claims (8)

  1. 絶縁層、複数の電極、複数の貫通電極および複数の配線を有する平板状の配線体と、
    前記配線体上に搭載された第一の半導体素子と、
    前記配線体の前記第一の半導体素子が搭載された側とは反対側の面に搭載された第二の半導体素子と、
    を備え、
    前記複数の電極が、第一の電極群を含み、
    前記第一の電極群は、前記配線体の前記第二の半導体素子が搭載された側の面に露出していて、前記第二の半導体素子が搭載された側からの露出面で前記第二の半導体素子にそれぞれ接続されており、
    前記第一の半導体素子と前記第二の半導体素子とが、前記貫通電極を介して電気的に接続されており、
    前記配線体は、前記第一の電極群の露出面とは反対側の面に、前記第一の電極群に接続している前記複数の配線を備え、
    前記複数の貫通電極の各々は、
    前記配線体の前記第二の半導体素子が搭載された側の面に露出していて、前記第二の半導体素子が搭載された側の露出面から前記絶縁層の内部に延びる第一の接続電極と、
    前記絶縁層の内部で該第一の接続電極に接し、前記第一の半導体素子が搭載された側に向かって前記絶縁層内をさらに伸びて、前記配線体の前記第一の半導体素子が搭載された側の面に露出している第一のヴィアプラグと、
    を有し、
    前記第一の接続電極の前記露出面の幅が、前記第一のヴィアプラグの露出面の幅よりも大きく、
    前記第一の電極群は、前記配線体の前記第二の半導体素子が搭載された側の面に露出していて、前記第二の半導体素子が搭載された側の露出面から前記絶縁層の内部を伸びる第二の接続電極と、
    前記絶縁層の内部で該第二の接続電極に接し、前記第一の半導体素子が搭載された側に向かって前記絶縁層内を伸び、前記配線体の前記第一の半導体素子が搭載された側の面で前記配線に接続された第二のヴィアプラグと、
    を含み、
    前記第二の接続電極の前記露出面の幅が、前記第二のヴィアプラグの前記配線との接続面の幅よりも大きいことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記複数の電極が、第二の電極群を更に含み、
    前記第二の電極群は、前記複数の配線を介して前記第一の電極群にそれぞれ接続されているとともに前記配線体の前記第二の半導体素子が搭載された側の面に露出していることを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記配線体の前記第二の半導体素子が搭載された側の面に、前記第二の電極群に接続している外部接続端子をさらに備えることを特徴とする半導体装置。
  4. 請求項１乃至３いずれか一項に記載の半導体装置において、
    前記第一の半導体素子の側面を被覆する封止樹脂をさらに備えることを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記封止樹脂は、前記配線体の前記第一の半導体素子が搭載された側の全面を被覆することを特徴とする半導体装置。
  6. 請求項１乃至５いずれか一項に記載の半導体装置において、
    前記第一の半導体素子がメモリチップであり、前記第二の半導体素子がロジックチップであることを特徴とする半導体装置。
  7. 請求項１乃至６いずれか一項に記載の半導体装置において、
    前記第一のヴィアプラグが、最小間隔５０μｍ以下で配置されていることを特徴とする半導体装置。
  8. 請求項１乃至７いずれか一項に記載の半導体装置において、
    前記第一の半導体素子は、積層メモリモジュールであることを特徴とする半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9633923B2 (en) 2013-08-28 2017-04-25 Samsung Electro-Mechanics Co., Ltd. Electronic device module and manufacturing method thereof
US10991673B2 (en) 2018-01-04 2021-04-27 Kabushiki Kaisha Toshiba Electronic device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011121779A1 (ja) * 2010-03-31 2011-10-06 富士通株式会社 マルチチップモジュール、プリント配線基板ユニット、マルチチップモジュールの製造方法およびプリント配線基板ユニットの製造方法
KR101994715B1 (ko) * 2013-06-24 2019-07-01 삼성전기주식회사 전자 소자 모듈 제조 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0548001A (ja) * 1991-08-19 1993-02-26 Fujitsu Ltd 半導体集積回路の実装方法
JPH07176684A (ja) * 1993-12-17 1995-07-14 Interu Japan Kk 半導体装置
JP3490303B2 (ja) * 1997-09-16 2004-01-26 松下電器産業株式会社 半導体装置の実装体
JP2001177049A (ja) * 1999-12-20 2001-06-29 Toshiba Corp 半導体装置及びｉｃカード
JP4701506B2 (ja) * 2000-09-14 2011-06-15 ソニー株式会社 回路ブロック体の製造方法、配線回路装置の製造方法並びに半導体装置の製造方法
JP2002314031A (ja) * 2001-04-13 2002-10-25 Fujitsu Ltd マルチチップモジュール
JP4070470B2 (ja) * 2002-01-24 2008-04-02 新光電気工業株式会社 半導体装置用多層回路基板及びその製造方法並びに半導体装置
JP2004039867A (ja) * 2002-07-03 2004-02-05 Sony Corp 多層配線回路モジュール及びその製造方法
JP2004079756A (ja) * 2002-08-16 2004-03-11 Fujitsu Ltd 薄膜多層配線基板、電子部品パッケージ、及び、電子部品パッケージの製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9633923B2 (en) 2013-08-28 2017-04-25 Samsung Electro-Mechanics Co., Ltd. Electronic device module and manufacturing method thereof
US10991673B2 (en) 2018-01-04 2021-04-27 Kabushiki Kaisha Toshiba Electronic device
US11791311B2 (en) 2018-01-04 2023-10-17 Nagase & Co., Ltd. Electronic device

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