JP4990034B2 - シフトレジスタ回路およびそれを備える画像表示装置 - Google Patents

Description

本発明は、シフトレジスタ回路に関するものであり、特に、例えば画像表示装置の走査線駆動回路などに使用される、同一導電型の電界効果トランジスタのみにより構成されるシフトレジスタ回路に関するものである。

液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行う多段のシフトレジスタを用いることができる。

ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている（例えば特許文献１−４）。電界効果トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが用いられる。

また、ゲート線駆動回路として用いられる多段のシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられたシフトレジスタ回路が複数個縦続接続（カスケード接続）して構成される。本明細書では説明の便宜上、ゲート線駆動回路（多段のシフトレジスタ）を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。

特開平８−８７８９７号公報 特表平１０−５００２４３号公報 特開２００１−５２４９４号公報 特開２００２−１３３８９０号公報 特開２００６−２４３５０号公報

特許文献１−４（並びに本明細書の図３）に示されているように、従来の単位シフトレジスタは、クロック端子と出力端子との間に接続するトランジスタ（以下「出力プルアップトランジスタ」）を備えている（図３のトランジスタＱ１）。単位シフトレジスタの出力信号は、その出力プルアップトランジスタがオンになり、クロック端子に入力されたクロック信号が出力端子に伝達されることによって出力（活性化）される。

従って、単位シフトレジスタの動作の高速化を図るためには、出力信号の立ち上がりおよび立ち下がりの速さ（レベル遷移の速さ）が高速である必要がある。そうするには、信号出力時における出力プルアップトランジスタの駆動能力（電流を流す能力）を高くすればよい。その方法の一つとして、出力プルアップトランジスタのチャネル幅を広くすることが挙げられるが、回路の形成面積が増大するという問題を伴う。

出力プルアップトランジスタの駆動能力を高める他の方法は、信号出力時においても出力プルアップトランジスタのゲート・ソース間電圧が高く保たれるようにすることである。出力プルアップトランジスタのソースは出力端子に接続しているため、信号の出力時にはソース電位が上昇することになるが、このときゲート・チャネル間容量を介する容量結合によりゲート電位も昇圧されるので、その間のゲート・ソース間電圧はほぼ維持される。つまり、信号の出力時における出力プルアップトランジスタのゲート・ソース間電圧を高くするためには、信号を出力する前（クロック信号が入力される前）に、出力プルアップトランジスタのゲート電位を充分に高くしておく必要がある。それには当該ゲート電極を高速に充電（プリチャージ）することが有効である。

特許文献１−４の単位シフトレジスタでは、出力プルアップトランジスタのゲート電極に、ダイオード接続したトランジスタ（以下「充電用トランジスタ」）が接続される。出力プルアップトランジスタのゲート電極は、この充電用トランジスタを介して、前段の単位シフトレジスタの出力信号が供給されることによって充電される。

しかし、シフトレジスタがゲート線駆動回路として用いられる場合には、単位シフトレジスタの出力端子に大きな容量負荷となるゲート線が接続されるため、出力信号の立ち上がり速度は遅くなる。そうなると、各単位シフトレジスタの出力プルアップトランジスタのゲート電極の充電速度が低下する。その結果、各単位シフトレジスタの動作の高速化が困難になり、ゲート線駆動回路の動作の高速化が困難になる。

また充電用トランジスタは、出力プルアップトランジスタのゲート電極の充電時にはソースフォロワモードで動作する。つまり、充電が進むにつれ、充電用トランジスタのゲート・ソース間電圧は小さくなり、駆動能力が低下して充電速度が遅くなる。特に、ゲート線のような大きな容量負荷の影響によって各単位シフトレジスタの出力信号の立ち上がり速度が遅くなった場合には、充電用トランジスタが充電過程の初期段階からソースフォロワモードでの動作が行われるため、充電速度の低下は顕著になる。このこともゲート線駆動回路の動作の高速化を妨げる要因となっていた。

本発明は以上の問題を解決するためになされたものであり、ゲート線駆動回路等に用いられるシフトレジスタにおいて、出力プルアップトランジスタのゲート電極の充電を高速化し、それによってシフトレジスタの高速動作を可能にすることを目的とする。

本発明に係るシフトレジスタ回路は、多段のシフトレジスタ回路であって、当該シフトレジスタ回路の各段は、第１および第２入力端子と、第１および第２出力端子と、第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、前記第１出力端子を放電する第２トランジスタと、前記クロック信号を前記第２出力端子に供給する第３トランジスタと、前記第２出力端子を放電する第４トランジスタとを備えるシフトレジスタ回路であって、前記第１および第３トランジスタの制御電極は、共に第１ノードに接続し、前記第２および第４トランジスタの制御電極は、共に第２ノードに接続し、当該シフトレジスタ回路は、前記第１ノードと前記第１入力端子との間に接続し、前記第２入力端子に接続した制御電極を有する第５トランジスタと、所定のリセット端子に接続した制御電極を有し、前記第１ノードを放電する第６トランジスタとを備え、前記各段において、前記第１入力端子は、自身の前段の前記第１出力端子に接続し、前記第２入力端子は、自身の前段の前記第２出力端子に接続するものである。

本発明に係るシフトレジスタ回路によれば、第１入力端子への入力信号よりレベル遷移の高速な入力信号を、第２入力端子へ入力することにより、ノードＮ１の充電過程の初期段階に第５トランジスタを非飽和領域で動作させることができ、ノードＮ１を高速且つ高電位に充電することができる。その結果、第１および第３トランジスタの駆動能力が向上され、第１および第２出力端子からの出力信号のレベル遷移の速度が速くなるという効果が得られる。

さらに、第１および第２出力端子にそれぞれ異なる負荷が接続されることにより、第１および第２出力端子からの出力信号のレベル遷移の速度は互いに異なるようになる。そして当該シフトレジスタ回路を複数個縦続接続する際に、第１および第２出力端子の出力信号のうちレベル遷移の高速な方を次段の第２入力端子へ入力し、他方を次段の第１入力端子へ入力すれば、縦続接続した複数のシフトレジスタ回路のそれぞれにおいて、上記の効果が得られる。

以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。

＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１０の全体構成を示している。

液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係るシフトレジスタは、ゲート線駆動回路３０に搭載される。

液晶アレイ部２０は、行列状に配設された複数の画素２５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ₁，ＧＬ₂・・・（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ₁，ＤＬ₂・・・（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素２５、並びにこれに対応するゲート線ＧＬ₁およびデータ線ＤＬ₁，ＤＬ₂が代表的に示されている。

各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。

ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ２７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。

ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２⁶＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。

また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。

表示信号ＳＩＧにおいては、各々の画素２５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。

シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。

データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。

階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。

デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ₁，Ｎｄ₂・・・（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。

その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ₁，ＤＬ₂に対応するデコード出力ノードＮｄ₁，Ｎｄ₂が代表的に示されている。

アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ₁，Ｎｄ₂・・・に出力された各表示電圧に対応したアナログ電圧を、それぞれデータ線ＤＬ₁，ＤＬ₂・・・に出力する。

ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ₁，ＧＬ₂・・・を順に駆動することにより、液晶アレイ部２０に表示信号ＳＩＧに基づいた画像の表示が成される。

なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部２０と一体的に形成された液晶表示装置１０の構成を例示したが、ゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部２０の外部回路として設けることも可能である。

ここで、本発明の説明を容易にするために、従来のシフトレジスタを用いたゲート線駆動回路３０について説明する。図２は、従来のゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ₁，ＳＲ₂，ＳＲ₃，ＳＲ₄・・・で構成されるシフトレジスタから成っている（以下、単位シフトレジスタＳＲ₁，ＳＲ₂・・・を「単位シフトレジスタＳＲ」と総称する）。単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに１つずつ設けられる。

また図２に示すクロック発生器３１は、互いに位相の異なる２相のクロック信号ＣＬＫ，／ＣＬＫを、ゲート線駆動回路３０の単位シフトレジスタＳＲに入力するものである。これらクロック信号ＣＬＫ，／ＣＬＫは、表示装置の走査周期に同期したタイミングで順番に活性化するよう制御されている。即ち、クロック信号ＣＬＫ，／ＣＬＫは互いに相補な信号である。

それぞれの単位シフトレジスタＳＲは、入力端子ＩＮ、出力端子ＯＵＴ、リセット端子ＲＳＴ、クロック端子ＣＫを有している。図２のように、各単位シフトレジスタＳＲのクロック端子ＣＫには、クロック発生器３１が出力するクロック信号ＣＬＫ，／ＣＬＫのいずれかが供給される。単位シフトレジスタＳＲの出力端子ＯＵＴにはそれぞれゲート線ＧＬが接続する。つまり、出力端子ＯＵＴに出力される信号Ｇ₁，Ｇ₂，Ｇ₃，・・・（以下「出力信号Ｇ」と総称）は、ゲート線ＧＬを活性化するための水平（又は垂直）走査パルスとなる。

第１段目（第１ステージ）の単位シフトレジスタＳＲ₁の入力端子ＩＮには、画像信号の各フレーム期間の先頭に対応するスタートパルスＳＰが入力される。第２段以降の単位シフトレジスタＳＲの入力端子ＩＮにはその前段の出力信号Ｇが入力される。即ち、第２段以降の単位シフトレジスタＳＲの入力端子ＩＮは、自身の前段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続されている。また、各単位シフトレジスタＳＲのリセット端子ＲＳＴには、自身よりも後段（この例では次段）の出力端子ＯＵＴが接続される。

この構成のゲート線駆動回路３０においては、各単位シフトレジスタＳＲは、クロック信号ＣＬＫ，／ＣＬＫに同期して、前段から入力される信号（前段の出力信号Ｇ）を時間的にシフトさせながら、対応するゲート線ＧＬ並びに自身の次段の単位シフトレジスタＳＲへと伝達する（単位シフトレジスタＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。

図３は従来の単位シフトレジスタＳＲの構成の一例を示す回路図である。なおゲート線駆動回路３０においては、縦続接続された各単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、以下では１つの単位シフトレジスタＳＲの構成についてのみ代表的に説明する。また、この単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、ここでは全てＮ型ＴＦＴであるものとする。Ｎ型ＴＦＴの場合、ゲートがＨ（High）レベルで活性（オン）状態となり、Ｌ（Low）レベルで非活性（オフ）状態となる。なお、Ｐ型トランジスタの場合はその逆になる。

図３の如く、従来の単位シフトレジスタＳＲは、既に図２で示した入力端子ＩＮ、出力端子ＯＵＴ、リセット端子ＲＳＴおよびクロック端子ＣＫの他に、低電位側電源電位ＶＳＳが供給される第１電源端子Ｓ１を有している。以下の説明では、低電位側電源電位ＶＳＳを回路の基準電位（＝０Ｖ）とするが、実使用では画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えば低電位側電源電位ＶＳＳは−１２Ｖなどと設定される。

図３に示す従来の単位シフトレジスタＳＲにおいて、トランジスタＱ１は、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給する出力プルアップトランジスタである。またトランジスタＱ２は、第１電源端子Ｓ１の電位（ＶＳＳ）を出力端子ＯＵＴに供給することで出力端子ＯＵＴを放電する出力プルダウントランジスタである。ここで、トランジスタＱ１のゲートノードを「ノードＮ１」、トランジスタＱ２のゲートノードを「ノードＮ２」とそれぞれ定義する。

トランジスタＱ１のゲート・ソース間すなわちノードＮ１と出力端子ＯＵＴとの間には容量素子Ｃ１が設けられている。この容量素子Ｃ１は、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。

ノードＮ１と入力端子ＩＮとの間に接続し、ダイオード接続されたトランジスタＱ３は、ノードＮ１の充電用トランジスタである。トランジスタＱ４は、ノードＮ１と第１電源端子Ｓ１との間に接続しており、ノードＮ１に第１電源端子Ｓ１の電位を供給することでノードＮ１を放電するものである。トランジスタＱ４のゲートは、リセット端子ＲＳＴに接続される。またこの例では、ノードＮ２もリセット端子ＲＳＴに接続される。

従来のゲート線駆動回路３０は、図３の単位シフトレジスタＳＲが、図２の如く縦続接続することによって構成される。以下、従来の単位シフトレジスタＳＲの動作を、当該単位シフトレジスタＳＲがゲート線駆動回路３０に用いられた場合を想定して説明する。

上記のとおり、ゲート線駆動回路３０を構成する各単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、ここでは第ｎ段目の単位シフトレジスタＳＲ_nの動作を代表的に説明する。図４は、単位シフトレジスタＳＲ_nの動作を説明するためのタイミング図である。

ここでは簡単のため、単位シフトレジスタＳＲ_nのクロック端子ＣＫにはクロック信号ＣＬＫが入力されるものとして説明を行う。また、第ｉ段目の単位シフトレジスタＳＲ_iの出力端子ＯＵＴからの出力信号Ｇを符号Ｇ_iで表す。またクロック信号ＣＬＫ，／ＣＬＫのＨレベルの電位レベル（以下単に「レベル」と称す）は互いに等しいと仮定し、その値をＶＤＤとする。さらに、単位シフトレジスタＳＲを構成するトランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。

図４を参照し、まず時刻ｔ₀における初期状態として、単位シフトレジスタＳＲ_nのノードＮ１はＬレベル（ＶＳＳ）であるとする（以下、ノードＮ１がＬレベルの状態を「リセット状態」と称す）。また前段の単位シフトレジスタＳＲ_n-1の出力信号Ｇ_n-1、並びに次段の単位シフトレジスタＳＲ_n+1の出力信号Ｇ_n+1はＬレベルであるとする。この場合、単位シフトレジスタＳＲ_nのトランジスタＱ１，Ｑ２は共にオフであるため、出力端子ＯＵＴはフローティング状態であるが、この初期状態では出力信号Ｇ_nはＬレベルであるとする。

クロック信号／ＣＬＫがＨレベルに遷移する時刻ｔ₁で前段の出力信号Ｇ_n-1がＨレベルになると、単位シフトレジスタＳＲ_nのトランジスタＱ３がオンし、ノードＮ１が充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる（以下、ノードＮ１がＨレベルの状態を「セット状態」と称す）。それによりトランジスタＱ１はオンする。しかし、このときクロック信号ＣＬＫはＬレベル（ＶＳＳ）であるので出力信号Ｇ_nはＬレベルを維持する。

時刻ｔ₂でクロック信号／ＣＬＫが立ち下がると、前段の出力信号Ｇ_n-1もＬレベルになるが、トランジスタＱ３がオフし、トランジスタＱ４もオフのままであるので、ノードＮ１のレベルはフローティングでＨレベル（ＶＤＤ−Ｖｔｈ）に維持される。

そして時刻ｔ₃でクロック信号ＣＬＫが立ち上がると、このときトランジスタＱ１はオン、トランジスタＱ２はオフであるので、出力端子ＯＵＴ（出力信号Ｇ_n）のレベルが上昇し始める。このとき、トランジスタＱ１のゲート・チャネル間容量および容量素子Ｃ１を介する結合によって、ノードＮ１が昇圧される。従って、トランジスタＱ１が非飽和領域で動作し、出力信号Ｇ_nのレベルはそれぞれトランジスタＱ１のしきい値電圧Ｖｔｈ分の電圧損失を伴わずに、Ｈレベル（ＶＤＤ）になる。この結果、ノードＮ１のレベルは、ほぼ２×ＶＤＤ−Ｖｔｈにまで上昇する。

また出力信号Ｇ_nがＨレベルになると、それが次段の単位シフトレジスタＳＲ_n+1の入力端子ＩＮに入力されるため、単位シフトレジスタＳＲ_n+1においてトランジスタＱ３がオンになる。よって、時刻ｔ₃では、単位シフトレジスタＳＲ_n+1のノードＮ１がＶＤＤ−Ｖｔｈに充電される。

時刻ｔ₄でクロック信号ＣＬＫが立ち下がると、単位シフトレジスタＳＲの出力信号Ｇ_nのレベルも下降する。このとき容量素子Ｃ１およびトランジスタＱ１のゲート・チャネル間容量を介する結合のため、ノードＮ１のレベルも下降し、ＶＤＤ−Ｖｔｈにまで低下する。しかしその場合でもトランジスタＱ１はオンに維持されるので、出力信号Ｇ_nはクロック信号ＣＬＫに追随してＶＳＳまで下降してＬレベルになる。

時刻ｔ₅でクロック信号／ＣＬＫが立ち上がると、今度は次段の単位シフトレジスタＳＲ_n+1においてノードＮ１が昇圧されると共に出力信号Ｇ_n+1がＨレベル（ＶＤＤ）になる。それにより、単位シフトレジスタＳＲ_nのリセット端子ＲＳＴがＨレベルになる。応じて、トランジスタＱ４がオンになるので、ノードＮ１が放電されてＬレベルになり、トランジスタＱ１がオフになる。即ち単位シフトレジスタＳＲ_nはリセット状態に戻る。またリセット端子ＲＳＴはトランジスタＱ２のゲート（ノードＮ２）にも接続しているため、トランジスタＱ２がオンになり、出力信号Ｇ_nは確実にＶＳＳにされる。

時刻ｔ₆でクロック信号／ＣＬＫがＬレベルになると、次段の出力信号Ｇ_n+1がＬレベルになるので、単位シフトレジスタＳＲ_nのリセット端子ＲＳＴがＬレベルになる。その結果、トランジスタＱ２，Ｑ４はオフになり、単位シフトレジスタＳＲ_nは上記の初期状態（時刻ｔ₀の状態）に戻る。

以上の動作をまとめると、単位シフトレジスタＳＲ_nにおいては、入力端子ＩＮに信号（前段の出力信号Ｇ_n-1あるいはスタートパルスＳＰ）が入力されない間はノードＮ１がＬレベルのリセット状態にある。セット状態ではトランジスタＱ１がオフしているので、クロック信号ＣＬＫのレベルに係らず出力信号ＧはＬレベルに維持される。そして入力端子ＩＮに信号が入力されると、ノードＮ１がＨレベルのセット状態になる。セット状態ではトランジスタＱ１がオンであり、このときトランジスタＱ２はオフになっているので、クロック信号ＣＬＫがＨレベルになるのに応じて出力信号Ｇが出力される。その後、リセット端子ＲＳＴの信号（次段のゲート線駆動信号Ｇ_n+1）が入力されると、リセット状態に戻りトランジスタＱ１がオフになるので、出力信号Ｇ_nがＬレベルに維持されるようになる。

このように動作する複数の単位シフトレジスタＳＲが、図２のように縦続接続した多段のシフトレジスタ（ゲート線駆動回路３０）によれば、第１段目の単位シフトレジスタＳＲ₁にスタートパルスＳＰが入力されると、それを切っ掛けにして、出力信号Ｇがクロック信号ＣＬＫ，／ＣＬＫに同期したタイミングでシフトされながら、単位シフトレジスタＳＲ₂，ＳＲ₃・・・と順番に伝達される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ₁，ＧＬ₂，ＧＬ₃・・・を順に駆動することができる。

以下、図３のような従来のシフトレジスタ回路よりも高速動作が可能である本発明に係るシフトレジスタ回路について説明する。図５は、本発明の実施の形態１に係る単位シフトレジスタＳＲの構成を示す回路図である。同図のように、当該単位シフトレジスタＳＲは、２つの入力端子ＩＮ，ＩＮＤ、２つの出力端子ＯＵＴ，ＯＵＴＤを有するものである。また図３の単位シフトレジスタと同様に、クロック端子ＣＫ、リセット端子ＲＳＴおよび第１電源端子Ｓ１も備えている。

また本実施の形態において、単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、ここでは全てＮ型ＴＦＴであるものとする。Ｎ型ＴＦＴの場合、ゲートがＨレベルで活性（オン）状態となり、Ｌレベルで非活性（オフ）状態となる。なお、Ｐ型トランジスタの場合はその逆になる。

図５のように、第１出力端子ＯＵＴには、トランジスタＱ１，Ｑ２が接続している。トランジスタＱ１は、第１出力端子ＯＵＴとクロック端子ＣＫとの間に接続しており、クロック端子ＣＫに入力されるクロック信号を第１出力端子ＯＵＴに供給する出力プルアップトランジスタ（第１トランジスタ）である。またトランジスタＱ２は、第１出力端子ＯＵＴと第１電源端子Ｓ１との間に接続しており、第１電源端子Ｓ１の電位（ＶＳＳ）を第１出力端子ＯＵＴに供給することで第１出力端子ＯＵＴを放電する出力プルダウントランジスタ（第２トランジスタ）である。

一方、第２出力端子ＯＵＴＤには、トランジスタＱＤ１，ＱＤ２が接続している。トランジスタＱＤ１は、第２出力端子ＯＵＴＤとクロック端子ＣＫとの間に接続しており、クロック端子ＣＫに入力されるクロック信号を第２出力端子ＯＵＴＤに供給する出力プルアップトランジスタ（第３トランジスタ）である。またトランジスタＱＤ２は、第２出力端子ＯＵＴＤと第１電源端子Ｓ１との間に接続しており、第１電源端子Ｓ１の電位を第２出力端子ＯＵＴＤに供給することで第２出力端子ＯＵＴＤを放電する出力プルダウントランジスタ（第４トランジスタ）である。

このように第１出力端子ＯＵＴに接続するトランジスタＱ１，Ｑ２と、第２出力端子ＯＵＴＤに接続するトランジスタＱＤ１，ＱＤ２とは互いに並列に接続している。またトランジスタＱ１のゲート（制御電極）とトランジスタＱＤ１のゲート電極とは互いに接続しており、トランジスタＱ２のゲートとトランジスタＱＤ２のゲートとは互いに接続している。ここで、図５に示すようにトランジスタＱ１，ＱＤ１のゲートが接続するノード（第１ノード）を「ノードＮ１」と定義し、トランジスタＱ２，ＱＤ２のゲートが接続するノード（第２ノード）を「ノードＮ２」と定義する。

図５の単位シフトレジスタＳＲにおいても、図３の回路と同様に、トランジスタＱ１のゲート・ソース間すなわちノードＮ１と第１出力端子ＯＵＴとの間には容量素子Ｃ１が設けられている。この容量素子Ｃ１は、第１出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。但し、容量素子Ｃ１は、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。

またノードＮ１には、トランジスタＱ３，Ｑ４が接続する。トランジスタＱ３（第５トランジスタ）は、ノードＮ１と第１入力端子ＩＮとの間に接続しており、そのゲートは第２入力端子ＩＮＤに接続している。またトランジスタＱ４（第６トランジスタ）は、ノードＮ１と第１電源端子Ｓ１との間に接続しており、ノードＮ１に第１電源端子Ｓ１の電位を供給することでノードＮ１を放電するものである。トランジスタＱ４のゲートは、リセット端子ＲＳＴに接続される。また本実施の形態では、ノードＮ２もリセット端子ＲＳＴに接続される。

図６は、実施の形態１に係る単位シフトレジスタＳＲを用いたゲート線駆動回路の構成を示すブロック図である。本実施の形態においても、ゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ₁，ＳＲ₂，ＳＲ₃，ＳＲ₄・・・で構成されるシフトレジスタから成っている。また図６のクロック発生器３１は、図２に示したものと同等のものであり、互いに相補なクロック信号ＣＬＫ，／ＣＬＫを出力するものである。各単位シフトレジスタＳＲのクロック端子ＣＫには、クロック発生器３１が出力するクロック信号ＣＬＫ，／ＣＬＫのいずれかが供給される。

本実施の形態の単位シフトレジスタＳＲは、２つの入力端子ＩＮ，ＩＮＤを有しているが、第１段目（第１ステージ）の単位シフトレジスタＳＲ_１の入力端子ＩＮ，ＩＮＤには、共にスタートパルスＳＰが入力される。第２段以降の単位シフトレジスタＳＲでは、第１入力端子ＩＮは、自身の前段の第１出力端子ＯＵＴに接続され、第２入力端子ＩＮＤは自身の前段の第２出力端子ＯＵＴＤに接続される。

また本実施の形態の単位シフトレジスタＳＲは、２つの出力端子ＯＵＴ，ＯＵＴＤを有しているが、表示パネルのゲート線ＧＬはそのうちの第１出力端子ＯＵＴに接続される。つまり、第１出力端子ＯＵＴからの出力信号Ｇ₁，Ｇ₂，Ｇ₃，・・・（以下「第１出力信号Ｇ」と総称）が、ゲート線ＧＬを活性化するための水平（又は垂直）走査パルスとなる。第１出力端子ＯＵＴはさらに、自身の前段のリセット端子ＲＳＴ、および自身の次段の第１入力端子ＩＮにも接続される。一方、出力信号ＧＤ₁，ＧＤ₂，ＧＤ₃，・・・（以下「第２出力信号ＧＤ」と総称）を出力する第２出力端子ＯＵＴＤは、ゲート線ＧＬに接続されず、専ら自身の次段の第２入力端子ＩＮＤに接続される。

この構成のゲート線駆動回路３０においても、各単位シフトレジスタＳＲは、クロック信号ＣＬＫ，／ＣＬＫに同期して、前段から入力される信号（前段の第１および第２出力信号Ｇ，ＧＤ）を時間的にシフトさせながら、対応するゲート線ＧＬ並びに自身の次段の単位シフトレジスタＳＲへと伝達する。以下、当該ゲート線駆動回路３０を構成する単位シフトレジスタＳＲの動作について説明する。

ここでも第ｎ段目の単位シフトレジスタＳＲ_nの動作を代表的に説明する。図７は、第ｎ段目の単位シフトレジスタＳＲ_n、その前段（第ｎ−１段）の単位シフトレジスタＳＲ_n-1およびその後段（第ｎ＋１段）の単位シフトレジスタＳＲ_n+1の接続関係を表した回路図である。また図８は、単位シフトレジスタＳＲ_nの動作を説明するためのタイミング図である。以下、図７および図８を参照して、図５に示した本実施の形態に係る単位シフトレジスタＳＲの動作を説明する。

ここでも簡単のため、単位シフトレジスタＳＲ_nのクロック端子ＣＫにはクロック信号ＣＬＫが入力され、単位シフトレジスタＳＲ_n-1，ＳＲ_n+1のクロック端子ＣＫにはクロック信号／ＣＬＫが入力されるものとして説明を行う。また第ｉ段目の単位シフトレジスタＳＲ_iの第１出力端子ＯＵＴからの第１出力信号Ｇを符号Ｇ_iで表し、同じく第２出力端子ＯＵＴＤからの第２出力信号ＧＤを符号ＧＤ_iで表す。またクロック信号ＣＬＫ，／ＣＬＫのＨレベルのレベルは互いに等しいと仮定し、その値をＶＤＤとする。さらに、単位シフトレジスタＳＲを構成するトランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。

図８を参照し、まず時刻ｔ₀における初期状態として、単位シフトレジスタＳＲ_nのノードＮ１はＬレベル（ＶＳＳ）であるとする（以下、ノードＮ１がＬレベルの状態を「リセット状態」と称す）。単位シフトレジスタＳＲ_n-1の第１出力信号Ｇ_n-1および第２出力信号ＧＤ_n-1、並びに単位シフトレジスタＳＲ_n+1の第１出力信号Ｇ_n+1および第２出力信号ＧＤ_n+1はＬレベルであるとする。この場合、単位シフトレジスタＳＲ_nのトランジスタＱ１，Ｑ２，ＱＤ１，ＱＤ２は全てオフであるため、第１出力端子ＯＵＴおよび第２出力端子ＯＵＴＤはフローティング状態であるが、この初期状態では第１出力信号Ｇ_nおよび第２出力信号ＧＤ_nはＬレベルであるとする。

クロック信号／ＣＬＫがＨレベルに遷移する時刻ｔ₁で、前段の第１および第２出力信号Ｇ_n-1，ＧＤ_n-1がＨレベルになったとする。すると単位シフトレジスタＳＲ_nのトランジスタＱ３がオンし、ノードＮ１が充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる（以下、ノードＮ１がＨレベルの状態を「セット状態」と称す）。それによりトランジスタＱ１，ＱＤ１はオンする。しかし、このときクロック信号ＣＬＫはＬレベル（ＶＳＳ）であるので出力信号Ｇ_nはＬレベルを維持する。

時刻ｔ₂でクロック信号／ＣＬＫが立ち下がると、前段の第１および第２出力信号Ｇ_n-1，ＧＤ_n-1がＬレベルになるが、トランジスタＱ３がオフし、トランジスタＱ４もオフのままであるので、ノードＮ１のレベルはフローティングでＨレベル（ＶＤＤ−Ｖｔｈ）に維持される。

そして時刻ｔ₃でクロック信号ＣＬＫが立ち上がると、このときトランジスタＱ１，ＱＤ１はオン、トランジスタＱ２，ＱＤ２はオフであるので、第１および第２出力端子ＯＵＴ，ＯＵＴＤ（第１および第２出力信号Ｇ_n，ＧＤ_n）のレベルが上昇し始める。このとき、トランジスタＱ１，ＱＤ１のゲート・チャネル間容量および容量素子Ｃ１を介する結合によって、ノードＮ１が昇圧される。従って、トランジスタＱ１，ＱＤ１が非飽和領域で動作し、第１および第２出力信号Ｇ_n，ＧＤ_nのレベルは、それぞれトランジスタＱ１，ＱＤ１のしきい値電圧Ｖｔｈ分の電圧損失を伴わずに、Ｈレベル（ＶＤＤ）になる。この結果、ノードＮ１のレベルは、ほぼ２×ＶＤＤ−Ｖｔｈにまで上昇する。

また第１および第２出力信号Ｇ_n，ＧＤ_nがＨレベルになると、それらは次段の単位シフトレジスタＳＲ_n+1の第１および第２入力端子ＩＮ，ＩＮＤに入力されるため、単位シフトレジスタＳＲ_n+1においてトランジスタＱ３がオンになる。よって、時刻ｔ₃では、単位シフトレジスタＳＲ_n+1のノードＮ１がＶＤＤ−Ｖｔｈに充電される。

時刻ｔ₄でクロック信号ＣＬＫが立ち下がると、単位シフトレジスタＳＲ_nの第１および第２出力信号Ｇ_n，ＧＤ_nのレベルも下降する。このときトランジスタＱ１，ＱＤ１のゲート・チャネル間容量および容量素子Ｃ１を介する結合のため、ノードＮ１のレベルも下降し、ＶＤＤ−Ｖｔｈにまで低下する。しかしその場合でもトランジスタＱ１，ＱＤ１はオンに維持されるので、第１および第２出力信号Ｇ_n，ＧＤ_nはクロック信号ＣＬＫに追随してＶＳＳまで下降してＬレベルになる。

時刻ｔ₅でクロック信号／ＣＬＫが立ち上がると、今度は次段の単位シフトレジスタＳＲ_n+1においてノードＮ１が昇圧されると共に第１および第２出力信号Ｇ_n+1，ＧＤ_n+1がＨレベル（ＶＤＤ）になる。それにより、単位シフトレジスタＳＲ_nのリセット端子ＲＳＴがＨレベルになる。応じて、トランジスタＱ４がオンになるので、ノードＮ１が放電されてＬレベルになり、トランジスタＱ１，ＱＤ１がオフになる。即ち単位シフトレジスタＳＲ_nはリセット状態に戻る。またリセット端子ＲＳＴはトランジスタＱ２，ＱＤ２のゲート（ノードＮ２）にも接続しているため、トランジスタＱ２，ＱＤ２がオンになり、第１および第２出力信号Ｇ_n，ＧＤ_nは確実にＶＳＳにされる。

時刻ｔ₆でクロック信号／ＣＬＫがＬレベルになると、次段の第１および第２出力信号Ｇ_n+1，ＧＤ_n+1はＬレベルになるので、応じて単位シフトレジスタＳＲ_nのリセット端子ＲＳＴがＬレベルになる。その結果、トランジスタＱ２，ＱＤ２，Ｑ４，ＱＤ４はオフになり、単位シフトレジスタＳＲ_nは上記の初期状態（時刻ｔ₀の状態）に戻る。

以上の動作をまとめると、本実施の形態に係る単位シフトレジスタＳＲ_nにおいては、第１および第２入力端子ＩＮ，ＩＮＤに信号（前段の第１および第２出力信号Ｇ_n-1，ＧＤ_n-1あるいはスタートパルスＳＰ）が入力されない間はノードＮ１がＬレベルのリセット状態にある。リセット状態ではトランジスタＱ１，ＱＤ１がオフしているので、クロック信号ＣＬＫのレベルに係らず、第１および第２出力信号Ｇ，ＧＤはＬレベルに維持される。そして第１および第２入力端子ＩＮ，ＩＮＤに信号が入力されると、ノードＮ１がＨレベルのセット状態になる。セット状態ではトランジスタＱ１，ＱＤ１がオンであり、このときトランジスタＱ２，ＱＤ２はオフになっているので、クロック信号ＣＬＫがＨレベルになるのに応じて、第１および第２出力信号Ｇ_n，ＧＤ_nが出力される。その後、リセット端子ＲＳＴの信号（次段のゲート線駆動信号Ｇ_n+1）が入力されると、ノードＮ１がＬレベルのリセット状態に戻り、第１および第２出力信号Ｇ_n，ＧＤ_nがＬレベルに維持されるようになる。

このように動作する複数の単位シフトレジスタＳＲが、図６および図７のように縦続接続した多段のシフトレジスタ（ゲート線駆動回路３０）によれば、第１段目の単位シフトレジスタＳＲ₁にスタートパルスＳＰが入力されると、それを切っ掛けにして、第１および第２出力信号Ｇ，ＧＤがクロック信号ＣＬＫ，／ＣＬＫに同期したタイミングでシフトされながら、単位シフトレジスタＳＲ₂，ＳＲ₃・・・と順番に伝達される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ₁，ＧＬ₂，ＧＬ₃・・・を順に駆動することができる。

上記のように、本実施の形態に係る単位シフトレジスタＳＲでは、第１出力端子ＯＵＴに接続するトランジスタＱ１，Ｑ２と、第２出力端子ＯＵＴＤに接続するトランジスタＱＤ１，ＱＤ２とは互いに並列接続した関係にある。そのため図８に示されるように、論理的には第１および第２出力信号Ｇ_n，ＧＤ_nのレベルは共に同じように遷移する。従ってゲート線駆動回路３０の論理的な動作は、従来の単位シフトレジスタ（図３および図４参照）の場合と変わりはない。しかし、本実施の形態に係る単位シフトレジスタＳＲでは、以下に説明するような効果を得ることができる。

図９は本発明の効果を説明するための図であり、単位シフトレジスタＳＲのノードＮ１の充電（プリチャージ）および昇圧時におけるノードＮ１の電圧波形を示している。なお、同図に示す時刻ｔ₁〜ｔ₅は図８に示したものに対応している。

本実施の形態におけるゲート線駆動回路３０においては、各単位シフトレジスタＳＲの第１出力端子ＯＵＴＤが、その前段のリセット端子ＲＳＴと、次段の第１入力端子ＩＮと、大きな容量負荷となるゲート線ＧＬとに接続される。それに対し、第２出力端子ＯＵＴＤは、専ら次段の第２入力端子ＩＮＤに接続されるのみであるので、第１出力端子ＯＵＴに比べて負荷容量値は桁違いに小さくなる。従って、各単位シフトレジスタＳＲの第２出力信号ＧＤは、第１出力信号Ｇよりも高速に立ち上がることができる。

再び第ｎ段目の単位シフトレジスタＳＲ_nに注目すると、時刻ｔ₁でクロック信号／ＣＬＫが立ち上がると、図９のように、その前段の第２出力信号ＧＤ_n-1は第１出力信号Ｇ_n-1よりも高速に立ち上がる。図７に示したように単位シフトレジスタＳＲ_nのノードＮ１を充電するトランジスタＱ３のドレイン（第１入力端子ＩＮ）に第１出力信号Ｇ_n-1が入力され、ゲート（第２入力端子ＩＮＤ）に第２出力信号ＧＤ_n-1が入力される。従って、前段の第１および第２出力信号Ｇ_n-1，ＧＤ_n-1のレベルが上昇すると、単位シフトレジスタＳＲ_nのトランジスタＱ３がオンになりノードＮ１が充電され、図９の実線で示すが如くノードＮ１のレベルが上昇する。

このとき前段の第２出力信号ＧＤ_n-1が第１出力信号Ｇ_n-1よりも高速に立ち上がることにより、ノードＮ１の充電過程の初期におけるトランジスタＱ３のゲート電位はドレイン電位よりも十分に大きくなる。従ってトランジスタＱ３は非飽和領域で動作し、ノードＮ１のレベルは、第１出力信号Ｇ_n-1とほぼ同レベルで上昇する。

その後ノードＮ１のレベルが上昇するに従い、トランジスタＱ３が飽和領域での動作に移行し始めることに加え、ノードＮ１に付随する寄生容量に基づく時定数のためにノードＮ１のレベル上昇が遅れることにより、ノードＮ１のレベルと前段の第１出力信号Ｇ_n-1のレベルとの差が徐々に大きくなっていく。そしてノードＮ１の充電過程の終盤には、トランジスタＱ３は完全に飽和領域での動作になっており、そのレベル差はさらに大きくなる。

そして時刻ｔ₂でクロック信号／ＣＬＫが立ち下がると、ノードＮ１のレベルは、前段の第１出力信号Ｇ_n-1のＨレベル（ＶＤＤ）よりもある程度低いレベル（図９に示すレベルＶ１）で上昇が停止する。なお時刻ｔ₂では、前段の単位シフトレジスタＳＲ_n-1の第１および第２出力端子ＯＵＴ，ＯＵＴＤの間に負荷容量値の差があるため、第１出力信号Ｇ_n-1は第２出力信号ＧＤ_n-1よりも遅い速度でレベルが下がる。

その後、時刻ｔ₃でクロック信号ＣＬＫが立ち上がると、トランジスタＱ１，ＱＤ１のゲート・チャネル間容量および容量素子Ｃ１を介する容量結合によってノードＮ１のレベルが昇圧される。昇圧されたノードＮ１のレベルはクロック信号ＣＬＫが立ち下がる時刻ｔ₄まで維持される。この時刻ｔ₃〜ｔ₄の間に、ノードＮ１が十分に高いレベルに維持されることにより、単位シフトレジスタＳＲ_nが第１および第２出力信号Ｇ_n，ＧＤ_nを出力する際のトランジスタＱ１，ＱＤ２の駆動能力を高く維持できる。それにより、第１および第２出力信号Ｇ_n，ＧＤ_nは、高速での立ち上がりおよび立ち下がりが可能になる。

他方、図９に示す破線のグラフは、従来の単位シフトレジスタＳＲ（図３）におけるノードＮ１のレベルの変化を示している。従来の単位シフトレジスタＳＲでは、トランジスタＱ３はダイオード接続されるため、そのドレインとゲートとが互いに接続される。そのためトランジスタＱ３は、常に飽和領域で動作することとなる。よってノードＮ１の充電過程の初期から、ノードＮ１のレベルは前段の出力信号Ｇ_n-1のレベルよりもトランジスタＱ３のしきい値電圧Ｖｔｈ分だけ低くなる。さらにトランジスタＱ３は、ノードＮ１の充電過程の初期からソースフォロワモードで動作するため充電速度が速くない。そのため図９の破線のグラフのように、時刻ｔ₃の段階で上記のレベルＶ１よりも低いレベルＶ２までしかノードＮ１のレベルを上昇させることができない。

レベルＶ１とＶ２との電位差をΔＶとすると、この電圧差ΔＶは、時刻ｔ₄でノードＮ１が昇圧されたときにも維持される。つまり、本実施の形態に係る単位シフトレジスタＳＲでは、時刻ｔ₃〜ｔ₄の間におけるノードＮ１のレベルを、従来よりもΔＶだけ高くすることができる。よって、第１および第２出力信号Ｇ_n，ＧＤ_nの立ち上がりおよび立ち下がりは、従来の単位シフトレジスタＳＲの出力信号のそれよりも高速になる。従って、本実施の形態に係るシフトレジスタでは、従来よりも高速な動作が可能になる。

以上の効果は、縦続接続された単位シフトレジスタＳＲのそれぞれにおいて、トランジスタＱ３のゲート（第２入力端子ＩＮＤ）に入力される第２出力信号ＧＤが高速に立ち上がることにより得られるものであり、その速度が速いほど当該効果は大きくなる。従って、第２出力端子ＯＵＴＤに係る負荷容量は小さいほど望ましい。

本実施の形態では、図６および図７に示したように、各単位シフトレジスタＳＲの第１出力信号Ｇはその前段のリセット端子ＲＳＴ、後段の第１入力端子ＩＮ、およびゲート線ＧＬに供給され、第２出力信号ＧＤは専ら次段の第２入力端子ＩＮＤにのみ供給される構成とした。しかし図８のように、第１出力信号Ｇおよび第２出力信号ＧＤは互いにほぼ同じ波形になるので、例えば第２出力信号ＧＤを、前段のリセット端子ＲＳＴにも供給してもよい。即ち、各単位シフトレジスタＳＲにおいて、第１出力端子ＯＵＴを、その次段の第１入力端子ＩＮとゲート線ＧＬに接続し、第２出力端子ＯＵＴＤをその前段のリセット端子ＲＳＴと次段の第２入力端子ＩＮＤに接続する構成としてもよい。

但しそのようにすると、第２出力端子ＯＵＴＤに係る容量負荷が、前段の単位シフトレジスタＳＲのトランジスタＱ２，Ｑ４のゲート容量分だけ大きくなるため、図６および図７の場合に比較して第２出力信号ＧＤの立ち上がり速度が低下し、本発明の効果が若干小さくなることに留意すべきである。

また例えば、各単位シフトレジスタＳＲの第２出力信号ＧＤを、その次段の第１入力端子ＩＮにも供給するようにして動作させることも不可能ではない。しかしその場合には、第２出力端子ＯＵＴＤに、次段のトランジスタＱ３を介して次段のトランジスタＱ１，ＱＤ１のゲート容量および容量素子Ｃ１が負荷としてかかることになり、第２出力端子ＯＵＴＤに係る容量負荷がその分だけ大きくなる。特に、ゲート線ＧＬの充電に用いられるトランジスタＱ１は、チャネル幅は大きく設定されておりゲート容量が特に大きいので、第２出力信号ＧＤの立ち上がり速度が低下して、本発明の効果は小さくなる。それを防止するためには、第２出力信号ＧＤにより次段のトランジスタＱ１のゲート容量を高速に充電できるように、トランジスタＱＤ１の駆動能力を上げればよい。但し、そのためにはトランジスタＱＤ１のチャネル幅を大きくする必要があるため、回路の形成面積の増大を伴うので好ましくない。

なお以上の説明においては、クロック信号ＣＬＫがＨレベルになる期間と／ＣＬＫがＨレベルになる期間との間に一定の間隔を設けているが、この期間は無くてもよい。即ち、クロック信号ＣＬＫが立ち上がるのと同時にクロック信号／ＣＬＫが立ち下がり、クロック信号ＣＬＫが立ち下がるのと同時にクロック信号／ＣＬＫが立ち上がるような２相クロックでよい。

また本実施の形態の単位シフトレジスタＳＲも従来のシフトレジスタと同様に３相クロックを用いて動作させることも可能である（例えば、上記特許文献１の図４参照）。その場合には、各単位シフトレジスタＳＲのリセット端子ＲＳＴには、その次々段（２つ後段）の第２出力信号ＧＤが入力されてもよく、その場合にも上記と同様の効果が得られる。

＜実施の形態２＞
図１０は本発明の実施の形態２に係る単位シフトレジスタＳＲの構成を示す回路図である。同図において、図５に示したものと同様の機能を有する要素には、それと同一符号を付してある。

実施の形態１の単位シフトレジスタＳＲ（図５）は、１つのクロック端子ＣＫを有していたが、実施の形態２の単位シフトレジスタＳＲは、図１０の如く２つのクロック端子ＣＫ１，ＣＫ２と有している。以下、クロック端子ＣＫ１を「第１クロック端子」、クロック端子ＣＫ２を「第２クロック端子」と称する。

第１クロック端子ＣＫ１は、図５の単位シフトレジスタＳＲにおけるクロック端子ＣＫに相当する。即ち、本実施の形態では、第１クロック端子ＣＫ１に入力されるクロック信号が、トランジスタＱ１，ＱＤ１を介してそれぞれ第１および第２出力端子ＯＵＴ，ＯＵＴＤに供給されることで、第１および第２出力信号Ｇ，ＧＤが活性化される。

一方、第２クロック端子ＣＫ２は、第１クロック端子ＣＫ１に入力されるものとは異なる位相のクロック信号が入力されるものである。例えば、第１クロック端子ＣＫ１にクロック信号ＣＬＫが入力される単位シフトレジスタＳＲでは、その第２クロック端子ＣＫ２にはクロック信号／ＣＬＫが入力される。当該第２クロック端子ＣＫ２には、トランジスタＱ２，ＱＤ２のゲート（ノードＮ２）が接続される。なお、トランジスタＱ４のゲートは、実施の形態１と同様にリセット端子ＲＳＴに接続される。

ここでも第ｎ段目の単位シフトレジスタＳＲ_nについて代表的に説明し、その第１クロック端子ＣＫ１にはクロック信号ＣＬＫが入力され、第２クロック端子ＣＫ２にはクロック信号／ＣＬＫが入力されるものと仮定する。

実施の形態１の単位シフトレジスタＳＲ_nにおいては、トランジスタＱ２，ＱＤ２は、その次段の第１出力信号Ｇ_n+1がＨレベルになる期間にオンし、その間のみ第１および第２出力端子ＯＵＴ，ＯＵＴＤを低インピーダンスでＬレベルにしていた。つまり、それ以外の期間では第１および第２出力端子ＯＵＴ，ＯＵＴＤはフローティングでＬレベルになる。

それに対し、本実施の形態に係る単位シフトレジスタＳＲ_nでは、トランジスタＱ２，ＱＤ２は、第２クロック端子ＣＫ２に入力されるクロック信号／ＣＬＫがＨレベルになる度にオンする。よって、第１および第２出力端子ＯＵＴ，ＯＵＴＤは短い間隔で繰り返し低インピーダンスのＬレベルにされる。従って、第１および第２出力信号Ｇ_n，ＧＤ_nのＬレベルの電位がより安定する。その結果、ゲート線駆動回路３０の誤動作が防止されると共に、非選択状態のゲート線ＧＬのレベルが安定するため表示装置の表示異常が生じにくくなる。

＜実施の形態３＞
表示装置のゲート線駆動回路を構成する電界効果トランジスタとしては、非晶質シリコン薄膜トランジスタ（ａ−Ｓｉ ＴＦＴ）が広く採用されている。ａ−Ｓｉ ＴＦＴは、ゲート電極が継続的にバイアスされた場合に、しきい値電圧が大きくシフトする現象が起こることが分かっている。その現象は、ゲート線駆動回路の誤動作を引き起こす要因となり問題となる。また、ａ−Ｓｉ ＴＦＴのみならず、有機ＴＦＴにおいても同様の問題が生じることが分かっている。

例えば、実施の形態２の単位シフトレジスタＳＲ（図１０）においては、トランジスタＱ２，ＱＤ２のゲートは、第２クロック端子ＣＫ２に入力されるクロック信号により、繰り返しＨレベルにバイアスされる。そのため単位シフトレジスタＳＲがａ−Ｓｉ ＴＦＴや有機ＴＦＴで構成されている場合、トランジスタＱ２，ＱＤ２のしきい値電圧が正方向にシフトする。そうなるとトランジスタＱ２，ＱＤ２の駆動能力が低下し、第１および第２出力端子ＯＵＴ，ＯＵＴＤを充分に低インピーダンスでＬレベルにすることができなくなる。その結果、実施の形態２の効果が低減し、ゲート線駆動回路３０の誤動作が生じやすくなる。

この問題を抑制するために、例えばトランジスタＱ２，ＱＤ２のチャネル幅を広くして駆動能力を大きくすることが考えられるが、回路の形成面積の増大を伴うため望ましくない。そこで実施の形態３では、回路の形成面積を大きくせずにこの問題を解決することが可能な、実施の形態２の変形例を示す。

図１１は、実施の形態３に係る単位シフトレジスタＳＲの構成を示す回路図である。同図において、図１０に示したものと同様の機能を有する要素には、それと同一符号を付してある。図１１の単位シフトレジスタＳＲでは、トランジスタＱ２、ＱＤ２のソースを、第１クロック端子ＣＫ１に接続させている。即ち、トランジスタＱ２、ＱＤ２のソースには、ゲートに入力されるものと位相の異なるクロック信号が入力されることになる。その点を除いては、図１０の回路と同様である。

ここでも第ｎ段目の単位シフトレジスタＳＲ_nについて代表的に説明し、その第１クロック端子ＣＫ１にはクロック信号ＣＬＫが入力され、第２クロック端子ＣＫ２にはクロック信号／ＣＬＫが入力されるものと仮定する。

クロック信号ＣＬＫ，／ＣＬＫは互いに相補な信号であるため、クロック信号／ＣＬＫがＨレベルになってトランジスタＱ２，ＱＤ２がオンする間、それらのソースはクロック信号ＣＬＫによりＬレベルになっている。よって実施の形態２の場合と同様に、トランジスタＱ２，ＱＤ２は、クロック信号／ＣＬＫがＨレベルになる度に、第１および第２出力端子ＯＵＴ，ＯＵＴＤを低インピーダンスのＬレベルにすることができ、実施の形態２の効果が得られる。

逆に、クロック信号／ＣＬＫがＬレベルになってトランジスタＱ２，ＱＤ２がオフする間、それらのソースはクロック信号ＣＬＫによりＨレベルになる。つまり、トランジスタＱ２，ＱＤ２のゲートがソースに対して負にバイアスされるのと等価な状態になる。それにより、正方向へシフトしたしきい値電圧が負方向へ戻って回復するため、トランジスタＱ２，ＱＤ２の駆動能力の低下が防止され、上記の問題が解決される。また回路の形成面積の増大を伴わないことは明らかである。

本実施の形態においても、理論的にはクロック信号ＣＬＫが立ち上がるのと同時にクロック信号／ＣＬＫが立ち下がり、クロック信号ＣＬＫが立ち下がるのと同時にクロック信号／ＣＬＫが立ち上がるような２相クロックを用いることができる。しかし、実用化にあたっては、クロック信号ＣＬＫ，／ＣＬＫの立ち上がり、立ち下がりのタイミングのばらつきにより、単位シフトレジスタＳＲ_nのトランジスタＱ２，ＱＤ２が完全にオフしないうちにソース電位が上昇することも生じうる。そうなると第１および第２出力端子ＯＵＴ，ＯＵＴＤのレベルが不要に上昇して、誤動作の原因となる。従って本実施の形態においては、図４の例のように、クロック信号ＣＬＫがＨレベルになる期間とクロック信号／ＣＬＫがＨレベルになる期間との間には一定の間隔が設けられていることが望ましい。

＜実施の形態４＞
図１２は実施の形態４に係る単位シフトレジスタＳＲの構成を示す回路図である。同図において、図５に示したものと同様の機能を有する要素には、それと同一符号を付してある。

図１２の如く、実施の形態４の単位シフトレジスタＳＲは、高電位側電源電位ＶＤＤが供給される第２電源端子Ｓ２を有している。さらに第２電源端子Ｓ２とノードＮ２（トランジスタＱ２，ＱＤ２のゲート）との間に接続したトランジスタＱ５と、ノードＮ２と第１電源端子Ｓ１との間に接続したトランジスタＱ６とが設けられている。トランジスタＱ５のゲートは第２電源端子Ｓ２に接続されており（即ちトランジスタＱ５はダイオード接続されている）、トランジスタＱ６のゲートはノードＮ１（トランジスタＱ１，ＱＤ１のゲート）に接続されている。なお、トランジスタＱ４のゲートは、実施の形態１と同様にリセット端子ＲＳＴに接続される。

トランジスタＱ６のオン抵抗はトランジスタＱ５のオン抵抗よりも充分小さく設定されている。よって、ノードＮ１がＨレベルになってトランジスタＱ６がオンすると、ノードＮ２はＬレベルになる。逆にノードＮ１がＬレベルのときはトランジスタＱ６がオフし、ノードＮ２はトランジスタＱ５により充電されてＨレベルになる。つまりこれらトランジスタＱ５，Ｑ６は、ノードＮ１を入力端、ノードＮ２を出力端とするレシオ型のインバータを構成している。

従って、本実施の形態の単位シフトレジスタＳＲでは、ノードＮ１がＬレベルのリセット状態にある間、トランジスタＱ５，Ｑ６から成るインバータによりノードＮ２はＨレベルに保持されるので、その間トランジスタＱ２，ＱＤ２がオンになる。つまり、単位シフトレジスタＳＲが出力信号Ｇを出力しない間（ゲート線ＧＬの非選択期間）、第１および第２出力端子ＯＵＴ，ＯＵＴＤは低インピーダンスのＬレベルに維持される。従って、第１および第２出力信号Ｇ_n，ＧＤ_nのＬレベルの電位がより安定し、ゲート線駆動回路３０の誤動作が防止される。

また実施の形態２，３と異なり、トランジスタＱ２，ＱＤ２のゲートに、クロック信号を供給する必要がないので、単位シフトレジスタＳＲで消費される交流電力を低減することができる。即ちクロック信号生成回路（図６のクロック発生器３１）の消費電力が削減されるという利点もある。ただし、トランジスタＱ２，ＱＤ２のゲートが継続的にＨレベルになるので、しきい値電圧のシフトが生じやすいことに留意すべきである。

＜実施の形態５＞
本実施の形態では、実施の形態４（図１２）の変形例を示す。図１３は実施の形態５に係る単位シフトレジスタＳＲの構成を示す回路図である。同図において、図１２に示したものと同様の機能を有する要素には、それと同一符号を付してある。図１３の如く、本実施の形態の単位シフトレジスタＳＲは、ノードＮ１と第１電源端子Ｓ１（ＶＳＳ）との間に接続し、ノードＮ２に接続したゲートを有するトランジスタＱ７を備えており、そのことを除いては図１２の回路と同様である。

トランジスタＱ７は、ノードＮ２がＨレベルのときにオンし、ノードＮ１を放電するように機能する。よって当該単位シフトレジスタＳＲにおいては、トランジスタＱ１，ＱＤ１がオフの期間（ゲート線ＧＬの非選択期間）に、ノードＮ１の電位がトランジスタＱ７によってＶＳＳに固定されることになる。

トランジスタＱ７を有さない実施の形態４の単位シフトレジスタＳＲ（図１２）では、トランジスタＱ１，ＱＤ１がオフの期間に、クロック端子ＣＫにクロック信号が入力されると、トランジスタＱ１，ＱＤ１のゲート・ドレイン間のオーバラップ容量を介する容量結合によってノードＮ１のレベルが上昇する可能性がある。ノードＮ１のレベルが上昇すると、トランジスタＱ１，ＱＤ１に電流が流れるようになり、ゲート線ＧＬの非選択期間に不要に第１および第２出力信号Ｇ，ＧＤがＨレベルになるという問題が生じる恐れがある。それに対し本実施の形態によれば、ゲート線ＧＬの非選択期間におけるノードＮ１のレベルの上昇が防止されるので、この問題の発生を抑えることができる。

＜実施の形態６＞
実施の形態５で説明した、ゲート線ＧＬの非選択期間におけるノードＮ１のレベルの上昇の問題は、実施の形態１〜４のいずれの単位シフトレジスタＳＲにおいても生じ得るものである。本実施の形態ではその対策を講じた単位シフトレジスタＳＲを提案する。

図１４は、実施の形態６に係る単位シフトレジスタＳＲの構成を示す回路図である。同図において、図１０に示したものと同様の機能を有する要素には、それと同一符号を付してある。図１４の如く、本実施の形態の単位シフトレジスタＳＲは、ノードＮ１と第２クロック端子ＣＫ２との間に接続した容量素子Ｃ２を備えており、そのことを除いては図１０の回路と同様である。

実施の形態２と同様に、第１および第２クロック端子ＣＫ１，ＣＫ２には、互いに位相の異なるクロック信号が入力される。但し本実施の形態においては、第１クロック端子ＣＫ１に入力されるクロック信号が立ち上がるタイミングと、第２クロック端子ＣＫ２に入力されるクロック信号が立ち下がるタイミングとが同時になるように組み合わせられる必要がある。

ここでも第ｎ段目の単位シフトレジスタＳＲ_nについて代表的に説明し、その第１クロック端子ＣＫ１にはクロック信号ＣＬＫが入力され、第２クロック端子ＣＫ２にはクロック信号／ＣＬＫが入力されるものと仮定する。

単位シフトレジスタＳＲ_nにおいて、ゲート線ＧＬ_nの非選択期間では、トランジスタＱ１，ＱＤ１はオフであるが、第１クロック端子ＣＫ１のクロック信号ＣＬＫが立ち上がると、トランジスタＱ１，ＱＤ１のゲート・ドレイン間のオーバラップ容量を介する結合によってノードＮ１のレベルが上昇しようとする。しかしこのとき第２クロック端子ＣＫ２のクロック信号／ＣＬＫは立ち下がるので、容量素子Ｃ２を介する結合によってノードＮ１のレベルは引き下げられる。つまり、容量素子Ｃ２は、クロック信号ＣＬＫに起因するノードＮ１のレベル上昇を相殺するように働く。

従って、本実施の形態によれば、ゲート線ＧＬの非選択期間におけるノードＮ１のレベルの上昇が防止され、当該期間に不要に第１および第２出力信号Ｇ，ＧＤがＨレベルになるという誤動作の発生を抑えることができる。

なお図１４においては、実施の形態２（図１０）の単位シフトレジスタＳＲに対して容量素子Ｃ２を設けた構成を示したが、本実施の形態は実施の形態１，３〜５の回路（図５，図５，図１１〜図１３）に対しても適用可能である。

＜実施の形態７＞
図１５は実施の形態７に係る単位シフトレジスタＳＲの構成を示す回路図である。同図において、図１０に示したものと同様の機能を有する要素には、それと同一符号を付してある。

図１５の如く、本実施の形態の単位シフトレジスタＳＲにおいては、リセット端子ＲＳＴ端子（トランジスタＱ４のゲート）を後段の単位シフトレジスタＳＲに接続させずに、第２クロック端子ＣＫ２に接続させる。それにより、トランジスタＱ４のゲートには、第１クロック端子ＣＫ１に入力されるものとは異なる位相のクロック信号が入力される。より具体的には、トランジスタＱ４には、自身の前段の第１クロック端子ＣＫ１に入力されるものと同位相のクロック信号が入力される。

さらに、トランジスタＱ４のソースは入力端子ＩＮに接続される。それにより、トランジスタＱ４のソースには、前段の第１出力信号Ｇ_n-1が入力されるようになる。図１５の回路ではノードＮ２を第２クロック端子ＣＫ２に接続しているので、上記のようにトランジスタＱ４のゲートおよびソースに入力される信号が変更されていることを除いては、図１０の回路と同様になる。

ここでも第ｎ段目の単位シフトレジスタＳＲ_nについて代表的に説明する。当該単位シフトレジスタＳＲ_nの第１クロック端子ＣＫ１にはクロック信号ＣＬＫが入力され、第２クロック端子ＣＫ２にはクロック信号／ＣＬＫが入力されるものと仮定する。なお、本実施の形態の単位シフトレジスタＳＲの動作も、基本的には実施の形態１で説明したものと同様であるので、説明の簡単のため再び図８を参照する。

時刻ｔ₁において、単位シフトレジスタＳＲ_n-1の第１クロック端子ＣＫ１に入力されるクロック信号／ＣＬＫがＨレベルになると共に、当該前段の第１および第２出力信号Ｇ_n-1，ＧＤ_n-1がＨレベルになったとする。このとき単位シフトレジスタＳＲ_nのトランジスタＱ４のゲートがＨレベルになるが、そのソースもＨレベルになっているのでトランジスタＱ４はオンしない。そのためノードＮ１は、トランジスタＱ３を介してＨレベルに充電される。それにより、単位シフトレジスタＳＲ_nはリセット状態から、セット状態に移行する。

時刻ｔ₂でクロック信号／ＣＬＫが立ち下がると、前段の第１および第２出力信号Ｇ_n-1，ＧＤ_n-1もＬレベルになるが、トランジスタＱ３がオフし、トランジスタＱ４もオフのままであるので、ノードＮ１のレベルはフローティングでＨレベル（ＶＤＤ−Ｖｔｈ）に維持される。

時刻ｔ₃でクロック信号ＣＬＫが立ち上がると、ノードＮ１が昇圧されると共に、第１および第２出力信号Ｇ_n，ＧＤ_nが、Ｈレベル（ＶＤＤ）になる。そして時刻ｔ₄でクロック信号ＣＬＫがＬレベルになると、単位シフトレジスタＳＲ_nの第１および第２出力信号Ｇ_n，ＧＤ_nもＬレベルになる。それによりノードＮ１のレベルもＶＤＤ−Ｖｔｈにまで低下する。

そして時刻ｔ₅でクロック信号／ＣＬＫが立ち上がると、このとき第１出力信号Ｇ_n-1はＬレベルになっているので、トランジスタＱ４はオンとなり、ノードＮ１は放電されてＬレベルになる。即ち、単位シフトレジスタＳＲ_nはリセット状態に戻り、トランジスタＱ１，ＱＤ１はオフになる。その後時刻ｔ₆でクロック信号／ＣＬＫがＬレベルになると、トランジスタＱ４はオフに戻る。

以上のように実施の形態７に係る単位シフトレジスタＳＲは、実施の形態１の単位シフトレジスタＳＲと同様に動作することができる。即ち、トランジスタＱ３が前段の第１および第２出力信号Ｇ_n-1，ＧＤ_n-1を用いて高速に充電されるため、実施の形態１と同様の効果が得られる。

また本実施の形態では、各単位シフトレジスタＳＲを、その次段の単位シフトレジスタに接続する必要がない。従って、回路のレイアウトの自由度が増し、回路の形成面積の縮小化に寄与できる。但し、トランジスタＱ４のゲートにクロック信号が連続的に供給されるため、クロック信号生成回路（図６のクロック発生器３１）の交流電力が大きくなる点に留意すべきである。

また本実施の形態においては、単位シフトレジスタＳＲのトランジスタＱ４のソースに前段の第１出力信号Ｇが入力される構成としたが、それに代えて前段の第２出力信号ＧＤを入力してもよい。但し、その場合には、各単位シフトレジスタＳＲの第２出力端子ＯＵＴＤにかかる負荷容量が増加するため、第２出力信号ＧＤの立ち上がり速度が低下して本発明の効果が若干低減されることに留意すべきである。

なお図１５においては、実施の形態２（図１０）の単位シフトレジスタＳＲに対して、上記のようにトランジスタＱ４のゲート及びソースに入力する信号を変更した構成を示したが、本実施の形態は上記の実施の形態１，３〜６の回路（図５，図１１〜図１４）および後述する実施形態８〜１１の回路（図１９〜図１６）それぞれのトランジスタＱ４に対しても適用可能である。

＜実施の形態８＞
上記したように、実施の形態４，５の単位シフトレジスタＳＲ（図１２，図１３）では、ノードＮ１がＬレベルにある間（ゲート線ＧＬの非選択期間）、トランジスタＱ５，Ｑ６から成るインバータが、ノードＮ２をＨレベルに保持する。よってその間は第１および第２出力端子ＯＵＴ，ＯＵＴＤを放電するトランジスタＱ２，ＱＤ２がオンに保たれる。それにより第１および第２出力端子ＯＵＴ，ＯＵＴＤが低インピーダンスのＬレベルに維持されるため、誤信号の発生が防止される。しかしトランジスタＱ２，ＱＤ２のゲートが継続的にＨレベルにされるため、それらのしきい値電圧のシフトが生じてしまう。

一方、実施の形態２，３の単位シフトレジスタＳＲ（図１０，図１１）では、トランジスタＱ２，ＱＤ２のゲートにはクロック信号／ＣＬＫが入力される。つまりそれらのゲートのレベルは一定周期でスイングされており、継続的にＨレベルにならないため、しきい値電圧のシフトは抑制される。但し、第１および第２出力端子ＯＵＴ，ＯＵＴＤが一定周期で高インピーダンス状態になるため、誤信号防止の効果は実施の形態４，５よりも低い。

上記の特許文献５（特開２００６−２４３５０号公報）の図７，図１１には、これらの問題を解決できる単位シフトレジスタが提案されている。特にその図１１の単位シフトレジスタは、本願発明と同様に２つの出力端子（ＯＵＴ，ＣＲ）を有するものである。実施の形態８では、特許文献５の図１１の技術を、本発明の単位シフトレジスタＳＲに適用する。

図１６は、実施の形態８に係る単位シフトレジスタＳＲの回路図である。当該単位シフトレジスタＳＲは、実施の形態５の単位シフトレジスタＳＲ（図１３）に対し、特許文献５の図１１の技術を適用したものである。図１６においては、図１３に示したものと同様の機能を有する要素にはそれと同一符号を付してある。但し図１６の第１クロック端子ＣＫ１は、図１３のクロック端子ＣＫに相当する。

図１３の単位シフトレジスタＳＲは、第１および第２出力端子ＯＵＴ，ＯＵＴＤをプルダウンするためのトランジスタＱ２，ＱＤ２を駆動する「プルダウン駆動回路」として、レシオ型のインバータ（図１３のトランジスタＱ５，Ｑ６）を有していたが、図１６の単位シフトレジスタＳＲはそれに代えて、容量素子Ｃ３およびトランジスタＱ６から成る容量性負荷型のインバータを備えている。

当該インバータも、トランジスタＱ１，ＱＤ１のゲート（ノードＮ１）を入力ノードとし、トランジスタＱ２，ＱＤ２のゲート（ノードＮ２）を出力端とする。但し、当該インバータは、第１クロック端子ＣＫ１に入力されるクロック信号が電源として供給される点で、通常のものとは異なる。即ち当該インバータにおいて、容量素子Ｃ３はノードＮ２と第１クロック端子ＣＫ１との間に接続される。容量素子Ｃ３は、当該インバータの負荷としてだけでなく、第１クロック端子ＣＫ１のクロック信号をノードＮ２に結合させる結合容量としても機能する。トランジスタＱ６は、図１３の場合と同様に、ノードＮ２と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ１に接続される。

当該単位シフトレジスタＳＲは、第１出力端子ＯＵＴと第１電源端子Ｓ１との間に接続したトランジスタＱ８と、第２出力端子ＯＵＴＤと第１電源端子Ｓ１との間に接続したトランジスタＱＤ８とをさらに備えている。これらトランジスタＱ８，ＱＤ８のゲートは共に、第２クロック端子ＣＫ２に接続される。第２クロック端子ＣＫ２には、第１クロック端子ＣＫ１に入力されるものとは異なる位相のクロック信号が入力される。図１０と対比して分かるように、トランジスタＱ８，ＱＤ８は、実施の形態２におけるトランジスタＱ２，ＱＤ２に相当するものである。

ここでも第１および第２クロック端子ＣＫ１，ＣＫ２にそれぞれクロック信号ＣＬＫ，／ＣＬＫが入力される、第ｎ段目の単位シフトレジスタＳＲ_nの動作を代表的に説明する。

まずゲート線ＧＬ_nの非選択期間における動作について説明する。この期間では単位シフトレジスタＳＲ_nのノードＮ１はＬレベルである。容量素子Ｃ３およびトランジスタＱ６から成るインバータは、クロック信号ＣＬＫにより電源が供給されるときに活性化されるので、クロック信号ＣＬＫがＨレベルになったときノードＮ２にＨレベルを出力する。より詳細には、ノードＮ１がＬレベルの間はトランジスタＱ６はオフであるので、ノードＮ２のレベルは、容量素子Ｃ３を介する結合により、クロック信号ＣＬＫがＨレベルになるのに追随してＨレベルになる。

よってトランジスタＱ２，ＱＤ２は、クロック信号ＣＬＫがＨレベルになる度にオンし、それぞれ第１および第２出力端子ＯＵＴ，ＯＵＴＤを低インピーダンスでＬレベルにする。一方、トランジスタＱ８，ＱＤ８は、第２クロック端子ＣＫ２に入力されるクロック信号／ＣＬＫがＨレベルになる度にオンする。

つまりゲート線ＧＬｎの非選択期間では、トランジスタＱ２，ＱＤ２のペアと、トランジスタＱ８，ＱＤ８のペアとが、クロック信号ＣＬＫ，／ＣＬＫに同期して交互にオンになる。よって第１および第２出力端子ＯＵＴ，ＯＵＴＤは、殆どの期間低インピーダンスでＬレベルにされることとなり、誤信号の発生を抑制する効果は実施の形態５と同程度に高いものとなる。

またトランジスタＱ２，ＱＤ２，Ｑ８，ＱＤ８のゲートのレベルはそれぞれ一定周期でスイングされており、継続的にＨレベルにされないため、それらのしきい値電圧のシフトは抑制される。

次にゲート線ＧＬ_nの選択期間における動作を説明する。この期間では単位シフトレジスタＳＲ_nのノードＮ１はＨレベルである。ノードＮ１がＨレベルの間はトランジスタＱ６がオンになるので、容量素子Ｃ３およびトランジスタＱ６から成るインバータはノードＮ２にＬレベルを出力する。また当該期間ではクロック信号／ＣＬＫはＬレベルである。従ってトランジスタＱ２，ＱＤ２，Ｑ８，ＱＤ８はオフに維持されるので、単位シフトレジスタＳＲｎは正常に第１および第２出力信号Ｇｎ，ＧＤｎを出力することができる。

このように本実施の形態によれば、トランジスタＱ２，ＱＤ２，Ｑ８，ＱＤ８のしきい値電圧のシフト（即ち駆動能力の低下）を防止しつつ、誤信号の発生防止の高い効果を得ることができる。

＜実施の形態９＞
本実施の形態では、実施の形態８の単位シフトレジスタＳＲ（図１６）に対し、実施の形態３で用いた技術を適用する。

図１７は、実施の形態９に係る単位シフトレジスタＳＲの構成を示す回路図である。当該単位シフトレジスタＳＲは、図１６の回路に対し、トランジスタＱ２、ＱＤ２のソースを第２クロック端子ＣＫ２に接続させ、またトランジスタＱ８，ＱＤ８のソースを第１クロック端子ＣＫ１に接続させている。即ち、トランジスタＱ２，ＱＤ２，Ｑ８，ＱＤ８のソースにはゲートに入力されるものと位相の異なるクロック信号が入力されることになる。その点を除いては図１６の回路と同様である。

ここでも第ｎ段目の単位シフトレジスタＳＲ_nについて代表的に説明し、その第１クロック端子ＣＫ１にはクロック信号ＣＬＫが入力され、第２クロック端子ＣＫ２にはクロック信号／ＣＬＫが入力されるものと仮定する。

クロック信号ＣＬＫ，／ＣＬＫは互いに相補な信号である。よって、クロック信号ＣＬＫがＨレベルになってトランジスタＱ２，ＱＤ２がオンする間はそれらのソースはクロック信号／ＣＬＫによりＬレベルにされ、またクロック信号／ＣＬＫがＨレベルになってトランジスタＱ８，ＱＤ８がオンする間はそれらのソースはクロック信号ＣＬＫによりＬレベルにされる。よってトランジスタＱ２，ＱＤ２，Ｑ８，ＱＤ８は、ソースが第１電源端子Ｓ１に接続されている場合と同じように、第１および第２出力端子ＯＵＴ，ＯＵＴＤを放電することができる。

またクロック信号ＣＬＫがＬレベルになってトランジスタＱ２，ＱＤ２がオフする間はそれらのソースはクロック信号／ＣＬＫによりＨレベルにされ、クロック信号／ＣＬＫがＬレベルになってトランジスタＱ８，ＱＤ８がオフする間はそれらのソースはクロック信号ＣＬＫによりＨレベルにされる。つまりトランジスタＱ２，ＱＤ２，Ｑ８，ＱＤ８がオフのとき、そのゲートがソースに対して負にバイアスされるのと等価な状態になる。それにより、正方向へシフトしたしきい値電圧が負方向へ戻って回復するため、トランジスタＱ２，ＱＤ２，Ｑ８，ＱＤ８の駆動能力の低下が防止される。

＜実施の形態１０＞
図１８は、実施の形態１０に係る単位シフトレジスタＳＲの構成を示す回路図である。当該単位シフトレジスタＳＲは、図１６の回路に対し、トランジスタＱ２を省略している。

トランジスタＱ２が無い場合、クロック信号／ＣＬＫがＨレベルのとき以外は第１出力端子ＯＵＴが高インピーダンスとなる。即ち、第１出力端子ＯＵＴにおける誤信号の発生防止の効果は、図１０の回路と同じ程度になる。なお、トランジスタＱ２を無くしたことで、表示装置の表示特性に悪影響が生じる場合には、画素の電位に対してＶＳＳレベルをより低くすればそれを改善できる。

本実施の形態によれば、トランジスタＱ２を省略した分だけ回路面積を削減することができる。またノードＮ２の寄生容量が小さくなり、ノードＮ２の充電が容易になるため、容量素子Ｃ３の値を小さく設定することができるようになる。つまり容量素子Ｃ３の形成面積を縮小できるという点でも、回路面積の縮小化に寄与できる。さらに、トランジスタＱ２のゲート容量によって消費されていた分の電力が削減されるので、回路の低消費電力化にも寄与できる。

なお回路面積の縮小化の目的であれば、トランジスタＱ２ではなくトランジスタＱＤ２の方を省略することも考えられる（トランジスタＱ２，ＱＤ２の両方を省略すると、実施の形態２（図１０）と同じとなる）。しかしトランジスタＱＤ２を省略すると、トランジスタＱ２を省略する場合よりも誤動作が起こり易いため好ましくない。その理由は次のとおりである。

即ち、トランジスタＱＤ２が省略された場合、第１クロック端子ＣＫ１のクロック信号の立ち上がり時に、第２出力端子ＯＵＴＤが高インピーダンス状態になる。第２出力端子ＯＵＴＤの容量負荷（即ち次段のトランジスタＱ３のゲート容量）は、第１出力端子ＯＵＴの容量負荷（即ちゲート線ＧＬに付随する容量）に比べて小さい。そのため、第２出力端子ＯＵＴＤが高インピーダンス状態になると、ノイズの影響等により第１出力端子ＯＵＴが高インピーダンス状態になった場合よりも簡単にそのレベルが上昇してしまう。つまり誤信号としての第２出力信号ＧＤが出力されやすくなる。従ってそれを防止すべくトランジスタＱＤ２は残しておくことが好ましい。

上記の実施の形態９は、本実施の形態に対しても適用可能である。即ち図１８の回路に対し、トランジスタＱＤ２のソースを第２クロック端子ＣＫ２に接続させ、トランジスタＱ８，ＱＤ８のソースを第１クロック端子ＣＫ１に接続さてもよい。

＜実施の形態１１＞
図１９は実施の形態１１に係る単位シフトレジスタＳＲの構成を示す回路図である。当該単位シフトレジスタＳＲは、図１６の回路に対し、トランジスタＱ８を省略したものである。この場合、ゲート線ＧＬの非選択期間において、クロック信号ＣＬＫがＨレベルのとき以外は第１出力端子ＯＵＴが高インピーダンスとなる。第１出力端子ＯＵＴが高インピーダンスになるタイミングが異なるものの、誤信号の発生防止の効果は図１８の回路とほぼ同じである。

トランジスタＱ８が省略されることにより、単位シフトレジスタＳＲの形成面積を縮小化できる。またトランジスタＱ８のゲート容量により消費されていた電力を削減できるという利点もある。

なお回路面積の縮小化の目的であれば、トランジスタＱ８のみならずトランジスタＱ８Ｄも省略してもよいが、トランジスタＱ８Ｄは誤動作を防止するために残した方が好ましい。先に述べたように、第２出力端子ＯＵＴＤは、その容量負荷が出力端子ＯＵＴのそれに比べ小さい。そのためトランジスタＱ８Ｄが省略されたことで第２出力端子ＯＵＴＤが高インピーダンス状態になると、ノイズの影響等により誤信号としての第２出力信号ＧＤが（実施の形態１０においてトランジスタＱ２Ｄを省略した場合ほどではないが）生成され易くなる。従ってそれを防止すべく、トランジスタＱ８Ｄは残しておくことが好ましい。

上記の実施の形態９は、本実施の形態に対しても適用可能である。即ち図１９の回路に対し、トランジスタＱ２，ＱＤ２のソースを第２クロック端子ＣＫ２に接続させ、トランジスタＱ８のソースを第１クロック端子ＣＫ１に接続さてもよい。

本発明の実施の形態に係る表示装置の構成を示す概略ブロック図である。 従来のゲート線駆動回路の構成を示すブロック図である。 従来の単位シフトレジスタの構成を示す回路図である。 従来の単位シフトレジスタの動作を示すタイミング図である。 実施の形態１に係る単位シフトレジスタの構成を示す回路図である。 実施の形態１に係るゲート線駆動回路の構成を示すブロック図である。 実施の形態１に係るゲート線駆動回路の構成を示す回路図である。 実施の形態１に係る単位シフトレジスタの動作を示すタイミング図である。 実施の形態１に係る単位シフトレジスタの効果を説明するための図である。 実施の形態２に係る単位シフトレジスタの構成を示す回路図である。 実施の形態３に係る単位シフトレジスタの構成を示す回路図である。 実施の形態４に係る単位シフトレジスタの構成を示す回路図である。 実施の形態５に係る単位シフトレジスタの構成を示す回路図である。 実施の形態６に係る単位シフトレジスタの構成を示す回路図である。 実施の形態７に係る単位シフトレジスタの構成を示す回路図である。 実施の形態８に係る単位シフトレジスタの構成を示す回路図である。 実施の形態９に係る単位シフトレジスタの構成を示す回路図である。 実施の形態１０に係る単位シフトレジスタの構成を示す回路図である。 実施の形態１１に係る単位シフトレジスタの構成を示す回路図である。

符号の説明

３０ ゲート線駆動回路、３１ クロック発生器、ＳＲ 単位シフトレジスタ、ＩＮ 第１入力端子、ＩＮＤ 第２入力端子、ＯＵＴ 第１出力端子、ＯＵＴＤ 第２出力端子、Ｓ１ 第１電源端子、Ｓ２ 第２電源端子、ＣＫ クロック端子、ＣＫ１ 第１クロック端子、ＣＫ２ 第２クロック端子、ＲＳＴ リセット端子、Ｑ１〜Ｑ８ トランジスタ、ＧＬ ゲート線、Ｃ１，Ｃ２，Ｃ３ 容量素子。

Claims (18)

1. 多段のシフトレジスタ回路であって、
   当該シフトレジスタ回路の各段は、
   第１および第２入力端子、第１および第２出力端子、第１クロック端子およびリセット端子と、
   前記第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、
   前記第１出力端子を放電する第２トランジスタと、
   前記第１クロック信号を前記第２出力端子に供給する第３トランジスタと、
   前記第２出力端子を放電する第４トランジスタとを備えるシフトレジスタ回路であって、
   前記第１および第３トランジスタの制御電極は、共に第１ノードに接続し、
   前記第２および第４トランジスタの制御電極は、共に第２ノードに接続し、
   当該シフトレジスタ回路は、
   前記第１ノードと前記第１入力端子との間に接続し、前記第２入力端子に接続した制御電極を有する第５トランジスタと、
   前記リセット端子に接続した制御電極を有し、前記第１ノードを放電する第６トランジスタとを備え、
   前記各段において、
   前記第１入力端子は、自身の前段の前記第１出力端子に接続し、
   前記第２入力端子は、自身の前段の前記第２出力端子に接続する
   ことを特徴とするシフトレジスタ回路。
2. 請求項１記載のシフトレジスタ回路であって、
   前記各段において、
   前記第２ノードは、前記リセット端子に接続している
   ことを特徴とするシフトレジスタ回路。
3. 請求項１記載のシフトレジスタ回路であって、
   前記第２ノードは、前記第１クロック信号と位相の異なる第２クロック信号が入力される第２クロック端子に接続している
   ことを特徴とするシフトレジスタ回路。
4. 請求項３記載のシフトレジスタ回路であって、
   前記各段において、
   前記第２トランジスタは、前記第１出力端子と前記第１クロック端子との間に接続し、
   前記第４トランジスタは、前記第２出力端子と前記第１クロック端子との間に接続している
   ことを特徴とするシフトレジスタ回路。
5. 請求項１記載のシフトレジスタ回路であって、
   前記各段は、
   前記第１ノードを入力端、前記第２ノードを出力端とするインバータをさらに備える
   ことを特徴とするシフトレジスタ回路。
6. 請求項５記載のシフトレジスタ回路であって、
   前記各段は、
   前記第２ノードに接続した制御電極を有し、前記第１ノードを放電する第７トランジスタをさらに備える
   ことを特徴とするシフトレジスタ回路。
7. 請求項１記載のシフトレジスタ回路であって、
   前記各段は、
   前記第４トランジスタとは別に、前記第２出力端子を放電し、前記第１クロック信号と位相の異なる第２クロック信号が入力される第２クロック端子に接続した制御電極を有する第８トランジスタと、
   前記第１ノードに接続した制御電極を有し、前記第２ノードを放電する第９トランジスタと、
   前記第２ノードと前記第１クロック端子との間に接続した第１容量素子とをさらに備える
   ことを特徴とするシフトレジスタ回路。
8. 請求項７記載のシフトレジスタ回路であって、
   前記各段において、
   前記第４トランジスタは、前記第２出力端子と前記第２クロック端子との間に接続している
   ことを特徴とするシフトレジスタ回路。
9. 請求項７または請求項８記載のシフトレジスタ回路であって、
   前記各段は、
   前記第２クロック端子に接続した制御電極を有し、前記第１出力端子を放電する第１０トランジスタをさらに備える
   ことを特徴とするシフトレジスタ回路。
10. 請求項９記載のシフトレジスタ回路であって、
    前記各段において、
    前記第２トランジスタは、前記第１出力端子と前記第２クロック端子との間に接続している
    ことを特徴とするシフトレジスタ回路。
11. 請求項１記載のシフトレジスタ回路であって、
    前記各段は、
    前記第１ノードに接続した制御電極を有し、前記第２ノードを放電する第１１トランジスタと、
    前記第２ノードと前記第１クロック端子との間に接続した第２容量素子と、
    前記第４トランジスタとは別に、前記第２出力端子を放電する第１２トランジスタとをさらに備え、
    前記各段において、
    前記第１２トランジスタの制御端子は、前記第１クロック信号と位相の異なる第３クロック信号が入力される第３クロック端子に接続している
    ことを特徴とするシフトレジスタ回路。
12. 請求項１１記載のシフトレジスタ回路であって、
    前記各段において、
    前記第１２トランジスタは、前記第２出力端子と前記第１クロック端子との間に接続している
    ことを特徴とするシフトレジスタ回路。
13. 請求項１から請求項１２のいずれか記載のシフトレジスタ回路であって、
    前記各段は、
    前記第１クロック信号と位相の異なる第４クロック信号が入力される第４クロック端子と前記第１ノードとの間に接続した第３容量素子をさらに備える
    ことを特徴とするシフトレジスタ回路。
14. 請求項１から請求項１３のいずれか記載のシフトレジスタ回路であって、
    前記各段において、
    前記リセット端子は、自身よりも後段の前記第１出力端子に接続している
    ことを特徴とするシフトレジスタ回路。
15. 請求項１から請求項１３のいずれか記載のシフトレジスタ回路であって、
    前記各段において、
    前記第６トランジスタは、
    前記第１ノードと前記第１または第２入力端子との間に接続し、
    前記リセット端子には、
    前記第１クロック信号と位相の異なる第５クロック信号が入力される
    ことを特徴とするシフトレジスタ回路。
16. 請求項１５記載のシフトレジスタ回路であって、
    前記各段において、
    前記第５クロック信号は、自身の前段の前記第１クロック端子に入力されるものと同位相である
    ことを特徴とするシフトレジスタ回路。
17. 請求項１４または請求項１６記載のシフトレジスタ回路であって、
    前記各段において、
    前記第２出力端子からの出力信号は、前記第１出力端子からの出力信号よりもレベル遷移の速度が速い
    ことを特徴とするシフトレジスタ回路。
18. 請求項１４、請求項１６および請求項１７のいずれか記載のシフトレジスタ回路をゲート線駆動回路とする画像表示装置であって、
    表示パネルのゲート線のそれぞれは、
    前記各段の前記第１出力端子に接続されている
    ことを特徴とする画像表示装置。

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