JP4836304B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 100
- 238000002955 isolation Methods 0.000 claims description 106
- 238000004519 manufacturing process Methods 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 24
- 238000000926 separation method Methods 0.000 claims description 17
- 238000005498 polishing Methods 0.000 description 36
- 238000000034 method Methods 0.000 description 35
- 150000004767 nitrides Chemical class 0.000 description 33
- 238000005530 etching Methods 0.000 description 13
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000007517 polishing process Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に半導体集積回路装置における分離酸化膜とそれに囲まれる電気的アクティブ領域のパターンに関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路装置では素子の微細化、高集積化に伴い、そのデザインルールはますます微細になり、プロセスにおいても大変複雑になってきている。特に、素子間分離では、微細化に適したトレンチ型分離酸化膜が広く用いられるようになり、電気的アクティブデバイス領域の性能を損なうことなく、分離酸化膜をトレンチ内に良好に埋め込み、信頼性良くＣＭＰ法による研磨を行うことが非常に重要である。
図９は、従来の半導体装置の素子分離形成後の平面図である。図に示すように、素子形成される電気的アクティブデバイス領域のパターン１（以下、本番パターン１と称す）が分離領域２に囲まれて配置される。特に、１ａは電気的アクティブデバイス領域の微細幅パターン（以下、微細本番パターン１ａと称す）である。
図１０は図９に示した従来の半導体装置の素子分離形成後の断面図である。図１０（ａ）は図９のＡ９−Ａ９線における断面図であり比較的広い分離領域２を示すもの、図１０（ｂ）は図９のＢ９−Ｂ９線における断面図であり分離領域２に両側を挟まれた微細本番パターン１ａを示すものである。
【０００３】
半導体装置における素子分離は、まず半導体基板３上に下敷き酸化膜４、窒化膜５を順次形成する。その後、分離領域２となる領域の窒化膜５を選択的にエッチング除去した後、窒化膜５マスクを用いて半導体基板３をエッチングすることによりトレンチ６を所定の深さに形成する。次いで、トレンチ６内を埋め込んで全面に分離酸化膜７を形成した後、ＣＭＰ法により分離酸化膜７を研磨して窒化膜５上の分離酸化膜７を除去してトレンチ６内のみに残存させ、トレンチ型分離酸化膜７ａを形成する。なお、窒化膜５および下敷き酸化膜４は、素子分離の後で除去するものである。
【０００４】
【発明が解決しようとする課題】
従来の半導体装置では、ＣＭＰ法を用いた研磨により窒化膜５上の分離酸化膜７を除去するが、窒化膜５の研磨速度は遅いため、窒化膜５の形成領域の周辺では、窒化膜５の影響で研磨速度が減少する。逆に、図１０（ａ）に示すような広い分離領域２（トレンチ型分離酸化膜７ａ）では、研磨速度が速くなり、特に中央部でディッシング（dishing）による膜厚の落ち込みが発生する。このため表面の平坦性が悪くなり、後工程でリソグラフィ技術を用いたパターニングが良好に行えないという問題点があった。
さらに、図１０（ｂ）に示すように、広い分離領域２（トレンチ型分離酸化膜７ａ）に微細本番パターン１ａが挟まれている場合、図１１に示すように、トレンチ型分離酸化膜７ａで研磨速度が速いために、オーバーポリッシュにより微細本番パターン１ａの窒化膜５の一部もしくは全部を研磨してしまうこともあった。これにより、トレンチ型分離酸化膜７ａの膜厚の落ち込みがさらに大きくなり、例えば、トランジスタ特性における逆ナロー効果によるしきい値の低下や、リーク電流の増大など素子の電気的特性の劣化を招くという問題点があった。
【０００５】
上記のような問題点を改善するために、従来から、ダミーのアクティブ領域となるダミーパターンを分離領域２内に設けて、ＣＭＰ法による研磨速度の均一性の向上を図るものがあった。
図１２および図１３は従来の半導体装置の改善例を示す平面図であり、図９で示した半導体装置の分離領域２にダミーパターン８（ダミーのアクティブ領域）を配置したものである。図１２では比較的小さなダミーパターン８ａを、図１３では比較的大きなダミーパターン８ｂを分離領域２内に敷き詰めるように配置した。
【０００６】
ＣＭＰ法による分離酸化膜７研磨の際、図１２で示した場合には、小さなダミーパターン８ａが密集した領域で研磨速度が遅くなり、断面図である図１４に示すように、アンダーポリッシュによりダミーパターン８ａの窒化膜５上に分離酸化膜７が残存することがある。このような場合には、分離酸化膜７だけでなく下層の窒化膜５および下敷き酸化膜４もその後の除去工程で除去されずに残存し、著しく表面平坦性を損ない、後工程でのパターニングが困難になる。
また、図１３で示した場合には、ダミーパターン８ｂが大きいために、本番パターン１の周辺で、配置できない領域がある。特に、微細本番パターン１ａの周辺にダミーパターン８ｂがない場合、Ｂ13−Ｂ13線における断面図は図１０（ｂ）と同様であり、トレンチ型分離酸化膜７ａで研磨速度が速いために、オーバーポリッシュにより微細本番パターン１ａの窒化膜５の一部もしくは全部を研磨してしまうことがあった（図１１参照）。これにより、上述したようにトレンチ型分離酸化膜７ａの膜厚の落ち込みがさらに大きくなり素子の電気的特性の劣化を招く。
【０００７】
この発明は、上記のような問題点を解消するために成されたものであって、分離領域にトレンチ型分離酸化膜を形成して素子分離する半導体装置において、分離酸化膜をＣＭＰ法を用いて研磨する際、研磨速度の均一性を向上してオーバーポリッシュやアンダーポリッシュを抑制し、表面平坦性の良好な信頼性の高い半導体装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明の一の局面に従う半導体装置は、半導体基板と、半導体基板の主表面上に形成されたアクティブデバイス領域と、上記アクティブデバイス領域の周りにある分離領域と、上記アクティブデバイス領域に隣接する上記分離領域内に第一ピッチで第一の方向と上記第一の方向と異なる第二の方向に配置され、それぞれが等しい平面形状および平面積を有する複数の第一アクティブダミーパターンと、上記分離領域内に第二ピッチで配置され、それぞれが等しい平面形状および平面積を有する複数の第二アクティブダミーパターンとを備える。上記第一のピッチは上記第二のピッチより小さく、上記第一アクティブダミーパターンは上記第二アクティブダミーパターンよりも平面積が小さい。上記複数の第二アクティブダミーパターンは、上記複数の第一アクティブダミーパターンのうち上記第一方向に配置されたものに隣接するパターンと、上記複数の第一アクティブダミーパターンのうち上記第二方向に配置されたものに隣接するパターンとを含む。上記複数の第二アクティブダミーパターンの少なくとも一部は、上記第一アクティブダミーパターンを介さずに上記アクティブデバイス領域に隣接している。
【０００９】
またこの発明の他の局面に従う半導体装置は、半導体基板と、半導体基板の主表面上に形成されたメモリセル用の微細本番パターンとしての第一アクティブデバイス領域と、メモリセル以外に用いられ、上記微細本番パターンよりもパターン寸法が大きい第二アクティブデバイス領域と、上記第一及び第二アクティブデバイス領域の間及び周りにある分離領域と、上記分離領域内に第一ピッチで第一の方向と上記第一の方向と異なる第二の方向に配置され、それぞれが等しい平面形状を有する複数の第一アクティブダミーパターンと、上記分離領域内に第二ピッチで第三の方向と上記第三の方向と異なる第四の方向に配置され、それぞれが等しい平面形状を有する複数の第二アクティブダミーパターンとを有する。上記第一のピッチは上記第二のピッチより小さく、上記第一アクティブダミーパターンは上記第二アクティブダミーパターンよりも平面積が小さい。上記複数の第二アクティブダミーパターンの少なくとも一部は、上記第一アクティブダミーパターンを介さずに、上記第一および第二アクティブデバイス領域の少なくともいずれかに隣接している。上記複数の第二アクティブダミーパターンは、上記複数の第一アクティブダミーパターンのうち上記第一方向に配置されたものに隣接するパターンと、上記複数の第一アクティブダミーパターンのうち上記第二方向に配置されたものに隣接するパターンとを含む。
【００１３】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を図によって説明する。
図１はこの発明の実施の形態１による半導体装置の平面図、図２（ａ）は図１のＡ１−Ａ１線における断面図、図２（ｂ）は図１のＢ１−Ｂ１線における断面図である。図において、９は素子形成される電気的アクティブデバイス領域のパターン（以下、本番パターン９と称す）で分離領域１０に囲まれて配置される。特に、９ａは電気的アクティブデバイス領域の微細幅パターン（以下、微細本番パターン９ａと称す）である。１１は分離領域１０内に配置されたダミーのアクティブ領域となるダミーパターンで、１１ａは比較的小さなダミーパターン、１１ｂは比較的大きなダミーパターンである。また、１２は半導体基板、１３はトレンチ型分離酸化膜である。
【００１４】
図に示すように、本番パターン９を囲む分離領域１０内に面積の異なる２種のダミーパターン１１（１１ａ、１１ｂ）を配置する。このダミーパターン１１の配置方法は、まず、本番パターン９から離れた領域から大きなダミーパターン１１ｂを敷き詰めるように規則的に配列させて、本番パターン９の近くまで配置する。例えば、１８μｍ角のダミーパターン１１ｂを２０μｍピッチでアレイする。
本番パターン９の周辺で、大きなダミーパターン１１ｂが配置できない隙間領域に、小さなダミーパターン１１ａを挿入し、規則的に配列させて配置する。例えば、３μｍ角のダミーパターン１１ａを５μｍピッチでアレイする。
【００１５】
このような半導体装置の素子分離工程を図３、図４を用いて説明する。図３は図２（ａ）に対応する部分、図４は図２（ｂ）に対応する部分の工程をそれぞれ示す断面図である。
まず、例えば１０Ω・ｃｍの比抵抗を有するｐ型の単結晶シリコン等からなる半導体基板１２上に下敷き酸化膜１４を、例えば約１０ｎｍの膜厚で形成し、さらに窒化膜１５を約０．１μｍの膜厚で形成する。その後、本番パターン９とダミーパターン１１とのアクティブ領域９、１１を除く領域の窒化膜１５を選択的にエッチング除去した後、窒化膜１５マスクを用いて半導体基板１２を約０．３μｍの深さまでエッチングすることによりトレンチ１６を形成する。次いで、トレンチ１６内を埋め込んで全面にＨＤＰ（ハイデンシティプラズマ）酸化膜から成る分離酸化膜１３ａを、例えば約０．４μｍの膜厚で堆積した後、所定のパターン寸法より大きいアクティブ領域９、１１の分離酸化膜１３ａをエッチングするためのレジストパターン１７を分離酸化膜１３ａ上に形成する。このレジストパターン１７は、対象となるアクティブ領域９、１１より、例えば約１．５μｍアンダーサイシングして形成する（図３（ａ）、図４（ａ））。
【００１６】
次に、レジストパターン１７をマスクとして分離酸化膜１３ａを窒化膜１５に到達するまでエッチングして開口する。これにより、比較的広いアクティブ領域９、１１、即ち、大きなダミーパターン１１ｂおよび比較的広い本番パターン９の領域上の分離酸化膜１３ａは中央部が開口され端部１３ｂのみが残存する。このときのエッチングは、ドライでもウェットでも良い。なお、微細本番パターン９ａ上に形成されるＨＤＰ酸化膜１３ｃは図に示すように小さな三角形状となり、例えば、ＤＲＡＭ部のメモリセルなどの微細本番パターン９ａの密集領域においても、小さな三角形状の多数のＨＤＰ酸化膜１３ｃが密集する状態となる（図３（ｂ）、図４（ｂ））。
次にＣＭＰ法により分離酸化膜１３ａを研磨して窒化膜１５上の分離酸化膜１３ａを除去してトレンチ１６内のみに残存させ、トレンチ型分離酸化膜１３を形成する（図３（ｃ）、図４（ｃ））。
次に、窒化膜１５、下敷き酸化膜１４を順次ウェットエッチングにより除去して、所定の処理を施して図２（ａ）、図２（ｂ）で示した素子分離が完成する。
【００１７】
この実施の形態では、本番パターン９から離れた領域から大きなダミーパターン１１ｂを敷き詰めるように規則的に配列させて配置し、本番パターン９の周辺で、大きなダミーパターン１１ｂが配置できない隙間領域に、小さなダミーパターン１１ａを挿入し、規則的に配列させて配置したため、トレンチ型分離酸化膜１３の幅が所定の幅を超えて大きくならない。このため、ＣＭＰ法による分離酸化膜１３ａを研磨する際、研磨速度が速くなることが抑えられ、ディッシング（dishing）による膜厚の落ち込みが防止できる。
また、微細本番パターン９ａの両側のトレンチ型分離酸化膜１３の幅も、小さなダミーパターン１１ａを挿入することにより狭く抑えられるので、オーバーポリッシュにより微細本番パターン９ａの窒化膜１５が研磨されるのが防止でき、隣接するトレンチ型分離酸化膜１３ａの膜厚の落ち込みも防止できて、トランジスタ特性における逆ナロー効果によるしきい値の低下や、リーク電流の増大など素子の電気的特性の劣化を招くことがなくなる。このような微細本番パターン９ａの両側のトレンチ型分離酸化膜１３の幅は、微細本番パターン９ａの１〜１０倍程度が望ましく、ＣＭＰ法による研磨速度の均一性が向上して上記のような効果が確実に得られる。
【００１８】
さらに、大きなダミーパターン１１ｂと小さなダミーパターン１１ａとを配置することにより、小さなダミーパターン１１ａが密集した領域がなくなり、ＣＭＰ法による研磨速度の均一性が向上するため、アンダーポリッシュにより窒化膜１５上に分離酸化膜１３ａが残存することが防止できる。大きなダミーパターン１１ｂおよび比較的広い本番パターン９の領域上の分離酸化膜１３ａは、ＣＭＰ法による研磨工程の前に、予めエッチング（プリエッチング）して中央部を開口しているため、容易に研磨できてアンダーポリッシュによる問題は無い。
また、ダミーパターン１１の配置によりアクティブ領域９、１１の分離酸化膜１３ａと合わせた全体に対する面積占有率は、５割〜８割程度の範囲で、本番パターン９の密集した領域と同等程度にできる。これにより、ＣＭＰ法による研磨速度は、半導体基板１２の面内全体において均一性がさらに向上する。
上述したように、この実施の形態では、素子分離の際の分離酸化膜１３ａのＣＭＰ法による研磨の際、研磨速度の均一性が向上するため、表面平坦性が良好で信頼性の高い半導体装置が得られる。
【００１９】
なお、ダミーパターン１１の寸法は、小さなダミーパターン１１ａが本番パターン９の最小寸法の１〜１００倍程度、大きなダミーパターン１１ｂが本番パターン９の最小寸法の１０〜１０００倍程度の範囲で適宜設定して用い、矩形パターンに限らず、短冊形、かぎ型、あるいはラインandスペース形状でも良いが、、プロセス制御が容易な規則的に配列されたものとする。
また、分離酸化膜１３ａのプリエッチングマスクとなるレジストパターン１７はアクティブ領域より約１．５μｍのアンダーサイシングとしたが、アンダーサイシング量はこれに限るものではなく、プリエッチング後にアクティブ領域の端部に分離酸化膜１３ａが残存すればよい。
さらに、分離酸化膜１３ａのプリエッチングは、窒化膜１５表面に到達するまでとしたが、到達する前でプリエッチングを終了し、その後のＣＭＰ法による研磨工程で調整しても良い。
【００２０】
実施の形態２．
次に、上記実施の形態１による図１および図２で示した半導体装置の素子分離構造を、分離酸化膜にＴＥＯＳ酸化膜を用いて形成したものについて、図５、図６に基づいて以下に説明する。
図５は図２（ａ）に対応する部分、図６は図２（ｂ）に対応する部分の素子分離工程をそれぞれ示す断面図である。
まず、上記実施の形態１と同様に、半導体基板１２上に下敷き酸化膜１４、さらに窒化膜１５を形成した後、本番パターン９とダミーパターン１１とのアクティブ領域９、１１を除く領域の窒化膜１５を選択的にエッチング除去し、窒化膜１５マスクを用いて半導体基板１２にトレンチ１６を形成する。
次いで、トレンチ１６内を埋め込んで全面にＴＥＯＳ酸化膜から成る分離酸化膜１３ｄを堆積した後、レジストパターン１７ａを分離酸化膜１３ｄ上に形成する。このレジストパターン１７ａは、所定のパターン寸法より大きいアクティブ領域９、１１、および例えばＤＲＡＭ部のメモリセルなど、微細本番パターン９ａが密集した領域の分離酸化膜１３ｄをエッチングするためのマスクパターンとして形成され、対象となる領域より、例えば約１．５μｍアンダーサイシングして形成する（図５（ａ）、図６（ａ））。
【００２１】
次に、レジストパターン１７ａをマスクとして分離酸化膜１３ｄを、窒化膜１５表面が露出しないところの所定の深さまでエッチングして開口する。これにより、比較的広いアクティブ領域９、１１、即ち、大きなダミーパターン１１ｂ、比較的広い本番パターン９および微細本番パターン９ａの密集領域の分離酸化膜１３ｄは、中央部が下地窒化膜１５を露出しない程度に開口され端部１３ｅが残存する。このときのエッチングは、ドライでもウェットでも良い（図５（ｂ）、図６（ｂ））。
この後、上記実施の形態１と同様に、ＣＭＰ法により分離酸化膜１３ｄを研磨して窒化膜１５上の分離酸化膜１３ｄを除去してトレンチ１６内のみに残存させ、トレンチ型分離酸化膜１３を形成する（図５（ｃ）、図６（ｃ））。
次に、窒化膜１５、下敷き酸化膜１４を順次ウェットエッチングにより除去して、所定の処理を施して図２（ａ）、図２（ｂ）で示した素子分離が完成する。
【００２２】
この実施の形態においても、上記実施の形態１と同様に、素子分離の際の分離酸化膜１３ｄのＣＭＰ法による研磨の際、研磨速度の均一性が向上するため、表面平坦性が良好で信頼性の高い半導体装置が得られる。
また、ＴＥＯＳ酸化膜から成る分離酸化膜１３ｄのプリエッチングを比較的広いアクティブ領域９、１１のみでなく微細本番パターン９ａの密集領域でも行うものとした。これは、ＴＥＯＳ酸化膜１３ｄでは、微細本番パターン９ａ上でも膜厚が減少することなく、微細本番パターン９ａの密集領域では、微細本番パターン９ａ上のＴＥＯＳ酸化膜１３ｄが、隣接するトレンチ１６上層にも延在して大きな面積のものとなってしまい、ＣＭＰ法による研磨の際、アンダーポリッシュを招き易いためである。
【００２３】
実施の形態３．
次に、この発明の実施の形態３を説明する。
図７はこの発明の実施の形態３による半導体装置の平面図、図８（ａ）は図７のＡ７−Ａ７線における断面図、図８（ｂ）は図７のＢ７−Ｂ７線における断面図である。
図に示すように、本番パターン９を囲む分離領域１０内に面積の異なる２種のダミーパターン１１（１１ａ、１１ｂ）を配置する。このダミーパターン１１の配置方法は、まず、本番パターン９周囲に小さなダミーパターン１１ａを規則的に配列させる。例えば、３μｍ角のダミーパターン１１ａを５μｍピッチでアレイする。
本番パターン９とその周囲の小さなダミーパターン１１ａのさらに周囲に、大きなダミーパターン１１ｂを敷き詰めるように規則的に配列させて配置する。例えば、１８μｍ角のダミーパターン１１ｂを２０μｍピッチでアレイする。
【００２４】
このような半導体装置の素子分離工程は、分離酸化膜にＨＤＰ酸化膜１３ａを用いた場合は上記実施の形態１と同様に（図３、図４参照）、また、分離酸化膜にＴＥＯＳ酸化膜１３ｄを用いた場合は上記実施の形態２と同様に（図５、図６参照）行う。
【００２５】
この実施の形態では、本番パターン９周囲に小さなダミーパターン１１ａを配置し、さらにその周囲に大きなダミーパターン１１ｂを規則的に配列させて配置したため、トレンチ型分離酸化膜１３の幅が所定の幅を超えて大きくならない。このため、上記実施の形態１および２と同様に、ＣＭＰ法による分離酸化膜１３ａ（１３ｄ）を研磨する際、研磨速度が速くなることが抑えられ、ディッシング（dishing）による膜厚の落ち込みが防止できる。
また、微細本番パターン９ａの両側のトレンチ型分離酸化膜１３の幅も、周囲に小さなダミーパターン１１ａが配置されているため狭く抑えられるので、オーバーポリッシュにより微細本番パターン９ａの窒化膜１５が研磨されるのが防止でき、素子の電気的特性の劣化を招くことがなくなる。さらに、大きなダミーパターン１１ｂと小さなダミーパターン１１ａとを配置することにより、小さなダミーパターン１１ａが密集した領域がなくなり、アンダーポリッシュも防止できる。大きなダミーパターン１１ｂおよび比較的広い本番パターン９の領域上の分離酸化膜１３ａ（１３ｄ）は、ＣＭＰ法による研磨工程の前に、予めエッチング（プリエッチング）して中央部を開口しているため、容易に研磨できてアンダーポリッシュによる問題は無い。
【００２６】
上述したように、この実施の形態においても、上記実施の形態１および２と同様に、素子分離の際の分離酸化膜１３ａ（１３ｄ）のＣＭＰ法による研磨の際、研磨速度の均一性が向上するため、表面平坦性が良好で信頼性の高い半導体装置が得られる。
【００２７】
なお、上記実施の形態１〜３では、ダミーパターン１１は大小２種類のものとしたが、３種類以上にしても良く、上記実施の形態１のように、本番パターン９から遠方位置に一番大きいダミーパターン１１を配置し、本番パターン９に向かってダミーパターン１１の面積を徐々に小さいものを配置するか、あるいは、上記実施の形態３のように、本番パターン９の周囲に一番小さいダミーパターン１１を配置し、遠方位置に向かってダミーパターン１１の面積を徐々に大きいものを配置する。
このように、本番パターン９との位置関係によってダミーパターン１１の面積を設定して配置し、トレンチ型分離酸化膜１３の幅が必要以上に大きくなることを抑えることにより、ＣＭＰ法による分離酸化膜１３ａ（１３ｄ）の研磨の際、研磨速度の均一性が向上でき、表面平坦性が良好で信頼性の高い半導体装置が得られる。
【００２８】
【発明の効果】
以上のように、この発明に係る請求項１記載の半導体装置は、トレンチ型分離酸化膜パターンが所定の幅を超えて大きくならないように、該トレンチ型分離酸化膜パターンに囲まれるダミーのアクティブ領域となる面積の異なる複数種のダミーパターンを分離領域内に備え、該ダミーパターンを電気的アクティブデバイス領域のパターンとの位置関係に応じて面積を設定して規則的に配列したため、ＣＭＰ法による分離酸化膜研磨の際、研磨速度の均一性が向上でき、表面平坦性が良好で信頼性の高い半導体装置が得られる。
【００２９】
またこの発明に係る請求項２記載の半導体装置は、請求項１において、電気的アクティブデバイスのパターン周囲には比較的小さい面積のダミーパターンを配置し、これらの周囲にさらに比較的大きい面積のダミーパターンを配置したため、トレンチ型分離酸化膜パターンの幅が必要以上に大きくなることが確実に抑えられ、ＣＭＰ法による分離酸化膜研磨の際、研磨速度の均一性が向上でき、表面平坦性が良好で信頼性の高い半導体装置が得られる。
【００３０】
またこの発明に係る請求項３記載の半導体装置は、請求項１において、電気的アクティブデバイスのパターンの遠方位置から該パターンに向かって比較的大きいダミーパターンを配置し、該電気的アクティブデバイスのパターン周辺にできた間隙に比較的小さいダミーパターンを挿入して配置したため、トレンチ型分離酸化膜パターンの幅が必要以上に大きくなることが確実に抑えられ、ＣＭＰ法による分離酸化膜研磨の際、研磨速度の均一性が向上でき、表面平坦性が良好で信頼性の高い半導体装置が得られる。
【００３１】
またこの発明に係る請求項４記載の半導体装置は、請求項１〜３のいずれかにおいて、電気的アクティブデバイスの微細幅パターンの両側にトレンチ型分離酸化膜パターンを介してダミーパターンが配置され、上記トレンチ型分離酸化膜パターンの幅が、上記微細幅パターンの約１〜１０倍であるため、素子の電気的特性を劣化させることなく、表面平坦性が良好で信頼性の高い半導体装置が得られる。
【００３２】
またこの発明に係る請求項５記載の半導体装置の製造方法は、半導体基板上に酸化膜を介して窒化膜を形成した後、分離領域内の所定の領域に所定の深さのトレンチを形成し、上記分離領域内に上記トレンチ領域とダミーパターンとなるダミーのアクティブ領域とを形成する第１の工程と、上記トレンチを埋め込んで全面に分離酸化膜を堆積する第２の工程と、所定のパターン寸法よりも大きい上記ダミーパターン領域上の上記分離酸化膜を、該パターン端部領域を所定の幅で残存させて選択的にエッチングする第３の工程と、ＣＭＰ法により上記窒化膜上の上記分離酸化膜を研磨して除去する第４の工程とを有するため、表面平坦性が良好で信頼性の高い半導体装置が容易で確実に得られる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体装置の平面図である。
【図２】 この発明の実施の形態１による半導体装置の断面図である。
【図３】 この発明の実施の形態１による半導体装置の製造方法を示す断面図である。
【図４】 この発明の実施の形態１による半導体装置の製造方法を示す断面図である。
【図５】 この発明の実施の形態２による半導体装置の製造方法を示す断面図である。
【図６】 この発明の実施の形態２による半導体装置の製造方法を示す断面図である。
【図７】 この発明の実施の形態３による半導体装置の平面図である。
【図８】 図７の断面図である。
【図９】 従来の半導体装置の平面図である。
【図１０】 従来の半導体装置の断面図である。
【図１１】 従来の半導体装置の問題点を示す断面図である。
【図１２】 従来の別例による半導体装置の平面図である。
【図１３】 従来の別例による半導体装置の平面図である。
【図１４】 図１２に示す半導体装置の断面図である。
【符号の説明】
９ 電気的アクティブデバイス領域、
９ａ 電気的アクティブデバイスの微細幅パターンとしての微細本番パターン、
１０ 分離領域、１１ ダミーパターン、１１ａ 小さなダミーパターン、
１１ｂ 大きなダミーパターン、１２ 半導体基板、
１３ トレンチ型分離酸化膜、１３ａ，１３ｄ 分離酸化膜、
１３ｂ，１３ｅ 端部（分離酸化膜）、１４ 下敷き酸化膜、１５ 窒化膜、
１６ トレンチ。
【発明の属する技術分野】
この発明は、半導体装置に関し、特に半導体集積回路装置における分離酸化膜とそれに囲まれる電気的アクティブ領域のパターンに関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路装置では素子の微細化、高集積化に伴い、そのデザインルールはますます微細になり、プロセスにおいても大変複雑になってきている。特に、素子間分離では、微細化に適したトレンチ型分離酸化膜が広く用いられるようになり、電気的アクティブデバイス領域の性能を損なうことなく、分離酸化膜をトレンチ内に良好に埋め込み、信頼性良くＣＭＰ法による研磨を行うことが非常に重要である。
図９は、従来の半導体装置の素子分離形成後の平面図である。図に示すように、素子形成される電気的アクティブデバイス領域のパターン１（以下、本番パターン１と称す）が分離領域２に囲まれて配置される。特に、１ａは電気的アクティブデバイス領域の微細幅パターン（以下、微細本番パターン１ａと称す）である。
図１０は図９に示した従来の半導体装置の素子分離形成後の断面図である。図１０（ａ）は図９のＡ９−Ａ９線における断面図であり比較的広い分離領域２を示すもの、図１０（ｂ）は図９のＢ９−Ｂ９線における断面図であり分離領域２に両側を挟まれた微細本番パターン１ａを示すものである。
【０００３】
半導体装置における素子分離は、まず半導体基板３上に下敷き酸化膜４、窒化膜５を順次形成する。その後、分離領域２となる領域の窒化膜５を選択的にエッチング除去した後、窒化膜５マスクを用いて半導体基板３をエッチングすることによりトレンチ６を所定の深さに形成する。次いで、トレンチ６内を埋め込んで全面に分離酸化膜７を形成した後、ＣＭＰ法により分離酸化膜７を研磨して窒化膜５上の分離酸化膜７を除去してトレンチ６内のみに残存させ、トレンチ型分離酸化膜７ａを形成する。なお、窒化膜５および下敷き酸化膜４は、素子分離の後で除去するものである。
【０００４】
【発明が解決しようとする課題】
従来の半導体装置では、ＣＭＰ法を用いた研磨により窒化膜５上の分離酸化膜７を除去するが、窒化膜５の研磨速度は遅いため、窒化膜５の形成領域の周辺では、窒化膜５の影響で研磨速度が減少する。逆に、図１０（ａ）に示すような広い分離領域２（トレンチ型分離酸化膜７ａ）では、研磨速度が速くなり、特に中央部でディッシング（dishing）による膜厚の落ち込みが発生する。このため表面の平坦性が悪くなり、後工程でリソグラフィ技術を用いたパターニングが良好に行えないという問題点があった。
さらに、図１０（ｂ）に示すように、広い分離領域２（トレンチ型分離酸化膜７ａ）に微細本番パターン１ａが挟まれている場合、図１１に示すように、トレンチ型分離酸化膜７ａで研磨速度が速いために、オーバーポリッシュにより微細本番パターン１ａの窒化膜５の一部もしくは全部を研磨してしまうこともあった。これにより、トレンチ型分離酸化膜７ａの膜厚の落ち込みがさらに大きくなり、例えば、トランジスタ特性における逆ナロー効果によるしきい値の低下や、リーク電流の増大など素子の電気的特性の劣化を招くという問題点があった。
【０００５】
上記のような問題点を改善するために、従来から、ダミーのアクティブ領域となるダミーパターンを分離領域２内に設けて、ＣＭＰ法による研磨速度の均一性の向上を図るものがあった。
図１２および図１３は従来の半導体装置の改善例を示す平面図であり、図９で示した半導体装置の分離領域２にダミーパターン８（ダミーのアクティブ領域）を配置したものである。図１２では比較的小さなダミーパターン８ａを、図１３では比較的大きなダミーパターン８ｂを分離領域２内に敷き詰めるように配置した。
【０００６】
ＣＭＰ法による分離酸化膜７研磨の際、図１２で示した場合には、小さなダミーパターン８ａが密集した領域で研磨速度が遅くなり、断面図である図１４に示すように、アンダーポリッシュによりダミーパターン８ａの窒化膜５上に分離酸化膜７が残存することがある。このような場合には、分離酸化膜７だけでなく下層の窒化膜５および下敷き酸化膜４もその後の除去工程で除去されずに残存し、著しく表面平坦性を損ない、後工程でのパターニングが困難になる。
また、図１３で示した場合には、ダミーパターン８ｂが大きいために、本番パターン１の周辺で、配置できない領域がある。特に、微細本番パターン１ａの周辺にダミーパターン８ｂがない場合、Ｂ13−Ｂ13線における断面図は図１０（ｂ）と同様であり、トレンチ型分離酸化膜７ａで研磨速度が速いために、オーバーポリッシュにより微細本番パターン１ａの窒化膜５の一部もしくは全部を研磨してしまうことがあった（図１１参照）。これにより、上述したようにトレンチ型分離酸化膜７ａの膜厚の落ち込みがさらに大きくなり素子の電気的特性の劣化を招く。
【０００７】
この発明は、上記のような問題点を解消するために成されたものであって、分離領域にトレンチ型分離酸化膜を形成して素子分離する半導体装置において、分離酸化膜をＣＭＰ法を用いて研磨する際、研磨速度の均一性を向上してオーバーポリッシュやアンダーポリッシュを抑制し、表面平坦性の良好な信頼性の高い半導体装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明の一の局面に従う半導体装置は、半導体基板と、半導体基板の主表面上に形成されたアクティブデバイス領域と、上記アクティブデバイス領域の周りにある分離領域と、上記アクティブデバイス領域に隣接する上記分離領域内に第一ピッチで第一の方向と上記第一の方向と異なる第二の方向に配置され、それぞれが等しい平面形状および平面積を有する複数の第一アクティブダミーパターンと、上記分離領域内に第二ピッチで配置され、それぞれが等しい平面形状および平面積を有する複数の第二アクティブダミーパターンとを備える。上記第一のピッチは上記第二のピッチより小さく、上記第一アクティブダミーパターンは上記第二アクティブダミーパターンよりも平面積が小さい。上記複数の第二アクティブダミーパターンは、上記複数の第一アクティブダミーパターンのうち上記第一方向に配置されたものに隣接するパターンと、上記複数の第一アクティブダミーパターンのうち上記第二方向に配置されたものに隣接するパターンとを含む。上記複数の第二アクティブダミーパターンの少なくとも一部は、上記第一アクティブダミーパターンを介さずに上記アクティブデバイス領域に隣接している。
【０００９】
またこの発明の他の局面に従う半導体装置は、半導体基板と、半導体基板の主表面上に形成されたメモリセル用の微細本番パターンとしての第一アクティブデバイス領域と、メモリセル以外に用いられ、上記微細本番パターンよりもパターン寸法が大きい第二アクティブデバイス領域と、上記第一及び第二アクティブデバイス領域の間及び周りにある分離領域と、上記分離領域内に第一ピッチで第一の方向と上記第一の方向と異なる第二の方向に配置され、それぞれが等しい平面形状を有する複数の第一アクティブダミーパターンと、上記分離領域内に第二ピッチで第三の方向と上記第三の方向と異なる第四の方向に配置され、それぞれが等しい平面形状を有する複数の第二アクティブダミーパターンとを有する。上記第一のピッチは上記第二のピッチより小さく、上記第一アクティブダミーパターンは上記第二アクティブダミーパターンよりも平面積が小さい。上記複数の第二アクティブダミーパターンの少なくとも一部は、上記第一アクティブダミーパターンを介さずに、上記第一および第二アクティブデバイス領域の少なくともいずれかに隣接している。上記複数の第二アクティブダミーパターンは、上記複数の第一アクティブダミーパターンのうち上記第一方向に配置されたものに隣接するパターンと、上記複数の第一アクティブダミーパターンのうち上記第二方向に配置されたものに隣接するパターンとを含む。
【００１３】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を図によって説明する。
図１はこの発明の実施の形態１による半導体装置の平面図、図２（ａ）は図１のＡ１−Ａ１線における断面図、図２（ｂ）は図１のＢ１−Ｂ１線における断面図である。図において、９は素子形成される電気的アクティブデバイス領域のパターン（以下、本番パターン９と称す）で分離領域１０に囲まれて配置される。特に、９ａは電気的アクティブデバイス領域の微細幅パターン（以下、微細本番パターン９ａと称す）である。１１は分離領域１０内に配置されたダミーのアクティブ領域となるダミーパターンで、１１ａは比較的小さなダミーパターン、１１ｂは比較的大きなダミーパターンである。また、１２は半導体基板、１３はトレンチ型分離酸化膜である。
【００１４】
図に示すように、本番パターン９を囲む分離領域１０内に面積の異なる２種のダミーパターン１１（１１ａ、１１ｂ）を配置する。このダミーパターン１１の配置方法は、まず、本番パターン９から離れた領域から大きなダミーパターン１１ｂを敷き詰めるように規則的に配列させて、本番パターン９の近くまで配置する。例えば、１８μｍ角のダミーパターン１１ｂを２０μｍピッチでアレイする。
本番パターン９の周辺で、大きなダミーパターン１１ｂが配置できない隙間領域に、小さなダミーパターン１１ａを挿入し、規則的に配列させて配置する。例えば、３μｍ角のダミーパターン１１ａを５μｍピッチでアレイする。
【００１５】
このような半導体装置の素子分離工程を図３、図４を用いて説明する。図３は図２（ａ）に対応する部分、図４は図２（ｂ）に対応する部分の工程をそれぞれ示す断面図である。
まず、例えば１０Ω・ｃｍの比抵抗を有するｐ型の単結晶シリコン等からなる半導体基板１２上に下敷き酸化膜１４を、例えば約１０ｎｍの膜厚で形成し、さらに窒化膜１５を約０．１μｍの膜厚で形成する。その後、本番パターン９とダミーパターン１１とのアクティブ領域９、１１を除く領域の窒化膜１５を選択的にエッチング除去した後、窒化膜１５マスクを用いて半導体基板１２を約０．３μｍの深さまでエッチングすることによりトレンチ１６を形成する。次いで、トレンチ１６内を埋め込んで全面にＨＤＰ（ハイデンシティプラズマ）酸化膜から成る分離酸化膜１３ａを、例えば約０．４μｍの膜厚で堆積した後、所定のパターン寸法より大きいアクティブ領域９、１１の分離酸化膜１３ａをエッチングするためのレジストパターン１７を分離酸化膜１３ａ上に形成する。このレジストパターン１７は、対象となるアクティブ領域９、１１より、例えば約１．５μｍアンダーサイシングして形成する（図３（ａ）、図４（ａ））。
【００１６】
次に、レジストパターン１７をマスクとして分離酸化膜１３ａを窒化膜１５に到達するまでエッチングして開口する。これにより、比較的広いアクティブ領域９、１１、即ち、大きなダミーパターン１１ｂおよび比較的広い本番パターン９の領域上の分離酸化膜１３ａは中央部が開口され端部１３ｂのみが残存する。このときのエッチングは、ドライでもウェットでも良い。なお、微細本番パターン９ａ上に形成されるＨＤＰ酸化膜１３ｃは図に示すように小さな三角形状となり、例えば、ＤＲＡＭ部のメモリセルなどの微細本番パターン９ａの密集領域においても、小さな三角形状の多数のＨＤＰ酸化膜１３ｃが密集する状態となる（図３（ｂ）、図４（ｂ））。
次にＣＭＰ法により分離酸化膜１３ａを研磨して窒化膜１５上の分離酸化膜１３ａを除去してトレンチ１６内のみに残存させ、トレンチ型分離酸化膜１３を形成する（図３（ｃ）、図４（ｃ））。
次に、窒化膜１５、下敷き酸化膜１４を順次ウェットエッチングにより除去して、所定の処理を施して図２（ａ）、図２（ｂ）で示した素子分離が完成する。
【００１７】
この実施の形態では、本番パターン９から離れた領域から大きなダミーパターン１１ｂを敷き詰めるように規則的に配列させて配置し、本番パターン９の周辺で、大きなダミーパターン１１ｂが配置できない隙間領域に、小さなダミーパターン１１ａを挿入し、規則的に配列させて配置したため、トレンチ型分離酸化膜１３の幅が所定の幅を超えて大きくならない。このため、ＣＭＰ法による分離酸化膜１３ａを研磨する際、研磨速度が速くなることが抑えられ、ディッシング（dishing）による膜厚の落ち込みが防止できる。
また、微細本番パターン９ａの両側のトレンチ型分離酸化膜１３の幅も、小さなダミーパターン１１ａを挿入することにより狭く抑えられるので、オーバーポリッシュにより微細本番パターン９ａの窒化膜１５が研磨されるのが防止でき、隣接するトレンチ型分離酸化膜１３ａの膜厚の落ち込みも防止できて、トランジスタ特性における逆ナロー効果によるしきい値の低下や、リーク電流の増大など素子の電気的特性の劣化を招くことがなくなる。このような微細本番パターン９ａの両側のトレンチ型分離酸化膜１３の幅は、微細本番パターン９ａの１〜１０倍程度が望ましく、ＣＭＰ法による研磨速度の均一性が向上して上記のような効果が確実に得られる。
【００１８】
さらに、大きなダミーパターン１１ｂと小さなダミーパターン１１ａとを配置することにより、小さなダミーパターン１１ａが密集した領域がなくなり、ＣＭＰ法による研磨速度の均一性が向上するため、アンダーポリッシュにより窒化膜１５上に分離酸化膜１３ａが残存することが防止できる。大きなダミーパターン１１ｂおよび比較的広い本番パターン９の領域上の分離酸化膜１３ａは、ＣＭＰ法による研磨工程の前に、予めエッチング（プリエッチング）して中央部を開口しているため、容易に研磨できてアンダーポリッシュによる問題は無い。
また、ダミーパターン１１の配置によりアクティブ領域９、１１の分離酸化膜１３ａと合わせた全体に対する面積占有率は、５割〜８割程度の範囲で、本番パターン９の密集した領域と同等程度にできる。これにより、ＣＭＰ法による研磨速度は、半導体基板１２の面内全体において均一性がさらに向上する。
上述したように、この実施の形態では、素子分離の際の分離酸化膜１３ａのＣＭＰ法による研磨の際、研磨速度の均一性が向上するため、表面平坦性が良好で信頼性の高い半導体装置が得られる。
【００１９】
なお、ダミーパターン１１の寸法は、小さなダミーパターン１１ａが本番パターン９の最小寸法の１〜１００倍程度、大きなダミーパターン１１ｂが本番パターン９の最小寸法の１０〜１０００倍程度の範囲で適宜設定して用い、矩形パターンに限らず、短冊形、かぎ型、あるいはラインandスペース形状でも良いが、、プロセス制御が容易な規則的に配列されたものとする。
また、分離酸化膜１３ａのプリエッチングマスクとなるレジストパターン１７はアクティブ領域より約１．５μｍのアンダーサイシングとしたが、アンダーサイシング量はこれに限るものではなく、プリエッチング後にアクティブ領域の端部に分離酸化膜１３ａが残存すればよい。
さらに、分離酸化膜１３ａのプリエッチングは、窒化膜１５表面に到達するまでとしたが、到達する前でプリエッチングを終了し、その後のＣＭＰ法による研磨工程で調整しても良い。
【００２０】
実施の形態２．
次に、上記実施の形態１による図１および図２で示した半導体装置の素子分離構造を、分離酸化膜にＴＥＯＳ酸化膜を用いて形成したものについて、図５、図６に基づいて以下に説明する。
図５は図２（ａ）に対応する部分、図６は図２（ｂ）に対応する部分の素子分離工程をそれぞれ示す断面図である。
まず、上記実施の形態１と同様に、半導体基板１２上に下敷き酸化膜１４、さらに窒化膜１５を形成した後、本番パターン９とダミーパターン１１とのアクティブ領域９、１１を除く領域の窒化膜１５を選択的にエッチング除去し、窒化膜１５マスクを用いて半導体基板１２にトレンチ１６を形成する。
次いで、トレンチ１６内を埋め込んで全面にＴＥＯＳ酸化膜から成る分離酸化膜１３ｄを堆積した後、レジストパターン１７ａを分離酸化膜１３ｄ上に形成する。このレジストパターン１７ａは、所定のパターン寸法より大きいアクティブ領域９、１１、および例えばＤＲＡＭ部のメモリセルなど、微細本番パターン９ａが密集した領域の分離酸化膜１３ｄをエッチングするためのマスクパターンとして形成され、対象となる領域より、例えば約１．５μｍアンダーサイシングして形成する（図５（ａ）、図６（ａ））。
【００２１】
次に、レジストパターン１７ａをマスクとして分離酸化膜１３ｄを、窒化膜１５表面が露出しないところの所定の深さまでエッチングして開口する。これにより、比較的広いアクティブ領域９、１１、即ち、大きなダミーパターン１１ｂ、比較的広い本番パターン９および微細本番パターン９ａの密集領域の分離酸化膜１３ｄは、中央部が下地窒化膜１５を露出しない程度に開口され端部１３ｅが残存する。このときのエッチングは、ドライでもウェットでも良い（図５（ｂ）、図６（ｂ））。
この後、上記実施の形態１と同様に、ＣＭＰ法により分離酸化膜１３ｄを研磨して窒化膜１５上の分離酸化膜１３ｄを除去してトレンチ１６内のみに残存させ、トレンチ型分離酸化膜１３を形成する（図５（ｃ）、図６（ｃ））。
次に、窒化膜１５、下敷き酸化膜１４を順次ウェットエッチングにより除去して、所定の処理を施して図２（ａ）、図２（ｂ）で示した素子分離が完成する。
【００２２】
この実施の形態においても、上記実施の形態１と同様に、素子分離の際の分離酸化膜１３ｄのＣＭＰ法による研磨の際、研磨速度の均一性が向上するため、表面平坦性が良好で信頼性の高い半導体装置が得られる。
また、ＴＥＯＳ酸化膜から成る分離酸化膜１３ｄのプリエッチングを比較的広いアクティブ領域９、１１のみでなく微細本番パターン９ａの密集領域でも行うものとした。これは、ＴＥＯＳ酸化膜１３ｄでは、微細本番パターン９ａ上でも膜厚が減少することなく、微細本番パターン９ａの密集領域では、微細本番パターン９ａ上のＴＥＯＳ酸化膜１３ｄが、隣接するトレンチ１６上層にも延在して大きな面積のものとなってしまい、ＣＭＰ法による研磨の際、アンダーポリッシュを招き易いためである。
【００２３】
実施の形態３．
次に、この発明の実施の形態３を説明する。
図７はこの発明の実施の形態３による半導体装置の平面図、図８（ａ）は図７のＡ７−Ａ７線における断面図、図８（ｂ）は図７のＢ７−Ｂ７線における断面図である。
図に示すように、本番パターン９を囲む分離領域１０内に面積の異なる２種のダミーパターン１１（１１ａ、１１ｂ）を配置する。このダミーパターン１１の配置方法は、まず、本番パターン９周囲に小さなダミーパターン１１ａを規則的に配列させる。例えば、３μｍ角のダミーパターン１１ａを５μｍピッチでアレイする。
本番パターン９とその周囲の小さなダミーパターン１１ａのさらに周囲に、大きなダミーパターン１１ｂを敷き詰めるように規則的に配列させて配置する。例えば、１８μｍ角のダミーパターン１１ｂを２０μｍピッチでアレイする。
【００２４】
このような半導体装置の素子分離工程は、分離酸化膜にＨＤＰ酸化膜１３ａを用いた場合は上記実施の形態１と同様に（図３、図４参照）、また、分離酸化膜にＴＥＯＳ酸化膜１３ｄを用いた場合は上記実施の形態２と同様に（図５、図６参照）行う。
【００２５】
この実施の形態では、本番パターン９周囲に小さなダミーパターン１１ａを配置し、さらにその周囲に大きなダミーパターン１１ｂを規則的に配列させて配置したため、トレンチ型分離酸化膜１３の幅が所定の幅を超えて大きくならない。このため、上記実施の形態１および２と同様に、ＣＭＰ法による分離酸化膜１３ａ（１３ｄ）を研磨する際、研磨速度が速くなることが抑えられ、ディッシング（dishing）による膜厚の落ち込みが防止できる。
また、微細本番パターン９ａの両側のトレンチ型分離酸化膜１３の幅も、周囲に小さなダミーパターン１１ａが配置されているため狭く抑えられるので、オーバーポリッシュにより微細本番パターン９ａの窒化膜１５が研磨されるのが防止でき、素子の電気的特性の劣化を招くことがなくなる。さらに、大きなダミーパターン１１ｂと小さなダミーパターン１１ａとを配置することにより、小さなダミーパターン１１ａが密集した領域がなくなり、アンダーポリッシュも防止できる。大きなダミーパターン１１ｂおよび比較的広い本番パターン９の領域上の分離酸化膜１３ａ（１３ｄ）は、ＣＭＰ法による研磨工程の前に、予めエッチング（プリエッチング）して中央部を開口しているため、容易に研磨できてアンダーポリッシュによる問題は無い。
【００２６】
上述したように、この実施の形態においても、上記実施の形態１および２と同様に、素子分離の際の分離酸化膜１３ａ（１３ｄ）のＣＭＰ法による研磨の際、研磨速度の均一性が向上するため、表面平坦性が良好で信頼性の高い半導体装置が得られる。
【００２７】
なお、上記実施の形態１〜３では、ダミーパターン１１は大小２種類のものとしたが、３種類以上にしても良く、上記実施の形態１のように、本番パターン９から遠方位置に一番大きいダミーパターン１１を配置し、本番パターン９に向かってダミーパターン１１の面積を徐々に小さいものを配置するか、あるいは、上記実施の形態３のように、本番パターン９の周囲に一番小さいダミーパターン１１を配置し、遠方位置に向かってダミーパターン１１の面積を徐々に大きいものを配置する。
このように、本番パターン９との位置関係によってダミーパターン１１の面積を設定して配置し、トレンチ型分離酸化膜１３の幅が必要以上に大きくなることを抑えることにより、ＣＭＰ法による分離酸化膜１３ａ（１３ｄ）の研磨の際、研磨速度の均一性が向上でき、表面平坦性が良好で信頼性の高い半導体装置が得られる。
【００２８】
【発明の効果】
以上のように、この発明に係る請求項１記載の半導体装置は、トレンチ型分離酸化膜パターンが所定の幅を超えて大きくならないように、該トレンチ型分離酸化膜パターンに囲まれるダミーのアクティブ領域となる面積の異なる複数種のダミーパターンを分離領域内に備え、該ダミーパターンを電気的アクティブデバイス領域のパターンとの位置関係に応じて面積を設定して規則的に配列したため、ＣＭＰ法による分離酸化膜研磨の際、研磨速度の均一性が向上でき、表面平坦性が良好で信頼性の高い半導体装置が得られる。
【００２９】
またこの発明に係る請求項２記載の半導体装置は、請求項１において、電気的アクティブデバイスのパターン周囲には比較的小さい面積のダミーパターンを配置し、これらの周囲にさらに比較的大きい面積のダミーパターンを配置したため、トレンチ型分離酸化膜パターンの幅が必要以上に大きくなることが確実に抑えられ、ＣＭＰ法による分離酸化膜研磨の際、研磨速度の均一性が向上でき、表面平坦性が良好で信頼性の高い半導体装置が得られる。
【００３０】
またこの発明に係る請求項３記載の半導体装置は、請求項１において、電気的アクティブデバイスのパターンの遠方位置から該パターンに向かって比較的大きいダミーパターンを配置し、該電気的アクティブデバイスのパターン周辺にできた間隙に比較的小さいダミーパターンを挿入して配置したため、トレンチ型分離酸化膜パターンの幅が必要以上に大きくなることが確実に抑えられ、ＣＭＰ法による分離酸化膜研磨の際、研磨速度の均一性が向上でき、表面平坦性が良好で信頼性の高い半導体装置が得られる。
【００３１】
またこの発明に係る請求項４記載の半導体装置は、請求項１〜３のいずれかにおいて、電気的アクティブデバイスの微細幅パターンの両側にトレンチ型分離酸化膜パターンを介してダミーパターンが配置され、上記トレンチ型分離酸化膜パターンの幅が、上記微細幅パターンの約１〜１０倍であるため、素子の電気的特性を劣化させることなく、表面平坦性が良好で信頼性の高い半導体装置が得られる。
【００３２】
またこの発明に係る請求項５記載の半導体装置の製造方法は、半導体基板上に酸化膜を介して窒化膜を形成した後、分離領域内の所定の領域に所定の深さのトレンチを形成し、上記分離領域内に上記トレンチ領域とダミーパターンとなるダミーのアクティブ領域とを形成する第１の工程と、上記トレンチを埋め込んで全面に分離酸化膜を堆積する第２の工程と、所定のパターン寸法よりも大きい上記ダミーパターン領域上の上記分離酸化膜を、該パターン端部領域を所定の幅で残存させて選択的にエッチングする第３の工程と、ＣＭＰ法により上記窒化膜上の上記分離酸化膜を研磨して除去する第４の工程とを有するため、表面平坦性が良好で信頼性の高い半導体装置が容易で確実に得られる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体装置の平面図である。
【図２】 この発明の実施の形態１による半導体装置の断面図である。
【図３】 この発明の実施の形態１による半導体装置の製造方法を示す断面図である。
【図４】 この発明の実施の形態１による半導体装置の製造方法を示す断面図である。
【図５】 この発明の実施の形態２による半導体装置の製造方法を示す断面図である。
【図６】 この発明の実施の形態２による半導体装置の製造方法を示す断面図である。
【図７】 この発明の実施の形態３による半導体装置の平面図である。
【図８】 図７の断面図である。
【図９】 従来の半導体装置の平面図である。
【図１０】 従来の半導体装置の断面図である。
【図１１】 従来の半導体装置の問題点を示す断面図である。
【図１２】 従来の別例による半導体装置の平面図である。
【図１３】 従来の別例による半導体装置の平面図である。
【図１４】 図１２に示す半導体装置の断面図である。
【符号の説明】
９ 電気的アクティブデバイス領域、
９ａ 電気的アクティブデバイスの微細幅パターンとしての微細本番パターン、
１０ 分離領域、１１ ダミーパターン、１１ａ 小さなダミーパターン、
１１ｂ 大きなダミーパターン、１２ 半導体基板、
１３ トレンチ型分離酸化膜、１３ａ，１３ｄ 分離酸化膜、
１３ｂ，１３ｅ 端部（分離酸化膜）、１４ 下敷き酸化膜、１５ 窒化膜、
１６ トレンチ。
Claims (18)
- 半導体基板と、
半導体基板の主表面上に形成されたアクティブデバイス領域と、
上記アクティブデバイス領域の周りにある分離領域と、
上記アクティブデバイス領域に隣接する上記分離領域内に第一ピッチで第一の方向と上記第一の方向と異なる第二の方向に配置され、それぞれが等しい平面形状および平面積を有する複数の第一アクティブダミーパターンと、
上記分離領域内に第二ピッチで配置され、それぞれが等しい平面形状および平面積を有する複数の第二アクティブダミーパターンとを備え、
上記第一のピッチは上記第二のピッチより小さく、上記第一アクティブダミーパターンは上記第二アクティブダミーパターンよりも平面積が小さく、
上記複数の第二アクティブダミーパターンは、上記複数の第一アクティブダミーパターンのうち上記第一方向に配置されたものに隣接するパターンと、上記複数の第一アクティブダミーパターンのうち上記第二方向に配置されたものに隣接するパターンとを含み、
上記複数の第二アクティブダミーパターンの少なくとも一部は、上記第一アクティブダミーパターンを介さずに上記アクティブデバイス領域に隣接していることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記分離領域は上記半導体基板の主表面上の溝内の酸化膜で形成されていることを特徴とする半導体装置。 - 請求項２に記載の半導体装置において、
上記第一及び第二アクティブダミーパターンは上記酸化膜に囲まれていることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記第一アクティブダミーパターンと上記第二アクティブダミーパターンは相似型であることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記アクティブデバイス領域に隣接する上記第一アクティブダミーパターンと、上記アクティブデバイス領域に隣接する上記第二アクティブダミーパターンとによって、上記アクティブデバイス領域が挟まれていることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記アクティブデバイス領域に隣接している上記第二アクティブダミーパターンは、さらに、上記アクティブデバイス領域に隣接する方向と異なる方向において、上記第一アクティブダミーパターンに隣接していることを特徴とする、半導体装置。 - 請求項１〜６に記載の半導体装置において、
上記アクティブデバイス領域はメモリセルを構成していることを特徴とする半導体装置。 - 請求項１〜６に記載の半導体装置において、
上記第一および第二アクティブダミーパターンは同一の導電型を有することを特徴とする半導体装置。 - 請求項８に記載の半導体装置において、
上記導電型はｐ型であることを特徴とする半導体装置。 - 半導体基板と、
半導体基板の主表面上に形成されたメモリセル用の微細本番パターンとしての第一アクティブデバイス領域と、
メモリセル以外に用いられ、上記微細本番パターンよりもパターン寸法が大きい第二アクティブデバイス領域と、
上記第一及び第二アクティブデバイス領域の間及び周りにある分離領域と、
上記分離領域内に第一ピッチで第一の方向と上記第一の方向と異なる第二の方向に配置され、それぞれが等しい平面形状を有する複数の第一アクティブダミーパターンと、
上記分離領域内に第二ピッチで第三の方向と上記第三の方向と異なる第四の方向に配置され、それぞれが等しい平面形状を有する複数の第二アクティブダミーパターンとを有し、
上記第一のピッチは上記第二のピッチより小さく、上記第一アクティブダミーパターンは上記第二アクティブダミーパターンよりも平面積が小さく、
上記複数の第二アクティブダミーパターンの少なくとも一部は、上記第一アクティブダミーパターンを介さずに、上記第一および第二アクティブデバイス領域の少なくともいずれかに隣接しており、
上記複数の第二アクティブダミーパターンは、上記複数の第一アクティブダミーパターンのうち上記第一方向に配置されたものに隣接するパターンと、上記複数の第一アクティブダミーパターンのうち上記第二方向に配置されたものに隣接するパターンとを含むことを特徴とする半導体装置。 - 請求項１０に記載の半導体装置において、
上記分離領域は上記半導体基板の主表面上の溝内の酸化膜で形成されていることを特徴とする半導体装置。 - 請求項１１に記載の半導体装置において、
第一及び第二アクティブダミーパターンは上記酸化膜に囲まれていることを特徴とする半導体装置。 - 請求項１０に記載の半導体装置において、
上記複数の第一アクティブダミーパターンの少なくとも一部は、上記第二アクティブダミーパターンを介さずに、上記第一および第二アクティブデバイス領域の少なくともいずれかに隣接していることを特徴とする半導体装置。 - 請求項１０に記載の半導体装置において、
上記第一の方向は上記第三の方向であり、上記第二の方向は上記第四の方向であり、上記第一アクティブダミーパターンと上記第二アクティブダミーパターンは相似型であることを特徴とする半導体装置。 - 請求項１０〜１４に記載の半導体装置において、
上記第一および第二アクティブダミーパターンは同一の導電型を有することを特徴とする半導体装置。 - 請求項１５に記載の半導体装置において、
上記導電型はｐ型であることを特徴とする半導体装置。 - 半導体基板と、
半導体基板の主表面上に形成されたアクティブデバイス領域と、
上記アクティブデバイス領域の周りにある分離領域と、
上記アクティブデバイス領域に隣接する上記分離領域内に第一ピッチで第一の方向と上記第一の方向と異なる第二の方向に配置され、それぞれが等しい平面形状および平面積を有する複数の第一アクティブダミーパターンと、
上記分離領域内に第二ピッチで配置され、それぞれが等しい平面形状および平面積を有する複数の第二アクティブダミーパターンとを備え、
上記第一のピッチは上記第二のピッチより小さく、上記第一アクティブダミーパターンは上記第二アクティブダミーパターンよりも平面積が小さく、
上記複数の第二アクティブダミーパターンは、上記複数の第一アクティブダミーパターンのうち上記第一方向に配置されたものに隣接するパターン（ただしウェル境界を介して隣接するものを除く）と、上記複数の第一アクティブダミーパターンのうち上記第二方向に配置されたものに隣接するパターン（ただしウェル境界を介して隣接するものを除く）とを含み、
上記複数の第二アクティブダミーパターンの少なくとも一部は、上記第一アクティブダミーパターンを介さずに上記アクティブデバイス領域に隣接していることを特徴とする半導体装置。 - 半導体基板と、
半導体基板の主表面上に形成されたメモリセル用の微細本番パターンとしての第一アクティブデバイス領域と、
メモリセル以外に用いられ、上記微細本番パターンよりもパターン寸法が大きい第二アクティブデバイス領域と、
上記第一及び第二アクティブデバイス領域の間及び周りにある分離領域と、
上記分離領域内に第一ピッチで第一の方向と上記第一の方向と異なる第二の方向に配置され、それぞれが等しい平面形状を有する複数の第一アクティブダミーパターンと、
上記分離領域内に第二ピッチで第三の方向と上記第三の方向と異なる第四の方向に配置され、それぞれが等しい平面形状を有する複数の第二アクティブダミーパターンとを有し、
上記第一のピッチは上記第二のピッチより小さく、上記第一アクティブダミーパターンは上記第二アクティブダミーパターンよりも平面積が小さく、
上記複数の第二アクティブダミーパターンの少なくとも一部は、上記第一アクティブダミーパターンを介さずに、上記第一および第二アクティブデバイス領域の少なくともいずれかに隣接しており（ただしウェル境界を介して隣接している場合を除く）、
上記複数の第二アクティブダミーパターンは、上記複数の第一アクティブダミーパターンのうち上記第一方向に配置されたものに隣接するパターンと、上記複数の第一アクティブダミーパターンのうち上記第二方向に配置されたものに隣接するパターンとを含むことを特徴とする半導体装置。
Priority Applications (12)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35564599A JP4836304B2 (ja) | 1999-12-15 | 1999-12-15 | 半導体装置 |
| US09/685,896 US6521969B1 (en) | 1999-12-15 | 2000-10-11 | Semiconductor device and method of producing the same |
| TW089121435A TW522509B (en) | 1999-12-15 | 2000-10-13 | Semiconductor device and method of producing the same |
| KR10-2000-0068722A KR100383504B1 (ko) | 1999-12-15 | 2000-11-18 | 반도체 장치 및 그 제조 방법 |
| US10/342,228 US6905942B2 (en) | 1999-12-15 | 2003-01-15 | Semiconductor device and method of producing the same |
| US11/135,316 US7304365B2 (en) | 1999-12-15 | 2005-05-24 | Semiconductor device and method of producing the same |
| US11/889,101 US7550815B2 (en) | 1999-12-15 | 2007-08-09 | Semiconductor device and method of producing the same |
| US12/265,454 US7825489B2 (en) | 1999-12-15 | 2008-11-05 | Semiconductor device and method of producing the same |
| US12/265,430 US7719078B2 (en) | 1999-12-15 | 2008-11-05 | Semiconductor device and method of producing the same |
| US12/891,322 US20110012225A1 (en) | 1999-12-15 | 2010-09-27 | Semiconductor device and method of producing the same |
| US12/891,294 US20110012224A1 (en) | 1999-12-15 | 2010-09-27 | Semiconductor device and method of producing the same |
| US13/646,527 US8569145B2 (en) | 1999-12-15 | 2012-10-05 | Semiconductor device and method of producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35564599A JP4836304B2 (ja) | 1999-12-15 | 1999-12-15 | 半導体装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008293622A Division JP4786697B2 (ja) | 2008-11-17 | 2008-11-17 | 半導体装置 |
| JP2011188792A Division JP2012004592A (ja) | 2011-08-31 | 2011-08-31 | 半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001176959A JP2001176959A (ja) | 2001-06-29 |
| JP2001176959A5 JP2001176959A5 (ja) | 2007-07-26 |
| JP4836304B2 true JP4836304B2 (ja) | 2011-12-14 |
Family
ID=18445043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35564599A Expired - Lifetime JP4836304B2 (ja) | 1999-12-15 | 1999-12-15 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (9) | US6521969B1 (ja) |
| JP (1) | JP4836304B2 (ja) |
| KR (1) | KR100383504B1 (ja) |
| TW (1) | TW522509B (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002158278A (ja) * | 2000-11-20 | 2002-05-31 | Hitachi Ltd | 半導体装置およびその製造方法ならびに設計方法 |
| KR100753390B1 (ko) * | 2001-12-15 | 2007-08-30 | 매그나칩 반도체 유한회사 | 산화막 연마 공정의 두께 모니터링 패턴 |
| JP4229617B2 (ja) | 2002-02-04 | 2009-02-25 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその設計方法 |
| US6667531B1 (en) * | 2002-08-29 | 2003-12-23 | Micron Technology, Inc. | Method and apparatus for a deposited fill layer |
| DE10245159B4 (de) * | 2002-09-27 | 2006-10-12 | Infineon Technologies Ag | Photomaske, insbesondere alternierende Phasenmaske, mit Kompensationsstruktur |
| JP2004265989A (ja) | 2003-02-28 | 2004-09-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP4198502B2 (ja) * | 2003-03-28 | 2008-12-17 | 富士通マイクロエレクトロニクス株式会社 | パターン発生方法 |
| EP1505653A1 (en) * | 2003-08-04 | 2005-02-09 | STMicroelectronics S.r.l. | Layout method for dummy structures and corresponding integrated circuit |
| US7071074B2 (en) * | 2003-09-24 | 2006-07-04 | Infineon Technologies Ag | Structure and method for placement, sizing and shaping of dummy structures |
| KR100712996B1 (ko) | 2005-09-20 | 2007-05-02 | 주식회사 하이닉스반도체 | 패턴더미를 갖는 반도체소자 및 패턴더미를 이용한반도체소자의 제조방법 |
| JP2007250705A (ja) * | 2006-03-15 | 2007-09-27 | Nec Electronics Corp | 半導体集積回路装置及びダミーパターンの配置方法 |
| US8741743B2 (en) * | 2007-01-05 | 2014-06-03 | Freescale Semiconductor, Inc. | Integrated assist features for epitaxial growth |
| JP2008226935A (ja) * | 2007-03-09 | 2008-09-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2008235350A (ja) * | 2007-03-16 | 2008-10-02 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| KR100939425B1 (ko) * | 2008-01-14 | 2010-01-28 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP5415710B2 (ja) * | 2008-04-10 | 2014-02-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR101468027B1 (ko) | 2008-06-12 | 2014-12-03 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조 방법 |
| JP4786697B2 (ja) * | 2008-11-17 | 2011-10-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2009060143A (ja) * | 2008-12-01 | 2009-03-19 | Renesas Technology Corp | 半導体装置 |
| JP5489791B2 (ja) | 2010-03-10 | 2014-05-14 | 三菱電機株式会社 | 電力用半導体装置の製造方法 |
| JP5554736B2 (ja) * | 2011-03-09 | 2014-07-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8597860B2 (en) | 2011-05-20 | 2013-12-03 | United Microelectronics Corp. | Dummy patterns and method for generating dummy patterns |
| JP2012004592A (ja) * | 2011-08-31 | 2012-01-05 | Renesas Electronics Corp | 半導体装置の製造方法 |
| US10026656B2 (en) * | 2011-12-06 | 2018-07-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate features of semiconductor die |
| US9274413B2 (en) | 2013-09-11 | 2016-03-01 | United Microelectronics Corp. | Method for forming layout pattern |
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| CN106340540B (zh) * | 2015-07-07 | 2020-09-01 | 联华电子股份有限公司 | 半导体元件及填补图案的方法 |
| TWI758408B (zh) * | 2018-02-09 | 2022-03-21 | 聯華電子股份有限公司 | 半導體結構 |
| CN112885781B (zh) * | 2019-11-29 | 2022-06-24 | 长鑫存储技术有限公司 | 有源区的制备方法及半导体器件 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4949162A (en) * | 1987-06-05 | 1990-08-14 | Hitachi, Ltd. | Semiconductor integrated circuit with dummy pedestals |
| JP2874486B2 (ja) * | 1991-11-29 | 1999-03-24 | ソニー株式会社 | ポリッシュ工程を備えたトレンチアイソレーションの形成方法及び半導体装置の製造方法 |
| JP3128205B2 (ja) * | 1996-03-14 | 2001-01-29 | 松下電器産業株式会社 | 平坦化パターンの生成方法、平坦化パターンの生成装置及び半導体集積回路装置 |
| US5902752A (en) | 1996-05-16 | 1999-05-11 | United Microelectronics Corporation | Active layer mask with dummy pattern |
| JPH1050146A (ja) | 1996-08-02 | 1998-02-20 | Amp Japan Ltd | 偏平ケーブル及び偏平ケーブル用コネクタ |
| US5885856A (en) * | 1996-08-21 | 1999-03-23 | Motorola, Inc. | Integrated circuit having a dummy structure and method of making |
| KR19980050146A (ko) * | 1996-12-20 | 1998-09-15 | 김영환 | 반도체 소자의 미세패턴 형성방법 |
| TW334614B (en) | 1997-03-04 | 1998-06-21 | Winbond Electronics Corp | The method of forming shallow trench isolation |
| US5911110A (en) | 1997-10-28 | 1999-06-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming shallow trench isolation with dummy pattern in reverse tone mask |
| US6281049B1 (en) * | 1998-01-14 | 2001-08-28 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device mask and method for forming the same |
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| JP3555074B2 (ja) * | 1999-11-17 | 2004-08-18 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
1999
- 1999-12-15 JP JP35564599A patent/JP4836304B2/ja not_active Expired - Lifetime
-
2000
- 2000-10-11 US US09/685,896 patent/US6521969B1/en not_active Expired - Lifetime
- 2000-10-13 TW TW089121435A patent/TW522509B/zh not_active IP Right Cessation
- 2000-11-18 KR KR10-2000-0068722A patent/KR100383504B1/ko active IP Right Grant
-
2003
- 2003-01-15 US US10/342,228 patent/US6905942B2/en not_active Expired - Lifetime
-
2005
- 2005-05-24 US US11/135,316 patent/US7304365B2/en not_active Expired - Lifetime
-
2007
- 2007-08-09 US US11/889,101 patent/US7550815B2/en not_active Expired - Lifetime
-
2008
- 2008-11-05 US US12/265,430 patent/US7719078B2/en not_active Expired - Fee Related
- 2008-11-05 US US12/265,454 patent/US7825489B2/en not_active Expired - Fee Related
-
2010
- 2010-09-27 US US12/891,294 patent/US20110012224A1/en not_active Abandoned
- 2010-09-27 US US12/891,322 patent/US20110012225A1/en not_active Abandoned
-
2012
- 2012-10-05 US US13/646,527 patent/US8569145B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6521969B1 (en) | 2003-02-18 |
| US20130040434A1 (en) | 2013-02-14 |
| KR100383504B1 (ko) | 2003-05-12 |
| JP2001176959A (ja) | 2001-06-29 |
| US20090072346A1 (en) | 2009-03-19 |
| US7550815B2 (en) | 2009-06-23 |
| US20050206006A1 (en) | 2005-09-22 |
| US20110012224A1 (en) | 2011-01-20 |
| US7719078B2 (en) | 2010-05-18 |
| KR20010060349A (ko) | 2001-07-06 |
| US7304365B2 (en) | 2007-12-04 |
| US20080283961A1 (en) | 2008-11-20 |
| US20030102562A1 (en) | 2003-06-05 |
| US6905942B2 (en) | 2005-06-14 |
| US8569145B2 (en) | 2013-10-29 |
| US20090072345A1 (en) | 2009-03-19 |
| TW522509B (en) | 2003-03-01 |
| US20110012225A1 (en) | 2011-01-20 |
| US7825489B2 (en) | 2010-11-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061205 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061205 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070608 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071101 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090930 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100519 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100727 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100924 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110705 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110831 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110920 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110927 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141007 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4836304 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |