JP4660124B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法 Download PDFInfo
- Publication number
- JP4660124B2 JP4660124B2 JP2004179225A JP2004179225A JP4660124B2 JP 4660124 B2 JP4660124 B2 JP 4660124B2 JP 2004179225 A JP2004179225 A JP 2004179225A JP 2004179225 A JP2004179225 A JP 2004179225A JP 4660124 B2 JP4660124 B2 JP 4660124B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- manufacturing
- film transistor
- zno
- gate insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Formation Of Insulating Films (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Thin Film Transistor (AREA)
Description
アモルファスシリコン膜の移動度は、略1cm2/(V・s)と小さく、要求されるTFT素子のON/OFF特性を確保するために、配線線幅を細くすることができない。そのため、高精細、高輝度、高速応答等の性能が求められる次世代液晶TFTとして、アモルファスシリコンに代わって、より結晶性が高く、移動度が大きい低温ポリシリコンを使用した低温ポリシリコンTFTが開発され、小型液晶装置等に導入されている。
酸化亜鉛を半導体層に用いた薄膜トランジスタの製造方法であって、
それぞれがII族、III族若しくはIV族の別の金属から構成される対向ターゲットのスパッタリングにより生成された金属粒子を反応性ガスと反応させつつゲート電極上または前記半導体層上に堆積することにより、ゲート絶縁膜を成膜する、
ことを特徴とする。
酸化亜鉛を半導体層に用いた薄膜トランジスタの製造方法であって、
一方がTiを含み他方がSiを含む対向ターゲットのスパッタリングにより生成された粒子を反応性ガスと反応させつつゲート電極上または前記半導体層上に堆積することにより、ゲート絶縁膜を成膜する、
ことを特徴とする。
酸化亜鉛を半導体層に用いた薄膜トランジスタの製造方法であって、
一方がTiを含み他方がAlを含む対向ターゲットのスパッタリングにより生成された金属粒子をN 2 ガスと反応させつつゲート電極上または前記半導体層上に堆積することにより、ゲート絶縁膜を成膜する、
ことを特徴とする。
酸化亜鉛を半導体層に用いた薄膜トランジスタの製造方法であって、
一方がZnOを含み他方がMgを含む対向ターゲットを用いたスパッタリングを少なくともN 2 ガスを供給しつつ行うことにより、ゲート電極上または前記半導体層上に、(ZnMgO/ZnO:N)x積層膜からなるゲート絶縁膜を成膜する、
ことを特徴とする。
酸化亜鉛を半導体層に用いた薄膜トランジスタの製造方法であって、
一方がZnMgOを含み他方がZnO:Nを含む対向ターゲットを用いたスパッタリングを行うことにより、ゲート電極上または前記半導体層上に、(ZnMgO/ZnO:N)x積層膜からなるゲート絶縁膜を成膜する、
ことを特徴とする。
ゲート電極が形成された基板を用意し、
該基板上にゲート絶縁膜を形成し、
対向して配置され、少なくともその一方が亜鉛から構成される一対のターゲットの間に形成したプラズマによりスパッタリングして発生させた亜鉛粒子を、酸化させつつ、前記プラズマから離間された基板に前記ゲート絶縁膜を介して前記ゲート電極と対応するように堆積し、酸化亜鉛半導体膜を形成する薄膜トランジスタの製造方法であって、
それぞれがII族、III族若しくはIV族の別の金属から構成される前記一対のターゲットのスパッタリングにより発生した金属粒子を、反応性ガスと反応させつつ、その酸化物若しくは窒化物を堆積して前記ゲート絶縁膜を形成する、
ことを特徴とする。
酸化亜鉛薄膜から構成されるチャネル層が形成された基板を用意し、
それぞれがII族、III族若しくはIV族の別の金属から構成される対向ターゲットのスパッタリングにより生成された金属粒子を、反応性ガスと反応させつつ、その酸化物若しくは窒化物を前記基板上に堆積して前記チャネル層を絶縁するためのゲート絶縁膜を形成し、
該ゲート絶縁膜を介して、前記チャネル層と対応する位置に、ゲート電極を配置する、
ことを特徴とする。
図示されるように、メタルマスクを介したEB(Electron Beam)蒸着により形成されたAl等の金属からなるゲート電極11を覆うように、市販のガラス基板10上に、PECVD(Plasma Enhanced Chemical Vapor Deposition)により250℃の雰囲気温度にて成膜された窒化シリコン膜などからなるゲート絶縁膜12が形成されている。このゲート絶縁膜上に、後述するように、対向ターゲット方式の反応性DCマグネトロンスパッタリングにより、メタルマスクを介して略60Å/minの成膜速度にて、略1000Åの厚さを有する酸化亜鉛(ZnO)チャネル層(活性層)13が成膜されている。このZnO活性層13を介して対向するソース/ドレイン電極14が、メタルマスクを介したAl等の金属のEB蒸着により形成されて、ボトムゲート構造のZnO−TFT素子1が製造される。ここで、SD電極間隔Lは、100μmであり、SD電極幅Wは、1.5mmである。
同一の高純度のZnからなる1組(実施例では2個)の所定の純度のターゲットA、ターゲットBを、対向した配置されたアースシールド121内に配置する。
永久磁石122が配置された電極板123に、DC電源128により負電圧を印加して、形成された電磁場の作用により対向するターゲットA,Bの間に発生させたプラズマで、成膜室124上部から導入されたアルゴンガスを励起して、励起されたアルゴンイオンで、A,Bターゲットをスパッタリングする。
このとき、成膜室124内の下部側の載置台126上に載置された基板125近傍に、ガス供給ラインから、酸素ガスを所定の流量にて供給し、該基板125の表面近傍にて、スパッタリングされたZn粒子を反応させて、SiNゲート絶縁膜上に所定の膜厚のZnO膜を堆積する。
ここで、基板125は、成膜中、RF電源129の印加により発生するプラズマから鉛直下方に離間された位置に載置されており、プラズマの影響を実質的に受けない。
また、アースシールド121が配置される成膜室124上部に供給されるアルゴンガスに対して酸素ガスは、基板125が配置される成膜室124下部に対して供給される。アルゴンガスは、成膜室124上部にて確保され、基板125近傍に供給された酸素ガスは、成膜室124下部に滞留する。成膜室124上部に発生するプラズマは成膜室124上部に閉じ込められ、成膜室124下部には発生しない。したがって、対向するターゲットA,Bの間に生成したプラズマは、アルゴンガスを励起するが、基板125近傍の酸素ガスは励起しない。
なお、ガラス基板は、図示しない駆動装置により旋回可能であるが、ZnOの成膜中には静止されており、バイアス電圧は印加されず、基板温度は室温である。
従って、載置台126の下方に備えられたヒータ127は、使用しないか、あるいはガラス基板が室温になるように加熱する。
図1に戻って、ZnO活性層13では、ゲート電極11に印加される電圧により誘起されるキャリアがSD電極間を移動する。c軸(002)方向への優先配向を示す結晶性の良好なZnO活性層13は、上記キャリアの移動度を相対的に高く維持する。そのため、TFT素子1は、ゲート電極及びチャネル層を細線化しても相対的に高いON/OFF電流比を有し、スイッチングに対して高速に応答する。
(実施例1)
図6に示すように、ゲート電極11及びゲート絶縁膜12が形成されたコーニング#1737と同等のガラス基板10を、図5に示す対向ターゲット式のスパッタリング装置の成膜室124内に5N純度のZnからなる一組のターゲットA,Bを配置し、表1に示す成膜条件にて、略1000ÅのZnO活性層を形成した。次いで、メタルマスクを介したAlのEB蒸着により、図1に示すZnO活性層のチャネル領域上で分離されたソース/ドレイン電極14を形成した。
(成膜条件)
5N純度Tiと5N純度Siとを対向ターゲットに用いて、基板温度を70℃とした以外は、表1に記載された条件に設定して、Alゲート電極が形成されたガラス基板上に(TiOx/SiOy)z積層膜をゲート絶縁膜として形成した。表2に示すように、SEM観察によれば、(TiOx/SiOy)z積層膜は、平滑な表面を有していた。次いで、実施例1と同様にして、ZnO活性層、SD電極を順次形成し、図1に示すTFT素子を得た。
(形成された各種積層膜のSEM観察結果)
O2ガスの代わりにN2ガスを供給し、その流量を50sccmとし、基板温度を150℃とした以外は、実施例2と同様にして、Alゲート電極が形成されたガラス基板上に(TiNx/SiNy)z積層膜を形成した。表2に示したように、SEM観察によれば、(TiNx/SiNy)z積層膜は、平滑な表面を有していた。次いで、実施例1と同様にして、ZnO活性層、SD電極を順次形成し、図1に示すTFT素子を得た。
実施例3で用いた5N純度Siの代わりに、5N純度Alを対向ターゲットに使用して、基板温度を100℃とした以外は、実施例3と同様にして、Alゲート電極が形成されたガラス基板上に(TiNx/AlNy)z積層膜を形成した。表2に示したように、SEM観察によれば、(TiNx/AlNy)z積層膜は、平滑な表面を有していた。次いで、実施例1と同様にして、ZnO活性層、SD電極を順次形成し、図1に示すTFT素子を得た。
intrinsic-ZnOと5N純度Mgとを対向ターゲットに用いて、O2ガスの流量をゼロとし、N2ガスを25sccmの流量で供給した以外は実施例1と同様にして、Alゲート電極が形成されたガラス基板上に、(ZnMgO/ZnO:N)x積層膜を形成した。表2に示したように、SEM観察によれば、(ZnMgO/ZnO:N)x積層膜は、平滑な表面を有していた。次いで、実施例1と同様にして、ZnO活性層、SD電極を順次形成し、図1に示すTFT素子を得た。
亜鉛とマグネシウムとの共酸化物(ZnMgO)、及び、窒素が配位した亜鉛酸化物(ZnO:N)を対向ターゲットに用いて、N2流量をゼロとした以外は、実施例5と同様にして、Alゲート電極が形成されたガラス基板上に(ZnMgO/ZnO:N)x積層膜を形成した。SEM観察によれば、(ZnMgO/ZnO:N)x積層膜は、平滑な表面を有していた。次いで、実施例1と同様にして、ZnO活性層、SD電極を順次形成し、図1に示すTFT素子を得た。
断面の長軸の大きさが300mmのサイズの5N純度の金属亜鉛ターゲットを用いた以外は、実施例1と同様の成膜条件にて、Alゲート電極及びSiNゲート絶縁膜が形成された2枚の4インチガラス基板に、ZnO膜を形成した。形成されたZnO膜の平均厚さは、略1000Åであり、それぞれの基板の膜厚の面内のばらつきは、略10%以下であった。
被処理基板がターゲットに対面して配置される周知の高周波マグネトロンスパッタリング装置を用いて、表3に示す成膜条件にて、Alゲート電極及びSiNゲート絶縁膜が形成されたガラス基板上に略1000Åの膜厚を有するZnO膜を形成した。
(高周波マグネトロンスパッタによる成膜条件)
実施例1と同様にして、ZnO膜のSEM観察を行った。図9に、表面のSEM観察像を示す。膜の表面は、実施例1に比較して粗く、その表面には、略50nmのグレインが観察された。
被処理基板の位置がターゲットの軸方向からずらされた状態(オフアクシス)となる、対向ターゲット方式のマグネトロンスパッタリング法を用いて、ZnO薄膜を被処理基板上に成膜することにより、基板へのプラズマダメージが大幅に低減された。
従来の高抵抗酸化亜鉛ターゲットを用いた高周波マグネトロンスパッタリング法によるZnO薄膜の形成では、成膜速度は、略20Å/minであった。上記の高純度の導電性金属亜鉛ターゲットを用いて、酸素ガスが導入された反応性DCマグネトロンスパッタリング法により、ZnO薄膜は、略150Å/min以上の高い成膜速度にて、形成可能である。
上記の実施形態では、ゲートが形成されたTFT素子にZnO活性層を成膜し、ボトムゲート構造のTFT素子を得ると説明した。しかし、ZnO活性層を成膜した後、ゲート電極を形成してもよい。例えば、図10に示すように、ガラス基板21上に、対向ターゲット方式の反応性DCマグネトロンスパッタリングにより、略1000Åの厚さを有するZnO活性層22を成膜する。このZnO活性層22上に、ソース/ドレイン電極23、ゲート絶縁膜24、ゲート電極25を順次形成して、トップゲート構造のTFT素子20が得られる。
この場合には、ゲート絶縁膜24を形成するときに、その処理温度で、ZnO活性層22がアニールされる。そのため、ZnO活性層22の結晶性がさらに向上し、その結果、移動度も上昇する。
図11−(b)に示すように、ゲート絶縁膜12上に形成されたZnO活性層13上に、対向ターゲット方式のDCマグネトロンスパッタリング法を用いて、例えばインジウム及び亜鉛をターゲットとして、若しくは、ガリウム及び亜鉛をターゲットとして、酸素ガスを用いた反応性スパッタリングにより、抵抗の低い透明導電膜(酸化亜鉛膜)15をn+領域として形成することが好ましい。この場合、インジウム−亜鉛酸化物(InZnO)またはガリウム−亜鉛酸化物(GaZnO)等の同一材料からなる一組のターゲットを用いて、実施例1と同様にマグネトロンスパッタリングによりn型の酸化亜鉛膜を形成することもできる。なお、n+領域として、AlZnO、ZnO:F等のZnOの他の金属との共酸化物や非金属原子の配位したZnO酸化物膜を使用することもできる。
また、対向ターゲット方式の反応性DCマグネトロンスパッタリング法によりp型の酸化亜鉛半導体膜を形成することも可能である。この場合、酸化亜鉛を主材料とし、Ga、In、Al等のドナーを含む同一の材料からなる複数のターゲットを一組として、対向ターゲット方式のDCマグネトロンスパッタリング装置を用いて、N2ガスを供給することにより、ドナーおよびNを含むP型の酸化亜鉛半導体を形成することができる。
なお、実施例では、上記金属のターゲットから構成される一組のターゲット、若しくは、上記金属の酸化物または窒化物から構成される一組のターゲットのスパッタリングにより、上記絶縁膜を形成すると説明した。しかし、一方が金属ターゲットで、他方が金属酸化物または金属窒化物から構成される一組のターゲットをスパッタリングして、上記絶縁膜を形成することもできる。
また、プラスチック基板上に構成される素子は、TFTに限定されず、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)、MESFET(Metal-Semiconductor Field Effect Transistor)等の薄膜トランジスタであってもよい。
10 ガラス基板
11 Alゲート電極
12 SiNゲート絶縁膜
13 ZnO活性層
14 ソース/ドレイン電極
20 TFT素子
21 ガラス基板
22 ZnO活性層
23 ソース/ドレイン電極
24 SiNゲート絶縁膜
25 Alゲート電極
30 TFT素子
31 基板
32 Alゲート電極
33 ゲート絶縁膜
34 ZnO活性層
35 ソース/ドレイン電極
Claims (8)
- 酸化亜鉛を半導体層に用いた薄膜トランジスタの製造方法であって、
それぞれがII族、III族若しくはIV族の別の金属から構成される対向ターゲットのスパッタリングにより生成された金属粒子を反応性ガスと反応させつつゲート電極上または前記半導体層上に堆積することにより、ゲート絶縁膜を成膜する、
ことを特徴とする薄膜トランジスタの製造方法。 - 酸化亜鉛を半導体層に用いた薄膜トランジスタの製造方法であって、
一方がTiを含み他方がSiを含む対向ターゲットのスパッタリングにより生成された粒子を反応性ガスと反応させつつゲート電極上または前記半導体層上に堆積することにより、ゲート絶縁膜を成膜する、
ことを特徴とする薄膜トランジスタの製造方法。 - 前記反応性ガスがO 2 ガスまたはN 2 ガスを含む、
ことを特徴とする請求項2に記載の薄膜トランジスタの製造方法。 - 酸化亜鉛を半導体層に用いた薄膜トランジスタの製造方法であって、
一方がTiを含み他方がAlを含む対向ターゲットのスパッタリングにより生成された金属粒子をN 2 ガスと反応させつつゲート電極上または前記半導体層上に堆積することにより、ゲート絶縁膜を成膜する、
ことを特徴とする薄膜トランジスタの製造方法。 - 酸化亜鉛を半導体層に用いた薄膜トランジスタの製造方法であって、
一方がZnOを含み他方がMgを含む対向ターゲットを用いたスパッタリングを少なくともN 2 ガスを供給しつつ行うことにより、ゲート電極上または前記半導体層上に、(ZnMgO/ZnO:N)x積層膜からなるゲート絶縁膜を成膜する、
ことを特徴とする薄膜トランジスタの製造方法。 - 酸化亜鉛を半導体層に用いた薄膜トランジスタの製造方法であって、
一方がZnMgOを含み他方がZnO:Nを含む対向ターゲットを用いたスパッタリングを行うことにより、ゲート電極上または前記半導体層上に、(ZnMgO/ZnO:N)x積層膜からなるゲート絶縁膜を成膜する、
ことを特徴とする薄膜トランジスタの製造方法。 - ゲート電極が形成された基板を用意し、
該基板上にゲート絶縁膜を形成し、
対向して配置され、少なくともその一方が亜鉛から構成される一対のターゲットの間に形成したプラズマによりスパッタリングして発生させた亜鉛粒子を、酸化させつつ、前記プラズマから離間された基板に前記ゲート絶縁膜を介して前記ゲート電極と対応するように堆積し、酸化亜鉛半導体膜を形成する薄膜トランジスタの製造方法であって、
それぞれがII族、III族若しくはIV族の別の金属から構成される前記一対のターゲットのスパッタリングにより発生した金属粒子を、反応性ガスと反応させつつ、その酸化物若しくは窒化物を堆積して前記ゲート絶縁膜を形成する、
ことを特徴とする薄膜トランジスタの製造方法。 - 酸化亜鉛薄膜から構成されるチャネル層が形成された基板を用意し、
それぞれがII族、III族若しくはIV族の別の金属から構成される対向ターゲットのスパッタリングにより生成された金属粒子を、反応性ガスと反応させつつ、その酸化物若しくは窒化物を前記基板上に堆積して前記チャネル層を絶縁するためのゲート絶縁膜を形成し、
該ゲート絶縁膜を介して、前記チャネル層と対応する位置に、ゲート電極を配置する、
ことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004179225A JP4660124B2 (ja) | 2004-06-17 | 2004-06-17 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004179225A JP4660124B2 (ja) | 2004-06-17 | 2004-06-17 | 薄膜トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006005115A JP2006005115A (ja) | 2006-01-05 |
JP4660124B2 true JP4660124B2 (ja) | 2011-03-30 |
Family
ID=35773235
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004179225A Expired - Fee Related JP4660124B2 (ja) | 2004-06-17 | 2004-06-17 | 薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4660124B2 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
WO2010047288A1 (en) * | 2008-10-24 | 2010-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductordevice |
SG10201403913PA (en) * | 2009-07-10 | 2014-10-30 | Semiconductor Energy Lab | Method for manufacturing semiconductor device |
KR101914026B1 (ko) | 2009-09-24 | 2018-11-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 산화물 반도체막 및 반도체 장치 |
WO2011043164A1 (en) | 2009-10-09 | 2011-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the semiconductor device |
KR101930682B1 (ko) | 2009-10-29 | 2018-12-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
KR101818265B1 (ko) | 2009-11-06 | 2018-01-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
CN102598284B (zh) | 2009-11-06 | 2015-04-15 | 株式会社半导体能源研究所 | 半导体器件 |
KR101945171B1 (ko) * | 2009-12-08 | 2019-02-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
EP2510541A4 (en) | 2009-12-11 | 2016-04-13 | Semiconductor Energy Lab | NONVOLATILE LATCH CIRCUIT, LOGIC CIRCUIT, AND SEMICONDUCTOR DEVICE USING THE SAME |
US8617920B2 (en) * | 2010-02-12 | 2013-12-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
WO2011152254A1 (en) * | 2010-06-04 | 2011-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US8871565B2 (en) | 2010-09-13 | 2014-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
KR20200052993A (ko) * | 2010-12-03 | 2020-05-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 산화물 반도체막 및 반도체 장치 |
EP4286338A1 (en) * | 2022-05-31 | 2023-12-06 | Imec VZW | Mixed metal oxide of magnesium and zinc |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002289859A (ja) * | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
JP2003086808A (ja) * | 2001-09-10 | 2003-03-20 | Masashi Kawasaki | 薄膜トランジスタおよびマトリクス表示装置 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03162571A (ja) * | 1989-11-17 | 1991-07-12 | Osaka Shinku Kiki Seisakusho:Kk | 対向ターゲット式スパッタ法に於ける反応性スパッタによる薄膜形成方法 |
-
2004
- 2004-06-17 JP JP2004179225A patent/JP4660124B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002289859A (ja) * | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
JP2003086808A (ja) * | 2001-09-10 | 2003-03-20 | Masashi Kawasaki | 薄膜トランジスタおよびマトリクス表示装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2006005115A (ja) | 2006-01-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5185838B2 (ja) | 薄膜トランジスタの製造方法 | |
JP2006005116A (ja) | 膜形成方法、半導体膜、及び積層絶縁膜 | |
US9178076B2 (en) | Thin-film transistor | |
US7927713B2 (en) | Thin film semiconductor material produced through reactive sputtering of zinc target using nitrogen gases | |
TWI429089B (zh) | A thin film transistor, a manufacturing method thereof, and a display device | |
JP4660124B2 (ja) | 薄膜トランジスタの製造方法 | |
US8779419B2 (en) | Semiconductor device, polycrystalline semiconductor thin film, process for producing polycrystalline semiconductor thin film, field effect transistor, and process for producing field effect transistor | |
WO2011132418A1 (ja) | 成膜方法 | |
JP5295439B2 (ja) | 酸化物半導体薄膜層を有する積層構造の製造方法 | |
US20150179815A1 (en) | Quantum Well IGZO Devices and Methods for Forming the Same | |
Cho et al. | Al-Zn-Sn-O thin film transistors with top and bottom gate structure for AMOLED | |
TW202329392A (zh) | 結晶氧化物薄膜、積層體及薄膜電晶體 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061108 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100317 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100330 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100531 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101214 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101228 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140107 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |