JP4622905B2

JP4622905B2 - Method of manufacturing insulated gate semiconductor device

Info

Publication number: JP4622905B2
Application number: JP2006083611A
Authority: JP
Inventors: 恭輔宮城; 剛西脇; 秀史高谷
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2006-03-24
Filing date: 2006-03-24
Publication date: 2011-02-02
Anticipated expiration: 2026-03-24
Also published as: JP2007258582A

Description

本発明は，トレンチゲート構造を有する絶縁ゲート型半導体装置の製造方法に関する。さらに詳細には，ドリフト領域中にドリフト領域と異なる導電型の拡散層を設けることによってドリフト層にかかる電界を緩和する絶縁ゲート型半導体装置の製造方法に関するものである。 The present invention relates to a method for manufacturing an insulated gate semiconductor device having a trench gate structure. More specifically, the present invention relates to a method for manufacturing an insulated gate semiconductor device in which an electric field applied to a drift layer is reduced by providing a diffusion layer having a conductivity type different from that of the drift region in the drift region.

従来から，パワーデバイス用の絶縁ゲート型半導体装置として，トレンチゲート構造を有するトレンチゲート型半導体装置が提案されている。このトレンチゲート型半導体装置では，一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。 Conventionally, a trench gate type semiconductor device having a trench gate structure has been proposed as an insulated gate type semiconductor device for power devices. In this trench gate type semiconductor device, a high breakdown voltage and a low on-resistance are generally in a trade-off relationship.

この問題に着目したトレンチゲート型半導体装置として，本願出願人は図４に示すような絶縁ゲート型半導体装置を提案している（特許文献１）。この絶縁ゲート型半導体装置９００は，Ｎ⁺ソース領域３１と，Ｎ⁺ドレイン領域１１と，Ｐ^-ボディ領域４１と，Ｎ^-ドリフト領域１２とが設けられている。また，半導体基板の上面側の一部を掘り込むことによりＮ⁺ソース領域３１およびＰ^-ボディ領域４１を貫通するゲートトレンチ２１が形成されている。また，ゲートトレンチ２１の底部には，絶縁物の堆積による絶縁層２３が形成されている。さらに，絶縁層２３上には，ゲート電極２２が形成されている。ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，Ｎ⁺ソース領域３１およびＰ^-ボディ領域４１と対面している。さらに，Ｎ^-ドリフト領域１２内には，フローティング状態のＰ拡散領域５１が形成されている。そして，ゲートトレンチ２１の下端は，Ｐ拡散領域５１内に位置している。 As a trench gate type semiconductor device paying attention to this problem, the applicant of the present application has proposed an insulated gate type semiconductor device as shown in FIG. 4 (Patent Document 1). This insulated gate semiconductor device 900 is provided with an N ⁺ source region 31, an N ⁺ drain region 11, a P ⁻ body region 41, and an N ⁻ drift region 12. Further, the gate trench 21 penetrating the N ⁺ source region 31 and the P ⁻ body region 41 is formed by digging a part of the upper surface side of the semiconductor substrate. An insulating layer 23 is formed on the bottom of the gate trench 21 by depositing an insulator. Further, a gate electrode 22 is formed on the insulating layer 23. The gate electrode 22 faces the N ⁺ source region 31 and the P ⁻ body region 41 through a gate insulating film 24 formed on the wall surface of the gate trench 21. Further, a floating P diffusion region 51 is formed in the N ⁻ drift region 12. The lower end of the gate trench 21 is located in the P diffusion region 51.

絶縁ゲート型半導体装置９００は，Ｎ^-ドリフト領域１２内にフローティング状態のＰ拡散領域５１が設けられている（以下，このような構造を「フローティング構造」とする）ことにより，次のような特性を有する。 The insulated gate semiconductor device 900 is provided with a floating P diffusion region 51 in the N ⁻ drift region 12 (hereinafter, such a structure is referred to as a “floating structure”). Have

絶縁ゲート型半導体装置９００では，ゲート電圧のオフ時に，Ｎ^-ドリフト領域１２とＰ^-ボディ領域４１との間のＰＮ接合箇所から空乏層が広がる。そして，その空乏層がＰ拡散領域５１にまで到達することで，Ｐ拡散領域５１がパンチスルー状態となって電位が固定される。さらに，Ｐ拡散領域５１とのＰＮ接合箇所からも空乏層が広がるため，Ｐ^-ボディ領域４１との間のＰＮ接合箇所とは別に，Ｐ拡散領域５１とのＰＮ接合箇所にも電界強度のピークが形成される。すなわち，電界強度のピークを２箇所に形成でき，最大ピーク値を低減することができる。従って，高耐圧化が図られる。また，高耐圧であることから，Ｎ^-ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。 In insulated gate semiconductor device 900, the depletion layer spreads from the PN junction between N ⁻ drift region 12 and P ⁻ body region 41 when the gate voltage is turned off. When the depletion layer reaches the P diffusion region 51, the P diffusion region 51 enters a punch-through state, and the potential is fixed. Further, since the depletion layer also spreads from the PN junction portion with the P diffusion region 51, the electric field strength peak is also generated at the PN junction portion with the P diffusion region 51 separately from the PN junction portion with the P ⁻ body region 41. Is formed. That is, electric field intensity peaks can be formed at two locations, and the maximum peak value can be reduced. Therefore, a high breakdown voltage can be achieved. Further, since the withstand voltage is high, the on-resistance can be lowered by increasing the impurity concentration of the N ⁻ drift region 12.

なお，特許文献１のように電界強度のピークを２箇所に形成して電界集中を緩和する構造とは異なるが，例えば特許文献２にゲート酸化膜よりも膜厚が厚い酸化膜をトレンチの底部に形成することにより，トレンチの底部の電界集中を緩和する技術が開示されている。また，フローティング構造とは異なるが，例えば特許文献３や特許文献４にゲート絶縁膜の下部の厚さを徐々に厚くすることでゲート絶縁膜の下部の電界集中を緩和する技術が開示されている。
特開２００５−１４２２４３号公報特開平１０−９８１８８号公報特開２００２−２９９６１９号公報特開２００５−１９６６８号公報 Although different from the structure in which the electric field intensity peaks are formed in two places as in Patent Document 1, the electric field concentration is reduced, for example, in Patent Document 2, an oxide film thicker than the gate oxide film is formed at the bottom of the trench. A technique for relaxing the electric field concentration at the bottom of the trench is disclosed. Although different from the floating structure, for example, Patent Document 3 and Patent Document 4 disclose a technique for relaxing the electric field concentration in the lower portion of the gate insulating film by gradually increasing the thickness of the lower portion of the gate insulating film. .
JP 2005-142243 A Japanese Patent Laid-Open No. 10-98188 JP 2002-299619 A Japanese Patent Laid-Open No. 2005-19668

しかしながら，前記したトレンチゲート構造の絶縁ゲート型半導体装置には，次のような問題があった。すなわち，トレンチゲート構造の絶縁ゲート型半導体装置９００では，ゲート電極２２が深さ方向に対して急激に終端する形状になっている。そのため，ゲート電極２２の底部近傍では，等電位線の間隔が狭く，局所的な電界集中が生じる。よって，２箇所の電界強度のピーク位置（図５のＸ１，Ｘ２）に合わせた耐圧設計を行ったとしても，ゲート電極２２の底部近傍の部位（図５のＹ）が耐圧を決定してしまう。従って，設計耐圧が得られない。 However, the above-described insulated gate semiconductor device having the trench gate structure has the following problems. In other words, in the insulated gate semiconductor device 900 having a trench gate structure, the gate electrode 22 has a shape that abruptly terminates in the depth direction. Therefore, near the bottom of the gate electrode 22, the equipotential lines are narrow and local electric field concentration occurs. Therefore, even if the withstand voltage design is performed in accordance with the two electric field intensity peak positions (X1, X2 in FIG. 5), the region near the bottom of the gate electrode 22 (Y in FIG. 5) determines the withstand voltage. . Therefore, the design withstand voltage cannot be obtained.

また，特許文献２にはゲートトレンチおよびゲート電極の底部に丸みを有する角部が開示されているが，具体的にゲートトレンチの底部の角部に丸みを設ける方法が開示されていない。そのため，実際には，絶縁ゲート型半導体装置９００と同様に急激に終端する形状となるか，あるいは複雑な製造工程が必要となると考えられる。 Further, Patent Document 2 discloses a rounded corner at the bottom of the gate trench and the gate electrode, but does not specifically disclose a method of rounding the corner at the bottom of the gate trench. Therefore, in reality, it is considered that the shape ends rapidly like the insulated gate semiconductor device 900 or a complicated manufacturing process is required.

また，ゲートトレンチの全体形状をテーパ状にすることでゲート電極の急激な終端を回避することも考えられるが，Ｐ拡散領域５１を形成する際のイオン注入で，トレンチの底部の他に側壁部にも不純物が打ち込まれてしまう。そのため，全体をテーパ状にすることは好ましくない。 In addition, it is conceivable to avoid abrupt termination of the gate electrode by making the entire shape of the gate trench into a tapered shape. However, in the ion implantation for forming the P diffusion region 51, in addition to the bottom portion of the trench, a side wall portion is formed. Impurities are also implanted into the surface. Therefore, it is not preferable to make the whole taper.

また，通常，ゲート電極下の絶縁層の中心部分は，両側壁部から堆積した絶縁膜が張り合わされてなる。そのため，ウェットエッチングを行うと，絶縁層の上面の中心部分にくさび状の溝が形成されることがある。この溝によってゲート電極の急激な終端を回避することも考えられる。しかし，溝の深さを制御することができないため，耐圧を制御することができない。 Usually, the central portion of the insulating layer under the gate electrode is formed by laminating insulating films deposited from both side walls. Therefore, when wet etching is performed, a wedge-shaped groove may be formed in the central portion of the upper surface of the insulating layer. It may be possible to avoid abrupt termination of the gate electrode by this groove. However, the withstand voltage cannot be controlled because the depth of the groove cannot be controlled.

また，特許文献３には，ゲート電極の底部が階段状となる半導体装置およびその製造方法が開示されている。この階段状の底部によってゲート電極の急激な終端を回避することも考えられる。しかし，特許文献３に開示されている製造方法では，熱酸化処理とエッチングとを何度も繰り返す必要がある。そのため，製造に手間がかかる。また，特許文献４には，ゲート電極の底部がゆるやかに終端する半導体装置が開示されている。しかし，このような形状となるための製造方法が開示されていない。特許文献３に開示されている階段状のゲート電極の製造方法を応用し，段数を多くすることで緩やかに終端するゲート電極を形成することも可能であるが，製造が益々複雑になる。 Patent Document 3 discloses a semiconductor device in which the bottom of the gate electrode is stepped and a method for manufacturing the same. It may be possible to avoid abrupt termination of the gate electrode by this stepped bottom. However, in the manufacturing method disclosed in Patent Document 3, it is necessary to repeat thermal oxidation treatment and etching many times. Therefore, it takes time to manufacture. Patent Document 4 discloses a semiconductor device in which the bottom of the gate electrode is terminated gently. However, a manufacturing method for achieving such a shape is not disclosed. Although it is possible to form a gate electrode that terminates gently by increasing the number of steps by applying the method of manufacturing a stepped gate electrode disclosed in Patent Document 3, the manufacturing becomes more complicated.

本発明は，前記した従来のトレンチゲート構造の絶縁ゲート型半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，ゲート電極の下端近傍の局所的な電界集中を回避した絶縁ゲート型半導体装置を高精度でかつ容易に作製することができる製造方法を提供することにある。 The present invention has been made to solve the problems of the above-described conventional insulated gate semiconductor device having a trench gate structure. That is, an object of the present invention is to provide a manufacturing method capable of easily and accurately manufacturing an insulated gate semiconductor device that avoids local electric field concentration near the lower end of the gate electrode.

この課題の解決を目的としてなされた絶縁ゲート型半導体装置の製造方法は，トレンチゲート構造を有する絶縁ゲート型半導体装置の製造方法であって，半導体基板の上面からトレンチ部を形成するトレンチ部形成工程と，トレンチ部内にそのトレンチ部を閉塞しない膜厚の第１絶縁層を形成する第１絶縁層形成工程と，第１絶縁層形成工程の後に，トレンチ部内にそのトレンチ部を閉塞する膜厚の第２絶縁層を形成する第２絶縁層形成工程と，第１絶縁層の一部および第２絶縁層の一部をウェットエッチングにより同時に除去するウェットエッチング工程と，ウェットエッチング工程の後に，トレンチ部の壁面にゲート絶縁膜を形成するゲート絶縁膜形成工程と，ゲート絶縁膜形成工程の後に，トレンチ部内にゲート電極層を形成するゲート電極層形成工程と含み，第２絶縁層は，第１絶縁層よりもウェットエッチング工程でのウェットエッチング速度が速いことを特徴としている。 An insulated gate semiconductor device manufacturing method for solving this problem is a method for manufacturing an insulated gate semiconductor device having a trench gate structure, and a trench portion forming step for forming a trench portion from an upper surface of a semiconductor substrate And a first insulating layer forming step of forming a first insulating layer having a thickness that does not close the trench portion in the trench portion, and a film thickness that closes the trench portion in the trench portion after the first insulating layer forming step. A second insulating layer forming step for forming the second insulating layer; a wet etching step for removing part of the first insulating layer and a part of the second insulating layer simultaneously by wet etching; and a trench portion after the wet etching step. A gate insulating film forming step for forming a gate insulating film on the wall of the gate, and a gate electrode layer forming gate electrode in the trench after the gate insulating film forming step. Wherein an electrode layer forming step, the second insulating layer is characterized in that the wet etching rate in the wet etching process is faster than the first insulating layer.

すなわち，本発明の製造方法では，トレンチ部を形成した後に，そのトレンチ部内に少なくとも２種類の絶縁膜を形成する。このうち，トレンチ部の幅方向の中央側に位置する，すなわち後に形成される第２絶縁膜の方が，トレンチ部の幅方向の側壁側に位置する，すなわち先に形成される第１絶縁膜と比較して，後のウェットエッチング工程でのウェットエッチング速度が速い。そのため，ウェットエッチング工程によるエッチバックにより，トレンチ部内に残る各絶縁膜の深さ方向の厚さは，第１絶縁膜が第２絶縁膜より厚い。また，ウェットエッチング速度差によって生じる段差部分は，積極的にエッチバックされる。つまり，エッチバック後にトレンチ部内に生じるスペースの底部は，ゆるやかに終端する突起状をなしている。 That is, in the manufacturing method of the present invention, after forming the trench portion, at least two types of insulating films are formed in the trench portion. Among these, the second insulating film located on the center side in the width direction of the trench portion, that is, the second insulating film formed later is located on the side wall side in the width direction of the trench portion, that is, formed first. Compared with, the wet etching rate in the subsequent wet etching process is faster. For this reason, the first insulating film is thicker than the second insulating film in the depth direction of each insulating film remaining in the trench due to the etch back by the wet etching process. Further, the stepped portion caused by the wet etching rate difference is positively etched back. That is, the bottom of the space generated in the trench after the etch-back has a protruding shape that terminates gently.

このスペース内にゲート電極層を形成する。これにより，ゲート電極層の底部が深さ方向に対してゆるやかに終端する形状となる。よって，本製造方法によって作製される絶縁ゲート型半導体装置は，ゲート電極層の底部近傍での局所的な電界集中が緩和される。 A gate electrode layer is formed in this space. As a result, the bottom of the gate electrode layer has a shape that gently terminates in the depth direction. Therefore, in the insulated gate semiconductor device manufactured by this manufacturing method, local electric field concentration near the bottom of the gate electrode layer is reduced.

また，本発明の製造方法では，１回のウェットエッチングにより深さ方向に対してゆるやかに終端する形状のゲート電極層を形成している。そのため，製造工程がシンプルである。 In the manufacturing method of the present invention, the gate electrode layer having a shape that gently terminates in the depth direction is formed by one wet etching. Therefore, the manufacturing process is simple.

また，エッチバックの深さを絶縁膜の膜種によって制御することができる。よって，ゲート電極層の底部の形状を意図的にテーパ形状もしくはＲ形状とすることができる。すなわち，ゲート電極層の底部の形状を制御できる。 In addition, the depth of etch back can be controlled by the type of insulating film. Therefore, the shape of the bottom of the gate electrode layer can be intentionally tapered or rounded. That is, the shape of the bottom of the gate electrode layer can be controlled.

また，本発明の製造方法では，第１絶縁層形成工程の後であって第２絶縁層形成工程の前に，トレンチ部内にそのトレンチ部を閉塞しない中間絶縁層を形成する中間絶縁層形成工程を含み，中間絶縁層のウェットエッチング工程でのウェットエッチング速度は，第１絶縁層よりも速く，第２絶縁層よりも遅いこととするとよりよい。ゲート電極層下の絶縁層の構成を３層以上とすることで，ゲート電極層の底部はより滑らかに終端する形状となる。また，絶縁層の膜数が増えたとしても１回のウェットエッチングによってゲート電極層の底部について所望の形状を得ることができる。よって，製造工程はシンプルである。 Further, in the manufacturing method of the present invention, the intermediate insulating layer forming step of forming an intermediate insulating layer that does not close the trench portion in the trench portion after the first insulating layer forming step and before the second insulating layer forming step. The wet etching rate in the wet etching process of the intermediate insulating layer is preferably faster than the first insulating layer and slower than the second insulating layer. By configuring the insulating layer under the gate electrode layer to have three or more layers, the bottom of the gate electrode layer is more smoothly terminated. Even if the number of insulating layers increases, a desired shape can be obtained at the bottom of the gate electrode layer by one wet etching. Therefore, the manufacturing process is simple.

具体的に，本発明の第２絶縁層形成工程では，第２絶縁層として例えばリンを添加したシリコン酸化膜を形成するとよい。一般的に，リンを添加したシリコン酸化膜は，無添加のシリコン酸化膜や熱酸化膜と比較してウェットエッチング速度が速い。そのため，第１絶縁層を無添加の酸化膜や熱酸化膜とすれば，リンを添加したシリコン酸化膜をウェットエッチング速度が速い第２絶縁膜として適用可能である。また，リンの添加量が多いほどウェットエッチング速度は速い。そこで，リンを添加したシリコン酸化膜にて第２絶縁層を形成する際，リンの供給源となるガスの流量を時間とともに増加させることとするとよい。すなわち，リン濃度を徐々に濃くすることでより滑らかに終端するゲート電極層を形成することができる。 Specifically, in the second insulating layer forming step of the present invention, for example, a silicon oxide film to which phosphorus is added may be formed as the second insulating layer. In general, a silicon oxide film added with phosphorus has a higher wet etching rate than an additive-free silicon oxide film or a thermal oxide film. Therefore, if the first insulating layer is an additive-free oxide film or a thermal oxide film, a silicon oxide film added with phosphorus can be applied as the second insulating film having a high wet etching rate. In addition, the wet etching rate becomes faster as the amount of phosphorus added increases. Therefore, when the second insulating layer is formed with a silicon oxide film to which phosphorus is added, the flow rate of the gas serving as the phosphorus supply source is preferably increased with time. That is, by gradually increasing the phosphorus concentration, a gate electrode layer that terminates more smoothly can be formed.

また，本発明の製造方法では，ウェットエッチング工程の前に，第１絶縁層の一部および第２絶縁層の一部をドライエッチングにより同時に除去するドライエッチング工程を含むこととするとよりよい。すなわち，反応性イオンエッチング法等のドライエッチングにてボディ領域の下面近傍までエッチバックした後にウェットエッチングを行う。これにより，ゲート電極層全体をテーパ形状にすることなく，底部のみを突起状にすることができる。つまり，突起状とする範囲を限定することができ，より高精度にゲート電極層の底部の形状を制御できる。 Further, it is preferable that the manufacturing method of the present invention includes a dry etching process in which a part of the first insulating layer and a part of the second insulating layer are simultaneously removed by dry etching before the wet etching process. That is, wet etching is performed after etching back to the vicinity of the lower surface of the body region by dry etching such as reactive ion etching. As a result, only the bottom portion can be formed into a protruding shape without making the entire gate electrode layer into a tapered shape. That is, the range in which the protrusion is formed can be limited, and the shape of the bottom of the gate electrode layer can be controlled with higher accuracy.

また，本発明の製造方法では，第１絶縁膜形成工程の前に，トレンチ部の底部から不純物を注入する不純物注入工程を含むことで，トレンチ部の底部周辺にフローティング状態の拡散層を形成することができる。すなわち，トレンチの底部周辺にフローティング状態の拡散層を形成することで，ゲート電圧のオフ時に電界強度のピーク値を２箇所に形成する。これにより，フローティング構造の絶縁ゲート型半導体装置を形成することができる。 Further, in the manufacturing method of the present invention, the diffusion layer in the floating state is formed around the bottom of the trench portion by including an impurity implantation step of injecting impurities from the bottom of the trench portion before the first insulating film forming step. be able to. That is, by forming a floating diffusion layer around the bottom of the trench, the peak value of the electric field strength is formed at two locations when the gate voltage is turned off. Thereby, an insulated gate semiconductor device having a floating structure can be formed.

本発明によれば，１回のウェットエッチングにより，ゲート電極層の底部の形状を意図的にテーパ形状もしくはＲ形状とすることができる。また，その形状を各絶縁膜の膜種や不純物濃度によって高精度に制御することができる。よって，ゲート電極の下端近傍の局所的な電界集中を回避した絶縁ゲート型半導体装置を高精度でかつ容易に作製することができる製造方法が実現されている。 According to the present invention, the shape of the bottom of the gate electrode layer can be intentionally tapered or rounded by one wet etching. In addition, the shape can be controlled with high accuracy by the film type and impurity concentration of each insulating film. Therefore, a manufacturing method capable of easily and accurately manufacturing an insulated gate semiconductor device that avoids local electric field concentration near the lower end of the gate electrode has been realized.

以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間の導通をコントロールするパワーＭＯＳに本発明を適用したものである。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments embodying the present invention will be described below in detail with reference to the accompanying drawings. In the present embodiment, the present invention is applied to a power MOS that controls conduction between a drain and a source by applying a voltage to an insulated gate.

実施の形態に係る絶縁ゲート型半導体装置１００（以下，「半導体装置１００」とする）は，図１の断面図に示す構造を有している。なお，本明細書においては，出発基板と，出発基板上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。 An insulated gate semiconductor device 100 (hereinafter referred to as “semiconductor device 100”) according to the embodiment has a structure shown in the cross-sectional view of FIG. Note that in this specification, the whole of the starting substrate and the single crystal silicon portion formed by epitaxial growth on the starting substrate is referred to as a semiconductor substrate.

半導体装置１００では，半導体基板内における図１中の上面側に，Ｎ⁺ソース領域３１が設けられている。一方，下面側にはＮ⁺ドレイン領域１１が設けられている。それらの間には上面側から順に，Ｐ^-ボディ領域４１およびＮ^-ドリフト領域１２が設けられている。また，半導体基板の上面側の一部を掘り込むことによりゲートトレンチ２１が形成されている。ゲートトレンチ２１は，Ｎ⁺ソース領域３１およびＰ^-ボディ領域４１を貫通している。 In the semiconductor device 100, an N ⁺ source region 31 is provided on the upper surface side in FIG. On the other hand, an N ⁺ drain region 11 is provided on the lower surface side. Between them, a P ⁻ body region 41 and an N ⁻ drift region 12 are provided in this order from the upper surface side. In addition, a gate trench 21 is formed by digging a part of the upper surface side of the semiconductor substrate. Gate trench 21 penetrates N ⁺ source region 31 and P ⁻ body region 41.

ゲートトレンチ２１の底部には，絶縁物の堆積による絶縁層２３が形成されている。具体的に，本形態の絶縁層２３は，３層構造をなしており，ゲートトレンチ２１の側壁側から熱酸化膜２３１，ノンドープシリコン酸化膜２３２（以下，「ＮＳＧ膜２３２」とする），リンドープシリコン酸化膜２３３（以下，「ＰＳＧ膜２３３」とする）が順に積層されている。また，絶縁層２３の上面は，ＰＳＧ膜２３３を底部とする凹面となっている。さらに，絶縁層２３上には，ゲート電極２２が形成されている。ゲート電極２２の下端は，Ｐ^-ボディ領域４１の下面より下方に位置している。また，ゲート電極２２の下面は，絶縁層２３の上面の形状に合わせて凸面をなしている。すなわち，ゲート電極２２は深さ方向に対して徐々に幅が狭くなる，つまりゆるやかに終端する形状になっている。そのため，ゲート電極２２の底部近傍での局所的な電界集中が緩和されている。 An insulating layer 23 is formed at the bottom of the gate trench 21 by depositing an insulator. Specifically, the insulating layer 23 of this embodiment has a three-layer structure, and includes a thermal oxide film 231, a non-doped silicon oxide film 232 (hereinafter referred to as “NSG film 232”), phosphorus, and the like from the side wall side of the gate trench 21. A doped silicon oxide film 233 (hereinafter referred to as “PSG film 233”) is sequentially stacked. Further, the upper surface of the insulating layer 23 is a concave surface with the PSG film 233 as a bottom. Further, a gate electrode 22 is formed on the insulating layer 23. The lower end of gate electrode 22 is located below the lower surface of P ⁻ body region 41. Further, the lower surface of the gate electrode 22 is convex according to the shape of the upper surface of the insulating layer 23. That is, the gate electrode 22 has a shape that gradually becomes narrower in the depth direction, that is, has a shape that ends gently. Therefore, local electric field concentration near the bottom of the gate electrode 22 is alleviated.

また，ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，半導体基板のＮ⁺ソース領域３１およびＰ^-ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ⁺ソース領域３１およびＰ^-ボディ領域４１から絶縁されている。 The gate electrode 22 faces the N ⁺ source region 31 and the P ⁻ body region 41 of the semiconductor substrate through a gate insulating film 24 formed on the wall surface of the gate trench 21. That is, the gate electrode 22 is insulated from the N ⁺ source region 31 and the P ⁻ body region 41 by the gate insulating film 24.

このような構造を持つ半導体装置１００では，ゲート電極２２への電圧印加によりＰ^-ボディ領域４１にチャネル効果を生じさせ，もってＮ⁺ソース領域３１とＮ⁺ドレイン領域１１との間の導通をコントロールしている。 In the semiconductor device 100 having such a structure, a channel effect is generated in the P ⁻ body region 41 by applying a voltage to the gate electrode 22, thereby controlling conduction between the N ⁺ source region 31 and the N ⁺ drain region 11. is doing.

さらに，半導体装置１００には，ゲートトレンチ２１の底部の周囲に，Ｎ^-ドリフト領域１２に囲まれ，フローティング状態のＰ拡散領域５１が形成されている。Ｐ拡散領域５１はゲートトレンチ２１の底面から不純物を注入することにより形成された領域である。半導体装置１００の製造方法についての詳細は後述する。Ｐ拡散領域５１の断面は，各トレンチの底部を中心とした略円形形状となっている。なお，フローティング構造にて高耐圧化を図るには，ゲート電圧のオフ時の電界強度のピークがＰ^-ボディ領域４１とＮ^-ドリフト領域１２のＰＮ接合箇所と，Ｐ拡散領域５１とＮ^-ドリフト領域１２のＰＮ接合箇所との２箇所（図５のＸ１，Ｘ２）に形成される位置に埋め込み領域であるＰ拡散領域５１を配置する。さらに好ましくは，両ピーク値が同等となるように配置する。 Further, in the semiconductor device 100, a floating P diffusion region 51 is formed around the bottom of the gate trench 21 and surrounded by the N ⁻ drift region 12. The P diffusion region 51 is a region formed by implanting impurities from the bottom surface of the gate trench 21. Details of the manufacturing method of the semiconductor device 100 will be described later. The cross section of the P diffusion region 51 has a substantially circular shape centering on the bottom of each trench. In order to increase the breakdown voltage in the floating structure, the peak of the electric field strength when the gate voltage is turned off is the PN junction portion of the P ⁻ body region 41 and the N ⁻ drift region 12, the P diffusion region 51 and the N ⁻ drift. A P diffusion region 51, which is a buried region, is disposed at two positions (X1 and X2 in FIG. 5) of the region 12 with the PN junction portion. More preferably, it arrange | positions so that both peak values may become equivalent.

続いて，半導体装置１００の製造プロセスについて，図２ないし図３を基に説明する。まず，あらかじめ，Ｎ⁺ドレイン領域１１となるＮ⁺基板上に，Ｎ^-型シリコン層をエピタキシャル成長により形成しておく。このＮ^-型シリコン層（エピタキシャル層）は，Ｎ^-ドリフト領域１２，Ｐ^-ボディ領域４１，Ｎ⁺ソース領域３１，コンタクトＰ⁺領域３２の各領域となる部分である。なお，Ｐ^-ボディ領域４１およびＮ^-ドリフト領域１２を合わせた領域（以下，「エピタキシャル層」とする）の厚さは，８０Ｖ耐圧でおよそ７．０μｍ（そのうち，Ｐ^-ボディ領域４１の厚さは，およそ１．２μｍ）である。なお，耐圧に応じて寸法が異なるのは言うまでもない。 Next, a manufacturing process of the semiconductor device 100 will be described with reference to FIGS. First, an N ⁻ type silicon layer is formed by epitaxial growth on an N ⁺ substrate to be the N ⁺ drain region 11 in advance. This N ⁻ -type silicon layer (epitaxial layer) is a portion that becomes each of the N ⁻ drift region 12, the P ⁻ body region 41, the N ⁺ source region 31, and the contact P ⁺ region 32. The total thickness of the P ⁻ body region 41 and the N ⁻ drift region 12 (hereinafter referred to as “epitaxial layer”) is approximately 7.0 μm at 80V breakdown voltage (including the thickness of the P ⁻ body region 41). Is approximately 1.2 μm). Needless to say, the dimensions differ depending on the pressure resistance.

次に，半導体基板の上面側に，イオン注入等によってＰ^-ボディ領域４１を形成する。これにより，図２（Ａ）に示すように，基板上面にＰ^-ボディ領域４１を有する半導体基板が形成される。 Next, a P ⁻ body region 41 is formed on the upper surface side of the semiconductor substrate by ion implantation or the like. Thereby, as shown in FIG. 2A, a semiconductor substrate having a P ⁻ body region 41 on the upper surface of the substrate is formed.

次に，半導体基板上にパターンマスク９１を形成し，トレンチドライエッチングを行う。このトレンチドライエッチングにより，図２（Ｂ）に示すように，Ｎ⁺ソース領域３１およびＰ^-ボディ領域４１を貫通するゲートトレンチ２１が形成される。なお，ゲートトレンチ２１は，その深さが２．０μｍ〜３．０μｍであり，その幅が０．４μｍ〜０．５μｍである。また，トレンチ側壁のテーパ角度は，８５．０度〜８９．０度である。その後，適当な洗浄処理を行い，さらにケミカルドライエッチング法等の等方的エッチング手法を利用してゲートトレンチ２１の壁面を平滑化する。 Next, a pattern mask 91 is formed on the semiconductor substrate, and trench dry etching is performed. By this trench dry etching, as shown in FIG. 2B, the gate trench 21 penetrating the N ⁺ source region 31 and the P ⁻ body region 41 is formed. The gate trench 21 has a depth of 2.0 μm to 3.0 μm and a width of 0.4 μm to 0.5 μm. The taper angle of the trench sidewall is 85.0 degrees to 89.0 degrees. Thereafter, an appropriate cleaning process is performed, and the wall surface of the gate trench 21 is smoothed by using an isotropic etching method such as a chemical dry etching method.

次に，所望の厚さの熱酸化膜（犠牲酸化膜）を形成する。その後，イオン注入により各トレンチの底面から不純物を打ち込む。その後，熱拡散処理を行うことにより，図２（Ｃ）に示すように，Ｐ拡散領域５１が形成される。なお，熱拡散処理は，後述の絶縁層２３を形成する際に行ってもよい。その後，犠牲酸化膜およびパターンマスク９１を除去し，清浄なシリコン表面を露出させる。 Next, a thermal oxide film (sacrificial oxide film) having a desired thickness is formed. Thereafter, impurities are implanted from the bottom of each trench by ion implantation. Thereafter, by performing a thermal diffusion process, a P diffusion region 51 is formed as shown in FIG. The thermal diffusion process may be performed when an insulating layer 23 described later is formed. Thereafter, the sacrificial oxide film and the pattern mask 91 are removed to expose a clean silicon surface.

次に，３種の絶縁膜によってゲートトレンチ２１内を充填する。まず，熱酸化処理により，図２（Ｄ）に示すように，清浄なシリコン表面に薄層の熱酸化膜２３１を形成する。具体的に熱酸化膜２３１の成膜条件としては，例えば反応ガスをＯ₂，Ｈ₂Ｏ，あるいはＯ₂を含む混合ガスとし，酸化温度を８００℃〜１１００℃とし，２０ｎｍ〜１００ｎｍの膜厚の熱酸化膜を形成する。 Next, the inside of the gate trench 21 is filled with three kinds of insulating films. First, as shown in FIG. 2D, a thin thermal oxide film 231 is formed on a clean silicon surface by thermal oxidation. Specifically, as the film forming conditions of the thermal oxide film 231, for example, the reaction gas is a mixed gas containing O ₂ , H ₂ O, or O ₂ , the oxidation temperature is 800 ° C. to 1100 ° C., and the film thickness is 20 nm to 100 nm. The thermal oxide film is formed.

次に，熱酸化膜２３１上に，熱酸化膜よりウェットエッチング速度が速い絶縁膜を成膜する。本形態では，図２（Ｅ）に示すように，ＣＶＤ（Chemical Vapor Deposition）法によってゲートトレンチ２１内にＮＳＧ膜２３２を堆積する。ＮＳＧ膜２３２としては，例えばＳｉＨ₄を原料とし，成膜温度を７５０℃〜８２５℃とした減圧ＣＶＤによって形成されたＳｉＯ₂膜が該当する。またこの他，ＴＥＯＳ（Tetra-Ethyl-Orso-Silicate）を原料とし，成膜温度を６００℃〜７００℃とした減圧ＣＶＤ法によって形成されるＳｉＯ₂膜，あるいはオゾンとＴＥＯＳとを原料としたＣＶＤ法によって形成されるＳｉＯ₂膜が該当する。 Next, an insulating film having a higher wet etching rate than the thermal oxide film is formed on the thermal oxide film 231. In this embodiment, as shown in FIG. 2E, an NSG film 232 is deposited in the gate trench 21 by a CVD (Chemical Vapor Deposition) method. An example of the NSG film 232 is a SiO ₂ film formed by low pressure CVD using SiH ₄ as a raw material and a film forming temperature of 750 ° C. to 825 ° C. In addition, a SiO ₂ film formed by a low pressure CVD method using TEOS (Tetra-Ethyl-Orso-Silicate) as a raw material and a film forming temperature of 600 ° C. to 700 ° C., or CVD using ozone and TEOS as raw materials. The SiO ₂ film formed by the method is applicable.

ただし，絶縁層２３は３層構造であり，次の工程で成膜するＰＳＧ膜をゲートトレンチ２１内に形成するためのスペースを確保しなければならない。すなわち，ＮＳＧ膜２３２でゲートトレンチ２１内を充填してはならない。そのため，２層目に相当するＮＳＧ膜２３２は，ゲートトレンチ２１の間口を閉塞しない膜厚とする必要がある。本形態では，ＮＳＧ膜２３２の膜厚を５０ｎｍ〜１５０ｎｍとする。 However, the insulating layer 23 has a three-layer structure, and a space for forming the PSG film to be formed in the next process in the gate trench 21 must be secured. That is, the gate trench 21 should not be filled with the NSG film 232. Therefore, the NSG film 232 corresponding to the second layer needs to have a thickness that does not block the opening of the gate trench 21. In this embodiment, the thickness of the NSG film 232 is set to 50 nm to 150 nm.

次に，ＮＳＧ膜２３２上に，ＮＳＧ膜よりウェットエッチング速度が速い絶縁膜を成膜し，ゲートトレンチ２１内を完全に充填する。本形態では，図２（Ｆ）に示すように，ＣＶＤ法によってゲートトレンチ２１内にＰＳＧ膜２３３を堆積する。ＰＳＧ膜２３３としては，例えばＴＥＯＳおよびＴＭＰ（Trimethyl Phosphite）を原料とし，成膜温度を６００℃〜７００℃とした減圧ＣＶＤ法によって形成されるＳｉＯ₂膜が該当する。またこの他，オゾン，ＴＥＯＳ，およびＴＭＰを原料としたＣＶＤ法によって形成されるＳｉＯ₂膜が該当する。 Next, an insulating film having a higher wet etching rate than the NSG film is formed on the NSG film 232 to completely fill the gate trench 21. In this embodiment, as shown in FIG. 2F, a PSG film 233 is deposited in the gate trench 21 by the CVD method. As the PSG film 233, for example, a SiO ₂ film formed by a low pressure CVD method using TEOS and TMP (Trimethyl Phosphite) as raw materials and a film forming temperature of 600 ° C. to 700 ° C. is applicable. In addition, a SiO ₂ film formed by a CVD method using ozone, TEOS, and TMP as raw materials is applicable.

なお，ＰＳＧ膜２３３の埋め込み性を向上させるため，ＰＳＧ膜の代わりにボロンリンドープシリコン膜（以下，「ＢＰＳＧ膜」とする）を形成してもよい。ただし，ボロンを多く添加した酸化膜はＮＳＧ膜よりもウェットエッチング速度が遅くなる。そのため，ウェットエッチング速度がＮＳＧ膜２３２よりも速くなる範囲内にボロンの添加量を留める必要がある。 In order to improve the embedding property of the PSG film 233, a boron phosphorus doped silicon film (hereinafter referred to as “BPSG film”) may be formed instead of the PSG film. However, the oxide film doped with a large amount of boron has a slower wet etching rate than the NSG film. Therefore, it is necessary to keep the addition amount of boron within a range in which the wet etching rate is faster than that of the NSG film 232.

また，ＰＳＧ膜２３３は非常に狭いスペースに堆積する。そのため，埋め込み性が課題となる。そこで，ＰＳＧ膜あるいはＢＰＳＧ膜のリフロー性を利用し，熱処理を加えることとしてもよい。 Further, the PSG film 233 is deposited in a very narrow space. Therefore, embedding becomes a problem. Therefore, heat treatment may be applied using the reflow property of the PSG film or the BPSG film.

次に，ドライエッチングにより，図３（Ｇ）に示すように，熱酸化膜２３１，ＮＳＧ膜２３２，ＰＳＧ膜２３３の一部を除去する。具体的には，ドライエッチングより，絶縁層２３の上面がＰ^-ボディ領域４１の下面と同等の位置になるまで絶縁層２３をエッチバックする。これにより，ゲート電極２２を内蔵するためのスペースが確保される。ドライエッチングでは，酸化膜の疎密性やＳｉ−Ｏ結合力の強弱に関わらず異方的にエッチングされる。そのため，ＰＳＧ膜２３３の張り合わせ面に存在するボイドはエッチバックに影響しない。また，膜種間のエッチング速度差も極めて小さい。よって，絶縁層２３は均等にエッチバックされ，その上面は平坦である。 Next, as shown in FIG. 3G, a part of the thermal oxide film 231, the NSG film 232, and the PSG film 233 are removed by dry etching. Specifically, the insulating layer 23 is etched back by dry etching until the upper surface of the insulating layer 23 is at the same position as the lower surface of the P ⁻ body region 41. Thereby, a space for incorporating the gate electrode 22 is secured. In dry etching, etching is anisotropic regardless of the density of the oxide film and the strength of the Si-O bond. For this reason, voids present on the bonding surface of the PSG film 233 do not affect etch back. Also, the etching rate difference between the film types is extremely small. Therefore, the insulating layer 23 is uniformly etched back, and its upper surface is flat.

次に，特開２００５−３４０５５２号公報に開示されているように，酸化性雰囲気下でアニール処理を行うことにより，図３（Ｈ）に示すように，シリコンの露出面，特にゲートトレンチ２１の側壁に酸化膜９４を形成する。具体的に酸化膜９４の成膜条件としては，例えば反応ガスをＯ₂，Ｈ₂Ｏ，あるいはＯ₂を含む混合ガスとし，酸化温度を８００℃〜１１００℃とし，２０ｎｍ〜１００ｎｍの膜厚の犠牲酸化膜を形成する。この酸化アニール処理は，ＰＳＧ膜２３３の張り合わせ面におけるシームの解消，シリコン原子の未結合子が酸素と反応することによる化学的結合力の強化等の役割を有する。 Next, as disclosed in Japanese Patent Application Laid-Open No. 2005-340552, by performing an annealing process in an oxidizing atmosphere, as shown in FIG. An oxide film 94 is formed on the side wall. Specifically, as the film forming conditions for the oxide film 94, for example, the reaction gas is O ₂ , H ₂ O, or a mixed gas containing O ₂ , the oxidation temperature is 800 ° C. to 1100 ° C., and the film thickness is 20 nm to 100 nm. A sacrificial oxide film is formed. This oxidation annealing treatment has roles such as elimination of seams on the bonding surface of the PSG film 233 and enhancement of chemical bonding force due to reaction of unbonded silicon atoms with oxygen.

次に，ウェットエッチングにより，ゲートトレンチ２１の側壁の酸化膜９４を除去し，図３（Ｉ）に示すように，清浄なシリコン面を露出させる。このとき，絶縁層２３の各膜のウェットエッチング速度は，
（１層目：熱酸化膜）≦（２層目：ＮＳＧ膜）≦（３層目：ＰＳＧ膜）
となっている。また，ウェットエッチング速度差によって生じる段差部分は積極的にエッチバックされる。そのため，エッチバックされた絶縁層２３の上面は，ＰＳＧ膜２３３に向かって徐々に深くなる凹形状となる。具体的にエッチバックの条件としては，薬液を希フッ酸あるいはバッファドフッ酸とし，熱酸化膜２３１に対して１００ｎｍ〜３００ｎｍの厚さ分のエッチバックを行う。なお，エッチバックの深さは，絶縁層２３中のリン添加量によって制御することができる。そのため，絶縁層２３の上面の形状を高精度に作製することができる。エッチバック後は，清浄なシリコン表面を得るために適当な洗浄処理を行う。 Next, the oxide film 94 on the side wall of the gate trench 21 is removed by wet etching, and a clean silicon surface is exposed as shown in FIG. At this time, the wet etching rate of each film of the insulating layer 23 is
(First layer: thermal oxide film) ≦ (second layer: NSG film) ≦ (third layer: PSG film)
It has become. Further, the stepped portion caused by the wet etching rate difference is positively etched back. Therefore, the upper surface of the etched back insulating layer 23 has a concave shape that gradually becomes deeper toward the PSG film 233. Specifically, the etch-back condition is that the chemical solution is diluted hydrofluoric acid or buffered hydrofluoric acid, and the thermal oxide film 231 is etched back by a thickness of 100 nm to 300 nm. Note that the depth of etch back can be controlled by the amount of phosphorus added in the insulating layer 23. Therefore, the shape of the upper surface of the insulating layer 23 can be manufactured with high accuracy. After etch back, an appropriate cleaning process is performed to obtain a clean silicon surface.

次に，図３（Ｊ）に示すように，熱酸化処理またはＣＶＤ法による成膜処理あるいはこれらの兼用により，ゲート絶縁膜２４を形成する。具体的に熱酸化処理を行う場合には，例えば反応ガスをＯ₂，Ｈ₂Ｏ，あるいはＯ₂を含む混合ガスとし，酸化温度を８００℃〜１１００℃とした熱酸化処理によって形成される熱酸化膜が該当する。また，ＣＶＤ法による酸化膜を形成する場合には，例えばＳｉＨ₄を原料とし，成膜温度を７５０℃〜８２５℃とした減圧ＣＶＤによって形成されたＳｉＯ₂膜が該当する。またこの他，ＴＥＯＳを原料とし，成膜温度を６００℃〜７００℃とした減圧ＣＶＤ法によって形成されるＳｉＯ₂膜が該当する。本形態のゲート絶縁膜２４の膜厚は，５０ｎｍ〜１００ｎｍの範囲内とする。 Next, as shown in FIG. 3J, a gate insulating film 24 is formed by thermal oxidation treatment, film formation treatment by CVD, or a combination thereof. Specifically, when performing the thermal oxidation treatment, for example, the reaction gas is O ₂ , H ₂ O, or a mixed gas containing O ₂ , and the heat formed by the thermal oxidation treatment at an oxidation temperature of 800 ° C. to 1100 ° C. This corresponds to an oxide film. In the case of forming an oxide film by the CVD method, for example, a SiO ₂ film formed by low pressure CVD using SiH ₄ as a raw material and a film forming temperature of 750 ° C. to 825 ° C. is applicable. In addition, a SiO ₂ film formed by a low pressure CVD method using TEOS as a raw material and a film forming temperature of 600 ° C. to 700 ° C. is applicable. The thickness of the gate insulating film 24 in this embodiment is in the range of 50 nm to 100 nm.

次に，図３（Ｋ）に示すように，エッチバックにて確保したスペースに対し，ゲート材２２を堆積する。具体的にゲート材２２の成膜条件としては，例えば反応ガスをＳｉＨ₄を含む混合ガスとし，成膜温度を５８０℃〜６４０℃とし，常圧ＣＶＤ法によって８００ｎｍ程度の膜厚のポリシリコン膜を形成する。ポリシリコン膜２２の下面は，ゲートトレンチ２１の幅方向の中央部に向かってゆるやかに深くなる形状をなしている。すなわち，ポリシリコン膜２２は深さ方向に対してゆるやかに終端する形状になっている。そのため，ポリシリコン膜２２（すなわちゲート電極２２）の底部近傍での局所的な電界集中が緩和される。 Next, as shown in FIG. 3K, the gate material 22 is deposited in the space secured by the etch back. Specifically, the film formation conditions for the gate material 22 include, for example, a reactive gas mixed gas containing SiH ₄ , a film formation temperature of 580 ° C. to 640 ° C., and a polysilicon film having a thickness of about 800 nm by atmospheric pressure CVD. Form. The bottom surface of the polysilicon film 22 has a shape that becomes gradually deeper toward the center in the width direction of the gate trench 21. That is, the polysilicon film 22 has a shape that terminates gently in the depth direction. Therefore, local electric field concentration near the bottom of the polysilicon film 22 (that is, the gate electrode 22) is alleviated.

次に，ポリシリコン膜２２に対してエッチングを行う。これにより，ゲート電極２２が形成される。その後，そのＰ^-ボディ領域４１が形成されている部分に，ボロンやリン等のイオン注入およびその後の熱拡散処理によりＮ⁺ソース領域３１およびコンタクトＰ⁺領域３２を形成する。なお，ゲートトレンチ２１の形成前に，Ｎ⁺ソース領域３１およびコンタクトＰ⁺領域３２をあらかじめ形成しておいてもよい。さらに，半導体基板上に層間絶縁膜等を形成し，最後に，ソース電極，ドレイン電極を形成することにより，図１に示したトレンチゲート型の半導体装置１００が作製される。 Next, the polysilicon film 22 is etched. Thereby, the gate electrode 22 is formed. Thereafter, an N ⁺ source region 31 and a contact P ⁺ region 32 are formed in the portion where the P ⁻ body region 41 is formed by ion implantation of boron, phosphorus or the like and subsequent thermal diffusion treatment. Note that the N ⁺ source region 31 and the contact P ⁺ region 32 may be formed in advance before the gate trench 21 is formed. Further, an interlayer insulating film or the like is formed on the semiconductor substrate, and finally a source electrode and a drain electrode are formed, whereby the trench gate type semiconductor device 100 shown in FIG. 1 is manufactured.

なお，絶縁層２３は，熱酸化膜２３１（１層目），ＮＳＧ膜２３２（２層目），ＰＳＧ膜２３３（３層目）の３層構造に限るものではない。すなわち，ゲートトレンチ２１の幅方向の中央部に向かってウェットエッチング速度が速くなる構成であればよい。例えば，２層目を低濃度のＰＳＧ膜とし，３層目を高濃度のＰＳＧ膜としてもよい。 The insulating layer 23 is not limited to the three-layer structure of the thermal oxide film 231 (first layer), the NSG film 232 (second layer), and the PSG film 233 (third layer). In other words, any configuration may be used as long as the wet etching rate increases toward the center of the gate trench 21 in the width direction. For example, the second layer may be a low concentration PSG film and the third layer may be a high concentration PSG film.

また，３層構造に限るものではない。すなわち，２層構造であってもよいし，４層以上の構造であってもよい。また，ＰＳＧ膜あるいはＢＰＳＧ膜を利用する場合，膜中のリン濃度をゆるやかに増加させるとよい。このようにすることで，より滑らかに終端する絶縁層の上面を形成することができる。なお，具体的には，ＰＳＧ膜（ＢＰＳＧ膜）の成膜時にリンの供給源となるガスの流量を時間とともに増加させる。これにより，リン濃度に勾配を持たせることができる。 Moreover, it is not restricted to a three-layer structure. That is, a two-layer structure or a structure of four or more layers may be used. Further, when a PSG film or a BPSG film is used, the phosphorus concentration in the film should be increased gently. By doing in this way, the upper surface of the insulating layer which terminates more smoothly can be formed. Specifically, the flow rate of the gas serving as the phosphorus supply source during the formation of the PSG film (BPSG film) is increased with time. Thereby, the phosphorus concentration can be given a gradient.

以上詳細に説明したように本形態の半導体装置１００は，ゲート電極２２の下に位置する絶縁層２３を，ゲートトレンチ２１の壁面側から順に，熱酸化膜２３１（１層目），ＮＳＧ膜２３２（２層目），ＰＳＧ膜２３３（３層目）の３層構造とすることとしている。すなわち，ゲートトレンチ２１の幅方向の中央部に向かってウェットエッチング速度が速い絶縁膜群を形成することとしている。そのため，ウェットエッチングによるエッチバックでは，ゲートトレンチ２１の幅方向の中央部に向かうほどより多くの絶縁膜が除去される。よって，エッチバックによって生じるゲートトレンチ２１内のスペースは，突起状をなすこととなる。このスペース内にゲート電極２２を形成する。これにより，ゲート電極２２の底部が深さ方向に対してゆるやかに終端する形状，すなわちゲート電極２２の底部は深さ方向に向かってその幅が徐々に狭くなる形状となる。よって，半導体装置１００は，ゲート電極２２の底部近傍での局所的な電界集中が緩和される。 As described above in detail, in the semiconductor device 100 of this embodiment, the insulating layer 23 located under the gate electrode 22 is formed in the order of the thermal oxide film 231 (first layer) and the NSG film 232 from the wall surface side of the gate trench 21. The third layer structure is a (second layer) and PSG film 233 (third layer). That is, an insulating film group having a high wet etching rate is formed toward the central portion of the gate trench 21 in the width direction. Therefore, in the etch-back by wet etching, more insulating film is removed toward the central portion in the width direction of the gate trench 21. Therefore, the space in the gate trench 21 generated by the etch back has a protruding shape. A gate electrode 22 is formed in this space. As a result, the bottom of the gate electrode 22 ends gently with respect to the depth direction, that is, the bottom of the gate electrode 22 has a shape in which the width gradually decreases in the depth direction. Therefore, in the semiconductor device 100, local electric field concentration near the bottom of the gate electrode 22 is alleviated.

また，本発明の半導体装置１００の製造方法では，ウェットエッチング速度が異なる３層構造の絶縁層２３を形成した後，１回のウェットエッチングによりゲート電極２２のためのスペースを確保している。すなわち，１回のウェットエッチングにより，深さ方向に対してゆるやかに終端する形状のゲート電極２２を形成している。そのため，製造工程がシンプルである。 In the method for manufacturing the semiconductor device 100 according to the present invention, after forming the insulating layer 23 having a three-layer structure with different wet etching rates, a space for the gate electrode 22 is secured by one wet etching. That is, the gate electrode 22 having a shape that gently terminates in the depth direction is formed by one wet etching. Therefore, the manufacturing process is simple.

また，本発明の半導体装置１００の製造方法では，ゲート電極２２の底部の突起部分の大きさを絶縁層２３の膜種あるいは濃度によって制御することができる。よって，ゲート電極２２の底部の形状を意図的にテーパ形状もしくはＲ形状とすることができる。すなわち，ゲート電極層の底部の形状を容易に制御できる。従って，ゲート電極の下端近傍の局所的な電界集中を回避した絶縁ゲート型半導体装置を高精度でかつ容易に作製することができる製造方法が実現している。 Further, in the method for manufacturing the semiconductor device 100 of the present invention, the size of the protruding portion at the bottom of the gate electrode 22 can be controlled by the film type or concentration of the insulating layer 23. Therefore, the shape of the bottom of the gate electrode 22 can be intentionally tapered or rounded. That is, the shape of the bottom of the gate electrode layer can be easily controlled. Therefore, a manufacturing method that can easily and accurately manufacture an insulated gate semiconductor device that avoids local electric field concentration near the lower end of the gate electrode has been realized.

なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。また，実施の形態の絶縁ゲート型半導体装置は，ＩＧＢＴに対しても適用可能である。 Note that this embodiment is merely an example, and does not limit the present invention. Therefore, the present invention can naturally be improved and modified in various ways without departing from the gist thereof. For example, for each semiconductor region, P-type and N-type may be interchanged. Also, the semiconductor is not limited to silicon, but may be other types of semiconductors (SiC, GaN, GaAs, etc.). The insulated gate semiconductor device of the embodiment can also be applied to an IGBT.

実施の形態にかかる絶縁ゲート型半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the insulated gate semiconductor device concerning embodiment. 実施の形態にかかる絶縁ゲート型半導体装置の製造工程を示す図（その１）である。FIG. 6 is a diagram (part 1) illustrating a manufacturing process of the insulated gate semiconductor device according to the embodiment; 実施の形態にかかる絶縁ゲート型半導体装置の製造工程を示す図（その２）である。FIG. 6 is a diagram (part 2) for illustrating a manufacturing process of the insulated gate semiconductor device according to the embodiment; 従来の絶縁ゲート型半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the conventional insulated gate semiconductor device. フローティング構造を有する絶縁ゲート型半導体装置の電界集中箇所を示す図である。It is a figure which shows the electric field concentration location of the insulated gate semiconductor device which has a floating structure.

Explanation of symbols

１１Ｎ⁺ドレイン領域
１２Ｎ^-ドリフト領域
２１ゲートトレンチ（トレンチ部）
２２ゲート電極（ゲート電極層）
２３絶縁層
２３１熱酸化膜（第１絶縁膜）
２３２ＮＳＧ膜（中間絶縁膜）
２３３ＰＳＧ膜（第２絶縁膜）
２４ゲート絶縁膜
３１Ｎ⁺ソース領域
３２コンタクトＰ⁺領域
４１Ｐ^-ボディ領域
５１Ｐ拡散領域
１００絶縁ゲート型半導体装置
11 N ⁺ drain region 12 N ⁻ drift region 21 Gate trench (trench portion)
22 Gate electrode (gate electrode layer)
23 Insulating layer 231 Thermal oxide film (first insulating film)
232 NSG film (intermediate insulating film)
233 PSG film (second insulating film)
24 gate insulating film 31 N ⁺ source region 32 contact P ⁺ region 41 P ^- body region 51 P diffusion region 100 Insulated gate type semiconductor device

Claims

In a method of manufacturing an insulated gate semiconductor device having a trench gate structure,
Forming a trench portion from the upper surface of the semiconductor substrate;
A first insulating layer forming step of forming a first insulating layer having a thickness that does not block the trench in the trench;
After the first insulating layer forming step, a second insulating layer forming step of forming a second insulating layer having a thickness for closing the trench portion in the trench portion;
A wet etching step of simultaneously removing a part of the first insulating layer and a part of the second insulating layer by wet etching;
A gate insulating film forming step of forming a gate insulating film on the wall surface of the trench after the wet etching step;
A gate electrode layer forming step of forming a gate electrode layer in the trench after the gate insulating film forming step;
The method of manufacturing an insulated gate semiconductor device, wherein the second insulating layer has a higher wet etching rate in the wet etching process than the first insulating layer.

In the manufacturing method of the insulated gate semiconductor device according to claim 1,
An intermediate insulating layer forming step of forming an intermediate insulating layer having a thickness that does not close the trench portion in the trench portion after the first insulating layer forming step and before the second insulating layer forming step; ,
A method of manufacturing an insulated gate semiconductor device, wherein a wet etching rate of the intermediate insulating layer in the wet etching step is higher than that of the first insulating layer and slower than that of the second insulating layer.

In the manufacturing method of the insulated gate semiconductor device of Claim 1 or Claim 2,
The method of manufacturing an insulated gate semiconductor device, wherein the second insulating layer is a silicon oxide film to which phosphorus is added.

In the manufacturing method of the insulated gate type semiconductor device according to claim 3,
In the second insulating layer forming step, the flow rate of a gas serving as a phosphorus supply source is increased with time, and the method for manufacturing an insulated gate semiconductor device is characterized in that:

In the manufacturing method of the insulated gate type semiconductor device according to any one of claims 1 to 4,
A method of manufacturing an insulated gate semiconductor device, comprising a dry etching step of simultaneously removing a part of the first insulating layer and a part of the second insulating layer by dry etching before the wet etching step. .

In the manufacturing method of the insulated gate semiconductor device as described in any one of Claims 1-5,
A method of manufacturing an insulated gate semiconductor device, comprising an impurity implantation step of implanting impurities from the bottom of the trench portion before the first insulating film forming step.