JP4610586B2

JP4610586B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4610586B2
Application number: JP2007174048A
Authority: JP
Inventors: 鈴木　　教章
Original assignee: Fujifilm Corp
Current assignee: Fujifilm Corp
Priority date: 2007-07-02
Filing date: 2007-07-02
Publication date: 2011-01-12
Anticipated expiration: 2027-07-02
Also published as: JP2009016431A

Description

本発明は、裏面照射型の撮像素子等の半導体素子の製造方法に関し、特に、シリコン等の導電性の半導体層に絶縁層が形成されたＳＯＩ構造を有する半導体素子の製造方法に関する。 The present invention relates to a method of manufacturing a semiconductor device such as the imaging element of the back-illuminated type, in particular, to a method of manufacturing a semiconductor device that have a SOI structure having an insulating layer formed on a conductive semiconductor layer such as silicon.

近年、受光のための開口率の向上、配線層のレイアウトの自由度の向上の観点から、半導体層の表面側に配線層を形成し、半導体層の裏面側から光を入射させて撮像できるようにした裏面照射型の撮像素子が注目されている。裏面照射型の撮像素子は、半導体基板の裏面側から光を入射させ、該半導体基板内で入射光を光電変換し、生成された信号電荷を表面側から読み出す構成を備えている。裏面照射型の撮像素子で用いられるＳＯＩ（Silicon on Insulator）基板は、シリコン層の表面に酸化シリコン（ＳｉＯ_２）層等の絶縁層が形成され、その上層にシリコン等の半導体層が形成される。半導体層には、ＣＣＤやＣＭＯＳイメージセンサが形成される。その後、シリコン層を裏面側からエッチングすることで除去し、絶縁層を露呈させ、その裏面にカラーフィルタ層やマイクロレンズが形成される。ＳＯＩ基板を備えた撮像素子の構成としては、例えば下記特許文献１に示すものがある。 In recent years, from the viewpoint of improving the aperture ratio for light reception and improving the flexibility of the layout of the wiring layer, a wiring layer can be formed on the front side of the semiconductor layer, and light can be incident from the back side of the semiconductor layer so that imaging can be performed. The backside-illuminated imaging element that has been used has attracted attention. The back-illuminated imaging device has a configuration in which light is incident from the back surface side of the semiconductor substrate, the incident light is photoelectrically converted in the semiconductor substrate, and the generated signal charge is read from the front surface side. An SOI (Silicon on Insulator) substrate used in a back-illuminated type imaging device has an insulating layer such as a silicon oxide (SiO ₂ ) layer formed on the surface of a silicon layer, and a semiconductor layer such as silicon formed thereon. . A CCD or CMOS image sensor is formed in the semiconductor layer. Thereafter, the silicon layer is removed by etching from the back side to expose the insulating layer, and a color filter layer and a microlens are formed on the back side. As a configuration of an image sensor including an SOI substrate, for example, there is one shown in Patent Document 1 below.

特開２００５−３２２７４５号公報JP 2005-322745 A

ところで、裏面照射型の撮像素子の製造プロセスにおいて、プロセス中に半導体層に侵入した金属不純物をいかにしてゲッタリングするかを考慮する必要がある。金属不純物をゲッタリングするゲッタリング層は、通常、半導体層の活性領域外に形成される。このような撮像素子の製造プロセスにおいて、ゲッタリング層の形成に制約がともなう。例えば、裏面照射型の撮像素子をＳＯＩ基板のシリコンなどの半導体層を利用して形成する場合には、酸化シリコン層を挟んで半導体層に対向するシリコン基板にゲッタリング層を形成しても、当該酸化シリコン層が金属不純物の拡散のバリアとなってしまい、半導体層に侵入する金属をゲッタリングすることができない。
そのため、半導体基板の酸化シリコン層を、薄くしたいという要望があった。しかし、酸化シリコン層を薄くすると、半導体基板のシリコン基板をエッチング除去する際に、酸化シリコン層も除去されてしまうので酸化シリコン層を薄くすることが困難であった。 By the way, in the manufacturing process of the back-illuminated image sensor, it is necessary to consider how gettering is performed on metal impurities that have entered the semiconductor layer during the process. A gettering layer for gettering metal impurities is usually formed outside the active region of the semiconductor layer. In such an image pickup device manufacturing process, there is a restriction on the formation of the gettering layer. For example, when a back-illuminated imaging device is formed using a semiconductor layer such as silicon of an SOI substrate, even if a gettering layer is formed on a silicon substrate facing the semiconductor layer with a silicon oxide layer interposed therebetween, The silicon oxide layer becomes a barrier against diffusion of metal impurities, and the metal that enters the semiconductor layer cannot be gettered.
Therefore, there has been a demand for thinning the silicon oxide layer of the semiconductor substrate. However, if the silicon oxide layer is thinned, it is difficult to thin the silicon oxide layer because the silicon oxide layer is also removed when the silicon substrate of the semiconductor substrate is etched away.

本発明は、上記事情に鑑みてなされたもので、その目的は、裏面照射型の撮像素子等に用いられるＳＯＩ基板中の酸化シリコン等の絶縁層の厚さを所望の薄さにすることができる半導体素子の製造方法を提供することにある。 The present invention has been made in view of the above circumstances, and its object is to make the thickness of the insulating layer such as silicon oxide in the SOI substrate used in the backside illuminated imaging device or the like to a desired thinness It is to provide a method of manufacturing a semiconductor device that can be.

本発明の上記目的は、下記構成によって達成される。
（１）半導体基板の裏面側から入射した光に応じて信号電荷を生成し、表面側から前記信号電荷を読み出す半導体素子の製造方法であって、
前記半導体基板には、シリコンからなる半導体層と、
前記半導体層の裏面側に形成された酸化シリコンからなる絶縁層と、
前記絶縁層の裏面側に形成されたシリコンの第１の不純物層と、
前記第１の不純物層の裏面側に、該第１の不純物層とエッチングレートが異なるシリコンの第２の不純物層と、
が形成され、
前記第１の不純物層と前記第２の不純物層との間に、表面側の金属不純物を前記絶縁層を介してゲッタリングするゲッタリング層を形成する工程と、
前記半導体層にセンサ領域を形成する工程と、
前記第２の不純物層を、前記第１の不純物層をエッチングストッパとしてエッチングして除去する工程と、
前記第１の不純物層を、前記絶縁層をエッチングストッパとしてエッチングして除去する工程とを有することを特徴とする半導体素子の製造方法。
（２）前記第１の不純物層が、シリコンのｎ型の不純物拡散層であり、前記第２の不純物層が、シリコンのｐ型不純物拡散層であることを特徴とする上記（１）に記載の半導体素子の製造方法。
（３）前記ゲッタリング層が、前記第２の不純物層より高濃度のｐ型の不純物拡散層であることを特徴とする上記（２）に記載の半導体素子の製造方法。
（４）前記ゲッタリング層が、リンゲッタ層またはポリシリコン層であることを特徴とする上記（１）または（２）に記載の半導体素子の製造方法。
（５）前記第２の不純物層に前記第１の不純物層をエッチングストッパとして用いて電気化学エッチングを行い、その後、前記第１の不純物層をドライエッチングによって除去することを特徴とする上記（２）に記載の半導体素子の製造方法。
（６）半導体基板の裏面側から入射した光に応じて信号電荷を生成し、表面側から前記信号電荷を読み出す半導体素子の製造方法であって、
前記半導体基板には、シリコンからなる半導体層と、
前記半導体層の裏面側に形成された酸化シリコンからなる絶縁層と、
前記絶縁層の裏面側に形成されたシリコンの第１の不純物層と、
前記第１の不純物層の裏面側に、該第１の不純物層とエッチングレートが異なるシリコンの第２の不純物層と、
が形成され、
前記第１の不純物層が、表面側の金属不純物を前記絶縁層を介してゲッタリングするゲッタリング層として形成され、
前記半導体層にセンサ領域を形成する工程と、
前記第２の不純物層を、前記第１の不純物層をエッチングストッパとしてエッチングして除去する工程と、
前記第１の不純物層を、前記絶縁層をエッチングストッパとしてエッチングして除去する工程とを有することを特徴とする半導体素子の製造方法。
（７）前記第２の不純物層が、ｎ型又はｐ型の不純物拡散層であり、前記第１の不純物層が、前記第２の不純物層より高濃度のｐ型の不純物拡散層であり、前記第２の不純物層に前記第１の不純物層をエッチングストッパとし、異方性エッチャントを用いてエッチングを行い、その後、前記第１の不純物層をドライエッチングによって除去することを特徴とする（６）に記載の半導体素子の製造方法。 The above object of the present invention is achieved by the following configurations.
( 1 ) A method for manufacturing a semiconductor element that generates a signal charge in response to light incident from the back side of a semiconductor substrate and reads the signal charge from the front side,
The semiconductor substrate includes a semiconductor layer made of silicon ,
An insulating layer made of silicon oxide formed on the back side of the semiconductor layer;
A first impurity layer of silicon formed on the back side of the insulating layer;
A second impurity layer of silicon having an etching rate different from that of the first impurity layer on a back surface side of the first impurity layer;
Formed,
Forming a gettering layer between the first impurity layer and the second impurity layer to getter metal impurities on the surface side through the insulating layer;
Forming a sensor region in the semiconductor layer;
Removing the second impurity layer by etching using the first impurity layer as an etching stopper;
And a step of removing the first impurity layer by etching using the insulating layer as an etching stopper.
(2) In the above (1), the first impurity layer is an n-type impurity diffusion layer of silicon, and the second impurity layer is a p-type impurity diffusion layer of silicon. A method for manufacturing a semiconductor device.
(3) The method for manufacturing a semiconductor element according to (2), wherein the gettering layer is a p-type impurity diffusion layer having a higher concentration than the second impurity layer.
(4) the gettering layer, a method of manufacturing a semiconductor device according to the above (1) or (2) characterized in that it is a Ringetta layer or a polysilicon layer.
(5) Electrochemical etching is performed on the second impurity layer using the first impurity layer as an etching stopper, and then the first impurity layer is removed by dry etching (2) The manufacturing method of the semiconductor element of description.
( 6 ) A method for manufacturing a semiconductor element that generates signal charges in response to light incident from the back side of a semiconductor substrate and reads the signal charges from the front side,
The semiconductor substrate includes a semiconductor layer made of silicon,
An insulating layer made of silicon oxide formed on the back side of the semiconductor layer;
A first impurity layer of silicon formed on the back side of the insulating layer;
A second impurity layer of silicon having an etching rate different from that of the first impurity layer on a back surface side of the first impurity layer;
Formed,
The first impurity layer is formed as a gettering layer for gettering metal impurities on the surface side through the insulating layer ;
Forming a sensor region in the semiconductor layer;
Removing the second impurity layer by etching using the first impurity layer as an etching stopper;
And a step of removing the first impurity layer by etching using the insulating layer as an etching stopper .
(7) said second impurity layer is a n-type or p-type impurity diffusion layer, said first impurity layer, Ri p-type impurity diffusion layer der of higher concentration than the second impurity layer The second impurity layer is etched using an anisotropic etchant using the first impurity layer as an etching stopper, and then the first impurity layer is removed by dry etching. The manufacturing method of the semiconductor element as described in 6 ).

本発明の半導体素子の製造方法で用いる半導体基板は、半導体層の裏面に絶縁層を介して第１の不純物層と第２の不純物層とが設けられた構成を有し、第１の不純物層と第２の不純物層とがそれぞれ異なるエッチングレートである。
半導体基板の製造工程において、第２の不純物層をエッチングする際には、エッチングレートが異なる第１の不純物層をエッチングストッパとして用いて、第２の不純物層のみを除去して、第１の不純物層を裏面に残存させた状態とすることができる。その後、第１の不純物層をエッチングする際には、絶縁層をエッチングストッパとして用いて、第１の不純物層のみを除去して、絶縁層を半導体基板の裏面に露出させることができる。こうすれば、絶縁層がエッチングによって除去されすぎてしまうことを抑制することができ、絶縁層を所望の厚さに形成することができる。また、半導体基板の裏面側にゲッタリング層を形成し、このゲッタリング層に金属不純物を捕捉させるゲッタリング処理を行う場合に、絶縁層の厚さを所定の薄さにすることができるため、半導体基板の表面側に存在する金属不純物が絶縁層によってさえぎられてしまうことを防止し、ゲッタリング効果の低下を防止できる。 A semiconductor substrate used in the method for manufacturing a semiconductor element of the present invention has a configuration in which a first impurity layer and a second impurity layer are provided on the back surface of a semiconductor layer via an insulating layer, and the first impurity layer And the second impurity layer have different etching rates.
In the manufacturing process of the semiconductor substrate, when the second impurity layer is etched, the first impurity layer having a different etching rate is used as an etching stopper, and only the second impurity layer is removed. The layer can be left on the back side. Thereafter, when the first impurity layer is etched, only the first impurity layer can be removed using the insulating layer as an etching stopper to expose the insulating layer on the back surface of the semiconductor substrate. Thus, the insulating layer can be prevented from being excessively removed by etching, and the insulating layer can be formed to a desired thickness. Further, when the gettering layer is formed on the back side of the semiconductor substrate and the gettering process for capturing metal impurities in the gettering layer is performed , the thickness of the insulating layer can be reduced to a predetermined thickness. It is possible to prevent the metal impurities present on the surface side of the semiconductor substrate from being interrupted by the insulating layer, and to prevent the gettering effect from being lowered.

本発明によれば、裏面照射型の撮像素子等に用いられるＳＯＩ基板中の酸化シリコン等の絶縁層の厚さを所望の薄さにすることができる半導体素子の製造方法を提供できる。 The present invention can provide a method of manufacturing a semiconductor device that can be the thickness of the insulating layer such as silicon oxide in the SOI substrate used in the backside illuminated imaging device or the like to a desired thinness.

以下、本発明の実施形態を図面に基づいて詳しく説明する。本発明にかかる半導体基板は、シリコン等の半導体層に絶縁層が形成されたＳＯＩ構造を有するものであり、例えば、裏面照射型の撮像素子の半導体基板などに適している。しかし、本発明にかかる半導体基板は、撮像素子に限らず、ＳＯＩ構造を有する半導体基板やそれを用いた半導体素子に適用することができる。以下、本実施形態では、半導体基板の一例として、裏面照射型の撮像素子を用いて説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The semiconductor substrate according to the present invention has an SOI structure in which an insulating layer is formed on a semiconductor layer such as silicon, and is suitable, for example, for a semiconductor substrate of a back-illuminated image sensor. However, the semiconductor substrate according to the present invention is not limited to an image sensor, and can be applied to a semiconductor substrate having an SOI structure and a semiconductor element using the same. Hereinafter, in the present embodiment, description will be given using a back-illuminated imaging device as an example of a semiconductor substrate.

図１は、本発明にかかる半導体基板及び半導体素子の構成を示す断面図である。図１に示す半導体素子は、裏面照射型の撮像素子であって、裏面照射型とは、半導体基板の裏面側から光を入射させ、入射した光に応じて光電変換が発生し、信号電荷が生成され、表面側から読み出される構造をいう。本実施形態では、図中下側の面を裏面とし、上側の面を表面とする。 FIG. 1 is a cross-sectional view showing a configuration of a semiconductor substrate and a semiconductor element according to the present invention. The semiconductor element shown in FIG. 1 is a backside-illuminated imaging element. In the backside-illuminated type, light is incident from the back side of the semiconductor substrate, photoelectric conversion occurs according to the incident light, and signal charges are generated. A structure that is generated and read from the surface side. In the present embodiment, the lower surface in the figure is the back surface, and the upper surface is the surface.

本実施形態の半導体素子は、ｐ型のシリコン層（以下、ｐ層という）３１とｐ層３１よりも不純物濃度の高いｐ＋＋型のシリコン層（以下、ｐ＋＋層という）３２とからなるｐ型の半導体基板（以下、ｐ基板という）６０を備える。裏面照射型撮像素子は、図中下方から上方に向かって光を入射させて撮像を行うものである。本明細書では、ｐ基板６０の光入射方向に対して垂直な２つの面のうち、光入射側の面を裏面といい、その反対面を表面という。また、本実施形態の説明において、裏面照射型撮像素子１００を構成する各構成要素を基準にしたときに、入射光が進む方向を、その構成要素の上方と定義し、入射光が進む方向の反対方向を、その構成要素の下方と定義する。また、ｐ基板６０の裏面及び表面に直交する方向を垂直方向、ｐ基板６０の裏面及び表面に平行な方向を水平方向と定義する。 The semiconductor element of this embodiment includes a p-type silicon layer (hereinafter referred to as a p layer) 31 and a p-type silicon layer (hereinafter referred to as a p ++ layer) 32 having a higher impurity concentration than the p layer 31. A semiconductor substrate (hereinafter referred to as a p substrate) 60 is provided. The back-illuminated imaging element performs imaging by allowing light to enter from the lower side to the upper side in the drawing. In the present specification, of the two surfaces perpendicular to the light incident direction of the p substrate 60, the light incident side surface is referred to as a back surface, and the opposite surface is referred to as a front surface. In the description of the present embodiment, the direction in which the incident light travels is defined as the upper direction of the component when the components constituting the back-illuminated image sensor 100 are used as a reference. The opposite direction is defined as below the component. Further, a direction perpendicular to the back surface and the front surface of the p substrate 60 is defined as a vertical direction, and a direction parallel to the back surface and the front surface of the p substrate 60 is defined as a horizontal direction.

ｐ層３１内の、ｐ基板６０表面近傍の水平方向に延びる同一面上には、入射光に応じてｐ基板６０内で発生した電荷を蓄積するためのｎ型の不純物拡散層（以下、ｎ層という）３４が複数配列されている。ｎ層３４は、ｐ基板６０の表面側に形成されたｎ層３４ａと、ｎ層３４ａの下に形成されたｎ層３４ａよりも不純物濃度の低いｎ−層３４ｂとの２層構造となっているが、これに限らない。ｎ層３４で発生した電荷と、このｎ層３４に入射する光の経路上でｐ基板６０内に発生した電荷とが、ｎ層３４に蓄積される。 An n-type impurity diffusion layer (hereinafter referred to as n type) for accumulating charges generated in the p substrate 60 in response to incident light is formed on the same surface extending in the horizontal direction near the surface of the p substrate 60 in the p layer 31. A plurality of layers 34) are arranged. The n layer 34 has a two-layer structure of an n layer 34a formed on the surface side of the p substrate 60 and an n− layer 34b having an impurity concentration lower than that of the n layer 34a formed under the n layer 34a. However, it is not limited to this. The charges generated in the n layer 34 and the charges generated in the p substrate 60 on the path of light incident on the n layer 34 are accumulated in the n layer 34.

各ｎ層３４上にはｐ基板６０表面に発生する暗電荷が各ｎ層３４に蓄積されるのを防ぐための高濃度のｐ型の不純物拡散層（以下、ｐ＋層という）３５が形成されている。各ｐ＋層３５内部には、ｐ基板６０の表面からその内側に向かってｎ層３４よりも高濃度のｎ型の不純物拡散層（以下、ｎ＋層という）３６が形成されている。ｎ＋層３６は、ｎ層３４に蓄積される不要な電荷を排出するためのオーバーフロードレインとして機能し、ｐ＋層３５が、このオーバーフロードレインのオーバーフローバリアとしても機能する。図示したように、ｎ＋層３６は、ｐ基板６０の表面に露出する露出面を有している。 A high-concentration p-type impurity diffusion layer (hereinafter referred to as a p + layer) 35 is formed on each n layer 34 to prevent dark charges generated on the surface of the p substrate 60 from accumulating in each n layer 34. ing. In each p + layer 35, an n-type impurity diffusion layer (hereinafter referred to as an n + layer) 36 having a higher concentration than the n layer 34 is formed from the surface of the p substrate 60 toward the inside thereof. The n + layer 36 functions as an overflow drain for discharging unnecessary charges accumulated in the n layer 34, and the p + layer 35 also functions as an overflow barrier for the overflow drain. As illustrated, the n + layer 36 has an exposed surface exposed on the surface of the p substrate 60.

ｐ＋層３５及びｎ層３４の右隣には、少し離間してｎ層３４よりも高濃度のｎ型不純物拡散層からなる電荷転送チャネル４２が形成され、電荷転送チャネル４２の周囲にはｐ＋層３５よりも濃度の低いｐ層４１が形成されている。 A charge transfer channel 42 made of an n-type impurity diffusion layer having a higher concentration than the n layer 34 is formed slightly adjacent to the right side of the p + layer 35 and the n layer 34. A p + layer is formed around the charge transfer channel 42. A p layer 41 having a concentration lower than 35 is formed.

ｐ＋層３５及びｎ層３４と電荷転送チャネル４２との間のｐ層４１及びｐ層３１には、ｎ層３４に蓄積された電荷を電荷転送チャネル４２に読み出すための電荷読み出し領域（図示せず）が形成されている。電荷転送チャネル４２と電荷読み出し領域の上方には、シリコン酸化膜やＯＮＯ膜等からなるゲート絶縁膜２０を介して、電荷転送チャネル４２に電圧を供給して電荷転送動作を制御するための電荷転送電極と、電荷読み出し領域に読み出し電圧を供給して電荷読み出し動作を制御するための電荷読み出し電極とを兼ねたポリシリコン等からなる電極４３が形成されている。電極４３の周囲には酸化シリコン等の絶縁膜４４が形成されている。電荷転送チャネル４２とその上方の電極４３とにより、ＣＣＤが構成される。なお、本実施形態の半導体素子では、一例としてＣＣＤの構成の撮像素子を例に説明するが、特に限定されず、例えば、ＣＭＯＳイメージセンサ型の構成であってもよい。 In the p layer 41 and the p layer 31 between the p + layer 35 and the n layer 34 and the charge transfer channel 42, a charge reading region (not shown) for reading out the charges accumulated in the n layer 34 to the charge transfer channel 42. ) Is formed. Charge transfer for controlling the charge transfer operation by supplying a voltage to the charge transfer channel 42 via the gate insulating film 20 made of a silicon oxide film, an ONO film or the like above the charge transfer channel 42 and the charge readout region. An electrode 43 made of polysilicon or the like serving as both an electrode and a charge readout electrode for controlling a charge readout operation by supplying a readout voltage to the charge readout region is formed. An insulating film 44 such as silicon oxide is formed around the electrode 43. The charge transfer channel 42 and the electrode 43 thereabove constitute a CCD. The semiconductor device of this embodiment will be described by taking an image pickup device having a CCD configuration as an example, but is not particularly limited, and may be, for example, a CMOS image sensor type configuration.

隣接するｎ層３４同士の間には、ｐ層４１の下にｐ型不純物拡散層からなる素子分離層４５が形成されている。素子分離層４５は、ｎ層３４に蓄積されるべき電荷が、その隣のｎ層３４に漏れてしまうのを防ぐためのものである。 An element isolation layer 45 made of a p-type impurity diffusion layer is formed below the p layer 41 between the adjacent n layers 34. The element isolation layer 45 is for preventing the charges to be accumulated in the n layer 34 from leaking to the adjacent n layer 34.

ｐ基板６０の表面上にはゲート絶縁膜２０が形成されており、ゲート絶縁膜２０上には酸化シリコン等の表面側絶縁層３９が形成されており、この表面側絶縁層３９内に電極４３及び絶縁膜４４が埋設されている。 A gate insulating film 20 is formed on the surface of the p substrate 60, and a surface side insulating layer 39 such as silicon oxide is formed on the gate insulating film 20, and an electrode 43 is formed in the surface side insulating layer 39. The insulating film 44 is embedded.

なお、ｎ＋層３６に移動した電荷を、ｎ＋層３６の露出面に接続された図示しない電極に移動させることで、ｎ＋層３６をオーバーフロードレインとして機能させることができる。 Note that the n + layer 36 can function as an overflow drain by moving the charge that has moved to the n + layer 36 to an electrode (not shown) connected to the exposed surface of the n + layer 36.

ｐ基板６０の裏面から内側には、ｐ基板６０の裏面で発生する暗電荷がｎ層３４に移動するのを防ぐために、ｐ＋＋層３２が形成されている。ｐ＋＋層３２には端子が接続され、この端子に所定の電圧が印加できるようになっている。ｐ＋＋層３２の濃度は、例えば１×１０^１７／ｃｍ^３〜１×１０^２０／ｃｍ^３である。 A p ++ layer 32 is formed on the inner side from the back surface of the p substrate 60 in order to prevent dark charges generated on the back surface of the p substrate 60 from moving to the n layer 34. A terminal is connected to the p ++ layer 32, and a predetermined voltage can be applied to the terminal. The concentration of the p ++ layer 32 is, for example, 1 × 10 ¹⁷ / cm ³ to 1 × 10 ²⁰ / cm ³ .

ｐ＋＋層３２の下には、酸化シリコンや窒化シリコン等の入射光に対して透明な絶縁層３３が形成されている。絶縁層３３の下には、絶縁層３３とｐ基板６０との屈折率差に起因するｐ基板６０の裏面での光の反射を防止するために、窒化シリコンやダイヤモンド構造炭素膜等の入射光に対して透明な高屈折率透明層４６が形成されている。高屈折率透明層４６としては、プラズマＣＶＤや光ＣＶＤ等の４００℃以下の低温形成が可能な窒化シリコン等のｎ＝１．４６を超える屈折率の層とすることが好ましい。 Under the p ++ layer 32, an insulating layer 33 transparent to incident light such as silicon oxide or silicon nitride is formed. Under the insulating layer 33, incident light such as silicon nitride or diamond structure carbon film is used to prevent reflection of light on the back surface of the p substrate 60 due to a difference in refractive index between the insulating layer 33 and the p substrate 60. A transparent high refractive index transparent layer 46 is formed. The high refractive index transparent layer 46 is preferably a layer having a refractive index exceeding n = 1.46, such as silicon nitride that can be formed at a low temperature of 400 ° C. or lower such as plasma CVD or photo-CVD.

高屈折率透明層４６の下には、カラーフィルタアレイＣが形成されている。カラーフィルタアレイＣは、高屈折率透明層４６側から順にカラーフィルタ層３、平坦化層７、マイクロレンズ層８を順に積層させた構成である。 A color filter array C is formed under the high refractive index transparent layer 46. The color filter array C has a configuration in which the color filter layer 3, the flattening layer 7, and the microlens layer 8 are sequentially laminated from the high refractive index transparent layer 46 side.

このように構成された裏面照射型の撮像素子では、カラーフィルタアレイＣの１つのマイクロレンズに入射した光が、そのマイクロレンズ上方のカラーフィルタ層３に入射し、ここを透過した光が、カラーフィルタの色に対応するｎ層３４へと入射される。このとき、ｐ基板６０のうち入射光の経路となる部分でも電荷が発生するが、この電荷は、光電変換領域に形成されたポテンシャルスロープを介してｎ層３４へと移動し、ここで蓄積される。ｎ層３４に入射してここで発生した電荷も、ここに蓄積される。ｎ層３４に蓄積された電荷は、電荷転送チャネル４２に読み出されて転送され、出力アンプによって信号に変換されて外部に出力される。 In the back-illuminated imaging device configured as described above, light incident on one microlens of the color filter array C is incident on the color filter layer 3 above the microlens, and light transmitted therethrough is color The light enters the n layer 34 corresponding to the color of the filter. At this time, charges are also generated in the portion of the p substrate 60 that serves as a path of incident light, but this charge moves to the n layer 34 via the potential slope formed in the photoelectric conversion region, and is accumulated therein. The The charges generated here by entering the n-layer 34 are also accumulated here. The charge accumulated in the n layer 34 is read and transferred to the charge transfer channel 42, converted into a signal by an output amplifier, and output to the outside.

本発明にかかる半導体素子に用いられる半導体基板は、シリコン等の半導体層に絶縁層３３が形成されたＳＯＩ構造を有している。 A semiconductor substrate used for a semiconductor element according to the present invention has an SOI structure in which an insulating layer 33 is formed on a semiconductor layer such as silicon.

次に、本発明にかかる半導体素子の製造方法を説明する。図２は、半導体素子の製造方法の手順を説明する図である。
最初に、図２（ａ）に示すように、半導体基板を用意する。半導体基板は、センサ領域が形成されるシリコン等の半導体層１１と、半導体層１１の裏面側に形成された絶縁層１２とを備えている。また、絶縁層１２の裏面側には、シリコンからなるｎ型の不純物拡散層１３と、シリコンからなるｐ型の不純物拡散層１５とが形成されている。本実施形態では、ｎ型の不純物拡散層１３が第１の不純物層として機能し、ｐ型の不純物拡散層１５が第２の不純物層として機能する。 Next, the manufacturing method of the semiconductor element concerning this invention is demonstrated. FIG. 2 is a diagram for explaining a procedure of a method for manufacturing a semiconductor element.
First, as shown in FIG. 2A, a semiconductor substrate is prepared. The semiconductor substrate includes a semiconductor layer 11 such as silicon on which a sensor region is formed, and an insulating layer 12 formed on the back surface side of the semiconductor layer 11. An n-type impurity diffusion layer 13 made of silicon and a p-type impurity diffusion layer 15 made of silicon are formed on the back side of the insulating layer 12. In the present embodiment, the n-type impurity diffusion layer 13 functions as a first impurity layer, and the p-type impurity diffusion layer 15 functions as a second impurity layer.

ｎ型の不純物拡散層１３とｐ型の不純物拡散層１５との間には、高濃度のｐ型の不純物拡散層１４が形成され、高濃度のｐ型の不純物拡散層１４は、半導体基板の表面側に存在する金属不純物を、絶縁層１２を介してゲッタリングするためのゲッタリング層として機能する。なお、ゲッタリング層としては、金属不純物をゲッタリングすることができれば特に限定されず、高濃度のｐ型不純物拡散層だけでなく、リンゲッタ層やポリシリコン層とすることもできる。 A high-concentration p-type impurity diffusion layer 14 is formed between the n-type impurity diffusion layer 13 and the p-type impurity diffusion layer 15, and the high-concentration p-type impurity diffusion layer 14 is formed on the semiconductor substrate. It functions as a gettering layer for gettering metal impurities present on the surface side through the insulating layer 12. The gettering layer is not particularly limited as long as metal impurities can be gettered, and may be not only a high-concentration p-type impurity diffusion layer but also a ring getter layer or a polysilicon layer.

なお、本実施形態において、半導体層１１の厚さを１０μｍ程度とし、ｎ型の不純物拡散層１３の厚さを３μｍとし、ｐ型の不純物拡散層１５の厚さを７１０μｍとし、高濃度のｐ型の不純物拡散層１４の厚さを３μｍとする。 In the present embodiment, the thickness of the semiconductor layer 11 is about 10 μm, the thickness of the n-type impurity diffusion layer 13 is 3 μm, the thickness of the p-type impurity diffusion layer 15 is 710 μm, and a high concentration p The thickness of the type impurity diffusion layer 14 is 3 μm.

半導体基板には、必要に応じてゲッタリング処理を行うが、本実施形態では、高濃度のｐ型の不純物拡散層１４をゲッタリング層とすることで、金属不純物を該高濃度ｐ層１４に捕捉させることができるため、他のゲッタリング処理を省略することができる。 A gettering process is performed on the semiconductor substrate as necessary. In this embodiment, the high-concentration p-type impurity diffusion layer 14 is used as a gettering layer, so that metal impurities are added to the high-concentration p-layer 14. Since it can be captured, other gettering processing can be omitted.

その後、半導体層１１にセンサ領域を形成する。センサ領域には、図１に示すように、半導体層１１の表面側から不純物イオンをドーピングや、フォトリソ工程、エッチング工程などを行うことによって、ｎ層３４、ｐ＋層３５、ｎ＋層３６、電荷転送チャネル４２、電極４３などの層を形成する。 Thereafter, a sensor region is formed in the semiconductor layer 11. As shown in FIG. 1, the sensor region is doped with impurity ions from the surface side of the semiconductor layer 11, a photolithography process, an etching process, and the like, so that the n layer 34, the p + layer 35, the n + layer 36, and the charge transfer are performed. Layers such as the channel 42 and the electrode 43 are formed.

本実施形態では、ｎ型の不純物拡散層１３とｐ型の不純物拡散層１５とのエッチングレートがそれぞれ異なるように形成されている。 In this embodiment, the n-type impurity diffusion layer 13 and the p-type impurity diffusion layer 15 are formed to have different etching rates.

半導体層１１にセンサ領域を形成した後、半導体層１１の表面側に支持基板（図示せず）を貼り合わせる。半導体基板は、裏面のエッチングで極めて薄くなるため製造工程時の取り扱いが困難であるため、支持基板に支持させた状態で取り扱うことが好ましい。 After forming the sensor region in the semiconductor layer 11, a support substrate (not shown) is bonded to the surface side of the semiconductor layer 11. Since the semiconductor substrate becomes extremely thin by etching on the back surface and is difficult to handle during the manufacturing process, it is preferable to handle the semiconductor substrate in a state of being supported on the support substrate.

次に、図２（ｂ）に示すように、ｐ型不純物拡散層１５の裏面側からエッチングを行い、除去する。エッチングは、水酸化カリウム（ＫＯＨ）などをエッチャントとして用いた電解エッチストップ法（電気化学エッチング停止法）を適用することができる。このとき、ｐ型不純物拡散層１５とはエッチングレートが異なるｎ型不純物拡散層１３がエッチングストッパとして機能する。または、最初に、ｐ型不純物拡散層１５の裏面を研削装置などによってバックグラインドした後に、電解エッチストップ法でエッチングしてもよい。こうすることで、ｐ型不純物拡散層１５のエッチング除去にかかる時間を短縮することができる。 Next, as shown in FIG. 2B, the p-type impurity diffusion layer 15 is etched away from the back side. For the etching, an electrolytic etch stop method (electrochemical etching stop method) using potassium hydroxide (KOH) or the like as an etchant can be applied. At this time, the n-type impurity diffusion layer 13 having an etching rate different from that of the p-type impurity diffusion layer 15 functions as an etching stopper. Alternatively, first, the back surface of the p-type impurity diffusion layer 15 may be back-ground by a grinding apparatus or the like, and then etched by an electrolytic etch stop method. By doing so, it is possible to shorten the time required for etching removal of the p-type impurity diffusion layer 15.

ｐ型不純物拡散層１５を除去した後、半導体基板の裏面に露出したｎ型不純物拡散層１３の裏面にドライエッチングを行い、図２（ｃ）に示すように、除去することで、絶縁層１２を露出させる。ｎ型不純物拡散層１３をドライエッチングする際には、絶縁層１２がエッチングストッパとして機能する。 After the p-type impurity diffusion layer 15 is removed, the back surface of the n-type impurity diffusion layer 13 exposed on the back surface of the semiconductor substrate is dry-etched and removed as shown in FIG. To expose. When the n-type impurity diffusion layer 13 is dry-etched, the insulating layer 12 functions as an etching stopper.

本実施形態の半導体基板は、半導体層１１の裏面に絶縁層１２を介してｐ型不純物拡散層１５とｎ型不純物拡散層１３とが設けられた構成を有し、ｐ型不純物拡散層１５とｎ型不純物拡散層１３とがそれぞれ異なるエッチングレートである。こうすれば、半導体基板の製造工程において、ｐ型不純物拡散層１５をエッチングする際には、エッチングレートと異なるｎ型不純物拡散層１３をエッチングストッパとして用いて、ｐ型不純物拡散層１５のみを確実に除去して、ｎ型不純物拡散層１３を裏面に残存させた状態とすることができる。その後、ｎ型不純物拡散層１３をエッチングする際には、絶縁層１２をエッチングストッパとして用いて、ｎ型不純物拡散層１３のみを除去して、絶縁層１２を半導体基板の裏面に露出させることができる。こうすれば、絶縁層１２がエッチングによって除去されすぎてしまうことを抑制することができ、絶縁層１２を所望の厚さに形成することができる。 The semiconductor substrate of this embodiment has a configuration in which a p-type impurity diffusion layer 15 and an n-type impurity diffusion layer 13 are provided on the back surface of the semiconductor layer 11 via an insulating layer 12. The n-type impurity diffusion layer 13 has a different etching rate. In this way, when the p-type impurity diffusion layer 15 is etched in the manufacturing process of the semiconductor substrate, the n-type impurity diffusion layer 13 having a different etching rate is used as an etching stopper, and only the p-type impurity diffusion layer 15 is surely obtained. The n-type impurity diffusion layer 13 can be left on the back surface. Thereafter, when the n-type impurity diffusion layer 13 is etched, using the insulating layer 12 as an etching stopper, only the n-type impurity diffusion layer 13 is removed and the insulating layer 12 is exposed on the back surface of the semiconductor substrate. it can. In this way, it is possible to prevent the insulating layer 12 from being excessively removed by etching, and the insulating layer 12 can be formed to a desired thickness.

次に、本発明にかかる半導体素子の製造方法の別の手順を説明する。図３は、半導体素子の製造方法の手順を説明する図である。
最初に、図３（ａ）に示すように、半導体基板を用意する。本実施形態の半導体基板は、センサ領域が形成されるシリコン等の半導体層２１と、半導体層２１の裏面側に形成された絶縁層２２とを備えている。また、絶縁層２２の裏面側には、シリコンからなる高濃度のｐ型の不純物拡散層２３と、シリコンからなるｎ型（又はｐ型とすることができる。以下省略し、単にｎ型とする。）の不純物拡散層２４とが形成されている。高濃度のｐ型の不純物拡散層２３の濃度は、1×10²⁰cm-³以上の濃度とすることが好ましい。本実施形態では、高濃度ｐ型不純物拡散層２３が第１の不純物層として機能し、ｎ型の不純物拡散層２４が第２の不純物層として機能する。半導体層２１及び絶縁層２２の構成は、図２に示す手順の半導体基板のものと同様である。なお、本実施形態では、高濃度ｐ型不純物拡散層２３がゲッタリング層となる。不純物拡散層２４は、ｎ型のシリコン基板でもよい。 Next, another procedure of the semiconductor device manufacturing method according to the present invention will be described. FIG. 3 is a diagram for explaining the procedure of a method for manufacturing a semiconductor element.
First, as shown in FIG. 3A, a semiconductor substrate is prepared. The semiconductor substrate of this embodiment includes a semiconductor layer 21 such as silicon on which a sensor region is formed, and an insulating layer 22 formed on the back side of the semiconductor layer 21. Further, on the back side of the insulating layer 22, a high-concentration p-type impurity diffusion layer 23 made of silicon and an n-type (or p-type) made of silicon can be used. )) Is formed. The concentration of the high concentration p-type impurity diffusion layer 23 is preferably 1 × 10 ²⁰ cm ⁻³ or more. In the present embodiment, the high-concentration p-type impurity diffusion layer 23 functions as a first impurity layer, and the n-type impurity diffusion layer 24 functions as a second impurity layer. The configurations of the semiconductor layer 21 and the insulating layer 22 are the same as those of the semiconductor substrate in the procedure shown in FIG. In the present embodiment, the high-concentration p-type impurity diffusion layer 23 serves as a gettering layer. The impurity diffusion layer 24 may be an n-type silicon substrate.

なお、本実施形態において、高濃度ｐ型の不純物拡散層２３の厚さを３μｍとし、ｎ型の不純物拡散層２４の厚さを７１０μｍとする。 In the present embodiment, the thickness of the high-concentration p-type impurity diffusion layer 23 is 3 μm, and the thickness of the n-type impurity diffusion layer 24 is 710 μm.

本実施形態では、高濃度ｐ型の不純物拡散層２３とｎ型の不純物拡散層２４とのエッチングレートがそれぞれ異なるように形成されている。ここで、高濃度ｐ型の不純物拡散層２３のエッチングレートを０．０２μｍ／ｍｉｎとし、ｎ型の不純物拡散層２４のエッチングレートを１μｍ／ｍｉｎとした。 In the present embodiment, the high-concentration p-type impurity diffusion layer 23 and the n-type impurity diffusion layer 24 are formed to have different etching rates. Here, the etching rate of the high-concentration p-type impurity diffusion layer 23 was 0.02 μm / min, and the etching rate of the n-type impurity diffusion layer 24 was 1 μm / min.

半導体層２１にセンサ領域を形成し、半導体層２１の表面側に支持基板（図示せず）を貼り合わせる。その後、図３（ａ）及び図３（ｂ）に示すように、ｎ型不純物拡散層２４の裏面側からエッチングを行い、除去する。エッチングは、エチレンジアミンパイロカテコール（ＥＤＰ）などの高濃度のｐ型不純物拡散層２３に対して高い選択比でエッチング可能なエッチャントとして用いることが好ましい。このとき、ｎ型不純物拡散層２４とはエッチングレートが異なる高濃度のｐ型不純物拡散層２３がエッチングストッパとして機能する。 A sensor region is formed in the semiconductor layer 21, and a support substrate (not shown) is bonded to the surface side of the semiconductor layer 21. Thereafter, as shown in FIGS. 3A and 3B, the n-type impurity diffusion layer 24 is etched and removed from the back surface side. Etching is preferably used as an etchant that can be etched at a high selectivity with respect to the high-concentration p-type impurity diffusion layer 23 such as ethylenediamine pyrocatechol (EDP). At this time, the high-concentration p-type impurity diffusion layer 23 having an etching rate different from that of the n-type impurity diffusion layer 24 functions as an etching stopper.

エッチャントとして水酸化カリウム水溶液を使用する場合、酸化シリコン（ＳｉＯ_２）膜を多少侵すが、ＥＤＰ水溶液は侵さない性質がある。また、ＥＤＰ水溶液は、高濃度ボロン添加Ｓｉ（1×10¹⁹cm-³）もほとんど溶かさない性質がある。図４は、ボロン濃度の変化に対するＥＤＰ水溶液によるシリコンのエッチレートを示すグラフである。図４に見られるように、ＥＤＰ水溶液は、ボロン濃度が高くなると（1×10²⁰cm-³）、高い選択比（約１００：１）であることがわかる。 When an aqueous potassium hydroxide solution is used as an etchant, the silicon oxide (SiO ₂ ) film is slightly affected, but the EDP aqueous solution is not affected. Further, the EDP aqueous solution has a property of hardly dissolving high concentration boron added Si (1 × 10 ¹⁹ cm ⁻³ ). FIG. 4 is a graph showing the etch rate of silicon by an EDP aqueous solution with respect to changes in boron concentration. As can be seen from FIG. 4, the EDP aqueous solution has a high selectivity (about 100: 1) when the boron concentration is high (1 × 10 ²⁰ cm ⁻³ ).

なお、最初に、ｎ型不純物拡散層２４の裏面を研削装置などによってバックグラインドした後に、ＥＤＰを用いてエッチングしてもよい。こうすることで、ｎ型不純物拡散層２４のエッチングにかかる時間を短縮することができる。 First, the back surface of the n-type impurity diffusion layer 24 may be back-ground using a grinding apparatus or the like, and then etched using EDP. By doing so, the time required for etching the n-type impurity diffusion layer 24 can be shortened.

ｎ型不純物拡散層２４を除去した後、半導体基板の裏面に露出した高濃度ｐ型不純物拡散層２３の裏面にドライエッチングを行い、図３（ｃ）に示すように、除去することで、絶縁層２２を露出させる。高濃度ｐ型不純物拡散層２３をドライエッチングする際には、絶縁層２２がエッチングストッパとして機能する。 After the n-type impurity diffusion layer 24 is removed, the back surface of the high-concentration p-type impurity diffusion layer 23 exposed on the back surface of the semiconductor substrate is dry-etched and removed as shown in FIG. Layer 22 is exposed. When dry etching the high concentration p-type impurity diffusion layer 23, the insulating layer 22 functions as an etching stopper.

本発明にかかる半導体基板は、半導体層２１の裏面に絶縁層２２を介して高濃度ｐ型不純物拡散層２３とｎ型不純物拡散層２４とが設けられた構成を有し、高濃度ｐ型不純物拡散層２３とｎ型不純物拡散層２４とがそれぞれ異なるエッチングレートである。
半導体基板の製造工程において、ｎ型不純物拡散層２４をエッチングする際には、エッチングレートが異なる高濃度ｐ型不純物拡散層２３をエッチングストッパとして用いて、ｎ型不純物拡散層２４のみを除去して、高濃度ｐ型不純物拡散層２３を裏面に残存させた状態とすることができる。その後、高濃度ｐ型不純物拡散層２３をエッチングする際には、絶縁層２２をエッチングストッパとして用いて、高濃度ｐ型不純物拡散層２３のみを除去して、絶縁層２２を半導体基板の裏面に露出させることができる。こうすれば、絶縁層２２がエッチングによって除去されすぎてしまうことを抑制することができ、絶縁層２２を所望の厚さに形成することができる。また、半導体基板の裏面側にゲッタリング層を形成し、このゲッタリング層に金属不純物を捕捉させるゲッタリング工程を行う場合には、絶縁層２２の厚さを所定の薄さにすることができるため、半導体基板の表面側に存在する金属不純物が絶縁層２２によってさえぎられてしまうことを防止し、ゲッタリング効果の低下を防止できる。 The semiconductor substrate according to the present invention has a configuration in which a high-concentration p-type impurity diffusion layer 23 and an n-type impurity diffusion layer 24 are provided on the back surface of the semiconductor layer 21 via an insulating layer 22. The diffusion layer 23 and the n-type impurity diffusion layer 24 have different etching rates.
In the semiconductor substrate manufacturing process, when the n-type impurity diffusion layer 24 is etched, only the n-type impurity diffusion layer 24 is removed using the high-concentration p-type impurity diffusion layer 23 having a different etching rate as an etching stopper. The high-concentration p-type impurity diffusion layer 23 can be left on the back surface. Thereafter, when the high-concentration p-type impurity diffusion layer 23 is etched, only the high-concentration p-type impurity diffusion layer 23 is removed using the insulating layer 22 as an etching stopper, and the insulating layer 22 is formed on the back surface of the semiconductor substrate. Can be exposed. In this way, it is possible to prevent the insulating layer 22 from being excessively removed by etching, and the insulating layer 22 can be formed to a desired thickness. Further, when a gettering layer is formed on the back surface side of the semiconductor substrate and a gettering step for capturing metal impurities in the gettering layer is performed, the thickness of the insulating layer 22 can be reduced to a predetermined thickness. Therefore, it is possible to prevent the metal impurities present on the surface side of the semiconductor substrate from being blocked by the insulating layer 22 and to prevent the gettering effect from being lowered.

なお、本発明は、前述した実施形態に限定されるものではなく、適宜な変形、改良などが可能である。
例えば、第１の不純物層及び第２の不純物層の構成は、図２及び図３に示す手順のものに限定されず、第１の不純物層と第２の不純物層とがそれぞれエッチングレートが異なる範囲で、適宜変更することができる。 In addition, this invention is not limited to embodiment mentioned above, A suitable deformation | transformation, improvement, etc. are possible.
For example, the configuration of the first impurity layer and the second impurity layer is not limited to the one shown in FIGS. 2 and 3, and the first impurity layer and the second impurity layer have different etching rates. The range can be changed as appropriate.

図５は、本発明にかかる半導体基板の包括的な構成を示す断面図である。本発明にかかる半導体基板は、センサ領域を形成するシリコン等の半導体層１と、半導体層１の裏面に形成された酸化シリコン（ＳｉＯ_２）膜などの絶縁層２とを備え、更に、絶縁層２の裏面に、エッチングレートがそれぞれ異なる第１の不純物層（Ａ層）３と、第２の不純物層（Ｂ層）４とが積層されている。ここで、Ａ層及びＢ層は、ドーピングやエピタキシャル成長などで形成することができる。Ａ層３と、Ｂ層４との間には、図２に示すようにゲッタリング層が形成されていてもよい。 FIG. 5 is a cross-sectional view showing a comprehensive configuration of a semiconductor substrate according to the present invention. A semiconductor substrate according to the present invention includes a semiconductor layer 1 such as silicon that forms a sensor region, and an insulating layer 2 such as a silicon oxide (SiO ₂ ) film formed on the back surface of the semiconductor layer 1, and further includes an insulating layer. 2, a first impurity layer (A layer) 3 and a second impurity layer (B layer) 4 having different etching rates are stacked. Here, the A layer and the B layer can be formed by doping, epitaxial growth, or the like. A gettering layer may be formed between the A layer 3 and the B layer 4 as shown in FIG.

図６は、図５に示す半導体基板を備えた半導体素子の製造方法の手順の一例を示すフローチャートである。
最初に、図２（ａ）のｐ型不純物拡散層１５として用いるためのシリコン板を用意し、このシリコン板の一方の面にイオンドーピングによって高濃度ｐ型の不純物拡散層１４とｎ型の不純物拡散層１３を形成する。一方、半導体層１１の一方の面に絶縁層（SiO₂）１２を形成したものを用意する。そして、ｐ型不純物拡散層１５におけるｎ型の不純物拡散層１３が形成された面と、半導体層１１の絶縁層１２が形成された面とを貼り合せスマートカット法などによって図５に示す半導体基板を得ることができる。 FIG. 6 is a flowchart showing an example of a procedure of a method for manufacturing a semiconductor element including the semiconductor substrate shown in FIG.
First, a silicon plate for use as the p-type impurity diffusion layer 15 in FIG. 2A is prepared, and a high-concentration p-type impurity diffusion layer 14 and an n-type impurity are formed on one surface of the silicon plate by ion doping. The diffusion layer 13 is formed. On the other hand, a semiconductor layer 11 having an insulating layer (SiO ₂ ) 12 formed on one surface is prepared. Then, the surface of the p-type impurity diffusion layer 15 on which the n-type impurity diffusion layer 13 is formed and the surface of the semiconductor layer 11 on which the insulating layer 12 is formed are bonded to each other by the smart cut method or the like, and the semiconductor substrate shown in FIG. Can be obtained.

その後、Ａ層をエッチングストッパとして使用し、Ｂ層をエッチングして除去する。こうして、半導体基板の裏面にＡ層を露出させる。次に、絶縁層２をエッチングストッパとして使用し、Ａ層を裏面からエッチングして除去する。こうすれば、絶縁層がエッチングによって除去されすぎてしまうことを抑制することができ、絶縁層を所望の厚さに形成することができる。 Thereafter, the A layer is used as an etching stopper, and the B layer is etched and removed. Thus, the A layer is exposed on the back surface of the semiconductor substrate. Next, the insulating layer 2 is used as an etching stopper, and the A layer is etched away from the back surface. Thus, the insulating layer can be prevented from being excessively removed by etching, and the insulating layer can be formed to a desired thickness.

半導体基板及び半導体素子の構成を示す断面図である。It is sectional drawing which shows the structure of a semiconductor substrate and a semiconductor element. 半導体素子の製造方法の手順を説明する図である。It is a figure explaining the procedure of the manufacturing method of a semiconductor element. 半導体素子の製造方法の手順を説明する図である。It is a figure explaining the procedure of the manufacturing method of a semiconductor element. ボロン濃度の変化に対するＥＤＰ水溶液のエッチレートを示すグラフである。It is a graph which shows the etch rate of the EDP aqueous solution with respect to the change of a boron concentration. 本発明にかかる半導体基板の包括的な構成を示す断面図である。It is sectional drawing which shows the comprehensive structure of the semiconductor substrate concerning this invention. 半導体基板を備えた半導体素子の製造方法の手順を示すフローチャートである。It is a flowchart which shows the procedure of the manufacturing method of the semiconductor element provided with the semiconductor substrate.

Explanation of symbols

１１，２１半導体層
１２，２２絶縁層
１３ｎ型不純物拡散層（第１の不純物層）
１５ｐ型不純物拡散層（第２の不純物層）
２３高濃度のｐ型不純物拡散層（第１の不純物層）
２４ｎ型（又はｐ型）不純物拡散層（第２の不純物層） 11, 21 Semiconductor layer 12, 22 Insulating layer 13 N-type impurity diffusion layer (first impurity layer)
15 p-type impurity diffusion layer (second impurity layer)
23 High-concentration p-type impurity diffusion layer (first impurity layer)
24 n-type (or p-type) impurity diffusion layer (second impurity layer)

Claims

A method for producing a semiconductor element that generates a signal charge in response to light incident from the back side of a semiconductor substrate and reads the signal charge from the front side,
The semiconductor substrate includes a semiconductor layer made of silicon ,
An insulating layer made of silicon oxide formed on the back side of the semiconductor layer;
A first impurity layer of silicon formed on the back side of the insulating layer;
A second impurity layer of silicon having an etching rate different from that of the first impurity layer on a back surface side of the first impurity layer;
Formed,
Forming a gettering layer between the first impurity layer and the second impurity layer to getter metal impurities on the surface side through the insulating layer;
Forming a sensor region in the semiconductor layer;
Removing the second impurity layer by etching using the first impurity layer as an etching stopper;
And a step of removing the first impurity layer by etching using the insulating layer as an etching stopper.

2. The semiconductor element according to claim 1, wherein the first impurity layer is a silicon n-type impurity diffusion layer, and the second impurity layer is a silicon p-type impurity diffusion layer. Manufacturing method.

3. The method of manufacturing a semiconductor element according to claim 2, wherein the gettering layer is a p-type impurity diffusion layer having a higher concentration than the second impurity layer.

The gettering layer is, The method according to claim 1 or 2, characterized in that a Ringetta layer or a polysilicon layer.

Perform electrochemical etching using the first impurity layer on the second impurity layer as an etching stopper, thereafter, according to the first impurity layer to claim 2, characterized in that the removal by dry etching A method for manufacturing a semiconductor device.

A method for producing a semiconductor element that generates a signal charge in response to light incident from the back side of a semiconductor substrate and reads the signal charge from the front side,
The semiconductor substrate includes a semiconductor layer made of silicon,
An insulating layer made of silicon oxide formed on the back side of the semiconductor layer;
A first impurity layer of silicon formed on the back side of the insulating layer;
A second impurity layer of silicon having an etching rate different from that of the first impurity layer on a back surface side of the first impurity layer;
Formed,
The first impurity layer is formed as a gettering layer for gettering metal impurities on the surface side through the insulating layer ;
Forming a sensor region in the semiconductor layer;
Removing the second impurity layer by etching using the first impurity layer as an etching stopper;
And a step of removing the first impurity layer by etching using the insulating layer as an etching stopper .

Said second impurity layer is a n-type or p-type impurity diffusion layer, said first impurity layer, Ri impurity diffusion layers der a high concentration of p-type than the second impurity layer, the first said impurity layer of the 2 first impurity layer as an etching stopper, etching is performed using an anisotropic etchant, then, the first impurity layer to claim 6, characterized in that the removal by dry etching The manufacturing method of the semiconductor element of description.