JP4562468B2 - Semiconductor memory device - Google Patents

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Description

本発明は、半導体記憶装置に関し、特に、テストモードを有する半導体記憶装置に関する。   The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a test mode.

携帯電話などの携帯端末において用いられる半導体記憶装置は、大容量および制御の簡易性を実現するために、擬似ＳＲＡＭが用いられている。擬似ＳＲＡＭ(Static Random Access Memory)では、内部のメモリセルとしてはＤＲＡＭ(Dynamic Random Access Memory)セルが用いられ、入力される制御信号およびアドレス信号などを規定する外部インタフェースとしては、ＳＲＡＭと類似のクロックに同期しない非同期のインタフェースが用いられている。そして、リフレッシュ動作は、外部からの信号によって制御されるのではなく、内部で自動的に行なわれる。これをセルフリフレッシュという。   A semiconductor memory device used in a portable terminal such as a cellular phone uses a pseudo SRAM in order to realize a large capacity and easy control. In a pseudo SRAM (Static Random Access Memory), a DRAM (Dynamic Random Access Memory) cell is used as an internal memory cell, and a clock similar to that of an SRAM is used as an external interface for defining input control signals and address signals. An asynchronous interface is used that is not synchronized with The refresh operation is not automatically controlled by an external signal, but is automatically performed internally. This is called self-refresh.

さらに、より高速化を実現するために、たとえば、擬似ＳＲＡＭに、同期式のインタフェースを追加した同期式擬似ＳＲＡＭが実用化されている。この同期式擬似ＳＲＡＭでは、ＳＲＡＭ類似のクロックに同期しない非同期式のインタフェースに加えて、クロックに同期した同期式のインタフェースを備える。   Furthermore, in order to realize higher speed, for example, a synchronous pseudo SRAM in which a synchronous interface is added to the pseudo SRAM has been put into practical use. This synchronous pseudo SRAM includes a synchronous interface synchronized with a clock in addition to an asynchronous interface that does not synchronize with an SRAM-like clock.

ところで、特許文献１には、セルフリフレッシュを行なうＤＲＡＭにおいて、ウエイト信号により、コマンドおよびアドレスの取込みを行なわないようにする機能をチップ内部に持たせる構成が開示されている。   By the way, Japanese Patent Application Laid-Open No. H10-228707 discloses a configuration in which a function for preventing commands and addresses from being taken in by a wait signal is provided in a DRAM that performs self-refresh.

すなわち、ＤＲＡＭは、リフレッシュを自己管理し、リフレッシュ時期になると、ＢＵＳＹ信号線にＷＡＩＴ信号を出力し、リフレッシュが終了したときは、ＷＡＩＴ信号を解除するように構成し、コントローラは、ＤＲＡＭからＢＵＳＹ信号線に出力されたＷＡＩＴ信号を受信したときは、ビジー信号が解除されるまで、擬似ＳＲＡＭに対するアクセスを停止するように構成する。
特開２０００−３５３３８２号公報 That is, the DRAM self-manages the refresh, and when the refresh time comes, the WAIT signal is output to the BUSY signal line. When the refresh is completed, the WAIT signal is released. When the WAIT signal output to the line is received, the access to the pseudo SRAM is stopped until the busy signal is released.
JP 2000-353382 A

ところで、ＤＲＡＭは、メモリセルからのデータの読出しの指示を受けたときにも、ＷＡＩＴ信号を出力する。そして、ＤＲＡＭは、読出し指示を受けてから所定の期間経過後にＷＡＩＴ信号を解除するとともに、データを外部に出力する。また、リフレッシュ中に読出し指示を受けたときには、リフレッシュ終了後もＷＡＩＴ信号の出力を継続し、リフレッシュ終了後所定の期間経過後にＷＡＩＴ信号を出力するともに、データを外部に出力する。   Incidentally, the DRAM also outputs a WAIT signal when it receives an instruction to read data from the memory cell. The DRAM then releases the WAIT signal and outputs data to the outside after a predetermined period has elapsed since receiving the read instruction. When a read instruction is received during refresh, the output of the WAIT signal is continued even after the end of refresh, and the WAIT signal is output after a predetermined period has elapsed after the end of refresh, and the data is output to the outside.

したがって、ＤＲＡＭでは、メモリセルから書込んだデータが正しく読出されるだけでなく、メモリセルからデータが読み出されて外部に出力されるタイミングと、ＷＡＩＴ信号が解除されるタイミングとの間にずれがないことが必要となる。したがって、両者のタイミングの間にずれがなく、かつメモリセルからデータが正しく読出されたかどうかのテストができることが重要となる。   Therefore, in the DRAM, not only the data written from the memory cell is correctly read, but also the time between reading the data from the memory cell and outputting it to the outside and the timing at which the WAIT signal is released are shifted. It is necessary that there is no. Therefore, it is important that there is no deviation between the timings of the two and that it is possible to test whether data is correctly read from the memory cell.

しかしながら、特許文献１に記載のＤＲＡＭは、そのようなテストを行なうことができない。なぜなら、上述のように、読出し指示を受けてからＷＡＩＴ信号が解除されるタイミングが、リフレッシュの実行中に読出し指示を受けたか否かにより相違するからである。   However, the DRAM described in Patent Document 1 cannot perform such a test. This is because, as described above, the timing at which the WAIT signal is released after receiving the read instruction differs depending on whether the read instruction is received during the execution of refresh.

したがって、テスタは、ＢＵＳＹ信号線と接続される端子から出力されるＷＡＩＴ信号が解除されるタイミングを検出して、検出したタイミングでデータ入出力端子から出力されるメモリセルのデータと期待値とを比較する機能が必要となるが、テスタはそのような機能を有しない。   Therefore, the tester detects the timing at which the WAIT signal output from the terminal connected to the BUSY signal line is released, and calculates the data and expected value of the memory cell output from the data input / output terminal at the detected timing. A function to compare is required, but the tester does not have such a function.

それゆえに、本発明の目的は、メモリセルから読出されたデータが正しく、かつメモリセルからデータが読み出されて外部に出力されるタイミングとＷＡＩＴ信号が解除されるタイミングとの間にずれがないかのテストを可能とする半導体記憶装置を提供することである。   Therefore, an object of the present invention is to ensure that the data read from the memory cell is correct and there is no deviation between the timing at which the data is read from the memory cell and output to the outside and the timing at which the WAIT signal is released. It is an object of the present invention to provide a semiconductor memory device that enables such a test.

上記課題を解決するために、本発明に係る半導体記憶装置は、テストモードを有する半導体記憶装置であって、行列状に配置された複数のダイナミックランダムアクセスメモリのメモリセルを有するメモリアレイと、メモリアレイのセルフリフレッシュを制御するリフレッシュ制御回路と、セルフリフレッシュの非実行中に読出し指示を受けた場合に、正常の動作によれば、読出し指示を受けた時から所定の期間経過後にウエイト信号を非活性化し、セルフリフレッシュの実行中に読出し指示を受けた場合に、正常の動作によれば、セルフリフレッシュの終了後所定の期間経過後にウエイト信号を非活性化するウエイト制御回路と、テストモード時に、同一の論理レベルを記憶している複数個のメモリセルの各々からデータを同時に読出す読出回路と、読出回路によって読み出された複数個のメモリセルのデータの論理レベルがすべて一致するかどうかを判定し、判定の結果を表わすレベル判定信号を生成するレベル判定回路と、複数個のメモリセルのデータの論理レベルが一致し、かつウエイト信号が非活性化されるタイミングとレベル判定信号が変化するタイミングとの間にずれがない正常の動作であるかどうかを判定し、判定の結果を表わすテスト結果信号を生成するテスト結果判定回路とを備える。   In order to solve the above problems, a semiconductor memory device according to the present invention is a semiconductor memory device having a test mode, which includes a memory array having a plurality of dynamic random access memory cells arranged in a matrix, and a memory The refresh control circuit that controls the self-refresh of the array and when a read instruction is received during non-execution of the self-refresh, according to normal operation, the wait signal is turned off after a predetermined period has elapsed since the read instruction was received. When a read instruction is received during execution of self-refresh, and according to normal operation, a wait control circuit that deactivates the wait signal after the lapse of a predetermined period after completion of self-refresh, and in the test mode, Reads data simultaneously from each of a plurality of memory cells storing the same logic level. A level determination circuit for determining whether or not the logic levels of data in a plurality of memory cells read by the circuit and the plurality of memory cells coincide with each other, and generating a level determination signal representing the determination result; and a plurality of memories Determine whether the logic level of the cell data matches and there is no deviation between the timing at which the wait signal is deactivated and the timing at which the level judgment signal changes. And a test result determination circuit for generating a test result signal to be expressed.

本発明に係る半導体記憶装置によれば、メモリセルから読出されたデータが正しく、かつメモリセルからデータが読み出されて外部に出力されるタイミングと、ＷＡＩＴ信号が解除されるタイミングとが同一であるか否かのテストを行なうことができる。   According to the semiconductor memory device of the present invention, the timing at which the data read from the memory cell is correct and the data is read from the memory cell and output to the outside is the same as the timing at which the WAIT signal is released. You can test for the presence or absence.

以下、本発明の実施の形態について、図面を用いて説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

［第１の実施形態］
本実施の形態は、テスト機能を有する同期式擬似ＳＲＡＭに関する。 [First Embodiment]
The present embodiment relates to a synchronous pseudo SRAM having a test function.

（従来のテスト機能を有する同期式擬似ＳＲＡＭ１の構成）
図１は、従来のテスト機能を有する同期式擬似ＳＲＡＭ１の構成を示す図である。 (Configuration of Synchronous Pseudo SRAM 1 with Conventional Test Function)
FIG. 1 is a diagram showing a configuration of a synchronous pseudo SRAM 1 having a conventional test function.

同図を参照して、この同期式擬似ＳＲＡＭ１は、ＤＲＡＭセルメモリアレイ＋周辺回路群１０１と、アドレスバッファ１１１と、ＢＣＲ（Burst Configuration Register）１１２と、ロウデコーダ１０２と、カラムデコーダ１０３と、読出／書込回路１０５と、入出力バッファ１０４と、制御回路１２０とを備える。   Referring to FIG. 1, this synchronous pseudo SRAM 1 includes a DRAM cell memory array + peripheral circuit group 101, an address buffer 111, a BCR (Burst Configuration Register) 112, a row decoder 102, a column decoder 103, and a read. / Write circuit 105, input / output buffer 104, and control circuit 120 are provided.

ＤＲＡＭセルメモリアレイ＋周辺回路群１０１は、行および列状に配置された複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）のメモリセルＭＣで構成されるメモリアレイと、行に対応して配置された複数のワード線ＷＬと、列に対応して配置された複数のビット線対ＢＬ，／ＢＬとを含む。   DRAM cell memory array + peripheral circuit group 101 includes a plurality of dynamic random access memory (DRAM) memory cells MC arranged in rows and columns, and a plurality of memory cells MC arranged corresponding to the rows. It includes a word line WL and a plurality of bit line pairs BL and / BL arranged corresponding to the columns.

ＤＲＡＭセルメモリアレイ＋周辺回路群１０１は、図示しないが、さらに各列に対応して設けられた列選択線、列選択ゲート、およびセンスアンプなどを含む。   Although not shown, DRAM cell memory array + peripheral circuit group 101 further includes a column selection line, a column selection gate, a sense amplifier, and the like provided corresponding to each column.

アドレスバッファ１１１は、外部アドレス信号ＡＤＤ［２１：０］を受けて、内部アドレス信号を生成する。同期式擬似ＳＲＡＭでは、アドレスバッファ１１１は、外部アドレス取込み信号ＡＤＶ＃が「Ｌ」のときに、外部アドレス信号ＡＤＤ［２１：０］を取込む。外部アドレス取込信号ＡＤＶ＃が「Ｌ」となるタイミングは、読出し信号ＲＥＡＤまたは書込み信号ＷＲＩＴＥが生成されるタイミングよりも早い。そして、このとき与えられる外部アドレス信号ＡＤＤ［２１：０］は、ロウアドレスだけでなくコラムアドレスも含む。   The address buffer 111 receives the external address signal ADD [21: 0] and generates an internal address signal. In the synchronous pseudo SRAM, the address buffer 111 takes in the external address signal ADD [21: 0] when the external address take-in signal ADV # is “L”. The timing at which the external address fetch signal ADV # becomes “L” is earlier than the timing at which the read signal READ or the write signal WRITE is generated. The external address signal ADD [21: 0] applied at this time includes not only a row address but also a column address.

ＢＣＲ（Burst Configuration Register）１１２は、外部のシステムとのインタフェース、たとえばバーストレングスＢＬおよびコマンドレイテンシＣＬなどを記憶する。   A BCR (Burst Configuration Register) 112 stores an interface with an external system, such as a burst length BL and a command latency CL.

ロウデコーダ１０２は、後述するシフトロウ活性化信号ＡＣＴＦが活性化されると、アドレスバッファ１１１から送られる行アドレスにしたがって、複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択し、選択したワード線ＷＬを活性化することによって、そのワード線ＷＬに対応する複数のメモリセルＭＣを活性化させる。   When a later-described shift row activation signal ACTF is activated, the row decoder 102 selects one of the plurality of word lines WL according to the row address sent from the address buffer 111 and selects the selected word line WL. By activating the word line WL, a plurality of memory cells MC corresponding to the word line WL are activated.

カラムデコーダ１０３は、カラムデコーダ活性信号ＣＤが活性化されると、カラムアドレスバッファ１１１から送られる列アドレスにしたがって、複数のビット線対ＢＬ，／ＢＬのうちのいずれかのビット線対を選択する。   When the column decoder activation signal CD is activated, the column decoder 103 selects one of the plurality of bit line pairs BL, / BL according to the column address sent from the column address buffer 111. .

グローバル入出力線対ＧＩＯＰは、メモリアレイを１６個に分割した単位ごとに設けられており、カラムデコーダ１０３によって選択されたビット線対ＢＬ，／ＢＬと読出／書込回路１０５とを結びつける。   The global input / output line pair GIOP is provided for each unit obtained by dividing the memory array into 16 pieces, and connects the bit line pair BL, / BL selected by the column decoder 103 and the read / write circuit 105.

読出／書込回路１０５は、各データ入出力線対ＧＰＩＯに対して設けられたプリアンプおよびライトドライバを含む。   Read / write circuit 105 includes a preamplifier and a write driver provided for each data input / output line pair GPIO.

ライトドライバは、メモリセルＭＣへのデータの書込み時に、ライト動作指示信号／ＷＲが活性化されると、入出力バッファ１０４から送られるデータをグローバル入出力線対ＧＰＩＯに接続されたビット線対ＢＬおよび／ＢＬに出力する。   When the write operation instruction signal / WR is activated at the time of writing data to the memory cell MC, the write driver sends data sent from the input / output buffer 104 to the bit line pair BL connected to the global input / output line pair GPIO. And output to / BL.

プリアンプは、メモリセルＭＣからのデータの読出し時に、リード動作指示信号／ＲＥが活性化されると、グローバル入出力線対ＧＰＩＯに接続されたビット線対のセンスアンプ１２で増幅されたメモリセルＭＣからのデータを、さらに増幅して、入出力バッファ１０４に出力する。   When the read operation instruction signal / RE is activated at the time of reading data from the memory cell MC, the preamplifier is amplified by the sense amplifier 12 of the bit line pair connected to the global input / output line pair GPIO. Is further amplified and output to the input / output buffer 104.

入出力バッファ１０４は、データ入出力端子ＤＱ０〜ＤＱ１５を通じて、外部のシステム側との間でデータの入出力を行なう。すなわち、入出力バッファ１０４は、入出力制御回路１２３から与えられる出力イネーブル信号ＯＥが「Ｈ」レベルに活性化されている場合に、読出／書込回路１０５から受けた各メモリセルＭＣからのデータをデータ入出力端子ＤＱ０〜ＤＱ１５の対応する端子に出力する。   Input / output buffer 104 inputs / outputs data to / from the external system side through data input / output terminals DQ0 to DQ15. That is, input / output buffer 104 receives data from each memory cell MC received from read / write circuit 105 when output enable signal OE applied from input / output control circuit 123 is activated to “H” level. Are output to corresponding terminals of the data input / output terminals DQ0 to DQ15.

制御回路１２０は、コマンドデコーダ１２１と、リフレッシュタイマ１２４と、リフレッシュ制御回路１２６と、コマンドシフト回路１２２と、ＷＡＩＴ制御回路１２５と、入出力制御回路１２３とを含む。   Control circuit 120 includes a command decoder 121, a refresh timer 124, a refresh control circuit 126, a command shift circuit 122, a WAIT control circuit 125, and an input / output control circuit 123.

コマンドデコーダ１２１は、外部からの制御信号より内部制御信号を生成し、内部制御信号の論理レベルの組合せに従って、ロウ活性化信号ＡＣＴ、読出し信号ＲＥＡＤ、およびテストモード信号ＴＭＯＤＥなどを生成する。   The command decoder 121 generates an internal control signal from an external control signal, and generates a row activation signal ACT, a read signal READ, a test mode signal TMODE, and the like according to a combination of logic levels of the internal control signals.

リフレッシュタイマ１２４は、リング発振器で構成され周期的に活性化されたリフレッシュサイクル信号／Ｒｅｆｃｙｃをリフレッシュ制御回路１２６に出力する。   Refresh timer 124 outputs a refresh cycle signal / Refcyc, which is composed of a ring oscillator and is periodically activated, to refresh control circuit 126.

リフレッシュ制御回路１２６は、リフレッシュサイクル信号／Ｒｅｆｃｙｃを受けて、メモリセルＭＣのセルフリフレッシュの制御を行なう。   Refresh control circuit 126 receives refresh cycle signal / Refcyc and controls self-refresh of memory cell MC.

図２は、リフレッシュ制御回路１２６の詳細な構成を示す図である。   FIG. 2 is a diagram showing a detailed configuration of the refresh control circuit 126.

同図を参照して、リフレッシュ制御回路１２６は、指令信号活性化回路５０と、判定回路６０と、ＮＡＮＤゲート４１，４４と、インバータ４２と、バッファ４８と、遅延回路４３，４９と、フリップフロップ４５とを含む。   Referring to the figure, refresh control circuit 126 includes command signal activation circuit 50, determination circuit 60, NAND gates 41 and 44, inverter 42, buffer 48, delay circuits 43 and 49, and flip-flops. 45.

指令信号活性化回路５０は、反転リフレッシュ指令信号／ＲＥＦＲを活性化させるためにリフレッシュフラッグ信号Ｒｅｆｆｌａｇを出力する。判定回路６０は、リフレッシュフラッグ信号Ｒｅｆｆｌａｇにより活性化された反転リフレッシュ指令信号／ＲＥＦＲを出力するか否かを判定するために判定信号Ｒｅｆｗｉｎを出力する。   The command signal activation circuit 50 outputs a refresh flag signal Refflag in order to activate the inverted refresh command signal / REFR. The determination circuit 60 outputs a determination signal Refwin to determine whether or not to output the inverted refresh command signal / REFR activated by the refresh flag signal Reffflag.

ＮＡＮＤゲート４１は、リフレッシュフラッグ信号Ｒｅｆｆｌａｇと判定信号Ｒｅｆｗｉｎとを受け、リフレッシュフラッグ信号Ｒｅｆｆｌａｇと判定信号Ｒｅｆｗｉｎとの論理積を演算し、その演算結果を反転した信号を反転論理積信号／ＲＥＦＳＦとして出力する。   The NAND gate 41 receives the refresh flag signal Refflag and the determination signal Refwin, calculates a logical product of the refresh flag signal Refflag and the determination signal Refwin, and outputs a signal obtained by inverting the calculation result as an inverted logical product signal / REFSF. .

インバータ４２は、ＮＡＮＤゲート４１から出力された信号／ＲＥＦＳＦを受けて反転した信号φＡ１を出力する。また、遅延回路４３は、反転論理積信号／ＲＥＦＳＦを受けて一定時間遅延させる。   Inverter 42 receives signal / REFSF output from NAND gate 41 and outputs inverted signal φA1. The delay circuit 43 receives the inverted logical product signal / REFSF and delays it for a predetermined time.

ＮＡＮＤゲート４４は、インバータ４２の出力信号φＡ１と遅延回路４３の出力信号とを受け、信号φＡ１と遅延回路４３の出力信号との論理積を演算し、その演算結果を反転した信号／ＲＥＦＳを出力する。   NAND gate 44 receives output signal φA1 of inverter 42 and the output signal of delay circuit 43, calculates the logical product of signal φA1 and the output signal of delay circuit 43, and outputs a signal / REFS obtained by inverting the calculation result. To do.

フリップフロップ４５は、ＮＡＮＤゲート４６および４７で構成される。ＮＡＮＤゲート４６は、信号／ＲＥＦＳとＮＡＮＤゲート４７から出力された出力信号φＡ３とを受け、信号／ＲＥＦＳと信号φＡ３との論理積を演算し、その演算結果を反転した信号φＡ２を出力する。ＮＡＮＤゲート４７は、ＮＡＮＤゲート４６から出力された信号φＡ２と遅延回路４９から出力された信号φＡ４とを受け、信号φＡ２と信号φＡ４との論理積を演算し、その演算結果を反転した信号を反転リフレッシュ指令信号／ＲＥＦＲとして出力する。反転リフレッシュ指令信号／ＲＥＦＲの活性化に応じて、リフレッシュ動作が行なわれる。   The flip-flop 45 is composed of NAND gates 46 and 47. NAND gate 46 receives signal / REFS and output signal φA3 output from NAND gate 47, calculates a logical product of signal / REFS and signal φA3, and outputs signal φA2 obtained by inverting the calculation result. NAND gate 47 receives signal φA2 output from NAND gate 46 and signal φA4 output from delay circuit 49, calculates the logical product of signal φA2 and signal φA4, and inverts the signal obtained by inverting the operation result. It is output as a refresh command signal / REFR. A refresh operation is performed in response to activation of inverted refresh command signal / REFR.

遅延回路４９は、フリップフロップ４５から出力された反転リフレッシュ指令信号／ＲＥＦＲを受けて一定時間遅延させた信号φＡ４を出力する。   The delay circuit 49 receives the inverted refresh command signal / REFR output from the flip-flop 45 and outputs a signal φA4 delayed for a predetermined time.

バッファ４８は、信号φＡ３を受けて反転リフレッシュ指令信号／ＲＥＦＲを出力する。   Buffer 48 receives signal φA3 and outputs an inverted refresh command signal / REFR.

インバータ５１は、反転リフレッシュ指令信号／ＲＥＦＲを反転して、リフレッシュ指令信号ＲＥＦＲを出力する。   Inverter 51 inverts inverted refresh command signal / REFR and outputs refresh command signal REFR.

指令信号活性化回路５０は、フリップフロップ５２と、ＮＡＮＤゲート５５と、インバータ５６および５７と、遅延回路５８とを含む。   Command signal activation circuit 50 includes a flip-flop 52, a NAND gate 55, inverters 56 and 57, and a delay circuit 58.

フリップフロップ５２は、ＮＡＮＤゲート５３および５４で構成される。ＮＡＮＤゲート５３はリフレッシュサイクル信号／ＲｅｆｃｙｃとＮＡＮＤゲート５４の出力信号φＡ１１とを受け、リフレッシュサイクル信号／Ｒｅｆｃｙｃと信号と、φＡ１１との論理積を演算し、その演算結果を反転した信号φＡ１０を出力する。また、ＮＡＮＤゲート５４は、ＮＡＮＤゲート５３から出力された出力信号φＡ１０と、ＮＡＮＤゲート５５から出力された出力信号φＡ１２とを受け、信号φＡ１０と信号φＡ１２との論理積を演算し、その演算結果を反転した信号φＡ１１を出力する。   The flip-flop 52 is composed of NAND gates 53 and 54. NAND gate 53 receives refresh cycle signal / Refcyc and output signal φA11 of NAND gate 54, calculates a logical product of refresh cycle signal / Refcyc and the signal, and φA11, and outputs a signal φA10 obtained by inverting the calculation result. . The NAND gate 54 receives the output signal φA10 output from the NAND gate 53 and the output signal φA12 output from the NAND gate 55, calculates the logical product of the signal φA10 and the signal φA12, and outputs the calculation result. An inverted signal φA11 is output.

インバータ５６は、フリップフロップ５２から出力された信号φＡ１１を受け、反転し、反転した信号をリフレッシュフラッグ信号Ｒｅｆｆｌａｇとして出力する。   The inverter 56 receives and inverts the signal φA11 output from the flip-flop 52, and outputs the inverted signal as the refresh flag signal Refflag.

インバータ５７は、反転リフレッシュ指令信号／ＲＥＦＲを受け、反転する。また、遅延回路５８は、インバータ５７によりリフレッシュ指令信号ＲＥＦＲを受け、リフレッシュ指令信号ＲＥＦＲを一定時間遅延させた信号φＡ１３を出力する。   Inverter 57 receives the inversion refresh command signal / REFR and inverts it. Delay circuit 58 receives refresh command signal REFR from inverter 57, and outputs signal φA13 obtained by delaying refresh command signal REFR for a predetermined time.

ＮＡＮＤゲート５５は、反転リフレッシュ指令信号／ＲＥＦＲと遅延回路５８から出力された信号φＡ１３とを受け、反転リフレッシュ指令信号／ＲＥＦＲと信号φＡ１３との論理積を演算し、その演算結果を反転した信号φＡ１２を出力する。   NAND gate 55 receives inverted refresh command signal / REFR and signal φA13 output from delay circuit 58, calculates the logical product of inverted refresh command signal / REFR and signal φA13, and inverted signal φA12. Is output.

判定回路６０は、バッファ回路６１で構成される。バッファ回路６１は、内部チップイネーブル信号ＺＩＮＴＣＥを受け、判定信号Ｒｅｆｗｉｎを出力する。   The determination circuit 60 includes a buffer circuit 61. The buffer circuit 61 receives the internal chip enable signal ZINTCE and outputs a determination signal Refwin.

再び、図１を参照して、コマンドシフト回路１２２は、コマンドデコーダ１２１から読出し信号ＲＥＡＤおよびロウ活性化信号ＡＣＴを受けるとともに、リフレッシュ制御回路１２６からリフレッシュ指令信号ＲＥＦＲを受けて、シフト読出し信号ＲＥＡＤＦおよびシフトロウ活性化信号ＡＣＴＦを生成する。   Referring again to FIG. 1, command shift circuit 122 receives read signal READ and row activation signal ACT from command decoder 121, receives refresh command signal REFR from refresh control circuit 126, and receives shift signal READF and A shift row activation signal ACTF is generated.

コマンドシフト回路１２２は、シフト読出し信号ＲＥＡＤＦを生成する回路１２２ａと、シフトロウ活性信号ＡＣＴＦを生成する回路１２２ｂとを含む。   The command shift circuit 122 includes a circuit 122a that generates a shift read signal READF and a circuit 122b that generates a shift row activation signal ACTF.

図３は、シフト読出し信号ＲＥＡＤＦを生成する回路１２２ａの構成を示す図である。なお、シフトロウ活性化信号ＡＣＴＦを生成する回路１２２ｂもこれと同様である。   FIG. 3 is a diagram showing a configuration of the circuit 122a that generates the shift read signal READF. The circuit 122b for generating the shift row activation signal ACTF is similar to this.

図３を参照して、リフレッシュ指令信号ＲＥＦＲを受ける反転論理積回路ＮＡＮＤ８１と、読出し信号ＲＥＡＤを受ける反転論理積回路ＮＡＮＤ８２とは、フリップフロップを構成する。インバータＩＶ８１は、リフレッシュ指令信号ＲＥＦＲを反転する。   Referring to FIG. 3, inverting AND circuit NAND81 receiving refresh command signal REFR and inverting AND circuit NAND82 receiving read signal READ form a flip-flop. Inverter IV81 inverts refresh command signal REFR.

インバータＩＶ８１の出力を受ける反転論理積回路ＮＡＮＤ８３と、読出し信号ＲＥＡＤを受ける反転論理積回路ＮＡＮＤ８４とは、フリップフロップを構成する。   The inverting AND circuit NAND83 that receives the output of the inverter IV81 and the inverting AND circuit NAND84 that receives the read signal READ constitute a flip-flop.

反転論理積回路ＮＡＮＤ８３の出力およびリセット信号ＺＰＯＲを受ける反転論理積回路ＮＡＮＤ８５と、反転論理積回路ＮＡＮＤ８２の出力および反転論理積回路ＮＡＮＤ８４の出力とを受ける反転論理積回路ＮＡＮＤ８６とは、フリップフロップを構成する。リセット信号ＺＰＯＲは、電源がオンにされると「Ｈ」に活性化される。   An inverting AND circuit NAND85 receiving the output of the inverting AND circuit NAND83 and the reset signal ZPOR, and an inverting AND circuit NAND86 receiving the output of the inverting AND circuit NAND82 and the output of the inverting AND circuit NAND84 constitute a flip-flop. To do. The reset signal ZPOR is activated to “H” when the power is turned on.

インバータＩＶ８２は、反転論理積回路ＮＡＮＤ８６の出力を受ける。インバータＩＶ８３は、インバータＩＶ８２の出力を受ける。反転論理和回路ＮＯＲ８１は、反転論理積回路ＮＡＮＤ８６の出力とインバータＩＶ８３の出力とを受ける。   Inverter IV82 receives the output of NAND circuit NAND86. Inverter IV83 receives the output of inverter IV82. The inverting OR circuit NOR81 receives the output of the inverting AND circuit NAND86 and the output of the inverter IV83.

反転論理積回路ＮＡＮＤ８７は、反転論理和回路ＮＯＲ８１の出力とインバータＩＶ８２の出力とを受ける。遅延回路ＤＬ８１は、反転論理積回路ＮＡＮＤ８７の出力を遅延させる。反転論理和回路ＮＯＲ８２は、インバータＩＶ８３の出力と遅延回路ＤＬ８１の出力とを受ける。遅延回路ＤＬ８２は、反転論理和回路ＮＯＲ８２の出力を遅延させる。   The inverting AND circuit NAND87 receives the output of the inverting OR circuit NOR81 and the output of the inverter IV82. The delay circuit DL81 delays the output of the inverting AND circuit NAND87. Inverting OR circuit NOR82 receives the output of inverter IV83 and the output of delay circuit DL81. The delay circuit DL82 delays the output of the inverting OR circuit NOR82.

反転論理積回路ＮＡＮＤ８８は、遅延回路ＤＬ８２の出力と反転論理和回路ＮＯＲ８１の出力とを受ける。遅延回路ＤＬ８３は、反転論理積回路ＮＡＮＤ８８の出力を遅延させる。反転論理積回路ＮＡＮＤ８９は、遅延回路ＤＬ８３の出力と反転論理和回路ＮＯＲ８１の出力とを受ける。   The inverting AND circuit NAND88 receives the output of the delay circuit DL82 and the output of the inverting OR circuit NOR81. The delay circuit DL83 delays the output of the inverting AND circuit NAND88. The inverting AND circuit NAND89 receives the output of the delay circuit DL83 and the output of the inverting OR circuit NOR81.

インバータＩＶ８４は、反転論理積回路ＮＡＮＤ８９の出力を受ける。インバータＩＶ８５は、インバータＩＶ８４の出力を受ける。反転論理積回路ＮＡＮＤ９０は、インバータＩＶ８５の出力と反転論理積回路ＮＡＮＤ８９の出力とを受ける。反転論理和回路ＮＯＲ８３は、反転論理積回路ＮＡＮＤ９０の出力とインバータＩＶ８４の出力とを受ける。インバータＩＶ８６は、反転論理和回路ＮＯＲ８３の出力を反転する。インバータＩＶ８７は、インバータＩＶ８６の出力を反転する。   Inverter IV84 receives the output of NAND circuit NAND89. Inverter IV85 receives the output of inverter IV84. The inverting AND circuit NAND90 receives the output of the inverter IV85 and the output of the inverting AND circuit NAND89. The inverting OR circuit NOR83 receives the output of the inverting AND circuit NAND90 and the output of the inverter IV84. Inverter IV86 inverts the output of inverting OR circuit NOR83. Inverter IV87 inverts the output of inverter IV86.

反転論理積回路ＮＡＮＤ９１は、反転論理和回路ＮＯＲ８３の出力とインバータＩＶ８７の出力とを受ける。反転論理和回路ＮＯＲ８４は、反転論理積回路ＮＡＮＤ９１の出力とインバータＩＶ８４の出力とを受ける。インバータＩＶ８８は、反転論理和回路ＮＯＲ８４の出力を反転する。反転論理和回路ＮＡＮＤ８５は、インバータＩＶ８４の出力とインバータＩＶ８８の出力とを受ける。インバータＩＶ８９は、反転論理和回路ＮＡＮＤ８５の出力を反転してシフト読出し信号ＲＥＡＤＦを出力する。   The inverting AND circuit NAND91 receives the output of the inverting OR circuit NOR83 and the output of the inverter IV87. The inverting OR circuit NOR84 receives the output of the inverting AND circuit NAND91 and the output of the inverter IV84. Inverter IV88 inverts the output of inverting OR circuit NOR84. Inverted OR circuit NAND85 receives the output of inverter IV84 and the output of inverter IV88. The inverter IV89 inverts the output of the inverting OR circuit NAND85 and outputs the shift read signal READF.

図４（ａ）は、リフレッシュ動作が行なわれていないときに生成された読出し信号ＲＥＡＤから生成されるシフト読出し信号ＲＥＡＤＦを表わす図である。   FIG. 4A shows a shift read signal READF generated from the read signal READ generated when the refresh operation is not performed.

同図に示すように、リフレッシュ動作が行なわれていないときには、リフレッシュ指令信号ＲＥＦＲは「Ｌ」レベルである。この場合、シフト読出し信号ＲＥＡＤＦが活性化されるタイミングは、読出し信号ＲＥＡＤが活性化されるタイミングとほほ同一である。   As shown in the figure, refresh command signal REFR is at "L" level when the refresh operation is not performed. In this case, the timing at which the shift read signal READF is activated is almost the same as the timing at which the read signal READ is activated.

図４（ｂ）は、リフレッシュ動作が行なわれているときに生成された読出し信号ＲＥＡＤから生成されるシフト読出し信号ＲＥＡＤＦを表す図である。   FIG. 4B shows a shift read signal READF generated from the read signal READ generated when the refresh operation is performed.

同図に示すように、リフレッシュ動作が行なわれているときには、リフレッシュ指令信号ＲＥＦＲは「Ｈ」レベルである。この場合、シフト読出し信号ＲＥＡＤＦが活性化されるタイミングは、リフレッシュ指令信号ＲＥＦＲの立ち下り、つまりリフレッシュの終了直後となる。   As shown in the figure, refresh command signal REFR is at “H” level when a refresh operation is being performed. In this case, the timing at which the shift read signal READF is activated is the fall of the refresh command signal REFR, that is, immediately after the end of the refresh.

再び、図１を参照して、ＷＡＩＴ制御回路１２５は、正常に動作する場合には、以下のようにしてＷＡＩＴ信号の活性化／非活性化を制御する。すなわち、ＷＡＩＴ制御回路１２５は、リフレッシュ指令信号ＲＥＦＲが活性化されていない時、つまりリフレッシュ制御回路１２６の制御によりリフレッシュ制御が行なわれていない時で、かつ外部チップイネーブル信号ＣＥが「Ｌ」に活性化されている時に、「Ｈ」レベルのシフト読出し信号ＲＥＡＤＦを受けると、ＷＡＩＴ信号を「Ｌ」レベルに活性化する。   Referring again to FIG. 1, WAIT control circuit 125 controls activation / deactivation of the WAIT signal as follows when it operates normally. That is, the WAIT control circuit 125 activates the external chip enable signal CE to “L” when the refresh command signal REFR is not activated, that is, when the refresh control is not performed by the control of the refresh control circuit 126. When the shift read signal READF at “H” level is received, the WAIT signal is activated to “L” level.

また、ＷＡＩＴ制御回路１２５は、リフレッシュ指令信号ＲＥＦＲが活性化されているとき、つまりリフレッシュ制御回路１２６の制御によりリフレッシュ制御が行なわれている時に、ＷＡＩＴ信号を「Ｌ」レベルに活性化する。また、ＷＡＩＴ制御回路１２５は、リフレッシュ指令信号ＲＥＦＲが非活性化される時、つまりリフレッシュ制御が終了する時に、「Ｈ」レベルのシフト読出信号ＲＥＡＤＦを受けると、ＷＡＩＴ信号のレベルを「Ｌ」に維持する。   The WAIT control circuit 125 activates the WAIT signal to “L” level when the refresh command signal REFR is activated, that is, when the refresh control is performed by the control of the refresh control circuit 126. When the WAIT control circuit 125 receives the “H” level shift read signal READF when the refresh command signal REFR is deactivated, that is, when the refresh control is finished, the WAIT control circuit 125 sets the level of the WAIT signal to “L”. maintain.

また、ＷＡＩＴ制御回路１２５は、シフト読出し信号ＲＥＡＤＦを受けたときのクロックＣＬＫを含むコマンドレイテンシＣＬの個数のクロックＣＬＫを受けた後、ＷＡＩＴ信号を「Ｈ」レベルに非活性化する。   Further, the WAIT control circuit 125 deactivates the WAIT signal to “H” level after receiving the clock CLK of the number of command latencies CL including the clock CLK when the shift read signal READF is received.

また、ＷＡＩＴ制御回路１２５は、外部チップイネーブル信号ＣＥが「Ｈ」に非活性化されたことに応じて、ＷＡＩＴ信号をＨｉ−Ｚにする。   The WAIT control circuit 125 sets the WAIT signal to Hi-Z in response to the external chip enable signal CE being deactivated to “H”.

入出力制御回路１２３は、シフトロウ活性化信号ＡＣＴＦの活性化に応じて、センスアンプ活性化信号ＳＥを活性化する。   Input / output control circuit 123 activates sense amplifier activation signal SE in response to activation of shift row activation signal ACTF.

また、入出力制御回路１２３は、シフト読出し信号ＲＥＡＤＦの活性化に応じて、コラムイネーブル信号ＣＤを活性化し、リード動作指示信号／ＲＥを活性化する。   The input / output control circuit 123 activates the column enable signal CD and activates the read operation instruction signal / RE in response to the activation of the shift read signal READF.

また、入出力制御回路１２３は、シフト読出し信号ＲＥＡＤＦを受けたときのクロックＣＬＫの含むコマンドレイテンシＣＬの個数のクロックＣＬＫを受けた後から、バーストレングスＢＬのクロック数の期間、出力イネーブル信号ＯＥを「Ｈ」レベルに活性化する。   Further, the input / output control circuit 123 receives the output enable signal OE for the period of the number of clocks of the burst length BL after receiving the number of clocks CLK of the command latency CL included in the clock CLK when the shift read signal READF is received. Activates to “H” level.

（第１の実施形態に係るテスト機能を有する同期式擬似ＳＲＡＭ２の構成）
図５は、第１の実施形態に係るテスト機能を有する同期式擬似ＳＲＡＭ２の構成を示す図である。 (Configuration of Synchronous Pseudo SRAM 2 having Test Function According to First Embodiment)
FIG. 5 is a diagram showing a configuration of the synchronous pseudo SRAM 2 having a test function according to the first embodiment.

図５の同期式擬似ＳＲＡＭ２が、図１の従来の同期式擬似ＳＲＡＭ１と相違する点は、図５の同期式擬似ＳＲＡＭ２が、図１の同期式擬似ＳＲＡＭ１には含まれないレベル判定回路１８０と、テスト結果判定回路１８５と、スイッチ１８３とを備える点と、図５の入出力バッファ２０４が図１の入出力バッファ１０４と相違する点である。   The synchronous pseudo SRAM 2 of FIG. 5 differs from the conventional synchronous pseudo SRAM 1 of FIG. 1 in that the synchronous pseudo SRAM 2 of FIG. 5 differs from the level determination circuit 180 that is not included in the synchronous pseudo SRAM 1 of FIG. The test result determination circuit 185 and the switch 183 are provided, and the input / output buffer 204 in FIG. 5 is different from the input / output buffer 104 in FIG.

スイッチ１８３は、テストモード信号ＴＭＯＤＥのレベルに応じて制御される。すなわち、スイッチ１８３は、通常時には、テストモード信号ＴＭＯＤＥが「Ｌ」となり、スイッチ１８３は、ＷＡＩＴ制御回路１２５とＷＡＩＴ出力端子とを接続する。この場合、ＷＡＩＴ信号がＷＡＩＴ出力端子から出力される。また、テスト時にはテストモード信号ＴＭＯＤＥが「Ｈ」となり、スイッチ１８３は、ＷＡＩＴ制御回路１２５とテスト結果判定回路１８５とを接続する。この場合、ＷＡＩＴ信号がＷＡＩＴ出力端子から出力されない。   The switch 183 is controlled according to the level of the test mode signal TMODE. That is, the switch 183 normally has the test mode signal TMODE “L”, and the switch 183 connects the WAIT control circuit 125 and the WAIT output terminal. In this case, the WAIT signal is output from the WAIT output terminal. Further, the test mode signal TMODE becomes “H” during the test, and the switch 183 connects the WAIT control circuit 125 and the test result determination circuit 185. In this case, the WAIT signal is not output from the WAIT output terminal.

レベル判定回路１８０は、たとえば、反転排他的論理和回路で構成されている。レベル判定回路１８０は、読出／書込回路１０５から出力された１６ビットのテストデータを受けて、いわゆるマルチビットテストの結果を表わすレベル判定信号ＥＯＲ１を出力する。すなわち、レベル判定回路１８０は、受けた１６ビットのテストデータのレベルがすべて同一のときには、「Ｈ」レベルのレベル判定信号ＥＯＲ１を出力し、１６ビットのテストデータのうち、他と同一のレベルでないものが存在するときには、「Ｌ」レベルのレベル判定信号ＥＯＲ１を出力する。   The level determination circuit 180 is composed of, for example, an inverted exclusive OR circuit. Level determination circuit 180 receives 16-bit test data output from read / write circuit 105, and outputs a level determination signal EOR1 representing the result of a so-called multi-bit test. That is, level determination circuit 180 outputs level determination signal EOR1 of “H” level when the levels of the received 16-bit test data are all the same, and is not the same level as the other of the 16-bit test data. When the signal exists, the level determination signal EOR1 of “L” level is output.

テスト結果判定回路１８５は、１６ビットのテストデータのレベルがすべて同一で、かつＷＡＩＴ信号が解除される（つまり、「Ｈ」レベルに非活性化される）タイミングとレベル判定信号ＥＯＲ１が変化するタイミングとの間にずれがない正常の動作であるか否かを判定し、判定の結果を表わすテスト結果信号ＴＲ１を出力する。以下、このテスト判定回路１８５の具体的な構成について詳説する。   The test result determination circuit 185 has the same level of 16-bit test data and the timing at which the WAIT signal is released (that is, deactivated to the “H” level) and the level determination signal EOR1 changes. It is determined whether or not the operation is normal without any difference between the two and the test result signal TR1 representing the determination result is output. Hereinafter, a specific configuration of the test determination circuit 185 will be described in detail.

図６は、テスト結果判定回路１８５の構成の一例を示す図である。   FIG. 6 is a diagram illustrating an example of the configuration of the test result determination circuit 185.

同図を参照して、テスト結果判定回路１８５は、遅延回路３０１と、インバータ３０２と、論理積回路３０３と、論理積回路３０４とを含む。   Referring to FIG. 9, test result determination circuit 185 includes a delay circuit 301, an inverter 302, an AND circuit 303, and an AND circuit 304.

遅延回路３０１は、クロックＣＬＫを所定の時間αだけ遅延させる。   The delay circuit 301 delays the clock CLK by a predetermined time α.

インバータ３０２は、遅延回路３０１の出力を判定する。   The inverter 302 determines the output of the delay circuit 301.

論理積回路３０３は、クロックＣＬＫとインバータ３０２の出力との論理積を出力する。つまり、論理積回路３０３は、クロックＣＬＫの立ち上がりに同期したワンショットパルスを生成する。   The AND circuit 303 outputs a logical product of the clock CLK and the output of the inverter 302. That is, the AND circuit 303 generates a one-shot pulse synchronized with the rising edge of the clock CLK.

論理積回路３０４は、論理積回路３０３から出力されるワンショットパルスと、ＷＡＩＴ信号と、レベル判定信号ＥＯＲ１との論理積を出力する。つまり、論理積回路３０４は、クロックＣＬＫに同期したタイミング（つまりクロックＣＬＫの立ち上がりを起点とした所定時間αの期間）において、ＷＡＩＴ信号のレベルが「Ｈ」、かつレベル判定信号ＥＯＲ１のレベルが「Ｈ」のときには、テスト結果が正常を表わす「Ｈ」レベルのテスト結果信号ＴＲ１（ワンショットパルス）を入出力バッファ２０４に出力する。   The AND circuit 304 outputs a logical product of the one-shot pulse output from the AND circuit 303, the WAIT signal, and the level determination signal EOR1. That is, the AND circuit 304 has a level of the WAIT signal of “H” and a level of the level determination signal EOR1 of “H” at the timing synchronized with the clock CLK (that is, the period of the predetermined time α starting from the rising of the clock CLK). When “H”, the test result signal TR 1 (one-shot pulse) of “H” level indicating that the test result is normal is output to the input / output buffer 204.

一方、論理積回路３０４は、上記の場合以外で、ＷＡＩＴ信号およびレベル判定信号ＥＯＲ１がＨｉ−ｚでないときには、テスト結果が異常を表わす「Ｌ」レベルのテスト結果信号ＴＲ１を入出力バッファ２０４に出力する。   On the other hand, the logical product circuit 304 outputs, to the input / output buffer 204, an “L” level test result signal TR1 indicating that the test result is abnormal when the WAIT signal and the level determination signal EOR1 are not Hi-z except in the above case. To do.

入出力バッファ２０４は、データ入出力端子ＤＱ０〜ＤＱ１５を通じて、外部のシステム側との間でデータの入出力を行なう。すなわち、入出力バッファ２０４は、入出力制御回路１２３から与えられる出力イネーブル信号ＯＥが「Ｈ」レベルに活性化されている場合に、読出／書込回路１０５から受けた各メモリセルＭＣからの読出しデータをデータ入出力端子ＤＱ０〜ＤＱ１５の対応する端子に出力する。また、入出力バッファ２０４は、出力イネーブル信号ＯＥが「Ｈ」レベルに活性化されている場合に、テスト結果判定回路１８５から受けたテスト結果信号ＴＲ１をデータ入出力端子ＤＱ０に出力する。   Input / output buffer 204 inputs / outputs data to / from the external system side through data input / output terminals DQ0 to DQ15. In other words, input / output buffer 204 reads from each memory cell MC received from read / write circuit 105 when output enable signal OE applied from input / output control circuit 123 is activated to “H” level. Data is output to corresponding terminals of data input / output terminals DQ0 to DQ15. Input / output buffer 204 outputs test result signal TR1 received from test result determination circuit 185 to data input / output terminal DQ0 when output enable signal OE is activated to "H" level.

（従来のテスト機能を有する同期式擬似ＳＲＡＭ１の動作の一例）
次に、従来の同期式擬似ＳＲＡＭ１の動作の一例として、リフレッシュが行なわれていない時に、外部からの制御信号によって読出し信号ＲＥＡＤが生成された場合の動作を説明する。 (Example of operation of conventional synchronous SRAM 1 having test function)
Next, as an example of the operation of the conventional synchronous pseudo SRAM 1, the operation when the read signal READ is generated by the control signal from the outside when no refresh is performed will be described.

図７は、従来の同期式擬似ＳＲＡＭ１の動作の一例を表わすタイミングチャートである。同図において、コマンドレイテンシＣＬ＝３とし、バーストレングスＢＬ＝２とする。   FIG. 7 is a timing chart showing an example of the operation of the conventional synchronous pseudo SRAM 1. In the figure, command latency CL = 3 and burst length BL = 2.

図７で示されるタイミングに先立って、コマンドデコーダ１２１は、外部からの制御信号を受け、それに基づきテストモード信号ＴＭＯＤＥを生成する。   Prior to the timing shown in FIG. 7, the command decoder 121 receives an external control signal and generates a test mode signal TMODE based on the control signal.

次に、メモリアレイへのテストデータの書込み処理が以下のようにして行なわれる。   Next, test data is written into the memory array as follows.

外部からデータ入出力端子ＤＱ０〜ＤＱ１５を通じて、１６ビットのテストデータが入出力バッファ１０４に入力される。このテストデータは、すべてのビットのレベルが同一である。   16-bit test data is input to the input / output buffer 104 from the outside through the data input / output terminals DQ0 to DQ15. In this test data, all bits have the same level.

ロウデコーダ１０２は、１個のワード線ＷＬを選択する。カラムデコーダ１０３は、１６個のビット線対ＢＬ，／ＢＬを選択する。これにより、選択されたワード線ＷＬと、選択された１６対のビット線対ＢＬ，／ＢＬの交点に位置する１６個のメモリセルＭＣが選択される。   The row decoder 102 selects one word line WL. The column decoder 103 selects 16 bit line pairs BL, / BL. As a result, 16 memory cells MC located at the intersections of the selected word line WL and the selected 16 pairs of bit lines BL, / BL are selected.

読出／書込回路１０５は、入出力バッファ１０４から１６ビットのテストデータを受けて、１６ビットのグローバル入出力線対ＧＰＩＯおよび選択された１６対のビット線対ＢＬ，／ＢＬを通じて、１６ビットのテストデータを選択された１６個のメモリセルＭＣに書込む。   The read / write circuit 105 receives 16-bit test data from the input / output buffer 104, and transmits 16-bit test data through the 16-bit global input / output line pair GPIO and the selected 16 bit line pairs BL, / BL. Test data is written into the selected 16 memory cells MC.

選択するワード線ＷＬおよび、ビット線対ＢＬ，／ＢＬを変えて、以上の処理を繰返することにより、ＤＲＡＭのすべてのメモリセルＭＣに同一のレベルを書込む。   By changing the selected word line WL and the bit line pair BL, / BL and repeating the above processing, the same level is written in all the memory cells MC of the DRAM.

次に、メモリアレイからのテストデータの読出し処理が以下のようにして行なわれる。ここで、メモリセルＭＣからのテストデータの読出しは、正しく行なわれるとする。すなわち、メモリセルＭＣから読出されたテストデータのレベルは、メモリセルＭＣに書込んだテストデータのレベルと同一のレベルとする。   Next, a process for reading test data from the memory array is performed as follows. Here, it is assumed that the test data is correctly read from the memory cell MC. That is, the level of test data read from memory cell MC is set to the same level as the level of test data written to memory cell MC.

図７を参照して、第０番目のクロックＣＬＫにおいて、コマンドデコーダ１２１は、外部からの制御信号を受け、それに基づきロウ活性化信号ＡＣＴおよび読出し信号ＲＥＡＤを生成する。   Referring to FIG. 7, at 0th clock CLK, command decoder 121 receives a control signal from the outside, and generates row activation signal ACT and read signal READ based on the control signal.

コマンドシフト回路１２２は、リフレッシュ指令信号ＲＥＦＲが「Ｌ」レベルの非活性なので、読出し信号ＲＥＡＤとほぼ同一のタイミングのシフト読出し信号ＲＥＡＤＦを生成し、ロウ活性化信号ＡＣＴとほぼ同一のタイミングのシフトロウ活性化信号ＡＣＴＦを生成する。   Since the refresh command signal REFR is inactive at the “L” level, the command shift circuit 122 generates the shift read signal READF at almost the same timing as the read signal READ, and shift row active at almost the same timing as the row activation signal ACT. Generate an activation signal ACTF.

ＷＡＩＴ制御回路１２５は、外部チップイネーブル信号ＣＥが「Ｌ」レベルに活性化されているときに、「Ｈ」レベルのシフト読出し信号ＲＥＡＤＦを受けると、ＷＡＩＴ信号を「Ｌ」レベルに活性化する。   The WAIT control circuit 125 activates the WAIT signal to the “L” level upon receiving the “H” level shift read signal READF while the external chip enable signal CE is activated to the “L” level.

次に、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミング（つまり、ＷＡＩＴ信号が解除されるタイミング）とメモリセルＭＣからのテストデータが出力されるタイミングとがずれない場合（図７の（１）に示す場合）と、ずれる場合（図７の（２）に示す場合）について説明する。   Next, when the timing at which the WAIT signal deactivated to the “H” level is output (that is, the timing at which the WAIT signal is released) does not deviate from the timing at which the test data from the memory cell MC is output ( A description will be given of a case (in the case shown in (1) in FIG. 7) and a case (in the case shown in (2) in FIG. 7).

（１） まず、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとメモリセルＭＣからのテストデータが出力されるタイミングのずれがない場合（図７の（１）に示す場合）について説明する。   (1) First, when there is no difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the test data from the memory cell MC is output (the case shown in FIG. 7 (1)) ).

ＷＡＩＴ制御回路１２５は、シフト読出し信号ＲＥＡＤＦを受けたタイミングである第０番目のクロックＣＬＫを含むコマンドレイテンシＣＬ（＝３）の個数のクロックＣＬＫを受けた後（つまり、第２番目のクロックＣＬＫを受けた後）、ＷＡＩＴ信号のレベルを「Ｈ」に非活性化する。   The WAIT control circuit 125 receives the number of clocks CLK (= 3) including the 0th clock CLK at the timing of receiving the shift read signal READF (that is, receives the second clock CLK). After receiving), the level of the WAIT signal is deactivated to “H”.

入出力制御回路１２３は、シフトロウ活性化信号ＡＣＴＦ、シフト読出し信号ＲＥＡＤＦの活性化に応じて、センスアンプ活性化信号ＳＥ、カラムデコーダ活性化信号ＣＤ、および読出し動作指示信号／ＲＥを活性化する。   Input / output control circuit 123 activates sense amplifier activation signal SE, column decoder activation signal CD, and read operation instruction signal / RE in response to activation of shift row activation signal ACTF and shift read signal READF.

また、入出力制御回路１２３は、シフト読出し信号ＲＥＡＤＦを受けたときの第０番目のクロックＣＬＫを含むコマンドレイテンシＣＬ（＝３）の個数のクロックＣＬＫを受けた後（つまり、第２番目のクロックＣＬＫを受けた後）から、バーストレングスＢＬ（＝２）のクロック数の期間（つまり、２個のクロックの期間）、出力イネーブル信号ＯＥを「Ｈ」レベルに活性化する。   Further, the input / output control circuit 123 receives the clock CLK of the command latency CL (= 3) including the 0th clock CLK when the shift read signal READF is received (that is, the second clock). After receiving CLK), the output enable signal OE is activated to the “H” level for the period of the number of clocks of the burst length BL (= 2) (that is, the period of two clocks).

ロウデコーダ１０２は、シフトロウ活性化信号ＡＣＴＦの活性化に応じて、１個のワード線ＷＬを選択する。   The row decoder 102 selects one word line WL according to the activation of the shift row activation signal ACTF.

次に、以下のようにして、バースト読出しの第０ビット目が行なわれる。   Next, the 0th bit of burst reading is performed as follows.

カラムデコーダ１０３は、カラムデコーダ活性化信号ＣＤの活性化に応じて、１６対のビット線対ＢＬ，／ＢＬを選択する。これにより、選択されたワード線ＷＬと、選択された１６対のビット線対ＢＬ，／ＢＬの交点に位置する１６個のメモリセルＭＣが選択される。   The column decoder 103 selects 16 bit line pairs BL, / BL in response to the activation of the column decoder activation signal CD. As a result, 16 memory cells MC located at the intersections of the selected word line WL and the selected 16 pairs of bit lines BL, / BL are selected.

読出／書込回路１０５は、読出し動作指示信号／ＲＥの活性化に応じて、選択された１６個のメモリセルＭＣのテストデータ（Ｄ０）を読出して、入出力バッファ１０４に出力する。入出力バッファ１０４は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、読出／書込回路１０５から受けた各メモリセルＭＣからのテストデータ（Ｄ０）をデータ入出力端子ＤＱ０〜ＤＱ１５の対応する端子に出力する。   Read / write circuit 105 reads test data (D0) of 16 selected memory cells MC in response to activation of read operation instruction signal / RE, and outputs it to input / output buffer 104. Input / output buffer 104 receives output enable signal OE activated to "H" level, and receives test data (D0) from each memory cell MC received from read / write circuit 105 as data input / output terminals DQ0-DQ0. Output to the corresponding terminal of DQ15.

次に、以下のようにバースト読出しの第１ビット目が行なわれる。   Next, the first bit of burst reading is performed as follows.

カラムデコーダ１０３は、カラムデコーダ活性化信号ＣＤの活性化に応じて、１６対のビット線対ＢＬ，／ＢＬを選択する。これにより、選択されたワード線ＷＬと、選択された１６対のビット線対ＢＬ，／ＢＬの交点に位置する１６個のメモリセルＭＣが選択される。   The column decoder 103 selects 16 bit line pairs BL, / BL in response to the activation of the column decoder activation signal CD. As a result, 16 memory cells MC located at the intersections of the selected word line WL and the selected 16 pairs of bit lines BL, / BL are selected.

読出／書込回路１０５は、読出し動作指示信号／ＲＥの活性化に応じて、選択された１６個のメモリセルＭＣのテストデータ（Ｄ１）を読出して、入出力バッファ１０４に出力する。   Read / write circuit 105 reads test data (D1) of 16 selected memory cells MC in response to activation of read operation instruction signal / RE, and outputs it to input / output buffer 104.

入出力バッファ１０４は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、読出／書込回路１０５から受けた各メモリセルＭＣからのテストデータ（Ｄ１）をデータ入出力端子ＤＱ０〜ＤＱ１５の対応する端子に出力する。   Input / output buffer 104 receives output enable signal OE activated to "H" level, and receives test data (D1) from each memory cell MC received from read / write circuit 105 as data input / output terminals DQ0-DQ0. Output to the corresponding terminal of DQ15.

外部のテスタは、ＷＡＩＴ出力端子を通じてＷＡＩＴ信号を受け、データ入出力端子ＤＱ０〜ＤＱ１５を通じてテストデータを受ける。もし、テスタに、ＷＡＩＴ信号が「Ｈ」に非活性化されたタイミングで、メモリセルＭＣからのテストデータ（Ｄ０，Ｄ１）と期待値とを比較する機能があれば、図７の（１）に示す場合には、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとメモリセルＭＣからのテストデータが出力されるタイミングのずれがなく、かつメモリセルＭＣからのテストデータと期待値とが同一であり、テスト結果が正常であることを検出することができる。しかし、テスタにはそのような機能がないため、テスト結果が正常であることを検出することができない。   The external tester receives the WAIT signal through the WAIT output terminal and the test data through the data input / output terminals DQ0 to DQ15. If the tester has a function of comparing the test data (D0, D1) from the memory cell MC with the expected value at the timing when the WAIT signal is deactivated to “H”, (1) in FIG. In this case, there is no difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the test data from the memory cell MC is output, and the test data from the memory cell MC It can be detected that the expected value is the same and the test result is normal. However, since the tester does not have such a function, it cannot detect that the test result is normal.

（２） 次に、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとメモリセルＭＣからのテストデータが出力されるタイミングとにずれがある場合（図７の（２）に示す場合）について説明する。   (2) Next, when there is a difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the test data from the memory cell MC is output (see (2) in FIG. 7). Will be described.

入出力制御回路１２３、ロウデコーダ１０２、カラムデコーダ１０３、読出／書込回路１０５、および入出力バッファ１０４は、上述の両者のタイミングにずれがない場合と同様に動作する。   The input / output control circuit 123, the row decoder 102, the column decoder 103, the read / write circuit 105, and the input / output buffer 104 operate in a manner similar to the case where there is no deviation in the timing of both.

ＷＡＩＴ制御回路１２５は、上述の両者のタイミングにずれがない場合とは異なり、異常動作する。つまり、ＷＡＩＴ制御回路１２５は、シフト読出し信号ＲＥＡＤＦを受けたタイミングである第０番目のクロックＣＬＫを含むコマンドレイテンシＣＬ（＝３）の個数のクロックＣＬＫを受けた後（つまり、第２番目のクロックＣＬＫを受けた後）ではなく、第２番目のクロックＣＬＫを受けた後よりも遅いタイミングで、ＷＡＩＴ信号のレベルを「Ｈ」に活性化する。   The WAIT control circuit 125 operates abnormally unlike the case where there is no deviation between the timings of the two. That is, the WAIT control circuit 125 receives the number of clocks CLK (= 3) including the 0th clock CLK that is the timing of receiving the shift read signal READF (that is, the second clock). The level of the WAIT signal is activated to “H” at a timing later than after receiving the second clock CLK, not after receiving CLK.

外部のテスタは、ＷＡＩＴ出力端子を通じてＷＡＩＴ信号を受け、データ入出力端子ＤＱ０〜ＤＱ１５を通じてテストデータを受ける。もし、テスタに、ＷＡＩＴ信号が「Ｈ」に非活性化されたタイミングで、メモリセルＭＣからのテストデータ（Ｄ０，Ｄ１）と期待値とを比較する機能があれば、図７の（２）に示す場合には、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとメモリセルＭＣからのテストデータが出力されるタイミングのずれがあり、テスト結果が異常であることを検出することができる。しかし、テストにはそのような機能がないため、テスト結果が異常であることを検出することができない。   The external tester receives the WAIT signal through the WAIT output terminal and the test data through the data input / output terminals DQ0 to DQ15. If the tester has a function of comparing the test data (D0, D1) from the memory cell MC with the expected value at the timing when the WAIT signal is deactivated to “H”, (2) in FIG. In this case, there is a difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the test data from the memory cell MC is output, and it is detected that the test result is abnormal. can do. However, since the test does not have such a function, it cannot be detected that the test result is abnormal.

（第１の実施形態に係るテスト機能を有する同期式擬似ＳＲＡＭ２の動作の一例）
次に、第１の実施形態に係る同期式擬似ＳＲＡＭ２の動作の一例として、リフレッシュが行なわれていない時に、外部からの制御信号によって読出し信号ＲＥＡＤが生成された場合の動作を説明する。 (Example of operation of synchronous pseudo SRAM 2 having test function according to first embodiment)
Next, as an example of the operation of the synchronous pseudo SRAM 2 according to the first embodiment, an operation when the read signal READ is generated by an external control signal when refresh is not performed will be described.

図８は、第１の実施形態に係る同期式擬似ＳＲＡＭ２の動作の一例を表わすタイミングチャートである。同図において、コマンドレイテンシＣＬ＝３とし、バーストレングスＢＬ＝２とする。   FIG. 8 is a timing chart showing an example of the operation of the synchronous pseudo SRAM 2 according to the first embodiment. In the figure, command latency CL = 3 and burst length BL = 2.

同図を参照して、図７のタイミングチャートに追加された点について説明する。   Points added to the timing chart of FIG. 7 will be described with reference to FIG.

（１） まず、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとメモリセルＭＣからのテストデータが出力されるタイミングとにずれがない場合（図８の（１）に示す場合）について説明する。   (1) First, when there is no difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the test data from the memory cell MC is output (shown in (1) of FIG. 8). Case).

スイッチ１８３は、テストモード信号ＴＭＯＤＥを受けて、ＷＡＩＴ制御回路１２５とテスト結果判定回路１８５とを接続する。   The switch 183 receives the test mode signal TMODE and connects the WAIT control circuit 125 and the test result determination circuit 185.

レベル判定回路１８０は、バースト読出しの第０ビット目につき読出／書込回路１０５から出力された１６ビットのテストデータ（Ｄ０）を受けて、１６ビットのテストデータのレベルがすべて同一であるので、「Ｈ」レベルのレベル判定信号ＥＯＲ１（Ｄ０′）を出力する。   The level determination circuit 180 receives the 16-bit test data (D0) output from the read / write circuit 105 for the 0th bit of the burst read, and the levels of the 16-bit test data are all the same. Outputs level determination signal EOR1 (D0 ') at "H" level.

テスト結果判定回路１８５は、第３番目のクロックＣＬＫの立ち上がりを起点とした所定時間αの期間に、ＷＡＩＴ信号が「Ｈ」レベル、かつレベル判定信号ＥＯＲ１が「Ｈ」レベルを示すので、テスト結果が正常であることを示す、レベルが「Ｈ」であるワンショットパルスのテスト結果信号ＴＲ１を入出力バッファ２０４に出力する。   The test result determination circuit 185 indicates that the WAIT signal is at the “H” level and the level determination signal EOR1 is at the “H” level during the predetermined time α starting from the rising edge of the third clock CLK. Is output to the input / output buffer 204 as a one-shot pulse test result signal TR1 indicating that the level is “H”.

入出力バッファ２０４は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、テスト結果判定回路１８５から受けたテスト結果信号ＴＲ１をデータ入出力端子ＤＱ０に出力する。   Input / output buffer 204 receives output enable signal OE activated to “H” level, and outputs test result signal TR 1 received from test result determination circuit 185 to data input / output terminal DQ 0.

次に、レベル判定回路１８０は、バースト読出しの第１ビット目につき読出／書込回路１０５から出力された１６ビットのテストデータ（Ｄ１）を受けて、１６ビットのテストデータのレベルがすべて同一であるので、「Ｈ」レベルのレベル判定信号ＥＯＲ１（Ｄ１′）を出力する。   Next, the level determination circuit 180 receives the 16-bit test data (D1) output from the read / write circuit 105 for the first bit of the burst read, and all the levels of the 16-bit test data are the same. Therefore, the level determination signal EOR1 (D1 ′) of “H” level is output.

テスト結果判定回路１８５は、第４番目のクロックＣＬＫの立ち上がりを起点とした所定時間αの期間に、ＷＡＩＴ信号が「Ｈ」レベル、かつレベル判定信号ＥＯＲ１が「Ｈ」レベルを示すので、テスト結果が正常であることを示す、レベルが「Ｈ」であるワンショットパルスのテスト結果信号ＴＲ１を入出力バッファ１０４に出力する。   Since the WAIT signal indicates the “H” level and the level determination signal EOR1 indicates the “H” level during the predetermined time α starting from the rising edge of the fourth clock CLK, the test result determination circuit 185 determines the test result. Is output to the input / output buffer 104 as a one-shot pulse test result signal TR1 indicating that the level is “H”.

入出力バッファ２０４は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、テスト結果判定回路１８５から受けたテスト結果信号ＴＲ１をデータ入出力端子ＤＱ０に出力する。   Input / output buffer 204 receives output enable signal OE activated to “H” level, and outputs test result signal TR 1 received from test result determination circuit 185 to data input / output terminal DQ 0.

以上のように、メモリセルＭＣからテストデータが正しく読出され、かつ「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとメモリセルＭＣからのテストデータが出力されるタイミングとにずれがない場合には、バーストレングスＢＬ（＝２）の個数分のテスト結果が正常であることを示す、レベルが「Ｈ」のワンショットパルスが出力される。したがって、テスタは、データ入出力端子ＤＱ０を通じてバーストレングスＢＬの個数の「Ｈ」レベルのワンショットパルスを受けることによって、バーストレングスＢＬの個数分のテスト結果が正常であると検出することができる。   As described above, there is a difference between the timing at which the test data is correctly read from the memory cell MC and the WAIT signal deactivated to the “H” level is output and the timing at which the test data from the memory cell MC is output. If there is no, one-shot pulse of level “H” indicating that the test results for the number of burst lengths BL (= 2) are normal is output. Therefore, the tester can detect that the test results for the number of burst lengths BL are normal by receiving the “H” level one-shot pulse for the number of burst lengths BL through the data input / output terminal DQ0.

（２） 次に、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとメモリセルＭＣからのテストデータが出力されるタイミングとにずれがある場合（図８の（２）に示す場合）について説明する。   (2) Next, when there is a difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the test data from the memory cell MC is output (see (2) in FIG. 8). Will be described.

スイッチ１８３は、テストモード信号ＴＭＯＤＥを受けて、ＷＡＩＴ制御回路１２５とテスト結果判定回路１８５とを接続する。   The switch 183 receives the test mode signal TMODE and connects the WAIT control circuit 125 and the test result determination circuit 185.

レベル判定回路１８０は、バースト読出しの第０ビット目につき読出／書込回路１０５から出力された１６ビットのテストデータ（Ｄ０）を受けて、１６ビットのテストデータのレベルがすべて同一であるので、「Ｈ」レベルのレベル判定信号ＥＯＲ１（Ｄ０′）を出力する。   The level determination circuit 180 receives the 16-bit test data (D0) output from the read / write circuit 105 for the 0th bit of the burst read, and the levels of the 16-bit test data are all the same. Outputs level determination signal EOR1 (D0 ') at "H" level.

テスト結果判定回路１８５は、第３番目のクロックＣＬＫの立ち上がりを起点とした所定時間αの期間に、ＷＡＩＴ信号が「Ｌ」レベル、かつレベル判定信号ＥＯＲ１が「Ｈ」レベルを示すので、テスト結果が異常であることを示す、レベルが「Ｌ」のテスト結果信号ＴＲ１を入出力バッファ２０４に出力する。   Since the WAIT signal indicates the “L” level and the level determination signal EOR1 indicates the “H” level during the predetermined time α starting from the rising edge of the third clock CLK, the test result determination circuit 185 determines the test result. Is output to the input / output buffer 204. The test result signal TR1 having the level “L” is output to the input / output buffer 204.

入出力バッファ２０４は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、テスト結果判定回路１８５から受けたテスト結果信号ＴＲ１をデータ入出力端子ＤＱ０に出力する。   Input / output buffer 204 receives output enable signal OE activated to “H” level, and outputs test result signal TR 1 received from test result determination circuit 185 to data input / output terminal DQ 0.

次に、レベル判定回路１８０は、バースト読出しの第１ビット目につき読出／書込回路１０５から出力された１６ビットのテストデータ（Ｄ１）を受けて、１６ビットのテストデータのレベルがすべて同一であるので、「Ｈ」レベルのレベル判定信号ＥＯＲ１（Ｄ１′）を出力する。   Next, the level determination circuit 180 receives the 16-bit test data (D1) output from the read / write circuit 105 for the first bit of the burst read, and all the levels of the 16-bit test data are the same. Therefore, the level determination signal EOR1 (D1 ′) of “H” level is output.

テスト結果判定回路１８５は、第４番目のクロックＣＬＫの立ち上がりを起点とした所定時間αの期間に、ＷＡＩＴ信号が「Ｈ」レベル、かつレベル判定信号ＥＯＲ１が「Ｈ」レベルを示すので、テスト結果が正常であることを示す、レベルが「Ｈ」であるワンショットパルスのテスト結果信号ＴＲ１を入出力バッファ２０４に出力する。   Since the WAIT signal indicates the “H” level and the level determination signal EOR1 indicates the “H” level during the predetermined time α starting from the rising edge of the fourth clock CLK, the test result determination circuit 185 determines the test result. Is output to the input / output buffer 204 as a one-shot pulse test result signal TR1 indicating that the level is “H”.

入出力バッファ２０４は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、テスト結果判定回路１８５から受けたテスト結果信号ＴＲ１をデータ入出力端子ＤＱ０に出力する。   Input / output buffer 204 receives output enable signal OE activated to “H” level, and outputs test result signal TR 1 received from test result determination circuit 185 to data input / output terminal DQ 0.

以上のように、データ入出力端子ＤＱ０を通じて外部に出力される「Ｈ」レベルのワンショットパルスは１個のみである。つまり、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとメモリセルＭＣからのテストデータが出力されるタイミングとにずれがある場合には、バーストレングスＢＬ（＝２）の個数分のテスト結果が正常であることを示す、レベルが「Ｈ」のワンショットパルスが出力されない。したがって、テスタは、データ入出力端子ＤＱ０を通じてバーストレングスＢＬの個数の「Ｈ」レベルのワンショットパルスを受けず、バーストレングスＢＬの個数分のいずれかのテストの結果が異常であると検出することができる。   As described above, only one “H” level one-shot pulse is output to the outside through the data input / output terminal DQ0. That is, if there is a difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the test data from the memory cell MC is output, the number of burst lengths BL (= 2). The one-shot pulse with the level “H” indicating that the test result of the minute is normal is not output. Therefore, the tester does not receive the “H” level one-shot pulse of the number of burst lengths BL through the data input / output terminal DQ0, and detects that the result of any test for the number of burst lengths BL is abnormal. Can do.

（従来のテスト機能を有する同期式擬似ＳＲＡＭ１の動作の別の例）
次に、従来の同期式擬似ＳＲＡＭ１の動作の別の例として、リフレッシュが行なわれている時に、外部からの制御信号によって読出し信号ＲＥＡＤが生成された場合の動作を説明する。 (Another example of operation of the synchronous pseudo SRAM 1 having a conventional test function)
Next, as another example of the operation of the conventional synchronous pseudo SRAM 1, an operation when a read signal READ is generated by a control signal from the outside when refreshing is performed will be described.

図９は、従来の同期式擬似ＳＲＡＭ１の動作の別の例を表わすタイミングチャートである。同図において、コマンドレイテンシＣＬ＝３とし、バーストレングスＢＬ＝２とする。   FIG. 9 is a timing chart showing another example of the operation of the conventional synchronous pseudo SRAM 1. In the figure, command latency CL = 3 and burst length BL = 2.

図７に示す場合と同様に、テストモード信号ＴＭＯＤＥの生成、およびメモリアレイへのテストデータの書込み処理が行なわれる。   Similarly to the case shown in FIG. 7, test mode signal TMODE is generated and test data is written into the memory array.

次に、メモリアレイからのテストデータの読出し処理が以下のようにして行なわれる。ここで、メモリセルＭＣからのテストデータの読出しは、正しく行なわれるとする。すなわち、メモリセルＭＣから読出されたテストデータのレベルは、メモリセルＭＣに書込んだテストデータのレベルと同一のレベルとする。   Next, a process for reading test data from the memory array is performed as follows. Here, it is assumed that the test data is correctly read from the memory cell MC. That is, the level of test data read from memory cell MC is set to the same level as the level of test data written to memory cell MC.

図９を参照して、第０番目のクロックＣＬＫにおいて、コマンドデコーダ１２１は、外部からの制御信号を受け、それに基づきロウ活性化信号ＡＣＴおよび読出し信号ＲＥＡＤを生成する。   Referring to FIG. 9, at the 0th clock CLK, command decoder 121 receives a control signal from the outside, and generates row activation signal ACT and read signal READ based on the control signal.

コマンドシフト回路１２２は、リフレッシュ指令信号ＲＥＦＲが「Ｈ」レベルに活性化されているので、リフレッシュ指令信号ＲＥＦＲの立ち下りのタイミングでシフト読出し信号ＲＥＡＤＦ、およびシフトロウ活性化信号ＡＣＴＦを生成する。   Since the refresh command signal REFR is activated to the “H” level, the command shift circuit 122 generates the shift read signal READF and the shift row activation signal ACTF at the falling timing of the refresh command signal REFR.

ＷＡＩＴ制御回路１２５は、リフレッシュ指令信号ＲＥＦＲが非活性化される時、つまりリフレッシュ制御が終了する時に、「Ｈ」レベルのシフト読出信号ＲＥＡＤＦを受けて、ＷＡＩＴ信号のレベルを「Ｌ」に維持する。   The WAIT control circuit 125 receives the “H” level shift read signal READF when the refresh command signal REFR is deactivated, that is, when the refresh control is finished, and maintains the level of the WAIT signal at “L”. .

次に、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミング（つまり、ＷＡＩＴ信号が解除されるタイミング）とメモリセルＭＣからのテストデータが出力されるタイミングとがずれない場合（図９の（１）に示す場合）と、ずれる場合（図９の（２）に示す場合）について説明する。   Next, when the timing at which the WAIT signal deactivated to the “H” level is output (that is, the timing at which the WAIT signal is released) does not deviate from the timing at which the test data from the memory cell MC is output ( A description will be given of a case (in the case shown in (1) in FIG. 9) and a case (in the case shown in (2) in FIG. 9).

（１） まず、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとメモリセルＭＣからのテストデータが出力されるタイミングのずれがない場合（図９の（１）に示す場合）について説明する。   (1) First, when there is no difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which test data is output from the memory cell MC (the case shown in (1) of FIG. 9) ).

ＷＡＩＴ制御回路１２５は、シフト読出し信号ＲＥＡＤＦを受けたタイミングである第２番目のクロックＣＬＫを含むコマンドレイテンシＣＬ（＝３）の個数のクロックＣＬＫを受けた後（つまり、第４番目のクロックＣＬＫを受けた後）、ＷＡＩＴ信号のレベルを「Ｈ」に非活性化する。   The WAIT control circuit 125 receives the number of clocks CLK (= 3) including the second clock CLK at the timing of receiving the shift read signal READF (that is, receives the fourth clock CLK). After receiving), the level of the WAIT signal is deactivated to “H”.

入出力制御回路１２３は、シフトロウ活性化信号ＡＣＴＦ、およびシフト読出し信号ＲＥＡＤＦの活性化に応じて、センスアンプ活性化信号ＳＥ、カラムデコーダ活性化信号ＣＤ、および読出し動作指示信号／ＲＥを活性化する。   Input / output control circuit 123 activates sense amplifier activation signal SE, column decoder activation signal CD, and read operation instruction signal / RE in response to activation of shift row activation signal ACTF and shift read signal READF. .

また、入出力制御回路１２３は、シフト読出し信号ＲＥＡＤＦを受けたときの第２番目のクロックＣＬＫを含むコマンドレイテンシＣＬ（＝３）の個数のクロックＣＬＫを受けた後（つまり、第４番目のクロックＣＬＫを受けた後）から、バーストレングスＢＬ（＝２）のクロック数の期間（つまり、２個のクロックの期間）、出力イネーブル信号ＯＥを「Ｈ」レベルに活性化する。   The input / output control circuit 123 receives the number of clocks CLK (= 3) including the second clock CLK when the shift read signal READF is received (that is, the fourth clock). After receiving CLK), the output enable signal OE is activated to the “H” level for the period of the number of clocks of the burst length BL (= 2) (that is, the period of two clocks).

ロウデコーダ１０２は、シフトロウ活性化信号ＡＣＴＦの活性化に応じて、１個のワード線ＷＬを選択する。   The row decoder 102 selects one word line WL according to the activation of the shift row activation signal ACTF.

次に、以下のようにバースト読出しの第０ビット目が行なわれる。   Next, the 0th bit of burst reading is performed as follows.

カラムデコーダ１０３は、カラムデコーダ活性化信号ＣＤの活性化に応じて、１６対のビット線対ＢＬ，／ＢＬを選択する。これにより、選択されたワード線ＷＬと、選択された１６対のビット線対ＢＬ，／ＢＬの交点に位置する１６個のメモリセルＭＣが選択される。   The column decoder 103 selects 16 bit line pairs BL, / BL in response to the activation of the column decoder activation signal CD. As a result, 16 memory cells MC located at the intersections of the selected word line WL and the selected 16 pairs of bit lines BL, / BL are selected.

読出／書込回路１０５は、読出し動作指示信号／ＲＥの活性化に応じて、選択された１６個のメモリセルＭＣのテストデータ（Ｄ０）を読出して、入出力バッファ１０４に出力する。   Read / write circuit 105 reads test data (D0) of 16 selected memory cells MC in response to activation of read operation instruction signal / RE, and outputs it to input / output buffer 104.

入出力バッファ１０４は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、読出／書込回路１０５から受けた各メモリセルＭＣからのテストデータ（Ｄ０）をデータ入出力端子ＤＱ０〜ＤＱ１５の対応する端子に出力する。   Input / output buffer 104 receives output enable signal OE activated to "H" level, and receives test data (D0) from each memory cell MC received from read / write circuit 105 as data input / output terminals DQ0-DQ0. Output to the corresponding terminal of DQ15.

次に、以下のようにバースト読出しの第１ビット目が行なわれる。   Next, the first bit of burst reading is performed as follows.

カラムデコーダ１０３は、カラムデコーダ活性化信号ＣＤの活性化に応じて、１６対のビット線対ＢＬ，／ＢＬを選択する。これにより、選択されたワード線ＷＬと、選択された１６対のビット線対ＢＬ，／ＢＬの交点に位置する１６個のメモリセルＭＣが選択される。   The column decoder 103 selects 16 bit line pairs BL, / BL in response to the activation of the column decoder activation signal CD. As a result, 16 memory cells MC located at the intersections of the selected word line WL and the selected 16 pairs of bit lines BL, / BL are selected.

読出／書込回路１０５は、読出し動作指示信号／ＲＥの活性化に応じて、選択された１６個のメモリセルＭＣのテストデータ（Ｄ１）を読出して、入出力バッファ１０４に出力する。   Read / write circuit 105 reads test data (D1) of 16 selected memory cells MC in response to activation of read operation instruction signal / RE, and outputs it to input / output buffer 104.

入出力バッファ１０４は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、読出／書込回路１０５から受けた各メモリセルＭＣからのテストデータ（Ｄ１）をデータ入出力端子ＤＱ０〜ＤＱ１５の対応する端子に出力する。   Input / output buffer 104 receives output enable signal OE activated to "H" level, and receives test data (D1) from each memory cell MC received from read / write circuit 105 as data input / output terminals DQ0-DQ0. Output to the corresponding terminal of DQ15.

外部のテスタは、ＷＡＩＴ出力端子を通じてＷＡＩＴ信号を受け、データ入出力端子ＤＱ０〜ＤＱ１５を通じてテストデータを受ける。もし、テスタに、ＷＡＩＴ信号が「Ｈ」に非活性化されたタイミングで、メモリセルＭＣからのテストデータ（Ｄ０，Ｄ１）と期待値とを比較する機能があれば、図９の（１）に示す場合には、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとメモリセルＭＣからのテストデータが出力されるタイミングのずれがなく、かつメモリセルＭＣからのテストデータと期待値とが同一であり、テスト結果が正常であることを検出することができる。しかし、テスタにはそのような機能がないため、テスト結果が正常であることを検出することができない。   The external tester receives the WAIT signal through the WAIT output terminal and the test data through the data input / output terminals DQ0 to DQ15. If the tester has a function of comparing the test data (D0, D1) from the memory cell MC with the expected value at the timing when the WAIT signal is deactivated to “H”, (1) in FIG. In this case, there is no difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the test data from the memory cell MC is output, and the test data from the memory cell MC It can be detected that the expected value is the same and the test result is normal. However, since the tester does not have such a function, it cannot detect that the test result is normal.

（２） 次に、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとメモリセルＭＣからのテストデータが出力されるタイミングとにずれがある場合（図９の（２）に示す場合）について説明する。   (2) Next, when there is a difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the test data from the memory cell MC is output (see (2) in FIG. 9). Will be described.

入出力制御回路１２３、ロウデコーダ１０２、カラムデコーダ１０３、読出／書込回路１０５、および入出力バッファ１０４は、上述の両者のタイミングにずれがない場合と同様に動作する。   The input / output control circuit 123, the row decoder 102, the column decoder 103, the read / write circuit 105, and the input / output buffer 104 operate in a manner similar to the case where there is no deviation in the timing of both.

ＷＡＩＴ制御回路１２５は、上述の両者のタイミングにずれがない場合とは異なり、異常動作する。つまり、ＷＡＩＴ制御回路１２５は、シフト読出し信号ＲＥＡＤＦを受けたタイミングである第２番目のクロックＣＬＫを含むコマンドレイテンシＣＬ（＝３）の個数のクロックＣＬＫを受けた後（つまり、第４番目のクロックＣＬＫを受けた後）ではなく、第４番目のクロックＣＬＫを受けた後よりも早いタイミングで、ＷＡＩＴ信号のレベルを「Ｈ」に活性化する。   The WAIT control circuit 125 operates abnormally unlike the case where there is no deviation between the timings of the two. That is, the WAIT control circuit 125 receives the number of clocks CLK (= 3) including the second clock CLK at the timing when the shift read signal READF is received (that is, the fourth clock). The level of the WAIT signal is activated to “H” at a timing earlier than after receiving the fourth clock CLK, not after receiving CLK.

外部のテスタは、ＷＡＩＴ出力端子を通じてＷＡＩＴ信号を受け、データ入出力端子ＤＱ０〜ＤＱ１５を通じてテストデータを受ける。もし、テスタに、ＷＡＩＴ信号が「Ｈ」に非活性化されたタイミングで、メモリセルＭＣからのテストデータ（Ｄ０，Ｄ１）と期待値とを比較する機能があれば、図９の（２）に示す場合には、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとメモリセルＭＣからのテストデータが出力されるタイミングのずれがあり、テスト結果が異常であることを検出することができる。しかし、テストにはそのような機能がないため、テスト結果が異常であることを検出することができない。   The external tester receives the WAIT signal through the WAIT output terminal and the test data through the data input / output terminals DQ0 to DQ15. If the tester has a function of comparing the test data (D0, D1) from the memory cell MC with the expected value at the timing when the WAIT signal is deactivated to “H”, (2) in FIG. In this case, there is a difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the test data from the memory cell MC is output, and it is detected that the test result is abnormal. can do. However, since the test does not have such a function, it cannot be detected that the test result is abnormal.

（第１の実施形態に係るテスト機能を有する同期式擬似ＳＲＡＭ２の動作の別の例）
次に、第１の実施形態に係る同期式擬似ＳＲＡＭ２の動作の別の例として、リフレッシュが行なわれている時に、外部からの制御信号によって読出し信号ＲＥＡＤが生成された場合の動作を説明する。 (Another example of the operation of the synchronous pseudo SRAM 2 having the test function according to the first embodiment)
Next, as another example of the operation of the synchronous pseudo SRAM 2 according to the first embodiment, an operation in the case where the read signal READ is generated by an external control signal when refreshing is performed will be described.

図１０は、第１の実施形態に係る同期式擬似ＳＲＡＭ２の動作の別の例を表わすタイミングチャートである。同図において、コマンドレイテンシＣＬ＝３とし、バーストレングスＢＬ＝２とする。   FIG. 10 is a timing chart showing another example of the operation of the synchronous pseudo SRAM 2 according to the first embodiment. In the figure, command latency CL = 3 and burst length BL = 2.

同図を参照して、図９のタイミングチャートに追加された点について説明する。   The points added to the timing chart of FIG. 9 will be described with reference to FIG.

（１） まず、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとメモリセルＭＣからのテストデータが出力されるタイミングとにずれがない場合（図１０の（１）に示す場合）について説明する。   (1) First, when there is no difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the test data from the memory cell MC is output (shown in (1) of FIG. 10) Case).

レベル判定回路１８０は、バースト読出しの第０ビット目につき読出／書込回路１０５から出力された１６ビットのテストデータ（Ｄ０）を受けて、１６ビットのテストデータのレベルがすべて同一であるので、「Ｈ」レベルのレベル判定信号ＥＯＲ１（Ｄ０′）を出力する。   The level determination circuit 180 receives the 16-bit test data (D0) output from the read / write circuit 105 for the 0th bit of the burst read, and the levels of the 16-bit test data are all the same. Outputs level determination signal EOR1 (D0 ') at "H" level.

テスト結果判定回路１８５は、第５番目のクロックＣＬＫの立ち上がりを起点とした所定時間αの期間に、ＷＡＩＴ信号が「Ｈ」レベル、かつレベル判定信号ＥＯＲ１が「Ｈ」レベルを示すので、テスト結果が正常であることを示す、レベルが「Ｈ」であるワンショットパルスのテスト結果信号ＴＲ１を入出力バッファ２０４に出力する。   The test result determination circuit 185 indicates that the WAIT signal is at the “H” level and the level determination signal EOR1 is at the “H” level during the predetermined time α starting from the rising edge of the fifth clock CLK. Is output to the input / output buffer 204 as a one-shot pulse test result signal TR1 indicating that the level is “H”.

入出力バッファ２０４は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、テスト結果判定回路１８５から受けたテスト結果信号ＴＲ１をデータ入出力端子ＤＱ０に出力する。   Input / output buffer 204 receives output enable signal OE activated to “H” level, and outputs test result signal TR 1 received from test result determination circuit 185 to data input / output terminal DQ 0.

次に、レベル判定回路１８０は、バースト読出しの第１ビット目につき読出／書込回路１０５から出力された１６ビットのテストデータ（Ｄ１）を受けて、１６ビットのテストデータのレベルがすべて同一であるので、「Ｈ」レベルのレベル判定信号ＥＯＲ１（Ｄ１′）を出力する。   Next, the level determination circuit 180 receives the 16-bit test data (D1) output from the read / write circuit 105 for the first bit of the burst read, and all the levels of the 16-bit test data are the same. Therefore, the level determination signal EOR1 (D1 ′) of “H” level is output.

テスト結果判定回路１８５は、第６番目のクロックＣＬＫの立ち上がりを起点とした所定時間αの期間に、ＷＡＩＴ信号が「Ｈ」レベル、かつレベル判定信号ＥＯＲ１が「Ｈ」レベルを示すので、テスト結果が正常であることを示す、レベルが「Ｈ」であるワンショットパルスのテスト結果信号ＴＲ１を入出力バッファ２０４に出力する。   The test result determination circuit 185 has the test result because the WAIT signal indicates the “H” level and the level determination signal EOR1 indicates the “H” level during the predetermined time α starting from the rising edge of the sixth clock CLK. Is output to the input / output buffer 204 as a one-shot pulse test result signal TR1 indicating that the level is “H”.

入出力バッファ２０４は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、テスト結果判定回路１８５から受けたテスト結果信号ＴＲ１をデータ入出力端子ＤＱ０に出力する。   Input / output buffer 204 receives output enable signal OE activated to “H” level, and outputs test result signal TR 1 received from test result determination circuit 185 to data input / output terminal DQ 0.

以上のように、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとメモリセルＭＣからのテストデータが出力されるタイミングとにずれがない場合には、バーストレングスＢＬ（＝２）の個数分のテスト結果が正常であることを示す、レベルが「Ｈ」のワンショットパルスが出力される。したがって、テスタは、データ入出力端子ＤＱ０を通じてバーストレングスＢＬの個数の「Ｈ」レベルのワンショットパルスを受けることによって、バーストレングスＢＬの個数分のテスト結果が正常であると検出することができる。   As described above, when there is no difference between the output timing of the WAIT signal deactivated to the “H” level and the output timing of the test data from the memory cell MC, the burst length BL (= 2) ), One-shot pulses of level “H” indicating that the test results are normal. Therefore, the tester can detect that the test results for the number of burst lengths BL are normal by receiving the “H” level one-shot pulse for the number of burst lengths BL through the data input / output terminal DQ0.

（２） 次に、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとメモリセルＭＣからのテストデータが出力されるタイミングとにずれがある場合（図１０の（２）に示す場合）について説明する。   (2) Next, when there is a difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the test data from the memory cell MC is output (see (2) in FIG. 10). Will be described.

レベル判定回路１８０は、バースト読出しの第０ビット目につき読出／書込回路１０５から出力された１６ビットのテストデータ（Ｄ０）を受けて、１６ビットのテストデータのレベルがすべて同一であるので、「Ｈ」レベルのレベル判定信号ＥＯＲ１（Ｄ０′）を出力する。   The level determination circuit 180 receives the 16-bit test data (D0) output from the read / write circuit 105 for the 0th bit of the burst read, and the levels of the 16-bit test data are all the same. Outputs level determination signal EOR1 (D0 ') at "H" level.

テスト結果判定回路１８５は、第５番目のクロックＣＬＫの立ち上がりを起点とした所定時間αの期間に、ＷＡＩＴ信号が「Ｈ」レベル、かつレベル判定信号ＥＯＲ１が「Ｈ」レベルを示すので、テスト結果が正常であることを示す、レベルが「Ｈ」であるワンショットパルスのテスト結果信号ＴＲ１を入出力バッファ２０４に出力する。   The test result determination circuit 185 indicates that the WAIT signal is at the “H” level and the level determination signal EOR1 is at the “H” level during the predetermined time α starting from the rising edge of the fifth clock CLK. Is output to the input / output buffer 204 as a one-shot pulse test result signal TR1 indicating that the level is “H”.

入出力バッファ２０４は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、テスト結果判定回路１８５から受けたテスト結果信号ＴＲ１をデータ入出力端子ＤＱ０に出力する。   Input / output buffer 204 receives output enable signal OE activated to “H” level, and outputs test result signal TR 1 received from test result determination circuit 185 to data input / output terminal DQ 0.

次に、レベル判定回路１８０は、バースト読出しの第１ビット目につき読出／書込回路１０５から出力された１６ビットのテストデータ（Ｄ１）を受けて、１６ビットのテストデータのレベルがすべて同一であるので、「Ｈ」レベルのレベル判定信号ＥＯＲ１（Ｄ１′）を出力する。   Next, the level determination circuit 180 receives the 16-bit test data (D1) output from the read / write circuit 105 for the first bit of the burst read, and all the levels of the 16-bit test data are the same. Therefore, the level determination signal EOR1 (D1 ′) of “H” level is output.

テスト結果判定回路１８５は、第４番目のクロックＣＬＫの立ち上がりを起点とした所定時間αの期間に、ＷＡＩＴ信号が「Ｌ」レベル、かつレベル判定信号ＥＯＲ１が「Ｈ」レベルを示すので、テスト結果が異常であることを示す、レベルが「Ｌ」のテスト結果信号ＴＲ１を入出力バッファ２０４に出力する。   Since the WAIT signal indicates the “L” level and the level determination signal EOR1 indicates the “H” level during the predetermined time α starting from the rising edge of the fourth clock CLK, the test result determination circuit 185 determines the test result. Is output to the input / output buffer 204. The test result signal TR1 having the level "L" indicating that the error is abnormal.

入出力バッファ２０４は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、テスト結果判定回路１８５から受けたテスト結果信号ＴＲ１をデータ入出力端子ＤＱ０に出力する。   Input / output buffer 204 receives output enable signal OE activated to “H” level, and outputs test result signal TR 1 received from test result determination circuit 185 to data input / output terminal DQ 0.

以上のように、データ入出力端子ＤＱ０を通じて外部に出力される「Ｈ」レベルのワンショットパルスは１個のみである。つまり、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとメモリセルＭＣからのテストデータが出力されるタイミングとにずれがある場合には、バーストレングスＢＬ（＝２）の個数分のテスト結果が正常であることを示す、レベルが「Ｈ」のワンショットパルスが出力されない。したがって、テスタは、データ入出力端子ＤＱ０を通じてバーストレングスＢＬの個数の「Ｈ」レベルのワンショットパルスを受けず、バーストレングスＢＬの個数分のいずれかのテストの結果が異常であると検出することができる。   As described above, only one “H” level one-shot pulse is output to the outside through the data input / output terminal DQ0. That is, if there is a difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the test data from the memory cell MC is output, the number of burst lengths BL (= 2). The one-shot pulse with the level “H” indicating that the test result of the minute is normal is not output. Therefore, the tester does not receive the “H” level one-shot pulse of the number of burst lengths BL through the data input / output terminal DQ0, and detects that the result of any test for the number of burst lengths BL is abnormal. Can do.

以上のように、第１の実施形態に係るテスト機能を有する同期式擬似ＳＲＡＭ２によれば、メモリセルから読出されたデータが正しく、かつメモリセルからデータが読み出されて外部に出力されるタイミングとＷＡＩＴ信号が解除されるタイミングとの間にずれがないかどうかのテストを行なうことができる。   As described above, according to the synchronous pseudo SRAM 2 having the test function according to the first embodiment, the data read from the memory cell is correct, and the timing at which the data is read from the memory cell and output to the outside And the timing at which the WAIT signal is released can be tested for any deviation.

［第２の実施形態］
本実施の形態は、それぞれのワード線が異なる複数のサブアレイのメモリセルに共通のデータを書込み、これらのメモリセルから読出されるデータを読出すテストを行なう機能を有する同期式擬似ＳＲＡＭに関する。 [Second Embodiment]
The present embodiment relates to a synchronous pseudo SRAM having a function of writing common data to memory cells of a plurality of subarrays having different word lines and performing a test of reading data read from these memory cells.

（従来のテスト機能を有する同期式擬似ＳＲＡＭ３の構成）
図１１は、従来の同期式擬似ＳＲＡＭ３の構成を示す図である。図１１の同期式擬似ＳＲＡＭ３が、図１の従来の同期式擬似ＳＲＡＭ１と相違する点は以下である。 (Configuration of Synchronous Pseudo SRAM 3 with Conventional Test Function)
FIG. 11 is a diagram showing a configuration of a conventional synchronous pseudo SRAM 3. The synchronous pseudo SRAM 3 of FIG. 11 is different from the conventional synchronous pseudo SRAM 1 of FIG. 1 as follows.

図１１の同期式擬似ＳＲＡＭ３は、図１の同期式擬似ＳＲＡＭ１には含まれないレベル判定回路２４０を備える。また、図１１の同期式擬似ＳＲＡＭ３は、ＤＲＡＭセルメモリサブアレイ＋周辺回路群１０１ａ，１０１ｂを含み、それぞれに対応して、カラムデコーダ１０３ａ，１０３ｂと、読出／書込回路１０５ａ，１０５ｂを備える。また、図１１の同期式擬似ＳＲＡＭ３のロウデコーダ２０２、入出力バッファ２４１は、図１の同期式擬似ＳＲＡＭ１のロウデコーダ１０２、入出力バッファ１０４と相違する。   The synchronous pseudo SRAM 3 of FIG. 11 includes a level determination circuit 240 that is not included in the synchronous pseudo SRAM 1 of FIG. The synchronous pseudo SRAM 3 of FIG. 11 includes a DRAM cell memory subarray + peripheral circuit group 101a, 101b, and includes column decoders 103a, 103b and read / write circuits 105a, 105b, respectively. Further, the row decoder 202 and the input / output buffer 241 of the synchronous pseudo SRAM 3 of FIG. 11 are different from the row decoder 102 and the input / output buffer 104 of the synchronous pseudo SRAM 1 of FIG.

ロウデコーダ２０２は、ＤＲＡＭセルメモリサブアレイ＋周辺回路群１０１ａ内のメモリサブアレイ（以下、メモリサブアレイａとする）に配置された１個のワード線ＷＬ、およびＤＲＡＭセルメモリサブアレイ＋周辺回路群１０１ｂ内のメモリサブアレイ（以下、メモリサブアレイｂとする）に配置された１個のワード線を選択し、選択したワード線ＷＬを活性化し、それらのワード線ＷＬに対応する複数のメモリセルＭＣを活性化させる。   The row decoder 202 includes one word line WL arranged in the DRAM cell memory subarray + memory subarray in the peripheral circuit group 101a (hereinafter referred to as memory subarray a), and the DRAM cell memory subarray + peripheral circuit group 101b. One word line arranged in a memory sub-array (hereinafter referred to as memory sub-array b) is selected, the selected word line WL is activated, and a plurality of memory cells MC corresponding to those word lines WL are activated. .

レベル判定回路２４０は、たとえば、反転排他的論理和回路で構成されている。レベル判定回路２４０は、読出／書込回路１０５ａから出力された１６ビットのテストデータと、読出／書込回路１０５ｂから出力された１６ビットのテストデータとを受けて、いわゆるマルチビットテストの結果を表わすレベル判定信号ＥＯＲ２を出力する。すなわち、レベル判定回路２４０は、受けた３２ビットのテストデータのレベルがすべて同一のときには、「Ｈ」レベルのレベル判定信号ＥＯＲ２を出力し、３２ビットのテストデータのうち、他と同一のレベルでないものが存在するときには、「Ｌ」レベルのレベル判定信号ＥＯＲ２を出力する。   The level determination circuit 240 is composed of, for example, an inverted exclusive OR circuit. Level determination circuit 240 receives the 16-bit test data output from read / write circuit 105a and the 16-bit test data output from read / write circuit 105b, and outputs the result of a so-called multi-bit test. A level determination signal EOR2 is output. That is, level determination circuit 240 outputs “H” level determination signal EOR2 when the levels of the received 32-bit test data are all the same, and is not the same level as the other of the 32-bit test data. When the signal exists, the level determination signal EOR2 of “L” level is output.

入出力バッファ２４１は、データ入出力端子ＤＱ０〜ＤＱ１５を通じて、外部のシステム側との間でデータの入出力を行なう。すなわち、入出力バッファ２４１は、入出力制御回路１２３から与えられる出力イネーブル信号ＯＥが「Ｈ」レベルに活性化されている場合に、読出／書込回路１０５ａ，１０５ｂから受けた各メモリセルＭＣからの読出しデータをデータ入出力端子ＤＱ０〜ＤＱ１５の対応する端子に出力する。また、入出力バッファ２４１は、出力イネーブル信号ＯＥが「Ｈ」レベルに活性化されている場合に、レベル判定回路２４０から受けたレベル判定信号ＥＯＲ２をデータ入出力端子ＤＱ０に出力する。   The input / output buffer 241 inputs / outputs data to / from the external system side through the data input / output terminals DQ0 to DQ15. In other words, input / output buffer 241 receives from each memory cell MC received from read / write circuits 105a and 105b when output enable signal OE applied from input / output control circuit 123 is activated to "H" level. Are output to corresponding terminals of the data input / output terminals DQ0 to DQ15. Input / output buffer 241 outputs level determination signal EOR2 received from level determination circuit 240 to data input / output terminal DQ0 when output enable signal OE is activated to "H" level.

（第２の実施形態に係るテスト機能を有する同期式擬似ＳＲＡＭ４の構成）
図１２は、第２の実施形態に係る同期式擬似ＳＲＡＭ４の構成を示す図である。 (Configuration of Synchronous Pseudo SRAM 4 having Test Function According to Second Embodiment)
FIG. 12 is a diagram showing a configuration of the synchronous pseudo SRAM 4 according to the second embodiment.

図１２の同期式擬似ＳＲＡＭ４が、図１１の従来の同期式擬似ＳＲＡＭ３と相違する点は、図１２の同期式擬似ＳＲＡＭ４が、図１１の同期式擬似ＳＲＡＭ３には含まれない、テスト結果判定回路２５１と、スイッチ２５２とを備える点と、図１２の入出力バッファ２４２が図１１の入出力バッファ２４１と相違する点である。   The synchronous pseudo SRAM 4 of FIG. 12 differs from the conventional synchronous pseudo SRAM 3 of FIG. 11 in that the synchronous pseudo SRAM 4 of FIG. 12 is not included in the synchronous pseudo SRAM 3 of FIG. 251 and a switch 252, and the input / output buffer 242 in FIG. 12 is different from the input / output buffer 241 in FIG. 11.

スイッチ２５２は、テストモード信号ＴＭＯＤＥのレベルに応じて制御される。すなわち、通常時には、テストモード信号ＴＭＯＤＥが「Ｌ」となり、スイッチ２５２は、ＷＡＩＴ制御回路１２５とＷＡＩＴ出力端子とを接続する。この場合、ＷＡＩＴ信号がＷＡＩＴ出力端子から出力される。また、テスト時にはテストモード信号ＴＭＯＤＥが「Ｈ」となり、スイッチ２５２は、ＷＡＩＴ制御回路１２５とテスト結果判定回路２５１とを接続する。この場合、ＷＡＩＴ信号がＷＡＩＴ出力端子から出力されない。   The switch 252 is controlled according to the level of the test mode signal TMODE. That is, in the normal state, the test mode signal TMODE becomes “L”, and the switch 252 connects the WAIT control circuit 125 and the WAIT output terminal. In this case, the WAIT signal is output from the WAIT output terminal. Further, during the test, the test mode signal TMODE becomes “H”, and the switch 252 connects the WAIT control circuit 125 and the test result determination circuit 251. In this case, the WAIT signal is not output from the WAIT output terminal.

テスト結果判定回路２５１は、３２ビットのテストデータのレベルがすべて同一で、かつＷＡＩＴ信号が解除される（つまり、「Ｈ」レベルに非活性化される）タイミングとレベル判定信号ＥＯＲ２が変化するタイミングとの間にずれがない正常の動作であるか否かを判定し、判定の結果を表わすテスト結果信号ＴＲ２を出力する。以下、このテスト判定回路２５１の具体的な構成について詳説する。   The test result determination circuit 251 has the same level of 32-bit test data, and the timing at which the WAIT signal is released (that is, deactivated to the “H” level) and the level determination signal EOR2 changes. It is determined whether or not the operation is normal with no difference between the two and the test result signal TR2 representing the determination result is output. Hereinafter, a specific configuration of the test determination circuit 251 will be described in detail.

図１３は、テスト結果判定回路２５１の構成の一例を示す図である。   FIG. 13 is a diagram illustrating an example of the configuration of the test result determination circuit 251.

同図を参照して、テスト結果判定回路２５１は、遅延回路３１１と、インバータ３１２と、論理積回路３１３と、論理積回路３１４とを含む。   Referring to FIG. 8, test result determination circuit 251 includes a delay circuit 311, an inverter 312, an AND circuit 313, and an AND circuit 314.

遅延回路３１１は、クロックＣＬＫを所定の時間αだけ遅延させる。   The delay circuit 311 delays the clock CLK by a predetermined time α.

インバータ３１２は、遅延回路３１１の出力を反転する。   The inverter 312 inverts the output of the delay circuit 311.

論理積回路３１３は、クロックＣＬＫとインバータ３１２の出力との論理積を出力する。つまり、論理積回路３１３は、クロックＣＬＫの立ち上がりに同期したワンショットパルスを生成する。   The AND circuit 313 outputs a logical product of the clock CLK and the output of the inverter 312. That is, the AND circuit 313 generates a one-shot pulse synchronized with the rising edge of the clock CLK.

論理積回路３１４は、論理積回路３１３から出力されるワンショットパルスと、ＷＡＩＴ信号と、レベル判定信号ＥＯＲ２との論理積を出力する。つまり、論理積回路３１４は、クロックＣＬＫに同期したタイミング（つまりクロックＣＬＫの立ち上がりを起点とした所定時間αの期間）において、ＷＡＩＴ信号のレベルが「Ｈ」、かつレベル判定信号ＥＯＲ２のレベルが「Ｈ」のときには、テスト結果が正常を表わす「Ｈ」レベルのテスト結果信号ＴＲ２（ワンショットパルス）を入出力バッファ２４２に出力する。   The AND circuit 314 outputs a logical product of the one-shot pulse output from the AND circuit 313, the WAIT signal, and the level determination signal EOR2. In other words, the logical product circuit 314 has the level of the WAIT signal “H” and the level of the level determination signal EOR2 “at” at the timing synchronized with the clock CLK (that is, the period of the predetermined time α starting from the rising edge of the clock CLK). When “H”, the test result signal TR 2 (one-shot pulse) of “H” level indicating that the test result is normal is output to the input / output buffer 242.

一方、論理積回路３１４は、上記の場合以外で、ＷＡＩＴ信号およびレベル判定信号ＥＯＲ２がＨｉ−ｚでないときには、テスト結果が異常を表わす「Ｌ」レベルのテスト結果信号ＴＲ２を入出力バッファ２４２に出力する。   On the other hand, the logical product circuit 314 outputs the test result signal TR2 of “L” level indicating that the test result is abnormal to the input / output buffer 242 when the WAIT signal and the level determination signal EOR2 are not Hi-z except in the above case. To do.

入出力バッファ２４２は、データ入出力端子ＤＱ０〜ＤＱ１５を通じて、外部のシステム側との間でデータの入出力を行なう。すなわち、入出力バッファ２４２は、入出力制御回路１２３から与えられる出力イネーブル信号ＯＥが「Ｈ」レベルに活性化されている場合に、読出／書込回路１０５ａ，１０５ｂから受けた各メモリセルＭＣからの読出しデータをデータ入出力端子ＤＱ０〜ＤＱ１５の対応する端子に出力する。また、入出力バッファ２４２は、出力イネーブル信号ＯＥが「Ｈ」レベルに活性化されている場合に、テスト結果判定回路２５１から受けたテスト結果信号ＴＲ２をデータ入出力端子ＤＱ０に出力する。   Input / output buffer 242 inputs / outputs data to / from the external system side through data input / output terminals DQ0 to DQ15. In other words, input / output buffer 242 receives from each memory cell MC received from read / write circuits 105a and 105b when output enable signal OE applied from input / output control circuit 123 is activated to "H" level. Are output to corresponding terminals of the data input / output terminals DQ0 to DQ15. Input / output buffer 242 outputs test result signal TR2 received from test result determination circuit 251 to data input / output terminal DQ0 when output enable signal OE is activated to "H" level.

（従来のテスト機能を有する同期式擬似ＳＲＡＭ３の動作の一例）
次に、従来の同期式擬似ＳＲＡＭ３の動作の一例として、リフレッシュが行なわれていない時に、外部からの制御信号によって読出し信号ＲＥＡＤが生成された場合の動作を説明する。 (Example of operation of synchronous pseudo SRAM 3 having conventional test function)
Next, as an example of the operation of the conventional synchronous pseudo SRAM 3, an operation when the read signal READ is generated by an external control signal when refresh is not performed will be described.

図１４は、従来の同期式擬似ＳＲＡＭ３の動作の一例を表わすタイミングチャートである。同図において、コマンドレイテンシＣＬ＝３とし、バーストレングスＢＬ＝２とする。   FIG. 14 is a timing chart showing an example of the operation of the conventional synchronous pseudo SRAM 3. In the figure, command latency CL = 3 and burst length BL = 2.

図１４で示されるタイミングに先立って、コマンドデコーダ１２１は、外部からの制御信号を受け、それに基づきテストモード信号ＴＭＯＤＥを生成する。   Prior to the timing shown in FIG. 14, the command decoder 121 receives an external control signal and generates a test mode signal TMODE based on the control signal.

次に、メモリアレイへのテストデータの書込み処理が以下のようにして行なわれる。   Next, test data is written into the memory array as follows.

外部からデータ入出力端子ＤＱ０〜ＤＱ１５を通じて、１６ビットのテストデータが入出力バッファ１０４に入力される。このテストデータは、すべてのビットのレベルが同一である。   16-bit test data is input to the input / output buffer 104 from the outside through the data input / output terminals DQ0 to DQ15. In this test data, all bits have the same level.

ロウデコーダ２０２は、メモリサブアレイａに配置された１個のワード線ＷＬ、およびメモリサブアレイｂに配置された１個のワード線を選択する。カラムデコーダ１０３ａは、メモリサブアレイａに配置された１６個のビット線対ＢＬ，／ＢＬを選択し、カラムデコーダ１０３ｎは、メモリサブアレイｂに配置された１６個のビット線対ＢＬ，／ＢＬを選択する。これにより、選択されたワード線ＷＬと、選択された３２対のビット線対ＢＬ，／ＢＬの交点に位置する３２個のメモリセルＭＣが選択される。   The row decoder 202 selects one word line WL arranged in the memory subarray a and one word line arranged in the memory subarray b. The column decoder 103a selects 16 bit line pairs BL and / BL arranged in the memory subarray a, and the column decoder 103n selects 16 bit line pairs BL and / BL arranged in the memory subarray b. To do. As a result, 32 memory cells MC located at the intersections of the selected word line WL and the selected 32 pairs of bit lines BL, / BL are selected.

読出／書込回路１０５ａは、入出力バッファ２４１から１６ビットのテストデータを受けて、１６ビットのグローバル入出力線対ＧＰＩＯおよび選択された１６対のビット線対ＢＬ，／ＢＬを通じて、１６ビットのテストデータをメモリサブアレイａ内の選択された１６個のメモリセルＭＣに書込む。また、読出／書込回路１０５ｂは、入出力バッファ２４１から１６ビットのテストデータを受けて、１６ビットのグローバル入出力線対ＧＰＩＯおよび選択された１６対のビット線対ＢＬ，／ＢＬを通じて、１６ビットのテストデータをメモリサブアレイｂ内の選択された１６個のメモリセルＭＣに書込む。   Read / write circuit 105a receives 16-bit test data from input / output buffer 241 and transmits 16-bit test data through 16-bit global input / output line pair GPIO and 16 selected bit line pairs BL, / BL. Test data is written into 16 selected memory cells MC in the memory sub-array a. The read / write circuit 105b receives 16-bit test data from the input / output buffer 241, and passes through the 16-bit global input / output line pair GPIO and the selected 16 bit line pairs BL, / BL to 16 Bit test data is written into 16 selected memory cells MC in the memory sub-array b.

選択するワード線ＷＬおよび、ビット線対ＢＬ，／ＢＬを変えて、以上の処理を繰返することにより、ＤＲＡＭのすべてのメモリセルＭＣに同一のレベルを書込む。   By changing the selected word line WL and the bit line pair BL, / BL and repeating the above processing, the same level is written in all the memory cells MC of the DRAM.

次に、メモリアレイからのテストデータの読出し処理が以下のようにして行なわれる。ここで、メモリセルＭＣからのテストデータの読出しは、正しく行なわれるとする。すなわち、メモリセルＭＣから読出されたテストデータのレベルは、メモリセルＭＣに書込んだテストデータのレベルと同一のレベルとする。   Next, a process for reading test data from the memory array is performed as follows. Here, it is assumed that the test data is correctly read from the memory cell MC. That is, the level of test data read from memory cell MC is set to the same level as the level of test data written to memory cell MC.

図１４を参照して、第０番目のクロックＣＬＫにおいて、コマンドデコーダ１２１は、外部からの制御信号を受け、それに基づきロウ活性化信号ＡＣＴおよび読出し信号ＲＥＡＤを生成する。   Referring to FIG. 14, at 0th clock CLK, command decoder 121 receives a control signal from the outside, and generates row activation signal ACT and read signal READ based on the control signal.

コマンドシフト回路１２２は、リフレッシュ指令信号ＲＥＦＲが「Ｌ」レベルの非活性なので、読出し信号ＲＥＡＤとほぼ同一のタイミングのシフト読出し信号ＲＥＡＤＦを生成し、ロウ活性化信号ＡＣＴとほぼ同一のタイミングのシフトロウ活性化信号ＡＣＴＦを生成する。   Since the refresh command signal REFR is inactive at the “L” level, the command shift circuit 122 generates the shift read signal READF at almost the same timing as the read signal READ, and shift row active at almost the same timing as the row activation signal ACT. Generate an activation signal ACTF.

ＷＡＩＴ制御回路１２５は、外部チップイネーブル信号ＣＥが「Ｌ」レベルに活性化されているときに、「Ｈ」レベルのシフト読出し信号ＲＥＡＤＦを受けると、ＷＡＩＴ信号を「Ｌ」レベルに活性化する。   The WAIT control circuit 125 activates the WAIT signal to the “L” level upon receiving the “H” level shift read signal READF while the external chip enable signal CE is activated to the “L” level.

次に、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミング（つまり、ＷＡＩＴ信号が解除されるタイミング）とマルチビットテストの結果を表わすレベル判定信号ＥＯＲ２が出力されるタイミングとがずれない場合（図１４の（１）に示す場合）と、ずれる場合（図１４の（２）に示す場合）について説明する。   Next, the timing at which the WAIT signal deactivated to the “H” level is output (that is, the timing at which the WAIT signal is released) and the timing at which the level determination signal EOR2 representing the result of the multi-bit test is output. A case where there is no deviation (in the case shown in (1) in FIG. 14) and a case where there is a deviation (in the case shown in (2) in FIG. 14) will be described.

（１） まず、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号ＥＯＲ２が出力されるタイミングのずれがない場合（図１４の（１）に示す場合）について説明する。   (1) First, when there is no difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the level determination signal EOR2 representing the result of the multi-bit test is output ((1 in FIG. 14) ) Will be described.

ＷＡＩＴ制御回路１２５は、シフト読出し信号ＲＥＡＤＦを受けたタイミングである第０番目のクロックＣＬＫを含むコマンドレイテンシＣＬ（＝３）の個数のクロックＣＬＫを受けた後（つまり、第２番目のクロックＣＬＫを受けた後）、ＷＡＩＴ信号のレベルを「Ｈ」に非活性化する。   The WAIT control circuit 125 receives the number of clocks CLK (= 3) including the 0th clock CLK at the timing of receiving the shift read signal READF (that is, receives the second clock CLK). After receiving), the level of the WAIT signal is deactivated to “H”.

入出力制御回路１２３は、シフトロウ活性化信号ＡＣＴＦ、およびシフト読出し信号ＲＥＡＤＦの活性化に応じて、センスアンプ活性化信号ＳＥ、カラムデコーダ活性化信号ＣＤ、および読出し動作指示信号／ＲＥを活性化する。   Input / output control circuit 123 activates sense amplifier activation signal SE, column decoder activation signal CD, and read operation instruction signal / RE in response to activation of shift row activation signal ACTF and shift read signal READF. .

また、入出力制御回路１２３は、シフト読出し信号ＲＥＡＤＦを受けたときの第０番目のクロックＣＬＫを含むコマンドレイテンシＣＬ（＝３）の個数のクロックＣＬＫを受けた後（つまり、第２番目のクロックＣＬＫを受けた後）から、バーストレングスＢＬ（＝２）のクロック数の期間（つまり、２個のクロックの期間）、出力イネーブル信号ＯＥを「Ｈ」レベルに活性化する。   Further, the input / output control circuit 123 receives the clock CLK of the command latency CL (= 3) including the 0th clock CLK when the shift read signal READF is received (that is, the second clock). After receiving CLK), the output enable signal OE is activated to the “H” level for the period of the number of clocks of the burst length BL (= 2) (that is, the period of two clocks).

ロウデコーダ２０２は、シフトロウ活性化信号ＡＣＴＦの活性化に応じて、メモリサブアレイａに配置された１個のワード線ＷＬと、メモリサブアレイｂに配置された１個のワード線ＷＬとを選択する。   The row decoder 202 selects one word line WL arranged in the memory subarray a and one word line WL arranged in the memory subarray b in response to the activation of the shift row activation signal ACTF.

次に、以下のようにして、バースト読出しの第０ビット目が行なわれる。   Next, the 0th bit of burst reading is performed as follows.

カラムデコーダ１０３ａは、カラムデコーダ活性化信号ＣＤの活性化に応じて、メモリサブアレイａ内の１６対のビット線対ＢＬ，／ＢＬを選択する。カラムデコーダ１０３ｂは、カラムデコーダ活性化信号ＣＤの活性化に応じて、メモリサブアレイｂ内の１６対のビット線対ＢＬ，／ＢＬを選択する。これにより、選択されたワード線ＷＬと、選択された３２対のビット線対ＢＬ，／ＢＬの交点に位置する３２個のメモリセルＭＣが選択される。   The column decoder 103a selects 16 bit line pairs BL, / BL in the memory sub-array a in response to the activation of the column decoder activation signal CD. The column decoder 103b selects 16 bit line pairs BL, / BL in the memory sub-array b in response to the activation of the column decoder activation signal CD. As a result, 32 memory cells MC located at the intersections of the selected word line WL and the selected 32 pairs of bit lines BL, / BL are selected.

読出／書込回路１０５ａは、読出し動作指示信号／ＲＥの活性化に応じて、メモリサブアレイａ内の選択された１６個のメモリセルＭＣのテストデータを読出して、レベル判定回路２４０に出力する。読出／書込回路１０５ｂは、読出し動作指示信号／ＲＥの活性化に応じて、メモリサブアレイｂ内の選択された１６個のメモリセルＭＣのテストデータを読出して、レベル判定回路２４０に出力する。   Read / write circuit 105a reads test data of 16 selected memory cells MC in memory sub-array a in response to activation of read operation instruction signal / RE, and outputs it to level determination circuit 240. Read / write circuit 105b reads test data of 16 selected memory cells MC in memory sub-array b in response to activation of read operation instruction signal / RE, and outputs the data to level determination circuit 240.

レベル判定回路２４０は、読出／書込回路１０５ａから出力された１６ビットのテストデータと、読出／書込回路１０５ｂから出力された１６ビットのテストデータとを受けて、これら３２ビットのテストデータ（Ｄ０）のレベルがすべて同一なので、「Ｈ」レベルのレベル判定信号ＥＯＲ２（Ｄ０′）を出力する。   Level determination circuit 240 receives 16-bit test data output from read / write circuit 105a and 16-bit test data output from read / write circuit 105b, and receives these 32-bit test data ( Since all the levels of (D0) are the same, the level determination signal EOR2 (D0 ′) of “H” level is output.

入出力バッファ２４１は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、レベル判定回路２４０から受けたレベル判定信号ＥＯＲ２（Ｄ０′）をデータ入出力端子ＤＱ０に出力する。   Input / output buffer 241 receives output enable signal OE activated to the “H” level, and outputs level determination signal EOR2 (D0 ′) received from level determination circuit 240 to data input / output terminal DQ0.

次に、以下のようにバースト読出しの第１ビット目が行なわれる。   Next, the first bit of burst reading is performed as follows.

カラムデコーダ１０３ａは、カラムデコーダ活性化信号ＣＤの活性化に応じて、メモリサブアレイａ内の１６対のビット線対ＢＬ，／ＢＬを選択する。カラムデコーダ１０３ｂは、カラムデコーダ活性化信号ＣＤの活性化に応じて、メモリサブアレイｂ内の１６対のビット線対ＢＬ，／ＢＬを選択する。これにより、選択されたワード線ＷＬと、選択された３２対のビット線対ＢＬ，／ＢＬの交点に位置する３２個のメモリセルＭＣが選択される。   The column decoder 103a selects 16 bit line pairs BL, / BL in the memory sub-array a in response to the activation of the column decoder activation signal CD. The column decoder 103b selects 16 bit line pairs BL, / BL in the memory sub-array b in response to the activation of the column decoder activation signal CD. As a result, 32 memory cells MC located at the intersections of the selected word line WL and the selected 32 pairs of bit lines BL, / BL are selected.

読出／書込回路１０５ａは、読出し動作指示信号／ＲＥの活性化に応じて、メモリサブアレイａ内の選択された１６個のメモリセルＭＣのテストデータを読出して、レベル判定回路２４０に出力する。読出／書込回路１０５ｂは、読出し動作指示信号／ＲＥの活性化に応じて、メモリサブアレイｂ内の選択された１６個のメモリセルＭＣのテストデータを読出して、レベル判定回路２４０に出力する。   Read / write circuit 105a reads test data of 16 selected memory cells MC in memory sub-array a in response to activation of read operation instruction signal / RE, and outputs it to level determination circuit 240. Read / write circuit 105b reads test data of 16 selected memory cells MC in memory sub-array b in response to activation of read operation instruction signal / RE, and outputs the data to level determination circuit 240.

レベル判定回路２４０は、読出／書込回路１０５ａから出力された１６ビットのテストデータと、読出／書込回路１０５ｂから出力された１６ビットのテストデータとを受けて、これら３２ビットのテストデータ（Ｄ１）のレベルがすべて同一なので、「Ｈ」レベルのレベル判定信号ＥＯＲ２（Ｄ１′）を出力する。   Level determination circuit 240 receives 16-bit test data output from read / write circuit 105a and 16-bit test data output from read / write circuit 105b, and receives these 32-bit test data ( Since all the levels of D1) are the same, the “H” level level judgment signal EOR2 (D1 ′) is output.

入出力バッファ２４１は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、レベル判定回路２４０から受けたレベル判定信号ＥＯＲ２（Ｄ１′）をデータ入出力端子ＤＱ０に出力する。   Input / output buffer 241 receives output enable signal OE activated to "H" level, and outputs level determination signal EOR2 (D1 ') received from level determination circuit 240 to data input / output terminal DQ0.

外部のテスタは、ＷＡＩＴ出力端子を通じてＷＡＩＴ信号を受け、データ入出力端子ＤＱ０を通じてレベル判定信号ＥＯＲ２（Ｄ０′，Ｄ１′）を受ける。もし、テスタに、ＷＡＩＴ信号が「Ｈ」に非活性化されたタイミングで、「Ｈ」レベルのレベル判定信号ＥＯＲ２（Ｄ０′，Ｄ１′）が出力されたことを識別する機能があれば、図１４の（１）に示す場合には、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとレベル判定信号ＥＯＲ２が出力されるタイミングのずれがなく、かつメモリセルＭＣから読出されたテストデータが正しいデータであり、テスト結果が正常であることを検出することができる。しかし、テスタにはそのような機能がないため、テスト結果が正常であることを検出することができない。   The external tester receives the WAIT signal through the WAIT output terminal and receives the level determination signal EOR2 (D0 ′, D1 ′) through the data input / output terminal DQ0. If the tester has a function of identifying that the level determination signal EOR2 (D0 ′, D1 ′) of “H” level is output at the timing when the WAIT signal is deactivated to “H”, FIG. 14 (1), there is no difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the level determination signal EOR2 is output, and reading is performed from the memory cell MC. It is possible to detect that the test data is correct and the test result is normal. However, since the tester does not have such a function, it cannot detect that the test result is normal.

（２） 次に、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号ＥＯＲ２が出力されるタイミングとにずれがある場合（図１４の（２）に示す場合）について説明する。   (2) Next, there is a difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the level determination signal EOR2 representing the result of the multi-bit test is output (FIG. 14). The case (2) will be described.

入出力制御回路１２３、ロウデコーダ２０２、カラムデコーダ１０３ａ，１０３ｂ、読出／書込回路１０５ａ，１０５ｂ、および入出力バッファ２４１は、上述の両者のタイミングにずれがない場合と同様に動作する。   The input / output control circuit 123, the row decoder 202, the column decoders 103a and 103b, the read / write circuits 105a and 105b, and the input / output buffer 241 operate in the same way as when there is no deviation in the timing of both.

ＷＡＩＴ制御回路１２５は、上述の両者のタイミングにずれがない場合とは異なり、異常動作する。つまり、ＷＡＩＴ制御回路１２５は、シフト読出し信号ＲＥＡＤＦを受けたタイミングである第０番目のクロックＣＬＫを含むコマンドレイテンシＣＬ（＝３）の個数のクロックＣＬＫを受けた後（つまり、第２番目のクロックＣＬＫを受けた後）ではなく、第２番目のクロックＣＬＫを受けた後よりも遅いタイミングで、ＷＡＩＴ信号のレベルを「Ｈ」に活性化する。   The WAIT control circuit 125 operates abnormally unlike the case where there is no deviation between the timings of the two. That is, the WAIT control circuit 125 receives the number of clocks CLK (= 3) including the 0th clock CLK that is the timing of receiving the shift read signal READF (that is, the second clock). The level of the WAIT signal is activated to “H” at a timing later than after receiving the second clock CLK, not after receiving CLK.

外部のテスタは、ＷＡＩＴ出力端子を通じてＷＡＩＴ信号を受け、データ入出力端子ＤＱ０を通じてレベル判定信号ＥＯＲ２（Ｄ０′，Ｄ１′）を受ける。もし、テスタに、ＷＡＩＴ信号が「Ｈ」に非活性化されたタイミングで、「Ｈ」レベルのレベル判定信号ＥＯＲ２（Ｄ０′，Ｄ１′）が出力されたことを識別する機能があれば、図１４の（２）に示す場合には、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとレベル判定信号ＥＯＲ２が出力されるタイミングのずれがあり、テスト結果が異常であることを検出することができる。しかし、テスタにはそのような機能がないため、テスト結果が異常であることを検出することができない。   The external tester receives the WAIT signal through the WAIT output terminal and receives the level determination signal EOR2 (D0 ′, D1 ′) through the data input / output terminal DQ0. If the tester has a function of identifying that the level determination signal EOR2 (D0 ′, D1 ′) of “H” level is output at the timing when the WAIT signal is deactivated to “H”, FIG. 14 (2), there is a difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the level determination signal EOR2 is output, and the test result is abnormal. Can be detected. However, since the tester does not have such a function, it cannot detect that the test result is abnormal.

（第２の実施形態に係るテスト機能を有する同期式擬似ＳＲＡＭ４の動作の一例）
次に、第２の実施形態に係る同期式擬似ＳＲＡＭ４の動作の一例として、リフレッシュが行なわれていない時に、外部からの制御信号によって読出し信号ＲＥＡＤが生成された場合の動作を説明する。 (Example of operation of synchronous pseudo SRAM 4 having test function according to second embodiment)
Next, as an example of the operation of the synchronous pseudo SRAM 4 according to the second embodiment, an operation when the read signal READ is generated by an external control signal when refresh is not performed will be described.

図１５は、第２の実施形態に係る同期式擬似ＳＲＡＭ４の動作の一例を表わすタイミングチャートである。同図において、コマンドレイテンシＣＬ＝３とし、バーストレングスＢＬ＝２とする。   FIG. 15 is a timing chart showing an example of the operation of the synchronous pseudo SRAM 4 according to the second embodiment. In the figure, command latency CL = 3 and burst length BL = 2.

同図を参照して、図１４のタイミングチャートに追加された点について説明する。   Points added to the timing chart of FIG. 14 will be described with reference to FIG.

（１） まず、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号ＥＯＲ２が出力されるタイミングとにずれがない場合（図１５の（１）に示す場合）について説明する。   (1) First, when there is no difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the level determination signal EOR2 representing the result of the multi-bit test is output (FIG. 15 ( Case 1) will be described.

スイッチ２５２は、テストモード信号ＴＭＯＤＥを受けて、ＷＡＩＴ制御回路１２５とテスト結果判定回路２５１とを接続する。   The switch 252 receives the test mode signal TMODE and connects the WAIT control circuit 125 and the test result determination circuit 251.

レベル判定回路２４０は、バースト読出しの第０ビット目につき「Ｈ」レベルのレベル判定信号ＥＯＲ２（Ｄ０′）をテスト結果判定回路２５１に出力する。   Level determination circuit 240 outputs level determination signal EOR2 (D0 ′) of “H” level to test result determination circuit 251 for the 0th bit of burst reading.

テスト結果判定回路２５１は、第３番目のクロックＣＬＫの立ち上がりを起点とした所定時間αの期間に、ＷＡＩＴ信号が「Ｈ」レベル、かつレベル判定信号ＥＯＲ２が「Ｈ」レベルを示すので、テスト結果が正常であることを示す、レベルが「Ｈ」であるワンショットパルスのテスト結果信号ＴＲ２を入出力バッファ２４２に出力する。   The test result determination circuit 251 has the test result because the WAIT signal indicates the “H” level and the level determination signal EOR2 indicates the “H” level during the predetermined time α starting from the rising edge of the third clock CLK. Is output to the input / output buffer 242 as a one-shot pulse test result signal TR2 indicating that the level is “H”.

入出力バッファ２４２は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、テスト結果判定回路２５１から受けたテスト結果信号ＴＲ２をデータ入出力端子ＤＱ０に出力する。   Input / output buffer 242 receives output enable signal OE activated to “H” level and outputs test result signal TR2 received from test result determination circuit 251 to data input / output terminal DQ0.

次に、レベル判定回路２４０は、バースト読出しの第１ビット目につき「Ｈ」レベルのレベル判定信号ＥＯＲ２（Ｄ１′）をテスト結果判定回路２５１に出力する。   Next, the level determination circuit 240 outputs an “H” level level determination signal EOR2 (D1 ′) to the test result determination circuit 251 for the first bit of burst reading.

テスト結果判定回路２５１は、第３番目のクロックＣＬＫの立ち上がりを起点とした所定時間αの期間に、ＷＡＩＴ信号が「Ｈ」レベル、かつレベル判定信号ＥＯＲ２が「Ｈ」レベルを示すので、テスト結果が正常であることを示す、レベルが「Ｈ」であるワンショットパルスのテスト結果信号ＴＲ２を入出力バッファ２４２に出力する。   The test result determination circuit 251 has the test result because the WAIT signal indicates the “H” level and the level determination signal EOR2 indicates the “H” level during the predetermined time α starting from the rising edge of the third clock CLK. Is output to the input / output buffer 242 as a one-shot pulse test result signal TR2 indicating that the level is “H”.

入出力バッファ２４２は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、テスト結果判定回路２５１から受けたテスト結果信号ＴＲ２をデータ入出力端子ＤＱ０に出力する。   Input / output buffer 242 receives output enable signal OE activated to “H” level and outputs test result signal TR2 received from test result determination circuit 251 to data input / output terminal DQ0.

以上のように、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号ＥＯＲ２が出力されるタイミングが出力されるタイミングとにずれがない場合には、バーストレングスＢＬ（＝２）の個数分のテスト結果が正常であることを示す、レベルが「Ｈ」のワンショットパルスが出力される。
したがって、テスタは、データ入出力端子ＤＱ０を通じてバーストレングスＢＬの個数の「Ｈ」レベルのワンショットパルスを受けることによって、バーストレングスＢＬの個数分のテスト結果が正常であると検出することができる。 As described above, when there is no difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the level determination signal EOR2 representing the result of the multi-bit test is output are output. The one-shot pulse of level “H” indicating that the test results for the number of burst lengths BL (= 2) are normal is output.
Therefore, the tester can detect that the test results for the number of burst lengths BL are normal by receiving the “H” level one-shot pulse for the number of burst lengths BL through the data input / output terminal DQ0.

（２） 次に、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号ＥＯＲ２が出力されるタイミングとにずれがある場合（図１５の（２）に示す場合）について説明する。   (2) Next, there is a difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the level determination signal EOR2 representing the result of the multibit test is output (FIG. 15). The case (2) will be described.

スイッチ２５２は、テストモード信号ＴＭＯＤＥを受けて、ＷＡＩＴ制御回路１２５とテスト結果判定回路２５１とを接続する。   The switch 252 receives the test mode signal TMODE and connects the WAIT control circuit 125 and the test result determination circuit 251.

レベル判定回路２４０は、バースト読出しの第０ビット目につき「Ｈ」レベルのレベル判定信号ＥＯＲ２（Ｄ０′）をテスト結果判定回路２５１に出力する。   Level determination circuit 240 outputs level determination signal EOR2 (D0 ′) of “H” level to test result determination circuit 251 for the 0th bit of burst reading.

テスト結果判定回路２５１は、第３番目のクロックＣＬＫの立ち上がりを起点とした所定時間αの期間に、ＷＡＩＴ信号が「Ｌ」レベル、かつレベル判定信号ＥＯＲ２が「Ｈ」レベルを示すので、テスト結果が異常であることを示す、レベルが「Ｌ」のテスト結果信号ＴＲ２を入出力バッファ２４２に出力する。   Since the WAIT signal indicates the “L” level and the level determination signal EOR2 indicates the “H” level during the predetermined time α starting from the rising edge of the third clock CLK, the test result determination circuit 251 determines the test result. Is output to the input / output buffer 242. The test result signal TR2 having the level “L” is output to the input / output buffer 242.

入出力バッファ２４２は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、テスト結果判定回路２５１から受けたテスト結果信号ＴＲ２をデータ入出力端子ＤＱ０に出力する。   Input / output buffer 242 receives output enable signal OE activated to “H” level and outputs test result signal TR2 received from test result determination circuit 251 to data input / output terminal DQ0.

次に、レベル判定回路２４０は、バースト読出しの第１ビット目につき「Ｈ」レベルのレベル判定信号ＥＯＲ２（Ｄ１′）をテスト結果判定回路２５１に出力する。   Next, the level determination circuit 240 outputs an “H” level level determination signal EOR2 (D1 ′) to the test result determination circuit 251 for the first bit of burst reading.

テスト結果判定回路２５１は、第３番目のクロックＣＬＫの立ち上がりを起点とした所定時間αの期間に、ＷＡＩＴ信号が「Ｈ」レベル、かつレベル判定信号ＥＯＲ２が「Ｈ」レベルを示すので、テスト結果が正常であることを示す、レベルが「Ｈ」であるワンショットパルスのテスト結果信号ＴＲ２を入出力バッファ２４２に出力する。   Since the WAIT signal indicates the “H” level and the level determination signal EOR2 indicates the “H” level during the predetermined time α starting from the rising edge of the third clock CLK, the test result determination circuit 251 determines the test result. Is output to the input / output buffer 242 as a one-shot pulse test result signal TR2 indicating that the level is “H”.

入出力バッファ２４２は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、テスト結果判定回路２５１から受けたテスト結果信号ＴＲ２をデータ入出力端子ＤＱ０に出力する。   Input / output buffer 242 receives output enable signal OE activated to “H” level and outputs test result signal TR2 received from test result determination circuit 251 to data input / output terminal DQ0.

以上のように、データ入出力端子ＤＱ０を通じて外部に出力される「Ｈ」レベルのワンショットパルスは１個のみである。つまり、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号ＥＯＲ２が出力されるタイミングとにずれがある場合には、バーストレングスＢＬ（＝２）の個数分のテスト結果が正常であることを示す、レベルが「Ｈ」のワンショットパルスが出力されない。したがって、テスタは、データ入出力端子ＤＱ０を通じてバーストレングスＢＬの個数の「Ｈ」レベルのワンショットパルスを受けず、バーストレングスＢＬの個数分のいずれかのテストの結果が異常であると検出することができる。   As described above, only one “H” level one-shot pulse is output to the outside through the data input / output terminal DQ0. That is, when there is a difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the level determination signal EOR2 representing the result of the multi-bit test is output, the burst length BL (= The one-shot pulse of level “H” indicating that the test results for the number of 2) are normal is not output. Therefore, the tester does not receive the “H” level one-shot pulse of the number of burst lengths BL through the data input / output terminal DQ0, and detects that the result of any test for the number of burst lengths BL is abnormal. Can do.

（従来のテスト機能を有する同期式擬似ＳＲＡＭ３の動作の別の例）
次に、従来の同期式擬似ＳＲＡＭ３の動作の別の例として、リフレッシュが行なわれている時に、外部からの制御信号によって読出し信号ＲＥＡＤが生成された場合の動作を説明する。 (Another example of operation of the synchronous pseudo SRAM 3 having a conventional test function)
Next, as another example of the operation of the conventional synchronous pseudo SRAM 3, an operation when the read signal READ is generated by a control signal from the outside when refreshing is performed will be described.

図１６は、従来の同期式擬似ＳＲＡＭ３の動作の別の例を表わすタイミングチャートである。同図において、コマンドレイテンシＣＬ＝３とし、バーストレングスＢＬ＝２とする。   FIG. 16 is a timing chart showing another example of the operation of the conventional synchronous pseudo SRAM 3. In the figure, command latency CL = 3 and burst length BL = 2.

図１４に示す場合と同様に、テストモード信号ＴＭＯＤＥの生成、およびメモリアレイへのテストデータの書込み処理が行なわれる。   Similarly to the case shown in FIG. 14, test mode signal TMODE is generated and test data is written to the memory array.

次に、メモリアレイからのテストデータの読出し処理が以下のようにして行なわれる。ここで、メモリセルＭＣからのテストデータの読出しは、正しく行なわれたとする。すなわち、メモリセルＭＣから読出されたテストデータのレベルは、メモリセルＭＣに書込んだテストデータのレベルと同一のレベルとする。   Next, a process for reading test data from the memory array is performed as follows. Here, it is assumed that the test data is correctly read from the memory cell MC. That is, the level of test data read from memory cell MC is set to the same level as the level of test data written to memory cell MC.

図１６を参照して、第０番目のクロックＣＬＫにおいて、コマンドデコーダ１２１は、外部からの制御信号を受け、それに基づきロウ活性化信号ＡＣＴおよび読出し信号ＲＥＡＤを生成する。   Referring to FIG. 16, at the 0th clock CLK, command decoder 121 receives a control signal from the outside, and generates row activation signal ACT and read signal READ based on the control signal.

コマンドシフト回路１２２は、リフレッシュ指令信号ＲＥＦＲが「Ｈ」レベルに活性化されているので、リフレッシュ指令信号ＲＥＦＲの立ち下りのタイミングでシフト読出し信号ＲＥＡＤＦ、およびシフトロウ活性化信号ＡＣＴＦを生成する。   Since the refresh command signal REFR is activated to the “H” level, the command shift circuit 122 generates the shift read signal READF and the shift row activation signal ACTF at the falling timing of the refresh command signal REFR.

ＷＡＩＴ制御回路１２５は、リフレッシュ指令信号ＲＥＦＲが非活性化される時、つまりリフレッシュ制御が終了する時に、「Ｈ」レベルのシフト読出信号ＲＥＡＤＦを受けて、ＷＡＩＴ信号のレベルを「Ｌ」に維持する。   The WAIT control circuit 125 receives the “H” level shift read signal READF when the refresh command signal REFR is deactivated, that is, when the refresh control is finished, and maintains the level of the WAIT signal at “L”. .

次に、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミング（つまり、ＷＡＩＴ信号が解除されるタイミング）とマルチビットテストの結果を表わすレベル判定信号ＥＯＲ２が出力されるタイミングとがずれない場合（図１６の（１）に示す場合）と、ずれる場合（図１６の（２）に示す場合）について説明する。   Next, the timing at which the WAIT signal deactivated to the “H” level is output (that is, the timing at which the WAIT signal is released) and the timing at which the level determination signal EOR2 representing the result of the multi-bit test is output. A case where there is no deviation (in the case shown in (1) in FIG. 16) and a case where there is a deviation (in the case shown in (2) in FIG. 16) will be described.

（１） まず、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号ＥＯＲ２が出力されるタイミングのずれがない場合（図１６の（１）に示す場合）について説明する。   (1) First, when there is no difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the level determination signal EOR2 representing the result of the multi-bit test is output ((1 in FIG. 16) ) Will be described.

ＷＡＩＴ制御回路１２５は、シフト読出し信号ＲＥＡＤＦを受けたタイミングである第２番目のクロックＣＬＫを含むコマンドレイテンシＣＬ（＝３）の個数のクロックＣＬＫを受けた後（つまり、第４番目のクロックＣＬＫを受けた後）、ＷＡＩＴ信号のレベルを「Ｈ」に非活性化する。   The WAIT control circuit 125 receives the number of clocks CLK (= 3) including the second clock CLK at the timing when the shift read signal READF is received (that is, receives the fourth clock CLK). After receiving), the level of the WAIT signal is deactivated to “H”.

入出力制御回路１２３は、シフトロウ活性化信号ＡＣＴＦ、およびシフト読出し信号ＲＥＡＤＦの活性化に応じて、センスアンプ活性化信号ＳＥ、カラムデコーダ活性化信号ＣＤ、および読出し動作指示信号／ＲＥを活性化する。   Input / output control circuit 123 activates sense amplifier activation signal SE, column decoder activation signal CD, and read operation instruction signal / RE in response to activation of shift row activation signal ACTF and shift read signal READF. .

また、入出力制御回路１２３は、シフト読出し信号ＲＥＡＤＦを受けたときの第２番目のクロックＣＬＫを含むコマンドレイテンシＣＬ（＝３）の個数のクロックＣＬＫを受けた後（つまり、第４番目のクロックＣＬＫを受けた後）から、バーストレングスＢＬ（＝２）のクロック数の期間（つまり、２個のクロックの期間）、出力イネーブル信号ＯＥを「Ｈ」レベルに活性化する。   The input / output control circuit 123 receives the number of clocks CLK (= 3) including the second clock CLK when the shift read signal READF is received (that is, the fourth clock). After receiving CLK), the output enable signal OE is activated to the “H” level for the period of the number of clocks of the burst length BL (= 2) (that is, the period of two clocks).

ロウデコーダ２０２は、シフトロウ活性化信号ＡＣＴＦの活性化に応じて、メモリサブアレイａに配置された１個のワード線ＷＬと、メモリサブアレイｂに配置された１個のワード線ＷＬとを選択する。   The row decoder 202 selects one word line WL arranged in the memory subarray a and one word line WL arranged in the memory subarray b in response to the activation of the shift row activation signal ACTF.

次に、以下のようにして、バースト読出しの第０ビット目が行なわれる。   Next, the 0th bit of burst reading is performed as follows.

カラムデコーダ１０３ａは、カラムデコーダ活性化信号ＣＤの活性化に応じて、メモリサブアレイａ内の１６対のビット線対ＢＬ，／ＢＬを選択する。カラムデコーダ１０３ｂは、カラムデコーダ活性化信号ＣＤの活性化に応じて、メモリサブアレイｂ内の１６対のビット線対ＢＬ，／ＢＬを選択する。これにより、選択されたワード線ＷＬと、選択された３２対のビット線対ＢＬ，／ＢＬの交点に位置する３２個のメモリセルＭＣが選択される。   The column decoder 103a selects 16 bit line pairs BL, / BL in the memory sub-array a in response to the activation of the column decoder activation signal CD. The column decoder 103b selects 16 bit line pairs BL, / BL in the memory sub-array b in response to the activation of the column decoder activation signal CD. As a result, 32 memory cells MC located at the intersections of the selected word line WL and the selected 32 pairs of bit lines BL, / BL are selected.

読出／書込回路１０５ａは、読出し動作指示信号／ＲＥの活性化に応じて、メモリサブアレイａ内の選択された１６個のメモリセルＭＣのテストデータを読出して、レベル判定回路２４０に出力する。読出／書込回路１０５ｂは、読出し動作指示信号／ＲＥの活性化に応じて、メモリサブアレイｂ内の選択された１６個のメモリセルＭＣのテストデータを読出して、レベル判定回路２４０に出力する。   Read / write circuit 105a reads test data of 16 selected memory cells MC in memory sub-array a in response to activation of read operation instruction signal / RE, and outputs it to level determination circuit 240. Read / write circuit 105b reads test data of 16 selected memory cells MC in memory sub-array b in response to activation of read operation instruction signal / RE, and outputs the data to level determination circuit 240.

レベル判定回路２４０は、読出／書込回路１０５ａから出力された１６ビットのテストデータと、読出／書込回路１０５ｂから出力された１６ビットのテストデータとを受けて、これら３２ビットのテストデータ（Ｄ０）のレベルがすべて同一なので、「Ｈ」レベルのレベル判定信号ＥＯＲ２（Ｄ０′）を出力する。   Level determination circuit 240 receives 16-bit test data output from read / write circuit 105a and 16-bit test data output from read / write circuit 105b, and receives these 32-bit test data ( Since all the levels of (D0) are the same, the level determination signal EOR2 (D0 ′) of “H” level is output.

入出力バッファ２４１は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、レベル判定回路２４０から受けたレベル判定信号ＥＯＲ２（Ｄ０′）をデータ入出力端子ＤＱ０に出力する。   Input / output buffer 241 receives output enable signal OE activated to the “H” level, and outputs level determination signal EOR2 (D0 ′) received from level determination circuit 240 to data input / output terminal DQ0.

次に、以下のようにバースト読出しの第１ビット目が行なわれる。   Next, the first bit of burst reading is performed as follows.

カラムデコーダ１０３ａは、カラムデコーダ活性化信号ＣＤの活性化に応じて、メモリサブアレイａ内の１６対のビット線対ＢＬ，／ＢＬを選択する。カラムデコーダ１０３ｂは、カラムデコーダ活性化信号ＣＤの活性化に応じて、メモリサブアレイｂ内の１６対のビット線対ＢＬ，／ＢＬを選択する。これにより、選択されたワード線ＷＬと、選択された３２対のビット線対ＢＬ，／ＢＬの交点に位置する３２個のメモリセルＭＣが選択される。   The column decoder 103a selects 16 bit line pairs BL, / BL in the memory sub-array a in response to the activation of the column decoder activation signal CD. The column decoder 103b selects 16 bit line pairs BL, / BL in the memory sub-array b in response to the activation of the column decoder activation signal CD. As a result, 32 memory cells MC located at the intersections of the selected word line WL and the selected 32 pairs of bit lines BL, / BL are selected.

読出／書込回路１０５ａは、読出し動作指示信号／ＲＥの活性化に応じて、メモリサブアレイａ内の選択された１６個のメモリセルＭＣのテストデータを読出して、レベル判定回路２４０に出力する。読出／書込回路１０５ｂは、読出し動作指示信号／ＲＥの活性化に応じて、メモリサブアレイｂ内の選択された１６個のメモリセルＭＣのテストデータを読出して、レベル判定回路２４０に出力する。   Read / write circuit 105a reads test data of 16 selected memory cells MC in memory sub-array a in response to activation of read operation instruction signal / RE, and outputs it to level determination circuit 240. Read / write circuit 105b reads test data of 16 selected memory cells MC in memory sub-array b in response to activation of read operation instruction signal / RE, and outputs the data to level determination circuit 240.

レベル判定回路２４０は、読出／書込回路１０５ａから出力された１６ビットのテストデータと、読出／書込回路１０５ｂから出力された１６ビットのテストデータとを受けて、これら３２ビットのテストデータ（Ｄ１）のレベルがすべて同一なので、「Ｈ」レベルのレベル判定信号ＥＯＲ２（Ｄ１′）を出力する。   Level determination circuit 240 receives 16-bit test data output from read / write circuit 105a and 16-bit test data output from read / write circuit 105b, and receives these 32-bit test data ( Since all the levels of D1) are the same, the “H” level level judgment signal EOR2 (D1 ′) is output.

入出力バッファ２４１は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、レベル判定回路２４０から受けたレベル判定信号ＥＯＲ２（Ｄ１′）をデータ入出力端子ＤＱ０に出力する。   Input / output buffer 241 receives output enable signal OE activated to "H" level, and outputs level determination signal EOR2 (D1 ') received from level determination circuit 240 to data input / output terminal DQ0.

外部のテスタは、ＷＡＩＴ出力端子を通じてＷＡＩＴ信号を受け、データ入出力端子ＤＱ０を通じてレベル判定信号ＥＯＲ２（Ｄ０′，Ｄ１′）を受ける。もし、テスタに、ＷＡＩＴ信号が「Ｈ」に非活性化されたタイミングで、「Ｈ」レベルのレベル判定信号ＥＯＲ２（Ｄ０′，Ｄ１′）が出力されたことを識別する機能があれば、図１６の（１）に示す場合には、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとレベル判定信号ＥＯＲ２が出力されるタイミングのずれがなく、かつメモリセルＭＣから読出されたテストデータが正しいデータであり、テスト結果が正常であることを検出することができる。しかし、テスタにはそのような機能がないため、テスト結果が正常であることを検出することができない。   The external tester receives the WAIT signal through the WAIT output terminal and receives the level determination signal EOR2 (D0 ′, D1 ′) through the data input / output terminal DQ0. If the tester has a function of identifying that the level determination signal EOR2 (D0 ′, D1 ′) of “H” level is output at the timing when the WAIT signal is deactivated to “H”, FIG. In the case of 16 (1), there is no difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the level determination signal EOR2 is output, and read from the memory cell MC. It is possible to detect that the test data is correct and the test result is normal. However, since the tester does not have such a function, it cannot detect that the test result is normal.

（２） 次に、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号ＥＯＲ２が出力されるタイミングとにずれがある場合（図１６の（２）に示す場合）について説明する。   (2) Next, there is a difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the level determination signal EOR2 representing the result of the multi-bit test is output (FIG. 16). The case (2) will be described.

入出力制御回路１２３、ロウデコーダ２０２、カラムデコーダ１０３ａ，１０３ｂ、読出／書込回路１０５ａ，１０５ｂ、および入出力バッファ２４１は、上述の両者のタイミングにずれがない場合と同様に動作する。   The input / output control circuit 123, the row decoder 202, the column decoders 103a and 103b, the read / write circuits 105a and 105b, and the input / output buffer 241 operate in the same way as when there is no deviation in the timing of both.

ＷＡＩＴ制御回路１２５は、上述の両者のタイミングにずれがない場合とは異なり、異常動作する。その結果、ＷＡＩＴ制御回路１２５は、シフト読出し信号ＲＥＡＤＦを受けたタイミングである第２番目のクロックＣＬＫを含むコマンドレイテンシＣＬ（＝３）の個数のクロックＣＬＫを受けた後（つまり、第４番目のクロックＣＬＫを受けた後）ではなく、第４番目のクロックＣＬＫを受けた後よりも早いタイミングで、ＷＡＩＴ信号のレベルを「Ｈ」に活性化する。   The WAIT control circuit 125 operates abnormally unlike the case where there is no deviation between the timings of the two. As a result, the WAIT control circuit 125 receives the number of clocks CLK (= 3) including the second clock CLK that is the timing when the shift read signal READF is received (that is, the fourth clock CLK). The level of the WAIT signal is activated to “H” at an earlier timing than after receiving the fourth clock CLK, not after receiving the clock CLK.

外部のテスタは、ＷＡＩＴ出力端子を通じてＷＡＩＴ信号を受け、データ入出力端子ＤＱ０を通じてレベル判定信号ＥＯＲ２（Ｄ０′，Ｄ１′）を受ける。もし、テスタに、ＷＡＩＴ信号が「Ｈ」に非活性化されたタイミングで、「Ｈ」レベルのレベル判定信号ＥＯＲ２（Ｄ０′，Ｄ１′）が出力されたことを識別する機能があれば、図１６の（２）に示す場合には、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとレベル判定信号ＥＯＲ２が出力されるタイミングのずれがあり、テスト結果が異常であることを検出することができる。しかし、テスタにはそのような機能がないため、テスト結果が異常であることを検出することができない。   The external tester receives the WAIT signal through the WAIT output terminal and receives the level determination signal EOR2 (D0 ′, D1 ′) through the data input / output terminal DQ0. If the tester has a function of identifying that the level determination signal EOR2 (D0 ′, D1 ′) of “H” level is output at the timing when the WAIT signal is deactivated to “H”, FIG. In the case of 16 (2), there is a difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the level determination signal EOR2 is output, and the test result is abnormal. Can be detected. However, since the tester does not have such a function, it cannot detect that the test result is abnormal.

（第２の実施形態に係るテスト機能を有する同期式擬似ＳＲＡＭ４の動作の別の例）
次に、第２の実施形態に係る同期式擬似ＳＲＡＭ４の動作の別の例として、リフレッシュが行なわれている時に、外部からの制御信号によって読出し信号ＲＥＡＤが生成された場合の動作を説明する。 (Another example of the operation of the synchronous pseudo SRAM 4 having the test function according to the second embodiment)
Next, as another example of the operation of the synchronous pseudo SRAM 4 according to the second embodiment, an operation when a read signal READ is generated by a control signal from the outside during refresh is described.

図１７は、第２の実施形態に係る同期式擬似ＳＲＡＭ４の動作の別の例を表わすタイミングチャートである。同図において、コマンドレイテンシＣＬ＝３とし、バーストレングスＢＬ＝２とする。   FIG. 17 is a timing chart showing another example of the operation of the synchronous pseudo SRAM 4 according to the second embodiment. In the figure, command latency CL = 3 and burst length BL = 2.

同図を参照して、図１６のタイミングチャートに追加された点について説明する。   The points added to the timing chart of FIG. 16 will be described with reference to FIG.

（１） まず、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号ＥＯＲ２が出力されるタイミングとにずれがない場合（図１７の（１）に示す場合）について説明する。   (1) First, when there is no difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the level determination signal EOR2 representing the result of the multi-bit test is output (FIG. 17 ( Case 1) will be described.

レベル判定回路２４０は、バースト読出しの第０ビット目につき「Ｈ」レベルのレベル判定信号ＥＯＲ２（Ｄ０′）をテスト結果判定回路２５１に出力する。   Level determination circuit 240 outputs level determination signal EOR2 (D0 ′) of “H” level to test result determination circuit 251 for the 0th bit of burst reading.

テスト結果判定回路２５１は、第５番目のクロックＣＬＫの立ち上がりを起点とした所定時間αの期間に、ＷＡＩＴ信号が「Ｈ」レベル、かつレベル判定信号ＥＯＲ２が「Ｈ」レベルを示すので、テスト結果が正常であることを示す、レベルが「Ｈ」であるワンショットパルスのテスト結果信号ＴＲ２を入出力バッファ２４２に出力する。   Since the WAIT signal indicates the “H” level and the level determination signal EOR2 indicates the “H” level in the period of the predetermined time α starting from the rising edge of the fifth clock CLK, the test result determination circuit 251 Is output to the input / output buffer 242 as a one-shot pulse test result signal TR2 indicating that the level is “H”.

入出力バッファ２４２は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、テスト結果判定回路２５１から受けたテスト結果信号ＴＲ２をデータ入出力端子ＤＱ０に出力する。   Input / output buffer 242 receives output enable signal OE activated to “H” level and outputs test result signal TR2 received from test result determination circuit 251 to data input / output terminal DQ0.

次に、レベル判定回路２４０は、バースト読出しの第１ビット目につき「Ｈ」レベルのレベル判定信号ＥＯＲ２（Ｄ１′）をテスト結果判定回路２５１に出力する。   Next, the level determination circuit 240 outputs an “H” level level determination signal EOR2 (D1 ′) to the test result determination circuit 251 for the first bit of burst reading.

テスト結果判定回路２５１は、第６番目のクロックＣＬＫの立ち上がりを起点とした所定時間αの期間に、ＷＡＩＴ信号が「Ｈ」レベル、かつレベル判定信号ＥＯＲ２が「Ｈ」レベルを示すので、テスト結果が正常であることを示す、レベルが「Ｈ」であるワンショットパルスのテスト結果信号ＴＲ２を入出力バッファ２４２に出力する。   Since the WAIT signal indicates the “H” level and the level determination signal EOR2 indicates the “H” level in the period of the predetermined time α starting from the rising edge of the sixth clock CLK, the test result determination circuit 251 Is output to the input / output buffer 242 as a one-shot pulse test result signal TR2 indicating that the level is “H”.

入出力バッファ２４２は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、テスト結果判定回路２５１から受けたテスト結果信号ＴＲ２をデータ入出力端子ＤＱ０に出力する。   Input / output buffer 242 receives output enable signal OE activated to “H” level and outputs test result signal TR2 received from test result determination circuit 251 to data input / output terminal DQ0.

以上のように、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号ＥＯＲ２が出力されるタイミングとにずれがない場合には、バーストレングスＢＬ（＝２）の個数分のテスト結果が正常であることを示す、レベルが「Ｈ」のワンショットパルスが出力される。したがって、テスタは、データ入出力端子ＤＱ０を通じてバーストレングスＢＬの個数の「Ｈ」レベルのワンショットパルスを受けることによって、バーストレングスＢＬの個数分のテスト結果が正常であると検出することができる。   As described above, when there is no difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the level determination signal EOR2 representing the result of the multi-bit test is output, the burst length One-shot pulses of level “H” indicating that the test results for the number of BL (= 2) are normal are output. Therefore, the tester can detect that the test results for the number of burst lengths BL are normal by receiving the “H” level one-shot pulse for the number of burst lengths BL through the data input / output terminal DQ0.

（２） 次に、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号ＥＯＲ２が出力されるタイミングとにずれがある場合（図１７の（２）に示す場合）について説明する。   (2) Next, there is a difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the level determination signal EOR2 representing the result of the multi-bit test is output (FIG. 17). The case (2) will be described.

レベル判定回路２４０は、バースト読出しの第０ビット目につき「Ｈ」レベルのレベル判定信号ＥＯＲ２（Ｄ０′）をテスト結果判定回路２５１に出力する。   Level determination circuit 240 outputs level determination signal EOR2 (D0 ′) of “H” level to test result determination circuit 251 for the 0th bit of burst reading.

テスト結果判定回路２５１は、第５番目のクロックＣＬＫの立ち上がりを起点とした所定時間αの期間に、ＷＡＩＴ信号が「Ｈ」レベル、かつレベル判定信号ＥＯＲ２が「Ｈ」レベルを示すので、テスト結果が正常であることを示す、レベルが「Ｈ」であるワンショットパルスのテスト結果信号ＴＲ２を入出力バッファ２４２に出力する。   Since the WAIT signal indicates the “H” level and the level determination signal EOR2 indicates the “H” level in the period of the predetermined time α starting from the rising edge of the fifth clock CLK, the test result determination circuit 251 Is output to the input / output buffer 242 as a one-shot pulse test result signal TR2 indicating that the level is “H”.

入出力バッファ２４２は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、テスト結果判定回路２５１から受けたテスト結果信号ＴＲ２をデータ入出力端子ＤＱ０に出力する。   Input / output buffer 242 receives output enable signal OE activated to “H” level and outputs test result signal TR2 received from test result determination circuit 251 to data input / output terminal DQ0.

次に、レベル判定回路２４０は、バースト読出しの第１ビット目につき「Ｈ」レベルのレベル判定信号ＥＯＲ２（Ｄ１′）をテスト結果判定回路２５１に出力する。   Next, the level determination circuit 240 outputs an “H” level level determination signal EOR2 (D1 ′) to the test result determination circuit 251 for the first bit of burst reading.

テスト結果判定回路２５１は、第６番目のクロックＣＬＫの立ち上がりを起点とした所定時間αの期間に、ＷＡＩＴ信号が「Ｌ」レベル、かつレベル判定信号ＥＯＲ２が「Ｈ」レベルを示すので、テスト結果が異常であることを示す、レベルが「Ｌ」であるテスト結果信号ＴＲ２を入出力バッファ２４２に出力する。   Since the WAIT signal indicates the “L” level and the level determination signal EOR2 indicates the “H” level in the period of the predetermined time α starting from the rising edge of the sixth clock CLK, the test result determination circuit 251 Is output to the input / output buffer 242 indicating that the level is “L”.

入出力バッファ２４２は、「Ｈ」レベルに活性化された出力イネーブル信号ＯＥを受けて、テスト結果判定回路２５１から受けたテスト結果信号ＴＲ２をデータ入出力端子ＤＱ０に出力する。   Input / output buffer 242 receives output enable signal OE activated to “H” level and outputs test result signal TR2 received from test result determination circuit 251 to data input / output terminal DQ0.

以上のように、データ入出力端子ＤＱ０を通じて外部に出力される「Ｈ」レベルのワンショットパルスは１個のみである。つまり、「Ｈ」レベルに非活性化されたＷＡＩＴ信号が出力されるタイミングとマルチビットテストの結果を表わすレベル判定信号ＥＯＲ２が出力されるタイミングとにずれがある場合には、バーストレングスＢＬ（＝２）の個数分のテスト結果が正常であることを示す、レベルが「Ｈ」のワンショットパルスが出力されない。したがって、テスタは、データ入出力端子ＤＱ０を通じてバーストレングスＢＬの個数の「Ｈ」レベルのワンショットパルスを受けず、バーストレングスＢＬの個数分のいずれかのテストの結果が異常であると検出することができる。   As described above, only one “H” level one-shot pulse is output to the outside through the data input / output terminal DQ0. That is, when there is a difference between the timing at which the WAIT signal deactivated to the “H” level is output and the timing at which the level determination signal EOR2 representing the result of the multi-bit test is output, the burst length BL (= The one-shot pulse of level “H” indicating that the test results for the number of 2) are normal is not output. Therefore, the tester does not receive the “H” level one-shot pulse of the number of burst lengths BL through the data input / output terminal DQ0, and detects that the result of any test for the number of burst lengths BL is abnormal. Can do.

以上のように、第２の実施形態に係る同期式擬似ＳＲＡＭ４によれば、第１の実施形態と同様に、メモリセルから読出されたデータが正しく、かつメモリセルからデータが読み出されて外部に出力されるタイミングとＷＡＩＴ信号が解除されるタイミングとの間にずれがないかどうかのテストを行なうことができる。   As described above, according to the synchronous pseudo SRAM 4 according to the second embodiment, as in the first embodiment, the data read from the memory cell is correct and the data is read from the memory cell to be externally read. It is possible to test whether or not there is a difference between the timing at which the WAIT signal is output and the timing at which the WAIT signal is released.

本発明は、上記の実施形態に限定されるものではなく、以下のような変形例も含む。   The present invention is not limited to the above embodiment, and includes the following modifications.

（変形例）
（１） レベル判定回路およびテスト結果判定回路の配置
本発明の実施形態では、レベル判定回路１８０，２４０は、レベル判定信号ＥＯＲ１，ＥＯＲ２をテスト結果判定回路１８５，２５１に出力し、ＷＡＩＴ制御回路１２５は、ＷＡＩＴ信号をテスト結果判定回路１８５，２５１に出力し、テスト結果判定回路１８５，２５１は、テスト結果信号ＴＲ１，ＴＲ２を生成して、入出力バッファ２０４，２４２に出力し、入出力バッファ２０４，２４２は、テスト結果信号ＴＲ１，ＴＲ２をデータ入出力端子ＤＱ０を通じて外部に出力したが、このような構成および処理の流れに限定するものではない。 (Modification)
(1) Arrangement of Level Determination Circuit and Test Result Determination Circuit In the embodiment of the present invention, the level determination circuits 180 and 240 output the level determination signals EOR1 and EOR2 to the test result determination circuits 185 and 251 and the WAIT control circuit 125. Outputs the WAIT signal to the test result determination circuits 185 and 251, and the test result determination circuits 185 and 251 generate the test result signals TR 1 and TR 2 and output them to the input / output buffers 204 and 242. , 242 output the test result signals TR1, TR2 to the outside through the data input / output terminal DQ0, but are not limited to such a configuration and processing flow.

図１８は、第１の実施形態の変形例に係る同期式擬似ＳＲＡＭの構成を示す図である。第２の実施形態の変形例に係る同期式擬似ＳＲＡＭの構成もこれと同様である。   FIG. 18 is a diagram illustrating a configuration of a synchronous pseudo SRAM according to a modification of the first embodiment. The configuration of the synchronous pseudo SRAM according to the modification of the second embodiment is the same as this.

同図に示すように、レベル判定回路１９０は、レベル判定信号ＥＯＲ１を入出力バッファ９９に出力する。入出力バッファ９９は、レベル判定信号ＥＯＲ１をテスト結果判定回路９７に出力する。ＷＡＩＴ制御回路１２５は、ＷＡＩＴ信号をテスト結果判定９７に出力する。テスト結果判定回路９７は、テスト結果信号ＴＲ１を出力する。スイッチ９８は、通常時およびテストモードの書込み時には、入出力バッファ９９とデータ入出力端子ＤＱ０とを接続し、テストモードの読出し時には、テスト結果判定回路９７とデータ入出力端子ＤＱ０とを接続する。   As shown in the figure, the level determination circuit 190 outputs a level determination signal EOR1 to the input / output buffer 99. The input / output buffer 99 outputs the level determination signal EOR1 to the test result determination circuit 97. The WAIT control circuit 125 outputs the WAIT signal to the test result determination 97. The test result determination circuit 97 outputs a test result signal TR1. The switch 98 connects the input / output buffer 99 and the data input / output terminal DQ0 at the normal time and when writing in the test mode, and connects the test result determination circuit 97 and the data input / output terminal DQ0 at the time of reading in the test mode.

また、その他の変形例として、たとえば、レベル判定回路およびテスト結果判定回路を入出力バッファよりもデータ入出力端子に近い側に配置するものとしてもよい。すなわち、読出／書込回路１０５，１０５ａ，１０５ｂが、テストデータを入出力バッファに出力し、入出力バッファがテストデータをレベル判定回路に出力し、レベル判定回路がレベル判定信号ＥＯＲ１，ＥＯＲ２をテスト結果判定回路に出力し、テスト結果判定回路がテスト結果信号ＴＲ１，ＴＲ２をデータ入出力端子ＤＱ０を通じて外部に出力するものであってもよい。   As another modification, for example, the level determination circuit and the test result determination circuit may be arranged closer to the data input / output terminal than the input / output buffer. That is, read / write circuits 105, 105a, 105b output test data to the input / output buffer, the input / output buffer outputs test data to the level determination circuit, and the level determination circuit tests level determination signals EOR1, EOR2. The result may be output to the result determination circuit, and the test result determination circuit may output the test result signals TR1 and TR2 to the outside through the data input / output terminal DQ0.

（２） コマンドシフト回路
本発明の実施形態では、コマンドシフト回路１２２は、リフレッシュ動作が行なわれているとき読出し信号が生成された場合には、リフレッシュの終了直後にシフト読出し信号ＲＥＡＤＦを活性化することによってＷＡＩＴ信号を非活性化するタイミングおよびメモリセルからのデータを出力するタイミングを遅らせたが、これに限定するものではない。たとえば、コマンドシフト回路は、リフレッシュ動作が行なわれているときに読出し信号が生成された場合には、一定のクロック数分の期間経過後にシフト読出し信号ＲＥＡＤＦを活性化することによってＷＡＩＴ信号を非活性化するタイミングおよびメモリセルからのデータを出力するタイミングを遅らせるものとしてもよい。 (2) Command Shift Circuit In the embodiment of the present invention, the command shift circuit 122 activates the shift read signal READF immediately after the end of the refresh when the read signal is generated during the refresh operation. As a result, the timing for deactivating the WAIT signal and the timing for outputting data from the memory cell are delayed, but the present invention is not limited to this. For example, when a read signal is generated during a refresh operation, the command shift circuit deactivates the WAIT signal by activating the shift read signal READF after a period of a fixed number of clocks. It is also possible to delay the timing of data output and the timing of outputting data from the memory cell.

（３） テスト結果信号ＴＲ１およびＴＲ２を出力する端子
本発明の実施形態では、テスト結果信号ＴＲ１およびＴＲ２は、データ入出力端子ＤＱ０から出力されるものとしたが、これに限定されるものではない。データ入出力端子ＤＱ０〜ＤＱ１５のいずれか、ＷＡＩＴ出力端子、またはその他の端子から出力されるものであってもよい。 (3) Terminals that output test result signals TR1 and TR2 In the embodiment of the present invention, the test result signals TR1 and TR2 are output from the data input / output terminal DQ0. However, the present invention is not limited to this. . It may be output from any of the data input / output terminals DQ0 to DQ15, the WAIT output terminal, or other terminals.

（４） 同期式擬似ＳＲＡＭ
本発明は、同期式擬似ＳＲＡＭに限定して適用されるものではなく、セルフリフレッシュ機能を有するＤＲＡＭであれば、どのようなものにも適用することができる。 (4) Synchronous pseudo SRAM
The present invention is not limited to a synchronous pseudo SRAM, and can be applied to any DRAM as long as it has a self-refresh function.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。   The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

従来の同期式擬似ＳＲＡＭの構成を示す図である。It is a figure which shows the structure of the conventional synchronous pseudo SRAM. リフレッシュ制御回路１２６の詳細な構成を示す図である。3 is a diagram showing a detailed configuration of a refresh control circuit 126. FIG. シフト読出し信号ＲＥＡＤＦを生成する回路１２２ａの構成を示す図である。It is a figure which shows the structure of the circuit 122a which produces | generates the shift read signal READF. （ａ）は、リフレッシュ動作が行なわれていないときに入力された読出し信号ＲＥＡＤから生成されるシフト読出し信号ＲＥＡＤＦを表わす図であり、（ｂ）は、リフレッシュ動作が行なわれているときに生成された読出し信号ＲＥＡＤから生成されるシフト読出し信号ＲＥＡＤＦを表す図である。(A) is a diagram showing a shift read signal READF generated from the read signal READ input when the refresh operation is not performed, and (b) is generated when the refresh operation is performed. It is a figure showing the shift read signal READF produced | generated from the read signal READ. 第１の実施形態に係る同期式擬似ＳＲＡＭの構成を示す図である。1 is a diagram illustrating a configuration of a synchronous pseudo SRAM according to a first embodiment. FIG. テスト結果判定回路１８５の構成の一例を示す図である。3 is a diagram illustrating an example of a configuration of a test result determination circuit 185. FIG. 従来の同期式擬似ＳＲＡＭの動作の一例を表わすタイミングチャートである。It is a timing chart showing an example of operation of a conventional synchronous pseudo SRAM. 第１の実施形態に係る同期式擬似ＳＲＡＭの動作の一例を表わすタイミングチャートである。3 is a timing chart illustrating an example of the operation of the synchronous pseudo SRAM according to the first embodiment. 従来の同期式擬似ＳＲＡＭの動作の別の例を表わすタイミングチャートである。It is a timing chart showing another example of operation | movement of the conventional synchronous pseudo SRAM. 第１の実施形態に係る同期式擬似ＳＲＡＭの動作の別の例を表わすタイミングチャートである。6 is a timing chart illustrating another example of the operation of the synchronous pseudo SRAM according to the first embodiment. 従来の同期式擬似ＳＲＡＭの構成を示す図である。It is a figure which shows the structure of the conventional synchronous pseudo SRAM. 第２の実施形態に係る同期式擬似ＳＲＡＭの構成を示す図である。It is a figure which shows the structure of the synchronous pseudo SRAM which concerns on 2nd Embodiment. テスト結果判定回路２５１の構成を示す図である。3 is a diagram illustrating a configuration of a test result determination circuit 251. FIG. 従来の同期式擬似ＳＲＡＭの動作の一例を表わすタイミングチャートである。It is a timing chart showing an example of operation of a conventional synchronous pseudo SRAM. 第２の実施形態に係る同期式擬似ＳＲＡＭの動作の一例を表わすタイミングチャートである。12 is a timing chart illustrating an example of the operation of the synchronous pseudo SRAM according to the second embodiment. 従来の同期式擬似ＳＲＡＭの動作の別の例を表わすタイミングチャートである。It is a timing chart showing another example of operation | movement of the conventional synchronous pseudo SRAM. 第２の実施形態に係る同期式擬似ＳＲＡＭの動作の別の例を表わすタイミングチャートである。12 is a timing chart illustrating another example of the operation of the synchronous pseudo SRAM according to the second embodiment. 第１の実施形態の変形例に係る同期式擬似ＳＲＡＭの構成を示す図である。It is a figure which shows the structure of the synchronous pseudo SRAM which concerns on the modification of 1st Embodiment.

符号の説明Explanation of symbols

１，２，３，４，５ 同期式擬似ＳＲＡＭ、４１，４４，４６，４７，５３〜５５，ＮＡＮＤ８１〜ＮＡＮＤ９１ 反転論理積回路、４２，５６，５７，３０２，３１２，ＩＶ８１〜ＩＶ８９ インバータ、４３，４９，５８，３０１，３１１，ＤＬ８１〜ＤＬ８３ 遅延回路、４５，５２ フリップフロップ、５０ 指令信号活性化回路、６０ 判定回路、４８，６１ バッファ回路、９７，１８５，２５１ テスト結果判定回路、９８，１８３，２５２ スイッチ、９９，１０４，２０４，２４１，２４２ 入出力バッファ、１０１ ＤＲＡＭセルメモリアレイ＋周辺回路群、１０１ａ，１０１ｂ ＤＲＡＭセルメモリサブアレイ＋周辺回路群、１０２，２０２ ロウデコーダ、１０３，１０３ａ，１０３ｂ カラムデコーダ、１０５，１０５ａ，１０５ｂ 読出／書込回路、１１１ アドレスバッファ、１１２ ＢＣＲ、１２０ 制御回路、１２１ コマンドデコーダ、１２２ コマンドシフト回路、１２３ 入出力制御回路、１２４ リフレッシュタイマ、１２５ ＷＡＩＴ制御回路、１２６ リフレッシュ制御回路、１８０，１９０，２４０ レベル判定回路、３０３，３０４，３１３，３１４ 論理積回路、ＮＯＲ８１〜ＮＯＲ８５ 反転論理和回路。   1, 2, 3, 4, 5 Synchronous pseudo SRAM, 41, 44, 46, 47, 53 to 55, NAND81 to NAND91, NAND circuit, 42, 56, 57, 302, 312, IV81 to IV89 inverter, 43 , 49, 58, 301, 311, DL81 to DL83 delay circuit, 45, 52 flip-flop, 50 command signal activation circuit, 60 determination circuit, 48, 61 buffer circuit, 97, 185, 251 test result determination circuit, 98, 183, 252 switch, 99, 104, 204, 241, 242 input / output buffer, 101 DRAM cell memory array + peripheral circuit group, 101a, 101b DRAM cell memory sub-array + peripheral circuit group, 102, 202 row decoder, 103, 103a, 103b column decoder, 105, 105a, 05b Read / write circuit, 111 address buffer, 112 BCR, 120 control circuit, 121 command decoder, 122 command shift circuit, 123 input / output control circuit, 124 refresh timer, 125 WAIT control circuit, 126 refresh control circuit, 180, 190 , 240 level determination circuit, 303, 304, 313, 314 logical product circuit, NOR81-NOR85 inverted logical sum circuit.

Claims (6)

テストモードを有する半導体記憶装置であって、
行列状に配置された複数のダイナミックランダムアクセスメモリのメモリセルを有するメモリアレイと、
前記メモリアレイのセルフリフレッシュを制御するリフレッシュ制御回路と、
前記セルフリフレッシュの非実行中に読出し指示を受けた場合に、正常の動作によれば、前記読出し指示を受けた時から所定の期間経過後にウエイト信号を非活性化し、前記セルフリフレッシュの実行中に読出し指示を受けた場合に、正常の動作によれば、前記セルフリフレッシュの終了後所定の期間経過後に前記ウエイト信号を非活性化するウエイト制御回路と、
テストモード時に、同一の論理レベルを記憶している複数個のメモリセルの各々からデータを同時に読出す読出回路と、
前記読出回路によって読み出された複数個のメモリセルのデータの論理レベルがすべて一致するかどうかを判定し、前記判定の結果を表わすレベル判定信号を生成するレベル判定回路と、
前記複数個のメモリセルのデータの論理レベルが一致し、かつ前記ウエイト信号が非活性化されるタイミングと前記レベル判定信号が変化するタイミングとの間にずれがない正常の動作であるかどうかを判定し、前記判定の結果を表わすテスト結果信号を生成するテスト結果判定回路とを備えた半導体記憶装置。 A semiconductor memory device having a test mode,
A memory array having a plurality of dynamic random access memory memory cells arranged in a matrix;
A refresh control circuit for controlling self-refresh of the memory array;
When a read instruction is received during non-execution of the self-refresh, according to a normal operation, a wait signal is deactivated after a predetermined period from the time when the read instruction is received, and during the execution of the self-refresh When a read instruction is received, according to normal operation, a wait control circuit that deactivates the wait signal after a lapse of a predetermined period after completion of the self-refresh;
A read circuit for simultaneously reading data from each of a plurality of memory cells storing the same logic level in a test mode;
A level determination circuit that determines whether or not the logic levels of the data of the plurality of memory cells read by the read circuit all match, and generates a level determination signal that represents the result of the determination;
Whether the logic levels of the data in the plurality of memory cells match and whether or not the operation is normal without any deviation between the timing at which the wait signal is deactivated and the timing at which the level determination signal changes. A semiconductor memory device comprising: a test result determination circuit for determining and generating a test result signal representing the result of the determination. 前記メモリアレイは、接続されるワード線が相違する複数個のサブメモリアレイに分割され、
前記読出回路は、テストモード時に、同一の論理レベルを記憶している前記複数個のサブメモリアレイに属する複数個のメモリセルの各々からデータを同時に読出し、
前記レベル判定回路は、前記読出回路によって読出された複数個のサブメモリアレイに属する複数個のメモリセルの論理レベルが一致するか否かを判定し、前記判定の結果を表わすレベル判定信号を出力し、
前記テスト結果判定回路は、前記複数個のサブメモリアレイに属する複数個のメモリセルのデータの論理レベルが一致し、かつ前記ウエイト信号が非活性化されるタイミングと前記レベル判定信号が変化するタイミングとの間にずれがない正常の動作であるかどうかを判定する、請求項１記載の半導体記憶装置。 The memory array is divided into a plurality of sub memory arrays having different word lines connected thereto,
The read circuit simultaneously reads data from each of the plurality of memory cells belonging to the plurality of sub-memory arrays storing the same logic level in the test mode,
The level determination circuit determines whether or not the logic levels of a plurality of memory cells belonging to the plurality of sub memory arrays read by the read circuit match, and outputs a level determination signal representing the determination result And
The test result determination circuit includes a timing at which the logic levels of data in a plurality of memory cells belonging to the plurality of sub memory arrays match, and a timing at which the wait signal is deactivated and a timing at which the level determination signal changes. The semiconductor memory device according to claim 1, wherein it is determined whether or not the normal operation has no deviation between 前記半導体記憶装置は、クロックに同期して動作し、
前記テスト結果判定回路は、クロックの立ち上がりに同期したタイミングにおいて、前記ウエイト信号のレベルが非活性を示し、かつ前記レベル判定信号のレベルが一致を示すときに、正常の判定結果を表すテスト結果信号を生成する、請求項１記載の半導体記憶装置。 The semiconductor memory device operates in synchronization with a clock,
The test result determination circuit is a test result signal indicating a normal determination result when the level of the wait signal indicates inactive and the level of the level determination signal indicates coincidence at a timing synchronized with a rising edge of a clock. The semiconductor memory device according to claim 1, wherein: 前記半導体記憶装置は、さらに、
各メモリセルから読出されたデータをいずれかのデータ出力端子を通じて外部に出力するための出力バッファを備え、
前記出力バッファは、前記テスト結果信号を受けて、前記テスト結果信号をいずれかの前記データ出力端子に出力する、請求項１記載の半導体記憶装置。 The semiconductor memory device further includes:
An output buffer for outputting data read from each memory cell to the outside through one of the data output terminals,
The semiconductor memory device according to claim 1, wherein the output buffer receives the test result signal and outputs the test result signal to any one of the data output terminals. 前記半導体記憶装置は、さらに、
各メモリセルから読出されたデータをいずれかのデータ出力端子を通じて外部に出力するための出力バッファを備え、
前記テスト結果判定回路は、前記出力バッファを経由して前記レベル判定信号を受け、前記レベル判定信号に基づき前記テスト結果信号を生成し、前記テスト結果信号をいずれかの前記データ出力端子またはウエイト出力端子に出力する、請求項１記載の半導体記憶装置。 The semiconductor memory device further includes:
An output buffer for outputting data read from each memory cell to the outside through one of the data output terminals,
The test result determination circuit receives the level determination signal via the output buffer, generates the test result signal based on the level determination signal, and outputs the test result signal to either the data output terminal or the wait output The semiconductor memory device according to claim 1, wherein the semiconductor memory device outputs to a terminal. 前記半導体記憶装置は、さらに、
通常時に、前記ウエイト制御回路とウエイト出力端子とを接続し、テストモード時に、前記ウエイト制御回路と前記テスト結果判定回路とを接続するスイッチを備える請求項１記載の半導体記憶装置。 The semiconductor memory device further includes:
2. The semiconductor memory device according to claim 1, further comprising a switch that connects the weight control circuit and the weight output terminal in a normal state and connects the weight control circuit and the test result determination circuit in a test mode.
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