JP4547247B2

JP4547247B2 - Semiconductor device

Info

Publication number: JP4547247B2
Application number: JP2004366370A
Authority: JP
Inventors: 俊彦秋葉; 俊彦佐藤; 孝洋内藤
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2004-12-17
Filing date: 2004-12-17
Publication date: 2010-09-22
Anticipated expiration: 2024-12-17
Also published as: JP2006173476A

Description

本発明は、半導体装置およびその製造技術に関し、特に、ウェハプロセスを応用してパッケージ工程を完了するＣＳＰ（Chip Size Package）技術に適用して有効な技術に関するものである。 The present invention relates to a semiconductor device and a manufacturing technology thereof, and more particularly to a technology effective when applied to a CSP (Chip Size Package) technology that completes a packaging process by applying a wafer process.

特開２００３−０９２３５３号公報（特許文献１）には、ＣＳＰ技術を使用してヒューズを備えた半導体装置を形成する技術が開示されている。具体的には、抵抗体につながるポリシリコン膜の上層に、第１層間絶縁膜を介して金属材料からなるヒューズを形成する。抵抗体とヒューズを別々の層に配置することによりチップ面積を小さくできる。さらに、ヒューズ上に第２層間絶縁膜を設け、この第２層間絶縁膜にトリミング用開口部を形成する。このとき、ヒューズ下には第１層間絶縁膜が形成されているので、トリミング用開口部からの水分の浸入を防止でき、信頼性を向上できる。そして、トリミング用開口部を形成した第２層間絶縁膜上に金属材料層をヒューズと同じ材料で形成した後、第２金属材料層をパターニングして再配線層を形成する。このとき、ヒューズの切断も同時に行なう。その後、トリミング用開口部を埋め込むように再配線層上に最終保護膜を形成する。このように、ヒューズは、再配線層と同じ材料で形成されるようにしたので、再配線層の形成と同時にヒューズの切断を行なうことができ、製造工程を短縮することができる。 Japanese Patent Application Laid-Open No. 2003-092353 (Patent Document 1) discloses a technique for forming a semiconductor device including a fuse by using a CSP technique. Specifically, a fuse made of a metal material is formed on the polysilicon film connected to the resistor via a first interlayer insulating film. The chip area can be reduced by arranging the resistor and the fuse in separate layers. Further, a second interlayer insulating film is provided on the fuse, and a trimming opening is formed in the second interlayer insulating film. At this time, since the first interlayer insulating film is formed under the fuse, the intrusion of moisture from the trimming opening can be prevented, and the reliability can be improved. Then, after a metal material layer is formed of the same material as the fuse on the second interlayer insulating film in which the trimming opening is formed, the second metal material layer is patterned to form a rewiring layer. At this time, the fuse is also cut. Thereafter, a final protective film is formed on the rewiring layer so as to fill the opening for trimming. Thus, since the fuse is formed of the same material as the rewiring layer, the fuse can be cut simultaneously with the formation of the rewiring layer, and the manufacturing process can be shortened.

特開平０８−２０３８７６号公報（特許文献２）には、配線上にホールを形成する技術が開示されている。具体的には、配線上に第１酸化シリコン膜（ＰＥ−ＴＥＯＳ膜）を形成し、さらに第１酸化シリコン膜上に感光性ＳＯＧ（Spin On Glass）膜を形成する。そして、感光性ＳＯＧ膜に対して露光・現像処理を行なうことにより、配線上に第１酸化シリコン膜を介してホールを形成する。続いて、ホールを含む感光性ＳＯＧ膜上に第２酸化シリコン膜（ＰＥ−ＴＥＯＳ膜）を形成する。この第２酸化シリコン膜により、ホールの側壁に露出していた感光性ＳＯＧ膜が被覆される。その後、第２酸化シリコン膜を異方性エッチングすることにより、ホールの側壁に酸化シリコン膜を残しつつ、ホールの底部において配線表面を露出させる。これにより、配線を露出したホールを形成できる。 Japanese Patent Application Laid-Open No. 08-203876 (Patent Document 2) discloses a technique for forming a hole on a wiring. Specifically, a first silicon oxide film (PE-TEOS film) is formed on the wiring, and a photosensitive SOG (Spin On Glass) film is further formed on the first silicon oxide film. Then, by exposing and developing the photosensitive SOG film, holes are formed on the wiring via the first silicon oxide film. Subsequently, a second silicon oxide film (PE-TEOS film) is formed on the photosensitive SOG film containing holes. This second silicon oxide film covers the photosensitive SOG film exposed on the sidewall of the hole. Thereafter, the second silicon oxide film is anisotropically etched to expose the wiring surface at the bottom of the hole while leaving the silicon oxide film on the side wall of the hole. Thereby, the hole which exposed wiring can be formed.

この技術によれば、ＳＯＧ膜が絶縁膜に被膜された状態でホールを形成できる。このため、ホールの側壁におけるＳＯＧ膜の露出が発生しないので、信頼性を向上することができる。さらに、絶縁膜のエッチバックによりホールを形成するので、リソグラフィの解像限界よりも小さいホールを形成することができる。
特開２００３−０９２３５３号公報特開平０８−２０３８７６号公報 According to this technique, holes can be formed in a state where the SOG film is coated on the insulating film. For this reason, since the exposure of the SOG film on the side wall of the hole does not occur, the reliability can be improved. Further, since the holes are formed by etching back the insulating film, holes smaller than the resolution limit of lithography can be formed.
Japanese Patent Laying-Open No. 2003-092353 Japanese Patent Application Laid-Open No. 08-203876

パッケージプロセス（後工程）とウェハプロセス（前工程）とを一体化し、ウェハ状態でパッケージングを完了する技術、いわゆるウェハレベル（Wafer Level）ＣＳＰと呼ばれる技術は、ウェハプロセスを応用してパッケージプロセスまで処理する技術である。このため、半導体ウェハ（以下、ウェハという）から切断した半導体チップ（以下、チップという）毎にパッケージプロセスを処理する従来の方法に比べて工程数を大幅に削減できるという利点がある。ウェハレベルＣＳＰは、ウェハプロセス・パッケージ（Wafer Process Package；ＷＰＰ）とも呼ばれる。 A technique called wafer level CSP, which integrates the packaging process (post-process) and the wafer process (pre-process) and completes packaging in the wafer state, is applied to the package process by applying the wafer process. Technology to process. For this reason, there is an advantage that the number of steps can be greatly reduced as compared with the conventional method of processing a package process for each semiconductor chip (hereinafter referred to as a chip) cut from a semiconductor wafer (hereinafter referred to as a wafer). The wafer level CSP is also called a wafer process package (WPP).

また、ウェハレベルＣＳＰは、ボンディングパッドのピッチをバンプ電極のピッチに変換するインターポーザと呼ばれるＣＳＰ内部の配線層を、ウェハ上に形成した再配線層によって代用できるため、工程数削減を図ることができるとともにＣＳＰの製造コストを低減することができる。 Further, in the wafer level CSP, a wiring layer inside the CSP called an interposer that converts the pitch of the bonding pad into the pitch of the bump electrode can be replaced by a rewiring layer formed on the wafer, so that the number of processes can be reduced. At the same time, the manufacturing cost of the CSP can be reduced.

ウェハレベルＣＳＰでは、例えば以下に示すような工程を経ることにより半導体装置を形成する。まず、ウェハの主面上にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子を形成し、続いて半導体素子の上部に複数層の配線層を形成する。この配線層の最上層配線を形成する工程でボンディングパッドおよびヒューズを形成する。次に、ボンディングパッドおよびヒューズを含む最上層配線上に順次、酸化シリコン膜、窒化シリコン膜を形成する。そして、窒化シリコン膜上に感光性ポリイミド樹脂膜を形成した後、この感光性ポリイミド樹脂膜に対して露光・現像処理を施すことによりパターニングする。パターニングは、ボンディングパッド上を開口するとともにヒューズ上を開口するように行なわれる。 In the wafer level CSP, a semiconductor device is formed through the following processes, for example. First, a semiconductor element such as a MISFET (Metal Insulator Semiconductor Field Effect Transistor) is formed on the main surface of the wafer, and then a plurality of wiring layers are formed on the semiconductor element. Bonding pads and fuses are formed in the process of forming the uppermost layer wiring of this wiring layer. Next, a silicon oxide film and a silicon nitride film are sequentially formed on the uppermost layer wiring including the bonding pad and the fuse. Then, after forming a photosensitive polyimide resin film on the silicon nitride film, the photosensitive polyimide resin film is subjected to patterning by exposure and development. The patterning is performed so as to open on the bonding pad and open on the fuse.

続いて、パターニングした感光性ポリイミド樹脂膜およびこの感光性ポリイミド樹脂膜上に形成したレジスト膜をマスクにして窒化シリコン膜、酸化シリコン膜を順次エッチングすることにより、ボンディングパッドを露出するとともにチッピング防止溝を形成する。ここで、ヒューズ上に形成されている窒化シリコン膜も開口部（溝）を通じてエッチングされるが、ヒューズに形成されている窒化シリコン膜はすべて除去せず、一部が残存するように制御される。例えば、エッチングをする際に使用するマスクにおける開口部の大きさにより制御される。 Subsequently, the silicon nitride film and the silicon oxide film are sequentially etched using the patterned photosensitive polyimide resin film and the resist film formed on the photosensitive polyimide resin film as a mask, thereby exposing the bonding pad and preventing chipping. Form. Here, the silicon nitride film formed on the fuse is also etched through the opening (groove), but the silicon nitride film formed on the fuse is not removed but is controlled to remain partly. . For example, it is controlled by the size of the opening in the mask used for etching.

その後、露出したボンディングパッド上に探針を接触させてプローブ検査を行い、欠陥がある場合には、ヒューズをレーザで切断することにより抵抗値を変換して欠陥救済を行なう。 Thereafter, a probe is in contact with the exposed bonding pad to perform probe inspection. If there is a defect, the fuse is cut with a laser to convert the resistance value and repair the defect.

次に、チッピング防止溝およびヒューズ上の開口部を形成した感光性ポリイミド樹脂膜上に電極層（シード層）を形成する。この電極層はボンディングパッド上に接続している。続いて、電極層上にめっき法を使用して再配線を形成する。そして、再配線上に感光性ポリイミド樹脂を形成した後、パターニングして再配線の一端部を露出させる。そして、露出した再配線の一端部上にバンプ電極を形成する。その後、ウェハをダイシングすることにより個々のチップを得ることができる。 Next, an electrode layer (seed layer) is formed on the photosensitive polyimide resin film in which the chipping prevention groove and the opening on the fuse are formed. This electrode layer is connected on the bonding pad. Subsequently, a rewiring is formed on the electrode layer using a plating method. Then, after forming a photosensitive polyimide resin on the rewiring, patterning is performed to expose one end of the rewiring. Then, bump electrodes are formed on one end of the exposed rewiring. Thereafter, individual chips can be obtained by dicing the wafer.

ここで、再配線を形成するための電極層は、チッピング防止溝やヒューズ上の開口部が形成された感光性ポリイミド樹脂膜上に形成される。チッピング防止溝やヒューズ上の開口部は、垂直形状あるいは逆テーパ状の溝となっている。電極層は、例えばスパッタリング法を使用して形成されるが、上述したように垂直形状の溝があると溝の底部には電極層が形成されるが、溝の側面には電極層が形成されにくい。したがって、感光性ポリイミド樹脂膜上に形成される電極層が溝の側面で途切れてしまい、電極層の形成不良が発生する問題点がある。 Here, the electrode layer for forming the rewiring is formed on the photosensitive polyimide resin film in which the chipping prevention groove and the opening on the fuse are formed. The chipping prevention groove and the opening on the fuse are vertical or reverse tapered grooves. The electrode layer is formed by using, for example, a sputtering method. As described above, when there is a vertical groove, the electrode layer is formed at the bottom of the groove, but the electrode layer is formed on the side surface of the groove. Hateful. Therefore, the electrode layer formed on the photosensitive polyimide resin film is interrupted at the side surface of the groove, and there is a problem that the formation failure of the electrode layer occurs.

電極層の形成不良が発生すると、この電極層上に形成される再配線がウェハ上で均一に形成されず、さらには、電極層の断線により再配線が形成されない不具合が生じる。また、ヒューズを切断した場合、ヒューズは露出するため、ヒューズ上に再配線を形成すると、切断したヒューズが短絡してしまう。このため、再配線はヒューズ上に形成することができない。したがって、再配線を形成する際、ヒューズを避けて再配線を設置しなければならないので、再配線のレイアウトの自由度が低下する問題点もある。 When the formation failure of the electrode layer occurs, the rewiring formed on the electrode layer is not formed uniformly on the wafer, and further, the rewiring is not formed due to the disconnection of the electrode layer. In addition, when the fuse is cut, the fuse is exposed. Therefore, when the rewiring is formed on the fuse, the cut fuse is short-circuited. For this reason, rewiring cannot be formed on the fuse. Therefore, when forming the rewiring, it is necessary to install the rewiring while avoiding the fuse, so that there is a problem that the degree of freedom of the rewiring layout is lowered.

本発明の目的は、チッピング防止溝やヒューズの開口部が形成されていても、再配線を形成する際に必要となる電極層を信頼性よく形成できる技術を提供することにある。 An object of the present invention is to provide a technique capable of reliably forming an electrode layer necessary for forming a rewiring even when a chipping prevention groove or a fuse opening is formed.

また、本発明の他の目的は、半導体装置の信頼性を向上できる技術を提供することにある。 Another object of the present invention is to provide a technique capable of improving the reliability of a semiconductor device.

また、本発明の他の目的は、再配線のレイアウトの自由度を向上できる技術を提供することにある。 Another object of the present invention is to provide a technique capable of improving the degree of freedom of rewiring layout.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明による半導体装置は、（ａ）半導体チップの主面上に形成された半導体素子と、（ｂ）前記半導体チップの主面上に形成されたヒューズと、（ｃ）前記半導体素子よりも上層に形成された一層以上の第１配線と、（ｄ）前記第１配線のうち、最上層の配線と同層の配線によって形成された内部接続端子と、（ｅ）前記第１配線および前記ヒューズを覆うように形成され、前記内部接続端子を選択的に露出する第１パッシベーション膜と、（ｆ）前記第１パッシベーション膜上に形成され、前記内部接続端子を選択的に露出する第２パッシベーション膜と、（ｇ）前記ヒューズの真上にある前記第２パッシベーション膜を選択的に除去して形成された溝と、（ｈ）前記溝を埋め込むように前記第２パッシベーション膜上に形成され、かつ前記内部接続端子を選択的に露出する第３パッシベーション膜と、（ｉ）前記第３パッシベーション膜上に形成され、一端が前記内部接続端子に電気的に接続された第２配線と、（ｊ）前記第２配線を覆うように形成され、前記第２配線の他端部を選択的に露出する第４パッシベーション膜と、（ｋ）前記第２配線の他端部上に形成された外部接続端子とを備えるものである。 A semiconductor device according to the present invention includes: (a) a semiconductor element formed on a main surface of a semiconductor chip; (b) a fuse formed on the main surface of the semiconductor chip; and (c) an upper layer than the semiconductor element. (D) an internal connection terminal formed by a wiring in the same layer as the uppermost layer of the first wiring; (e) the first wiring and the fuse; And (f) a second passivation film formed on the first passivation film and selectively exposing the internal connection terminals. (G) a groove formed by selectively removing the second passivation film directly above the fuse; and (h) formed on the second passivation film so as to embed the groove; and A third passivation film that selectively exposes the internal connection terminal; (i) a second wiring formed on the third passivation film and having one end electrically connected to the internal connection terminal; and (j) A fourth passivation film formed so as to cover the second wiring and selectively exposing the other end of the second wiring; and (k) an external connection terminal formed on the other end of the second wiring. Are provided.

また、本発明による半導体装置の製造方法は、（ａ）半導体ウェハのチップ領域に半導体素子を形成し、前記半導体素子の上層に、一層以上の第１配線を形成し、前記第１配線を形成する工程において、前記チップ領域にヒューズを形成する工程と、（ｂ）前記第１配線および前記ヒューズ上に第１パッシベーション膜を形成する工程と、（ｃ）前記第１パッシベーション膜上に第２パッシベーション膜を形成する工程と、（ｄ）前記第２パッシベーション膜をパターニングして内部接続端子形成領域上および前記ヒューズ上に開口部を形成する工程と、（ｅ）パターニングした前記第２パッシベーション膜をマスクにして前記第１パッシベーション膜を除去することにより、前記第１配線のうち最上層配線と同層の配線を露出して内部接続端子を形成する一方、前記ヒューズ上に形成されている前記第１パッシベーション膜の一部を除去する工程と、（ｆ）前記（ｅ）工程後、前記内部接続端子にプローブ針を接触させてプローブ検査を行い、前記プローブ検査によって不良が発見された場合には、前記ヒューズを切断する工程と、（ｇ）前記ヒューズ上の開口部を埋め込み、かつ前記内部接続端子を覆うように前記第２パッシベーション膜上に第３パッシベーション膜を形成する工程と、（ｈ）前記第３パッシベーション膜をパターニングして、前記内部接続端子を露出する工程と、（ｉ）前記内部接続端子を含む前記第３パッシベーション膜上に電極層を形成した後、前記電極層上に金属膜を形成することにより、一端が前記内部接続端子に電気的に接続された第２配線を形成する工程と、（ｊ）前記第２配線上に第４パッシベーション膜を形成し、前記第４パッシベーション膜をパターニングすることによって、前記第２配線の他端部を選択的に露出する工程と、（ｋ）前記第２配線の他端部に外部接続端子を形成した後、前記半導体ウェハを前記チップ領域単位で切断することによって複数の半導体チップを得る工程とを備えるものである。 In the method of manufacturing a semiconductor device according to the present invention, (a) a semiconductor element is formed in a chip region of a semiconductor wafer, one or more first wirings are formed in an upper layer of the semiconductor element, and the first wiring is formed. Forming a fuse in the chip region; (b) forming a first passivation film on the first wiring and the fuse; and (c) a second passivation on the first passivation film. Forming a film; (d) patterning the second passivation film to form openings on the internal connection terminal formation region and the fuse; and (e) masking the patterned second passivation film. By removing the first passivation film, the wiring in the same layer as the uppermost layer wiring is exposed and connected internally. A step of removing a part of the first passivation film formed on the fuse, and (f) after the step (e), a probe needle is brought into contact with the internal connection terminal. Performing a test, and if a defect is found by the probe test, cutting the fuse; and (g) filling the opening on the fuse and covering the internal connection terminal. Forming a third passivation film on the film; (h) patterning the third passivation film to expose the internal connection terminals; and (i) the third passivation film including the internal connection terminals. After forming the electrode layer thereon, a metal film is formed on the electrode layer, thereby forming a second wiring having one end electrically connected to the internal connection terminal. (J) selectively exposing the other end of the second wiring by forming a fourth passivation film on the second wiring and patterning the fourth passivation film; k) forming an external connection terminal at the other end of the second wiring, and then cutting the semiconductor wafer in units of the chip area to obtain a plurality of semiconductor chips.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

チッピング防止溝やヒューズの開口部が形成されて垂直段差のある第１絶縁膜上にチッピング防止溝やヒューズの開口部を埋め込むように第２絶縁膜を形成し、この平坦化された第２絶縁膜上に電極層を形成するように構成したので、電極層切れを防止することができる。したがって、再配線の信頼性向上を図ることができる。更には、電極層切れのない再配線が実現できるため、半導体装置の信頼性を向上することができる。 A second insulating film is formed on the first insulating film in which the chipping prevention groove and the fuse are formed and has a vertical step so as to embed the chipping prevention groove and the fuse opening, and the planarized second insulation is formed. Since the electrode layer is formed on the film, breakage of the electrode layer can be prevented. Therefore, the reliability of rewiring can be improved. Furthermore, since the rewiring without breaking the electrode layer can be realized, the reliability of the semiconductor device can be improved.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。 In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like.

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。 Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。 Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and clearly considered essential in principle. Needless to say.

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 Similarly, in the following embodiments, when referring to the shape, positional relationship, etc., of components, etc., unless otherwise specified, and in principle, it is considered that this is not clearly the case, it is substantially the same. Including those that are approximate or similar to the shape. The same applies to the above numerical values and ranges.

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 In all the drawings for explaining the embodiments, the same members are denoted by the same reference symbols in principle, and the repeated explanation thereof is omitted.

以下の実施の形態において、ボンディングパッドとは、請求項の内部接続端子を意味するものとする。また、再配線とは請求項の第２配線を意味するものとする。さらに、バンプ電極とは請求項の外部接続端子を意味するものとする。また、シード層とは請求項の電極層を意味するものとする。 In the following embodiments, the bonding pad means an internal connection terminal in the claims. The rewiring means the second wiring in the claims. Furthermore, a bump electrode shall mean the external connection terminal of a claim. The seed layer means an electrode layer in the claims.

（実施の形態１）
図１は、本実施の形態１における半導体装置を示した断面図である。図１において、ｐ型不純物を導入したシリコンよりなる半導体基板１上には、ＭＩＳＦＥＴなどの半導体素子が形成され、この半導体素子の上部に一層以上の配線（第１配線）が形成されている。この一層以上の配線は、例えばアルミニウム膜を主成分とする膜や銅膜を主成分とする膜から形成されている。 (Embodiment 1)
FIG. 1 is a cross-sectional view showing the semiconductor device according to the first embodiment. In FIG. 1, a semiconductor element such as a MISFET is formed on a semiconductor substrate 1 made of silicon into which a p-type impurity is introduced, and one or more wirings (first wirings) are formed above the semiconductor element. The one or more wirings are formed of, for example, a film mainly composed of an aluminum film or a film mainly composed of a copper film.

図１では、半導体基板１に形成した半導体素子および配線の図示は省略しており、配線の最上層部が図示されている。すなわち、層間絶縁膜２を介して、半導体ウェハの主面にボンディングパッド３およびヒューズ４が形成されている。ボンディングパッド３およびヒューズ４は、最上層配線の一部によって構成されており、例えばアルミニウム膜と窒化チタン膜の積層膜（複数の層）で形成されている。つまり、ボンディングパッド３は、最上層配線と同層の配線によって形成されている。 In FIG. 1, illustration of semiconductor elements and wirings formed on the semiconductor substrate 1 is omitted, and the uppermost layer portion of the wiring is illustrated. That is, the bonding pad 3 and the fuse 4 are formed on the main surface of the semiconductor wafer via the interlayer insulating film 2. The bonding pad 3 and the fuse 4 are constituted by a part of the uppermost layer wiring, and are formed of, for example, a laminated film (a plurality of layers) of an aluminum film and a titanium nitride film. That is, the bonding pad 3 is formed of the same layer as the uppermost layer wiring.

配線の最上層部上には、酸化シリコン膜５および窒化シリコン膜６よりなる第１パッシベーション膜が形成され、この第１パッシベーション膜上に感光性ポリイミド樹脂膜７よりなる第２パッシベーション膜が形成されている。これらのパッシベーション膜は、機械的応力や不純物の侵入から半導体装置を保護するために設けられるものである。 A first passivation film made of the silicon oxide film 5 and the silicon nitride film 6 is formed on the uppermost layer portion of the wiring, and a second passivation film made of the photosensitive polyimide resin film 7 is formed on the first passivation film. ing. These passivation films are provided to protect the semiconductor device from mechanical stress and impurity intrusion.

第１パッシベーション膜および第２パッシベーション膜には開口部８が設けられ、この開口部８からボンディングパッド３が露出している。また、ヒューズ４上の第２パッシベーション膜にも溝（開口部）９が形成されている。具体的に説明すると、第２パッシベーション膜は感光性ポリイミド樹脂膜７であるため、感光性ポリイミド樹脂膜７を形成した後、フォトリソグラフィ技術（露光・現像処理）によりボンディングパッド３上およびヒューズ４上の第２パッシベーション膜を開口する。残った第２パッシベーション膜をマスク代わりに第１パッシベーション膜をエッチング除去することで、開口部８および溝９が形成される。この溝９は第２パッシベーション膜から第１パッシベーション膜に達するように形成されているが、ヒューズ４の表面までは達していない。 An opening 8 is provided in the first passivation film and the second passivation film, and the bonding pad 3 is exposed from the opening 8. A groove (opening) 9 is also formed in the second passivation film on the fuse 4. More specifically, since the second passivation film is the photosensitive polyimide resin film 7, after the photosensitive polyimide resin film 7 is formed, the photolithography technique (exposure / development processing) is performed on the bonding pad 3 and the fuse 4. The second passivation film is opened. The opening 8 and the groove 9 are formed by etching away the first passivation film instead of using the remaining second passivation film as a mask. The groove 9 is formed so as to reach the first passivation film from the second passivation film, but does not reach the surface of the fuse 4.

ボンディングパッド３に探針を接触させて半導体装置の電気的特性検査を行なう工程が存在するが、この検査で不良が検出された場合、ヒューズ４を切断して抵抗値を変化させることにより不良を救済する。ヒューズ４の切断は、例えばレーザ光をヒューズ４に照射してヒューズ４を溶断することによって行なわれる。したがって、ヒューズ４上に第１パッシベーション膜および第２パッシベーション膜が形成されていると、レーザ光を照射してもヒューズ４まで届かず、切断することができない。このため、ヒューズ４上に形成されているパッシベーション膜を薄くして、ヒューズ４を切断できるようにしている。更に説明すると、感光性ポリイミド樹脂膜７はレーザ光を通し難く、第１パッシベーション膜と第２パッシベーション膜の総膜厚が薄くてもヒューズ４上に形成されていると、照射したレーザ光がヒューズ４まで到達しない。しかしながら、酸化シリコン膜５および窒化シリコン膜６なら、レーザ光でヒューズ４と合わせて切断することが可能であるため、ヒューズ４の表面が完全に露出していない状態でもよい。具体的にはヒューズ４上の感光性ポリイミド樹脂膜７の全部と感光性ポリイミド樹脂膜７の下層にある窒化シリコン膜６の一部が除去されて、溝９が形成されている。 There is a step of inspecting the electrical characteristics of the semiconductor device by bringing a probe into contact with the bonding pad 3. When a defect is detected by this inspection, the defect is detected by cutting the fuse 4 and changing the resistance value. Bail out. The fuse 4 is cut by, for example, irradiating the fuse 4 with laser light and blowing the fuse 4. Therefore, when the first passivation film and the second passivation film are formed on the fuse 4, even if the laser beam is irradiated, the fuse 4 is not reached and cannot be cut. For this reason, the passivation film formed on the fuse 4 is thinned so that the fuse 4 can be cut. More specifically, if the photosensitive polyimide resin film 7 is difficult to transmit laser light and is formed on the fuse 4 even if the total thickness of the first passivation film and the second passivation film is small, the irradiated laser light is fused. Does not reach 4. However, since the silicon oxide film 5 and the silicon nitride film 6 can be cut together with the fuse 4 with a laser beam, the surface of the fuse 4 may not be completely exposed. Specifically, the entire photosensitive polyimide resin film 7 on the fuse 4 and a part of the silicon nitride film 6 under the photosensitive polyimide resin film 7 are removed to form the grooves 9.

ここで、ボンディングパッド３に形成される開口部８とヒューズ４上に形成される溝９とは後述するように同じエッチング工程で形成されるが、ボンディングパッド３上では第１パッシベーション膜と第２パッシベーション膜が除去されている。一方、ヒューズ４上では、第１パッシベーション膜の一部が除去され一部が残存している。このようにエッチングするために、ボンディングパッド３の形成位置に対してヒューズ４の形成位置は相対的に低く形成されている。また、エッチング工程で使用するマスクにおいては、ボンディングパッド３上に位置するマスクの開口部がヒューズ４上に位置するマスクの開口部よりも相対的に大きく形成されている。 Here, the opening 8 formed in the bonding pad 3 and the groove 9 formed on the fuse 4 are formed by the same etching process as will be described later. However, the first passivation film and the second passivation film 3 are formed on the bonding pad 3. The passivation film has been removed. On the other hand, on the fuse 4, a part of the first passivation film is removed and a part remains. In order to perform etching in this way, the formation position of the fuse 4 is formed relatively low with respect to the formation position of the bonding pad 3. In the mask used in the etching process, the opening of the mask located on the bonding pad 3 is formed to be relatively larger than the opening of the mask located on the fuse 4.

第１パッシベーション膜および第２パッシベーション膜には、ボンディングパッド３の開口部８の他にヒューズ４上に形成された溝９が形成されており、さらに、チッピングを防止するためのチッピング防止溝１０が形成されている。チッピング防止溝１０は、チップ領域とダイシングするスクライブ領域との間に形成され、ウェハをダイシングする際、チップ領域に割れが発生するのを防止する機能を有するものである。このように、第２パッシベ−ション膜には、複数の溝が形成されており、垂直段差などの凹凸形状が形成されている。 In the first passivation film and the second passivation film, a groove 9 formed on the fuse 4 is formed in addition to the opening 8 of the bonding pad 3, and a chipping prevention groove 10 for preventing chipping is further formed. Is formed. The chipping prevention groove 10 is formed between the chip region and the scribe region to be diced, and has a function of preventing the chip region from cracking when dicing the wafer. Thus, the second passivation film is formed with a plurality of grooves, and has an uneven shape such as a vertical step.

次に、第２パッシベーション膜上には、例えば感光性ポリイミド樹脂膜１１よりなる第３パッシベーション膜が形成されている。この第３パッシベーション膜は、第２パッシベーション膜に形成されている溝９やチッピング防止溝１０を埋め込んで平坦化するように形成されている。そして、ボンディングパッド３上の第３パッシベーション膜は除去されて、開口部１２が形成されている。本実施の形態１では、開口部１２の大きさは開口部８よりも狭く（小さく）形成されている。 Next, a third passivation film made of, for example, a photosensitive polyimide resin film 11 is formed on the second passivation film. The third passivation film is formed so as to be flattened by filling the grooves 9 and the chipping prevention grooves 10 formed in the second passivation film. Then, the third passivation film on the bonding pad 3 is removed, and an opening 12 is formed. In the first embodiment, the size of the opening 12 is narrower (smaller) than that of the opening 8.

ボンディングパッド３から第３パッシベーション膜（感光性ポリイミド樹脂膜１１）上に渡って、例えば銅膜を主成分とするシード層１３が形成されており、このシード層１３上には、順次銅膜１５とニッケル膜１６が形成されている。このシード層１３、銅膜１５およびニッケル膜１６により再配線が形成される。この再配線の一端は開口部１２を通じてボンディングパッド３に電気的に接続されている。 A seed layer 13 mainly composed of a copper film, for example, is formed over the third passivation film (photosensitive polyimide resin film 11) from the bonding pad 3, and the copper film 15 is sequentially formed on the seed layer 13. A nickel film 16 is formed. A rewiring is formed by the seed layer 13, the copper film 15, and the nickel film 16. One end of the rewiring is electrically connected to the bonding pad 3 through the opening 12.

再配線上には、再配線を覆うように感光性ポリイミド樹脂膜１７よりなる第４パッシベーション膜が形成されている。そして、第４パッシベーション膜の一部が開口され再配線の他端部が露出している。この再配線の他端部には金膜１９を介して外部接続端子であるバンプ電極２１が形成されている。このように再配線によってボンディングパッド３とバンプ電極２１とが電気的に接続される。ボンディングパッド３におけるピッチは、再配線によってピッチを拡大して再配置され、再配線の他端部側の方が大きくなっている。すなわち、狭パッドピッチに対応させるために、他端部のピッチ間隔を再配線によってボンディングパッド３のピッチ間隔よりも大きくして、バンプ電極２１を搭載し易くしたものである。 A fourth passivation film made of a photosensitive polyimide resin film 17 is formed on the rewiring so as to cover the rewiring. A part of the fourth passivation film is opened and the other end of the rewiring is exposed. A bump electrode 21 which is an external connection terminal is formed on the other end of the rewiring via a gold film 19. In this way, the bonding pad 3 and the bump electrode 21 are electrically connected by rewiring. The pitch in the bonding pad 3 is rearranged by increasing the pitch by rewiring, and the other end side of the rewiring is larger. That is, in order to correspond to the narrow pad pitch, the pitch interval of the other end is made larger than the pitch interval of the bonding pads 3 by rewiring so that the bump electrodes 21 can be easily mounted.

本実施の形態１における半導体装置は上記のように構成されており、その特徴は、第２パッシベーション膜（感光性ポリイミド樹脂膜７）上に第３パッシベーション膜（感光性ポリイミド樹脂膜１１）を形成した点にある。第２パッシベーション膜には、ヒューズ４上に形成された溝９やチッピング防止溝１０が形成されているため、垂直段差部が存在する。したがって、この第２パッシベーション膜上にシード層１３を形成する際、溝９やチッピング防止溝１０の側面にシード層１３が形成されにくくなる。このようにシード層１３が充分に形成されないと、シード層１３上に銅膜やニッケル膜が充分に形成されず、再配線の形成不良が発生する。すなわち、溝９やチッピング防止溝１０により、シード層１３に断線が発生しやすくなる。 The semiconductor device according to the first embodiment is configured as described above, and is characterized in that a third passivation film (photosensitive polyimide resin film 11) is formed on the second passivation film (photosensitive polyimide resin film 7). It is in the point. Since the groove 9 and the chipping prevention groove 10 formed on the fuse 4 are formed in the second passivation film, there is a vertical step portion. Therefore, when the seed layer 13 is formed on the second passivation film, the seed layer 13 is hardly formed on the side surfaces of the groove 9 and the chipping prevention groove 10. If the seed layer 13 is not sufficiently formed as described above, a copper film or nickel film is not sufficiently formed on the seed layer 13, and rewiring formation failure occurs. That is, disconnection is likely to occur in the seed layer 13 due to the grooves 9 and the chipping prevention grooves 10.

そこで、本実施の形態１では、チッピング防止溝１０などが形成されている第２パッシベーション膜上に、感光性ポリイミド樹脂膜１１よりなる第３パッシベ−ション膜を形成している。この第３パッシベーション膜によりヒューズ４上の溝９やチッピング防止溝１０を埋め込むことができ、表面を平坦化することができる。そして、平坦化した第３パッシベーション膜上にシード層１３を形成することで、シード層１３をウェハの全領域で確実に形成することができる。すなわち、第３パッシベーション膜上は平坦であり、垂直段差がないので、シード層切れを防止することができ、再配線の信頼性向上を図ることができる。 Therefore, in the first embodiment, the third passivation film made of the photosensitive polyimide resin film 11 is formed on the second passivation film in which the chipping prevention grooves 10 and the like are formed. With this third passivation film, the groove 9 and the chipping prevention groove 10 on the fuse 4 can be embedded, and the surface can be flattened. Then, by forming the seed layer 13 on the planarized third passivation film, the seed layer 13 can be reliably formed in the entire region of the wafer. That is, since the third passivation film is flat and has no vertical step, it is possible to prevent the seed layer from being cut and to improve the rewiring reliability.

また、第３パッシベーション膜によりボンディングパッド３上に開口部１２が形成されている。すなわち、第３パッシベーション膜は、ヒューズ４の溝９やチッピング防止溝１０を埋め込むとともに、ボンディングパッド３上の開口度を決定している。この開口部１２は、第２パッシベーション膜の開口度８より狭くなっているので、ボンディングパッド３の狭ピッチ化に対応することができる。つまり、半導体装置の小型化を実現できる利点もある。また、パッケージサイズおよびバンプ電極の数を低減しない場合は、ボンディングパッド３間のクリアランスを確保できる利点もある。 Further, an opening 12 is formed on the bonding pad 3 by the third passivation film. That is, the third passivation film fills the groove 9 and the chipping prevention groove 10 of the fuse 4 and determines the opening degree on the bonding pad 3. Since the openings 12 are narrower than the opening degree 8 of the second passivation film, it is possible to cope with a narrow pitch of the bonding pads 3. In other words, there is an advantage that the semiconductor device can be downsized. Further, when the package size and the number of bump electrodes are not reduced, there is an advantage that a clearance between the bonding pads 3 can be secured.

次に、第３パッシベーション膜によって埋め込まれるチッピング防止溝について説明する。図２は、半導体基板３０に形成されたチッピング防止溝近傍の構造を示した断面図である。図２において、半導体基板３０には有効チップ領域、ガードリング領域およびスクライブ領域が形成されている。有効チップ領域には、図示はしないが、ＭＩＳＦＥＴなどの半導体素子およびこの半導体素子の上部に一層以上の配線層が形成されている。有効チップ領域の外側には、ガードリング領域が形成されている。ガードリング領域は、ＭＩＳＦＥＥＴの耐圧劣化、素子分離および表面保護などを目的として有効チップ領域の周辺部に設けられたリング状の接合構造をしている。例えば、ガードリング領域には、図２に示すようにｐ型ウェル３１およびｎ型ウェル３２が互いに接するように設けられており、このｐ型ウェル３１内にｐ型領域３１ａが形成され、ｎ型ウェル３２内にｎ型領域３２ａが形成されている。 Next, the chipping prevention groove filled with the third passivation film will be described. FIG. 2 is a cross-sectional view showing a structure in the vicinity of the chipping prevention groove formed in the semiconductor substrate 30. In FIG. 2, an effective chip region, a guard ring region, and a scribe region are formed in the semiconductor substrate 30. In the effective chip region, although not shown, a semiconductor element such as a MISFET and one or more wiring layers are formed on the semiconductor element. A guard ring region is formed outside the effective chip region. The guard ring region has a ring-shaped joint structure provided in the periphery of the effective chip region for the purpose of MISFEET breakdown voltage degradation, element isolation, surface protection, and the like. For example, in the guard ring region, as shown in FIG. 2, a p-type well 31 and an n-type well 32 are provided in contact with each other, and a p-type region 31a is formed in the p-type well 31 to form an n-type. An n-type region 32 a is formed in the well 32.

ｐ型領域３１ａにはプラグ３３を介して第１層配線３５が形成されている。この第１層配線３５には、有効チップ領域に形成されるＭＩＳＦＥＴのゲート電極と同層の配線３４が接続されている。第１層配線３５は、プラグ３６を介して第２層配線３７に接続されており、第２層配線３７はプラグ３８を介して最上層の配線である第３層配線３９に接続されている。第３層配線３９には表面を保護するパッシベーション膜となる窒化シリコン膜４０が形成され、この窒化シリコン膜４０上に感光性ポリイミド樹脂膜４１が形成されている。 A first layer wiring 35 is formed in the p-type region 31 a via a plug 33. A wiring 34 in the same layer as the gate electrode of the MISFET formed in the effective chip region is connected to the first layer wiring 35. The first layer wiring 35 is connected to the second layer wiring 37 through the plug 36, and the second layer wiring 37 is connected to the third layer wiring 39 which is the uppermost layer wiring through the plug 38. . A silicon nitride film 40 serving as a passivation film for protecting the surface is formed on the third layer wiring 39, and a photosensitive polyimide resin film 41 is formed on the silicon nitride film 40.

このように形成されたガードリング領域の外側にはスクライブ領域が形成されている。このスクライブ領域はウェハをダイシングするための領域である。ガードリング領域とスクライブ領域と間には、ダイシングの際のチッピングを防止するためのチッピング防止溝４２が設けられている。このチッピング防止溝４２の内側の領域には、窒化シリコン膜４０上に感光性ポリイミド樹脂膜４１が形成されている一方、チッピング防止溝４２の外側のスクライブ領域には窒化シリコン膜４０上に感光性ポリイミド樹脂膜４１は形成されていない。チッピング防止溝４２は、マスクを用いてエッチングにより形成してもよい。 A scribe region is formed outside the guard ring region thus formed. This scribe area is an area for dicing the wafer. A chipping prevention groove 42 for preventing chipping during dicing is provided between the guard ring region and the scribe region. A photosensitive polyimide resin film 41 is formed on the silicon nitride film 40 in a region inside the chipping prevention groove 42, while a photosensitive scribe region outside the chipping prevention groove 42 is photosensitive on the silicon nitride film 40. The polyimide resin film 41 is not formed. The anti-chipping groove 42 may be formed by etching using a mask.

次に、図３はチップ領域とスクライブ領域の関係を示した図である。図３に示すように、個々のチップ領域はスクライブ領域によって分離されている。すなわち、個々のチップ領域には窒化シリコン膜５０および感光性ポリイミド樹脂膜５２が形成されており、チップ領域の間にはチッピング防止溝５１を介して窒化シリコン膜５０が形成されたスクライブ領域が形成されている。例えば、スクライブ領域の幅は約１１２μｍである。従来のウェハレベルＣＳＰでは図３に示した構造上にシード層を形成し再配線を形成している。したがって、シード層はチップ領域の感光性ポリイミド樹脂５２に形成されるとともに、チッピング防止溝５１内およびスクライブ領域の窒化シリコン膜５０上に形成される。 Next, FIG. 3 is a diagram showing the relationship between the chip area and the scribe area. As shown in FIG. 3, the individual chip regions are separated by scribe regions. That is, a silicon nitride film 50 and a photosensitive polyimide resin film 52 are formed in each chip region, and a scribe region in which the silicon nitride film 50 is formed is formed between the chip regions via a chipping prevention groove 51. Has been. For example, the width of the scribe region is about 112 μm. In the conventional wafer level CSP, a seed layer is formed on the structure shown in FIG. 3 and rewiring is formed. Therefore, the seed layer is formed on the photosensitive polyimide resin 52 in the chip region, and is formed in the chipping prevention groove 51 and on the silicon nitride film 50 in the scribe region.

しかし、チッピング防止溝５１により垂直段差形状が形成されているので、このチッピング防止溝５１の側面にはシード層がつきにくい。このように、従来のウェハレベルＣＳＰでは、チッピング防止溝５１によりシード層が断線するおそれがある。 However, since the vertical step shape is formed by the chipping prevention groove 51, the seed layer is not easily attached to the side surface of the chipping prevention groove 51. As described above, in the conventional wafer level CSP, the seed layer may be disconnected by the chipping prevention groove 51.

そこで、本実施の形態１では図４に示すように、チップ領域からスクライブ領域の一部にわたって、感光性ポリイミド樹脂膜５３を形成している。この感光性ポリイミド樹脂膜５３によってチッピング防止溝５１を埋め込むことができるので、チッピング防止溝５１による垂直段差がなくなる。つまり、感光性ポリイミド樹脂膜５３により、ウェハ表面を平坦化することができる。感光性ポリイミド樹脂膜５３はスクライブ領域の一部にまで形成されるが、感光性ポリイミド樹脂膜５３の形成されていないスクライブ領域の幅は、例えば約９２μｍとなる。そして、本実施の形態１では、平坦化している感光性ポリイミド樹脂膜５３上にシード層を形成するので、シード層を正常に形成することができ、再配線の信頼性向上を図ることができる。更には、シード層（電極層）切れのない再配線が実現できるため、半導体装置の信頼性を向上することができる。 Therefore, in the first embodiment, as shown in FIG. 4, the photosensitive polyimide resin film 53 is formed from the chip region to a part of the scribe region. Since the chipping prevention groove 51 can be filled with the photosensitive polyimide resin film 53, the vertical step due to the chipping prevention groove 51 is eliminated. That is, the wafer surface can be planarized by the photosensitive polyimide resin film 53. Although the photosensitive polyimide resin film 53 is formed up to a part of the scribe region, the width of the scribe region where the photosensitive polyimide resin film 53 is not formed is, for example, about 92 μm. In the first embodiment, since the seed layer is formed on the planarized photosensitive polyimide resin film 53, the seed layer can be formed normally, and the reliability of rewiring can be improved. . Furthermore, since the rewiring without cutting off the seed layer (electrode layer) can be realized, the reliability of the semiconductor device can be improved.

次に、図１に示した本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。 Next, a method for manufacturing the semiconductor device according to the first embodiment shown in FIG. 1 will be described with reference to the drawings.

図５は、ウェハプロセスの途中にある半導体基板１を示した断面図である。図５には図示していないが、半導体基板１上には、ＭＩＳＦＥＴなどの半導体素子が形成され、半導体素子の上部に一層以上の配線が形成されている。図５では、最上層の配線層が図示されており、層間絶縁膜２を介して、半導体ウェハの主面にボンディングパッド３およびヒューズ４が形成されている。ボンディングパッド３およびヒューズ４は、最上層配線の一部によって構成されており、例えばアルミニウム膜と窒化チタン膜の積層膜で形成されている。 FIG. 5 is a cross-sectional view showing the semiconductor substrate 1 in the middle of the wafer process. Although not shown in FIG. 5, a semiconductor element such as a MISFET is formed on the semiconductor substrate 1, and one or more wirings are formed above the semiconductor element. In FIG. 5, the uppermost wiring layer is illustrated, and the bonding pad 3 and the fuse 4 are formed on the main surface of the semiconductor wafer via the interlayer insulating film 2. The bonding pad 3 and the fuse 4 are constituted by a part of the uppermost layer wiring, and are formed of, for example, a laminated film of an aluminum film and a titanium nitride film.

次に、ボンディングパッド３およびヒューズ４上を含む層間絶縁膜２上に、順次酸化シリコン膜５、窒化シリコン膜６を形成する。酸化シリコン膜５および窒化シリコン膜６は、例えばＣＶＤ法を使用して形成することができる。この酸化シリコン膜５および窒化シリコン膜６により第１パッシベーション膜が形成される。 Next, a silicon oxide film 5 and a silicon nitride film 6 are sequentially formed on the interlayer insulating film 2 including the bonding pad 3 and the fuse 4. The silicon oxide film 5 and the silicon nitride film 6 can be formed using, for example, a CVD method. The silicon oxide film 5 and the silicon nitride film 6 form a first passivation film.

続いて、窒化シリコン膜６上に例えば回転塗布法を使用して、感光性ポリイミド樹脂膜（第２パッシベーション膜）７を形成した後、感光性ポリイミド樹脂膜７に対して露光・現像処理を施すことによりパターニングする。パターニングは、ボンディングパッド３およびヒューズ４上を開口するとともに、スクライブ領域に感光性ポリイミド樹脂膜７が残らないよう行なわれる。 Subsequently, after a photosensitive polyimide resin film (second passivation film) 7 is formed on the silicon nitride film 6 by using, for example, a spin coating method, the photosensitive polyimide resin film 7 is exposed and developed. Patterning. The patterning is performed so that the bonding pad 3 and the fuse 4 are opened and the photosensitive polyimide resin film 7 does not remain in the scribe region.

そして、パターニングした感光性ポリイミド樹脂膜７上に例えばレジスト膜よりなるマスクを形成する。このマスクは、ボンディングパッド３およびヒューズ４上を開口するとともにチッピング防止溝１０の形成領域を開口するようにパターニングされる。 Then, a mask made of, for example, a resist film is formed on the patterned photosensitive polyimide resin film 7. This mask is patterned so as to open on the bonding pad 3 and the fuse 4 and to open the formation region of the chipping prevention groove 10.

次に、レジスト膜よりなるマスクおよびパターニングした感光性ポリイミド樹脂膜７をマスクとして酸化シリコン膜５および窒化シリコン膜６をエッチングする。これにより、ボンディングパッド３上に開口部８を形成し、ヒューズ４上に溝９を形成する。さらに、チッピング防止溝１０を形成する。ここで、ヒューズ４の形成位置はボンディングパッド３の形成位置に比べて低くなるように形成され、更にはエッチング工程で使用するマスクにおいて、ボンディングパッド３上に位置するマスクの開口部がヒューズ４上に位置するマスクの開口部よりも相対的に大きく形成されているので、ボンディングパッド３上の酸化シリコン膜５および窒化シリコン膜６は完全に除去される一方、ヒューズ４上に形成される溝９はヒューズ４の表面まで達していない。すなわち、ヒューズ４上には酸化シリコン膜５および窒化シリコン膜６の一部が残存する。 Next, the silicon oxide film 5 and the silicon nitride film 6 are etched using the resist mask and the patterned photosensitive polyimide resin film 7 as a mask. As a result, an opening 8 is formed on the bonding pad 3 and a groove 9 is formed on the fuse 4. Further, a chipping prevention groove 10 is formed. Here, the formation position of the fuse 4 is formed to be lower than the formation position of the bonding pad 3, and in the mask used in the etching process, the opening of the mask located on the bonding pad 3 is on the fuse 4. Since the silicon oxide film 5 and the silicon nitride film 6 on the bonding pad 3 are completely removed, the groove 9 formed on the fuse 4 is formed. Does not reach the surface of the fuse 4. That is, part of the silicon oxide film 5 and the silicon nitride film 6 remains on the fuse 4.

続いて、レジスト膜よりなるマスクを除去した後、ボンディングパッド３にプローブを押し当てて電気的特性検査（プローブ検査）を行なう。この電気的特性検査の結果、不良が見出された場合には、不良の救済を行なう。不良の救済は、ヒューズ４をレーザ光で切断することにより行なう。すなわち、ヒューズ４を切断することにより抵抗値を変化させる。このとき、ヒューズ４の上部には溝９が形成されており、窒化シリコン膜６の膜厚は薄くなっているので、レーザ光によりヒューズ４を切断できる。 Subsequently, after removing the mask made of the resist film, the probe is pressed against the bonding pad 3 to perform electrical characteristic inspection (probe inspection). If a defect is found as a result of the electrical characteristic inspection, the defect is remedied. Defect relief is performed by cutting the fuse 4 with laser light. That is, the resistance value is changed by cutting the fuse 4. At this time, since the groove 9 is formed on the upper portion of the fuse 4 and the film thickness of the silicon nitride film 6 is reduced, the fuse 4 can be cut by laser light.

次に、図６に示すように、感光性ポリイミド樹脂膜７上に例えば回転塗布法を使用して感光性ポリイミド樹脂膜（第３パッシベーション膜）１１を形成する。この感光性ポリイミド樹脂膜１１によって、ヒューズ４上に形成されている溝９およびチッピング防止溝１０が埋め込まれる。このため、半導体基板１の表面が平坦化される。 Next, as shown in FIG. 6, a photosensitive polyimide resin film (third passivation film) 11 is formed on the photosensitive polyimide resin film 7 by using, for example, a spin coating method. The photosensitive polyimide resin film 11 fills the groove 9 and the chipping prevention groove 10 formed on the fuse 4. For this reason, the surface of the semiconductor substrate 1 is planarized.

続いて、図７に示すように、感光性ポリイミド樹脂膜１１に対して露光・現像処理を施すことによりボンディングパッド３上を露出する開口部１２を形成する。この開口部１２は、感光性ポリイミド樹脂膜７に形成した開口部８に比べて狭くなるので、ボンディングパッド３の狭ピッチ化に対応することができる。このように感光性ポリイミド樹脂膜１１は、溝９やチッピング防止溝１０を埋め込む機能を有するとともに、ボンディングパッド３上の開口度を決定する機能も有している。 Subsequently, as shown in FIG. 7, the opening 12 exposing the bonding pad 3 is formed by performing exposure / development processing on the photosensitive polyimide resin film 11. Since the opening 12 is narrower than the opening 8 formed in the photosensitive polyimide resin film 7, the pitch of the bonding pads 3 can be reduced. As described above, the photosensitive polyimide resin film 11 has a function of filling the groove 9 and the chipping prevention groove 10 and also has a function of determining an opening degree on the bonding pad 3.

次に、図８に示すように、露出したボンディングパッド３上を含む感光性ポリイミド樹脂膜１１上にシード層１３を形成する。シード層１３は、例えばスパッタリング法で形成したクロム（Ｃｒ）膜および銅（Ｃｕ）膜で形成される。従来は、感光性ポリイミド樹脂膜７上にシード層１３を形成していため、ヒューズ４上の溝９やチッピング防止溝１０に直接シード層１３が形成されていた。ヒューズ４上の溝９やチッピング防止溝１０は垂直段差を有しているので、溝９やチッピング溝１０の側面にはシード層１３が形成されにくく、この箇所でシード層１３が断線するおそれがあった。しかし、本実施の形態１では、ヒューズ４上の溝９やチッピング防止溝１０を埋め込むように感光性ポリイミド樹脂膜１１が設けられており、この感光性ポリイミド樹脂膜１１上にシード層１３が形成されている。したがって、平坦化された表面上にシード層１３が形成されているので、シード層１３の断線を防止することができる。 Next, as shown in FIG. 8, a seed layer 13 is formed on the photosensitive polyimide resin film 11 including the exposed bonding pad 3. The seed layer 13 is formed of, for example, a chromium (Cr) film and a copper (Cu) film formed by a sputtering method. Conventionally, since the seed layer 13 is formed on the photosensitive polyimide resin film 7, the seed layer 13 is directly formed in the groove 9 on the fuse 4 and the chipping prevention groove 10. Since the groove 9 and the chipping prevention groove 10 on the fuse 4 have vertical steps, the seed layer 13 is difficult to be formed on the side surfaces of the groove 9 and the chipping groove 10, and the seed layer 13 may be disconnected at this location. there were. However, in the first embodiment, the photosensitive polyimide resin film 11 is provided so as to fill the groove 9 and the chipping prevention groove 10 on the fuse 4, and the seed layer 13 is formed on the photosensitive polyimide resin film 11. Has been. Therefore, since the seed layer 13 is formed on the planarized surface, disconnection of the seed layer 13 can be prevented.

続いて、図９に示すように、シード層１３上にレジスト膜１４を形成した後、レジスト膜１４に対して露光・現像することによりパターニングする。パターニングは、再配線形成領域にレジスト膜１４が残らないように行なわれる。その後、図１０に示すように、電解めっき法を使用して、露出しているシード層１３上に順次、銅膜１５、ニッケル（Ｎｉ）膜１６を形成する。 Subsequently, as shown in FIG. 9, after a resist film 14 is formed on the seed layer 13, the resist film 14 is patterned by exposure and development. The patterning is performed so that the resist film 14 does not remain in the rewiring formation region. Thereafter, as shown in FIG. 10, a copper film 15 and a nickel (Ni) film 16 are sequentially formed on the exposed seed layer 13 using an electrolytic plating method.

次に、図１１に示すように、パターニングしたレジスト膜１４を除去した後、このレジスト膜１４で覆われていた領域のシード層１３をウェットエッチングで除去することにより、銅膜１５およびニッケル膜１６で構成される再配線（第２配線）を形成する。なお、レジスト膜１４で覆われていた領域のシード層１３をウェットエッチングで除去する際には、再配線の表面も同時にエッチングされるが、再配線の膜厚はシード層１３の膜厚に比べて遥かに厚いので支障はない。 Next, as shown in FIG. 11, after the patterned resist film 14 is removed, the seed layer 13 in the region covered with the resist film 14 is removed by wet etching, whereby the copper film 15 and the nickel film 16 are removed. A rewiring (second wiring) constituted by is formed. When the seed layer 13 in the region covered with the resist film 14 is removed by wet etching, the surface of the rewiring is also etched at the same time. However, the film thickness of the rewiring is larger than that of the seed layer 13. Because it is much thicker, there is no problem.

続いて、図１２に示すように、銅膜１５およびニッケル膜１６よりなる再配線の上部に感光性ポリイミド樹脂膜（第４パッシベーション膜）１７を形成する。そして、図１３に示すように、感光性ポリイミド樹脂膜１７に対して露光・現像処理を行なうことにより、バンプ電極形成領域に開口部１８を形成する。 Subsequently, as shown in FIG. 12, a photosensitive polyimide resin film (fourth passivation film) 17 is formed on the upper part of the rewiring composed of the copper film 15 and the nickel film 16. Then, as shown in FIG. 13, the opening 18 is formed in the bump electrode formation region by performing exposure / development processing on the photosensitive polyimide resin film 17.

次に、図１４に示すように、開口部１８から露出した再配線（バンプランド）上に無電解めっき法を使用して金（Ａｕ）膜１９を形成する。この後、金膜１９を形成したバンプランド上に探針を当てて電気的特性検査を実施してもよい。そして、図１５に示すように、金膜１９上に半田印刷技術を使用して半田ペースト２０を印刷する。印刷直後の半田ペースト２０は、バンプランドよりも広い領域にほぼ平坦に印刷される。続いて、半導体基板１を加熱して半田ペースト２０をリフロー（溶融・再結晶化）させることにより、金膜１９上に図１に示すような半球状のバンプ電極２１を形成する。バンプ電極２１は、例えば錫（Ｓｎ）、銀（Ａｇ）および銅（Ｃｕ）からなる鉛（Ｐｂ）フリー半田から構成される。なお、バンプ電極２１は、上記した印刷法に代えてめっき法を使用して形成することもできる。また、あらかじめ球状に成形した半田ボールをバンプランド上に供給し、その後、半導体基板１を加熱して半田ボールをリフローすることによってもバンプ電極２１を形成することができる。本実施の形態１では図示していないが、リフローによりバンプ電極２１を形成した後は、再配線（バンプランド）上に形成された金膜１９はバンプ電極２１に拡散して無くなる。また、再配線（バンプランド）のピッチ間隔は、再配線によりボンディングパッド３のピッチ間隔より大きく再配置しているため、バンプ電極２１が搭載し易くなる。これにより、狭パッドピッチに対応することができる。 Next, as shown in FIG. 14, a gold (Au) film 19 is formed on the rewiring (bump land) exposed from the opening 18 by using an electroless plating method. Thereafter, an electrical characteristic test may be performed by applying a probe to the bump land on which the gold film 19 is formed. Then, as shown in FIG. 15, a solder paste 20 is printed on the gold film 19 using a solder printing technique. The solder paste 20 immediately after printing is printed almost flatly in an area wider than the bump land. Subsequently, the semiconductor substrate 1 is heated to reflow (melt and recrystallize) the solder paste 20, thereby forming a hemispherical bump electrode 21 as shown in FIG. 1 on the gold film 19. The bump electrode 21 is made of lead (Pb) -free solder made of, for example, tin (Sn), silver (Ag), and copper (Cu). The bump electrode 21 can also be formed by using a plating method instead of the above printing method. Alternatively, the bump electrodes 21 can be formed by supplying solder balls formed in a spherical shape in advance onto the bump lands, and then heating the semiconductor substrate 1 to reflow the solder balls. Although not shown in the first embodiment, after the bump electrode 21 is formed by reflow, the gold film 19 formed on the rewiring (bump land) diffuses to the bump electrode 21 and disappears. Further, since the pitch interval of the rewiring (bump land) is rearranged larger than the pitch interval of the bonding pads 3 by the rewiring, the bump electrode 21 is easily mounted. Thereby, it can respond to a narrow pad pitch.

続いて、半導体基板１をバーンイン検査に付して最終検査を行なった後、ダイシングブレードを使用して半導体基板１を個々のチップに切断する。このようにして、ウェハレベルＣＳＰが完成する。さらに必要に応じて性能、外観などの各種最終検査に付された後、トレー治具に収納されて出荷される。 Subsequently, after subjecting the semiconductor substrate 1 to burn-in inspection and final inspection, the semiconductor substrate 1 is cut into individual chips using a dicing blade. In this way, the wafer level CSP is completed. Furthermore, after being subjected to various final inspections such as performance and appearance as required, they are stored in a tray jig and shipped.

（実施の形態２）
図１６は、本発明者らが検討した再配線パターンの一例である。図１６において、半導体チップ６０にはボンディングパッド６１とバンプ電極６２が形成されており、ボンディングパッド６１とバンプ電極６２とは再配線６３によって接続されている。この再配線６３は、半導体チップ６０の表面に露出したヒューズ領域（テストパッド領域でもよい）６４を回避するように形成されている。ヒューズ領域６４にはヒューズが形成されており、チップの不良救済のため、ヒューズが切断されている場合がある。ヒューズが切断されている場合、このヒューズ領域６４上に再配線６３を形成すると、切断しているヒューズが短絡してしまう。また、ヒューズが切断されていない場合であっても、ヒューズ領域６４は垂直形状を有する溝構造をしているため、再配線６３が断線なく形成することが困難である。したがって、図１６に示すように、ヒューズ領域６４を回避するように再配線６３を形成しなければならず、再配線６３のレイアウトの自由度が低下していた。 (Embodiment 2)
FIG. 16 is an example of a rewiring pattern studied by the present inventors. In FIG. 16, a bonding pad 61 and a bump electrode 62 are formed on the semiconductor chip 60, and the bonding pad 61 and the bump electrode 62 are connected by a rewiring 63. The rewiring 63 is formed so as to avoid a fuse region (which may be a test pad region) 64 exposed on the surface of the semiconductor chip 60. A fuse is formed in the fuse region 64, and the fuse may be cut for repairing a defective chip. When the fuse is cut, if the rewiring 63 is formed on the fuse region 64, the cut fuse is short-circuited. Even if the fuse is not cut, it is difficult to form the rewiring 63 without disconnection because the fuse region 64 has a vertical groove structure. Therefore, as shown in FIG. 16, the rewiring 63 has to be formed so as to avoid the fuse region 64, and the degree of freedom of the layout of the rewiring 63 is lowered.

しかし、前記実施の形態１において、ヒューズ領域６４は感光性ポリイミド樹脂膜によって埋め込まれているため露出していない。また、感光性ポリイミド樹脂膜は平坦化されている。したがって、本実施の形態２では、図１７に示すように、再配線６３をヒューズ領域６４と平面的に重なる位置に形成することが可能である。すなわち、ヒューズ上に絶縁膜である感光性ポリイミド樹脂膜が形成されているので、切断されたヒューズ上に再配線６３を形成しても短絡することはない。また、ヒューズ領域を埋め込んでいる感光性ポリイミド樹脂膜は平坦化されているので、再配線６３を信頼性よく形成することができる。このように、本実施の形態２によれば、再配線６３をヒューズ領域６４上にも形成できるので、再配線６３のレイアウトの自由度を向上することができる。 However, in the first embodiment, the fuse region 64 is not exposed because it is buried with the photosensitive polyimide resin film. The photosensitive polyimide resin film is flattened. Therefore, in the second embodiment, as shown in FIG. 17, the rewiring 63 can be formed at a position overlapping the fuse region 64 in a plan view. That is, since the photosensitive polyimide resin film which is an insulating film is formed on the fuse, even if the rewiring 63 is formed on the cut fuse, there is no short circuit. Further, since the photosensitive polyimide resin film filling the fuse region is flattened, the rewiring 63 can be formed with high reliability. As described above, according to the second embodiment, since the rewiring 63 can be formed also on the fuse region 64, the degree of freedom of layout of the rewiring 63 can be improved.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

本発明は、半導体装置を製造する製造業に幅広く利用することができる。 The present invention can be widely used in the manufacturing industry for manufacturing semiconductor devices.

本発明の実施の形態１における半導体装置を示した断面図である。It is sectional drawing which showed the semiconductor device in Embodiment 1 of this invention. チッピング防止溝近傍の構造を示した断面図である。It is sectional drawing which showed the structure of the chipping prevention groove vicinity. チップ領域とスクライブ領域の関係を示した断面図である。It is sectional drawing which showed the relationship between a chip | tip area | region and a scribe area | region. 実施の形態１におけるチップ領域とスクライブ領域の関係を示した断面図である。FIG. 3 is a cross-sectional view showing a relationship between a chip region and a scribe region in the first embodiment. 実施の形態１における半導体装置の製造工程を示した断面図である。7 is a cross-sectional view showing a manufacturing step of the semiconductor device in the first embodiment. FIG. 図５に続く半導体装置の製造工程を示した断面図である。FIG. 6 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 5; 図６に続く半導体装置の製造工程を示した断面図である。FIG. 7 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 6; 図７に続く半導体装置の製造工程を示した断面図である。FIG. 8 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 7; 図８に続く半導体装置の製造工程を示した断面図である。FIG. 9 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 8; 図９に続く半導体装置の製造工程を示した断面図である。FIG. 10 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 9; 図１０に続く半導体装置の製造工程を示した断面図である。FIG. 11 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 10; 図１１に続く半導体装置の製造工程を示した断面図である。FIG. 12 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 11; 図１２に続く半導体装置の製造工程を示した断面図である。FIG. 13 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 12; 図１３に続く半導体装置の製造工程を示した断面図である。FIG. 14 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 13; 図１４に続く半導体装置の製造工程を示した断面図である。FIG. 15 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 14; 本発明者らが検討した再配線パターンの一例を示した図である。It is the figure which showed an example of the rewiring pattern which the present inventors examined. 実施の形態２における再配線パターンの一例を示した図である。FIG. 10 is a diagram showing an example of a rewiring pattern in the second embodiment.

Explanation of symbols

１半導体基板
２層間絶縁膜
３ボンディングパッド
４ヒューズ
５酸化シリコン膜（第１パッシベーション膜）
６窒化シリコン膜（第１パッシベーション膜）
７感光性ポリイミド樹脂膜（第２パッシベーション膜）
８開口部
９溝
１０チッピング防止溝
１１感光性ポリイミド樹脂膜（第３パッシベーション膜）
１２開口部
１３シード層
１４レジスト膜
１５銅膜
１６ニッケル膜
１７感光性ポリイミド樹脂膜（第４パッシベーション膜）
１８開口部
１９金膜
２０半田ペースト
２１バンプ電極
３０半導体基板
３１ｐ型ウェル
３１ａｐ型領域
３２ｎ型ウェル
３２ａｎ型領域
３３プラグ
３４配線
３５第１層配線
３６プラグ
３７第２層配線
３８プラグ
３９第３層配線
４０窒化シリコン膜
４１感光性ポリイミド樹脂膜
４２チッピング防止溝
５０窒化シリコン膜
５１チッピング防止溝
５２感光性ポリイミド樹脂膜
５３感光性ポリイミド樹脂膜
６０半導体チップ
６１ボンディングパッド
６２バンプ電極
６３再配線
６４ヒューズ領域 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Interlayer insulating film 3 Bonding pad 4 Fuse 5 Silicon oxide film (1st passivation film)
6 Silicon nitride film (first passivation film)
7 Photosensitive polyimide resin film (second passivation film)
8 Opening 9 Groove 10 Chipping prevention groove 11 Photosensitive polyimide resin film (third passivation film)
12 Opening 13 Seed Layer 14 Resist Film 15 Copper Film 16 Nickel Film 17 Photosensitive Polyimide Resin Film (Fourth Passivation Film)
18 opening 19 gold film 20 solder paste 21 bump electrode 30 semiconductor substrate 31 p-type well 31a p-type region 32 n-type well 32a n-type region 33 plug 34 wiring 35 first layer wiring 36 plug 37 second layer wiring 38 plug 39 Third layer wiring 40 Silicon nitride film 41 Photosensitive polyimide resin film 42 Anti-chipping groove 50 Silicon nitride film 51 Anti-chipping groove 52 Photosensitive polyimide resin film 53 Photosensitive polyimide resin film 60 Semiconductor chip 61 Bonding pad 62 Bump electrode 63 Rewiring 64 Fuse area

Claims

(A) a semiconductor element formed on the main surface of the semiconductor chip;
(B) a fuse formed on the main surface of the semiconductor chip;
(C) one or more first wirings formed in an upper layer than the semiconductor element;
(D) an internal connection terminal formed by a wiring in the same layer as the uppermost wiring of the first wiring;
(E) a first passivation film formed so as to cover the first wiring and the fuse, and selectively exposing the internal connection terminals;
(F) a second passivation film formed on the first passivation film and selectively exposing the internal connection terminals;
(G) a groove formed by selectively removing the second passivation film directly above the fuse;
(H) a chipping prevention groove formed in the first passivation film and the second passivation film;
(I) a third passivation film formed on the second passivation film so as to fill the groove and the chipping prevention groove, and selectively exposing the internal connection terminals;
(J) a second wiring formed on the third passivation film and having one end electrically connected to the internal connection terminal;
(K) a fourth passivation film formed so as to cover the second wiring and selectively exposing the other end of the second wiring;
(L) A semiconductor device comprising an external connection terminal formed on the other end of the second wiring.

The semiconductor device according to claim 1, wherein the chipping prevention groove is provided between a scribe region and a guard ring region of the semiconductor chip.

The semiconductor device according to claim 1, wherein the external connection terminal includes a bump electrode.

(A) a semiconductor element formed on the main surface of the semiconductor chip;
(B) one or more first wirings formed in an upper layer than the semiconductor element;
(C) Of the first wiring, an internal connection terminal formed by a wiring in the same layer as the uppermost wiring;
(D) a first passivation film formed so as to cover the first wiring and selectively exposing the internal connection terminals;
(E) a second passivation film formed on the first passivation film and selectively exposing the internal connection terminals;
(F) a chipping preventing groove provided so as to penetrate the first passivation film and the second passivation film;
(G) a third passivation film formed on the second passivation film so as to fill the chipping prevention groove and selectively exposing the internal connection terminals;
(H) a second wiring formed on the third passivation film and having one end electrically connected to the internal connection terminal;
(I) a fourth passivation film formed so as to cover the second wiring and selectively exposing the other end of the second wiring;
(J) A semiconductor device comprising: an external connection terminal formed on the other end of the second wiring.

The semiconductor device according to claim 4, wherein the chipping prevention groove is provided between a scribe region and a guard ring region of the semiconductor chip.

The semiconductor device according to claim 4, wherein the external connection terminal includes a bump electrode.

(A) a semiconductor element formed on the main surface of the semiconductor chip;
(B) one or more first wirings formed in an upper layer than the semiconductor element;
(C) Of the first wiring, an internal connection terminal formed by a wiring in the same layer as the uppermost wiring;
(D) a first insulating film for passivation formed so as to cover the first wiring and selectively exposing the internal connection terminals;
(E) a chipping prevention groove formed by removing a part of the first insulating film for passivation;
(F) a second insulating film for passivation formed on the first insulating film for passivation so as to cover the anti-chipping groove and selectively exposing the internal connection terminals;
(G) a second wiring formed on the passivation second insulating film and having one end electrically connected to the internal connection terminal;
(H) A semiconductor device comprising: a third insulating film for passivation formed so as to cover the second wiring and selectively exposing the other end of the second wiring.

The semiconductor device according to claim 7, wherein the chipping prevention groove is provided between a scribe region and a guard ring region of the semiconductor chip.

An external connection terminal is formed on the other end of the second wiring,
8. The semiconductor device according to claim 7, wherein the external connection terminal is a bump electrode.