JP4522738B2 - パワーオンリセット装置及び電子機器 - Google Patents

Description

本発明は、携帯端末等のバッテリを用いる電子機器におけるCPU等の負荷回路のリセット動作を制御するパワーオンリセット装置及びこのパワーオンリセット装置を備えた電子機器に関するものである。

携帯電話機等の携帯端末においては、図６に示すようにバッテリ１の電圧Vbat（例えば４V）を電源スイッチ２を介してDC/DCレギュレータ等からなる電源制御回路３で所定（例えば３V）の入力電圧Vinに変換して端末システムのCPU４に供給すると共に、この入力電圧Vinをパワーオンリセット回路５で監視している。パワーオンリセット回路５はバッテリ１から電源電圧を供給されている。バッテリ１の放電に伴ってバッテリ電圧Vbatが低下し、CPU４への入力電圧Vinと同程度かそれ以下になると、パワーオンリセット回路５はリセット信号RESET/を出力してCPU４をリセット状態となす。ここで、リセット状態とは、CPU４がクロックの供給も停止されて全く動作しようとしない状態をいう。尚、リセット状態に対してスリープ状態があるが、スリープ状態は、バッテリ電圧Vbatが正常でCPU４に所定の入力電圧Vinが供給され、クロックも供給されているが動作を一時停止していて、実行命令があればいつでも動作可能な状態をいう。

次にバッテリ電圧Vbatが放電に伴って低下し、システムのCPU４への入力電圧Vinと同程度かそれ以下になると、バッテリ１はACバッテリチャージャにより充電される。このとき最初は少ない定電流値のプリチャージモードで充電を開始する。図７において、リセット信号RESET/は充電開始時から“Low”レベルのリセット状態になっている。充電に伴いバッテリ電圧Vbat及び入力電圧Vinが徐々に高くなり、Vinが所定のリセット基準電圧Vreset+に達すると、パワーオンリセット回路５は、所定の遅延時間td1の経過後にリセット信号RESET/を“High”レベルにしてリセット状態を解除し、CPU４は初期動作を開始する。この時、従来のシステムでは、初期動作電流が特に大きくなることはなく、従って、この電流による電圧ドロップも小さく、Vinがリセット基準電圧Vreset-より低くなることはないので、後述するような再リセットが発生するという問題も生じない。尚、リセット基準電圧Vreset+はヒステリシス特性をもっていて、リセット以降Vreset+はVreset-に変更される。
尚、リセット回路に関する従来技術として下記の特許文献に示すものがある。
特開平７−２４４９１６号公報

近年の携帯端末は高機能化によりシステムの動作電流が大きくなっており、このためバッテリの等価直列抵抗が大きくなり、この等価直列抵抗値による電圧ドロップも大きくなっている。このため図７において上記リセット解除後、バッテリ電圧Vbat及び入力電圧Vinが一旦下降し、Vinが上記リセット基準値Vreset-より低下すると、リセット信号RESET/が再び“Low”レベルになって再びリセットされてしまうことがある。

図７において、再びリセットされた状態で充電が再開され、Vbat、Vinは上昇する。Vinが再びリセット基準値Vreset+に達した後、時間td2が経過するとリセット信号RESET/が再び“High”レベルになってリセットが解除され電流が流れるが、このときVinがVreset-より低下してまたリセットされてしまう。その後Vinは上昇し、Vreset+に達し遅延時間が経過するとリセットが解除され、CPU４が動作する。この結果、図示のようにリセット状態からリセット解除、CPU動作、リセット状態、リセット解除の動作が繰り返し行われることになり、端末システムが正常に立ち上がらなくなるという問題があった。
従って、本発明は上記の問題を解決し、バッテリを充電する際のCPU等の負荷回路のリセット解除を確実に行い、システムの初期動作が確実に行われるようにすることを課題とする。

本発明に係るパワーオンリセット装置は、バッテリのバッテリ電圧を制御する電源制御手段が負荷回路に供給する入力電圧を検出する第１の検出手段と、前記バッテリ電圧を検出する第２の検出手段と、前記バッテリの充電時に前記負荷回路をリセットし、このリセット状態で前記第１の検出手段の検出値が第１の所定値に達し、かつ前記第２の検出手段の検出値が第２の所定値に達したときに前記負荷回路の前記リセットを解除するリセット制御手段と、前記第１の所定値および前記第２の所定値を変更する変更手段と、を備え、前記第２の所定値＞前記第１の所定値となり、前記リセット制御手段が前記リセットを解除した後に、前記負荷回路の動作電流により、前記バッテリ電圧の電圧ドロップが生じた場合、前記変更手段は、前記第２の所定値を、ヒステリシス特性を持った第２の所定値に変更し、かつ、前記第１の所定値を、ヒステリシス特性を持った第１の所定値に変更することを特徴とする。

本発明に係る電子機器は、バッテリのバッテリ電圧を制御して負荷回路に供給する電源制御手段と、前記電源制御手段から前記負荷回路に供給される入力電圧を検出する第１の検出手段と、前記バッテリ電圧を検出する第２の検出手段と、前記バッテリの充電時に前記負荷回路をリセットし、このリセット状態で前記第１の検出手段の検出値が第１の所定値に達し、かつ前記第２の検出手段の検出値が第２の所定値に達したときに前記負荷回路のリセットを解除するリセット制御手段と、前記第１の所定値および前記第２の所定値を変更する変更手段と、を備え、前記第２の所定値＞前記第１の所定値となり、前記リセット制御手段が前記リセットを解除した後に、前記負荷回路の動作電流により、前記バッテリ電圧の電圧ドロップが生じた場合、前記変更手段は、前記第２の所定値を、ヒステリシス特性を持った第２の所定値に変更し、かつ、前記第１の所定値を、ヒステリシス特性を持った第１の所定値に変更することを特徴とする。

本発明によれば、バッテリを充電し所定のバッテリ電圧に達したら確実にリセットを解除して負荷回路を動作させ、システムを確実に正常に立ち上げることができる。

以下、本発明の実施の形態を図面と共に説明する。
図１は本発明の実施の形態によるパワーオンリセット装置を含む携帯端末の電源回路の回路構成図である。
図１において、パワーオンリセット装置１００はICチップ上に構成され、チップ端子１０１〜１０６を有する。
バッテリ１の電圧Vbatは電源スイッチ２を介してDC/DCレギュレータ等からなる電源制御回路3に供給され、ここで入力電圧Vin（定電圧で例えば４V）に変換されて負荷回路としてのCPU４に供給される。本装置１００のチップ端子１０４からCPU４に対してリセット信号RESET/が出力され、CPU４のリセット及びリセット解除を制御する。

コンパレータCOMP1は、チップ端子１０１を介して入力される入力電圧Vinを監視する。この電圧Vinは本装置１００の電源電圧としても用いられる。定電流電源１１と基準電圧源１２は、コンパレータCOMP1の基準電圧Vref1を設定する。抵抗R1,R2,R3は、入力電圧Vinを分割してコンパレータCOMP1の負（−）端子に供給する分割抵抗である。
トランジスタQ2は、抵抗R3の接続・切り離しを行ってコンパレータCOMP1のヒステリシス特性を制御する。積分回路１３は、リセット信号RESET/の遅延時間を決定するもので、トランジスタQ1、抵抗Rd1、外部コンデンサCdで構成される。インバータGATE1は、積分回路１３の積分信号を成形するシュミットトリガ回路からなるインバータである。
このインバータGATE1と積分回路１３によりAND回路１４が構成され、トランジスタQ3、Q4により出力バッファ回路１５が構成される。AND回路１４から出力バッファ回路１５を介してチップ端子１０４にリセット信号RESET/が出力される。

コンパレータCOMP2は、チップ端子１０5を介して入力されるバッテリ電圧Vbatを監視する。定電流源１６と基準電圧源１７は、コンパレータCOMP2の基準電圧Vref2を設定する。抵抗R7,R8は、コンパレータCOMP2の基準電圧Vref2を設定する。抵抗R8はチップ端子１０５に外部接続されている。抵抗R4,R5,R6は、バッテリ電圧Vbatを分割してコンパレータCOMP2の負（−）端子に供給する分割抵抗である。トランジスタQ5は、抵抗R6の接続・切り離しを行ってコンパレータCOMP2のヒステリシス特性を制御する。トランジスタQ6,Q7は、コンパレータCOMP2の出力を制御し、抵抗Rd1を介してトランジスタQ1に供給する。

次に、動作について図１、図２、図３及び図４を参照して説明する。
前述したように、バッテリ電圧Vbatが放電に伴って低下し、システムのCPU４への入力電圧Vinと同程度かそれ以下になり、バッテリ１をACバッテリチャージャで充電する時、チャージャは最初に少ない定電流値のプリチャージモードで充電を開始する。バッテリ電圧Vbatは徐々に高くなり、リセット解除電圧に達するとCPU４は動作状態に遷移する。この時、システムの初期動作電流値が上記少ない定電流値より大きい場合は、パワーオンリセットの閾値を超えて再度リセットが発生することになる。本実施の形態は、この現象を回避するものである。

バッテリ1の充電時には、バッテリ電圧Vbatから電源制御回路３で生成されたCPU４への入力電圧VinがVbatと共に徐々に上昇していく。このときコンパレータCOMP1の出力は“High”レベルで、トランジスタQ2がオンして抵抗R3は切り離され、トランジスタQ1はオンとなっている。また、インバータGATE1の出力は“High”レベルで、トランジスタQ3がオフ、トランジスタQ4がオンしてリセット信号RESET/が“Low”レベルになり、CPU４はリセット状態となっている。また、コンパレータCOMP2の出力は“High”レベルで、トランジスタQ5がオンして抵抗R6は切り離され、トランジスタQ7がオン、トランジスタQ6がオフとなっている。入力電圧Vinは抵抗R1、R2で分割され、コンパレータCOMP１の負（−）端子には、R2/(R1+R2))*Vinの電圧が入力されている。
バッテリ電圧Vbatは抵抗R4,R5で分割され、コンパレータCOMP２の負（−）端子には入力電圧R5/(R4+R5)*Vbatの電圧が入力されている。

図２において、Vinがリセット基準電圧Vreset+を超えると、コンパレータCOMP1の負（−）端子の電圧が基準電圧Vref1を超え、コンパレータCOMP１の出力は“Low”レベルになり、トランジスタQ1がオフする。この時、Vbatを監視するコンパレータCOMP2の基準電圧Vref2は、入力電圧Vinの定電圧（例えば３V）を生成するのに必要な最小入力電圧よりも高めに設定されている。そのため、上記の時点では、コンパレータCOMP2の出力はまだ“High”レベルであり、リセット信号RESET/の遅延時間を決める積分回路１３には電圧が供給されていないので、リセット信号RESET/は“Low”レベルのままである。

その後Vinと共にバッテリ電圧Vbatが徐々に上昇していき、図２の閾値Vbat+を超えると、コンパレータCOMP２の負（−）端子の電圧が基準電圧Vref2を超えるので、コンパレータCOMP2の出力は“Low”レベルになり、トランジスタQ7がオフ、トランジスタQ6がオンして、積分回路１３の積分抵抗Rd１に電圧が供給される。この電圧は積分時定数Rd１・Cdの経過後、インバータGATE1の閾値を超えるので、インバータGATE1の出力は“Low”レベルになり、トランジスタQ3がオン、トランジスタQ4がオフする。従って、リセット信号RESET/が“High”レベルになり、リセットが解除されてCPU４は初期動作を開始する。この時、システムの動作電流が大きくて電圧ドロップが生じても、リセット解除時の閾値Vbat-が高めに設定されているので、CPU４の初期動作には支障がない。この初期動作ルーチンで、すぐにACバッテリチャージャを急速充電モードに設定して動作に必要以上の電流値を供給して、充電ができるようにする。

また、さらに動作電流が多い場合には、外部抵抗R８を調整することによりコンパレータCOMP２の負（−）端子の入力電圧Vbat+、Vbat-を調整できるようにしているので、任意のシステムに対応できる。
また、リセットが解除された状態では、トランジスタQ2及びトランジスタQ5はオフであり、抵抗R3、R6が接続される。このため、各コンパレータCOMP1、COMP2の負（−）端子に入力される分割電圧は、それぞれ{(R2+R3)/(R1+R2+R3)}*Vin、{(R6R7)/(R5+R6+R7)}*Vbatに変更され、ヒステリシス特性をもつことになる。図２、図３においては、Vreset+はVreset-に変更され、Vbat+はVbat-に変更される。

図４のテーブル１は、リセット信号RESET/のヒステリシス電圧値を示し、テーブル２は、バッテリ電圧Vbatを監視するヒステリシス電圧値を示す。入力電圧Vinに対するVreset+、Vreset-と各コンパレータCOMP1、COMP２の出力及び負（−）端子の入力電圧、各トランジスタQ1、Q2、Q5、Q6、Q７の状態、リセット信号RESET/等の状態の遷移の様子が示されている。

図３は図２のリセット解除付近の詳細な拡大図である。
図３において、まず、VinがVreset+を超え、その後VbatがVbat+を超えてから積分回路１３の時定数td1経過後にリセット信号RESET/が“High”レベルになってリセットが解除される。その後、Vin、Vbatは一旦下降するが、図示のように、
ΔV＝(Vbat-)−（Vreset+）
Vin−ΔV＝Vreset-
の関係に選ばれているので、Vin、VbatはVreset-より下降することがなく、再びリセットされてしまうことがない。

充電が終了し、端末が通常動作するに従ってバッテリ電圧Vbatが徐々に下降してきた場合は、上記の各負（−）端子の電圧がそれぞれの閾値を下回れば、リセット信号RESET/が“Low”レベルになり、CPU４はリセット状態になる。

また、バッテリ１の残容量が多い場合、即ち、Vbatが十分高い場合に電源が投入されると、図５に示すように電源制御回路３の出力電圧Vinがオンになり、コンパレータCOMP1の負（−）端子の分割電圧((R2+R3)/(R1+R2+R3))*VinがVreset+を超えた時点でリセット解除される。また、バッテリ１の残容量が多い時にパワーオフキーが入力されると電源制御回路３の出力電圧Vinがオフになり、コンパレータCOMP1の負（−）端子電圧((R2+R3)/(R1+R2+R3))*Vinが基準電圧電圧Vref１を下回った時点でリセット状態になる。

本実施の形態によれば、リセットシーケンスが繰り返されることなく、システムを正常に立ち上げることができる。また、端末の初期動作に要する電流値によって、バッテリ電圧Vbatの閾値を任意に設定することができると共に、携帯端末の高機能化による消費電流の増大にも対応可能であり、システムＬＳＩ化にも適した方式を実現することができる。
このため、今後の端末の高機能化により、消費電力が増大する方向にある携帯型の情報通信システム、特に携帯電話システムにおいて、搭載されているバッテリの容量が空に近い状態まで放電したバッテリを充電する際、充電中にシステムがリセット解除を確実に実行し、端末システムの初期動作が問題なく動くようにするパワーオンリセット装置を提供することができる。

本発明の実施の形態によるパワーオンリセット装置の回路構成図である。 動作を説明するリセットタイミングチャートである。 動作の詳細を説明するリセットタイミングチャートである。 リセット信号のヒステリシス電圧値を示すテーブル１と、バッテリ電圧を監視するヒステリシス電圧値を示すテーブル２を示す構成図である。 バッテリ高容量時のリセットタイミングチャートである。 従来のパワーオンリセットを行う電源回路を示すブロック図である。 従来のパワーオンリセット動作を説明するリセットタイミングチャートである。

符号の説明

１…バッテリ
３…電源制御回路
４…CPU
１３…積分回路
１４…AND回路
１５…出力バッファ回路
１０１〜１０６…チップ端子

Claims (4)

1. バッテリのバッテリ電圧を制御する電源制御手段が負荷回路に供給する入力電圧を検出する第１の検出手段と、
   前記バッテリ電圧を検出する第２の検出手段と、
   前記バッテリの充電時に前記負荷回路をリセットし、このリセット状態で前記第１の検出手段の検出値が第１の所定値に達し、かつ前記第２の検出手段の検出値が第２の所定値に達したときに前記負荷回路の前記リセットを解除するリセット制御手段と、
   前記第１の所定値および前記第２の所定値を変更する変更手段と、を備え、
   前記第２の所定値＞前記第１の所定値となり、
   前記リセット制御手段が前記リセットを解除した後に、
   前記負荷回路の動作電流により、前記バッテリ電圧の電圧ドロップが生じた場合、
   前記変更手段は、
   前記第２の所定値を、ヒステリシス特性を持った第２の所定値に変更し、かつ、
   前記第１の所定値を、ヒステリシス特性を持った第１の所定値に変更する
   ことを特徴とするパワーオンリセット装置。
2. 前記リセット制御手段は、前記第２の検出手段の検出値が前記第２の所定値に達してから所定時間経過後に前記リセットを解除することを特徴とする請求項１記載のパワーオンリセット装置。
3. バッテリのバッテリ電圧を制御して負荷回路に供給する電源制御手段と、
   前記電源制御手段から前記負荷回路に供給される入力電圧を検出する第１の検出手段と、
   前記バッテリ電圧を検出する第２の検出手段と、
   前記バッテリの充電時に前記負荷回路をリセットし、このリセット状態で前記第１の検出手段の検出値が第１の所定値に達し、かつ前記第２の検出手段の検出値が第２の所定値に達したときに前記負荷回路のリセットを解除するリセット制御手段と、
   前記第１の所定値および前記第２の所定値を変更する変更手段と、を備え、
   前記第２の所定値＞前記第１の所定値となり、
   前記リセット制御手段が前記リセットを解除した後に、
   前記負荷回路の動作電流により、前記バッテリ電圧の電圧ドロップが生じた場合、
   前記変更手段は、
   前記第２の所定値を、ヒステリシス特性を持った第２の所定値に変更し、かつ、
   前記第１の所定値を、ヒステリシス特性を持った第１の所定値に変更する
   ことを特徴とする電子機器。
4. 前記リセット制御手段は、前記第２の検出手段の検出値が前記第２の所定値に達してから所定時間経過後に前記リセットを解除することを特徴とする請求項３記載の電子機器。

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