JP4522213B2 - Manufacturing method of semiconductor device - Google Patents
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Description
半導体装置の製造方法に関し、特に、半導体チップの外形寸法とほぼ同サイズの外形寸法を有する半導体装置及びその製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a semiconductor device having an outer dimension approximately the same as the outer dimension of a semiconductor chip and a method for manufacturing the same.
近年、パッケージ技術として、CSP(Chip Size Package)が注目されている。CSPとは、半導体チップの外形寸法とほぼ同サイズの外形寸法を有する小型パッケージをいう。従来より、CSPの一種として、BGA型の半導体装置が知られている。このBGA型の半導体装置は、半田等の金属部材からなるボール状の導電端子をパッケージの一主面上に格子状に複数配列し、パッケージの他方の面上に形成される半導体チップと電気的に接続したものである。 In recent years, CSP (Chip Size Package) has attracted attention as a package technology. The CSP refers to a small package having an outer dimension substantially the same as the outer dimension of a semiconductor chip. Conventionally, a BGA type semiconductor device is known as a kind of CSP. In this BGA type semiconductor device, a plurality of ball-shaped conductive terminals made of a metal member such as solder are arranged in a grid pattern on one main surface of a package, and electrically connected to a semiconductor chip formed on the other surface of the package. Is connected to.
そして、このBGA型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。 When incorporating this BGA type semiconductor device into an electronic device, each conductive terminal is crimped to a wiring pattern on the printed circuit board, thereby electrically connecting the semiconductor chip and the external circuit mounted on the printed circuit board. Connected.
このようなBGA型の半導体装置は、側部に突出したリードピンを有するSOP(Small Outline Package)やQFP(Quad Flat Package)等の他のCSP型半導体装置に比べて、多数の導電端子を設けることができ、しかも小型化できるという長所を有する。このBGA型の半導体装置は、例えば携帯電話機に搭載されるデジタルカメラのイメージセンサチップとしての用途がある。 Such a BGA type semiconductor device is provided with a larger number of conductive terminals than other CSP type semiconductor devices such as SOP (Small Outline Package) and QFP (Quad Flat Package) having lead pins protruding from the side. And has the advantage of being able to be downsized. This BGA type semiconductor device has an application as an image sensor chip of a digital camera mounted on a mobile phone, for example.
図14は従来のBGA型の半導体装置の概略構成を成すものであり、図14(a)は、このBGA型の半導体装置の表面側の斜視図である。また、図14(b)はこのBGA型の半導体装置の裏面側の斜視図である。 FIG. 14 shows a schematic configuration of a conventional BGA type semiconductor device, and FIG. 14A is a perspective view of the surface side of the BGA type semiconductor device. FIG. 14B is a perspective view of the back side of the BGA type semiconductor device.
BGA型の半導体装置100は、第1及び第2のガラス基板104a、104bの間に半導体チップ101が樹脂105a、105bを介して封止されている。第2のガラス基板104bの一主面上、即ちBGA型の半導体装置100の裏面上には、ボール状の端子(以下、導電端子111と称す)が格子状に複数配置されている。この導電端子111は、第2の配線109を介して半導体チップ101へと接続される。複数の第2の配線109には、それぞれ半導体チップ101の内部から引き出されたアルミニウム配線が接続されており、各導電端子111と半導体チップ101との電気的接続がなされている。 In the BGA type semiconductor device 100, the semiconductor chip 101 is sealed between the first and second glass substrates 104a and 104b via resins 105a and 105b. On one main surface of the second glass substrate 104b, that is, on the back surface of the BGA type semiconductor device 100, a plurality of ball-shaped terminals (hereinafter referred to as conductive terminals 111) are arranged in a lattice shape. The conductive terminal 111 is connected to the semiconductor chip 101 via the second wiring 109. Aluminum wires drawn from the inside of the semiconductor chip 101 are connected to the plurality of second wirings 109, respectively, and electrical connection between each conductive terminal 111 and the semiconductor chip 101 is made.
このBGA型の半導体装置100の断面構造について図15を参照して更に詳しく説明する。図15はダイシングラインに沿って、個々のチップに分割されたBGA型の半導体装置100の断面図を示している。 The cross-sectional structure of the BGA type semiconductor device 100 will be described in more detail with reference to FIG. FIG. 15 shows a cross-sectional view of the BGA type semiconductor device 100 divided into individual chips along the dicing line.
半導体チップ101の表面に配置された絶縁膜102上に第1の配線103が設けられている。この半導体チップ101は樹脂105aによって第1のガラス基板104aと接着されている。また、この半導体チップ101の裏面は、樹脂105bによって第2のガラス基板104bと接着されている。そして、第1の配線103の一端は第2の配線109と接続されている。この第2の配線109は、第1の配線103の一端から第2のガラス基板104bの表面に延在している。そして、第2のガラス基板104b上に延在した第2の配線109上には、ボール状の導電端子111が形成されている。 A first wiring 103 is provided on the insulating film 102 disposed on the surface of the semiconductor chip 101. The semiconductor chip 101 is bonded to the first glass substrate 104a with a resin 105a. The back surface of the semiconductor chip 101 is bonded to the second glass substrate 104b with a resin 105b. One end of the first wiring 103 is connected to the second wiring 109. The second wiring 109 extends from one end of the first wiring 103 to the surface of the second glass substrate 104b. A ball-shaped conductive terminal 111 is formed on the second wiring 109 extending on the second glass substrate 104b.
上述した技術は、以下の特許文献1に記載されている。
前述した半導体装置は、2枚のガラス基板を用いるため、半導体装置が厚くなること、コストが高くなることが欠点として挙げられる。そこで、ガラス基板を第1の配線が形成される側にのみ接着する方法が検討された。その場合、ガラス基板が接着されない側は、半導体基板になるため、ガラス基板と比較すると、エッチング加工が容易になる。この利点を生かして、第1の配線と第2の配線を接続させるために、スクライブ領域の半導体基板や絶縁膜をエッチングして、第1の配線を露出させる。この結果、2枚のガラスを用いる方法と比べると、第1の配線と第2の配線の接触面積を増大させることができる。その後、第2の配線、保護膜、導電端子等を形成し、最終的にガラス基板を切断することで、半導体装置を個別に分離する。 Since the semiconductor device described above uses two glass substrates, the semiconductor device becomes thicker and the cost increases. Therefore, a method of bonding the glass substrate only to the side where the first wiring is formed has been studied. In that case, since the side to which the glass substrate is not bonded becomes a semiconductor substrate, etching processing becomes easier as compared with the glass substrate. Taking advantage of this advantage, in order to connect the first wiring and the second wiring, the semiconductor substrate and the insulating film in the scribe region are etched to expose the first wiring. As a result, the contact area between the first wiring and the second wiring can be increased as compared with the method using two sheets of glass. Thereafter, a second wiring, a protective film, a conductive terminal, and the like are formed, and the glass substrate is finally cut to separate the semiconductor devices individually.
その反面、第1の配線を露出させた後、スクライブ領域は半導体基板上に回路を形成する際に成膜された絶縁膜が露出した状態になる。この時、前記スクライブ領域には、前記絶縁膜、樹脂、ガラス基板しか存在しない。各部の厚さを考えると、実質的に、全ての半導体チップをガラス基板だけで支える状態になる。更に、半導体基板の材料とガラス基板では熱膨張率が異なるため、ガラス基板には大きな反りが生じる。そのため、作業途中のハンドリングにより、ガラス基板に対し、ガラス基板と接着されている半導体チップ等の荷重がかかるようになる。その結果、図12に示すように、半導体チップの外周部で半導体チップと不図示のガラス基板の間に剥離204が発生したり、ガラス基板202にクラック205が発生したりする。結果として、半導体装置の歩留まりや信頼性が低下する問題が発生するようになった。 On the other hand, after the first wiring is exposed, the scribe region is exposed to the insulating film formed when the circuit is formed on the semiconductor substrate. At this time, only the insulating film, resin, and glass substrate exist in the scribe region. Considering the thickness of each part, substantially all the semiconductor chips are supported only by the glass substrate. Further, since the coefficient of thermal expansion is different between the material of the semiconductor substrate and the glass substrate, the glass substrate is greatly warped. Therefore, a load such as a semiconductor chip bonded to the glass substrate is applied to the glass substrate by handling during the operation. As a result, as shown in FIG. 12, peeling 204 occurs between the semiconductor chip and a glass substrate (not shown) at the outer periphery of the semiconductor chip, or a crack 205 occurs on the glass substrate 202. As a result, there arises a problem that the yield and reliability of the semiconductor device are lowered.
本発明では、図13に示すように、スクライブ領域全体をエッチングせずに、第1の配線が露出する部分のみをエッチングする。以降、この第1の配線を露出させた部分をウィンドウ303と呼ぶ。その結果、不図示のガラス基板のほとんどの部分は、不図示の樹脂や絶縁膜を介し、半導体基板302と接着した状態に保たれる。この状態で、絶縁膜、第2の配線等を形成していき、最後に、図13中の304で示された領域をダイシングで除去することにより、半導体装置を個別に分離させる。 In the present invention, as shown in FIG. 13, only the portion where the first wiring is exposed is etched without etching the entire scribe region. Hereinafter, the portion where the first wiring is exposed is referred to as a window 303. As a result, most of the glass substrate (not shown) is kept in a state of being bonded to the semiconductor substrate 302 via a resin or an insulating film (not shown). In this state, an insulating film, a second wiring, and the like are formed, and finally, a region indicated by 304 in FIG. 13 is removed by dicing so that the semiconductor devices are individually separated.
また、本発明では、図10に示すように、半導体装置を個別に分離する際、ダイシング時の切断領域304の全体に沿って、切り込み30を形成し、更にその切り込み30を第2の保護膜10で覆った後に、ダイシングを行うものである。 In the present invention, as shown in FIG. 10, when the semiconductor devices are individually separated, a cut 30 is formed along the entire cutting region 304 at the time of dicing, and the cut 30 is further formed into a second protective film. After covering with 10, dicing is performed.
更に、本発明では、図7に示すように、切り込み30を入れる工程の前に第2の配線8を覆うように第1の保護膜25を形成するものである。
Furthermore, in the present invention, as shown in FIG. 7, the first protective film 25 is formed so as to cover the second wiring 8 before the step of making the cuts 30.
本発明は、ガラス基板に生じるクラックや半導体チップ周辺部での剥離の発生を防止することにより、半導体装置の歩留まりや信頼性を向上させる効果を有する。また、ガラス基板を2枚から1枚にしたことで、半導体装置の薄型化やコスト低減を図ることもできる。
The present invention has an effect of improving the yield and reliability of a semiconductor device by preventing the occurrence of cracks in the glass substrate and the peeling at the periphery of the semiconductor chip. Further, since the number of glass substrates is changed from two to one, the semiconductor device can be thinned and the cost can be reduced.
更に、切り込みを入れる工程の前に第2の配線を覆うように保護膜を形成したことで、第2の配線が切りくず等で汚染されることを抑止できる。また、切り込み30を入れる際に用いられるブレードの冷却水による配線の腐食を抑止できる。 Furthermore, since the protective film is formed so as to cover the second wiring before the cutting process, it is possible to prevent the second wiring from being contaminated with chips or the like. Moreover, the corrosion of the wiring by the cooling water of the blade used when making the cut 30 can be suppressed.
次に、本発明の実施形態による半導体装置の製造方法を、図1乃至図11の半導体装置の断面図、及び図13の半導体装置の平面図を参照しながら説明する。 Next, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to cross-sectional views of the semiconductor device of FIGS. 1 to 11 and a plan view of the semiconductor device of FIG.
最初に、図1に示すように、半導体基板1を用意する。これらの半導体基板1は、前記半導体基板1上に、例えばCCDのイメージセンサや半導体メモリを、半導体のプロセスにより形成したものである。その表面上に第1の絶縁膜2を介して、後に、半導体チップ毎に分断するための境界S(ダイシングラインまたはスクライブラインと呼ばれる。)付近で、所定の間隙を有して第1の配線3を形成する。ここで、第1の配線3は、半導体装置のボンディングパットから、境界S付近まで拡張されたパッドである。すなわち、第1の配線3は外部接続パッドであって、半導体装置の図示しない回路と電気的に接続されている。 First, as shown in FIG. 1, a semiconductor substrate 1 is prepared. These semiconductor substrates 1 are obtained by forming, for example, a CCD image sensor or a semiconductor memory on the semiconductor substrate 1 by a semiconductor process. A first wiring having a predetermined gap in the vicinity of a boundary S (referred to as a dicing line or a scribe line) to be divided for each semiconductor chip later through the first insulating film 2 on the surface. 3 is formed. Here, the first wiring 3 is a pad extended from the bonding pad of the semiconductor device to the vicinity of the boundary S. That is, the first wiring 3 is an external connection pad and is electrically connected to a circuit (not shown) of the semiconductor device.
次に、第1の配線3が形成された半導体基板1上に、支持体として用いるガラス基板4を、透明の接着剤として樹脂5(例えばエポキシ樹脂)を用いて接着する。なお、ここでは、支持体としてガラス基板、接着剤としてエポキシ樹脂を使用しているが、シリコン基板やプラスチックの板、更にはテープ状のものを支持体として用いてもよく、接着剤はこれらの支持体に対して適切な接着剤を選択すればよい。 Next, a glass substrate 4 used as a support is bonded to the semiconductor substrate 1 on which the first wiring 3 is formed using a resin 5 (for example, epoxy resin) as a transparent adhesive. Here, a glass substrate is used as a support and an epoxy resin is used as an adhesive. However, a silicon substrate, a plastic plate, or a tape-like material may be used as a support. An appropriate adhesive may be selected for the support.
その後、前記半導体基板1について、ガラス基板4を接着した面と反対側の面をバックグラインドして、基板の厚さを薄くする。 Thereafter, the surface of the semiconductor substrate 1 opposite to the surface to which the glass substrate 4 is bonded is back-ground to reduce the thickness of the substrate.
次に、図2(a)及び図2(b)に示すように、前記半導体基板1において、ガラス基板4を接着した面と反対側の面に対して、第1の配線3の一部を露出できるように開口部を設けた不図示のレジストパターンをマスクとして、半導体基板1の等方性エッチング(もしくは異方性エッチング)を行う。この結果、第1の配線3が存在する部分では、図2(a)に示すように、境界Sの部分で半導体基板1を開口する開口部であるウィンドウ20が形成され、第1の絶縁膜2が露出した状態となる。一方、第1の配線3が存在しない部分では、図2(b)に示すように、半導体基板1が残ったままとなる。結果として、図2(a)及び図2(b)の半導体装置を半導体基板1側から見た場合には、図13の平面図のようになる。なお、図13では第1の配線を301、半導体基板を302、ウィンドウを303として説明している。 Next, as shown in FIGS. 2A and 2B, a part of the first wiring 3 is formed on the surface of the semiconductor substrate 1 opposite to the surface to which the glass substrate 4 is bonded. Isotropic etching (or anisotropic etching) of the semiconductor substrate 1 is performed using a resist pattern (not shown) provided with an opening so as to be exposed as a mask. As a result, in the portion where the first wiring 3 exists, as shown in FIG. 2A, a window 20 which is an opening opening the semiconductor substrate 1 at the boundary S is formed, and the first insulating film is formed. 2 is exposed. On the other hand, in the portion where the first wiring 3 does not exist, the semiconductor substrate 1 remains as shown in FIG. As a result, when the semiconductor device of FIGS. 2A and 2B is viewed from the semiconductor substrate 1 side, the plan view of FIG. 13 is obtained. In FIG. 13, the first wiring is 301, the semiconductor substrate is 302, and the window is 303.
上述したように、第1の配線3に対応する位置のみを露出し得るウィンドウ20を設けたことにより、半導体基板1とガラス基板4が第1の絶縁膜2や樹脂5を介して接着する領域が増大する。これにより、ガラス基板4による支持強度が高められる。また、半導体基板1とガラス基板4との熱膨張率の差異によるガラス基板4の反りの増大が低減され、半導体装置に生じるクラックや剥離が低減される。 As described above, by providing the window 20 that can expose only the position corresponding to the first wiring 3, the region where the semiconductor substrate 1 and the glass substrate 4 are bonded via the first insulating film 2 and the resin 5. Increase. Thereby, the support strength by the glass substrate 4 is raised. Moreover, the increase in the curvature of the glass substrate 4 by the difference in the thermal expansion coefficient of the semiconductor substrate 1 and the glass substrate 4 is reduced, and the crack and peeling which arise in a semiconductor device are reduced.
なお、当該エッチングは、ドライエッチング、ウェットエッチングのどちらで行ってもよい。また、これ以降の工程の説明では、図2(a)及び図2(b)と同様に、ウィンドウ20が形成されている部分の断面図を図番(a)、ウィンドウ20が形成されていない部分の断面図を図番(b)として示す。 Note that the etching may be performed by either dry etching or wet etching. In the description of the subsequent steps, as in FIGS. 2A and 2B, the sectional view of the portion where the window 20 is formed is the figure number (a), and the window 20 is not formed. A sectional view of the portion is shown as a drawing number (b).
エッチングされた半導体基板1の面では、面内の凹凸や残渣、異物があり、また、図2(a)中に丸く囲んで1a,1bとして示したように、ウィンドウ20において角になる部分が尖った形状になっている。 The etched surface of the semiconductor substrate 1 has in-plane irregularities, residues, and foreign matter. Further, as shown in circles 1a and 1b in FIG. It has a pointed shape.
そこで、図3(a)及び図3(b)に示すように、残渣や異物の除去、尖った部分の先端部を丸めるためにウエットエッチングを行う。これにより、図2(a)で丸く囲んだ1a,1bの尖った部分は、図3(a)で丸く囲んだ1a,1bに示すように滑らかな形状になる。 Therefore, as shown in FIGS. 3A and 3B, wet etching is performed to remove residues and foreign matters and to round off the tip of the sharp portion. As a result, the sharp portions of 1a and 1b circled in FIG. 2 (a) have a smooth shape as shown in 1a and 1b circled in FIG. 3 (a).
次に、図4(a)及び図4(b)に示すように、前記半導体基板1において、ガラス基板4を接着した面と反対側の面に対して、第2の絶縁膜6の成膜を行う。本実施形態ではシランベースの酸化膜を3μm程度成膜する。 Next, as shown in FIGS. 4A and 4B, the second insulating film 6 is formed on the surface of the semiconductor substrate 1 opposite to the surface to which the glass substrate 4 is bonded. I do. In this embodiment, a silane-based oxide film is formed to a thickness of about 3 μm.
次に、前記半導体基板1において、ガラス基板4を接着した面と反対側の面に対して、不図示のレジストを塗布し、ウィンドウ20内の境界Sに沿う部分を開口させるようにパターニングを行って、レジスト膜を形成する。そして、図5(a)及び図5(b)に示すように、その不図示のレジスト膜をマスクにして、第2の絶縁膜6、第1の絶縁膜2をエッチングし、第1の配線3の一部を露出させる。 Next, a resist (not shown) is applied to the surface of the semiconductor substrate 1 opposite to the surface to which the glass substrate 4 is bonded, and patterning is performed so as to open a portion along the boundary S in the window 20. Then, a resist film is formed. Then, as shown in FIGS. 5A and 5B, the second insulating film 6 and the first insulating film 2 are etched using the resist film (not shown) as a mask, and the first wiring A part of 3 is exposed.
次に、図6(a)及び図6(b)に示すように、後に導電端子11を形成する位置に対応するように、柔軟性を有する緩衝部材7を形成する。なお、緩衝部材7は導電端子11に加わる力を吸収し、導電端子11の接合時のストレスを緩和する機能を持つものであるが、本発明は緩衝部材7の不使用を制限するものではない。 Next, as shown in FIGS. 6A and 6B, a flexible buffer member 7 is formed so as to correspond to a position where the conductive terminal 11 will be formed later. Although the buffer member 7 has a function of absorbing the force applied to the conductive terminal 11 and relieving stress when the conductive terminal 11 is joined, the present invention does not limit the non-use of the buffer member 7. .
次に、前記ガラス基板4の反対側の面に、第2の配線層を形成する。これにより、第1の配線3と配線層が電気的に接続される。 Next, a second wiring layer is formed on the opposite surface of the glass substrate 4. Thereby, the first wiring 3 and the wiring layer are electrically connected.
その後、前記ガラス基板4の反対側の面に、不図示のレジストを塗布する。ここで、ウィンドウ20が形成されている部分では、ウィンドウ20内の境界Sに沿う部分を開口させるようにレジスト膜のパターン形成を行う。一方、ウィンドウ20が開口されていない部分では、前記配線層を露出するようにレジスト膜のパターン形成を行う。そして、前記不図示のレジスト膜をマスクとしてエッチングを行い、境界S付近の配線層を除去する。また、ウィンドウ20が形成されていない部分の配線層を除去し、第2の配線8を形成する。
次に、図7(a)及び図7(b)に示すように、前記第2の配線8を被覆するように全面に第1の保護膜25を形成する。この第1の保護膜25を形成するためには、ガラス基板4の反対側の面を上に向けて、熱硬化性の有機系樹脂をスプレー塗布する。そして、前記有機系樹脂を熱硬化させることで、第1の保護膜25が形成される。尚、保護膜25の形成は、上述したスプレー塗布法に限らず、スピン塗布法を用いても良いが、スプレー塗布法ではより膜厚の均一な保護膜を形成することができる。従って、本実施形態の保護膜25では、膜厚が比較的均一に形成されているため、その後の工程で当該保護膜25を除去する場合の除去作業が簡便になる。また、保護膜25を除去しないで半導体装置を完成させるプロセスの場合には、ウィンドウ20の底部に保護膜25が厚く溜まることがなくなり、反りの発生を抑止できる。即ち、前記ウィンドウ20の底部に保護膜25が厚く溜まっていると、有機系樹脂が粘性のあるペーストの性質を有するため、保護膜25をベーキング(加熱処理)によって熱硬化させた際に、前記ウィンドウ20に溜まった有機系樹脂が、半導体装置の他の部分を覆う有機系樹脂に比べてより大きく収縮することで、半導体ウエハが反ってしまうという現象があった。しかし、本発明では、そのような問題の発生を抑止できる。
次に、図8(a)及び図8(b)に示すように、境界Sに沿って、前記第1の保護膜25を介してガラス基板4を例えば30μm程度の深さで切削するように、切り込み30(逆V字型の溝)を形成する。
Thereafter, a resist (not shown) is applied to the opposite surface of the glass substrate 4. Here, in a portion where the window 20 is formed, a resist film pattern is formed so as to open a portion along the boundary S in the window 20. On the other hand, in a portion where the window 20 is not opened, a resist film pattern is formed so as to expose the wiring layer. Then, etching is performed using the resist film (not shown) as a mask, and the wiring layer near the boundary S is removed. Further, the wiring layer in the portion where the window 20 is not formed is removed, and the second wiring 8 is formed.
Next, as shown in FIGS. 7A and 7B, a first protective film 25 is formed on the entire surface so as to cover the second wiring 8. In order to form the first protective film 25, a thermosetting organic resin is spray-coated with the opposite surface of the glass substrate 4 facing upward. Then, the first protective film 25 is formed by thermosetting the organic resin. The formation of the protective film 25 is not limited to the spray coating method described above, and a spin coating method may be used. However, the spray coating method can form a protective film having a more uniform film thickness. Therefore, since the protective film 25 of the present embodiment has a relatively uniform film thickness, the removal work when removing the protective film 25 in the subsequent steps is simplified. In the process of completing the semiconductor device without removing the protective film 25, the protective film 25 does not accumulate thickly at the bottom of the window 20, and warpage can be suppressed. That is, when the protective film 25 is thickly accumulated at the bottom of the window 20, the organic resin has the property of a viscous paste. There is a phenomenon that the semiconductor wafer is warped when the organic resin accumulated in the window 20 contracts more than the organic resin covering the other part of the semiconductor device. However, in the present invention, occurrence of such a problem can be suppressed.
Next, as shown in FIG. 8A and FIG. 8B, the glass substrate 4 is cut along the boundary S through the first protective film 25 to a depth of about 30 μm, for example. The notch 30 (inverted V-shaped groove) is formed.
即ち、半導体基板1上において第1の配線3が存在する部分(即ち、ウィンドウ20内の境界Sに沿う部分)では、第1の保護膜25、樹脂5及びガラス基板4の一部が切削されて、上記切り込み30が形成される。この時、ウィンドウ20内の第2の配線8に接触しないような幅のブレードを用いる必要がある。 That is, in the portion where the first wiring 3 exists on the semiconductor substrate 1 (that is, the portion along the boundary S in the window 20), the first protective film 25, the resin 5 and a part of the glass substrate 4 are cut. Thus, the cut 30 is formed. At this time, it is necessary to use a blade having a width that does not contact the second wiring 8 in the window 20.
一方、半導体基板1上において第1の配線3が存在しない領域(即ち、ウィンドウ20が形成されない領域)では、第1の保護膜25、第2の絶縁膜6、半導体基板1、第1の絶縁膜2、樹脂5、及びガラス基板4の一部が切削されて、上記切り込み30が形成される。
ここで、本実施形態では、切り込みを入れる工程の前に第2の配線8を覆うように第1の保護膜25を形成したことで、第2の配線8が切りくず等で汚染されることを抑止できる。また、切り込み30を入れる際に用いられるブレードの冷却水による配線の腐食を抑止できる。
なお、本実施形態では、切り込み30の形状は楔形の断面形状をしているが、矩形状の断面形状であっても良い。
On the other hand, in the region where the first wiring 3 does not exist on the semiconductor substrate 1 (that is, the region where the window 20 is not formed), the first protective film 25, the second insulating film 6, the semiconductor substrate 1, the first insulating film. Part of the film 2, the resin 5, and the glass substrate 4 is cut to form the cuts 30.
Here, in the present embodiment, since the first protective film 25 is formed so as to cover the second wiring 8 before the step of cutting, the second wiring 8 is contaminated with chips or the like. Can be suppressed. Moreover, the corrosion of the wiring by the cooling water of the blade used when making the cut 30 can be suppressed.
In the present embodiment, the cut 30 has a wedge-shaped cross-sectional shape, but may have a rectangular cross-sectional shape.
次に、図9(a)及び図9(b)に示すように、前記第1の保護膜25を除去した後に、ガラス基板4の反対側の面に対して無電解メッキ処理を行い、第2の配線8に対して、Ni−Auメッキ膜9を形成する。この膜は、メッキであるため、第2の配線8が存在する部分にのみ形成される。 Next, as shown in FIGS. 9A and 9B, after removing the first protective film 25, an electroless plating process is performed on the opposite surface of the glass substrate 4, A Ni—Au plating film 9 is formed on the second wiring 8. Since this film is plated, it is formed only on the portion where the second wiring 8 exists.
次に、図10(a)及び図10(b)に示すように、ガラス基板4の反対側の面に第2の保護膜10を形成する。第2の保護膜10を形成する場合も、前記第1の保護膜25の形成工程と同様にして有機系樹脂を基板面上に形成する。これにより、境界Sに沿って形成された切り込み30の内壁を含む半導体基板1の裏面側に、第2の保護膜10が形成される。 Next, as shown in FIGS. 10A and 10B, the second protective film 10 is formed on the opposite surface of the glass substrate 4. In the case of forming the second protective film 10, an organic resin is formed on the substrate surface in the same manner as the first protective film 25 is formed. Thereby, the second protective film 10 is formed on the back surface side of the semiconductor substrate 1 including the inner wall of the cut 30 formed along the boundary S.
即ち、半導体基板1上において第1の配線3が存在する部分(即ち、ウィンドウ20内の境界Sに沿う部分)では、第2の絶縁膜6の表面から、切り込み30の内壁において露出する樹脂5、及びガラス基板4を覆うようにして、第2の保護膜10が形成される。一方、半導体基板1上において第1の配線3が存在する部分以外の領域(即ち、ウィンドウ20が形成されない領域)では、第2の絶縁膜6の表面から、切り込み30の内壁において露出する第2の絶縁膜6、半導体基板1、第1の絶縁膜2、樹脂5、及びガラス基板4の各露出部を覆うようにして、第2の保護膜10が形成される。 That is, in the portion where the first wiring 3 exists on the semiconductor substrate 1 (that is, the portion along the boundary S in the window 20), the resin 5 exposed on the inner wall of the notch 30 from the surface of the second insulating film 6. And the 2nd protective film 10 is formed so that the glass substrate 4 may be covered. On the other hand, in the region other than the portion where the first wiring 3 exists on the semiconductor substrate 1 (that is, the region where the window 20 is not formed), the second exposed from the surface of the second insulating film 6 on the inner wall of the cut 30. A second protective film 10 is formed so as to cover the exposed portions of the insulating film 6, the semiconductor substrate 1, the first insulating film 2, the resin 5, and the glass substrate 4.
その後、導電端子11を形成する部分の第2の保護膜10を、不図示のレジストマスク(緩衝部材7に対応する位置に開口部を有する)を利用したエッチングにより除去し、緩衝部材7に対応するNi−Auメッキ膜9上の位置に導電端子11を形成する。この導電端子11は、Ni−Auメッキ膜9を介して第2の配線8と電気的に接続されている。導電端子11は、はんだバンプや金バンプで作成する。特に、金バンプを用いる場合、導電端子11の厚さを、160μmから数μm〜数十μmに減少させることができる。 Thereafter, the portion of the second protective film 10 where the conductive terminal 11 is to be formed is removed by etching using a resist mask (not shown) (having an opening at a position corresponding to the buffer member 7). Conductive terminals 11 are formed at positions on the Ni—Au plating film 9 to be performed. The conductive terminal 11 is electrically connected to the second wiring 8 through the Ni—Au plating film 9. The conductive terminal 11 is made of a solder bump or a gold bump. In particular, when gold bumps are used, the thickness of the conductive terminal 11 can be reduced from 160 μm to several μm to several tens of μm.
そして、図11(a)及び図11(b)に示すように、切り込み30を設けた部分から境界Sに沿ってダイシングを行い、半導体装置を各々の半導体チップに分離する。このダイシングに用いるブレードの幅は、ガラス基板4及び切り込み30内の保護膜10のみを切削し得る幅である必要がある。 Then, as shown in FIGS. 11A and 11B, dicing is performed along the boundary S from the portion where the notch 30 is provided, and the semiconductor device is separated into each semiconductor chip. The width of the blade used for this dicing needs to be a width that can cut only the glass substrate 4 and the protective film 10 in the cut 30.
上述したように、本実施形態の半導体装置の製造方法によれば、2段階のダイシング、即ち、切り込み30を形成して、さらに、その切り込み30を覆う保護膜10を形成した後にダイシングを行う。これにより、半導体装置を個々の半導体チップに分離するダイシングの際、境界S(即ち、ダイシングライン)に沿って形成された切り込み30の内壁が保護膜10で覆われているため、ガラス基板4及び保護膜10のみをダイシングすることで分離を行うことができる。即ち、ガラス基板4及び保護膜10以外の層(樹脂5、及び第2の配線8等)にブレードが接触することが無い。従って、分離された半導体装置、即ち半導体チップの断面やエッジ部に、ダイシング時のブレードの接触による剥離が生じることを極力抑止できる。 As described above, according to the method for manufacturing a semiconductor device of this embodiment, two-stage dicing, that is, the cut 30 is formed, and the dicing is performed after the protective film 10 covering the cut 30 is formed. Thereby, when dicing the semiconductor device into individual semiconductor chips, the inner wall of the cut 30 formed along the boundary S (that is, the dicing line) is covered with the protective film 10, so that the glass substrate 4 and Separation can be performed by dicing only the protective film 10. That is, the blade does not come into contact with layers other than the glass substrate 4 and the protective film 10 (the resin 5 and the second wiring 8). Therefore, it is possible to suppress the separation of the separated semiconductor device, that is, the semiconductor chip due to the contact of the blade during dicing, as much as possible.
結果として、半導体装置の歩留まりや信頼性を向上することが可能となる。また、本発明の半導体装置は、1枚のガラス基板から成るため、半導体装置の薄型化やコスト低減を図ることも可能となる。 As a result, the yield and reliability of the semiconductor device can be improved. In addition, since the semiconductor device of the present invention is composed of a single glass substrate, it is possible to reduce the thickness and reduce the cost of the semiconductor device.
また、本実施形態の説明では、切り込み30を形成した後に、第1の保護膜25を除去しているが、当該第1の保護膜25を除去しないことを制限するものではなく、この場合には、第2の配線8上にNi−Auメッキ膜9を形成した状態で、第1の保護膜25を形成し、切り込み30を入れる。そして、前記第1の保護膜25に対して、導電端子11を形成する領域をレジストマスクを利用したエッチングにより除去し、緩衝部材7に対応するNi−Auメッキ膜9上の位置に導電端子11を形成するものである。 In the description of the present embodiment, the first protective film 25 is removed after the cuts 30 are formed, but this does not limit the removal of the first protective film 25. In the state where the Ni—Au plating film 9 is formed on the second wiring 8, the first protective film 25 is formed, and the notch 30 is made. Then, a region where the conductive terminal 11 is formed is removed from the first protective film 25 by etching using a resist mask, and the conductive terminal 11 is placed at a position on the Ni—Au plating film 9 corresponding to the buffer member 7. Is formed.
なお、本実施形態では、第2の配線8と電気的に接続する導電端子11を形成したが、本発明はこれに限定されない。即ち、本発明は、導電端子が形成されない半導体装置(例えばLGA:Land Grid Array型パッケージ)に適用されるものであってもよい。 In the present embodiment, the conductive terminal 11 electrically connected to the second wiring 8 is formed, but the present invention is not limited to this. That is, the present invention may be applied to a semiconductor device (for example, LGA: Land Grid Array type package) in which a conductive terminal is not formed.
1 半導体基板
2 第1の絶縁膜
3 第1の配線
4 ガラス基板
5 樹脂
6 第2の絶縁膜
8 第2の配線
10 第2の保護膜
11 導電端子
20 ウィンドウ
25 第1の保護膜
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 1st insulating film 3 1st wiring 4 Glass substrate 5 Resin 6 2nd insulating film 8 2nd wiring 10 2nd protective film 11 Conductive terminal 20 Window 25 1st protective film
Claims (4)
前記支持体を接着した前記半導体基板の面の反対側の面に対してパターニングを行い、第1の絶縁膜を露出させる工程と、
前記第1の絶縁膜が露出した前記半導体基板の面に第2の絶縁膜を形成する工程と、
前記第1の絶縁膜と前記第2の絶縁膜をエッチングし、前記第1の配線を露出させる工程と、
前記第1の配線と電気的に接続される第2の配線を形成する工程と、
前記第2の配線を被覆するように第1の保護膜を形成する工程と、
前記第1の保護膜を介して前記半導体基板の面に切り込みを入れる工程と、
前記切り込みを入れる工程の後に、前記第1の保護膜を除去する工程と、
前記切り込みを入れた面からダイシングを行い、各々の半導体素子を分離する工程とを有することを特徴とする半導体装置の製造方法。 Bonding a support via an adhesive so as to cover the first wiring formed on the semiconductor substrate via the first insulating film;
Patterning a surface opposite to the surface of the semiconductor substrate to which the support is bonded to expose the first insulating film;
Forming a second insulating film on the surface of the semiconductor substrate from which the first insulating film is exposed;
Etching the first insulating film and the second insulating film to expose the first wiring;
Forming a second wiring electrically connected to the first wiring;
Forming a first protective film so as to cover the second wiring;
Cutting the surface of the semiconductor substrate through the first protective film;
Removing the first protective film after the incision step;
And a step of dicing from the cut surface to separate each semiconductor element.
前記支持体を接着した前記半導体基板の面の反対側の面に対してパターニングを行い、第1の絶縁膜を露出させる工程と、
前記第1の絶縁膜が露出した前記半導体基板の面に第2の絶縁膜を形成する工程と、
前記第1の絶縁膜と前記第2の絶縁膜をエッチングし、前記第1の配線を露出させる工程と、
前記第1の配線と電気的に接続される第2の配線を形成する工程と、
前記第2の配線を被覆するように第1の保護膜を形成する工程と、
前記第1の保護膜を介して前記半導体基板の面から支持体まで切り込みが入るように加工する工程と、
前記切り込みを入れた面からダイシングを行い、各々の半導体素子を分離する工程とを有することを特徴とする半導体装置の製造方法。 Bonding a support via an adhesive so as to cover the first wiring formed on the semiconductor substrate via the first insulating film;
Patterning a surface opposite to the surface of the semiconductor substrate to which the support is bonded to expose the first insulating film;
Forming a second insulating film on the surface of the semiconductor substrate from which the first insulating film is exposed;
Etching the first insulating film and the second insulating film to expose the first wiring;
Forming a second wiring electrically connected to the first wiring;
Forming a first protective film so as to cover the second wiring;
Processing to cut from the surface of the semiconductor substrate to the support through the first protective film;
And a step of dicing from the cut surface to separate each semiconductor element .
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