JP4514369B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にバイポーラトランジスタを備えた半導体装置及びその製造方法に関するものである。
本発明の半導体装置は、例えば高耐圧用出力ドライバを備えた定電圧電源や、インバータ出力部のドライバトランジスタ（ＮＰＮ、ＰＮＰバイポーラトランジスタ）を備えたＤＣ／ＤＣコンバータなどに適用される。
【０００２】
【従来の技術】
定電圧電源やＤＣ／ＤＣコンバータなどの回路を備えた半導体装置において、最近、さまざまな用途で使用するために、半導体装置の高出力電流の要求が大きくなっている。そこで使用される高耐圧用スイッチとして例えばＬＤＭＯＳトランジスタ（横方向二重拡散絶縁ゲート型電界効果トランジスタ）が用いられている。ＬＤＭＯＳトランジスタはドレインに高耐圧をかけることができ、さらに実効長を小さくすることができる。
【０００３】
ＬＤＭＯＳトランジスタは、ソースを囲むようにソース及びドレインとは逆導電型の低濃度不純物層を形成し、ゲート電極直下の低濃度不純層表面にチャネルを形成する電界効果トランジスタである。
図１９はＮチャネル型ＬＤＭＯＳトランジスタの一例を示す断面図である。
高抵抗のＮ型ドレイン領域１０２上にゲート酸化膜１０４を介してポリシリコンゲート電極１０６が形成されており、ゲート電極１０６のソース側端部をマスクにしてＰ型不純物が注入され熱拡散されてチャネル領域１０８が形成されている。低抵抗のＮ型ソース１１０とＮ型ドレイン用高濃度オーミック拡散層１１２が、ゲート電極１０６をマスクとしたＰ型不純物のイオン注入と熱拡散により形成されている。１１４は層間絶縁膜、１１６，１１８はそれぞれＮ型ソース１１０，Ｎ型ドレイン１１２と接続された電極配線である（特開平７−３０２９０３号公報参照）。
【０００４】
しかし、ＬＤＭＯＳトランジスタでは、オン抵抗を下げるためにゲート酸化膜１０４を薄く形成している。そのため、ゲート酸化膜１０４が破壊しない程度にゲート電極１０６に電圧を印加してＬＤＭＯＳトランジスタを動作させる必要がある。ゲート酸化膜１０４を例えば２５０Åの膜厚で形成した場合、２５ボルト以上の電圧をかけるとゲート酸化膜１０４は簡単に破壊してしまうため、ゲート電極１０６へは１５Ｖ程度の電圧しか印加することができない。したがってドレイン電圧とゲート電圧を同じ設定で動作させることができないこととなる。
【０００５】
例えばＤＣ／ＤＣ製品では、効率を重視するため、入力電圧（電源電位）と接地電位でのインバータ出力が必要とされる。このとき、ゲート電極に印加する電圧の大きさを制限させて使うようにするには、内部降圧回路などによりゲート電圧に印加する電圧を下げる方法が挙げられる。しかし、この方法は結局、電圧を下げる点で効率低下なるため、その解決を図る必要性があった。
【０００６】
その解決方法として、高耐圧用スイッチとしてバイポーラトランジスタを用いる方法がある。バイポーラトランジスタではベース拡散がＭＯＳトランジスタのゲート電極に相当し、入力を電圧で制御する方法ではなく順方向電流を流して動作させるトランジスタである。順方向電流を流して動作させるので、その入力印加電圧は１ボルト程度しか発生しないことが知られている。
オン抵抗が低いバイポーラトランジスタを形成する場合、一般的には縦型構造のバイポーラトランジスタ（縦型バイポーラトランジスタ）が用いられる。しかし、縦型バイポーラトランジスタの構造においては、コレクタを構成するエピタキシャル層と、コレクタ抵抗を下げるための埋込み層と、コレクタ抵抗の低抵抗化のためのコレクタウオール拡散層が必要である。さらに、他の素子との拡散分離のためのアイソレーション拡散層も必要である。このように、縦型構造のパイポーラトランジスタは、製造プロセスが複雑であるという問題があった。
【０００７】
一方、比較的簡単に製造できる横型構造のバイポーラトランジスタ（横型バイポーラトランジスタ）がある。しかし、高耐圧を実現するためには、エミッタとコレクタ間の距離を離して配置する必要があるので、ベース幅が広がり、電流を流す部分が対向するコレクタ、エミッタ間の表面のみとなり、縦型バイポーラトランジスタと比較して電流増幅が得られないという問題があった。
【０００８】
そこで、本発明者はバイポーラトランジスタとして、異なる導電型の二重拡散をポリシリコンゲート電極に対して自己整合的に形成することにより製造することができる製造プロセスの簡単なＬＤＭＯＳトランジスタ構造を検討した。ＬＤＭＯＳトランジスタは、ドレイン拡散層、チャネル拡散層及びソース拡散層を備えており、これらの拡散層は、ゲート酸化膜直下の領域では横型バイポーラトランジスタ構造をもち、さらにその直下の領域では縦型バイポーラトランジスタ構造をもつ。このため、ＬＤＭＯＳトランジスタ構造は、ドレイン拡散層をコレクタ、チャネル拡散層をベース、ソース拡散層をエミッタとしてバイポーラトランジスタ動作させた場合、ベース幅を小さくしても、コレクタ、エミッタ間の耐圧を高耐圧に保つことができる可能性がある構造である。
しかし、ＬＤＭＯＳトランジスタ構造では、ゲート電極に高電圧を印加するとゲート酸化膜が破壊されるという問題があった。
【０００９】
【発明が解決しようとする課題】
そこで本発明は、製造プロセスが簡単なＬＤＭＯＳトランジスタ構造を用い、ベース幅が小さく、かつゲート絶縁膜の破壊を抑制したバイポーラトランジスタを備えた半導体装置及びその製造方法を提供することを目的とするものである。
【００１０】
【課題を解決するための手段】
本発明にかかる半導体装置の第１の態様は、第１導電型の拡散層からなるコレクタと、上記コレクタ上にゲート絶縁膜を介して形成されたゲート電極と、上記ゲート電極が形成された領域と一部重複して上記コレクタ内に形成された第１導電型とは逆導電型である第２導電型の拡散層からなるベースと、上記ベース内の上記ゲート電極に隣接した領域に形成された第１導電型の拡散層からなるエミッタと、上記ベース内に上記エミッタと間隔をもって形成された第２導電型の拡散層からなるベース用高濃度オーミック拡散層と、上記ゲート電極に対して上記エミッタとは反対側の領域の上記コレクタ内に形成された第１導電型の拡散層からなるコレクタ用高濃度オーミック拡散層とを備え、上記ゲート電極と上記ベースが同電位になるように配線が形成されてなるバイポーラトランジスタを備えているものである。
【００１１】
本発明にかかる半導体装置の第２の態様は、第１導電型の拡散層からなるコレクタと、上記コレクタ上にゲート絶縁膜を介して形成されたゲート電極と、上記ゲート電極が形成された領域と一部重複して上記コレクタ内に形成された第１導電型とは逆導電型である第２導電型の拡散層からなるベースと、上記ベース内の上記ゲート電極と隣接した領域に形成された第１導電型の拡散層からなるエミッタと、上記ベース内に上記エミッタと間隔をもって形成された第２導電型の拡散層からなるベース用高濃度オーミック拡散層と、上記ゲート電極に対して上記エミッタとは反対側の領域の上記コレクタ内に形成された第１導電型の拡散層からなるコレクタ用高濃度オーミック拡散層とを備え、上記ゲート電極と上記エミッタが同電位になるように配線が形成されてなるバイポーラトランジスタを備えているものである。
【００１２】
本発明の半導体装置を構成するバイポーラトランジスタにおいて、第１の態様ではゲート電極とベースが同電位になるように配線が形成されており、第２の態様ではゲート電極とエミッタが同電位になるように配線が形成されている。
第１の態様及び第２の態様のバイポーラトランジスタについて、エミッタとベースを同電位にしてオフさせた状態では、ＬＤＭＯＳトランジスタのオフ状態と同様に、コレクタ（ＬＤＭＯＳトランジスタのドレインに相当）とベース（ＬＤＭＯＳトランジスタのチャネル）に電位差が生じると、コレクタとベースの接合面近傍にコレクタ側とベース側の両方に空乏層が生じ、高耐圧を維持できる。
【００１３】
一方、第１の態様及び第２の態様のバイポーラトランジスタについて、エミッタとベースに電位差を生じさせてオンさせた状態では、ＬＤＭＯＳトランジスタを含むＤＭＯＳ（Double Diffused MOS、二重拡散ＭＯＳ）とは異なって、ベース、エミッタ間が順方向電圧になる。
第１の態様のバイポーラトランジスタでは、オンさせた状態では、ゲート電極とベースが同電位にされているのでエミッタ、ゲート電極間に電圧がかかるが、ベース、エミッタ間が順方向電圧になっているので、エミッタ、ゲート電極間には順方向電圧しかかからず、ゲート電極には高電圧は印加されない。これにより、ベースへの入力電圧として高電圧、例えば電源電位を印加してもゲート絶縁膜の破壊を抑制することができ、安定した動作を得ることができる。
第２の態様のバイポーラトランジスタでは、オンさせた状態では、ゲート電極とエミッタが同電位にされているのでベース、ゲート電極間に電圧がかかるが、ベース、エミッタ間が順方向電圧になっているので、ベース、ゲート電極間には順方向電圧しかかからず、ゲート絶縁膜には順方向電圧しかかからない。これにより、ベースへの入力電圧として高電圧、例えば電源電位を印加してもゲート絶縁膜の破壊を抑制することができ、安定した動作を得ることができる。
【００１４】
さらに、第１の態様及び第２の態様のバイポーラトランジスタにおいて、ベース内でエミッタとベース用高濃度オーミック拡散層を接触させて配置すると、互いに濃い拡散層なので、エミッタとベース用高濃度オーミック拡散層との接合でリークが発生する虞れがある。そこで、第１の態様及び第２の態様のバイポーラトランジスタでは、ベース内でエミッタとベース用高濃度オーミック拡散層を間隔をもって配置している。
第１の態様及び第２の態様のバイポーラトランジスタは、ゲート電極直下の横型バイポーラトランジスタ構造が主な動作となり、コレクタ、ベース、エミッタと濃度勾配をつけることが可能となり、ベース幅を小さくすることができ、小面積で高効率のバイポーラトランジスタを実現できる。
【００１５】
本発明にかかる半導体装置の製造方法の第１の局面では、以下の工程（Ａ）から（Ｆ）を含んでバイポーラトランジスタを形成する。
（Ａ）半導体基板に第１導電型の拡散層からなるコレクタを形成する工程、
（Ｂ）上記コレクタ表面にゲート絶縁膜を形成し、上記ゲート絶縁膜上にゲート電極を形成する工程、
（Ｃ）上記ゲート電極の一側面側の上記コレクタ内に第２導電型の不純物注入を行ない、その後熱拡散処理を行なって、上記コレクタ内に上記ゲート電極に対して自己整合的に第２導電型の拡散層からなるベースを形成する工程、
（Ｄ）上記ゲート電極に対して上記ベースとは反対側の領域及び上記ベース内の上記ゲート電極に隣接する領域に第１導電型の不純物注入を行なって、上記コレクタ内に第１導電型の拡散層からなるコレクタ用高濃度オーミック拡散層を形成し、上記ベース内に上記ゲート電極に対して自己整合的に第１導電型の拡散層からなるエミッタを形成する工程、
（Ｅ）上記ベース内の上記エミッタと間隔をもつ領域に第２導電型の不純物注入を行なって、上記ベース内に上記エミッタと間隔をもって第２導電型の拡散層からなるベース用高濃度オーミック拡散層を形成する工程、
（Ｆ）上記ゲート電極と上記ベースが同電位になるように配線を形成する工程。
【００１６】
本発明にかかる半導体装置の製造方法の第２の局面では、上記製造方法の第１の局面と同じ工程（Ａ）から（Ｅ）を含み、続けて以下の工程（Ｆ）を行なってバイポーラトランジスタを形成する。
（Ｆ）上記ゲート電極と上記エミッタが同電位になるように配線を形成する工程。
【００１７】
製造方法の第１の局面によれば、半導体装置の第１の態様のバイポーラトランジスタを製造することができる。
製造方法の第２の局面によれば、半導体装置の第２の態様のバイポーラトランジスタを製造することができる。
製造方法の第１の局面及び第２の局面では、ゲート電極に対して自己整合的にベース及びエミッタを形成しているので、横型バイポーラトランジスタ構造の電流増幅率を決定し、最も電流が流れるベース幅を短く設定することができる。さらに、ゲート電極に対して自己整合的にベース及びエミッタを形成することにより、ベース幅の寸法に関して写真製版工程でのアライメントズレを考慮する必要はない。これにより、面積の小さな高効率のバイポーラトランジスタを製造することができる。
【００１８】
【発明の実施の形態】
本発明の半導体装置において、上記コレクタ用高濃度オーミック拡散層は上記ゲート電極と間隔をもって形成されていることが好ましい。その結果、ゲートモジュレート効果を抑制して耐圧を向上させることができる。
【００１９】
本発明の半導体装置において、上記コレクタ用高濃度オーミック拡散層と上記ゲート電極を間隔をもって配置する場合、上記ゲート電極と上記コレクタ用高濃度オーミック拡散層との間の上記コレクタ内に、上記コレクタよりも濃く、かつ上記コレクタ用高濃度オーミック拡散層よりも薄い第１導電型の不純物濃度をもつ拡散層からなる中濃度コレクタをさらに備えていることが好ましい。その結果、中濃度コレクタにより、ゲート電極とコレクタ用高濃度オーミック拡散層との間の拡散抵抗（コレクタ抵抗）を低減することができ、大電流領域での電流増幅率を向上させることができる。
【００２０】
本発明の半導体装置を種々の応用装置に適用することができる。
その一例として、出力ドライバからの出力電圧を基準電圧と比較しその出力電圧が一定なるようにフィードバックをかける定電圧電源を挙げることができる。そこで使用される出力ドライバとして本発明の半導体装置を構成するバイポーラトランジスタを使用することが好ましい。その結果、耐圧を維持しつつ、出力ドライバとして使用するバイポーラトランジスタの大きさを小さくすることができ、チップ面積の縮小化を図ることができる。
【００２１】
本発明の半導体装置を適用する他の例として、内蔵スイッチの切替え動作によりコンデンサに電荷を充放電させることにより電流を流すチャージポンプ方式のＤＣ／ＤＣコンバータを挙げることができる。そこで使用される少なくとも１つの上記内蔵スイッチとして本発明の半導体装置を構成するバイポーラトランジスタを使用することが好ましい。その結果、耐圧を維持しつつ、内蔵スイッチとして使用するバイポーラトランジスタの大きさを小さくすることができ、チップ面積の縮小化を図ることができる。
【００２２】
本発明の製造方法において、上記工程（Ｃ）を行なった後、上記工程（Ｄ）を行なう前に、上記ゲート電極に対して上記ベースとは反対側の領域の上記コレクタ内に第１導電型の不純物注入を行なって上記ゲート電極に対して自己整合的に中濃度コレクタを形成する工程（Ｃ’）を含み、上記工程（Ｄ）において、上記コレクタ用高濃度オーミック拡散層を上記ゲート電極と間隔をもってかつ上記中濃度コレクタに隣接して形成することが好ましい。その結果、中濃度コレクタの位置はゲート電極端で決定されるため、中濃度コレクタ、ベース間の距離に関して写真製版工程でのアライメントズレを考慮する必要がなくなる。
【００２３】
【実施例】
図１は半導体装置の第１の態様の一実施例を示す断面図である。この実施例は本発明の半導体装置の第１の態様を構成するバイポーラトランジスタをＮＰＮバイポーラトランジスタに適用したものである。
Ｐ型の半導体基板（Ｐ型基板）１表面に素子分離用のフィールド酸化膜２が形成されている。バイポーラトランジスタ形成領域のＰ型基板１にＮ型の拡散層からなるコレクタ（Nwell）３が形成されている。コレクタ３内にＰ型の拡散層からなるベース（Pbody）５が形成されている。ベース５内にＮ型の拡散層からなるエミッタ（N+）７とＰ型の拡散層からなるベース用高濃度オーミック拡散層（P+）９が間隔をもって形成されている。エミッタ７とベース用高濃度オーミック拡散層９の間隔は例えば１.５μｍ以上である。コレクタ３内には、ベース５と間隔をもって、コレクタ３よりも濃い濃度でＮ型不純物が導入されたＮ型の拡散層からなるコレクタ用高濃度オーミック拡散層（N+）１１が形成されている。
【００２４】
エミッタ７、コレクタ用高濃度オーミック拡散層１１間の領域に、コレクタ３上及びベース５上にまたがり、エミッタ７に隣接し、かつコレクタ用高濃度オーミック拡散層１１と間隔をもって、ゲート酸化膜１３を介して例えば導電性のポリシリコンからなるゲート電極１５が形成されている。ゲート電極１５とコレクタ用高濃度オーミック拡散層１１の間隔は例えば１.５μｍ以上である。ベース５及びエミッタ７はゲート電極１５に対して自己整合的に形成されたものである。
【００２５】
エミッタ７はエミッタ配線１７を介して接地電位１９に電気的に接続されている。コレクタ用高濃度オーミック拡散層１１はコレクタ配線２１を介して電源電位２３に電気的に接続されている。ベース用高濃度オーミック拡散層９にはベース配線２５が電気的に接続されており、ゲート電極１５にはゲート電極配線２７が電気的に接続されている。ベース配線２５とゲート電極配線２７は電気的に接続されている。ベース配線２５及びゲート電極配線２７は、入力電圧が印加される入力端子２９に電気的に接続されている。
【００２６】
図２及び図３は、図１に示したバイポーラトランジスタを製造するための、製造方法の第１の局面の一実施例を示す工程断面図である。図１、図２及び図３を参照して製造方法の一実施例を説明する。
（１）Ｐ型基板１上に、写真製版によりコレクタ形成領域に開口部をもつレジストパターンを形成し、そのレジストパターンをマスクにして、１５０ＫｅＶの加速エネルギー、４.０×１０12ｃｍ-2程度のドーズ量の条件でＰ型基板１にリンの注入を行なう。レジストパターンを除去した後、１１８０℃、８時間の条件でリンの熱拡散処理を行ない、コレクタ（Nwell）３を形成する（図２（ａ）参照）。
【００２７】
（２）ＬＯＣＯＳ（Local Oxidation of Silicon）法により、Ｐ型基板１表面にフィールド酸化膜２を８０００Å程度の膜厚で形成し、バイポーラトランジスタ形成領域及び他の素子領域（図示は省略）を分離形成する（図２（ｂ）参照）。
【００２８】
（３）Ｐ型基板１表面にゲート酸化膜１３を３００Åの膜厚で形成し、さらにその上に例えばＣＶＤ（化学的気相成長）法により、ポリシリコン膜を３５００Åの膜厚で形成する。そのポリシリコン膜に例えば気相拡散法により過飽和のリンを拡散させた後、写真製版によりポリシリコン膜をパターニングしてゲート電極１５を形成する（図２（ｃ）参照）。
【００２９】
（４）ゲート電極１５の一側面に隣接するベース形成領域及びゲート電極１５上に開口部をもつレジストパターンを形成し、そのレジストパターン及びゲート電極１５をマスクにして、３０ＫｅＶの加速エネルギー、２.５×１０13ｃｍ-2程度のドーズ量の条件でコレクタ３にボロンを注入する。レジストパターンを除去した後、処理温度が１１００℃、処理時間が３時間程度の条件で熱拡散処理を行ない、ゲート電極１５に対して自己整合的にベース（Pbody）５を形成する（図２（ｄ）参照）。
【００３０】
（５）Ｐ型基板１上に、ベース５上のゲート電極１５に隣接した領域、ゲート電極１５上、及びコレクタ３上のゲート電極１５に対してベース５とは反対側の領域に開口部をもつレジストパターンを形成する。このとき、コレクタ３上にはゲート電極１５に隣接して幅寸法が例えば１.５μｍ以上のレジストパターンが存在するようにレジストパターンを形成する。そのレジストパターンをマスクにして、５０ＫｅＶの加速エネルギー、６.０×１０15ｃｍ-2程度のドーズ量の条件で、コレクタ３及びベース５に、リン又は砒素の注入を同時に行なう。レジストパターンを除去した後、処理温度が９２０℃、処理時間が１時間程度の条件で熱拡散処理を施して不純物を熱拡散させ、ベース５内のゲート電極１５に隣接する領域にエミッタ（N+）７を形成し、コレクタ３内にゲート電極１５とは例えば１.５μｍ以上の間隔をもってコレクタ用高濃度オーミック拡散層（N+）１１形成する（図３（ｅ）参照）。
【００３１】
（６）Ｐ型基板１上に、ベース５上のエミッタ７とは例えば１.５μｍ以上の間隔をもって開口部が位置するようにレジストパターンを形成する。そのレジストパターンをマスクにして、３０ＫｅＶの加速エネルギー、２.０×１０15ｃｍ-2程度のドーズ量の条件で、ベース用高濃度オーミック拡散層を形成するためのボロン注入を行なう。レジストパターンを除去した後、処理温度が９２０℃、処理時間が１時間程度の条件で熱拡散処理を施して不純物を熱拡散させ、ベース５内にベース用高濃度オーミック拡散層（P+）９形成する（図３（ｆ）参照）。
【００３２】
図１を参照して続きの工程を説明すると、Ｐ型基板１上に層間絶縁膜（図示は省略）を形成し、エミッタ７上、ベース用高濃度オーミック拡散層９上及びコレクタ用高濃度オーミック拡散層１１上の層間絶縁膜にコンタクトホール（図示は省略）をそれぞれ形成する。各コンタクトホールに導電材料を充填し、層間絶縁膜上に配線１７，２１，２５，２７を形成して、エミッタ配線１７を介してエミッタ７を接地電位１９に電気的に接続し、コレクタ配線２１を介してコレクタ用高濃度オーミック拡散層１１を電源電位２３に電気的に接続し、ベース配線２５及びゲート電極配線２７を介してベース用高濃度オーミック拡散層９及びゲート電極１５を入力端子２９に電気的に接続する。
【００３３】
この製造方法の実施例によれば、図１に示したバイポーラトランジスタを製造することができる。さらに、ベース５及びエミッタ７をゲート電極１５に対して自己整合的に形成しているので、横型バイポーラトランジスタ構造の電流増幅率を決定し、最も電流が流れるベース幅を短く設定することができる。さらに、ベース５及びエミッタ７をゲート電極１５に対して自己整合的に形成することにより、ベース幅の寸法に関して、写真製版工程でのアライメントズレを考慮する必要はない。これにより、面積の小さな高効率のバイポーラトランジスタを製造することができる。
【００３４】
図１に示した実施例のバイポーラトランジスタをオフさせた状態では、ゲート電極１５のゲート電圧、ベース５のベース電圧及びエミッタ７のエミッタ電圧が同じ電位（接地電位）になる。オフさせた状態では、ＤＭＯＳトランジスタと同様に、コレクタ配線２１及びコレクタ用高濃度オーミック拡散層１１を介してコレクタ３（ＤＭＯＳトランジスタのドレインに相当）に正のコレクタ電圧（電源電位）が印加されており、コレクタ３とベース５（ＤＭＯＳトランジスタのチャネルに相当）の接合面に、コレクタ３側及びベース５側の両方に空乏化が生じ、高耐圧が維持される
【００３５】
図４は、この実施例のバイポーラトランジスタをオフさせた状態での耐圧特性を示す図であり、縦軸はコレクタ電流ＩC（単位はＡ（アンペア））、横軸はコレクタ−エミッタ間の電圧ＶCE（単位はＶ（ボルト））を示す。
図４に示すように、コレクタ−エミッタ間の電圧ＶCEが０〜３０Ｖまでの間は数百ピコＡのコレクタ電流ＩCしか流れず、ＬＤＭＯＳトランジスタのオフ状態と同様の耐圧特性をもつことが分かる。
【００３６】
一方、この実施例のバイポーラトランジスタをオンさせた状態では、ベース配線２５及びベース用高濃度オーミック拡散層９を介してベース５に入力電圧としての電源電位が印加され、ゲート電極配線２７を介してゲート電極１５にも電源電位が印加される。ＤＭＯＳトランジスタではソース、チャネル間は同電位であるが、この実施例のバイポーラトランジスタでは、チャネルをベース、ソースをエミッタとするため、ベース５に正のベース電圧が印加されるのでベース５、エミッタ７間が順方向電圧になる。これにより、ゲート電極１５には高電圧が印加されない。図５を用いてその一例を説明する。
【００３７】
図５は、この実施例のバイポーラトランジスタをオンさせた状態でのコレクタ電流ＩCとコレクタ−エミッタ間の電圧ＶCEとの関係（下方のデータ）と、ゲート電圧ＶGとコレクタ−エミッタ間の電圧ＶCEとの関係（上方のデータ）を表す図であり、左の縦軸はコレクタ電流ＩC（単位はｍＡ（ミリアンペア））、右の縦軸はゲート電圧ＶG（単位はＶ）、横軸はコレクタ−エミッタ間の電圧ＶCE（単位はＶ）を示す。
図５に示すように、ベース５と同電位になっているゲート電圧ＶGは０.８〜０.９Ｖ程度の電圧で維持され、ゲート電極１５には高電圧は印加されない。これにより、ゲート酸化膜１３の破壊を抑制することができ、バイポーラトランジスタの安定な動作を得ることができる。
【００３８】
この実施例のパイポーラトランジスタでは、ベース５及びゲート電極１５へ供給する入力電源として電流制限をかければ、電源電位と接地電位を用いることができ、従来技術のようには電源電圧を下げるための内部降圧回路などを設けなくてよいので、例えばＤＣ／ＤＣコンバータなどの回路に組み込んだ場合に効率低下を招くことはない。
【００３９】
この実施例のバイポーラトランジスタでは、従来のバイポーラトランジスタとは異なってゲート電極１５が設けられている。ゲート電極１５への正の電圧印加によりチャネルができやすい状態になる。さらに、エミッタ７とベース用高濃度オーミック拡散層９を間隔をもって配置することにより、エミッタ、ベース間の接合リークを低減している。これらの作用により、従来のバイポーラトランジスタに比べて、低電流領域の電流増幅率を向上できるという効果もある。
【００４０】
図６は、この実施例のバイポーラトランジスタの電流増幅率リニアリティー特性を示す図であり、縦軸は電流増幅率hfe、横軸はコレクタ電流ＩC（単位はＡ）を示す。ここで、電流増幅率hfeは（コレクタ電流ＩC）／（ベース電流ＩB）により算出される。
図６に示すように、コレクタ電流ＩCの低電流域では、従来のバイポーラトランジスタよりもかなり高い電流増幅率hfeを示した。この実施例のバイポーラトランジスタを例えば定電圧電源の出力ドライバとして使用する場合、従来のバイポーラトランジスタを使用する場合に比べて、低出力電流時の消費電流を低減できる。
一方、コレクタ電流ＩCの高電流域では、従来のバイポーラトランジスタと同様の電流増幅率リニアリティー特性を示した。
【００４１】
図７は半導体装置の第１の態様の他の実施例を示す断面図である。この実施例は本発明の半導体装置の第１の態様を構成するバイポーラトランジスタをＰＮＰバイポーラトランジスタに適用したものである。
Ｎ型の半導体基板（Ｎ型基板）３１表面に素子分離用のフィールド酸化膜３２が形成されている。バイポーラトランジスタ形成領域のＮ型基板３１にＰ型の拡散層からなるコレクタ（Pwell）３３が形成されている。コレクタ３３内にＮ型の拡散層からなるベース（Nbody）３５が形成されている。ベース３５内にＰ型の拡散層からなるエミッタ（P+）３７とＮ型の拡散層からなるベース用高濃度オーミック拡散層（N+）３９が間隔をもって形成されている。エミッタ３７とベース用高濃度オーミック拡散層３９の間隔は例えば１.５μｍ以上である。コレクタ３３内には、ベース３５と間隔をもって、コレクタ３３よりも濃い濃度でＰ型不純物が導入されたＰ型の拡散層からなるコレクタ用高濃度オーミック拡散層（P+）４１が形成されている。
【００４２】
エミッタ３７、コレクタ用高濃度オーミック拡散層４１間の領域に、コレクタ３３上及びベース３５上にまたがり、エミッタ３７に隣接し、かつコレクタ用高濃度オーミック拡散層４１と間隔をもって、ゲート酸化膜４３を介して例えば導電性のポリシリコンからなるゲート電極４５が形成されている。ゲート電極４５とコレクタ用高濃度オーミック拡散層４１の間隔は例えば１.５μｍ以上である。ベース３５及びエミッタ３７はゲート電極４５に対して自己整合的に形成されたものである。
【００４３】
エミッタ３７はエミッタ配線４７を介して電源電位２３に電気的に接続されている。コレクタ用高濃度オーミック拡散層４１はコレクタ配線５１を介して接地電位１９に電気的に接続されている。ベース用高濃度オーミック拡散層３９にはベース配線５５が電気的に接続されており、ゲート電極４５にはゲート電極配線５７が電気的に接続されている。ベース配線５５とゲート電極配線５７は電気的に接続されている。ベース配線５５及びゲート電極配線５７は、入力電圧が印加される入力端子２９に電気的に接続されている。
【００４４】
この実施例のバイポーラトランジスタは、図２及び図３を参照して説明した製造方法実施例の上記工程（１）から（６）とは逆導電型により同様の工程を行なうことにより製造できる。図２及び図３を参照して説明した製造方法の実施例を逆導電型にした製造方法においても、図２及び図３を参照して説明した製造方法の実施例と同様に、ベース３５及びエミッタ３７をゲート電極４５に対して自己整合的に形成するので、ベース幅を短く設定することができる。さらに、ベース３５及びエミッタ３７をゲート電極４５に対して自己整合的に形成することにより、ベース幅の寸法に関して写真製版工程でのアライメントズレを考慮する必要はない。これにより、面積の小さな高効率のバイポーラトランジスタを製造することができる。
【００４５】
図７に示した実施例のバイポーラトランジスタをオフさせた状態では、ゲート電極４５のゲート電圧、ベース３５のベース電圧及びエミッタ３７のエミッタ電圧が同じ電位（電源電位）になる。ベース配線５５及びベース用高濃度オーミック拡散層３９を介してベース３５に正のベース電圧（電源電位）が印加された状態では、コレクタ３３とベース３５の接合面に、コレクタ３３側及びベース３５側の両方に空乏化が生じ、高耐圧が維持される。
【００４６】
一方、この実施例のバイポーラトランジスタをオンさせた状態では、ベース配線５５及びベース用高濃度オーミック拡散層３９を介してベース３５が電源電位以下になり、ゲート電極４５もゲート電極配線５７を介してベース３５と同電位になる。ベース３５の電位がエミッタ３７に印加されている電源電位よりも低電位になるのでエミッタ３７、ベース３５間が順方向電圧になる。これにより、ゲート電極４５には高電圧が印加されないので、ゲート酸化膜４３の破壊を抑制することができ、バイポーラトランジスタの安定な動作を得ることができる。
【００４７】
この実施例のパイポーラトランジスタでは、ベース３９及びゲート電極４５へ供給する入力電源として電流制限をかければ、電源電位と接地電位を用いることができ、従来技術のようには電源電圧を下げるための内部降圧回路などを設けなくてよいので、例えばＤＣ／ＤＣコンバータなどの回路に組み込んだ場合に効率低下を招くことはない。
【００４８】
この実施例のバイポーラトランジスタでは、従来のバイポーラトランジスタとは異なってゲート電極４５が設けられている。ゲート電極４５を接地電位にしてエミッタ３７よりも低電位にすることによりチャネルができやすい状態になる。さらに、エミッタ３７とベース用高濃度オーミック拡散層３９を間隔をもって配置することにより、エミッタ、ベース間の接合リークを低減している。これらの作用により、従来のバイポーラトランジスタに比べて、低電流領域の電流増幅率を向上できるという効果もある。
【００４９】
図８は半導体装置の第２の態様の一実施例を示す断面図である。この実施例は本発明の半導体装置の第２の態様を構成するバイポーラトランジスタをＮＰＮバイポーラトランジスタに適用したものである。図１と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
Ｐ型基板１表面にフィールド酸化膜２が形成されている。Ｐ型基板１のバイポーラトランジスタ形成領域にＮ型の拡散層からなるコレクタ（Nwell）３、Ｐ型の拡散層からなるベース（Pbody）５、Ｎ型の拡散層からなるエミッタ（N+）７、Ｐ型の拡散層からなるベース用高濃度オーミック拡散層（P+）９、Ｎ型の拡散層からなるコレクタ用高濃度オーミック拡散層（N+）１１、ゲート酸化膜１３及びゲート電極１５により構成されるバイポーラトランジスタが形成されている。このバイポーラトランジスタは図１に示したバイポーラトランジスタと同じ構成である。
【００５０】
コレクタ用高濃度オーミック拡散層１１はコレクタ配線２１を介して電源電位２３に電気的に接続されている。ベース用高濃度オーミック拡散層９はベース配線６１を介して入力端子２９に電気的に接続されている。エミッタ７にはエミッタ配線６５が電気的に接続されており、ゲート電極１５にはゲート電極配線６７が電気的に接続されている。エミッタ配線６５とゲート電極配線６７は電気的に接続されている。エミッタ配線６５及びゲート電極配線６７は、接地電位１９に電気的に接続されている。
【００５１】
この実施例のバイポーラトランジスタを製造するための、製造方法の第２の局面の実施例では、図２及び図３を参照して説明した上記工程（１）から（６）と同じ工程を行なった後、次の工程を行なう。
図８を参照して説明すると、Ｐ型基板１上に層間絶縁膜（図示は省略）を形成し、エミッタ７上、ベース用高濃度オーミック拡散層９上及びコレクタ用高濃度オーミック拡散層１１上の層間絶縁膜にコンタクトホール（図示は省略）をそれぞれ形成する。各コンタクトホールに導電材料を充填し、層間絶縁膜上に配線２１，６１，６５，６７を形成して、コレクタ配線２１を介してコレクタ用高濃度オーミック拡散層１１を電源電位２３に電気的に接続し、ベース配線６１を介してベース用高濃度オーミック拡散層９を入力端子２９に電気的に接続し、エミッタ配線６５及びゲート電極配線６７を介してエミッタ７及びゲート電極１５を接地電位１９に電気的に接続する。
この製造方法の実施例によれば、図２及び図３を参照して説明した製造方法の実施例と同じ作用効果をもって、図８に示したバイポーラトランジスタを製造することができる。
【００５２】
図８に示した実施例のバイポーラトランジスタをオフさせた状態では、ゲート電極１５のゲート電圧、ベース５のベース電圧及びエミッタ７のエミッタ電圧が同じ電位（接地電位）になる。この実施例のバイポーラトランジスタをオフさせた状態での耐圧特性は、図４に示した耐圧特性と同じである。すなわち、この実施例のバイポーラトランジスタをオフさせた状態では、コレクタ配線２１及びコレクタ用高濃度オーミック拡散層１１を介してコレクタ３に電源電位が印加されており、コレクタ３とベース５の接合面に、コレクタ３側及びベース５側の両方に空乏化が生じ、高耐圧が維持される。
【００５３】
一方、この実施例のバイポーラトランジスタをオンさせた状態では、ベース配線６１及びベース用高濃度オーミック拡散層９を介してベース５に入力電圧としての電源電位が印加される。ベース５に正のベース電圧が印加されることによってベース５、エミッタ７間が順方向電圧になる。これにより、ゲート電極１５には高電圧が印加されない。その一例を図９を用いて説明する。
【００５４】
図９は、この実施例のバイポーラトランジスタをオンさせた状態でのコレクタ電流ＩCとコレクタ−エミッタ間の電圧ＶCEとの関係（下方のデータ）と、ゲート電圧ＶGとコレクタ−エミッタ間の電圧ＶCEとの関係（上方のデータ）を表す図であり、左の縦軸はコレクタ電流ＩC（単位はｍＡ）、右の縦軸はゲート電圧ＶG（単位はＶ）、横軸はコレクタ−エミッタ間の電圧ＶCE（単位はＶ）を示す。
図９に示すように、エミッタ７と同電位になっているゲート電圧ＶGは０.８〜０.９Ｖ程度の電圧で維持され、ゲート電極１５には高電圧は印加されない。これにより、ゲート酸化膜１３の破壊を抑制することができ、バイポーラトランジスタの安定な動作を得ることができる。
【００５５】
この実施例のパイポーラトランジスタでは、ベース５へ供給する入力電源として電流制限をかければ、電源電位と接地電位を用いることができ、従来技術のようには電源電圧を下げるための内部降圧回路などを設けなくてよいので、例えばＤＣ／ＤＣコンバータなどの回路に組み込んだ場合に効率低下を招くことはない。
【００５６】
図１０は、この実施例のバイポーラトランジスタの電流増幅率リニアリティー特性を示す図であり、縦軸は電流増幅率hfe、横軸はコレクタ電流ＩC（単位はＡ）を示す。
この実施例のバイポーラトランジスタでは、エミッタ７とベース用高濃度オーミック拡散層９を間隔をもって配置することにより、エミッタ、ベース間の接合リークを低減している。図１０に示すように、従来の横型バイポーラトランジスタよりもベース幅が小さいにもかかわらず、従来のバイポーラトランジスタと同様の電流増幅率リニアリティー特性を示し、電流増幅率hfeは最大で１００程度を得ることができた。
【００５７】
図１１は半導体装置の第２の態様の他の実施例を示す断面図である。この実施例は本発明の半導体装置の第２の態様を構成するバイポーラトランジスタをＰＮＰバイポーラトランジスタに適用したものである。図７と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
Ｎ型基板３１表面にフィールド酸化膜３２が形成されている。Ｎ型基板３１のバイポーラトランジスタ形成領域にＰ型の拡散層からなるコレクタ（Pwell）３３、Ｎ型の拡散層からなるベース（Nbody）３５、Ｐ型の拡散層からなるエミッタ（P+）３７、Ｎ型の拡散層からなるベース用高濃度オーミック拡散層（N+）３９、Ｐ型の拡散層からなるコレクタ用高濃度オーミック拡散層（P+）４１、ゲート酸化膜４３及びゲート電極４５により構成されるバイポーラトランジスタが形成されている。このバイポーラトランジスタは図７に示したバイポーラトランジスタと同じ構成である。
【００５８】
コレクタ用高濃度オーミック拡散層４１はコレクタ配線５１を介して接地電位１９に電気的に接続されている。ベース用高濃度オーミック拡散層３９はベース配線７１を介して入力端子２９に電気的に接続されている。エミッタ７にはエミッタ配線７５が電気的に接続されており、ゲート電極４５にはゲート電極配線７７が電気的に接続されている。エミッタ配線７５とゲート電極配線７７は電気的に接続されている。エミッタ配線７５及びゲート電極配線７７は、電源電位２３に電気的に接続されている。
【００５９】
この実施例のバイポーラトランジスタを製造するための、製造方法の第２の局面の実施例では、図２及び図３を参照して説明した上記工程（１）から（６）とは逆導電型により同様の工程を行なった後、次の工程を行なう。
図１１を参照して説明すると、Ｎ型基板３１上に層間絶縁膜（図示は省略）を形成し、エミッタ３７上、ベース用高濃度オーミック拡散層３９上及びコレクタ用高濃度オーミック拡散層４１上の層間絶縁膜にコンタクトホール（図示は省略）をそれぞれ形成する。各コンタクトホールに導電材料を充填し、層間絶縁膜上に配線５１，７１，７５，７７を形成して、コレクタ配線５１を介してコレクタ用高濃度オーミック拡散層４１を接地電位１９に電気的に接続し、ベース配線７１を介してベース用高濃度オーミック拡散層９を入力端子２９に電気的に接続し、エミッタ配線７５及びゲート電極配線７７を介してエミッタ３７及びゲート電極４５を電源電位２３に電気的に接続する。
この製造方法の実施例によれば、図２及び図３を参照して説明した製造方法の実施例と同じ作用効果をもって、図１１に示したバイポーラトランジスタを製造することができる。
【００６０】
図１１に示した実施例のバイポーラトランジスタをオフさせた状態では、ゲート電極４５のゲート電圧、ベース３５のベース電圧及びエミッタ３７のエミッタ電圧が同じ電位（電源電位）になる。ベース配線７１及びベース用高濃度オーミック拡散層３９を介してベース３５に正のベース電圧（電源電位）が印加された状態では、コレクタ３３とベース３５の接合面に、コレクタ３３側及びベース３５側の両方に空乏化が生じ、高耐圧が維持される。
【００６１】
一方、この実施例のバイポーラトランジスタをオンさせた状態では、ベース配線７５及びベース用高濃度オーミック拡散層３９を介してベース３５が電源電位以下になる。ベース３５の電位がエミッタ３７に印加されている電源電位よりも低電位になるのでエミッタ３７、ベース３５間が順方向電圧になる。これにより、ゲート電極４５には高電圧が印加されないので、ゲート酸化膜４３の破壊を抑制することができ、バイポーラトランジスタの安定な動作を得ることができる。
【００６２】
この実施例のパイポーラトランジスタでは、ベース３９及びゲート電極４５へ供給する入力電源として電流制限をかければ、電源電位と接地電位を用いることができ、従来技術のようには電源電圧を下げるための内部降圧回路などを設けなくてよいので、例えばＤＣ／ＤＣコンバータなどの回路に組み込んだ場合に効率低下を招くことはない。
【００６３】
この実施例のバイポーラトランジスタでは、エミッタ３７とベース用高濃度オーミック拡散層３９を間隔をもって配置することにより、エミッタ、ベース間の接合リークを低減している。これにより、従来の横型バイポーラトランジスタよりもベース幅が小さいにもかかわらず、従来のバイポーラトランジスタと同様の電流増幅率リニアリティー特性を得ることができる。
【００６４】
図１２は半導体装置の第１の態様のさらに他の実施例を示す図であり、（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。この実施例は本発明の半導体装置の第１の態様を構成するバイポーラトランジスタをＮＰＮバイポーラトランジスタに適用したものである。図１と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
Ｐ型基板１表面にフィールド酸化膜２が形成されている。Ｐ型基板１のバイポーラトランジスタ形成領域にＮ型の拡散層からなるコレクタ（Nwell）３、Ｐ型の拡散層からなるベース（Pbody）５、Ｎ型の拡散層からなるエミッタ（N+）７、Ｐ型の拡散層からなるベース用高濃度オーミック拡散層（P+）９、Ｎ型の拡散層からなるコレクタ用高濃度オーミック拡散層（N+）１１、ゲート酸化膜１３及びゲート電極１５が形成されている。
コレクタ用高濃度オーミック拡散層１１とゲート電極１５の間のコレクタ３内に、コレクタ３よりも濃く、かつコレクタ用高濃度オーミック拡散層１１よりも薄いＮ型の不純物濃度をもつ拡散層からなる中濃度コレクタ（N-）８１が形成されている。
【００６５】
コレクタ用高濃度オーミック拡散層１１はコレクタ配線２１を介して電源電位２３に電気的に接続されている。エミッタ７はエミッタ配線１７を介して接地電位１９に電気的に接続されている。ベース用高濃度オーミック拡散層９にはベース配線２５が電気的に接続されており、ゲート電極１５にはゲート電極配線２７が電気的に接続されている。ベース配線２５とゲート電極配線２７は電気的に接続されている。ベース配線２５及びゲート電極配線２７は、入力端子２９に電気的に接続されている。
【００６６】
この実施例では、ベース５及びベース用高濃度オーミック拡散層９はＡ−Ａ方向で隣接する２つのバイポーラトランジスタで共通に形成されている。また、コレクタ用高濃度オーミック拡散層１１及び中濃度コレクタ８１はＡ−Ａに直交する方向で隣接する２つのバイポーラトランジスタ領域で連続する拡散層により構成されている。これらの４つのバイポーラトランジスタについて、コレクタ３及びエミッタ７は連続する拡散層により構成され、ゲート電極１５は連続するポリシリコン膜により構成されている。
【００６７】
この実施例では、コレクタ用高濃度オーミック拡散層１１とゲート電極１５の間のコレクタ３内に中濃度コレクタ８１が設けられているので、コレクタ用高濃度オーミック拡散層１１とゲート電極１５の間のコレクタ抵抗を低減することができ、大電流領域での電流増幅率を向上させることができる。
【００６８】
図１３は、図１２に示したバイポーラトランジスタを製造するための、製造方法の第１の局面の一実施例の一部を示す工程断面図である。図１３では１つのバイポーラトランジスタのみについて示す。図２も参照して、この製造方法の実施例を説明する。
図２を参照して説明した製造方法の実施例の上記工程（１）から（４）と同じ工程を行なって、Ｐ型基板１にフィールド酸化膜２、コレクタ３、ベース５、ゲート酸化膜１３、ゲート電極１５を形成する（図２（ｄ）参照）。
【００６９】
（５）Ｐ型基板１上に、ゲート電極１５に対してベース５とは反対側のコレクタ３上の領域及びゲート電極１５上に開口部をもつレジストパターンを形成する。そのレジストパターンをマスクにして、１００ＫｅＶの加速エネルギー、５.０×１０12ｃｍ-2程度のドーズ量の条件で、コレクタ３内にリンの注入を行なって中濃度コレクタ（N-）８１を形成する。その後、レジストパターンを除去する（図１３（ｄ’）参照）。
【００７０】
（６）Ｐ型基板１上に、ベース５上のゲート電極１５に隣接した領域、ゲート電極１５上、及び中濃度コレクタ８１上に開口部をもつレジストパターンを形成する。このとき、中濃度コレクタ８１上にはゲート電極１５に隣接して幅寸法が例えば１.５μｍ以上のレジストパターンが存在するようにレジストパターンを形成する。そのレジストパターンをマスクにして、５０ＫｅＶの加速エネルギー、６.０×１０15ｃｍ-2程度のドーズ量の条件で、ベース５及び中濃度コレクタ８１に、リン又は砒素の注入を同時に行なう。レジストパターンを除去した後、処理温度が９２０℃、処理時間が１時間程度の条件で熱拡散処理を施して不純物を熱拡散させ、ベース５内のゲート電極１５に隣接する領域にエミッタ（N+）７を形成し、中濃度コレクタ８１にゲート電極１５とは例えば１.５μｍ以上の間隔をもってコレクタ用高濃度オーミック拡散層（N+）１１形成する（図１３（ｅ’）参照）。
【００７１】
（７）Ｐ型基板１上に、ベース５上のエミッタ７とは例えば１.５μｍ以上の間隔をもって開口部が位置するようにレジストパターンを形成する。そのレジストパターンをマスクにして、３０ＫｅＶの加速エネルギー、２.０×１０15ｃｍ-2程度のドーズ量の条件で、ベース用高濃度オーミック拡散層を形成するためのボロン注入を行なう。レジストパターンを除去した後、処理温度が９２０℃、処理時間が１時間程度の条件で熱拡散処理を施して不純物を熱拡散させ、ベース５内にエミッタ７とは例えば１.５μｍ以上の間隔をもってベース用高濃度オーミック拡散層（P+）９形成する（図３（ｆ’）参照）。
【００７２】
図１３を参照して続きの工程を説明すると、Ｐ型基板１上に層間絶縁膜（図示は省略）を形成し、エミッタ７上、ベース用高濃度オーミック拡散層９上及びコレクタ用高濃度オーミック拡散層１１上の層間絶縁膜にコンタクトホール（図示は省略）をそれぞれ形成する。各コンタクトホールに導電材料を充填し、層間絶縁膜上に配線１７，２１，２５，２７を形成して、エミッタ配線１７を介してエミッタ７を接地電位１９に電気的に接続し、コレクタ配線２１を介してコレクタ用高濃度オーミック拡散層１１を電源電位２３に電気的に接続し、ベース配線２５及びゲート電極配線２７を介してベース用高濃度オーミック拡散層９及びゲート電極１５を入力端子２９に電気的に接続する。
【００７３】
この製造方法の実施例によれば、図１３に示したバイポーラトランジスタを製造することができる。さらに、中濃度コレクタ８１をゲート電極１５に対して自己整合的に形成しているので、中濃度コレクタ８１の位置はゲート電極１５端で決定されるため、中濃度コレクタ８１、ベース５間の距離に関して写真製版工程でのアライメントズレを考慮する必要はない。
【００７４】
図１４は半導体装置の第１の態様のさらに他の実施例を示す断面図である。この実施例は本発明の半導体装置の第１の態様を構成するバイポーラトランジスタをＰＮＰバイポーラトランジスタに適用したものである。図７と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
Ｎ型基板３１表面にフィールド酸化膜３２が形成されている。Ｎ型基板３１のバイポーラトランジスタ形成領域にＰ型の拡散層からなるコレクタ（Pwell）３３、Ｎ型の拡散層からなるベース（Nbody）３５、Ｐ型の拡散層からなるエミッタ（P+）３７、Ｎ型の拡散層からなるベース用高濃度オーミック拡散層（N+）３９、Ｐ型の拡散層からなるコレクタ用高濃度オーミック拡散層（P+）４１、ゲート酸化膜４３及びゲート電極４５が形成されている。
コレクタ用高濃度オーミック拡散層４１とゲート電極４５の間のコレクタ３３内に、コレクタ３３よりも濃く、かつコレクタ用高濃度オーミック拡散層４１よりも薄いＰ型の不純物濃度をもつ拡散層からなる中濃度コレクタ（P-）８３が形成されている。
【００７５】
エミッタ３７はエミッタ配線４７を介して電源電位２３に電気的に接続されている。コレクタ用高濃度オーミック拡散層４１はコレクタ配線５１を介して接地電位１９に電気的に接続されている。ベース用高濃度オーミック拡散層３９にはベース配線５５が電気的に接続されており、ゲート電極４５にはゲート電極配線５７が電気的に接続されている。ベース配線５５とゲート電極配線５７は電気的に接続されている。ベース配線５５及びゲート電極配線５７は、入力電圧が印加される入力端子２９に電気的に接続されている。
【００７６】
この実施例では、コレクタ用高濃度オーミック拡散層４１とゲート電極４５の間のコレクタ３３内に中濃度コレクタ８３が設けられているので、コレクタ用高濃度オーミック拡散層４１とゲート電極４５の間のコレクタ抵抗を低減することができ、大電流領域での電流増幅率を向上させることができる。
【００７７】
この実施例のバイポーラトランジスタは、図２及び図１３を参照して説明した製造方法の実施例を逆導電型にして実施することにより製造できる。図２及び図１３を参照して説明した製造方法の実施例を逆導電型にした製造方法においても、図２及び図１３を参照して説明した製造方法の実施例と同様に、中濃度コレクタ８３をゲート電極４５に対して自己整合的に形成するので、中濃度コレクタ８３に関して写真製版工程でのアライメントズレを考慮する必要はない。
【００７８】
図１５は半導体装置の第２の態様のさらに他の実施例を示す断面図である。この実施例は本発明の半導体装置の第２の態様を構成するバイポーラトランジスタをＮＰＮバイポーラトランジスタに適用したものである。図１２と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
Ｐ型基板１表面にフィールド酸化膜２が形成されている。Ｐ型基板１のバイポーラトランジスタ形成領域にＮ型の拡散層からなるコレクタ（Nwell）３、Ｐ型の拡散層からなるベース（Pbody）５、Ｎ型の拡散層からなるエミッタ（N+）７、Ｐ型の拡散層からなるベース用高濃度オーミック拡散層（P+）９、Ｎ型の拡散層からなるコレクタ用高濃度オーミック拡散層（N+）１１、ゲート酸化膜１３、ゲート電極１５及び中濃度コレクタ８１により構成されるバイポーラトランジスタが形成されている。このバイポーラトランジスタは図１２に示したバイポーラトランジスタと同じ構成である。
【００７９】
コレクタ用高濃度オーミック拡散層１１はコレクタ配線２１を介して電源電位２３に電気的に接続されている。ベース用高濃度オーミック拡散層９はベース配線６１を介して、入力電圧が印加される入力端子２９に電気的に接続されている。エミッタ７にはエミッタ配線６５が電気的に接続されており、ゲート電極１５にはゲート電極配線６７が電気的に接続されている。エミッタ配線６５とゲート電極配線６７は電気的に接続されている。エミッタ配線６５及びゲート電極配線６７は、接地電位１９に電気的に接続されている。
【００８０】
この実施例では、図１２に示したバイポーラトランジスタと同様に、コレクタ用高濃度オーミック拡散層１１とゲート電極１５の間のコレクタ３内に中濃度コレクタ８１が設けられているので、コレクタ用高濃度オーミック拡散層１１とゲート電極１５の間のコレクタ抵抗を低減することができ、大電流領域での電流増幅率を向上させることができる。
【００８１】
この実施例のバイポーラトランジスタを製造するための、製造方法の第２の局面の実施例では、図２及び図１３を参照して説明した製造方法の実施例の上記工程（１）から（７）と同じ工程を行なった後、次の工程を行なう。
Ｐ型基板１上に層間絶縁膜（図示は省略）を形成し、エミッタ７上、ベース用高濃度オーミック拡散層９上及びコレクタ用高濃度オーミック拡散層１１上の層間絶縁膜にコンタクトホール（図示は省略）をそれぞれ形成する。各コンタクトホールに導電材料を充填し、層間絶縁膜上に配線２１，６１，６５，６７を形成して、コレクタ配線２１を介してコレクタ用高濃度オーミック拡散層１１を電源電位２３に電気的に接続し、ベース配線６１を介してベース用高濃度オーミック拡散層９を入力端子２９に電気的に接続し、エミッタ配線６５及びゲート電極配線６７を介してエミッタ７及びゲート電極１５を接地電位１９に電気的に接続する。
この製造方法の実施例によれば、図２及び図１３を参照して説明した製造方法の実施例と同じ作用効果をもって、図１５に示したバイポーラトランジスタを製造することができる。
【００８２】
図１６は半導体装置の第２の態様のさらに他の実施例を示す断面図である。この実施例は本発明の半導体装置の第２の態様を構成するバイポーラトランジスタをＰＮＰバイポーラトランジスタに適用したものである。図１４と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
Ｎ型基板３１表面にフィールド酸化膜３２が形成されている。Ｎ型基板３１のバイポーラトランジスタ形成領域にＰ型の拡散層からなるコレクタ（Pwell）３３、Ｎ型の拡散層からなるベース（Nbody）３５、Ｐ型の拡散層からなるエミッタ（P+）３７、Ｎ型の拡散層からなるベース用高濃度オーミック拡散層（N+）３９、Ｐ型の拡散層からなるコレクタ用高濃度オーミック拡散層（P+）４１、ゲート酸化膜４３、ゲート電極４５及び中濃度コレクタ８３により構成されるバイポーラトランジスタが形成されている。このバイポーラトランジスタは図１４に示したバイポーラトランジスタと同じ構成である。
【００８３】
コレクタ用高濃度オーミック拡散層４１はコレクタ配線５１を介して接地電位１９に電気的に接続されている。ベース用高濃度オーミック拡散層３９はベース配線７１を介して入力端子２９に電気的に接続されている。エミッタ７にはエミッタ配線７５が電気的に接続されており、ゲート電極４５にはゲート電極配線７７が電気的に接続されている。エミッタ配線７５とゲート電極配線７７は電気的に接続されている。エミッタ配線７５及びゲート電極配線７７は、電源電位２３に電気的に接続されている。
【００８４】
この実施例では、図１４に示したバイポーラトランジスタと同様に、コレクタ用高濃度オーミック拡散層４１とゲート電極４５の間のコレクタ３３内に中濃度コレクタ８３が設けられているので、コレクタ用高濃度オーミック拡散層４１とゲート電極４５の間のコレクタ抵抗を低減することができ、大電流領域での電流増幅率を向上させることができる。
【００８５】
この実施例のバイポーラトランジスタを製造するための、製造方法の第２の局面のさらに他の実施例では、図２及び図１３を参照して説明した製造方法の実施例の上記工程（１）から（７）とは逆導電型により同様の工程を行なった後、次の工程を行なう。
Ｎ型基板３１上に層間絶縁膜（図示は省略）を形成し、エミッタ３７上、ベース用高濃度オーミック拡散層３９上及びコレクタ用高濃度オーミック拡散層４１上の層間絶縁膜にコンタクトホール（図示は省略）をそれぞれ形成する。各コンタクトホールに導電材料を充填し、層間絶縁膜上に配線５１，７１，７５，７７を形成して、コレクタ配線５１を介してコレクタ用高濃度オーミック拡散層４１を接地電位１９に電気的に接続し、ベース配線７１を介してベース用高濃度オーミック拡散層９を入力端子２９に電気的に接続し、エミッタ配線７５及びゲート電極配線７７を介してエミッタ３７及びゲート電極４５を電源電位２３に電気的に接続する。
この製造方法の実施例によれば、図２及び図１３を参照して説明した製造方法の実施例と同じ作用効果をもって、図１６に示したバイポーラトランジスタを製造することができる。
【００８６】
図１から図３、図７、図８、及び図１１から図１６に示した半導体装置及び製造方法の実施例では、Ｐ型基板１又はＮ型基板３１にバイポーラトランジスタを形成しているが、本発明はこれに限定されるものではなく、Ｐ型ウエル内又はＮ型ウエル内にバイポーラトランジスタを形成してもよい。
【００８７】
図１７は、本発明の半導体装置の半導体装置を適用した定電圧電源の一実施例を示す回路図である。
電源に接続される入力端子（Ｖin）９１と、負荷に接続される出力端子（Ｖout）９３との間に、出力トランジスタを構成するＰＮＰバイポーラトランジスタ９５が設けられている。
差動増幅回路９７が設けられており、差動増幅回路９７の出力端子はＰＮＰバイポーラトランジスタ９５のベースに接続されている。差動増幅回路９７の反転入力端子は基準電圧発生回路（Ｖref）９９に接続されている。反転入力端子には基準電圧発生回路９９から基準電圧が印加される。差動増幅回路９７の非反転入力端子には、ＰＮＰバイポーラトランジスタ９５の出力電圧を分圧抵抗Ｒ１とＲ２で分圧した電圧が印加される。差動増幅回路９７及び基準電圧発生回路９９の電源は入力端子９１から供給される。差動増幅回路９７、基準電圧発生回路９９及び抵抗Ｒ２は接地されている。
この実施例では、ＰＮＰバイポーラトランジスタ９５として本発明の半導体装置を構成するバイポーラトランジスタを用いているので、耐圧を維持しつつ、出力ドライバの大きさを小さくすることができ、チップ面積の縮小化を図ることができる。
【００８８】
入力端子９１からの入力電圧を降圧させる場合、入力電圧を抵抗比分割で出力させるが、出力端子９３に接続される外部負荷に流す電流量によりＰＮＰバイポーラトランジスタ９５のオン抵抗を可変させなければ出力電圧が一定にならない。そのため、差動増幅回路９７内で基準電圧発生回路９９からの基準電圧と抵抗Ｒ１，Ｒ２からの帰還抵抗電圧を比較させることにより出力電圧を一定にする。
【００８９】
図１８は、本発明の半導体装置を適用した反転型チャージポンプＤＣ／ＤＣコンバータの一実施例を示す回路図である。
回路には、入力端子（Ｖin）１０１、出力端子（Ｖout、反転出力）１０３、グラウンド端子（ＧＮＤ）１０５、ポンプ容量正側端子（ＣＰ＋）１０７とポンプ容量負側端子（ＣＰ−）１０９が設けられている。ポンプ容量正側端子１０７とポンプ容量負側端子１０９の間には、外付け部品のコンデンサ（図示は省略）が接続されている。
【００９０】
内部には、入力端子１０１とグラウンド端子１０５の間に、順にＰＮＰバイポーラトランジスタ１１１とＮＰＮバイポーラトランジスタ１１３が設けられている。ＰＮＰバイポーラトランジスタ１１１とＮＰＮバイポーラトランジスタ１１３の間にポンプ容量正側端子１０７が接続されている。ＮＰＮバイポーラトランジスタ１１３とグラウンド端子１０５の間は接地電位１１５に接続されている。接地電位１１５と出力端子１０３の間に、順にＮＰＮバイポーラトランジスタ１１７，１１９が接続されている。ＮＰＮバイポーラトランジスタ１１７，１１９の間にポンプ容量負側端子１０９が接続されている。
【００９１】
基準電圧端子（Ｖref）１２１からの基準電圧に基づいて入力端子１０１と同電位の電圧（Ｖin電圧）とグラウンド端子１０５と同電位の電圧（ＧＮＤ電圧）を交互に発振する発振回路（ＯＳＣ）１２３が設けられている。発振回路１２３の出力端子は、ＮＰＮバイポーラトランジスタ１１３，１１９のベースに直接接続されており、ＮＰＮバイポーラトランジスタ１１７のベースにインバータ１２５を介して接続されており、ＰＮＰバイポーラトランジスタ１１１のベースにインバータ１２５及び１２７を介して接続されている。
【００９２】
この反転型チャージポンプＤＣ／ＤＣコンバータは、発振回路１２３を通して４つのトランジスタ１１１，１１３，１１７，１１９のベースに電流を与えてスイッチングさせ、ポンプ容量正側端子１０７とポンプ容量負側端子１０９の間に接続されたコンデンサを充放電させることにより電流を流し、入力端子１０１から入力された入力電圧の反転電圧が出力端子１０３に出力される仕組みになっている。
この実施例では、内蔵スイッチを構成するＰＮＰバイポーラトランジスタ１１１及びＮＰＮバイポーラトランジスタ１１３，１１５，１１７のうち、少なくとも１つについて本発明の半導体装置を構成するバイポーラトランジスタを用いているので、耐圧を維持しつつ、内蔵スイッチの大きさを小さくすることができ、チップ面積の縮小化を図ることができる。
【００９３】
発振回路１２３からＧＮＤ電圧が発振されたとき、ＰＮＰバイポーラトランジスタ１１１とＮＰＮバイポーラトランジスタ１１７がオンし、他の２つのＮＰＮバイポーラトランジスタ１１３，１１９はオフになる。このとき、ポンプ容量正側端子１０７とポンプ容量負側端子１０９の間に接続されたコンデンサに電荷がたまる。
発振回路１２３からＶin電圧が発振されたとき、ＰＮＰバイポーラトランジスタ１１１とＮＰＮバイポーラトランジスタ１１７はオフになり、他の２つのＮＰＮバイポーラトランジスタ１１３，１１９はオンする。このとき、電荷をためたコンデンサは放電するが、出力端子１０３がグラウンド端子１０５よりも低い電位にされているので、入力電圧でたまった電荷とは反転電圧が出力端子１０３から出力される。
上記の動作が繰り返されることにより、入力電圧の反転電圧で電流が流れ続ける。
【００９４】
図１７及び図１８に示した実施例では、本発明を構成するバイポーラトランジスタを定電圧電源又はＤＣ／ＤＣコンバータに適用しているが、本発明が適用される回路装置はこれに限定されるものではなく、バイポーラトランジスタを含む回路装置を備えた半導体装置であれば、本発明の半導体装置を適用することができる。
【００９５】
【発明の効果】
請求項１に記載の半導体装置では、第１導電型の拡散層からなるコレクタと、上記コレクタ上にゲート絶縁膜を介して形成されたゲート電極と、上記ゲート電極が形成された領域と一部重複して上記コレクタ内に形成された第２導電型の拡散層からなるベースと、上記ベース内の上記ゲート電極に隣接した領域に形成された第１導電型の拡散層からなるエミッタと、上記ベース内に上記エミッタと間隔をもって形成された第２導電型の拡散層からなるベース用高濃度オーミック拡散層と、上記コレクタ内に形成された第１導電型の拡散層からなるコレクタ用高濃度オーミック拡散層とを備え、上記ゲート電極と上記ベースが同電位になるように配線が形成されてなるバイポーラトランジスタを備えているようにしたので、ベース幅を小さくすることができる。さらに、ゲート電極とベースが同電位にされているので、オンした状態ではエミッタ、ゲート電極間には順方向電圧しかかからず、ゲート電極には高電圧は印加されない。これにより、ベースへの入力電圧として高電圧を印加してもゲート酸化膜の破壊を抑制することができ、安定した動作を得ることができる。
【００９６】
請求項２に記載の半導体装置では、第１導電型の拡散層からなるコレクタと、上記コレクタ上にゲート絶縁膜を介して形成されたゲート電極と、上記ゲート電極が形成された領域と一部重複して上記コレクタ内に形成された第２導電型の拡散層からなるベースと、上記ベース内の上記ゲート電極に隣接した領域に形成された第１導電型の拡散層からなるエミッタと、上記ベース内に上記エミッタと間隔をもって形成された第２導電型の拡散層からなるベース用高濃度オーミック拡散層と、上記コレクタ内に形成された第１導電型の拡散層からなるコレクタ用高濃度オーミック拡散層とを備え、上記ゲート電極と上記エミッタが同電位になるように配線が形成されてなるバイポーラトランジスタを備えているようにしたので、ベース幅を小さくすることができる。さらに、ゲート電極とエミッタが同電位にされているので、オンした状態ではベース、ゲート電極間には順方向電圧しかかからず、ゲート絶縁膜には順方向電圧しかかからない。これにより、ベースへの入力電圧として高電圧、例えば電源電位を印加してもゲート酸化膜の破壊を抑制することができ、安定した動作を得ることができる。
【００９７】
請求項３に記載の半導体装置では、上記コレクタ用高濃度オーミック拡散層は上記ゲート電極と間隔をもって形成されているようにしたので、ゲートモジュレート効果を抑制して耐圧を向上させることができる。
【００９８】
請求項４に記載の半導体装置では、上記コレクタ用高濃度オーミック拡散層と上記ゲート電極を間隔をもって配置した場合、上記ゲート電極と上記コレクタ用高濃度オーミック拡散層との間の上記コレクタ内に、上記コレクタよりも濃く、かつ上記コレクタ用高濃度オーミック拡散層よりも薄い第１導電型の不純物濃度をもつ拡散層からなる中濃度コレクタをさらに備えているようにしたので、中濃度コレクタにより、ゲート電極とコレクタ用高濃度オーミック拡散層との間のコレクタ抵抗を低減することができ、大電流領域での電流増幅率を向上させることができる。
【００９９】
請求項５に記載の半導体装置では、定電圧電源で使用されるバイポーラトランジスタとして本発明の半導体装置を構成するバイポーラトランジスタを使用するようにしたので、耐圧を維持しつつ、出力ドライバとして使用するバイポーラトランジスタの大きさを小さくすることができ、チップ面積の縮小化を図ることができる。
【０１００】
請求項６に記載の半導体装置では、ＤＣ／ＤＣコンバータで使用される少なくとも１つの内蔵スイッチとして本発明の半導体装置を構成するバイポーラトランジスタを使用するようにしたので、耐圧を維持しつつ、内蔵スイッチとして使用するバイポーラトランジスタの大きさを小さくすることができ、チップ面積の縮小化を図ることができる。
【０１０１】
請求項７に記載の製造方法では、ゲート電極に対して自己整合的にベース及びエミッタを形成して請求項１に記載の半導体装置を製造するようにしたので、横型バイポーラトランジスタ構造の電流増幅率を決定し、最も電流が流れるベース幅を短く設定することができ、さらにベース幅の寸法に関して写真製版工程でのアライメントズレを考慮する必要はない。これにより、面積の小さな高効率のバイポーラトランジスタを製造することができる。
【０１０２】
請求項８に記載の製造方法では、ゲート電極に対して自己整合的にベース及びエミッタを形成して請求項２に記載の半導体装置を製造するようにしたので、横型バイポーラトランジスタ構造の電流増幅率を決定し、最も電流が流れるベース幅を短く設定することができ、さらにベース幅の寸法に関して写真製版工程でのアライメントズレを考慮する必要はない。これにより、面積の小さな高効率のバイポーラトランジスタを製造することができる。
【０１０３】
請求項９に記載の製造方法では、中濃度コレクタをゲート電極に対して自己整合的に形成して請求項４に記載の半導体装置を製造するようにしたので、中濃度コレクタの位置はゲート電極端で決定されるため、中濃度コレクタ、ベース間の距離に関して写真製版工程でのアライメントズレを考慮する必要はない。
【図面の簡単な説明】
【図１】半導体装置の第１の態様の一実施例を示す断面図である。
【図２】図１に示したバイポーラトランジスタを製造するための、製造方法の第１の局面の一実施例の前半を示す工程断面図である。
【図３】同実施例の後半を示す工程断面図である。
【図４】図１に示したバイポーラトランジスタをオフさせた状態での耐圧特性を示す図であり、縦軸はコレクタ電流ＩC、横軸はコレクタ−エミッタ間の電圧ＶCEを示す。
【図５】図１に示したバイポーラトランジスタをオンさせた状態でのコレクタ電流ＩCとコレクタ−エミッタ間の電圧ＶCEとの関係（下方のデータ）と、ゲート電圧ＶGとコレクタ−エミッタ間の電圧ＶCEとの関係（上方のデータ）を表す図であり、左の縦軸はコレクタ電流ＩC、右の縦軸はゲート電圧ＶG、横軸はコレクタ−エミッタ間の電圧ＶCEを示す。
【図６】図１に示したバイポーラトランジスタの電流増幅率リニアリティー特性を示す図であり、縦軸は電流増幅率hfe、横軸はコレクタ電流ＩCを示す。
【図７】半導体装置の第１の態様の他の実施例を示す断面図である。
【図８】半導体装置の第２の態様の一実施例を示す断面図である。
【図９】図８に示したバイポーラトランジスタをオンさせた状態でのコレクタ電流ＩCとコレクタ−エミッタ間の電圧ＶCEとの関係（下方のデータ）と、ゲート電圧ＶGとコレクタ−エミッタ間の電圧ＶCEとの関係（上方のデータ）を表す図であり、左の縦軸はコレクタ電流ＩC、右の縦軸はゲート電圧ＶG、横軸はコレクタ−エミッタ間の電圧ＶCEを示す。
【図１０】図８に示したバイポーラトランジスタの電流増幅率リニアリティー特性を示す図であり、縦軸は電流増幅率hfe、横軸はコレクタ電流ＩCを示す。
【図１１】半導体装置の第２の態様の他の実施例を示す断面図である。
【図１２】半導体装置の第１の態様のさらに他の実施例を示す図であり、（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【図１３】図１２に示したバイポーラトランジスタを製造するための、製造方法の第１の局面の一実施例の一部を示す工程断面図である。
【図１４】半導体装置の第１の態様のさらに他の実施例を示す断面図である。
【図１５】半導体装置の第２の態様のさらに他の実施例を示す断面図である。
【図１６】半導体装置の第２の態様のさらに他の実施例を示す断面図である。
【図１７】本発明の半導体装置を適用した定電圧電源の一実施例を示す回路図である。
【図１８】本発明の半導体装置を適用したＤＣ／ＤＣコンバータの一実施例を示す回路図である。
【図１９】Ｎチャネル型ＬＤＭＯＳトランジスタの一例を示す断面図である。
【符号の説明】
１ Ｐ型基板
２ フィールド酸化膜
３ コレクタ
５ ベース
７ エミッタ
９ ベース用高濃度オーミック拡散層
１１ コレクタ用高濃度オーミック拡散層
１３ ゲート酸化膜
１５ ゲート電極
１７ エミッタ配線
１９ 接地電位
２１ コレクタ配線
２３ 電源電位
２５ ベース配線
２７ ゲート電極配線
２９ 入力端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device including a bipolar transistor and a manufacturing method thereof.
The semiconductor device of the present invention is applied to, for example, a constant voltage power source having a high breakdown voltage output driver, a DC / DC converter having a driver transistor (NPN, PNP bipolar transistor) of an inverter output unit, and the like.
[0002]
[Prior art]
2. Description of the Related Art In recent years, semiconductor devices equipped with circuits such as a constant voltage power supply and a DC / DC converter have been increasingly demanded for high output currents of the semiconductor devices for use in various applications. For example, an LDMOS transistor (a lateral double-diffused insulated gate field effect transistor) is used as a high breakdown voltage switch used therefor. The LDMOS transistor can apply a high breakdown voltage to the drain, and can further reduce the effective length.
[0003]
An LDMOS transistor is a field effect transistor in which a low-concentration impurity layer having a conductivity type opposite to that of a source and a drain is formed so as to surround a source, and a channel is formed on the surface of a low-concentration impurity layer immediately below a gate electrode.
FIG. 19 is a cross-sectional view showing an example of an N-channel LDMOS transistor.
A polysilicon gate electrode 106 is formed on the high-resistance N-type drain region 102 via a gate oxide film 104. P-type impurities are implanted and thermally diffused using the source side end of the gate electrode 106 as a mask. A channel region 108 is formed. A low-resistance N-type source 110 and an N-type drain high-concentration ohmic diffusion layer 112 are formed by ion implantation and thermal diffusion of P-type impurities using the gate electrode 106 as a mask. Reference numeral 114 denotes an interlayer insulating film, and 116 and 118 denote electrode wirings connected to the N-type source 110 and the N-type drain 112, respectively (see Japanese Patent Laid-Open No. 7-302903).
[0004]
However, in the LDMOS transistor, the gate oxide film 104 is formed thin in order to reduce the on-resistance. Therefore, it is necessary to operate the LDMOS transistor by applying a voltage to the gate electrode 106 to such an extent that the gate oxide film 104 is not destroyed. When the gate oxide film 104 is formed with a thickness of, for example, 250 mm, the gate oxide film 104 is easily broken when a voltage of 25 volts or more is applied. Therefore, only a voltage of about 15 V can be applied to the gate electrode 106. Can not. Therefore, the drain voltage and the gate voltage cannot be operated with the same setting.
[0005]
For example, in DC / DC products, in order to place importance on efficiency, an inverter output at an input voltage (power supply potential) and a ground potential is required. At this time, in order to limit the magnitude of the voltage applied to the gate electrode, a method of lowering the voltage applied to the gate voltage by an internal step-down circuit or the like can be mentioned. However, since this method eventually reduces the efficiency in terms of lowering the voltage, it has been necessary to solve the problem.
[0006]
As a solution to this problem, there is a method using a bipolar transistor as a high voltage switch. In the bipolar transistor, the base diffusion corresponds to the gate electrode of the MOS transistor, and the transistor is operated by flowing a forward current rather than a method of controlling the input by voltage. It is known that the input applied voltage is generated only by about 1 volt because it is operated by flowing a forward current.
In the case of forming a bipolar transistor having a low on-resistance, a bipolar transistor having a vertical structure (vertical bipolar transistor) is generally used. However, in the structure of the vertical bipolar transistor, an epitaxial layer constituting the collector, a buried layer for lowering the collector resistance, and a collector wall diffusion layer for lowering the collector resistance are required. Furthermore, an isolation diffusion layer for diffusion separation from other elements is also necessary. As described above, the bipolar transistor having the vertical structure has a problem that the manufacturing process is complicated.
[0007]
On the other hand, there is a lateral bipolar transistor (lateral bipolar transistor) that can be manufactured relatively easily. However, in order to achieve a high breakdown voltage, it is necessary to dispose the emitter and the collector apart from each other, so that the base width is widened, and the portion where the current flows is only the surface between the opposing collector and emitter. There is a problem that current amplification cannot be obtained as compared with a bipolar transistor.
[0008]
Accordingly, the present inventor has studied an LDMOS transistor structure with a simple manufacturing process that can be manufactured as a bipolar transistor by forming double diffusions of different conductivity types in a self-aligned manner with respect to the polysilicon gate electrode. The LDMOS transistor includes a drain diffusion layer, a channel diffusion layer, and a source diffusion layer. These diffusion layers have a lateral bipolar transistor structure in a region immediately below the gate oxide film, and further a vertical bipolar transistor in the region immediately below the diffusion layer. It has a structure. Therefore, the LDMOS transistor structure has a high breakdown voltage between the collector and the emitter when the bipolar transistor is operated with the drain diffusion layer as the collector, the channel diffusion layer as the base, and the source diffusion layer as the emitter, even if the base width is reduced. It is a structure that can possibly be kept in.
However, the LDMOS transistor structure has a problem that the gate oxide film is destroyed when a high voltage is applied to the gate electrode.
[0009]
[Problems to be solved by the invention]
Accordingly, an object of the present invention is to provide a semiconductor device including a bipolar transistor using an LDMOS transistor structure with a simple manufacturing process, having a small base width, and suppressing breakdown of a gate insulating film, and a manufacturing method thereof. It is.
[0010]
[Means for Solving the Problems]
According to a first aspect of the semiconductor device of the present invention, there is provided a collector composed of a first conductivity type diffusion layer, a gate electrode formed on the collector via a gate insulating film, and a region in which the gate electrode is formed. Formed in a region adjacent to the gate electrode in the base and a base made of a diffusion layer of the second conductivity type that is partially opposite to the first conductivity type formed in the collector. An emitter composed of a first conductivity type diffusion layer, a base high-concentration ohmic diffusion layer composed of a second conductivity type diffusion layer formed in the base and spaced apart from the emitter, and the gate electrode A collector high-concentration ohmic diffusion layer made of a diffusion layer of the first conductivity type formed in the collector on the opposite side of the emitter, so that the gate electrode and the base have the same potential In which it includes a bipolar transistor which line is formed.
[0011]
According to a second aspect of the semiconductor device of the present invention, there is provided a collector formed of a first conductivity type diffusion layer, a gate electrode formed on the collector via a gate insulating film, and a region in which the gate electrode is formed. Formed in a region adjacent to the gate electrode in the base and a base made of a diffusion layer of the second conductivity type that is partially opposite to the first conductivity type formed in the collector. An emitter composed of a first conductivity type diffusion layer, a base high-concentration ohmic diffusion layer composed of a second conductivity type diffusion layer formed in the base and spaced apart from the emitter, and the gate electrode A collector high-concentration ohmic diffusion layer made of a diffusion layer of the first conductivity type formed in the collector in a region opposite to the emitter, so that the gate electrode and the emitter have the same potential In which it includes a bipolar transistor which wiring is formed.
[0012]
In the bipolar transistor constituting the semiconductor device of the present invention, the wiring is formed so that the gate electrode and the base have the same potential in the first aspect, and the gate electrode and the emitter have the same potential in the second aspect. Wiring is formed on the surface.
In the bipolar transistor of the first and second embodiments, when the emitter and base are turned off with the same potential, the collector (corresponding to the drain of the LDMOS transistor) and the base (LDMOS) are turned off as in the off state of the LDMOS transistor. When a potential difference occurs in the channel of the transistor), a depletion layer is formed on both the collector side and the base side in the vicinity of the collector-base junction surface, and a high breakdown voltage can be maintained.
[0013]
On the other hand, the bipolar transistor according to the first and second aspects is different from a DMOS (Double Diffused MOS) including an LDMOS transistor when the bipolar transistor of the first aspect and the second aspect is turned on by generating a potential difference between the emitter and the base. The forward voltage is applied between the base and emitter.
In the bipolar transistor of the first aspect, when the transistor is turned on, the gate electrode and the base are at the same potential, so that a voltage is applied between the emitter and the gate electrode, but the voltage between the base and the emitter is a forward voltage. Therefore, only a forward voltage is applied between the emitter and the gate electrode, and no high voltage is applied to the gate electrode. Accordingly, even when a high voltage, for example, a power supply potential is applied as an input voltage to the base, the gate insulating film can be prevented from being broken, and a stable operation can be obtained.
In the bipolar transistor of the second mode, when the transistor is turned on, the gate electrode and the emitter are at the same potential, so that a voltage is applied between the base and the gate electrode, but the base and the emitter are in a forward voltage. Therefore, only a forward voltage is applied between the base and the gate electrode, and only a forward voltage is applied to the gate insulating film. Accordingly, even when a high voltage, for example, a power supply potential is applied as an input voltage to the base, the gate insulating film can be prevented from being broken, and a stable operation can be obtained.
[0014]
Further, in the bipolar transistor according to the first and second aspects, when the emitter and the base high-concentration ohmic diffusion layer are disposed in contact with each other in the base, the emitter and the base high-concentration ohmic diffusion layer are formed. There is a possibility that leakage may occur in the joining. Therefore, in the bipolar transistors according to the first and second aspects, the emitter and the high-concentration ohmic diffusion layer for the base are arranged at intervals in the base.
The bipolar transistors according to the first and second aspects mainly operate in a lateral bipolar transistor structure immediately below the gate electrode, and it is possible to provide a concentration gradient with the collector, base, and emitter, thereby reducing the base width. In addition, a bipolar transistor having a small area and high efficiency can be realized.
[0015]
In the first aspect of the method for manufacturing a semiconductor device according to the present invention, a bipolar transistor is formed including the following steps (A) to (F).
(A) forming a collector made of a diffusion layer of the first conductivity type on a semiconductor substrate;
(B) forming a gate insulating film on the collector surface and forming a gate electrode on the gate insulating film;
(C) Impurity implantation of the second conductivity type is performed in the collector on one side surface of the gate electrode, and then thermal diffusion treatment is performed, so that the second conductivity is self-aligned with the gate electrode in the collector. Forming a base comprising a mold diffusion layer;
(D) Impurity implantation of a first conductivity type is performed in a region opposite to the base with respect to the gate electrode and a region in the base adjacent to the gate electrode, and the first conductivity type is implanted in the collector. Forming a collector high-concentration ohmic diffusion layer made of a diffusion layer, and forming an emitter made of a diffusion layer of the first conductivity type in a self-aligned manner with respect to the gate electrode in the base;
(E) Impurity implantation of a second conductivity type is performed in a region having a distance from the emitter in the base, and a high-concentration ohmic diffusion for the base comprising a diffusion layer of the second conductivity type in the base with a distance from the emitter Forming a layer;
(F) A step of forming a wiring so that the gate electrode and the base have the same potential.
[0016]
The second aspect of the method for manufacturing a semiconductor device according to the present invention includes the same steps (A) to (E) as those in the first aspect of the manufacturing method, followed by the following step (F) to perform a bipolar transistor. Form.
(F) A step of forming a wiring so that the gate electrode and the emitter have the same potential.
[0017]
According to the first aspect of the manufacturing method, the bipolar transistor of the first aspect of the semiconductor device can be manufactured.
According to the second aspect of the manufacturing method, the bipolar transistor of the second aspect of the semiconductor device can be manufactured.
In the first and second aspects of the manufacturing method, since the base and the emitter are formed in a self-aligned manner with respect to the gate electrode, the current amplification factor of the lateral bipolar transistor structure is determined, and the base through which the most current flows. The width can be set short. Further, by forming the base and the emitter in a self-aligned manner with respect to the gate electrode, it is not necessary to consider an alignment shift in the photolithography process with respect to the dimension of the base width. Thereby, a highly efficient bipolar transistor with a small area can be manufactured.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
In the semiconductor device of the present invention, it is preferable that the high-concentration ohmic diffusion layer for the collector is formed with a gap from the gate electrode. As a result, the gate modulation effect can be suppressed and the breakdown voltage can be improved.
[0019]
In the semiconductor device of the present invention, when the high-concentration ohmic diffusion layer for collector and the gate electrode are arranged with a gap, the collector is disposed in the collector between the high-concentration ohmic diffusion layer for gate and the collector. Further, it is preferable to further include a medium concentration collector formed of a diffusion layer having a first conductivity type impurity concentration that is darker and thinner than the collector high concentration ohmic diffusion layer. As a result, the intermediate concentration collector can reduce the diffusion resistance (collector resistance) between the gate electrode and the collector high concentration ohmic diffusion layer, and can improve the current amplification factor in the large current region.
[0020]
The semiconductor device of the present invention can be applied to various application devices.
As an example, a constant voltage power supply that compares the output voltage from the output driver with a reference voltage and applies feedback so that the output voltage is constant can be cited. It is preferable to use a bipolar transistor constituting the semiconductor device of the present invention as an output driver used there. As a result, the size of the bipolar transistor used as the output driver can be reduced while maintaining the breakdown voltage, and the chip area can be reduced.
[0021]
As another example to which the semiconductor device of the present invention is applied, there is a charge pump type DC / DC converter in which a current flows by charging / discharging a capacitor by switching operation of a built-in switch. It is preferable to use a bipolar transistor constituting the semiconductor device of the present invention as at least one built-in switch used there. As a result, the size of the bipolar transistor used as the built-in switch can be reduced while maintaining the breakdown voltage, and the chip area can be reduced.
[0022]
In the manufacturing method of the present invention, after performing the step (C) and before performing the step (D), a first conductivity type is formed in the collector in a region opposite to the base with respect to the gate electrode. A step (C ′) of forming an intermediate concentration collector in a self-aligned manner with respect to the gate electrode by implanting the impurities, and in the step (D), the high concentration ohmic diffusion layer for the collector is formed with the gate electrode. It is preferable to form it adjacent to the medium concentration collector with a gap. As a result, since the position of the intermediate concentration collector is determined at the gate electrode end, it is not necessary to consider the alignment deviation in the photolithography process with respect to the distance between the intermediate concentration collector and the base.
[0023]
【Example】
FIG. 1 is a cross-sectional view showing an embodiment of the first aspect of the semiconductor device. In this embodiment, the bipolar transistor constituting the first aspect of the semiconductor device of the present invention is applied to an NPN bipolar transistor.
A field oxide film 2 for element isolation is formed on the surface of a P-type semiconductor substrate (P-type substrate) 1. A collector (Nwell) 3 made of an N-type diffusion layer is formed on a P-type substrate 1 in the bipolar transistor formation region. A base (Pbody) 5 made of a P-type diffusion layer is formed in the collector 3. An emitter composed of an N type diffusion layer in the base 5 (N + ) High-concentration ohmic diffusion layer for base consisting of 7 and P-type diffusion layer (P + ) 9 are formed at intervals. The distance between the emitter 7 and the base high-concentration ohmic diffusion layer 9 is, for example, 1.5 μm or more. In the collector 3, a collector high-concentration ohmic diffusion layer (N) composed of an N-type diffusion layer introduced with N-type impurities at a concentration higher than that of the collector 3 at a distance from the base 5. + ) 11 is formed.
[0024]
A gate oxide film 13 is formed in a region between the emitter 7 and the collector high-concentration ohmic diffusion layer 11, straddling the collector 3 and the base 5, adjacent to the emitter 7 and spaced from the collector high-concentration ohmic diffusion layer 11. A gate electrode 15 made of, for example, conductive polysilicon is formed therethrough. The distance between the gate electrode 15 and the collector high-concentration ohmic diffusion layer 11 is, for example, 1.5 μm or more. The base 5 and the emitter 7 are formed in a self-aligned manner with respect to the gate electrode 15.
[0025]
The emitter 7 is electrically connected to the ground potential 19 via the emitter wiring 17. The collector high-concentration ohmic diffusion layer 11 is electrically connected to the power supply potential 23 via the collector wiring 21. A base wiring 25 is electrically connected to the base high-concentration ohmic diffusion layer 9, and a gate electrode wiring 27 is electrically connected to the gate electrode 15. The base wiring 25 and the gate electrode wiring 27 are electrically connected. The base wiring 25 and the gate electrode wiring 27 are electrically connected to an input terminal 29 to which an input voltage is applied.
[0026]
2 and 3 are process cross-sectional views showing an embodiment of the first aspect of the manufacturing method for manufacturing the bipolar transistor shown in FIG. An embodiment of the manufacturing method will be described with reference to FIGS.
(1) A resist pattern having an opening in the collector formation region is formed on the P-type substrate 1 by photolithography, and using the resist pattern as a mask, an acceleration energy of 150 KeV, 4.0 × 10 12 cm -2 Phosphorus is implanted into the P-type substrate 1 under the condition of a moderate dose. After removing the resist pattern, thermal diffusion treatment of phosphorus is performed at 1180 ° C. for 8 hours to form a collector (Nwell) 3 (see FIG. 2A).
[0027]
(2) A field oxide film 2 is formed on the surface of the P-type substrate 1 with a thickness of about 8000 mm by a LOCOS (Local Oxidation of Silicon) method, and a bipolar transistor formation region and other element regions (not shown) are separately formed. (See FIG. 2 (b)).
[0028]
(3) A gate oxide film 13 is formed on the surface of the P-type substrate 1 to a thickness of 300 mm, and a polysilicon film is further formed on the gate oxide film 13 by a CVD (chemical vapor deposition) method, for example. After supersaturated phosphorus is diffused into the polysilicon film by, for example, a vapor phase diffusion method, the polysilicon film is patterned by photolithography to form a gate electrode 15 (see FIG. 2C).
[0029]
(4) A resist pattern having an opening is formed on the base formation region adjacent to one side surface of the gate electrode 15 and the gate electrode 15, and the resist pattern and the gate electrode 15 are used as a mask to accelerate energy of 30 KeV; 5 × 10 13 cm -2 Boron is injected into the collector 3 under the condition of a moderate dose amount. After removing the resist pattern, a thermal diffusion process is performed under conditions of a processing temperature of 1100 ° C. and a processing time of about 3 hours to form a base (Pbody) 5 in a self-aligned manner with respect to the gate electrode 15 (FIG. 2 ( d)).
[0030]
(5) An opening is formed in a region on the P-type substrate 1 adjacent to the gate electrode 15 on the base 5, on the gate electrode 15, and in a region opposite to the base 5 with respect to the gate electrode 15 on the collector 3. A resist pattern having the same is formed. At this time, a resist pattern is formed on the collector 3 so that a resist pattern having a width dimension of, for example, 1.5 μm or more exists adjacent to the gate electrode 15. Using the resist pattern as a mask, acceleration energy of 50 KeV, 6.0 × 10 15 cm -2 Phosphorus or arsenic is simultaneously implanted into the collector 3 and the base 5 under the condition of a moderate dose amount. After the resist pattern is removed, a thermal diffusion process is performed under the conditions of a processing temperature of 920 ° C. and a processing time of about 1 hour to thermally diffuse impurities, and an emitter (N + ) 7, and the collector 3 has a high-concentration ohmic diffusion layer (N + ) 11 is formed (see FIG. 3E).
[0031]
(6) A resist pattern is formed on the P-type substrate 1 so that the openings are located at an interval of, for example, 1.5 μm or more from the emitter 7 on the base 5. Using the resist pattern as a mask, 30 KeV acceleration energy, 2.0 × 10 15 cm -2 Boron implantation for forming the base high-concentration ohmic diffusion layer is performed under the condition of a moderate dose amount. After removing the resist pattern, a thermal diffusion treatment is performed under the conditions of a processing temperature of 920 ° C. and a processing time of about 1 hour to thermally diffuse the impurities, and the base 5 has a high concentration ohmic diffusion layer (P + ) 9 is formed (see FIG. 3F).
[0032]
The following steps will be described with reference to FIG. 1. An interlayer insulating film (not shown) is formed on the P-type substrate 1, and the emitter 7, the base high-concentration ohmic diffusion layer 9, and the collector high-concentration ohmic. Contact holes (not shown) are formed in the interlayer insulating film on the diffusion layer 11. Each contact hole is filled with a conductive material, wirings 17, 21, 25, 27 are formed on the interlayer insulating film, the emitter 7 is electrically connected to the ground potential 19 through the emitter wiring 17, and the collector wiring 21 The collector high-concentration ohmic diffusion layer 11 is electrically connected to the power supply potential 23, and the base high-concentration ohmic diffusion layer 9 and the gate electrode 15 are connected to the input terminal 29 via the base wiring 25 and the gate electrode wiring 27. Connect electrically.
[0033]
According to the embodiment of this manufacturing method, the bipolar transistor shown in FIG. 1 can be manufactured. Further, since the base 5 and the emitter 7 are formed in a self-aligned manner with respect to the gate electrode 15, the current amplification factor of the lateral bipolar transistor structure can be determined and the base width through which the most current flows can be set to be short. Further, by forming the base 5 and the emitter 7 in a self-aligned manner with respect to the gate electrode 15, it is not necessary to consider an alignment shift in the photolithography process with respect to the base width dimension. Thereby, a highly efficient bipolar transistor with a small area can be manufactured.
[0034]
When the bipolar transistor of the embodiment shown in FIG. 1 is turned off, the gate voltage of the gate electrode 15, the base voltage of the base 5, and the emitter voltage of the emitter 7 are the same potential (ground potential). In the off state, a positive collector voltage (power supply potential) is applied to the collector 3 (corresponding to the drain of the DMOS transistor) via the collector wiring 21 and the collector high-concentration ohmic diffusion layer 11 as in the DMOS transistor. In addition, depletion occurs on the collector 3 side and the base 5 (corresponding to the channel of the DMOS transistor) on both the collector 3 side and the base 5 side, and a high breakdown voltage is maintained.
[0035]
FIG. 4 is a diagram showing a breakdown voltage characteristic in a state where the bipolar transistor of this embodiment is turned off, and the vertical axis indicates the collector current I C (Unit is A (ampere)), horizontal axis is collector-emitter voltage V CE (Unit is V (volt)).
As shown in FIG. 4, the collector-emitter voltage V CE Between 0 and 30V, collector current I of several hundred pico A C However, it can be seen that it has a breakdown voltage characteristic similar to that of the off-state of the LDMOS transistor.
[0036]
On the other hand, when the bipolar transistor of this embodiment is turned on, a power supply potential as an input voltage is applied to the base 5 via the base wiring 25 and the high-concentration ohmic diffusion layer 9 for base, and via the gate electrode wiring 27. A power supply potential is also applied to the gate electrode 15. In the DMOS transistor, the source and channel have the same potential. However, in the bipolar transistor of this embodiment, since the channel is the base and the source is the emitter, a positive base voltage is applied to the base 5. Between is the forward voltage. Thereby, a high voltage is not applied to the gate electrode 15. An example will be described with reference to FIG.
[0037]
FIG. 5 shows the collector current I with the bipolar transistor of this embodiment turned on. C And collector-emitter voltage V CE (Lower data) and the gate voltage V G And collector-emitter voltage V CE The vertical axis on the left is the collector current I C (Unit: mA (milliampere)), right vertical axis is gate voltage V G (Unit is V), horizontal axis is collector-emitter voltage V CE (Unit is V).
As shown in FIG. 5, the gate voltage V is the same potential as the base 5. G Is maintained at a voltage of about 0.8 to 0.9 V, and no high voltage is applied to the gate electrode 15. Thereby, destruction of the gate oxide film 13 can be suppressed, and a stable operation of the bipolar transistor can be obtained.
[0038]
In the bipolar transistor of this embodiment, the power supply potential and the ground potential can be used as long as the current is limited as the input power supplied to the base 5 and the gate electrode 15, and the power supply voltage can be lowered as in the prior art. Since there is no need to provide an internal step-down circuit or the like, for example, when it is incorporated in a circuit such as a DC / DC converter, the efficiency is not lowered.
[0039]
Unlike the conventional bipolar transistor, the bipolar transistor of this embodiment is provided with a gate electrode 15. A channel is easily formed by applying a positive voltage to the gate electrode 15. Furthermore, the junction leak between the emitter and the base is reduced by arranging the emitter 7 and the high-concentration ohmic diffusion layer 9 for the base at an interval. These effects also have an effect of improving the current amplification factor in the low current region as compared with the conventional bipolar transistor.
[0040]
FIG. 6 is a diagram showing the current amplification factor linearity characteristics of the bipolar transistor of this example, where the vertical axis represents the current amplification factor hfe, and the horizontal axis represents the collector current I. C (Unit is A). Here, the current amplification factor hfe is (collector current I C ) / (Base current I B ).
As shown in FIG. 6, the collector current I C In the low current region, the current amplification factor hfe was considerably higher than that of the conventional bipolar transistor. When the bipolar transistor of this embodiment is used as an output driver for a constant voltage power supply, for example, current consumption at a low output current can be reduced as compared with the case of using a conventional bipolar transistor.
On the other hand, collector current I C In the high current region, the current amplification factor linearity characteristic similar to that of the conventional bipolar transistor was exhibited.
[0041]
FIG. 7 is a sectional view showing another embodiment of the first aspect of the semiconductor device. In this embodiment, the bipolar transistor constituting the first aspect of the semiconductor device of the present invention is applied to a PNP bipolar transistor.
A field oxide film 32 for element isolation is formed on the surface of an N-type semiconductor substrate (N-type substrate) 31. A collector (Pwell) 33 made of a P-type diffusion layer is formed on the N-type substrate 31 in the bipolar transistor formation region. A base (Nbody) 35 made of an N type diffusion layer is formed in the collector 33. An emitter (P + ) 37 and an N-type diffusion layer for the base high-concentration ohmic diffusion layer (N + 39) are formed at intervals. The distance between the emitter 37 and the base high-concentration ohmic diffusion layer 39 is, for example, 1.5 μm or more. In the collector 33, a collector high-concentration ohmic diffusion layer (P + ) 41 is formed.
[0042]
A gate oxide film 43 is formed in a region between the emitter 37 and the collector high-concentration ohmic diffusion layer 41, straddling the collector 33 and the base 35, adjacent to the emitter 37 and spaced from the collector high-concentration ohmic diffusion layer 41. A gate electrode 45 made of, for example, conductive polysilicon is formed therethrough. The distance between the gate electrode 45 and the collector high-concentration ohmic diffusion layer 41 is, for example, 1.5 μm or more. The base 35 and the emitter 37 are formed in a self-aligned manner with respect to the gate electrode 45.
[0043]
The emitter 37 is electrically connected to the power supply potential 23 via the emitter wiring 47. The collector high-concentration ohmic diffusion layer 41 is electrically connected to the ground potential 19 via the collector wiring 51. A base wiring 55 is electrically connected to the base high-concentration ohmic diffusion layer 39, and a gate electrode wiring 57 is electrically connected to the gate electrode 45. The base wiring 55 and the gate electrode wiring 57 are electrically connected. The base wiring 55 and the gate electrode wiring 57 are electrically connected to the input terminal 29 to which an input voltage is applied.
[0044]
The bipolar transistor of this embodiment can be manufactured by performing the same process as the above steps (1) to (6) of the manufacturing method embodiment described with reference to FIGS. In the manufacturing method in which the embodiment of the manufacturing method described with reference to FIGS. 2 and 3 is of the reverse conductivity type, as in the embodiment of the manufacturing method described with reference to FIGS. Since the emitter 37 is formed in a self-aligned manner with respect to the gate electrode 45, the base width can be set short. Further, by forming the base 35 and the emitter 37 in a self-aligned manner with respect to the gate electrode 45, it is not necessary to consider an alignment shift in the photolithography process with respect to the size of the base. Thereby, a highly efficient bipolar transistor with a small area can be manufactured.
[0045]
When the bipolar transistor of the embodiment shown in FIG. 7 is turned off, the gate voltage of the gate electrode 45, the base voltage of the base 35, and the emitter voltage of the emitter 37 become the same potential (power supply potential). When a positive base voltage (power supply potential) is applied to the base 35 via the base wiring 55 and the base high-concentration ohmic diffusion layer 39, the collector 33 side and the base 35 side are connected to the collector 33 and the base 35. Both are depleted, and a high breakdown voltage is maintained.
[0046]
On the other hand, in the state where the bipolar transistor of this embodiment is turned on, the base 35 becomes lower than the power supply potential via the base wiring 55 and the base high-concentration ohmic diffusion layer 39, and the gate electrode 45 is also connected via the gate electrode wiring 57. It becomes the same potential as the base 35. Since the potential of the base 35 is lower than the power supply potential applied to the emitter 37, the voltage between the emitter 37 and the base 35 becomes a forward voltage. Thereby, since a high voltage is not applied to the gate electrode 45, the breakdown of the gate oxide film 43 can be suppressed, and a stable operation of the bipolar transistor can be obtained.
[0047]
In the bipolar transistor of this embodiment, the power supply potential and the ground potential can be used as long as the current is limited as the input power supplied to the base 39 and the gate electrode 45. Since there is no need to provide an internal step-down circuit or the like, for example, when it is incorporated in a circuit such as a DC / DC converter, the efficiency is not lowered.
[0048]
Unlike the conventional bipolar transistor, the bipolar transistor of this embodiment is provided with a gate electrode 45. By setting the gate electrode 45 to the ground potential and lower than the potential of the emitter 37, the channel can be easily formed. Furthermore, the junction leak between the emitter and the base is reduced by arranging the emitter 37 and the high-concentration ohmic diffusion layer 39 for the base at an interval. These effects also have an effect of improving the current amplification factor in the low current region as compared with the conventional bipolar transistor.
[0049]
FIG. 8 is a sectional view showing an embodiment of the second aspect of the semiconductor device. In this embodiment, the bipolar transistor constituting the second aspect of the semiconductor device of the present invention is applied to an NPN bipolar transistor. Parts having the same functions as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
A field oxide film 2 is formed on the surface of the P-type substrate 1. A collector (Nwell) 3 made of an N-type diffusion layer, a base (Pbody) 5 made of a P-type diffusion layer, an emitter made of an N-type diffusion layer (N + 7) High-concentration ohmic diffusion layer for base (P + 9) Collector high-concentration ohmic diffusion layer (N + ) 11, a bipolar transistor composed of the gate oxide film 13 and the gate electrode 15 is formed. This bipolar transistor has the same configuration as the bipolar transistor shown in FIG.
[0050]
The collector high-concentration ohmic diffusion layer 11 is electrically connected to the power supply potential 23 via the collector wiring 21. The base high-concentration ohmic diffusion layer 9 is electrically connected to the input terminal 29 through the base wiring 61. An emitter wiring 65 is electrically connected to the emitter 7, and a gate electrode wiring 67 is electrically connected to the gate electrode 15. The emitter wiring 65 and the gate electrode wiring 67 are electrically connected. The emitter wiring 65 and the gate electrode wiring 67 are electrically connected to the ground potential 19.
[0051]
In the embodiment of the second aspect of the manufacturing method for manufacturing the bipolar transistor of this embodiment, the same steps as (1) to (6) described above with reference to FIGS. 2 and 3 were performed. Then, the next step is performed.
Referring to FIG. 8, an interlayer insulating film (not shown) is formed on the P-type substrate 1, and the emitter 7, the base high-concentration ohmic diffusion layer 9, and the collector high-concentration ohmic diffusion layer 11 are formed. Contact holes (not shown) are respectively formed in the interlayer insulating film. Each contact hole is filled with a conductive material, wirings 21, 61, 65, 67 are formed on the interlayer insulating film, and the collector high-concentration ohmic diffusion layer 11 is electrically connected to the power supply potential 23 via the collector wiring 21. The base high-concentration ohmic diffusion layer 9 is electrically connected to the input terminal 29 through the base wiring 61, and the emitter 7 and the gate electrode 15 are connected to the ground potential 19 through the emitter wiring 65 and the gate electrode wiring 67. Connect electrically.
According to this embodiment of the manufacturing method, the bipolar transistor shown in FIG. 8 can be manufactured with the same operation and effect as the embodiment of the manufacturing method described with reference to FIGS.
[0052]
When the bipolar transistor of the embodiment shown in FIG. 8 is turned off, the gate voltage of the gate electrode 15, the base voltage of the base 5, and the emitter voltage of the emitter 7 are the same potential (ground potential). The withstand voltage characteristic when the bipolar transistor of this embodiment is turned off is the same as the withstand voltage characteristic shown in FIG. That is, when the bipolar transistor of this embodiment is turned off, the power supply potential is applied to the collector 3 via the collector wiring 21 and the collector high-concentration ohmic diffusion layer 11, and the collector 3 and the base 5 are connected to the junction surface. Depletion occurs on both the collector 3 side and the base 5 side, and a high breakdown voltage is maintained.
[0053]
On the other hand, when the bipolar transistor of this embodiment is turned on, a power supply potential as an input voltage is applied to the base 5 through the base wiring 61 and the base high-concentration ohmic diffusion layer 9. By applying a positive base voltage to the base 5, the voltage between the base 5 and the emitter 7 becomes a forward voltage. Thereby, a high voltage is not applied to the gate electrode 15. An example of this will be described with reference to FIG.
[0054]
FIG. 9 shows the collector current I with the bipolar transistor of this embodiment turned on. C And collector-emitter voltage V CE (Lower data) and the gate voltage V G And collector-emitter voltage V CE The vertical axis on the left is the collector current I C (Unit: mA), right vertical axis is gate voltage V G (Unit is V), horizontal axis is collector-emitter voltage V CE (Unit is V).
As shown in FIG. 9, the gate voltage V is the same potential as the emitter 7. G Is maintained at a voltage of about 0.8 to 0.9 V, and no high voltage is applied to the gate electrode 15. Thereby, destruction of the gate oxide film 13 can be suppressed, and a stable operation of the bipolar transistor can be obtained.
[0055]
In the bipolar transistor of this embodiment, the power source potential and the ground potential can be used as long as the current is limited as the input power supplied to the base 5, and an internal step-down circuit for lowering the power source voltage as in the prior art, etc. For example, when it is incorporated in a circuit such as a DC / DC converter, the efficiency is not lowered.
[0056]
FIG. 10 is a diagram showing the current amplification factor linearity characteristic of the bipolar transistor of this example, where the vertical axis represents the current amplification factor hfe, and the horizontal axis represents the collector current I. C (Unit is A).
In the bipolar transistor of this embodiment, the junction leak between the emitter and the base is reduced by arranging the emitter 7 and the high-concentration ohmic diffusion layer 9 for the base at an interval. As shown in FIG. 10, although the base width is smaller than that of the conventional lateral bipolar transistor, the current amplification factor linearity characteristic is the same as that of the conventional bipolar transistor, and the current amplification factor hfe is about 100 at the maximum. I was able to.
[0057]
FIG. 11 is a sectional view showing another embodiment of the second aspect of the semiconductor device. In this embodiment, the bipolar transistor constituting the second aspect of the semiconductor device of the present invention is applied to a PNP bipolar transistor. Parts having the same functions as those in FIG. 7 are denoted by the same reference numerals, and detailed description thereof is omitted.
A field oxide film 32 is formed on the surface of the N-type substrate 31. A collector (Pwell) 33 made of a P-type diffusion layer, a base (Nbody) 35 made of an N-type diffusion layer, an emitter made of a P-type diffusion layer (P + 37, a high-concentration ohmic diffusion layer for base (N + 39) Collector high-concentration ohmic diffusion layer (P + ) 41, a bipolar transistor composed of the gate oxide film 43 and the gate electrode 45 is formed. This bipolar transistor has the same configuration as the bipolar transistor shown in FIG.
[0058]
The collector high-concentration ohmic diffusion layer 41 is electrically connected to the ground potential 19 via the collector wiring 51. The base high-concentration ohmic diffusion layer 39 is electrically connected to the input terminal 29 through the base wiring 71. An emitter wiring 75 is electrically connected to the emitter 7, and a gate electrode wiring 77 is electrically connected to the gate electrode 45. The emitter wiring 75 and the gate electrode wiring 77 are electrically connected. The emitter wiring 75 and the gate electrode wiring 77 are electrically connected to the power supply potential 23.
[0059]
In the embodiment of the second aspect of the manufacturing method for manufacturing the bipolar transistor of this embodiment, the steps (1) to (6) described with reference to FIG. 2 and FIG. After performing the same process, the next process is performed.
Referring to FIG. 11, an interlayer insulating film (not shown) is formed on the N-type substrate 31, and the emitter 37, the base high-concentration ohmic diffusion layer 39, and the collector high-concentration ohmic diffusion layer 41 are formed. Contact holes (not shown) are respectively formed in the interlayer insulating film. Each contact hole is filled with a conductive material, wirings 51, 71, 75, 77 are formed on the interlayer insulating film, and the collector high-concentration ohmic diffusion layer 41 is electrically connected to the ground potential 19 through the collector wiring 51. The base high-concentration ohmic diffusion layer 9 is electrically connected to the input terminal 29 through the base wiring 71, and the emitter 37 and the gate electrode 45 are connected to the power supply potential 23 through the emitter wiring 75 and the gate electrode wiring 77. Connect electrically.
According to this embodiment of the manufacturing method, the bipolar transistor shown in FIG. 11 can be manufactured with the same effect as the embodiment of the manufacturing method described with reference to FIGS.
[0060]
When the bipolar transistor of the embodiment shown in FIG. 11 is turned off, the gate voltage of the gate electrode 45, the base voltage of the base 35, and the emitter voltage of the emitter 37 become the same potential (power supply potential). In a state where a positive base voltage (power supply potential) is applied to the base 35 via the base wiring 71 and the base high-concentration ohmic diffusion layer 39, the collector 33 side and the base 35 side Both are depleted, and a high breakdown voltage is maintained.
[0061]
On the other hand, when the bipolar transistor of this embodiment is turned on, the base 35 becomes lower than the power supply potential through the base wiring 75 and the base high-concentration ohmic diffusion layer 39. Since the potential of the base 35 is lower than the power supply potential applied to the emitter 37, the voltage between the emitter 37 and the base 35 becomes a forward voltage. Thereby, since a high voltage is not applied to the gate electrode 45, the breakdown of the gate oxide film 43 can be suppressed, and a stable operation of the bipolar transistor can be obtained.
[0062]
In the bipolar transistor of this embodiment, the power supply potential and the ground potential can be used as long as the current is limited as the input power supplied to the base 39 and the gate electrode 45. Since there is no need to provide an internal step-down circuit or the like, for example, when it is incorporated in a circuit such as a DC / DC converter, the efficiency is not lowered.
[0063]
In the bipolar transistor of this embodiment, the junction leak between the emitter and the base is reduced by arranging the emitter 37 and the high-concentration ohmic diffusion layer 39 for the base at an interval. Thereby, although the base width is smaller than that of the conventional lateral bipolar transistor, the current amplification factor linearity characteristic similar to that of the conventional bipolar transistor can be obtained.
[0064]
12A and 12B are views showing still another embodiment of the first aspect of the semiconductor device, in which FIG. 12A is a top view and FIG. 12B is a sectional view taken along the line AA in FIG. In this embodiment, the bipolar transistor constituting the first aspect of the semiconductor device of the present invention is applied to an NPN bipolar transistor. Parts having the same functions as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
A field oxide film 2 is formed on the surface of the P-type substrate 1. A collector (Nwell) 3 made of an N-type diffusion layer, a base (Pbody) 5 made of a P-type diffusion layer, an emitter made of an N-type diffusion layer (N + 7) High-concentration ohmic diffusion layer for base (P + 9) Collector high-concentration ohmic diffusion layer (N + ) 11, a gate oxide film 13 and a gate electrode 15 are formed.
In the collector 3 between the collector high-concentration ohmic diffusion layer 11 and the gate electrode 15, a diffusion layer having an N-type impurity concentration that is higher than the collector 3 and thinner than the collector high-concentration ohmic diffusion layer 11. Concentration collector (N - ) 81 is formed.
[0065]
The collector high-concentration ohmic diffusion layer 11 is electrically connected to the power supply potential 23 via the collector wiring 21. The emitter 7 is electrically connected to the ground potential 19 via the emitter wiring 17. A base wiring 25 is electrically connected to the base high-concentration ohmic diffusion layer 9, and a gate electrode wiring 27 is electrically connected to the gate electrode 15. The base wiring 25 and the gate electrode wiring 27 are electrically connected. The base wiring 25 and the gate electrode wiring 27 are electrically connected to the input terminal 29.
[0066]
In this embodiment, the base 5 and the base high-concentration ohmic diffusion layer 9 are formed in common by two bipolar transistors adjacent in the AA direction. In addition, the collector high-concentration ohmic diffusion layer 11 and the medium-concentration collector 81 are constituted by diffusion layers that are continuous in two bipolar transistor regions adjacent in a direction orthogonal to AA. In these four bipolar transistors, the collector 3 and the emitter 7 are constituted by a continuous diffusion layer, and the gate electrode 15 is constituted by a continuous polysilicon film.
[0067]
In this embodiment, since the medium concentration collector 81 is provided in the collector 3 between the collector high concentration ohmic diffusion layer 11 and the gate electrode 15, the collector high concentration ohmic diffusion layer 11 and the gate electrode 15 are provided. The collector resistance can be reduced, and the current amplification factor in the large current region can be improved.
[0068]
FIG. 13 is a process sectional view showing a part of one embodiment of the first aspect of the manufacturing method for manufacturing the bipolar transistor shown in FIG. FIG. 13 shows only one bipolar transistor. An example of this manufacturing method will be described with reference to FIG.
The same steps as steps (1) to (4) of the embodiment of the manufacturing method described with reference to FIG. 2 are performed, and the field oxide film 2, the collector 3, the base 5, and the gate oxide film 13 are formed on the P-type substrate 1. Then, the gate electrode 15 is formed (see FIG. 2D).
[0069]
(5) A resist pattern having an opening on the gate electrode 15 and a region on the collector 3 opposite to the base 5 with respect to the gate electrode 15 is formed on the P-type substrate 1. Using the resist pattern as a mask, acceleration energy of 100 KeV, 5.0 × 10 12 cm -2 The medium concentration collector (N - ) 81 is formed. Thereafter, the resist pattern is removed (see FIG. 13 (d ′)).
[0070]
(6) On the P-type substrate 1, a resist pattern having openings is formed on the region adjacent to the gate electrode 15 on the base 5, on the gate electrode 15, and on the intermediate concentration collector 81. At this time, a resist pattern is formed on the medium concentration collector 81 so that a resist pattern having a width dimension of, for example, 1.5 μm or more exists adjacent to the gate electrode 15. Using the resist pattern as a mask, acceleration energy of 50 KeV, 6.0 × 10 15 cm -2 Phosphorus or arsenic is simultaneously implanted into the base 5 and the medium concentration collector 81 under the condition of a moderate dose. After the resist pattern is removed, a thermal diffusion process is performed under the conditions of a processing temperature of 920 ° C. and a processing time of about 1 hour to thermally diffuse impurities, and an emitter (N + ) 7, and the high-concentration ohmic diffusion layer (N) for the collector with a gap of 1.5 μm or more between the intermediate-concentration collector 81 and the gate electrode 15, for example. + ) 11 is formed (see FIG. 13 (e ′)).
[0071]
(7) A resist pattern is formed on the P-type substrate 1 so that the openings are positioned at an interval of, for example, 1.5 μm or more from the emitter 7 on the base 5. Using the resist pattern as a mask, 30 KeV acceleration energy, 2.0 × 10 15 cm -2 Boron implantation for forming the base high-concentration ohmic diffusion layer is performed under the condition of a moderate dose amount. After removing the resist pattern, the impurity is thermally diffused by performing a thermal diffusion process at a processing temperature of 920 ° C. and a processing time of about 1 hour, and the emitter 5 in the base 5 has an interval of, for example, 1.5 μm or more. High-concentration ohmic diffusion layer for base (P + ) 9 is formed (see FIG. 3 (f ′)).
[0072]
The subsequent steps will be described with reference to FIG. 13. An interlayer insulating film (not shown) is formed on the P-type substrate 1, and the emitter 7, the base high-concentration ohmic diffusion layer 9, and the collector high-concentration ohmic. Contact holes (not shown) are formed in the interlayer insulating film on the diffusion layer 11. Each contact hole is filled with a conductive material, wirings 17, 21, 25, 27 are formed on the interlayer insulating film, the emitter 7 is electrically connected to the ground potential 19 through the emitter wiring 17, and the collector wiring 21 The collector high-concentration ohmic diffusion layer 11 is electrically connected to the power supply potential 23, and the base high-concentration ohmic diffusion layer 9 and the gate electrode 15 are connected to the input terminal 29 via the base wiring 25 and the gate electrode wiring 27. Connect electrically.
[0073]
According to this embodiment of the manufacturing method, the bipolar transistor shown in FIG. 13 can be manufactured. Further, since the intermediate concentration collector 81 is formed in a self-aligned manner with respect to the gate electrode 15, the position of the intermediate concentration collector 81 is determined at the end of the gate electrode 15. There is no need to consider the alignment shift in the photoengraving process.
[0074]
FIG. 14 is a sectional view showing still another embodiment of the first aspect of the semiconductor device. In this embodiment, the bipolar transistor constituting the first aspect of the semiconductor device of the present invention is applied to a PNP bipolar transistor. Parts having the same functions as those in FIG. 7 are denoted by the same reference numerals, and detailed description thereof is omitted.
A field oxide film 32 is formed on the surface of the N-type substrate 31. A collector (Pwell) 33 made of a P-type diffusion layer, a base (Nbody) 35 made of an N-type diffusion layer, an emitter made of a P-type diffusion layer (P + 37, a high-concentration ohmic diffusion layer for base (N + 39) Collector high-concentration ohmic diffusion layer (P + 41), a gate oxide film 43 and a gate electrode 45 are formed.
In the collector 33 between the collector high-concentration ohmic diffusion layer 41 and the gate electrode 45, a diffusion layer having a P-type impurity concentration that is higher than the collector 33 and lower than that of the collector high-concentration ohmic diffusion layer 41. Concentration collector (P - ) 83 is formed.
[0075]
The emitter 37 is electrically connected to the power supply potential 23 via the emitter wiring 47. The collector high-concentration ohmic diffusion layer 41 is electrically connected to the ground potential 19 via the collector wiring 51. A base wiring 55 is electrically connected to the base high-concentration ohmic diffusion layer 39, and a gate electrode wiring 57 is electrically connected to the gate electrode 45. The base wiring 55 and the gate electrode wiring 57 are electrically connected. The base wiring 55 and the gate electrode wiring 57 are electrically connected to the input terminal 29 to which an input voltage is applied.
[0076]
In this embodiment, since the medium concentration collector 83 is provided in the collector 33 between the collector high concentration ohmic diffusion layer 41 and the gate electrode 45, the collector high concentration ohmic diffusion layer 41 and the gate electrode 45 are provided. The collector resistance can be reduced, and the current amplification factor in the large current region can be improved.
[0077]
The bipolar transistor of this embodiment can be manufactured by implementing the embodiment of the manufacturing method described with reference to FIGS. In the manufacturing method in which the embodiment of the manufacturing method described with reference to FIGS. 2 and 13 is of the reverse conductivity type, as in the embodiment of the manufacturing method described with reference to FIGS. Since 83 is formed in a self-aligned manner with respect to the gate electrode 45, it is not necessary to consider an alignment shift in the photolithography process with respect to the intermediate concentration collector 83.
[0078]
FIG. 15 is a sectional view showing still another embodiment of the second aspect of the semiconductor device. In this embodiment, the bipolar transistor constituting the second aspect of the semiconductor device of the present invention is applied to an NPN bipolar transistor. Parts having the same functions as those in FIG. 12 are denoted by the same reference numerals, and detailed description thereof is omitted.
A field oxide film 2 is formed on the surface of the P-type substrate 1. A collector (Nwell) 3 made of an N-type diffusion layer, a base (Pbody) 5 made of a P-type diffusion layer, an emitter made of an N-type diffusion layer (N + 7) High-concentration ohmic diffusion layer for base (P + 9) Collector high-concentration ohmic diffusion layer (N + ) 11, a bipolar transistor composed of the gate oxide film 13, the gate electrode 15 and the medium concentration collector 81 is formed. This bipolar transistor has the same configuration as the bipolar transistor shown in FIG.
[0079]
The collector high-concentration ohmic diffusion layer 11 is electrically connected to the power supply potential 23 via the collector wiring 21. The base high-concentration ohmic diffusion layer 9 is electrically connected to an input terminal 29 to which an input voltage is applied via a base wiring 61. An emitter wiring 65 is electrically connected to the emitter 7, and a gate electrode wiring 67 is electrically connected to the gate electrode 15. The emitter wiring 65 and the gate electrode wiring 67 are electrically connected. The emitter wiring 65 and the gate electrode wiring 67 are electrically connected to the ground potential 19.
[0080]
In this embodiment, the collector high concentration is provided in the collector 3 between the collector high concentration ohmic diffusion layer 11 and the gate electrode 15 as in the bipolar transistor shown in FIG. The collector resistance between the ohmic diffusion layer 11 and the gate electrode 15 can be reduced, and the current amplification factor in the large current region can be improved.
[0081]
In the embodiment of the second aspect of the manufacturing method for manufacturing the bipolar transistor of this embodiment, the steps (1) to (7) of the embodiment of the manufacturing method described with reference to FIGS. After performing the same process, the next process is performed.
An interlayer insulating film (not shown) is formed on the P-type substrate 1, and contact holes (illustrated) are formed in the interlayer insulating film on the emitter 7, the base high-concentration ohmic diffusion layer 9, and the collector high-concentration ohmic diffusion layer 11. Are omitted). Each contact hole is filled with a conductive material, wirings 21, 61, 65, 67 are formed on the interlayer insulating film, and the collector high-concentration ohmic diffusion layer 11 is electrically connected to the power supply potential 23 via the collector wiring 21. The base high-concentration ohmic diffusion layer 9 is electrically connected to the input terminal 29 through the base wiring 61, and the emitter 7 and the gate electrode 15 are connected to the ground potential 19 through the emitter wiring 65 and the gate electrode wiring 67. Connect electrically.
According to this embodiment of the manufacturing method, the bipolar transistor shown in FIG. 15 can be manufactured with the same operation and effect as the embodiment of the manufacturing method described with reference to FIGS.
[0082]
FIG. 16 is a sectional view showing still another embodiment of the second aspect of the semiconductor device. In this embodiment, the bipolar transistor constituting the second aspect of the semiconductor device of the present invention is applied to a PNP bipolar transistor. Parts having the same functions as those in FIG. 14 are denoted by the same reference numerals, and detailed description thereof is omitted.
A field oxide film 32 is formed on the surface of the N-type substrate 31. A collector (Pwell) 33 made of a P-type diffusion layer, a base (Nbody) 35 made of an N-type diffusion layer, an emitter made of a P-type diffusion layer (P + 37, a high-concentration ohmic diffusion layer for base (N + 39) Collector high-concentration ohmic diffusion layer (P + ) 41, a bipolar transistor composed of the gate oxide film 43, the gate electrode 45, and the medium concentration collector 83 is formed. This bipolar transistor has the same configuration as the bipolar transistor shown in FIG.
[0083]
The collector high-concentration ohmic diffusion layer 41 is electrically connected to the ground potential 19 via the collector wiring 51. The base high-concentration ohmic diffusion layer 39 is electrically connected to the input terminal 29 through the base wiring 71. An emitter wiring 75 is electrically connected to the emitter 7, and a gate electrode wiring 77 is electrically connected to the gate electrode 45. The emitter wiring 75 and the gate electrode wiring 77 are electrically connected. The emitter wiring 75 and the gate electrode wiring 77 are electrically connected to the power supply potential 23.
[0084]
In this embodiment, since the intermediate concentration collector 83 is provided in the collector 33 between the collector high concentration ohmic diffusion layer 41 and the gate electrode 45 as in the bipolar transistor shown in FIG. 14, the collector high concentration is provided. The collector resistance between the ohmic diffusion layer 41 and the gate electrode 45 can be reduced, and the current amplification factor in the large current region can be improved.
[0085]
In still another embodiment of the second aspect of the manufacturing method for manufacturing the bipolar transistor of this embodiment, the above-described step (1) of the embodiment of the manufacturing method described with reference to FIGS. (7) After performing the same process by the reverse conductivity type, the next process is performed.
An interlayer insulating film (not shown) is formed on the N-type substrate 31, and contact holes (not shown) are formed in the interlayer insulating film on the emitter 37, the base high-concentration ohmic diffusion layer 39, and the collector high-concentration ohmic diffusion layer 41. Are omitted). Each contact hole is filled with a conductive material, wirings 51, 71, 75, 77 are formed on the interlayer insulating film, and the collector high-concentration ohmic diffusion layer 41 is electrically connected to the ground potential 19 through the collector wiring 51. The base high-concentration ohmic diffusion layer 9 is electrically connected to the input terminal 29 through the base wiring 71, and the emitter 37 and the gate electrode 45 are connected to the power supply potential 23 through the emitter wiring 75 and the gate electrode wiring 77. Connect electrically.
According to this embodiment of the manufacturing method, the bipolar transistor shown in FIG. 16 can be manufactured with the same effects as the embodiment of the manufacturing method described with reference to FIGS.
[0086]
In the embodiments of the semiconductor device and the manufacturing method shown in FIGS. 1 to 3, 7, 8, and 11 to 16, bipolar transistors are formed on the P-type substrate 1 or the N-type substrate 31. The present invention is not limited to this, and a bipolar transistor may be formed in a P-type well or an N-type well.
[0087]
FIG. 17 is a circuit diagram showing an embodiment of a constant voltage power source to which the semiconductor device of the present invention is applied.
A PNP bipolar transistor 95 constituting an output transistor is provided between an input terminal (Vin) 91 connected to a power source and an output terminal (Vout) 93 connected to a load.
A differential amplifier circuit 97 is provided, and an output terminal of the differential amplifier circuit 97 is connected to the base of the PNP bipolar transistor 95. An inverting input terminal of the differential amplifier circuit 97 is connected to a reference voltage generation circuit (Vref) 99. A reference voltage is applied from the reference voltage generation circuit 99 to the inverting input terminal. A voltage obtained by dividing the output voltage of the PNP bipolar transistor 95 by the voltage dividing resistors R1 and R2 is applied to the non-inverting input terminal of the differential amplifier circuit 97. Power for the differential amplifier circuit 97 and the reference voltage generation circuit 99 is supplied from an input terminal 91. The differential amplifier circuit 97, the reference voltage generation circuit 99, and the resistor R2 are grounded.
In this embodiment, since the bipolar transistor constituting the semiconductor device of the present invention is used as the PNP bipolar transistor 95, the size of the output driver can be reduced while maintaining the breakdown voltage, and the chip area can be reduced. Can be planned.
[0088]
When the input voltage from the input terminal 91 is stepped down, the input voltage is output by resistance ratio division, but if the on-resistance of the PNP bipolar transistor 95 is not varied by the amount of current flowing to the external load connected to the output terminal 93, the output is performed. The voltage is not constant. Therefore, the output voltage is made constant by comparing the reference voltage from the reference voltage generation circuit 99 and the feedback resistance voltage from the resistors R1 and R2 in the differential amplifier circuit 97.
[0089]
FIG. 18 is a circuit diagram showing an embodiment of an inverting charge pump DC / DC converter to which the semiconductor device of the present invention is applied.
The circuit includes an input terminal (Vin) 101, an output terminal (Vout, inverted output) 103, a ground terminal (GND) 105, a pump capacity positive terminal (CP +) 107, and a pump capacity negative terminal (CP-) 109. It has been. An external component capacitor (not shown) is connected between the pump capacity positive terminal 107 and the pump capacity negative terminal 109.
[0090]
Inside, a PNP bipolar transistor 111 and an NPN bipolar transistor 113 are sequentially provided between the input terminal 101 and the ground terminal 105. A pump capacity positive side terminal 107 is connected between the PNP bipolar transistor 111 and the NPN bipolar transistor 113. A ground potential 115 is connected between the NPN bipolar transistor 113 and the ground terminal 105. NPN bipolar transistors 117 and 119 are connected in order between the ground potential 115 and the output terminal 103. A pump capacitance negative terminal 109 is connected between the NPN bipolar transistors 117 and 119.
[0091]
An oscillation circuit (OSC) 123 that alternately oscillates a voltage having the same potential (Vin voltage) as the input terminal 101 and a voltage (GND voltage) having the same potential as the ground terminal 105 based on the reference voltage from the reference voltage terminal (Vref) 121. Is provided. The output terminal of the oscillation circuit 123 is directly connected to the bases of the NPN bipolar transistors 113 and 119, is connected to the base of the NPN bipolar transistor 117 via the inverter 125, and the inverter 125 and the base of the PNP bipolar transistor 111 are connected. 127 is connected.
[0092]
This inverting charge pump DC / DC converter applies current to the bases of the four transistors 111, 113, 117, and 119 through the oscillation circuit 123 to switch them, and between the pump capacity positive terminal 107 and the pump capacity negative terminal 109 Current is passed by charging and discharging the capacitor connected to, and an inverted voltage of the input voltage input from the input terminal 101 is output to the output terminal 103.
In this embodiment, since the bipolar transistor constituting the semiconductor device of the present invention is used for at least one of the PNP bipolar transistor 111 and the NPN bipolar transistors 113, 115, 117 constituting the built-in switch, the withstand voltage is maintained. However, the size of the built-in switch can be reduced, and the chip area can be reduced.
[0093]
When the GND voltage is oscillated from the oscillation circuit 123, the PNP bipolar transistor 111 and the NPN bipolar transistor 117 are turned on, and the other two NPN bipolar transistors 113 and 119 are turned off. At this time, a charge is accumulated in the capacitor connected between the pump capacity positive side terminal 107 and the pump capacity negative side terminal 109.
When the Vin voltage is oscillated from the oscillation circuit 123, the PNP bipolar transistor 111 and the NPN bipolar transistor 117 are turned off, and the other two NPN bipolar transistors 113 and 119 are turned on. At this time, the capacitor storing the electric charge is discharged, but since the output terminal 103 is at a lower potential than the ground terminal 105, an inverted voltage from the charge accumulated by the input voltage is output from the output terminal 103.
By repeating the above operation, current continues to flow at the inverted voltage of the input voltage.
[0094]
In the embodiment shown in FIGS. 17 and 18, the bipolar transistor constituting the present invention is applied to a constant voltage power supply or a DC / DC converter, but the circuit device to which the present invention is applied is limited to this. Instead, the semiconductor device of the present invention can be applied to any semiconductor device provided with a circuit device including a bipolar transistor.
[0095]
【The invention's effect】
The semiconductor device according to claim 1, wherein a collector made of a diffusion layer of a first conductivity type, a gate electrode formed on the collector via a gate insulating film, a region where the gate electrode is formed, and part of the gate electrode A base composed of a second conductivity type diffusion layer formed in the collector overlappingly; an emitter composed of a first conductivity type diffusion layer formed in a region adjacent to the gate electrode in the base; A high-concentration ohmic diffusion layer for the base comprising a diffusion layer of the second conductivity type formed in the base and spaced from the emitter, and a high-concentration ohmic for the collector comprising the diffusion layer of the first conductivity type formed in the collector And a bipolar transistor in which wiring is formed so that the gate electrode and the base are at the same potential. It is possible. Further, since the gate electrode and the base are at the same potential, only a forward voltage is applied between the emitter and the gate electrode in the ON state, and no high voltage is applied to the gate electrode. Thereby, even when a high voltage is applied as an input voltage to the base, the breakdown of the gate oxide film can be suppressed, and a stable operation can be obtained.
[0096]
3. The semiconductor device according to claim 2, wherein a collector made of a diffusion layer of the first conductivity type, a gate electrode formed on the collector via a gate insulating film, a region where the gate electrode is formed, and a part thereof A base composed of a second conductivity type diffusion layer formed in the collector overlappingly; an emitter composed of a first conductivity type diffusion layer formed in a region adjacent to the gate electrode in the base; A high-concentration ohmic diffusion layer for the base comprising a diffusion layer of the second conductivity type formed in the base and spaced from the emitter, and a high-concentration ohmic for the collector comprising the diffusion layer of the first conductivity type formed in the collector And a bipolar transistor in which wiring is formed so that the gate electrode and the emitter have the same potential. Rukoto can. Further, since the gate electrode and the emitter are set at the same potential, only a forward voltage is applied between the base and the gate electrode in the ON state, and only a forward voltage is applied to the gate insulating film. Thereby, even when a high voltage, for example, a power supply potential is applied as an input voltage to the base, the breakdown of the gate oxide film can be suppressed, and a stable operation can be obtained.
[0097]
In the semiconductor device according to the third aspect, the collector high-concentration ohmic diffusion layer is formed with a gap from the gate electrode, so that the gate modulation effect can be suppressed and the breakdown voltage can be improved.
[0098]
In the semiconductor device according to claim 4, when the collector high-concentration ohmic diffusion layer and the gate electrode are arranged with an interval, in the collector between the gate electrode and the collector high-concentration ohmic diffusion layer, Since the intermediate concentration collector further comprising a diffusion layer having a first conductivity type impurity concentration that is darker than the collector and thinner than the high-concentration ohmic diffusion layer for the collector, the gate is formed by the intermediate concentration collector. The collector resistance between the electrode and the collector high-concentration ohmic diffusion layer can be reduced, and the current amplification factor in the large current region can be improved.
[0099]
In the semiconductor device according to claim 5, since the bipolar transistor constituting the semiconductor device of the present invention is used as the bipolar transistor used in the constant voltage power supply, the bipolar used as the output driver while maintaining the withstand voltage. The size of the transistor can be reduced, and the chip area can be reduced.
[0100]
In the semiconductor device according to claim 6, since the bipolar transistor constituting the semiconductor device of the present invention is used as at least one built-in switch used in the DC / DC converter, the built-in switch is maintained while maintaining the withstand voltage. As a result, the size of the bipolar transistor used can be reduced, and the chip area can be reduced.
[0101]
In the manufacturing method according to claim 7, since the base and the emitter are formed in a self-aligned manner with respect to the gate electrode to manufacture the semiconductor device according to claim 1, the current amplification factor of the lateral bipolar transistor structure is obtained. The base width through which the most current flows can be set short, and it is not necessary to consider the alignment deviation in the photolithography process with respect to the dimension of the base width. Thereby, a highly efficient bipolar transistor with a small area can be manufactured.
[0102]
In the manufacturing method according to claim 8, since the base and the emitter are formed in a self-aligned manner with respect to the gate electrode, the semiconductor device according to claim 2 is manufactured, so that the current amplification factor of the lateral bipolar transistor structure is obtained. The base width through which the most current flows can be set short, and it is not necessary to consider the alignment deviation in the photolithography process with respect to the dimension of the base width. Thereby, a highly efficient bipolar transistor with a small area can be manufactured.
[0103]
In the manufacturing method according to the ninth aspect, since the semiconductor device according to the fourth aspect is manufactured by forming the medium concentration collector in a self-aligned manner with respect to the gate electrode, the position of the medium concentration collector is determined by the gate current. Since it is determined at the extreme, it is not necessary to consider the alignment deviation in the photolithography process with respect to the distance between the medium concentration collector and the base.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing an embodiment of a first aspect of a semiconductor device.
2 is a process cross-sectional view showing the first half of one embodiment of the first aspect of the manufacturing method for manufacturing the bipolar transistor shown in FIG. 1; FIG.
FIG. 3 is a process sectional view showing the latter half of the same example;
4 is a diagram showing a breakdown voltage characteristic in a state where the bipolar transistor shown in FIG. 1 is turned off, and the vertical axis indicates the collector current I C The horizontal axis is the collector-emitter voltage V CE Indicates.
5 is a collector current I when the bipolar transistor shown in FIG. 1 is turned on. C And collector-emitter voltage V CE (Lower data) and the gate voltage V G And collector-emitter voltage V CE The vertical axis on the left is the collector current I C The vertical axis on the right is the gate voltage V G The horizontal axis is the collector-emitter voltage V CE Indicates.
6 is a diagram showing the current amplification factor linearity characteristic of the bipolar transistor shown in FIG. 1, wherein the vertical axis represents the current amplification factor hfe, and the horizontal axis represents the collector current I. FIG. C Indicates.
FIG. 7 is a cross-sectional view showing another embodiment of the first aspect of the semiconductor device.
FIG. 8 is a cross-sectional view showing an example of the second aspect of the semiconductor device.
9 is a collector current I when the bipolar transistor shown in FIG. 8 is turned on. C And collector-emitter voltage V CE (Lower data) and the gate voltage V G And collector-emitter voltage V CE The vertical axis on the left is the collector current I C The vertical axis on the right is the gate voltage V G The horizontal axis is the collector-emitter voltage V CE Indicates.
10 is a diagram showing the current amplification factor linearity characteristic of the bipolar transistor shown in FIG. 8, wherein the vertical axis represents the current amplification factor hfe, and the horizontal axis represents the collector current I. C Indicates.
FIG. 11 is a cross-sectional view showing another embodiment of the second aspect of the semiconductor device.
12A and 12B are diagrams showing still another embodiment of the first aspect of the semiconductor device, wherein FIG. 12A is a top view and FIG. 12B is a cross-sectional view taken along the line AA in FIG.
13 is a process cross-sectional view showing a part of one embodiment of the first aspect of the manufacturing method for manufacturing the bipolar transistor shown in FIG. 12; FIG.
FIG. 14 is a cross-sectional view showing still another embodiment of the first aspect of the semiconductor device.
FIG. 15 is a cross-sectional view showing still another example of the second mode of the semiconductor device;
FIG. 16 is a cross-sectional view showing still another embodiment of the second mode of the semiconductor device;
FIG. 17 is a circuit diagram showing an embodiment of a constant voltage power supply to which the semiconductor device of the present invention is applied.
FIG. 18 is a circuit diagram showing one embodiment of a DC / DC converter to which the semiconductor device of the present invention is applied.
FIG. 19 is a cross-sectional view showing an example of an N-channel LDMOS transistor.
[Explanation of symbols]
1 P-type substrate
2 Field oxide film
3 Collector
5 base
7 Emitter
9 High-concentration ohmic diffusion layer for base
11 High concentration ohmic diffusion layer for collector
13 Gate oxide film
15 Gate electrode
17 Emitter wiring
19 Ground potential
21 Collector wiring
23 Power supply potential
25 Base wiring
27 Gate electrode wiring
29 Input terminal

Claims (9)

第１導電型の拡散層からなるコレクタと、
前記コレクタ上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極が形成された領域と一部重複して前記コレクタ内に形成された第１導電型とは逆導電型である第２導電型の拡散層からなるベースと、
前記ベース内の前記ゲート電極に隣接した領域に形成された第１導電型の拡散層からなるエミッタと、
前記ベース内に前記エミッタと間隔をもって形成された第２導電型の拡散層からなるベース用高濃度オーミック拡散層と、
前記ゲート電極に対して前記エミッタとは反対側の領域の前記コレクタ内に形成された第１導電型の拡散層からなるコレクタ用高濃度オーミック拡散層とを備え、
前記ゲート電極と前記ベースが同電位になるように配線が形成されてなるバイポーラトランジスタを備えている半導体装置。A collector comprising a diffusion layer of the first conductivity type;
A gate electrode formed on the collector via a gate insulating film;
A base made of a diffusion layer of a second conductivity type that is partially opposite to the first conductivity type formed in the collector so as to partially overlap the region where the gate electrode is formed;
An emitter comprising a diffusion layer of a first conductivity type formed in a region of the base adjacent to the gate electrode;
A high-concentration ohmic diffusion layer for a base comprising a diffusion layer of a second conductivity type formed in the base and spaced apart from the emitter;
A collector high-concentration ohmic diffusion layer formed of a diffusion layer of a first conductivity type formed in the collector in a region opposite to the emitter with respect to the gate electrode;
A semiconductor device comprising a bipolar transistor in which wiring is formed so that the gate electrode and the base have the same potential. 第１導電型の拡散層からなるコレクタと、
前記コレクタ上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極が形成された領域と一部重複して前記コレクタ内に形成された第１導電型とは逆導電型である第２導電型の拡散層からなるベースと、
前記ベース内の前記ゲート電極と隣接した領域に形成された第１導電型の拡散層からなるエミッタと、
前記ベース内に前記エミッタと間隔をもって形成された第２導電型の拡散層からなるベース用高濃度オーミック拡散層と、
前記ゲート電極に対して前記エミッタとは反対側の領域の前記コレクタ内に形成された第１導電型の拡散層からなるコレクタ用高濃度オーミック拡散層とを備え、
前記ゲート電極と前記エミッタが同電位になるように配線が形成されてなるバイポーラトランジスタを備えている半導体装置。A collector comprising a diffusion layer of the first conductivity type;
A gate electrode formed on the collector via a gate insulating film;
A base made of a diffusion layer of a second conductivity type that is partially opposite to the first conductivity type formed in the collector so as to partially overlap the region where the gate electrode is formed;
An emitter comprising a diffusion layer of a first conductivity type formed in a region of the base adjacent to the gate electrode;
A high-concentration ohmic diffusion layer for a base comprising a diffusion layer of a second conductivity type formed in the base and spaced apart from the emitter;
A collector high-concentration ohmic diffusion layer formed of a diffusion layer of a first conductivity type formed in the collector in a region opposite to the emitter with respect to the gate electrode;
A semiconductor device comprising a bipolar transistor in which wiring is formed so that the gate electrode and the emitter have the same potential. 前記コレクタ用高濃度オーミック拡散層は前記ゲート電極と間隔をもって形成されている請求項１又は２に記載の半導体装置。The semiconductor device according to claim 1, wherein the high-concentration ohmic diffusion layer for collector is formed with a gap from the gate electrode. 前記ゲート電極と前記コレクタ用高濃度オーミック拡散層との間の前記コレクタ内に、前記コレクタよりも濃く、かつ前記コレクタ用高濃度オーミック拡散層よりも薄い第１導電型の不純物濃度をもつ拡散層からなる中濃度コレクタをさらに備えている請求項３に記載の半導体装置。In the collector between the gate electrode and the collector high-concentration ohmic diffusion layer, a diffusion layer having a first conductivity type impurity concentration that is higher than the collector and lower than the collector high-concentration ohmic diffusion layer The semiconductor device according to claim 3, further comprising a medium concentration collector comprising: 出力ドライバからの出力電圧を基準電圧と比較しその出力電圧が一定なるようにフィードバックをかける定電圧電源を備えた半導体装置において、
そこで使用される前記出力ドライバが請求項１から４のいずれかに記載のバイポーラトランジスタであることを特徴とする半導体装置。In a semiconductor device equipped with a constant voltage power source that compares the output voltage from the output driver with a reference voltage and applies feedback so that the output voltage is constant.
5. The semiconductor device according to claim 1, wherein the output driver used is the bipolar transistor according to claim 1. 内蔵スイッチの切替え動作によりコンデンサに電荷を充放電させることにより電流を流すチャージポンプ方式のＤＣ／ＤＣコンバータを備えた半導体装置において、
そこで使用される少なくとも１つの前記内蔵スイッチが請求項１から４のいずれかに記載のバイポーラトランジスタであることを特徴とする半導体装置。In a semiconductor device including a charge pump type DC / DC converter that allows a current to flow by charging / discharging a capacitor by switching operation of a built-in switch,
5. The semiconductor device according to claim 1, wherein at least one of the built-in switches used is the bipolar transistor according to claim 1. 以下の工程（Ａ）から（Ｆ）を含んでバイポーラトランジスタを形成することを特徴とする半導体装置の製造方法。
（Ａ）半導体基板に第１導電型の拡散層からなるコレクタを形成する工程、
（Ｂ）前記コレクタ表面にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成する工程、
（Ｃ）前記ゲート電極の一側面側の前記コレクタ内に第２導電型の不純物注入を行ない、その後熱拡散処理を行なって、前記コレクタ内に前記ゲート電極に対して自己整合的に第２導電型の拡散層からなるベースを形成する工程、
（Ｄ）前記ゲート電極に対して前記ベースとは反対側の領域及び前記ベース内の前記ゲート電極に隣接する領域に第１導電型の不純物注入を行なって、前記コレクタ内に第１導電型の拡散層からなるコレクタ用高濃度オーミック拡散層を形成し、前記ベース内に前記ゲート電極に対して自己整合的に第１導電型の拡散層からなるエミッタを形成する工程、
（Ｅ）前記ベース内の前記エミッタと間隔をもつ領域に第２導電型の不純物注入を行なって、前記ベース内に前記エミッタと間隔をもって第２導電型の拡散層からなるベース用高濃度オーミック拡散層を形成する工程、
（Ｆ）前記ゲート電極と前記ベースが同電位になるように配線を形成する工程。A method of manufacturing a semiconductor device, comprising forming a bipolar transistor including the following steps (A) to (F):
(A) forming a collector made of a diffusion layer of the first conductivity type on a semiconductor substrate;
(B) forming a gate insulating film on the collector surface and forming a gate electrode on the gate insulating film;
(C) Impurity implantation of the second conductivity type is performed in the collector on one side of the gate electrode, and then thermal diffusion treatment is performed, so that the second conductivity is self-aligned with the gate electrode in the collector. Forming a base comprising a mold diffusion layer;
(D) Impurity implantation of a first conductivity type is performed in a region opposite to the base with respect to the gate electrode and a region adjacent to the gate electrode in the base, and the first conductivity type is implanted in the collector. Forming a collector high-concentration ohmic diffusion layer made of a diffusion layer, and forming an emitter made of a diffusion layer of the first conductivity type in a self-aligned manner with respect to the gate electrode in the base;
(E) Impurity implantation of a second conductivity type is performed in a region having a distance from the emitter in the base, and a high-concentration ohmic diffusion for the base comprising a diffusion layer of the second conductivity type in the base with a distance from the emitter. Forming a layer;
(F) A step of forming a wiring so that the gate electrode and the base have the same potential. 以下の工程（Ａ）から（Ｆ）を含んでバイポーラトランジスタを形成することを特徴とする半導体装置の製造方法。
（Ａ）半導体基板に第１導電型の拡散層からなるコレクタを形成する工程、
（Ｂ）前記コレクタ表面にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成する工程、
（Ｃ）前記ゲート電極の一側面側の前記コレクタ内に第２導電型の不純物注入を行ない、その後熱拡散処理を行なって、前記コレクタ内に前記ゲート電極に対して自己整合的に第２導電型の拡散層からなるベースを形成する工程、
（Ｄ）前記ゲート電極に対して前記ベースとは反対側の領域及び前記ベース内の前記ゲート電極に隣接する領域に第１導電型の不純物注入を行なって、前記コレクタ内に第１導電型の拡散層からなるコレクタ用高濃度オーミック拡散層を形成し、前記ベース内に前記ゲート電極に対して自己整合的に第１導電型の拡散層からなるエミッタを形成する工程、
（Ｅ）前記ベース内の前記エミッタと間隔をもつ領域に第２導電型の不純物注入を行なって、前記ベース内に前記エミッタと間隔をもって第２導電型の拡散層からなるベース用高濃度オーミック拡散層を形成する工程、
（Ｆ）前記ゲート電極と前記エミッタが同電位になるように配線を形成する工程。A method of manufacturing a semiconductor device, comprising forming a bipolar transistor including the following steps (A) to (F):
(A) forming a collector made of a diffusion layer of the first conductivity type on a semiconductor substrate;
(B) forming a gate insulating film on the collector surface and forming a gate electrode on the gate insulating film;
(C) Impurity implantation of the second conductivity type is performed in the collector on one side of the gate electrode, and then thermal diffusion treatment is performed, so that the second conductivity is self-aligned with the gate electrode in the collector. Forming a base comprising a mold diffusion layer;
(D) Impurity implantation of a first conductivity type is performed in a region opposite to the base with respect to the gate electrode and a region adjacent to the gate electrode in the base, and the first conductivity type is implanted in the collector. Forming a collector high-concentration ohmic diffusion layer made of a diffusion layer, and forming an emitter made of a diffusion layer of the first conductivity type in a self-aligned manner with respect to the gate electrode in the base;
(E) Impurity implantation of a second conductivity type is performed in a region having a distance from the emitter in the base, and a high-concentration ohmic diffusion for the base comprising a diffusion layer of the second conductivity type in the base with a distance from the emitter. Forming a layer;
(F) A step of forming wiring so that the gate electrode and the emitter have the same potential. 前記工程（Ｃ）を行なった後、前記工程（Ｄ）を行なう前に、前記ゲート電極に対して前記ベースとは反対側の領域の前記コレクタ内に第１導電型の不純物注入を行なって前記ゲート電極に対して自己整合的に中濃度コレクタを形成する工程（Ｃ’）を含み、前記工程（Ｄ）において、前記コレクタ用高濃度オーミック拡散層を前記ゲート電極と間隔をもってかつ前記中濃度コレクタに隣接して形成する請求項７又は８に記載の製造方法。After performing the step (C) and before performing the step (D), a first conductivity type impurity is implanted into the collector in a region opposite to the base with respect to the gate electrode. Forming an intermediate concentration collector in a self-aligned manner with respect to the gate electrode, wherein in the step (D), the collector high concentration ohmic diffusion layer is spaced from the gate electrode and the intermediate concentration collector The manufacturing method of Claim 7 or 8 formed adjacent to.
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