JP4513770B2 - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in which the internal inductance can be reduced while suppressing enlargement of an inverter circuit made by using the semiconductor device. <P>SOLUTION: The semiconductor device 1 is constituted by providing the drain electrode terminal 7 and the source electrode terminal 8 of a semiconductor element 5 on a metal core insulating substrate 4 such that the current paths adjoin each other and the current directions are reversed from each other when the semiconductor element 5 is turned on, and by providing the drain electrode terminal 9 and the source electrode terminal 10 of a semiconductor element 6 on the metal core insulating substrate 4 such that the current paths adjoin each other and the current directions are reversed from each other when the semiconductor element 6 is turned on wherein the end of the drain electrode terminal 9 and the end of the source electrode terminal 8 connected each other are arranged contiguously to each other, and the end of the drain electrode terminal 7 connected to one electrode and the end of the source electrode terminal 10 connected to the other electrode are arranged contiguously to each other. <P>COPYRIGHT: (C)2007,JPO&amp;INPIT

Description

本発明は、インバータ回路におけるアーム構成をつくるために用いられる半導体装置に関し、特に、半導体装置に備えられる半導体素子の外部端子構造に関する。   The present invention relates to a semiconductor device used for making an arm configuration in an inverter circuit, and more particularly to an external terminal structure of a semiconductor element provided in the semiconductor device.

従来の半導体装置では、外部からの電流を半導体装置内の半導体素子に入力するための入力用外部端子と半導体素子から外部に電流を出力するための出力用外部端子とを、電流経路が互いに隣り合い、かつ、電流方向が互いに反対になるように配置して、各外部端子のそれぞれのインダクタンスを相互誘導作用により互いに打ち消し合わせて小さくするものがある（例えば、特許文献１参照）。   In a conventional semiconductor device, an input external terminal for inputting current from the outside to a semiconductor element in the semiconductor device and an output external terminal for outputting current from the semiconductor element to the outside are adjacent to each other in current paths. There are some which are arranged so that the current directions are opposite to each other, and the respective inductances of the respective external terminals cancel each other out by mutual inductive action and are reduced (for example, see Patent Document 1).

図５は、このような半導体装置の一例を示す斜視図（図５（ａ））、平面図（図５（ｂ））、及び側面図（図５（ｃ））である。なお、図５に示す半導体装置５０が備える複数の半導体素子５１（ここでは一例として３つの半導体素子５１を備える半導体装置５０を説明する）のそれぞれのゲート電極は省略している。また、半導体素子５１は、例えば、ダイオードが並列接続されるＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などとする。   FIG. 5 is a perspective view (FIG. 5A), a plan view (FIG. 5B), and a side view (FIG. 5C) showing an example of such a semiconductor device. Note that each gate electrode of a plurality of semiconductor elements 51 included in the semiconductor device 50 illustrated in FIG. 5 (here, the semiconductor device 50 including three semiconductor elements 51 will be described as an example) is omitted. The semiconductor element 51 is, for example, a MOSFET (Metal Oxide Field Effect Transistor) or an IGBT (Insulated Gate Bipolar Transistor) to which diodes are connected in parallel.

図５（ａ）及び図５（ｂ）に示すように、半導体装置５０は、３つの半導体素子５１がドレイン電極を兼ねたベース基板５２上に並置されている。また、外部からの電流を半導体素子５１に入力するためのドレイン電極端子５３ａ、５３ｂ、５３ｃは、それぞれ、側断面が逆Ｌ字型になっておりベース基板５２側面に接続されている。また、ドレイン電極端子５３ａ、５３ｂ、５３ｃに接続されるベース基板５２の側面部分は、ドレイン電極端子５３ａ、５３ｂ、５３ｃのそれぞれの形状に合わせて３等分に分割されている。また、電流を半導体素子５１から出力するためのソース電極端子５４は、ドレイン電極端子５３ａ、５３ｂ、５３ｃに合わせて３等分に分割されていると共にそれらの側断面がコの字型になっておりベース基板５２上に絶縁板５５を介して載置されている。また、３つの半導体素子５１は、それぞれ、ソース電極端子５４と平行になるように配置され、各半導体素子５１のそれぞれのソース電極がボンディングワイヤ５６によりソース電極端子５４と接続されている。また、ドレイン電極端子５３ａ、５３ｂ、５３ｃとソース電極端子５４は、互いに対向するように配置されている。このように構成される半導体装置５０は、上述したように、ドレイン電極端子５３ａ、５３ｂ、５３ｃに流れる電流の方向とソース電極端子５４に流れる電流の方向とを互いに反対にさせることができるので、ドレイン電極端子５３ａ、５３ｂ、５３ｃのインダクタンスとソース電極端子５４のインダクタンスとを互いに打ち消し合わせて、半導体装置５０の内部インダクタンスを小さくさせることができる。これにより、例えば、半導体装置５０にかかるサージ電圧などを抑えることができる。   As shown in FIGS. 5A and 5B, in the semiconductor device 50, three semiconductor elements 51 are juxtaposed on a base substrate 52 that also serves as a drain electrode. The drain electrode terminals 53 a, 53 b, 53 c for inputting an external current to the semiconductor element 51 have a reverse L-shaped side section and are connected to the side surface of the base substrate 52. Further, the side surface portion of the base substrate 52 connected to the drain electrode terminals 53a, 53b, and 53c is divided into three equal parts according to the shape of the drain electrode terminals 53a, 53b, and 53c. In addition, the source electrode terminal 54 for outputting current from the semiconductor element 51 is divided into three equal parts according to the drain electrode terminals 53a, 53b, and 53c, and the side cross section thereof becomes a U-shape. It is placed on the cage base substrate 52 via an insulating plate 55. The three semiconductor elements 51 are arranged in parallel to the source electrode terminals 54, and the source electrodes of the respective semiconductor elements 51 are connected to the source electrode terminals 54 by bonding wires 56. Further, the drain electrode terminals 53a, 53b, 53c and the source electrode terminal 54 are arranged to face each other. Since the semiconductor device 50 configured as described above can reverse the direction of the current flowing through the drain electrode terminals 53a, 53b, and 53c and the direction of the current flowing through the source electrode terminal 54 as described above, The inductances of the drain electrode terminals 53a, 53b, and 53c and the inductance of the source electrode terminal 54 can be canceled out to reduce the internal inductance of the semiconductor device 50. Thereby, for example, a surge voltage applied to the semiconductor device 50 can be suppressed.

ところで、この半導体装置５０を用いて、図６に示すようなインバータ回路におけるアーム構成をつくる場合では、半導体装置５０が２つ必要であり、その２つの半導体装置５０を電気的に接続するための配線やネジなどを少なくしてインバータ回路を大型化させないという要望がある。また、配線やネジなどを少なくしてインバータ回路を大型化させないようにする構成は、インバータ回路の組み付けコストの低減を図ることができる。   By the way, when the semiconductor device 50 is used to form an arm configuration in the inverter circuit as shown in FIG. 6, two semiconductor devices 50 are necessary, and the two semiconductor devices 50 are electrically connected. There is a demand for reducing the size of the inverter circuit by reducing wiring and screws. In addition, the configuration in which the size of the inverter circuit is not increased by reducing the number of wirings, screws, and the like can reduce the assembly cost of the inverter circuit.

そこで、インバータ回路を大型化させないようにするための構成の１つとして、例えば、インバータ回路におけるアーム構成をつくるための各半導体素子をベース基板に配置し、一方の半導体素子の出力用外部端子と他方の半導体素子の入力用外部端子とを隣り合わせてベース基板に設けることが考えられる（例えば、特許文献２参照）。   Therefore, as one of the configurations for preventing the inverter circuit from becoming large, for example, each semiconductor element for forming an arm configuration in the inverter circuit is arranged on the base substrate, and the output external terminal of one of the semiconductor elements and It is conceivable to provide an input external terminal of the other semiconductor element next to each other on the base substrate (for example, see Patent Document 2).

このように構成することにより、２つの半導体素子を電気的に接続するための配線を短くすることができるので、インバータ回路の大型化を抑えることができる。
特開２０００−９１４９８号 特開２００５−１９８４４３号 With this configuration, the wiring for electrically connecting the two semiconductor elements can be shortened, so that the size of the inverter circuit can be suppressed.
JP 2000-91498 A JP-A-2005-198443

そして、このようなインバータ回路の大型化を抑えるための構成において、さらに、半導体装置の内部インダクタンスを小さくさせたいという要望もある。
そこで、本発明は、半導体装置を用いてつくるインバータ回路の大型化を抑えつつ、半導体装置の内部インダクタンスを小さくさせることが可能な半導体装置を提供することを目的とする。 In addition, there is a demand for further reducing the internal inductance of the semiconductor device in the configuration for suppressing the increase in the size of the inverter circuit.
Accordingly, an object of the present invention is to provide a semiconductor device capable of reducing the internal inductance of the semiconductor device while suppressing an increase in size of an inverter circuit formed using the semiconductor device.

上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の半導体装置は、ベース基板と、前記ベース基板に設けられる第１及び第２の半導体素子と、前記第１の半導体素子に接続され、前記第１の半導体素子がオンすると、電流経路が互いに隣り合い、かつ、電流方向が互いに反対になるように前記ベース基板に設けられる第１の入力用外部端子及び第１の出力用外部端子と、前記第２の半導体素子に接続され、前記第２の半導体素子がオンすると、電流経路が互いに隣り合い、かつ、電流方向が互いに反対になるように前記ベース基板に設けられる第２の入力用外部端子及び第２の出力用外部端子とを備え、互いに接続される前記第１の出力用外部端子の端部と前記第２の入力用外部端子の端部とが隣り合うように配置され、電源の一方の電極に接続される前記第１の入力用外部端子の端部と前記電源の他方の電極に接続される前記第２の出力用外部端子の端部とが隣り合うように配置される。 In order to solve the above problems, the present invention adopts the following configuration.
That is, the semiconductor device of the present invention is connected to the base substrate, the first and second semiconductor elements provided on the base substrate, and the first semiconductor element. A first input external terminal and a first output external terminal provided on the base substrate such that paths are adjacent to each other and current directions are opposite to each other; and connected to the second semiconductor element; When the second semiconductor element is turned on, a second input external terminal and a second output external terminal provided on the base substrate so that current paths are adjacent to each other and current directions are opposite to each other; The first output external terminal connected to each other and the end of the second input external terminal are arranged adjacent to each other and connected to one electrode of the power source Outside of 1 input And the end portion of the second output external terminal connected to the other electrode of the the end portion of the terminal power supply is arranged so as to be adjacent.

このように、第１の入力用外部端子及び第１の出力用外部端子が、電流経路が互いに隣り合い、かつ、電流方向が互いに反対になるように設けられ、第２の入力用外部端子及び第２の出力用外部端子が、電流経路が互いに隣り合い、かつ、電流方向が互いに反対になるように設けられているので、相互誘導作用により各外部端子のインダクタンスを小さくさせることができる。これにより、半導体装置の内部インダクタンスを小さくすることができる。   Thus, the first input external terminal and the first output external terminal are provided so that the current paths are adjacent to each other and the current directions are opposite to each other, and the second input external terminal and Since the second output external terminals are provided so that the current paths are adjacent to each other and the current directions are opposite to each other, the inductance of each external terminal can be reduced by the mutual induction action. Thereby, the internal inductance of the semiconductor device can be reduced.

また、第１の出力用外部端子の端部と第２の入力用外部端子の端部とが隣り合うように配置されているので、第１の出力用外部端子と第２の入力用外部端子とを接続するための配線を短くすることができ、半導体装置を用いてつくるインバータ回路の大型化を抑えることができる。   Since the end of the first output external terminal and the end of the second input external terminal are arranged adjacent to each other, the first output external terminal and the second input external terminal Can be shortened, and an increase in the size of an inverter circuit formed using a semiconductor device can be suppressed.

また、第１の入力用外部端子の端部と第２の出力用外部端子の端部とが隣り合うように配置されているので、第１の入力用外部端子と電源の一方の電極とを接続するための配線長と第２の出力用外部端子と電源の他方の電極とを接続するための配線長を同じにすることができる。これにより、それらの配線の各インダクタンスがアンバランスになることを抑えることができるので、第１及び第２の半導体素子にそれぞれ流れる電流がアンバランスになることを抑えることができる。   Since the end of the first input external terminal and the end of the second output external terminal are arranged adjacent to each other, the first input external terminal and one electrode of the power source are connected to each other. The wiring length for connecting, the wiring length for connecting the second output external terminal and the other electrode of the power source can be made the same. Thereby, since it can suppress that each inductance of those wiring becomes imbalanced, it can suppress that the electric current which each flows into the 1st and 2nd semiconductor element becomes imbalanced.

また、上記半導体装置は、前記第１の出力用外部端子の端部及び前記第２の入力用外部端子の端部が前記第１の半導体素子側に配置され、前記第１の入力用外部端子の端部及び前記第２の出力用外部端子が前記第２の半導体素子側に配置され、前記第１の入力用外部端子の他方の端部及び前記第１の出力用外部端子の他方の端部が前記第１の半導体素子側に配置され、前記第２の入力用外部端子の他方の端部及び前記第２の出力用外部端子の他方の端部が前記第２の半導体素子側に配置されてもよい。   In the semiconductor device, an end portion of the first output external terminal and an end portion of the second input external terminal are disposed on the first semiconductor element side, and the first input external terminal And the second output external terminal are disposed on the second semiconductor element side, the other end of the first input external terminal and the other end of the first output external terminal. Is disposed on the first semiconductor element side, and the other end of the second input external terminal and the other end of the second output external terminal are disposed on the second semiconductor element side. May be.

これにより、第１及び第２の半導体素子と各外部端子とをつなぐ配線（例えば、ボンディングワイヤなど）を短くすることができるので、半導体装置の内部インダクタンスを小さくすることができる。   Thereby, since the wiring (for example, bonding wire etc.) which connects the 1st and 2nd semiconductor element and each external terminal can be shortened, the internal inductance of a semiconductor device can be made small.

また、上記半導体装置は、前記第１の入力用外部端子の端部が前記第２の出力用外部端子の端部の両側に分岐されてもよい。
これにより、ベース基板に第１の半導体素子が複数並ぶ構成であっても、第１の半導体素子に入力される電流を分散させることができるので、各第１の半導体素子に流れるそれぞれの電流がアンバランスになることを抑えることができる。 In the semiconductor device, an end portion of the first input external terminal may be branched on both sides of an end portion of the second output external terminal.
As a result, even if a plurality of first semiconductor elements are arranged on the base substrate, the current input to the first semiconductor element can be dispersed, so that each current flowing through each first semiconductor element is It can suppress becoming imbalance.

また、上記半導体装置は、前記第２の入力用外部端子の端部が前記第１の出力用外部端子の端部の両側に分岐されてもよい。
これにより、ベース基板に第２の半導体素子が複数並ぶ構成であっても、第２の半導体素子に流れる電流を分散させることができるので、各第２の半導体素子に流れるそれぞれの電流がアンバランスになることを抑えることができる。 In the semiconductor device, the end portion of the second input external terminal may be branched to both sides of the end portion of the first output external terminal.
As a result, even when a plurality of second semiconductor elements are arranged on the base substrate, the current flowing through the second semiconductor elements can be dispersed, so that the respective currents flowing through the second semiconductor elements are unbalanced. Can be suppressed.

また、上記半導体装置は、前記第１の入力用外部端子の端部または前記第２の入力用外部端子の端部が、前記第１または第２の半導体素子に流れる電流に応じた大きさに形成されてもよい。   In the semiconductor device, the end of the first input external terminal or the end of the second input external terminal is sized according to the current flowing through the first or second semiconductor element. It may be formed.

これにより、例えば、第１または第２の半導体素子に入力される電流が大きい場合でも対応することができる。
また、上記半導体装置は、前記第１の入力用外部端子の端部または前記第２の入力用外部端子の端部が、２以上に分岐されてもよい。 Thereby, for example, even when the current input to the first or second semiconductor element is large, it is possible to cope with it.
In the semiconductor device, an end portion of the first input external terminal or an end portion of the second input external terminal may be branched into two or more.

これにより、例えば、第１または第２の半導体素子に入力される電流が大きい場合でも対応することができる。   Thereby, for example, even when the current input to the first or second semiconductor element is large, it is possible to cope with it.

本発明によれば、半導体装置を用いてつくるインバータ回路の大型化を抑えつつ、半導体装置の内部インダクタンスを小さくさせることができる。   ADVANTAGE OF THE INVENTION According to this invention, the internal inductance of a semiconductor device can be made small, suppressing the enlargement of the inverter circuit produced using a semiconductor device.

以下、本発明の実施形態を図面を用いて説明する。
図１（ａ）は、本発明の実施形態の半導体装置の平面図である。図１（ｂ）は、Ａ−Ａ断面を示す図である。図１（ｃ）は、Ｂ−Ｂ断面を示す図である。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1A is a plan view of a semiconductor device according to an embodiment of the present invention. FIG.1 (b) is a figure which shows the AA cross section. FIG.1 (c) is a figure which shows a BB cross section.

図１（ａ）〜図１（ｃ）に示すように、半導体装置１は、金属ベース２と回路パターン３とからなる金属コア絶縁基板４（ベース基板）と、インバータ回路におけるアーム構成の一方のスイッチング素子としての半導体素子（半導体チップ）５（第１の半導体素子）と、アーム構成の他方のスイッチング素子としての半導体素子６（第２の半導体素子）と、半導体素子５のドレイン電極端子７（第１の入力用外部端子）と、半導体素子５のソース電極端子８（第１の出力用外部端子）と、半導体素子６のドレイン電極端子９（第２の入力用外部端子）と、半導体素子６のソース電極端子１０（第２の出力用外部端子）と、金属コア絶縁基板４と半導体素子５との間または金属コア絶縁基板４と半導体素子６との間に設けられるヒートスプレッダ１１と、半導体素子５や半導体素子６とヒートスプレッダ１１とを接続するためのはんだ１２と、ドレイン電極端子７、ソース電極端子８、ドレイン電極端子９、及びソース電極端子１０以外の部品（例えば、半導体素子５、６など）を覆うためのカバー１３とを備えて構成されている。なお、図１（ｂ）及び図１（ｃ）では、カバー１３を省略している。また、半導体素子５、６は、例えば、ダイオードが並列接続されるＭＯＳＦＥＴやＩＧＢＴなどが考えられる。また、半導体素子５、６の下側構造は、銅などの金属板とセラミック回路基板とを用いて構成してもよい。   As shown in FIGS. 1A to 1C, a semiconductor device 1 includes a metal core insulating substrate 4 (base substrate) composed of a metal base 2 and a circuit pattern 3, and one of arm configurations in an inverter circuit. A semiconductor element (semiconductor chip) 5 (first semiconductor element) as a switching element, a semiconductor element 6 (second semiconductor element) as the other switching element in the arm configuration, and a drain electrode terminal 7 ( A first input external terminal), a source electrode terminal 8 (first output external terminal) of the semiconductor element 5, a drain electrode terminal 9 (second input external terminal) of the semiconductor element 6, and a semiconductor element 6 source electrode terminal 10 (second output external terminal) and between the metal core insulating substrate 4 and the semiconductor element 5 or between the metal core insulating substrate 4 and the semiconductor element 6. 11, solder 12 for connecting the semiconductor element 5, the semiconductor element 6, and the heat spreader 11, and components other than the drain electrode terminal 7, source electrode terminal 8, drain electrode terminal 9, and source electrode terminal 10 (for example, semiconductor And a cover 13 for covering the elements 5 and 6). In addition, the cover 13 is abbreviate | omitted in FIG.1 (b) and FIG.1 (c). The semiconductor elements 5 and 6 may be, for example, MOSFETs or IGBTs in which diodes are connected in parallel. The lower structure of the semiconductor elements 5 and 6 may be configured using a metal plate such as copper and a ceramic circuit board.

ドレイン電極端子７の一方の端部は、カバー１３の外部へと延在しカバー１３の外部にて半導体素子６側に直角に折り曲げられている。また、ドレイン電極端子７の他方の端部は、カバー１３の内部へと延在し回路パターン３上にて半導体素子５側に直角に折り曲げられており、回路パターン３を介して半導体素子５のドレイン電極に接続されている。なお、ドレイン電極端子７の他方の端部の幅は、金属コア絶縁基板４の幅Ｃとほぼ同じ大きさに形成されている。すなわち、ドレイン電極端子７は、図１（ｃ）に示す断面ではＳ字型に形成されている。   One end of the drain electrode terminal 7 extends to the outside of the cover 13 and is bent at a right angle to the semiconductor element 6 side outside the cover 13. The other end of the drain electrode terminal 7 extends into the cover 13 and is bent at a right angle on the semiconductor element 5 side on the circuit pattern 3. Connected to the drain electrode. Note that the width of the other end of the drain electrode terminal 7 is formed to be approximately the same as the width C of the metal core insulating substrate 4. That is, the drain electrode terminal 7 is formed in an S shape in the cross section shown in FIG.

ソース電極端子８の一方の端部は、カバー１３の外部へと延在しカバー１３の外部にて半導体素子５側に直角に折り曲げられている。また、ソース電極端子８の他方の端部は、カバー１３の内部へと延在しケース１４上にて半導体素子５側に直角に折り曲げられており、ボンディングワイヤ１５を介して半導体素子５のソース電極に接続されている。なお、ソース電極端子８の他方の端部の幅は、金属コア絶縁基板４の幅Ｃとほぼ同じ大きさに形成されている。すなわち、ソース電極端子８は、図１（ｃ）に示す断面ではコの字型に形成されている。   One end of the source electrode terminal 8 extends to the outside of the cover 13 and is bent at a right angle to the semiconductor element 5 side outside the cover 13. The other end of the source electrode terminal 8 extends into the cover 13 and is bent at a right angle on the semiconductor element 5 side on the case 14, and is connected to the source of the semiconductor element 5 via the bonding wire 15. Connected to the electrode. The width of the other end of the source electrode terminal 8 is formed to be approximately the same as the width C of the metal core insulating substrate 4. That is, the source electrode terminal 8 is formed in a U shape in the cross section shown in FIG.

ドレイン電極端子９の一方の端部は、カバー１３の外部へと延在しカバー１３の外部にて半導体素子５側に直角に折り曲げられている。また、ドレイン電極端子９の他方の端部は、カバー１３の内部へと延在し回路パターン３上にて半導体素子６側に直角に折り曲げられており、回路パターン３を介して半導体素子６のドレイン電極に接続されている。なお、ドレイン電極端子９の他方の端部の幅は、金属コア絶縁基板４の幅Ｃとほぼ同じ大きさに形成されている。すなわち、ドレイン電極端子９は、図１（ｂ）に示す断面では逆Ｓ字型に形成されている。   One end of the drain electrode terminal 9 extends to the outside of the cover 13 and is bent at a right angle to the semiconductor element 5 side outside the cover 13. The other end of the drain electrode terminal 9 extends into the cover 13 and is bent at a right angle on the semiconductor element 6 side on the circuit pattern 3. Connected to the drain electrode. The width of the other end of the drain electrode terminal 9 is formed to be approximately the same as the width C of the metal core insulating substrate 4. That is, the drain electrode terminal 9 is formed in an inverted S shape in the cross section shown in FIG.

ソース電極端子１０の一方の端部は、カバー１３の外部へと延在しカバー１３の外部にて半導体素子６側に直角に折り曲げられている。また、ソース電極端子１０の他方の端部は、カバー１３の内部へと延在しケース１４上にて半導体素子６側に直角に折り曲げられており、ボンディングワイヤ１５を介して半導体素子６のソース電極に接続されている。なお、ソース電極端子１０の他方の端部の幅は、金属コア絶縁基板４の幅Ｃとほぼ同じ大きさに形成されている。すなわち、ソース電極端子１０は、図１（ｂ）に示す断面では逆コの字型に形成されている。   One end of the source electrode terminal 10 extends to the outside of the cover 13 and is bent at a right angle to the semiconductor element 6 side outside the cover 13. The other end of the source electrode terminal 10 extends into the cover 13 and is bent at a right angle on the semiconductor element 6 side on the case 14, and is connected to the source of the semiconductor element 6 via the bonding wire 15. Connected to the electrode. Note that the width of the other end of the source electrode terminal 10 is formed to be approximately the same as the width C of the metal core insulating substrate 4. That is, the source electrode terminal 10 is formed in an inverted U shape in the cross section shown in FIG.

このように、各電極端子を配置することにより、ドレイン電極端子７とソース電極端子８とが隣り合うと共にドレイン電極端子９とソース電極端子１０とが隣り合い、かつ、ドレイン電極端子７の端部とソース電極端子１０の端部とが隣り合うと共にドレイン電極端子８の端部とソース電極端子９の端部とが隣り合う。   Thus, by arranging each electrode terminal, the drain electrode terminal 7 and the source electrode terminal 8 are adjacent to each other, and the drain electrode terminal 9 and the source electrode terminal 10 are adjacent to each other. And the end of the source electrode terminal 10 are adjacent to each other, and the end of the drain electrode terminal 8 and the end of the source electrode terminal 9 are adjacent to each other.

次に、半導体素子５がオンしたときのドレイン電極端子７及びソース電極端子８に流れる電流、並びに、半導体素子６がオンしたときのドレイン電極端子９及びソース電極端子１０に流れる電流について説明する。   Next, a current flowing through the drain electrode terminal 7 and the source electrode terminal 8 when the semiconductor element 5 is turned on, and a current flowing through the drain electrode terminal 9 and the source electrode terminal 10 when the semiconductor element 6 is turned on will be described.

まず、半導体素子５がオンすると、外部からの電流がドレイン電極端子７及び回路パターン３を介して半導体素子５に流れ、半導体素子５からボンディングワイヤ１５を介してソース電極端子８に流れて外部に出力される。このとき、半導体素子５に入出力される電流は、それぞれ、ドレイン電極端子７及びソース電極端子８により分散されるため、金属コア絶縁基板４の幅Ｃ方向に半導体素子５が複数並ぶ構成であっても、各半導体素子５に流れるそれぞれの電流がアンバランスになることを抑えることができる。   First, when the semiconductor element 5 is turned on, an external current flows to the semiconductor element 5 via the drain electrode terminal 7 and the circuit pattern 3, and flows from the semiconductor element 5 to the source electrode terminal 8 via the bonding wire 15 to the outside. Is output. At this time, the currents input / output to / from the semiconductor element 5 are dispersed by the drain electrode terminal 7 and the source electrode terminal 8, respectively, so that a plurality of semiconductor elements 5 are arranged in the width C direction of the metal core insulating substrate 4. However, it is possible to prevent the currents flowing through the semiconductor elements 5 from becoming unbalanced.

また、半導体素子６がオンすると、外部からの電流がドレイン電極端子９及び回路パターン３を介して半導体素子６に流れ、半導体素子６からボンディングワイヤ１５を介してソース電極端子１０に流れて外部に出力される。このとき、半導体素子６に入出力される電流は、それぞれ、ドレイン電極端子９及びソース電極端子１０により金属コア絶縁基板４の幅Ｃ方向に拡がるため、金属コア絶縁基板４の幅Ｃ方向に半導体素子６が複数並ぶ構成であっても、各半導体素子６に流れるそれぞれの電流がアンバランスになることを抑えることができる。   When the semiconductor element 6 is turned on, an external current flows to the semiconductor element 6 via the drain electrode terminal 9 and the circuit pattern 3, and flows from the semiconductor element 6 to the source electrode terminal 10 via the bonding wire 15 to the outside. Is output. At this time, currents input to and output from the semiconductor element 6 are spread in the width C direction of the metal core insulating substrate 4 by the drain electrode terminal 9 and the source electrode terminal 10, respectively. Even in a configuration in which a plurality of elements 6 are arranged, it is possible to suppress the current flowing through each semiconductor element 6 from becoming unbalanced.

このように、ドレイン電極端子７とソース電極端子８とを隣り合わせるように配置しているので、半導体素子５がオンしたときドレイン電極端子７とソース電極端子８にそれぞれ流れる電流の方向を互いに反対にさせることができ、相互誘導作用によりドレイン電極端子７及びソース電極端子８のそれぞれのインダクタンスを小さくすることができる。また、ドレイン電極端子９とソース電極端子１０とを隣り合わせるように配置しているので、半導体素子６がオンしたときドレイン電極端子９とソース電極端子１０にそれぞれ流れる電流の方向を互いに反対にさせることができ、相互誘導作用によりドレイン電極端子９及びソース電極端子１０のそれぞれのインダクタンスを小さくすることができる。これにより、半導体装置１の内部インダクタンスを小さくすることができる。   Thus, since the drain electrode terminal 7 and the source electrode terminal 8 are arranged so as to be adjacent to each other, the directions of currents flowing through the drain electrode terminal 7 and the source electrode terminal 8 when the semiconductor element 5 is turned on are opposite to each other. The inductance of each of the drain electrode terminal 7 and the source electrode terminal 8 can be reduced by the mutual induction action. Further, since the drain electrode terminal 9 and the source electrode terminal 10 are arranged so as to be adjacent to each other, the directions of currents flowing through the drain electrode terminal 9 and the source electrode terminal 10 when the semiconductor element 6 is turned on are opposite to each other. In addition, the inductances of the drain electrode terminal 9 and the source electrode terminal 10 can be reduced by mutual induction. Thereby, the internal inductance of the semiconductor device 1 can be reduced.

また、ソース電極端子８の端部とドレイン電極端子９の端部とを隣り合わせるように配置しているので、ソース電極端子８とドレイン電極端子９とを接続するための配線を短くすることができ、半導体装置１を用いてつくるインバータ回路の大型化を抑えることができる。   Further, since the end portion of the source electrode terminal 8 and the end portion of the drain electrode terminal 9 are disposed adjacent to each other, the wiring for connecting the source electrode terminal 8 and the drain electrode terminal 9 can be shortened. In addition, an increase in the size of an inverter circuit formed using the semiconductor device 1 can be suppressed.

また、ドレイン電極端子７の端部とソース電極端子１０の端部とを隣り合わせるように配置しているので、半導体装置１を用いてインバータ回路をつくる場合のそのインバータ回路の電源の一方の電極とドレイン電極端子７とを接続するための配線長と、電源の他方の電極とソース電極端子１０とを接続するための配線長とを同じにすることができる。これにより、それらの配線の各インダクタンスがアンバランスになることを抑えることができるので、半導体素子５、６に流れるそれぞれの電流がアンバランスになることを抑えることができる。   Further, since the end of the drain electrode terminal 7 and the end of the source electrode terminal 10 are arranged adjacent to each other, one electrode of the power supply of the inverter circuit when the semiconductor device 1 is used to form an inverter circuit The wiring length for connecting the drain electrode terminal 7 and the wiring electrode for connecting the other electrode of the power source and the source electrode terminal 10 can be made the same. Thereby, since it can suppress that each inductance of those wiring becomes imbalanced, it can suppress that each electric current which flows into semiconductor elements 5 and 6 becomes imbalanced.

図２は、半導体装置１を用いてインバータ回路をつくる場合のそのインバータ回路の一例を示す図である。なお、図２に示すインバータ回路におけるアーム構成はモータの１相分を示しており、このインバータ回路により駆動されるモータを３相モータとする場合、半導体装置１は３つ必要となる。   FIG. 2 is a diagram illustrating an example of an inverter circuit when an inverter circuit is formed using the semiconductor device 1. The arm configuration in the inverter circuit shown in FIG. 2 shows one phase of the motor. When the motor driven by this inverter circuit is a three-phase motor, three semiconductor devices 1 are required.

図２に示すインバータ回路１６は、半導体装置１と、一方端が電源１７のプラス側電極と接続され他方端が電源１７のマイナス側電極に接続されるコンデンサ１８と、コンデンサ１８の一方端とドレイン電極端子７とを接続するためのコンデンサ配線１９と、コンデンサ１８の他方端とソース電極端子１０とを接続するためのコンデンサ配線２０と、ソース電極端子８に接続されるモータ配線２１と、ドレイン電極端子９とモータ配線２１とを接続するためのモータ配線２２と、モータ配線２１及びモータ配線２２の接続点とモータを構成するコイル（不図示）とを接続するためのモータ配線２３とを備えて構成されている。   The inverter circuit 16 shown in FIG. 2 includes the semiconductor device 1, a capacitor 18 having one end connected to the plus side electrode of the power source 17 and the other end connected to the minus side electrode of the power source 17, and one end and drain of the capacitor 18. Capacitor wiring 19 for connecting electrode terminal 7, capacitor wiring 20 for connecting the other end of capacitor 18 and source electrode terminal 10, motor wiring 21 connected to source electrode terminal 8, drain electrode A motor wiring 22 for connecting the terminal 9 and the motor wiring 21, and a motor wiring 23 for connecting the motor wiring 21, a connection point of the motor wiring 22 and a coil (not shown) constituting the motor are provided. It is configured.

図３（ａ）は、半導体装置１に取り付けられる前のコンデンサ配線１９、２０を示す図である。図３（ｂ）は、コンデンサ配線１９、２０が取り付けられた後の半導体装置１を示す図である。なお、図３（ｂ）の矢印Ｄは、コンデンサ配線１９に流れる電流の方向を示し、図３（ｂ）の矢印Ｅは、コンデンサ配線２０に流れる電流の方向を示している。また、コンデンサ配線１９、２０を取り付けるためのネジは省略している。   FIG. 3A is a diagram showing capacitor wirings 19 and 20 before being attached to the semiconductor device 1. FIG. 3B is a diagram illustrating the semiconductor device 1 after the capacitor wirings 19 and 20 are attached. Note that an arrow D in FIG. 3B indicates the direction of current flowing through the capacitor wiring 19, and an arrow E in FIG. 3B indicates the direction of current flowing through the capacitor wiring 20. Further, screws for attaching the capacitor wires 19 and 20 are omitted.

コンデンサ配線１９は、板状の配線であって、２箇所の隅にてネジ止めによりドレイン電極端子７に接続される際にソース電極端子１０と重ならないように端部中央が一部切り取られている。すなわち、コンデンサ配線１９は、凹状に形成されている。   The capacitor wiring 19 is a plate-shaped wiring, and the center of the end is partly cut off so as not to overlap the source electrode terminal 10 when connected to the drain electrode terminal 7 by screwing at two corners. Yes. That is, the capacitor wiring 19 is formed in a concave shape.

また、コンデンサ配線２０も、同様に、板状の配線であって、端部中央の１箇所にてネジ止めによりソース電極端子１０に接続される際にドレイン電極端子７と重ならないように２箇所の隅が一部切り取られている。すなわち、コンデンサ配線２０は、凸状に形成されている。   Similarly, the capacitor wiring 20 is also a plate-shaped wiring, and is arranged at two locations so as not to overlap the drain electrode terminal 7 when connected to the source electrode terminal 10 by screwing at one location in the center of the end portion. A part of the corner is cut off. That is, the capacitor wiring 20 is formed in a convex shape.

コンデンサ配線１９、２０の取り付けの順番としては、まず、コンデンサ配線１９をドレイン電極端子７に接続した後、コンデンサ配線２０をソース電極端子１０に接続する。なお、コンデンサ配線１９、２０の間に絶縁部材などを設けてもよい。   In order of attaching the capacitor wires 19 and 20, first, the capacitor wire 19 is connected to the drain electrode terminal 7, and then the capacitor wire 20 is connected to the source electrode terminal 10. An insulating member or the like may be provided between the capacitor wires 19 and 20.

これにより、コンデンサ配線１９、２０の互いにの長さを合わせることができるので、各インダクタンスがアンバランスになることを抑えることができ、半導体素子５、６に流れるそれぞれの電流がアンバランスになることを抑えることができる。   As a result, the lengths of the capacitor wires 19 and 20 can be matched with each other, so that it is possible to prevent the inductances from becoming unbalanced, and the respective currents flowing through the semiconductor elements 5 and 6 become unbalanced. Can be suppressed.

図４（ａ）は、本発明の他の実施形態の半導体装置を示す図である。
図４（ａ）に示す半導体装置２４は、半導体素子５、６に流れる電流が、図１に示す半導体装置１の半導体素子５、６に流れる電流よりも大きい場合の半導体装置を示しており、ドレイン電極端子９の端部及びソース電極端子１０の端部を、それぞれ、図１（ａ）に示す半導体装置１のドレイン電極端子９の端子及びソース電極端子１０の端部よりも大きく形成している。なお、ネジ止め用の孔２５も１つ増やしている。 FIG. 4A shows a semiconductor device according to another embodiment of the present invention.
The semiconductor device 24 shown in FIG. 4A shows a semiconductor device in which the current flowing through the semiconductor elements 5 and 6 is larger than the current flowing through the semiconductor elements 5 and 6 of the semiconductor device 1 shown in FIG. The end of the drain electrode terminal 9 and the end of the source electrode terminal 10 are formed larger than the end of the drain electrode terminal 9 and the end of the source electrode terminal 10 of the semiconductor device 1 shown in FIG. Yes. One screw hole 25 is also added.

このように、ドレイン電極端子９の端部及びソース電極端子１０の端部をそれぞれ半導体素子５、６に流れる電流に応じた大きさに形成することにより、半導体素子５、６に流れる電流が大きい場合でも対応することができる。   In this way, by forming the end portions of the drain electrode terminal 9 and the end portions of the source electrode terminal 10 in sizes corresponding to the currents flowing through the semiconductor elements 5 and 6, respectively, the current flowing through the semiconductor elements 5 and 6 is large. Even if it is possible to respond.

図４（ｂ）は、本発明のさらに他の実施形態の半導体装置を示す図である。
図４（ｂ）に示す半導体装置２６は、図４（ａ）に示す半導体装置２４のドレイン電極端子９の端部及びソース電極端子１０の端部をそれぞれ２つに分岐し、各端部にそれぞれネジ止め用の孔２５を１ずつ設けたものを示している。なお、ドレイン電極端子９の端部及びソース電極端子１０の端部を３つ以上に分岐してもよい。 FIG. 4B is a diagram showing a semiconductor device according to still another embodiment of the present invention.
The semiconductor device 26 shown in FIG. 4B branches the end portion of the drain electrode terminal 9 and the end portion of the source electrode terminal 10 of the semiconductor device 24 shown in FIG. Each one is provided with one screwing hole 25. Note that the end of the drain electrode terminal 9 and the end of the source electrode terminal 10 may be branched into three or more.

このように構成しても、半導体素子５、６に流れる電流が大きい場合に対応することができる。
なお、上記実施形態では、ドレイン電極端子７の端部をソース電極端子１０の端部の両側に分岐させ、ソース電極端子８の端部をドレイン電極端子９の端部の両側に分岐させる構成であるが、ソース電極端子１０の端部をドレイン電極端子７の端部の両側に分岐させ、ドレイン電極端子９の端部をソース電極端子８の端部の両側に分岐させ、ドレイン電極端子７の半導体素子５と接続される端部及びソース電極端子８の半導体素子５と接続される端部のそれぞれの幅を金属コア絶縁基板４の幅Ｃとほぼ同じ幅となるように形成してもよい。このように構成することにより、半導体素子６に入出力される電流がドレイン電極端子９及びソース電極端子１０により分散され、半導体素子５に入出力される電流がドレイン電極端子７及びソース電極端子８により拡がるので、金属コア絶縁基板４の幅Ｃ方向に半導体素子５、６が複数並ぶ構成であっても、各半導体素子５に流れるそれぞれの電流や各半導体素子６に流れるそれぞれの電流がアンバランスになることを抑えることができる。 Even if comprised in this way, it can respond to the case where the electric current which flows into the semiconductor elements 5 and 6 is large.
In the above embodiment, the end of the drain electrode terminal 7 is branched to both sides of the end of the source electrode terminal 10, and the end of the source electrode terminal 8 is branched to both sides of the end of the drain electrode terminal 9. However, the end of the source electrode terminal 10 is branched to both sides of the end of the drain electrode terminal 7, the end of the drain electrode terminal 9 is branched to both sides of the end of the source electrode terminal 8, and The widths of the end portion connected to the semiconductor element 5 and the end portion of the source electrode terminal 8 connected to the semiconductor element 5 may be formed to be substantially the same as the width C of the metal core insulating substrate 4. . With this configuration, the current input / output to / from the semiconductor element 6 is dispersed by the drain electrode terminal 9 and the source electrode terminal 10, and the current input / output to / from the semiconductor element 5 is distributed to the drain electrode terminal 7 and the source electrode terminal 8. Therefore, even when a plurality of semiconductor elements 5 and 6 are arranged in the width C direction of the metal core insulating substrate 4, the current flowing through each semiconductor element 5 and the current flowing through each semiconductor element 6 are unbalanced. Can be suppressed.

（ａ）は、本発明の実施形態の半導体装置の平面図である。（ｂ）は、Ａ−Ａ断面を示す図である。（ｃ）は、Ｂ−Ｂ断面を示す図である。(A) is a top view of the semiconductor device of the embodiment of the present invention. (B) is a figure which shows the AA cross section. (C) is a figure which shows a BB cross section. 半導体装置を用いてインバータ回路をつくる場合のそのインバータ回路の一例を示す図である。It is a figure which shows an example of the inverter circuit in the case of producing an inverter circuit using a semiconductor device. （ａ）は、半導体装置に取り付けられる前のコンデンサ配線を示す図である。（ｂ）は、コンデンサ配線が取り付けられた後の半導体装置を示す図である。(A) is a figure which shows the capacitor | condenser wiring before attaching to a semiconductor device. (B) is a figure which shows the semiconductor device after capacitor wiring was attached. （ａ）は、本発明の他の実施形態の半導体装置を示す図である。（ｂ）は、本発明のさらに他の実施形態の半導体装置を示す図である。(A) is a figure which shows the semiconductor device of other embodiment of this invention. (B) is a figure which shows the semiconductor device of further another embodiment of this invention. （ａ）は、従来の半導体装置の斜視図である。（ｂ）は、従来の半導体装置の平面図である。（ｃ）は、従来の半導体装置の側面図である。(A) is a perspective view of the conventional semiconductor device. (B) is a top view of the conventional semiconductor device. (C) is a side view of the conventional semiconductor device. 従来の半導体装置を用いてつくるインバータ回路におけるアーム構成を示す図である。It is a figure which shows the arm structure in the inverter circuit produced using the conventional semiconductor device.

符号の説明Explanation of symbols

１ 半導体装置
２ 金属ベース
３ 回路パターン
４ 金属コア絶縁基板
５ 半導体素子
６ 半導体素子
７ ドレイン電極端子
８ ソース電極端子
９ ドレイン電極端子
１０ ソース電極端子
１１ ヒートスプレッダ
１２ はんだ
１３ カバー
１４ ケース
１５ ボンディングワイヤ
１６ インバータ回路
１７ 電源
１８ コンデンサ
１９ コンデンサ配線
２０ コンデンサ配線
２１ モータ配線
２２ モータ配線
２３ モータ配線
２４ 半導体装置
２５ 孔
２６ 半導体装置
５０ 半導体装置
５１ 半導体素子
５２ ベース基板
５３ａ ドレイン電極端子
５３ｂ ドレイン電極端子
５３ｃ ドレイン電極端子
５４ ソース電極端子
５５ 絶縁板
５６ ボンディングワイヤ

DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Metal base 3 Circuit pattern 4 Metal core insulating substrate 5 Semiconductor element 6 Semiconductor element 7 Drain electrode terminal 8 Source electrode terminal 9 Drain electrode terminal 10 Source electrode terminal 11 Heat spreader 12 Solder 13 Cover 14 Case 15 Bonding wire 16 Inverter circuit 17 Power supply 18 Capacitor 19 Capacitor wiring 20 Capacitor wiring 21 Motor wiring 22 Motor wiring 23 Motor wiring 24 Semiconductor device 25 Hole 26 Semiconductor device 50 Semiconductor device 51 Semiconductor element 52 Base substrate 53a Drain electrode terminal 53b Drain electrode terminal 53c Drain electrode terminal 54 Source Electrode terminal 55 Insulating plate 56 Bonding wire

Claims (6)

ベース基板と、
前記ベース基板に設けられる第１及び第２の半導体素子と、
前記第１の半導体素子に接続され、前記第１の半導体素子がオンすると、電流経路が互いに隣り合い、かつ、電流方向が互いに反対になるように前記ベース基板に設けられる第１の入力用外部端子及び第１の出力用外部端子と、
前記第２の半導体素子に接続され、前記第２の半導体素子がオンすると、電流経路が互いに隣り合い、かつ、電流方向が互いに反対になるように前記ベース基板に設けられる第２の入力用外部端子及び第２の出力用外部端子と、
を備え、
互いに接続される前記第１の出力用外部端子の端部と前記第２の入力用外部端子の端部とが隣り合うように配置され、電源の一方の電極に接続される前記第１の入力用外部端子の端部と前記電源の他方の電極に接続される前記第２の出力用外部端子の端部とが隣り合うように配置され、
前記第１の出力用外部端子の端部及び前記第２の入力用外部端子の端部が前記第１の半導体素子側に折り曲げられ、前記第１の入力用外部端子の端部及び前記第２の出力用外部端子の端部が前記第２の半導体素子側に折り曲げられ、前記第１の入力用外部端子の他方の端部及び前記第１の出力用外部端子の他方の端部が前記第１の半導体素子側に折り曲げられ、前記第２の入力用外部端子の他方の端部及び前記第２の出力用外部端子の他方の端部が前記第２の半導体素子側に折り曲げられている、
ことを特徴とする半導体装置。 A base substrate;
First and second semiconductor elements provided on the base substrate;
When the first semiconductor element is connected to the first semiconductor element and the first semiconductor element is turned on, a first input external circuit provided on the base substrate so that current paths are adjacent to each other and current directions are opposite to each other. A terminal and a first output external terminal;
When the second semiconductor element is connected to the second semiconductor element and the second semiconductor element is turned on, a second input external circuit provided on the base substrate so that current paths are adjacent to each other and current directions are opposite to each other. A terminal and a second output external terminal;
With
The first input connected to one of the electrodes of the power source is arranged such that the end of the first output external terminal connected to each other and the end of the second input external terminal are adjacent to each other An end of the external output terminal and the end of the second output external terminal connected to the other electrode of the power source are arranged adjacent to each other ,
The end of the first output external terminal and the end of the second input external terminal are bent toward the first semiconductor element, and the end of the first input external terminal and the second The end of the output external terminal is bent toward the second semiconductor element, and the other end of the first input external terminal and the other end of the first output external terminal are bent to one side of the semiconductor elements, the other end of the other end and the second output external terminal of said second input external terminals that are bent in the second semiconductor element side,
A semiconductor device. 請求項１に記載の半導体装置であって、
前記第１の入力用外部端子の端部が前記第２の出力用外部端子の端部の両側に分岐される、
ことを特徴とする半導体装置。 The semiconductor device according to claim 1 ,
An end portion of the first input external terminal is branched to both sides of an end portion of the second output external terminal;
A semiconductor device. 請求項２に記載の半導体装置であって、The semiconductor device according to claim 2,
前記第１の出力用外部端子の端部が前記第２の入力用外部端子の端部の両側に分岐される、An end of the first output external terminal is branched to both sides of an end of the second input external terminal;
ことを特徴とする半導体装置。A semiconductor device. 請求項２又は請求項３に記載の半導体装置であって、The semiconductor device according to claim 2 or 3, wherein
前記第２の入力用外部端子の端部または前記第２の出力用外部端子の端部は、２以上に分岐される、The end of the second input external terminal or the end of the second output external terminal is branched into two or more.
ことを特徴とする半導体装置。A semiconductor device. 請求項１〜請求項４の何れか１項に記載の半導体装置であって、
前記第１の入力用外部端子の端部または前記第２の入力用外部端子の端部は、前記第１または第２の半導体素子に流れる電流に応じた大きさに形成される、
ことを特徴とする半導体装置。 The semiconductor device according to claim 1 , wherein:
An end portion of the first input external terminal or an end portion of the second input external terminal is formed in a size corresponding to a current flowing through the first or second semiconductor element.
A semiconductor device. 請求項２に記載の半導体装置であって、The semiconductor device according to claim 2,
前記電源の一方の電極と前記第１の入力用外部端子の端部とを接続する板状の第１の配線は、前記第１の入力用外部端子との接続部が凹形状に形成されており、The plate-like first wiring connecting the one electrode of the power source and the end of the first input external terminal has a connection portion with the first input external terminal formed in a concave shape. And
前記電源の他方の電極と前記第２の出力用外部端子の端部とを接続する板状の第２の配線は、前記第２の出力用外部端子との接続部が凸形状に形成されている、The plate-like second wiring connecting the other electrode of the power source and the end of the second output external terminal has a connection portion with the second output external terminal formed in a convex shape. Yes,
ことを特徴とする半導体装置。A semiconductor device.
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