JP4509488B2 - 貼り合わせ基板の製造方法 - Google Patents

貼り合わせ基板の製造方法 Download PDF

Info

Publication number
JP4509488B2
JP4509488B2 JP2003099541A JP2003099541A JP4509488B2 JP 4509488 B2 JP4509488 B2 JP 4509488B2 JP 2003099541 A JP2003099541 A JP 2003099541A JP 2003099541 A JP2003099541 A JP 2003099541A JP 4509488 B2 JP4509488 B2 JP 4509488B2
Authority
JP
Japan
Prior art keywords
active layer
etching
wafer
oxide film
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003099541A
Other languages
English (en)
Other versions
JP2004311526A (ja
Inventor
栄治 神山
健夫 加藤
在勤 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumco Corp filed Critical Sumco Corp
Priority to JP2003099541A priority Critical patent/JP4509488B2/ja
Priority to CN2004800153891A priority patent/CN1894795B/zh
Priority to EP04725535.1A priority patent/EP1635396B1/en
Priority to US10/550,761 priority patent/US7491342B2/en
Priority to KR1020057018566A priority patent/KR100751265B1/ko
Priority to PCT/JP2004/004886 priority patent/WO2004090986A1/ja
Publication of JP2004311526A publication Critical patent/JP2004311526A/ja
Application granted granted Critical
Publication of JP4509488B2 publication Critical patent/JP4509488B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Weting (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Element Separation (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Description

【０００１】
【発明の属する技術分野】
この発明は貼り合わせ基板の製造方法、詳しくは活性層基板の一部を剥離して形成された活性層、特にこの活性層薄膜の厚さが０．２μｍ以下と薄くても、活性層の剥れを生ずることなくその表面全域で均一な厚さを有する貼り合わせ基板の製造方法に関する。
【０００２】
【従来の技術】
貼り合わせ基板は、支持基板とこれと異なる性質を持つ活性層基板とを貼り合わせ、支持基板単独とは異なる性質を持たせることから、特に半導体の分野では広く研究されている（非特許文献１）。貼り合わせ基板の代表としては、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板がある。ＳＯＩ基板においては、その支持基板として、シリコンのポリッシュドウェーハ（ＰＷ）を用いるのが一般的である。
一方、シリコン基板上に構成されるＬＳＩの高集積化、多機能化の要請がきびしくなるにつれ、配線での信号遅延が重要な課題となっている。従来のＬＳＩは、厚さ５００〜８００μｍのシリコンウェーハの表層（表面から十数μｍの部分）に、電気回路素子が集積されている。
このような配線での信号遅延の問題を解決する手段の１つとして、近年ＳＯＩ基板が用いられるようになった。ＳＯＩ基板は、デバイスが形成される活性層と、これを支持する支持基板との間に、厚さ数十〜数百ｎｍの埋め込みシリコン酸化膜が介在された構成を有している。
このＳＯＩ基板にあっては、埋め込みシリコン酸化膜によって各デバイス間が完全に分離されている。そのため、３次元構造による多機能化を含むデバイスの高集積化が容易となり、高速動作が可能となり、ソフトエラーの低減および高信頼性が図れて、消費電力も抑えることができる。
【０００３】
【非特許文献１】
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗａｆｅｒ Ｂｏｎｄｉｎｇ， Ｑ．Ｙ．Ｔｏｎｇ ａｎｄ Ｕ．Ｇｏｓｅｌｅ， １９９９， Ｊｏｈｎ Ｗｉｌｅｙ＆Ｓｏｎ
【０００４】
ＳＯＩ基板は通常数十Ａ（オングストローム）〜２０μｍ程度の薄膜の活性層を有する。特に活性層の厚さが数μｍ以下のＳＯＩ基板を作製する方法の一つとして、スマートカット法（特許文献１，２）が知られている。これは、活性層用ウェーハに水素などの軽元素をイオン注入し、その注入部分から活性層用ウェーハの不要部分を割って剥離するものである。より具体的には、シリコン酸化膜の一部分を埋め込みシリコン酸化膜として、活性層用ウェーハと支持基板用ウェーハとを貼り合わせてから熱処理を施し、活性層をその水素イオンの注入部分から分割して剥離することで、薄膜の活性層を有するＳＯＩ基板が作製される。
ところで、剥離された直後の活性層は、膜厚が水素イオン注入のエネルギによって制御されるため、マクロな膜厚均一性が良好である。しかしながら、一方ミクロな面、すなわち、活性層の表面の粗さは非常に大きい。この剥離後の活性層表面の粗さ低減のために、化学的作用と機械的作用とを同時に利用する化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）が施される（非特許文献２）。このＣＭＰ処理によってのみ、ポリッシュドウェーハ（Ｐｏｌｉｓｈｅｄ Ｗａｆｅｒ）の表面と同程度の活性層の表面粗さが得られている。
また、剥離する面は水素イオン注入により形成されたダメージ層の中であるため、剥離後の活性層表面には、ある深さのダメージ層が存在する。この活性層表面のダメージ層は、デバイス形成において障害となるため、取り除くことが必要となる。このダメージは、基板内に注入された水素イオンが減速する際に導入されるため、ある一定（実用的な条件では１０００Ａ程度）以上の膜厚が必ず存在する。このダメージ層除去に加えて活性層膜厚を目的の膜厚に調整することを目的に、ＣＭＰに加えて、水素を含む還元雰囲気中で熱処理する水素アニール、活性層に酸化膜を形成後、この酸化膜を除去する酸化膜除去が、組み合わせて施される（特許文献３）。
【０００５】
【特許文献１】
米国特許第５３７４５６４号明細書
【特許文献２】
米国特許第６０２０２５２号明細書
【非特許文献２】
ＩＥＩＣＥ Ｔｒａｎｓ，Ｅｌｅｃｔｒｏｎ，Ｖｏｌ，Ｅ８０Ｃ，Ｎｏ．３，Ｐａｇｅ３５８
【特許文献３】
特開２０００−１２４０９２号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、このような従来の貼り合わせ法によるＳＯＩ基板の製造方法によれば、以下の欠点があった。
すなわち、（１）研磨装置を利用し、活性層の表面に化学的機械的研磨を施す際には、活性層の膜厚分布が悪化するおそれがあった。これは、研磨装置による研磨が、研磨ヘッドにＳＯＩ基板を保持し、その活性層の表面を研磨定盤上の研磨布に押し付けて研磨することにより、ウェーハ外周部に研磨ダレが発生しやすいためである。この傾向はＣＭＰの取り代が増加すると顕著になるため、ＣＭＰだけで活性層の膜厚調整を行うには限界があった。
また特に、（２）活性層の厚さが２００ｎｍ以下と薄膜化した場合、ＣＭＰ時に、貼り合わせ界面に存在するマイクロボイドに起因して活性層の剥がれが生じるという問題がある。このマイクロボイドは、貼り合わせるウェーハの表面に存在するミクロな凹凸に由来し、Ｘ線トポグラフィや超音波法で観察されるｍｍオーダーのマクロなボイドとは異なり、通常行われる貼り合わせ熱処理（後述）では、このマイクロボイドを消滅させることができないと考えられている。
さらに、（３）活性層の表面を水素アニールする際には、例えば水素ガス雰囲気中で１２００℃、１時間という高温アニールを施す。そのため、プロセスが複雑化し、コスト高になっていた。さらには、直径３００ｍｍといった大口径ウェーハを水素アニールする場合には、枚葉処理が一般的であることから、スループットが低下していた。
さらにまた、（４）酸化膜除去により活性層の表面粗さ低減処理を行う場合には、例えば貼り合わせ基板を熱酸化処理炉に挿入し、酸化性ガスの雰囲気中で貼り合わせ基板を熱処理することで、活性層の表面のダメージ部分を含めて熱酸化処理され、シリコン酸化膜が形成される。その後、貼り合わせ基板をＨＦ洗浄液により洗浄し、活性層の表面のダメージ部分がシリコン酸化膜とともに除去される。この酸化膜除去法によれば、このようにプロセスが複雑化し、長い処理時間が必要であった。また、コスト高にもなりやすかった。さらに、熱処理を伴うため、活性層に金属汚染が発生する可能性もあった。
【０００７】
そこで、発明者は、鋭意研究の結果、剥離後の活性層の表面に対して、エッチング作用を有する溶液を使用し、１ｎｍ〜１μｍという微小量のエッチングを行えば、均一な膜厚で低表面粗さの活性層を得ることができ、しかもこのような表面粗さ低減処理のプロセスが単純化され、この処理コストを低減できることを知見した。
しかも、このように溶液を使ったウエットエッチングであるので、バッチ処理を採用することが可能になる。その結果、処理時間が短縮し、スループットを高めることができる。また、このウェットエッチングには、ダメージを導入せず、また除去可能な利点がある。この点は特に、活性層の厚さが２００ｎｍ以下と薄膜化した場合、ＣＭＰ時の貼り合わせ界面に存在するマイクロボイドに起因した活性層の剥がれを防ぐ点で、大きな効果がある。さらには、このウエットエッチングでは加熱処理を伴わないため、活性層に金属汚染が発生するおそれがほとんどないことを知見し、この発明を完成させた。
洗浄を目的とした薬液処理にはエッチングを伴うものもあるが、この発明は、このエッチング作用を積極的に利用し、適切なエッチング時間を設定し、活性層の厚さを制御する点において通常の洗浄処理とは異なるものである。
【０００８】
【発明の目的】
この発明は、表面全体の厚さが均一で低表面粗さの活性層が得られ、しかもこの表面粗さ低減処理プロセスを単純化することができ、その結果、処理コストの低減が図れ、さらにはバッチ処理が可能となり、これにより処理時間が短縮してスループットが高まり、活性層のはがれや、金属汚染のおそれもほとんどない貼り合わせ基板の製造方法を提供することをその目的としている。
【０００９】
【課題を解決するための手段】
請求項１に記載の発明は、最終活性層の厚さが２００ｎｍ以下とした貼り合わせ基板の製造方法であって、第１のシリコンウェーハである活性層ウェーハと、第２のシリコンウェーハである支持基板とを有し、上記活性層ウェーハの表面にシリコン酸化膜を形成する酸化膜形成工程と、このシリコン酸化膜が形成された活性層ウェーハに水素イオンを注入することにより、このシリコン酸化膜の下方に水素イオン注入層を形成するイオン注入工程と、このシリコン酸化膜が活性層ウェーハと上記支持基板との間に介在されて埋め込みシリコン酸化膜を形成するように、このシリコン酸化膜が形成された活性層ウェーハと支持基板とを貼り合わせて貼り合わせ基板を形成する貼り合わせ工程と、この貼り合わせ基板に熱処理を行い、上記水素イオン注入層に高密度の水素バブル領域を形成することにより、この水素イオンバブル領域を境界として貼り合わせ基板を構成する活性層ウェーハの一部を剥離し、この貼り合わせ基板において残った活性層ウェーハを活性層とする剥離熱処理工程と、この剥離後の貼り合わせ基板について熱処理を行うことによりこの活性層及び上記支持基板の貼り合わせ強度を高める貼り合わせ強化熱処理工程と、この貼り合わせ強化熱処理工程の直後、貼り合わせ基板の活性層の表面をエッチング作用を有する溶液により１ｎｍ〜１μｍだけエッチングするエッチング工程と、このエッチング工程の直後、この活性層にシリコン酸化膜を形成し、この活性層に形成したシリコン酸化膜を上記剥離熱処理工程にて発生した活性層のダメージ部分とともに除去する酸化膜形成・除去工程と、を有し、このエッチング作用を有する溶液は、アルカリ剤と酸化剤とを含むｐＨ９以上の溶液である貼り合わせ基板の製造方法である。
前述のスマートカット法によるＳＯＩウェーハの製造方法では、シリコン酸化膜が形成された活性層用ウェーハの表面から水素などの軽元素をイオン注入し、それからイオン注入面を貼り合わせ面として活性層用ウェーハと支持基板用ウェーハとを室温で貼り合わせ、その後、４００℃以上の温度で熱処理する。このとき、活性層をその水素イオンの注入部分から分割して剥離することで、活性層を有するＳＯＩ基板が作製される。その後、貼り合わせ力を増強するために、さらに１０００℃以上の温度で熱処理する。
【００１０】
活性層用ウェーハおよび支持基板用ウェーハとしては、例えば単結晶シリコンウェーハを採用することができる。また、さらに単結晶シリコンウェーハ上にＳｉ，ＳｉＧｅ，ＳｉＣなどの単結晶膜をエピタキシャル成長したものを用いても良い。
この発明は、特に、活性層が２００ｎｍ以下のＳＯＩ基板の製造において、大きな効果を発揮する。また、埋め込み酸化膜の厚さは、例えば数十〜数百ｎｍである。
好ましいエッチング量は５ｎｍ〜５００ｎｍである。１ｎｍ未満では、エッチング量が少な過ぎて、エッチングの効果が得られない。また、１μｍを超えるとエッチング量が多すぎて、活性層の膜厚コントロールがしにくい。
エッチング作用を有する溶液としては、例えばＳＣ−１洗浄液を採用することができる。その他、ＨＦ／ＨＮＯ3系の混酸などの酸性エッチング液、ＫＯＨ，ＮａＯＨなどのアルカリ性エッチング液を採用することができる。
好ましいエッチング速度は０．１〜１０ｎｍ／分である。１００ｎｍ／分を越えると正確な膜厚制御のためのプロセスマージンが減少する不都合が生じる。
アルカリ剤としては、例えばアンモニア水を採用する。その他、水酸化ナトリウム水溶液、水酸化カリウム水溶液などを使用することができる。また、酸化剤としては、例えば過酸化水素水を採用する。その他、オゾン水溶液などを使用することができる。
この溶液の好ましいｐＨは、ｐＨ９〜ｐＨ１３である。ｐＨ９未満ではアルカリとしてのエッチング能力が充分ではなく、ｐＨ１３を越えるとエッチング速度が速すぎるなどの問題が生じる可能性がある。
【００１１】
アンモニア水溶液と過酸化水素水との混合溶液としては、例えばＳＣ−１洗浄液が挙げられる。ＳＣ−１洗浄液を構成するアンモニア：過酸化水素水：水の容積配合比は、通常１：ｘ：ｙ（ｘ＝１〜２、ｙ＝５〜１００）である。
ＳＣ−１洗浄液の液温は１０〜９５℃、好ましくは３０〜９０℃である。１０℃未満ではエッチング能力が充分ではなく、９５℃を超えるとアンモニア水の蒸発が激しく組成の制御が困難となる。
【００１２】
上記酸化膜形成・除去工程は、俗に犠牲酸化と称されるウェーハ表層のダメージ除去などに使用される技術である。具体的には、ＳＯＩ基板を熱酸化処理炉に挿入し、酸化性ガスの雰囲気中でＳＯＩ基板を８００〜１３５０℃、１０分〜５０時間だけ熱処理することで、水素イオン注入時のダメージ部分を含めて活性層の表面に厚さ２ｎｍ〜２．２５μｍのシリコン酸化膜を形成する。その後、例えば浸漬法などにより、活性層の表面にＨＦ洗浄液を接触させてシリコン酸化膜を溶失させる。この際、剥離時に面あれした活性層の表層部分がシリコン酸化膜とともに除去される。
【００１３】
請求項２に記載の発明は、上記エッチング工程では、上記活性層の厚さを測定する工程と、この活性層の厚さを測定することによって得られた測定データに基づき、エッチング作用を有する溶液により１ｎｍ〜１μｍだけエッチングする工程と、を繰り返すことにより、この活性層の厚さがその全域で設定された最終活性層の厚さに到達するまでエッチングする請求項１に記載の貼り合わせ基板の製造方法である。
活性層の厚さを測定する装置としては、例えば活性層の表面に偏光を入射させ、反射光の偏光状態の変化を測定することで、活性層の厚さを測定する分光エリプソメータを採用することができる。
活性層の厚さの測定は、活性層の表面をエッチングする度に行ってもよい。また、エッチングを所定回数だけ繰り返し、その後、膜厚を測定してもよい。
【００１７】
【作用】
請求項１に記載の貼り合わせ基板の製造方法によれば、活性層用ウェーハの一部を剥離して活性層を形成後、この活性層の表面を、エッチング作用を有する溶液により、１ｎｍ〜１μｍだけエッチングする。その結果、最終活性層の厚さが２００ｎｍ以下となる。これにより、剥離後の活性層の膜厚をその表面全体で均一化し、かつこの表面を低表面粗さとするプロセスが単純化され、コスト低下させることができる。しかも、エッチング液によるウエットエッチングであるので、複数枚のウェーハを一度に処理するバッチ処理が可能で、これにより処理時間の短縮が図れ、スループットも高められる。さらには、例えば従来の水素アニール時、酸化膜除去時およびドライエッチング時とは異なり、加熱処理を伴わない処理となるので、活性層に金属汚染が発生するおそれがほとんどない。
そして、エッチング後の活性層の表面に対して酸化膜を形成し、この活性層に形成したシリコン酸化膜を、上記剥離熱処理工程にて発生した活性層のダメージ部分とともに除去するので、剥離後の活性層の膜厚の表面全体での均一性を高めることができ、しかも活性層の表面の粗さを小さくすることができる。
【００１８】
特に、請求項２に記載の貼り合わせ基板の製造方法によれば、エッチング後、活性層の厚さを測定し、その測定データに基づき、１ｎｍ〜１μｍの範囲で次回のエッチング量を決定する。これにより、安定的に活性層の厚さを表面全域で均一化することができる。
【００２０】
【発明の実施の形態】
以下、この発明の第１の参考例を図面を参照して説明する。
図１は、この発明の第１の参考例に係る貼り合わせ基板（ＳＯＩ基板）の製造方法を示す流れ図である。
図１に示すように、まずＣＺ法により引き上げられた単結晶シリコンインゴットに、スライス、面取り、ラッピング、エッチング、研磨を施すことで、厚さ７２５μｍ、直径２００ｍｍ（８インチ）の片面または両面が鏡面に仕上げられた活性層用ウェーハ１０を用意する（図１（ａ））。一方、この活性層用ウェーハ１０と同じ製法により、同じ厚さ、同一口径の鏡面仕上げされた支持基板用ウェーハ２０を用意する（図１（ｂ））。このうち、活性層用ウェーハ１０を熱酸化炉に挿入し、炉内に所定量の酸素ガスを流し込みながら９００℃で熱酸化処理する。これにより、活性層用ウェーハ１０の露出面の全体に、厚さ２０００Ａ（オングストローム）の絶縁性のシリコン酸化膜１０ａが形成される。なお、活性層用ウェーハでは、支持基板とその性質を変えるために、上記の酸化膜の替わりに表面にエピタキシャル層を形成してもよい。
【００２１】
活性層用ウェーハ１０には、中電流イオン注入装置を使用し、ウェーハ表面側から水素イオンを５．０×１０16ａｔｍｓ／ｃｍ2で注入する。注入深さは約３４５０Ａ（オングストローム）、加速電圧は２８．５ｋｅＶである。これにより、活性層用ウェーハ１０の表層に水素イオン注入層（注入ダメージ層）１０ｂが形成される（図１（ａ））。
その後、活性層用ウェーハ１０の表面と支持基板用ウェーハ２０の鏡面とを貼り合わせ面とし、活性層用ウェーハ１０と支持基板用ウェーハ２０とを重ね合わせて（室温〜５０℃）、貼り合わせウェーハ３０を形成する（図１（ｃ））。この貼り合わせにより、活性層用ウェーハ１０と支持基板用ウェーハ２０との間に介在されたシリコン酸化膜１０ａの部分が埋め込みシリコン酸化膜３０ａとなる。埋め込みシリコン酸化膜３０ａの厚さは、２０００Ａである。
なお、支持基板も表面を酸化してから活性層用基板と貼り合わせても良い。
【００２２】
次に、この貼り合わせウェーハ３０を貼り合わせ用の熱酸化炉に挿入し、酸素ガスの雰囲気下で、５００℃、１時間のバブル形成用の熱処理を施す（図１（ｄ））。その結果、活性層用ウェーハ１０の内部の水素イオンが成長し、多数の水素バブルの密集領域が現出し、この領域から活性層用ウェーハ１０の不要な部分が剥離される。この結果、活性層用ウェーハ１０が減厚され、厚さ２μｍ程度の薄膜の活性層１０Ａが形成される。剥離された活性層用ウェーハ１０の不要部分は、支持基板用ウェーハ２０として再利用することできる。
次に、引き続き１１００℃、２時間の熱処理を行う。これにより、活性層用ウェーハ１０と支持基板用ウェーハ２０との貼り合わせ強度が増強される（図１（ｅ））。
【００２３】
その後、この不要部分が除去された貼り合わせウェーハ３０を、エッチング作用を有する溶液により若干量だけエッチングする（図１（ｆ））。ここでは、エッチング液として、ＳＣ−１溶液が採用されている。ＳＣ−１溶液は、アルカリ剤としてアンモニア水、酸化剤として過酸化水素水を含む溶液のことであり、その組成として例えばアンモニア水：過酸化水素水：水の容積配合比が１：２：１０のようなものが用いられる。
別途、複数枚の８インチＳＯＩウェーハを、図示しない２５枚用ウェーハカセットに装填し、これを洗浄槽内の上記組成のＳＣ−１溶液（温度８５℃）に浸漬した実験の結果を追記する。エッチング時間は９０分である。後述する膜厚測定装置でエッチング前後の膜厚を測定（Ｅｄｇｅ Ｅｘｃｌｕｓｉｏｎ ５ｍｍ、面内８１点）することで求めたエッチング取り代は、ウェーハカセットのスロット２で面内平均９２２Ａ（ａｎｇｓｔｒｏｍ）、面内Ｍａｘ−Ｍｉｎ４４Ａ、スロット１３で面内平均９３６Ａ、面内Ｍａｘ−Ｍｉｎ５１Ａ、スロット２４で面内平均９５２Ａ、面内Ｍａｘ−Ｍｉｎ５０Ａとなった。このように、ＳＣ−１溶液によるエッチングはその取り代が大きいにもかかわらず、バッチ内やウェーハ面内のばらつきが小さく抑えられ、生産性と制御性の高い薄膜化の手法であることがわかる。この観点では、貼り合わせウェーハの薄膜化で従来行われているＣＭＰに対して圧倒的に有利である。例えば、従来方法のＣＭＰを用いて我々が行った試験においては、研磨圧力１６０ｇｆ／ｃｍ2、研磨定盤回転数５０ｒｐｍ、研磨ヘッド回転数５０ｒｐｍ、スラリー流量０．３Ｌ（liter）／ｍｉｎ、研磨時間ＣＭＰ３ｍｉｎの条件で形成された活性層の面内平均膜厚は１１０３Ａ、面内Ｍａｘ−Ｍｉｎ膜厚は３２６Ａに及んだ。この実験からも、ＣＭＰによる取り代を表面粗さの低減に必要な最小限度に抑え、膜厚制御は、この発明法に記載のエッチング法を主に行うことが有効といえる。
次に、貼り合わせウェーハ３０のエッチング後の活性層１０Ａの膜厚を測定する（図１（ｇ））。ここでは、分光エリプソメータ（商品名ＳＯＰＲＡ−ＭＯＳ−ＥＳ４Ｇ）が用いられる。そして、測定後のデータを評価し、活性層１０Ａの膜厚が予め設定した所定値に到達（表面全域で均一）していれば、ＳＯＩ基板が作製されたことになる。その後、得られたＳＯＩ基板は、通常、各種測定評価後に、測定器由来の汚染やパーティクルを除去するために、仕上げの洗浄を行い、所定枚数をウェーハケースに挿填し、袋詰め後、デバイスメーカに出荷される。この洗浄の際にエッチング作用を有する洗浄液を使用する場合は、この最終洗浄での活性層取り代を考慮し、各種測定評価前までの活性層膜厚を調整する必要がある。また、膜厚測定評価にて、活性層の膜厚が上記所定値に到達していないと判断されたものについては、活性層の膜厚が所定値となるまで、ＳＣ−１エッチングと膜厚測定とを繰り返す。
【００２４】
このように、活性層用ウェーハ１０の一部を剥離して活性層１０Ａを形成後、ＳＣ−１洗浄液により、活性層１０Ａの表面をエッチングするようにしたので、剥離後の活性層１０Ａの膜厚がその表面全体で均一で、かつ低表面粗さとすることができる。しかも、このときの表面粗さ低減処理のプロセスが単純化され、その処理コストを低減させることができる。また、ここでのエッチングは、ＳＣ−１洗浄液を使用したウエットエッチングである。そのため、前述した洗浄槽を使用したバッチ式のエッチングが可能となり、処理時間の短縮が図れ、スループットも高まる。しかも、加熱処理を伴わないので、活性層１０Ａに金属汚染が発生するおそれもほとんどない。
また、エッチング後、活性層１０Ａの厚さを測定し、その測定データに基づき、次回のエッチング量を決定するので、活性層１０Ａの厚さをその表面全体で確実に均一化することができる。さらに、第１の実施例ではエッチング作用を有する溶液としてＳＣ−１洗浄液を採用したので、既存のＳＣ−１の洗浄技術をそのまま利用し、所望の量のエッチングを簡単に制御することができる。
【００２５】
次に、図２を参照にして、この発明の第２の参考例を説明する。
図２は、第２の参考例に係る貼り合わせ基板（ＳＯＩ基板）の製造方法を示す流れ図である。
第２の参考例では、第１の参考例と同じ手順で、活性層用ウェーハへの水素イオン注入、これと支持基板用ウェーハとの貼り合わせ、貼り合わせ基板のバブル形成用および貼り合わせ強度を高めるための熱処理、イオン注入部分からの剥離などを経て、ＳＣ−１洗浄液により活性層の表面をエッチングする。その後、この表面に対してＣＭＰ処理、酸化および酸化膜除去を順次施した例である。
この場合、剥離直後の活性層の表面粗さは６．１７ｎｍ（Ｒｍｓ）である。
上記ＳＣ−１エッチングは１３５分間行い、その剥離表面からの取り代は１６６．２ｎｍである。
次のＣＭＰでの研磨取り代は１７．８ｎｍである。この活性層表面の粗さは３．２１ｎｍ（Ｒｍｓ）である。研磨圧力は１６０ｇｆ／ｃｍ2、研磨定盤の回転数は５０ｒｐｍ、研磨ヘッドの回転数は５０ｒｐｍ（定盤と同方向回転）、スラリー流量は０．３リットル／分、研磨時間は１分間とする。
次の酸化工程での条件は、ドライＯ2の雰囲気中、１１５０℃、３時間の酸化を行うものとする。
また、その表面酸化膜の除去（ＨＦ液へのディップ）では、その取り代は１９２．４ｎｍ、活性層表面の粗さは５．０９ｎｍ（Ｒｍｓ）となる。
以上のようにこの参考例では剥離面をＳＣ−１エッチングすることにより、その剥離面について粗さを低減することができた。
このように、ＳＣ−１洗浄液によるエッチング後、ＣＭＰ、酸化、酸化膜除去等の工程を順次施すので、剥離後の活性層の膜厚の表面全体での均一性を高めることができる。さらに、活性層の表面の粗さも低減される。
その他の構成、作用および効果は、第１の参考例より推測可能な範囲であるため、説明を省略する。
【００２６】
次に、この発明の第１の実施例を説明する。
図３は、この発明の第１の実施例に係る貼り合わせ基板（ＳＯＩ基板）の製造方法を示す流れ図である。
この実施例では、第１の参考例と同じ手順で、活性層用ウェーハへの水素イオン注入、これと支持基板用ウェーハとの貼り合わせ、貼り合わせ基板のバブル形成用熱処理および貼り合わせのための熱処理、イオン注入部分からの剥離などを経て、ＳＣ−１洗浄液により活性層の表面をエッチングする。その後、酸化および酸化膜除去を順次施した例である。
この場合、剥離直後の活性層の表面粗さは６．３２ｎｍ（Ｒｍｓ）である。
上記ＳＣ−１エッチングは１３５分間行い、その剥離表面からの取り代は１６５．５ｎｍである。活性層の表面粗さは５．０９ｎｍ（Ｒｍｓ）である。
次の酸化工程での条件は、ドライＯ2の雰囲気中、１１５０℃、３時間の酸化を行うものとする。
また、その表面酸化膜の除去（ＨＦ液へのディップ）では、その取り代は１９５．７ｎｍ、活性層の表面粗さは２．０７ｎｍ（Ｒｍｓ）となる。
以上の結果、剥離面をＳＣ−１エッチングし、これに犠牲酸化を施すことにより、その剥離面について粗さを低減することができた。すなわち、ＳＣ−１に犠牲酸化を組み合わせることで、ＣＭＰを行わずとも、表面粗さを低減することが可能となるのである。
【００２７】
図４は、この発明の第３の参考例に係る貼り合わせ基板（ＳＯＩ基板）の製造方法を示す流れ図である。
この参考例では、上記参考例と同じ手順で、活性層用ウェーハへの水素イオン注入、これと支持基板用ウェーハとの貼り合わせ、貼り合わせ基板のバブル形成のための熱処理および貼り合わせのための熱処理（これらの熱処理は連続して行う）、イオン注入部分からの剥離などを経て、活性層の表面を水素アニール処理を行う。その後、この表面に対してＣＭＰ処理を行い、さらには、この表面にＳＣ−１エッチングを行った例である。
この場合、剥離直後の活性層の表面粗さは６．１７ｎｍ（Ｒｍｓ）である。
水素アニール処理は１１３５℃、１分間とする。取り代は６．８ｎｍである。
次のＣＭＰでの研磨取り代は４１．９ｎｍである。この活性層の表面粗さは０．２１ｎｍ（Ｒｍｓ）である。また、このときの研磨圧力は１６０ｇｆ／ｃｍ2、研磨定盤の回転数は５０ｒｐｍ、研磨ヘッドの回転数は５０ｒｐｍ（定盤と同方向回転）、スラリー流量は０．３リットル／分、研磨時間は１分間とする。
上記ＳＣ−１エッチングは４７分間行い、その取り代は５５．８ｎｍである。活性層の表面粗さは１．７３ｎｍ（Ｒｍｓ）である。
以上のように、この参考例では、剥離面を短時間の水素アニールとＣＭＰとによる表面粗さを改善した後、ＳＣ−１エッチングを施している。ＣＭＰでは機械的な力が貼り合わせ界面に存在するマイクロボイド部分に作用し、活性層が剥がれるおそれがあったが、貼り合わせ界面に近い部分の活性層の薄膜化をＳＣ−１エッチングで行うことにより、この剥がれを防止することができる。
【００２８】
図５は、この発明の第４の参考例に係る貼り合わせ基板（ＳＯＩ基板）の製造方法を示す流れ図である。
この参考例では、上記参考例と同じ手順で、活性層用ウェーハへの水素イオン注入、これと支持基板用ウェーハとの貼り合わせ、貼り合わせ基板のバブル形成のための熱処理および貼り合わせのための熱処理（これらの熱処理は連続して行っても良いし、別々に分けて行うこともできる）、イオン注入部分からの剥離などを経て、活性層の表面をＳＣ−１エッチングを行う。その後、この表面に対してＣＭＰ処理、さらには、この表面に対して再度ＳＣ−１エッチングを行い、この後酸化および酸化膜除去を行った例である。
この場合、剥離直後の活性層の表面粗さは６．３７ｎｍ（Ｒｍｓ）である。
上記ＳＣ−１処理は１３５分間行う。その取り代は１６６．８ｎｍである。
次のＣＭＰでの研磨取り代は２７．３ｎｍである。このときの研磨圧力は１６０ｇｆ／ｃｍ2、研磨定盤の回転数は５０ｒｐｍ、研磨ヘッドの回転数は５０ｒｐｍ（定盤とは同方向回転）、スラリー流量は０．３リットル／分、研磨時間は１．５分間とする。
上記ＳＣ−１エッチングは４７分間行い、その取り代は５５．８ｎｍである。活性層の表面粗さは１．７３ｎｍ（Ｒｍｓ）である。
次の酸化工程での条件は、ドライＯ2の雰囲気中、１１５０℃、３時間の酸化を行うものとする。
また、その表面酸化膜の除去（ＨＦ液へのディップ）では、その取り代は１３５．４ｎｍ、活性層の表面粗さは１．００ｎｍ（Ｒｍｓ）となる。
以上のように、この参考例では剥離面をＳＣ−１エッチングすることにより、その剥離面について粗さを低減することができた。ＳＣ−１エッチングは活性層を薄膜化した後に限られない。
【００２９】
ここで、実際に本発明法および従来法について、剥離後の活性層に対する表面粗さ低減処理後の活性層の膜厚の均一性と、活性層の表面の粗さとを比較調査した結果を報告する。表１中、ＳＣ−１エッチングは、第１の参考例の記載内容に準じた。また、ＣＭＰおよび酸化膜除去は、第２の参考例の記載内容に準じた。
【００３０】
【表１】
Figure 0004509488
【００３１】
表１から明らかなように、従来法に比べて本発明法の方が、活性層の膜厚の均一性およびその表面の粗さの何れについても良好であることが分かった。
【００３２】
【発明の効果】
請求項１に記載の貼り合わせ基板の製造方法によれば、活性層用ウェーハから剥離形成された活性層の表面を、エッチング作用を有する溶液により１ｎｍ〜１μｍだけエッチングし、最終活性層の厚さを２００ｎｍ以下とするので、表面全域の厚さが均一で低表面粗さの活性層が得られ、またこのような剥離後の活性層の薄膜化プロセスを単純化することができる。その結果、この薄膜化プロセスコストを低減することができる。
しかも、エッチング液によるウエットエッチングであるので、複数枚を一度に処理するバッチ処理を採用することが可能である。これにより、処理時間が短縮し、スループットを高めることができる。さらには、従来の水素アニール時、酸化膜除去時とは異なり、加熱処理を伴わないウエットエッチングとなるので、活性層に金属汚染が発生するおそれがほとんどない。
特に、剥離後の活性層の膜厚の表面全体での均一性が高まり、しかも活性層の表面の粗さもさらに低減することができる。
さらに、請求項２に記載の貼り合わせ基板の製造方法によれば、エッチング後、活性層の厚さを測定し、その測定データに基づき、１ｎｍ〜１μｍの範囲で次回のエッチング量を決定するので、活性層の厚さをその表面全体で確実に均一化することができる。
【図面の簡単な説明】
【図１】 この発明の第１の参考例に係る貼り合わせ基板の製造方法を示す流れ図である。
【図２】 この発明の第２の参考例に係る貼り合わせ基板の製造方法を示す流れ図である。
【図３】 この発明の第１の実施例に係る貼り合わせ基板の製造方法を示す流れ図である。
【図４】 この発明の第３の参考例に係る貼り合わせ基板の製造方法を示す流れ図である。
【図５】 この発明の第４の参考例に係る貼り合わせ基板の製造方法を示す流れ図である。

Claims (2)

  1. 最終活性層の厚さが２００ｎｍ以下とした貼り合わせ基板の製造方法であって、
    第１のシリコンウェーハである活性層ウェーハと、第２のシリコンウェーハである支持基板とを有し、
    上記活性層ウェーハの表面にシリコン酸化膜を形成する酸化膜形成工程と、
    このシリコン酸化膜が形成された活性層ウェーハに水素イオンを注入することにより、このシリコン酸化膜の下方に水素イオン注入層を形成するイオン注入工程と、
    このシリコン酸化膜が活性層ウェーハと上記支持基板との間に介在されて埋め込みシリコン酸化膜を形成するように、このシリコン酸化膜が形成された活性層ウェーハと支持基板とを貼り合わせて貼り合わせ基板を形成する貼り合わせ工程と、
    この貼り合わせ基板に熱処理を行い、上記水素イオン注入層に高密度の水素バブル領域を形成することにより、この水素イオンバブル領域を境界として貼り合わせ基板を構成する活性層ウェーハの一部を剥離し、この貼り合わせ基板において残った活性層ウェーハを活性層とする剥離熱処理工程と、
    この剥離後の貼り合わせ基板について熱処理を行うことによりこの活性層及び上記支持基板の貼り合わせ強度を高める貼り合わせ強化熱処理工程と、
    この貼り合わせ強化熱処理工程の直後、貼り合わせ基板の活性層の表面をエッチング作用を有する溶液により１ｎｍ〜１μｍだけエッチングするエッチング工程と、
    このエッチング工程の直後、この活性層にシリコン酸化膜を形成し、この活性層に形成したシリコン酸化膜を上記剥離熱処理工程にて発生した活性層のダメージ部分とともに除去する酸化膜形成・除去工程と、を有し、
    このエッチング作用を有する溶液は、アルカリ剤と酸化剤とを含むｐＨ９以上の溶液である貼り合わせ基板の製造方法。
  2. 上記エッチング工程では、上記活性層の厚さを測定する工程と、この活性層の厚さを測定することによって得られた測定データに基づき、エッチング作用を有する溶液により１ｎｍ〜１μｍだけエッチングする工程と、を繰り返すことにより、この活性層の厚さがその全域で設定された最終活性層の厚さに到達するまでエッチングする請求項１に記載の貼り合わせ基板の製造方法。
JP2003099541A 2003-04-02 2003-04-02 貼り合わせ基板の製造方法 Expired - Fee Related JP4509488B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2003099541A JP4509488B2 (ja) 2003-04-02 2003-04-02 貼り合わせ基板の製造方法
CN2004800153891A CN1894795B (zh) 2003-04-02 2004-04-02 贴合半导体衬底及其制造方法
EP04725535.1A EP1635396B1 (en) 2003-04-02 2004-04-02 Laminated semiconductor substrate and process for producing the same
US10/550,761 US7491342B2 (en) 2003-04-02 2004-04-02 Bonded semiconductor substrate manufacturing method thereof
KR1020057018566A KR100751265B1 (ko) 2003-04-02 2004-04-02 접합 반도체 기판 및 그 제조방법
PCT/JP2004/004886 WO2004090986A1 (ja) 2003-04-02 2004-04-02 貼り合わせ半導体基板およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003099541A JP4509488B2 (ja) 2003-04-02 2003-04-02 貼り合わせ基板の製造方法

Publications (2)

Publication Number Publication Date
JP2004311526A JP2004311526A (ja) 2004-11-04
JP4509488B2 true JP4509488B2 (ja) 2010-07-21

Family

ID=33156703

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003099541A Expired - Fee Related JP4509488B2 (ja) 2003-04-02 2003-04-02 貼り合わせ基板の製造方法

Country Status (6)

Country Link
US (1) US7491342B2 (ja)
EP (1) EP1635396B1 (ja)
JP (1) JP4509488B2 (ja)
KR (1) KR100751265B1 (ja)
CN (1) CN1894795B (ja)
WO (1) WO2004090986A1 (ja)

Families Citing this family (269)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7344957B2 (en) * 2005-01-19 2008-03-18 Texas Instruments Incorporated SOI wafer with cooling channels and a method of manufacture thereof
JP4934966B2 (ja) * 2005-02-04 2012-05-23 株式会社Ｓｕｍｃｏ Ｓｏｉ基板の製造方法
JP4654710B2 (ja) * 2005-02-24 2011-03-23 信越半導体株式会社 半導体ウェーハの製造方法
JP2006294737A (ja) * 2005-04-07 2006-10-26 Sumco Corp Ｓｏｉ基板の製造方法及びその製造における剥離ウェーハの再生処理方法。
JP5292810B2 (ja) * 2005-12-19 2013-09-18 信越半導体株式会社 Ｓｏｉ基板の製造方法
JP5028845B2 (ja) * 2006-04-14 2012-09-19 株式会社Ｓｕｍｃｏ 貼り合わせウェーハ及びその製造方法
US7790565B2 (en) * 2006-04-21 2010-09-07 Corning Incorporated Semiconductor on glass insulator made using improved thinning process
FR2911597B1 (fr) * 2007-01-22 2009-05-01 Soitec Silicon On Insulator Procede de formation et de controle d'interfaces rugueuses.
DE102007006151B4 (de) * 2007-02-07 2008-11-06 Siltronic Ag Verfahren zur Verringerung und Homogenisierung der Dicke einer Halbleiterschicht, die sich auf der Oberfläche eines elektrisch isolierenden Materials befindet
KR100840785B1 (ko) * 2007-02-16 2008-06-23 삼성전자주식회사 스택형 반도체 소자에서 단결정 실리콘 패턴 형성 방법.
EP1993127B1 (en) 2007-05-18 2013-04-24 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate
JP5415676B2 (ja) * 2007-05-30 2014-02-12 信越化学工業株式会社 Ｓｏｉウェーハの製造方法
JP5143477B2 (ja) 2007-05-31 2013-02-13 信越化学工業株式会社 Ｓｏｉウエーハの製造方法
CN102592977B (zh) * 2007-06-20 2015-03-25 株式会社半导体能源研究所 半导体装置的制造方法
US8236668B2 (en) 2007-10-10 2012-08-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP2009135430A (ja) * 2007-10-10 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP5490393B2 (ja) * 2007-10-10 2014-05-14 株式会社半導体エネルギー研究所 半導体基板の製造方法
JP5464843B2 (ja) * 2007-12-03 2014-04-09 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP5404064B2 (ja) 2008-01-16 2014-01-29 株式会社半導体エネルギー研究所 レーザ処理装置、および半導体基板の作製方法
CN101521155B (zh) * 2008-02-29 2012-09-12 信越化学工业株式会社 制备具有单晶薄膜的基板的方法
JP5297219B2 (ja) * 2008-02-29 2013-09-25 信越化学工業株式会社 単結晶薄膜を有する基板の製造方法
KR20090101119A (ko) 2008-03-21 2009-09-24 신에쓰 가가꾸 고교 가부시끼가이샤 Ｓｏｉ 웨이퍼의 제조 방법
CN101981654B (zh) * 2008-04-01 2012-11-21 信越化学工业株式会社 Soi基板的制造方法
JP5320954B2 (ja) * 2008-10-03 2013-10-23 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP5493345B2 (ja) * 2008-12-11 2014-05-14 信越半導体株式会社 Ｓｏｉウェーハの製造方法
WO2010103568A1 (ja) * 2009-03-11 2010-09-16 Yunogami Takashi 再生半導体ウエハの製造方法
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8754533B2 (en) 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US20110199116A1 (en) * 2010-02-16 2011-08-18 NuPGA Corporation Method for fabrication of a semiconductor device and structure
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US9711407B2 (en) * 2009-04-14 2017-07-18 Monolithic 3D Inc. Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US8871109B2 (en) * 2009-04-28 2014-10-28 Gtat Corporation Method for preparing a donor surface for reuse
JP5030992B2 (ja) * 2009-04-30 2012-09-19 信越化学工業株式会社 サンドブラスト処理された裏面を有するｓｏｉ基板の製造方法
US8294159B2 (en) 2009-10-12 2012-10-23 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US8476145B2 (en) 2010-10-13 2013-07-02 Monolithic 3D Inc. Method of fabricating a semiconductor device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US12027518B1 (en) 2009-10-12 2024-07-02 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US8630326B2 (en) 2009-10-13 2014-01-14 Skorpios Technologies, Inc. Method and system of heterogeneous substrate bonding for photonic integration
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8541819B1 (en) 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8500515B2 (en) 2010-03-12 2013-08-06 Wayne O. Duescher Fixed-spindle and floating-platen abrasive system using spherical mounts
US8641476B2 (en) 2011-10-06 2014-02-04 Wayne O. Duescher Coplanar alignment apparatus for rotary spindles
US8740668B2 (en) 2010-03-12 2014-06-03 Wayne O. Duescher Three-point spindle-supported floating abrasive platen
US8696405B2 (en) 2010-03-12 2014-04-15 Wayne O. Duescher Pivot-balanced floating platen lapping machine
US8647172B2 (en) 2010-03-12 2014-02-11 Wayne O. Duescher Wafer pads for fixed-spindle floating-platen lapping
US8602842B2 (en) 2010-03-12 2013-12-10 Wayne O. Duescher Three-point fixed-spindle floating-platen abrasive system
US8758088B2 (en) 2011-10-06 2014-06-24 Wayne O. Duescher Floating abrading platen configuration
US8647171B2 (en) 2010-03-12 2014-02-11 Wayne O. Duescher Fixed-spindle floating-platen workpiece loader apparatus
US8647170B2 (en) 2011-10-06 2014-02-11 Wayne O. Duescher Laser alignment apparatus for rotary spindles
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US8337280B2 (en) 2010-09-14 2012-12-25 Duescher Wayne O High speed platen abrading wire-driven rotary workholder
US8404562B2 (en) * 2010-09-30 2013-03-26 Infineon Technologies Ag Method for manufacturing a composite wafer having a graphite core, and composite wafer having a graphite core
US8822306B2 (en) * 2010-09-30 2014-09-02 Infineon Technologies Ag Method for manufacturing a composite wafer having a graphite core, and composite wafer having a graphite core
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US8430717B2 (en) 2010-10-12 2013-04-30 Wayne O. Duescher Dynamic action abrasive lapping workholder
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US12080743B2 (en) 2010-10-13 2024-09-03 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US12094892B2 (en) 2010-10-13 2024-09-17 Monolithic 3D Inc. 3D micro display device and structure
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US12125737B1 (en) 2010-11-18 2024-10-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US12068187B2 (en) 2010-11-18 2024-08-20 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and DRAM memory cells
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US12100611B2 (en) 2010-11-18 2024-09-24 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12033884B2 (en) 2010-11-18 2024-07-09 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US12136562B2 (en) 2010-11-18 2024-11-05 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US9922967B2 (en) 2010-12-08 2018-03-20 Skorpios Technologies, Inc. Multilevel template assisted wafer bonding
JP5673180B2 (ja) * 2011-02-14 2015-02-18 信越半導体株式会社 貼り合わせウェーハの製造方法
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
JP2011193010A (ja) * 2011-04-28 2011-09-29 Hitachi Cable Ltd 半導体ウェハ及び高周波電子デバイス用半導体ウェハ
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
FR2978868A1 (fr) * 2011-08-01 2013-02-08 Soitec Silicon On Insulator Procede de fabrication d'une structure de type semi-conducteur sur isolant, a "box" epais et couche active fine
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
CN104137262B (zh) * 2012-01-18 2015-11-25 斯考皮欧技术有限公司 Cmos电子器件与光子器件的垂直集成
US9000557B2 (en) 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
JP5664592B2 (ja) * 2012-04-26 2015-02-04 信越半導体株式会社 貼り合わせウェーハの製造方法
US9233452B2 (en) 2012-10-29 2016-01-12 Wayne O. Duescher Vacuum-grooved membrane abrasive polishing wafer workholder
US9011207B2 (en) 2012-10-29 2015-04-21 Wayne O. Duescher Flexible diaphragm combination floating and rigid abrading workholder
US8998678B2 (en) 2012-10-29 2015-04-07 Wayne O. Duescher Spider arm driven flexible chamber abrading workholder
US9039488B2 (en) 2012-10-29 2015-05-26 Wayne O. Duescher Pin driven flexible chamber abrading workholder
US9199354B2 (en) 2012-10-29 2015-12-01 Wayne O. Duescher Flexible diaphragm post-type floating and rigid abrading workholder
US9604339B2 (en) 2012-10-29 2017-03-28 Wayne O. Duescher Vacuum-grooved membrane wafer polishing workholder
US8998677B2 (en) 2012-10-29 2015-04-07 Wayne O. Duescher Bellows driven floatation-type abrading workholder
US8845394B2 (en) 2012-10-29 2014-09-30 Wayne O. Duescher Bellows driven air floatation abrading workholder
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US8686428B1 (en) 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
CN104981357B (zh) * 2012-12-07 2017-04-12 石墨前沿有限公司 用于在衬底之间转移膜的方法和装置
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US12051674B2 (en) 2012-12-22 2024-07-30 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US12094965B2 (en) 2013-03-11 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US12100646B2 (en) 2013-03-12 2024-09-24 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11721547B2 (en) * 2013-03-14 2023-08-08 Infineon Technologies Ag Method for manufacturing a silicon carbide substrate for an electrical silicon carbide device, a silicon carbide substrate and an electrical silicon carbide device
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
JP5888286B2 (ja) * 2013-06-26 2016-03-16 信越半導体株式会社 貼り合わせウェーハの製造方法
JP2015103661A (ja) * 2013-11-25 2015-06-04 信越半導体株式会社 貼り合わせウェーハの製造方法
JP6090184B2 (ja) * 2014-01-27 2017-03-08 信越半導体株式会社 半導体ウェーハの洗浄槽及び貼り合わせウェーハの製造方法
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US12094829B2 (en) 2014-01-28 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
JP2017513056A (ja) * 2014-03-18 2017-05-25 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． グレーティングカプラ及びその製造方法
JP6036732B2 (ja) * 2014-03-18 2016-11-30 信越半導体株式会社 貼り合わせウェーハの製造方法
JP6152829B2 (ja) * 2014-06-17 2017-06-28 信越半導体株式会社 Ｓｏｉウェーハの製造方法
US9611133B2 (en) * 2014-09-11 2017-04-04 Invensense, Inc. Film induced interface roughening and method of producing the same
JP6086105B2 (ja) * 2014-09-24 2017-03-01 信越半導体株式会社 Ｓｏｉウェーハの製造方法
DE202016000166U1 (de) * 2015-01-09 2016-06-02 Silicon Genesis Corporation Dreidimensionale integrierte Schaltung
CN105845544B (zh) * 2015-01-14 2021-02-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和电子装置
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
FR3036224B1 (fr) 2015-05-13 2017-06-02 Commissariat Energie Atomique Procede de collage direct
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US12100658B2 (en) 2015-09-21 2024-09-24 Monolithic 3D Inc. Method to produce a 3D multilayer semiconductor device and structure
WO2017053329A1 (en) 2015-09-21 2017-03-30 Monolithic 3D Inc 3d semiconductor device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US12120880B1 (en) 2015-10-24 2024-10-15 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12035531B2 (en) 2015-10-24 2024-07-09 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
JP6607207B2 (ja) * 2017-01-25 2019-11-20 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
CN107910401B (zh) * 2017-06-28 2020-11-13 超晶科技（北京）有限公司 一种二类超晶格红外探测器件材料的制备方法
US10926378B2 (en) 2017-07-08 2021-02-23 Wayne O. Duescher Abrasive coated disk islands using magnetic font sheet
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11691241B1 (en) * 2019-08-05 2023-07-04 Keltech Engineering, Inc. Abrasive lapping head with floating and rigid workpiece carrier
CN117393422B (zh) * 2023-12-11 2024-03-01 青禾晶元(天津)半导体材料有限公司 一种制造碳化硅复合衬底的方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08279605A (ja) * 1995-02-09 1996-10-22 Sony Corp 張り合わせ基板の製造方法
JPH11121377A (ja) * 1997-08-26 1999-04-30 Internatl Business Mach Corp <Ibm> 半導体材料薄膜の製造のための改良型スマート・カット・プロセス
JPH11354482A (ja) * 1998-06-09 1999-12-24 Sony Corp 洗浄装置及び洗浄方法、並びにエッチング装置及びエッチング方法
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP2000173976A (ja) * 1998-12-02 2000-06-23 Mitsubishi Electric Corp 半導体装置の製造方法
JP2001168308A (ja) * 1999-09-30 2001-06-22 Canon Inc シリコン薄膜の製造方法、ｓｏｉ基板の作製方法及び半導体装置
JP2003017723A (ja) * 2001-06-29 2003-01-17 Shin Etsu Handotai Co Ltd 半導体薄膜の製造方法及び太陽電池の製造方法
JP2004080035A (ja) * 2002-08-10 2004-03-11 Jea-Gun Park ナノｓｏｉウェーハの製造方法及びそれにより製造されたナノｓｏｉウェーハ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2599021B2 (ja) * 1989-11-09 1997-04-09 新日本製鐵株式会社 シリコンウエハのエッチング方法および洗浄方法
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
FR2748851B1 (fr) 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
JP3324469B2 (ja) 1997-09-26 2002-09-17 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
US6323108B1 (en) * 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
US6489241B1 (en) 1999-09-17 2002-12-03 Applied Materials, Inc. Apparatus and method for surface finishing a silicon film

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08279605A (ja) * 1995-02-09 1996-10-22 Sony Corp 張り合わせ基板の製造方法
JPH11121377A (ja) * 1997-08-26 1999-04-30 Internatl Business Mach Corp <Ibm> 半導体材料薄膜の製造のための改良型スマート・カット・プロセス
JPH11354482A (ja) * 1998-06-09 1999-12-24 Sony Corp 洗浄装置及び洗浄方法、並びにエッチング装置及びエッチング方法
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP2000173976A (ja) * 1998-12-02 2000-06-23 Mitsubishi Electric Corp 半導体装置の製造方法
JP2001168308A (ja) * 1999-09-30 2001-06-22 Canon Inc シリコン薄膜の製造方法、ｓｏｉ基板の作製方法及び半導体装置
JP2003017723A (ja) * 2001-06-29 2003-01-17 Shin Etsu Handotai Co Ltd 半導体薄膜の製造方法及び太陽電池の製造方法
JP2004080035A (ja) * 2002-08-10 2004-03-11 Jea-Gun Park ナノｓｏｉウェーハの製造方法及びそれにより製造されたナノｓｏｉウェーハ

Also Published As

Publication number Publication date
CN1894795B (zh) 2010-04-21
KR100751265B1 (ko) 2007-08-23
EP1635396A4 (en) 2007-06-27
WO2004090986A1 (ja) 2004-10-21
CN1894795A (zh) 2007-01-10
US7491342B2 (en) 2009-02-17
KR20060058051A (ko) 2006-05-29
EP1635396B1 (en) 2013-09-11
EP1635396A1 (en) 2006-03-15
US20060118935A1 (en) 2006-06-08
JP2004311526A (ja) 2004-11-04

Similar Documents

Publication Publication Date Title
JP4509488B2 (ja) 貼り合わせ基板の製造方法
TWI239036B (en) Substrate manufacturing method and substrate processing apparatus
JP5363974B2 (ja) 改良された薄膜化プロセスを用いて製造されたガラス絶縁体上半導体
JP3294934B2 (ja) 半導体基板の作製方法及び半導体基板
JP5135935B2 (ja) 貼り合わせウエーハの製造方法
TWI394204B (zh) 鍵合晶圓的製造方法
JP4828230B2 (ja) Ｓｏｉウェーハの製造方法
JPWO2003009386A1 (ja) 貼り合わせウエーハの製造方法
JP4442560B2 (ja) Ｓｏｉウエーハの製造方法
JP2006216826A (ja) Ｓｏｉウェーハの製造方法
JP2009176860A (ja) 貼り合わせウェーハの製造方法
TWI355711B (en) Method of producing simox wafer
KR102327330B1 (ko) Soi웨이퍼의 제조방법
JP2005347302A (ja) 基板の製造方法
JP5320954B2 (ja) Ｓｏｉウェーハの製造方法
JPH09260620A (ja) 結合ウエーハの製造方法およびこの方法で製造される結合ウエーハ
JP5541136B2 (ja) 貼り合わせｓｏｉウエーハの製造方法
TW200300575A (en) Manufacturing method of bonding wafer
JP2010129839A (ja) 貼り合わせウェーハの製造方法
US20100144131A1 (en) Method for producing bonded wafer
JP2008205217A (ja) 半導体基板の製造方法
JP2010045148A (ja) 貼り合わせウェーハの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050808

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090220

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090514

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091016

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100209

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100223

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100427

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100428

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130514

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4509488

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees