JP4493830B2 - Ｒａｃｈ受信装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、移動体通信や無線ＬＡＮ等におけるスペクトラム拡散通信システムの受信機側で用いられるスペクトラム拡散通信用相関回路に係り、特に、ＲＡＣＨを検出する簡単且つ小規模な構成のＲＡＣＨ受信装置に関する。
【０００２】
【従来の技術】
一般に移動体通信又は無線ＬＡＮ（Local Area Network）等に用いられるスペクトラム拡散（Spread Spectrum ：ＳＳ）通信システムでは、送信側で送信データに対して狭帯域変調（１次変調）を行い、更に拡散変調（２次変調）を行う、２段階の変調を行ってデータを送信する。
受信側では、受信データに対して逆拡散を行って１次変調に戻してから、通常の検波回路でベースバンド信号の再生を行うようになっている。
【０００３】
しかし、Ｗ−ＣＤＭＡの３ＧＰＰで決まったＲＡＣＨに関するPreamble部分の変調方式は、着信データのデータレートは常に一定で、それにセクタ毎に決められた１種のロングコードと、４種の位相回転（４５度、１３５度、２２５度、３１５度の様に）により変調し、さらに１６種類のシグネチュア（１６種類の拡散コード）により変調されている。シグネチュアは１６チップ長であり、それが単に２５６回繰り返される（参考文献：３ＧＰＰ仕様書：３ＧＴＳ２５．２１３等）。
【０００４】
ＲＡＣＨは、Preamble部と、Message部に分かれており、移動機は基地局との登録が済んでいない場合には最初に仕様で決められた手順で、Preamble部をバースト的に基地局に対して送信する。基地局では、それを検出し、見つかった場合には、返事をＡＩＣＨにて送信する。移動機はこれを受け、その後Message部を送信することになる。ここで基地局として重要なことは、バースト的に送られてくるPreamble部を如何に検出するかにある。
【０００５】
そして、ＲＡＣＨの受信には、バースト送信のためその位相が確立されていないことから、いわゆる図９に示すＭＦ（Matched Filter）が従来用いられている。図９は、従来のＲＡＣＨの復調部のブロック図である。
ＭＦはシグネチュアとロングコード、及び位相回転設定後、ある範囲の窓にて待ちかまえる。
【０００６】
窓の大きさとしてここでは２５６チップとしてあるが、その大きさについては後で説明する。通常、位相回転は複素であるので、この演算には入力Ｉ／Ｑ２本のシフトレジスタ９２、符号Ｉ／Ｑ２本のレジスタ９３（符号発生器も必要）、４組の積和演算器９４と、４組の積和演算の結果を加減算し、複素演算を完成させる２つの加算器９９により構成されている。
なお、シグネチュアの種類は全部で１６種存在するが、一時に１６種全部に対応する必要がなく、そのうちの何種かを用意しておけばよい。その種類数だけ上記符号レジスタ、４組の積和演算器が必要となる。
【０００７】
ＭＦの窓の大きさとは、基地局がら移動機までの往復に要する時間により決まり、いわゆる基地局がカバーするセル半径によって決まる。たとえば、セル半径を１５ｋｍとすると、その時間（基地局→移動機→基地局に信号が行き来する時間）はおよそ１００μｓとなる。これはチップ数で言うと約２５６チップとなり、ＭＦとして必要な窓は２５６チップ以上となる。つまり、１６チップ長のシグネチュアを２５６チップ長分繰り返し待ち受けることになる。
【０００８】
また、セル半径５０ｋｍの場合には１２８４チップ以上となる。これは基地局から観ると、移動機がカバーする範囲のどこに存在するかは分かっていないので、一番近くの移動機も、一番遠くの移動機に対してもその信号（ＲＡＣＨ）を検出しなければならないからである。ＭＦとしては、この窓時間だけ経過すると、次に続くロングコードに換えて同じ動作を２５６回繰り返すことにより、Preamble部分を検出する。
【０００９】
尚、移動機がPreamble部を送信出来るタイミングは決められており、基地局がら常時送られているＰ‐ＣＣＰＣＨを基準に作られる上りアクセススロットに限定されている。従って、上記で述べた関係が成立する。
【００１０】
上記従来のＲＡＣＨの復調部について図９を用いて説明する。
図９に示す復調部は、フリップフロップ（Ｆ／Ｆ）９２と、コードレジスタ９３と、積和演算器９４と、加算器９９とから構成されている。この構成は通常のＭＦの構成である。
【００１１】
入力信号は、符号分割多重（Code Division Multiple Access ：ＣＤＭＡ）変調されて送信され、アンテナ（図示せず）で受信されたアナログ信号（Ｉ成分とＱ成分の２組の信号）を、Ａ／Ｄ変換器（アナログ／デジタル変換器）（図示せず）でデジタル信号に変換している。
変換される時、チップ時間間隔に比べ高速のクロックを用い、いわゆるオーバーサンプルされる。図９では４倍オーバーサンプルとしている。そのため２５６チップの信号は１０２４サンプルの信号になっている。尚、Ａ／Ｄ変換器のビット数は複数であり、４〜８ビットが用いられる。
【００１２】
コードレジスタ９３は、送信側でＣＤＭＡ変調に用いられたのと同じ拡散符号である符号コードを出力するレジスタであり、２５６タップのＦ／Ｆで構成されている。符号発生器そのものであってもよい。コードレジスタにはすでにロングコードとシグネチュアと位相回転を演算した結果が入っており、２５６チップ時間毎に、続くコードと入れ替えられる。これもＩ成分とＱ成分の２組がある。
【００１３】
１０２４タップのＦ／Ｆ９２は、入力信号を順次（サンプル時間毎に）シフトする機能を有している。図９では４タップ毎に積和演算器と乗算をするための出力端子を有している。入力信号にはＩ成分とＱ成分の２組があるので、本レジスタも２本必要である。
【００１４】
積和演算器９４は、１０２４タップＦ／Ｆ９２の４タップ毎の値と、コードレジスタ（２５６タップ）９３の値を乗算し、その乗算結果をすべて加算する。このためハード規模は大きくなる。
尚、複素演算のため、４組の積和演算器９４が必要である。演算は入力信号のＩ成分とコードのＩ成分の積和演算、入力信号のＱ成分とコードのＩ成分の積和演算、入力信号のＱ成分とコードのＱ成分の積和演算、入力信号のＩ成分とコードのＱ成分の積和演算をそれぞれ実行する。
【００１５】
加算器９９は、４組の積和演算器９４の４出力を加減算し、複素演算を完成させる。すなわち、入力信号のＩ成分とコードのＩ成分の積和演算結果と入力信号のＱ成分とコードのＱ成分の積和演算結果を加算、入力信号のＱ成分とコードのＩ成分の積和演算結果と入力信号のＩ成分とコードのＱ成分の積和演算結果との減算を行う。
【００１６】
上記構成で１種のシグネチュアに対応出来る。従って、シグネチュアの数が増えれば、その数だけ構成を増やさねばならない。但し、入力及び入力をシフトするレジスタは、共通に使用可能である。
【００１７】
尚、図９の従来のＭＦの動作速度は、以下のようになっている。
アンテナで受信された受信データのアナログ信号は元々送信側でＣＤＭＡ変調されているが、そのチップレートは約４Ｍｃｐｓ（正確には３．８４Ｍｃｐｓ）であり、通常Ａ／Ｄ変換器でデジタル信号に変換される場合は、その４倍の約１６ＭＨｚ（１５．３６ＭＨｚ）のサンプルレートで変換される。したがって、それ以後のコードレジスタ９３、積和演算器９４などの演算速度はいずれも約１６ＭＨｚである。
【００１８】
ＣＤＭＡ変調を施す符号のビット数は１であるので、図９のＭＦのハード規模としては、積和演算器９４内の加算器が大半を占めている。乗算器は、符号が１の場合には、そのまま入力信号を出力し、０の場合は入力信号を符号反転して出すだけの論理回路で構成可能である。それに対し、加算器は長ビット（６ビットがら十数ビット）の加算を実行しなければならず、ハード規模が大きくなる。レジスタすなわちＦ／Ｆは、入力信号のビット数だけＦ／Ｆを並列にならべれはよい。
【００１９】
尚、従来のマッチドフィルタに関連する記述は、平成９年（１９９７年）７月３１日公開の特開平９−２００１７９号公報「マルチユーザ復調方法および装置」（出願人：国際電気株式会社、株式会社鷹山、発明者：占部健三他）等がある。
【００２０】
【発明が解決しようとする課題】
このように、上記従来のマッチッドフィルタ（ＭＦ）では、ＲＡＣＨのプレアンブル（Preamble）部を基地局にて検出するためには、シグネチュアの数だけ複素ＭＦが必要となるため、ゲート数が多くなり、回路規模が増大し、ＬＳＩ価格が高くなるという問題点があった。
【００２１】
本発明は上記実情に鑑みて為されたもので、構成素子を小規模にできるＲＡＣＨ受信装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記従来例の問題点を解決するための本発明は、ロングコード、位相回転情報及びシグネチュアによりスペクトラム拡散された受信信号を復調するＲＡＣＨ受信装置において、受信信号とロングコード及び位相回転情報にて演算された第１の逆拡散符号とを乗算する第１の乗算手段と、第１の乗算手段から出力される複数の乗算結果を特定間隔で加算する第１の加算手段と、第１の加算手段から出力される複数の加算結果とシグネチュアの第２の逆拡散符号とを乗算する第２の乗算手段と、第２の乗算手段から出力される乗算結果を加算して相関出力を得る第２の加算手段とを有し、第１の加算手段と第２の乗算手段との間に、受信信号に対する複素演算を行う複素演算手段を設けたものであり、第１の逆拡散符号を用いた復調処理と第２の逆拡散符号を用いた復調処理とを二段階に分けて行うことで、加算器の総数を低減して回路規模を縮小し、消費電力を低減することができる。
【００２４】
また、本発明は、ロングコード、位相回転情報及びシグネチュアによりスペクトラム拡散された受信信号を復調するＲＡＣＨ受信装置において、受信信号に対して複素演算処理を行う複素演算処理手段と、複素演算結果におけるＩ相成分及びＱ相成分とロングコードの第１の逆拡散符号との乗算を各々行う第１の乗算手段と、第１の乗算手段から各々出力されるＩ相成分及びＱ相成分の複数の乗算結果を特定間隔で各々加算する第１の加算手段と、第１の加算手段から各々出力される複数の加算結果とシグネチュアの第２の逆拡散符号とを乗算する第２の乗算手段と、第２の乗算手段から出力される乗算結果を加算して相関出力を得る第２の加算手段とを有するものであり、回路規模を縮小し、消費電力を低減することができる。
【００２５】
また、本発明は、上記ＲＡＣＨ受信装置において、第１の乗算手段は、受信信号におけるＩ相成分及びＱ相成分と第１の逆拡散符号との乗算を、それぞれ時分割に入力信号のサンプリング速度の整数倍の速度で行い、第１の加算手段は、該整数倍の速度で加算を行うものであり、第１の逆拡散符号を用いた復調処理の速度を上げることで、回路規模を一層縮小できる。
【００２６】
また、本発明は、上記ＲＡＣＨ受信装置において、第２の乗算手段は、入力される演算結果と第２の逆拡散符号との乗算を、第２の逆拡散符号の種類数倍の速度で行い、第２の加算手段は、第２の逆拡散符号の種類数倍の速度で加算を行うものであり、第２の逆拡散符号を用いた復調処理を行う乗算器及び加算器の数を低減でき、回路規模を縮小できる。
【００２７】
また、本発明は、上記ＲＡＣＨ受信装置において、第１の乗算手段は、受信信号におけるＩ相成分及びＱ相成分と第１の逆拡散符号との乗算を、Ｉ成分及びＱ成分の取り込みタイミングを入力信号のサンプリング速度の整数倍の速度とし、これに対して第１の逆拡散符号の取り込みタイミングを該速度の２倍の速度として時分割に行い、第１の加算手段は、該整数倍の２倍の速度で加算を行うものであり、第１の逆拡散符号を用いた復調処理を行う乗算器及び加算器の数を低減でき、回路規模を縮小できる。
【００２８】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら説明する。
尚、以下で説明する機能実現手段は、当該機能を実現できる手段であれば、どのような回路又は装置であっても構わず、また機能の一部又は全部をソフトウェアで実現することも可能である。更に、機能実現手段を複数の回路によって実現してもよく、複数の機能実現手段を単一の回路で実現してもよい。
【００２９】
本発明の実施の形態に係るＲＡＣＨ受信装置は、ロングコード、位相回転情報及びシグネチュアによりスペクトラム拡散された受信信号を復調するものであって、受信信号とロングコード及び位相回転情報にて演算された第１の逆拡散符号とを乗算する第１の乗算手段と、第１の乗算手段から出力される複数の乗算結果を特定間隔で加算する第１の加算手段と、第１の加算手段から出力される複数の加算結果とシグネチュアの第２の逆拡散符号とを乗算する第２の乗算手段と、第２の乗算手段から出力される乗算結果を加算して相関出力を得る第２の加算手段とを有するものであり、第１の逆拡散符号を用いた復調処理と第２の逆拡散符号を用いた復調処理とを二段階に分けて行うことで、加算器の総数を低減して回路規模を縮小し、消費電力を低減することができるものである。
【００３０】
また、本発明の実施の形態に係るＲＡＣＨ受信装置は、ロングコード、位相回転情報及びシグネチュアによりスペクトラム拡散された受信信号を復調するものであって、受信信号に対して複素演算処理を行う複素演算処理手段と、複素演算結果におけるＩ相成分及びＱ相成分とロングコードの第１の逆拡散符号との乗算を各々行う第１の乗算手段と、第１の乗算手段から各々出力されるＩ相成分及びＱ相成分の複数の乗算結果を特定間隔で各々加算する第１の加算手段と、第１の加算手段から各々出力される複数の加算結果とシグネチュアの第２の逆拡散符号とを乗算する第２の乗算手段と、第２の乗算手段から出力される乗算結果を加算して相関出力を得る第２の加算手段とを有するものであり、回路規模を縮小し、消費電力を低減することができるものである。
【００３１】
また、本発明の実施の形態に係るＲＡＣＨ受信装置は、第１の乗算手段と第１の加算手段の動作速度を上げ、また第２の乗算手段と第２の加算手段の動作速度を上げることで、更に回路規模を縮小できるものである。
【００３２】
尚、請求項における第１の乗算手段は受信でレジスタ列、コードレジスタ、コードレジスタ乗算部に相当し、第１の加算手段はコードレジスタ加算部に、第２の乗算手段はシグネチュア乗算部に、第２の加算手段はシグネチュア加算部に、複素演算手段は複素演算部に、複素演算処理手段は複素乗算器と位相回転レジスタにそれぞれ相当する。
【００３３】
まず、本発明のＲＡＣＨ受信装置で用いるＭＦの原理について説明する。
従来の技術で既述したように、ＲＡＣＨで扱う無線送信信号のPreamble部は、ロングコード及び位相回転により変調された後、さらにシグネチュアによって変調されている。シグネチュアは３ＧＰＰ仕様書で規定されているように、１６チップ長の符号コードからなり、この符号コードが２５６回繰り返して用いられる。またシグネチュアは全部で１６種類規定されている。
【００３４】
よってＲＡＣＨ受信機では最低限、１６チップ分の受信データに対して相関出力を行うＭＦを用いて復調処理を行うことが可能であるといえるが、基地局のセル内の通信を行うには不充分であること、雑音の影響により確度の高い検出が行えない等の通信上の理由により、１６チップ以上の受信データに対応したＭＦを用意する必要がある。
【００３５】
上記従来のＭＦでは、コードレジスタにおいて、ロングコード、位相回転及びシグネチュアコードの演算処理を既に施した符号コードを記憶しており、この符号コードを用いて受信データの復調処理を行っていた。本発明のＲＡＣＨ受信装置では、復調処理を２段階に分けて行うＭＦを用いる。すなわち第１の復調処理では、ロングコード及び位相回転分に対する復調処理を行い、第２の復調処理でシグネチュアコードに対する復調処理を行うＭＦを用いる。
【００３６】
具体的には、コードレジスタにはロングコード及び位相回転の演算処理を施した符号コードを記憶させておき、１チップ毎に受信データとの乗算処理、すなわち第１の復調処理を行う。この復調処理で得られた１チップ毎の乗算結果を１６チップ置きに加算していき、それぞれの加算結果に対してシグネチュアコードを乗算することで第２の復調処理を行い、第２の復調処理の処理結果を加算し、相関出力を行う。
このような処理を行うＭＦを用いることで、ＭＦ回路の大半を占める加算器の数を低減することができるため、結果的にＲＡＣＨ受信機の回路規模を縮小することができる。
【００３７】
本発明の第１の実施の形態に係る復調部（ＭＦ）の構成について、図１及び図７を用いて説明する。図１は、本発明の第１の実施の形態（以下、実施の形態１という）に係る復調部（ＭＦ）のブロック図である。図１のＭＦは、４倍オーバーサンプリングで取得した２５６チップ分のＲＡＣＨの複素変調受信データに対して、相関出力を行うものである。
本発明の実施の形態１に係るＭＦは、Ａ／Ｄ変換器（図示せず）と、受信データレジスタ列（１０２４タップのＦ／Ｆ）１２と、コードレジスタ（２５６タップのＦ／Ｆ）１３と、コードレジスタ乗算部（２５６タップの乗算器）１４と、コードレジスタ加算部（加算器１５個＊１６＊４）１５と、シグネチュアレジスタ１６−１及び１６−２と、シグネチュア乗算部（乗算器１６個＊４組）１７−１及び１７−２と、シグネチュア加算部（加算器１５個＊４組）１８−１及び１８−２と、複素演算部（加算器２個）１９−１及び１９−２とから構成される。
【００３８】
Ａ／Ｄ変換器は、ＲＡＣＨ受信機のアンテナ（図示せず）で受信したアナログ信号を、アナログ信号の送信レートの４倍の速度でデジタル受信信号に変換する。ここでアナログ信号の送信速度は４Ｍｃｐｓであり、Ａ／Ｄ変換器は、同相成分（Ｉ成分）及び直交成分（Ｑ成分）の１ビットのアナログ信号に対し、それぞれ４倍の速度の１６Ｍｂｐｓで多ビットのデジタル受信信号に変換する。
【００３９】
受信データレジスタ列１２は、１系列が直列に接続した１０２４タップのＦ／Ｆからなり、Ａ／Ｄ変換器から受信データが入力されると、各々のＦ／Ｆに格納されている受信データを順次、次段のＦ／Ｆにシフトする。
また、受信データレジスタ列１２は、４タップ置きのＦ／Ｆに出力端子を有しており、サンプル時間毎に出力端子から受信データをコードレジスタ乗算部１４にタップ出力する。受信データレジスタ列１２は、同相成分ならびに直交成分の受信データを格納するため、上述した動作を行うＦ／Ｆ列が２系列設けられている。
【００４０】
すなわち、受信データレジスタ列１２は、４倍オーバーサンプリングされた２５６チップ分の受信データを格納でき、サンプル時間毎に各チップにおける２５６個の受信データを出力する。
実施の形態１の受信データレジスタ列１２は、Ｆ／Ｆを直列接続した構成であるが、上述した受信データの格納機能を有するものであれば、他の構成、例えばメモリ等であってもよい。
【００４１】
コードレジスタ１３は、１系列が２５６タップのＦ／Ｆからなり、受信データの変調時に用いられた変調符号コードのうち、ロングコード及び位相回転の演算処理を施したもの（以下、中途復調符号コードという）を２５６タップ分記憶しており、コードレジスタ乗算部１４にタップ出力する。コードレジスタ１３も、同相成分ならびに直交成分の中途復調符号コードを記憶するため、上述した動作を行うＦ／Ｆ群が２系列設けられている。
実施の形態１の受信コードレジスタ１３は、上述した中途復調符号コードを記憶できるものであれば、他の構成、例えばメモリ等であってもよい。実施の形態１のコードレジスタ１３は、中途復調符号コードを生成する装置又は回路を用いてもよい。
【００４２】
コードレジスタ乗算部１４は、１系列が２５６個の乗算器からなり、受信データレジスタ列１２から出力された各成分の受信データと、コードレジスタ１３から出力された各成分の中途復調符号コードとの乗算を２５６タップ分行い、乗算結果をコードレジスタ加算部１５に出力する。
コードレジスタ乗算部１４では、相関演算処理のために各成分の受信データと各成分の中途復調符号コードの乗算を全ての組み合わせにおいて行うので、４通りの乗算を行う必要がある。このため、上述した乗算処理を行う乗算器群が４系列設けられている。したがってコードレジスタ乗算部１４では、サンプル時間毎に２５６＊４＝１０２４の乗算結果が出力される。
また各乗算は２５６タップ分のデータについて行われるため、コードレジスタ乗算部１４では全部で２５６＊４＝１０２４個の乗算器が必要になる。
【００４３】
コードレジスタ加算部１５は、コードレジスタ乗算部１４から出力された４種類の乗算結果に対して、それぞれの種類について１６タップ毎の乗算結果を加算し、加算結果をシグネチュア乗算部１７−１及び１７−２に出力する。
図７は、コードレジスタ加算部１５の構成ブロック図である。図７は１種類の乗算結果に対応して加算を行う構成部分を示したものであり、実際はコードレジスタ加算部１５には図７で示す構成が４系列設けられている。
図７に示すように、１種類の乗算結果に対して加算を行うためコードレジスタ加算部１５は、１５個の加算器からなる回路群を１６基設置した構成となっている。各回路群は１６タップ毎の乗算結果を加算し、出力する。図７において、実線の枠で囲まれている部分が回路群である。
【００４４】
また、図７において、各回路群の左端に記載されている数字は乗算結果のタップ番号を表しており、乗算結果のタップ番号には０〜２５５が割り振られている。最上段の回路群は、０番目から１６番置きのタップ番号を有する１６個の乗算結果の総和を出力する。したがって１６個の乗算結果に対する総和を求めるために、回路群は加算器を階層構造に配置したことで１５個の加算器を必要とする。
また、各回路群において、加算器は、階層が進むにつれ対応するビット数が大きいものとなっている。
【００４５】
以下、次段以降の回路群では、１番目から１６番置きのタップ番号の乗算結果の総和、２番目から１６番目置きのタップ番号の乗算結果の総和…、を求めていくことになり、最終的に１６個の総和が各回路群から出力されることになる。コードレジスタ加算部１５では、図７に示した回路群の構成が全部で４系統必要になるため、加算器は１５＊１６＊４＝９６０個必要となり、出力される加算結果は全部で１６＊４＝６４個となる。
実施の形態１のコードレジスタ加算部１５では、各回路群における加算を加算器の階層順に時分割で行うようにしてもよい。
【００４６】
シグネチュアレジスタ１６−１及び１６−２は、受信データの変調時に用いられたシグネチュアコードを記憶する。各シグネチュアレジスタには異なるシグネチュアコードが記憶されており、シグネチュアレジスタ１６−１はシグネチュア乗算器１７−１に、シグネチュアレジスタ１６−２はシグネチュア乗算器１７−２に、それぞれが記憶している１６チップ長のシグネチュアコードを出力する。
実施の形態１のシグネチュアレジスタ１６−１及び１６−２は、シグネチュアコードを生成する装置又は回路を用いてもよい。
【００４７】
シグネチュア乗算器１７−１及び１７−２は、コードレジスタ加算部１５から出力された１６＊４の加算結果及びシグネチュアレジスタ１６−１及び１６−２から出力されたシグネチュアコードの乗算を行い、乗算結果をシグネチュア加算部１８−１及び１８−２に出力する。
具体的には、シグネチュア乗算器１７−１では、加算結果とシグネチュアレジスタ１６−１で記憶されているシグネチュアコードとの乗算結果をシグネチュア加算部１８−１に、シグネチュア乗算器１７−２では、加算結果とシグネチュアレジスタ１６−２で記憶されているシグネチュアコードとの乗算結果をシグネチュア加算部１８−２にそれぞれ出力する。
【００４８】
シグネチュア乗算部１７−１及び１７−２では、コードレジスタ加算部１５から出力されたそれぞれが１６個ある４種類の乗算結果に対して、各種類の各乗算結果ごとにシグネチュアコードを１チップずつ乗算する。また、シグネチュア乗算部１７−１及び１７−２はそれぞれ、１６＊４＝６４個の乗算器で構成される。
【００４９】
シグネチュア加算部１８−１及び１８−２は、シグネチュア乗算部１７−１及び１７−２から出力された４種類の１６個のシグネチュアコードとの乗算結果に対して、各種類毎の乗算結果の総和を求め、出力する。
具体的には、シグネチュア加算部１８−１は、シグネチュア乗算部１７−１から、シグネチュア加算部１８−２は、シグネチュア乗算部１７−２から出力された乗算結果に対する総和を求め、出力する。
シグネチュア加算部１８−１及び１８−２はそれぞれ、図７で示されたコードレジスタ加算部１５における各回路群が４組配置された構成からなり、加算器は１５＊４＝６０個必要となる。
【００５０】
複素演算部１９−１及び１９−２は、シグネチュア加算部１８−１及び１８−２から出力された４種類の加算結果に対して加減算処理による複素演算を行い、演算結果を相関出力として出力する。
具体的には、複素演算部１９−１はシグネチュア加算部１８−１から、複素演算部１９−２はシグネチュア加算部１８−２から出力された加算結果に対して複素演算を行う。複素演算部１９−１及び１９−２はそれぞれ、加算器２個で構成される。
【００５１】
本発明の実施の形態１のＭＦにおいて扱うデジタル受信信号は、復調処理を行うために通常８ビットのデータとして処理を行う必要があるが、ＲＡＣＨのPreamble部の検出には４ビットデータとして扱えば十分である。
よって受信データレジスタ列１２において４ビットの受信データを格納する場合、Ｆ／Ｆは全部で１０２４＊４＝４０９６個必要となる。すなわち１タップ＝４ビットとなる。
同様にコードレジスタ１３においても１種類の中途復調符号コードを記憶するためには、２５６＊４＝１０２４ビットの容量が必要である。さらに実施の形態１のＭＦを構成する各装置で用いる加算器及び乗算器は、４ビット以上の演算に対応していなければならないことはいうまでもない。
【００５２】
上述した本発明の実施の形態１に係るＭＦを構成する各装置は、それぞれ１６ＭＨｚの速度で動作する。
また、本発明の実施の形態１に係るＭＦにおいて、シグネチュアレジスタ１６、シグネチュア乗算器１７、シグネチュア加算器１８及び複素演算部１９は、変調の際に用いられたシグネチュアコードの種類数分設置する必要がある。
【００５３】
次に、本発明の実施の形態１のＭＦの動作について図１及び図７を用いて説明する。
ＲＡＣＨ受信機のアンテナにおいて受信された複素変調アナログ信号は、Ａ／Ｄ変換器において同相成分ならびに直交成分のデジタル受信信号に変換される。Ａ／Ｄ変換器は、４Ｍｃｐｓの速度で送信されるアナログ信号に対して、４倍の速度の１６Ｍｂｐｓでデジタル受信信号に変換する。
【００５４】
Ａ／Ｄ変換器で変換された各成分のデジタル受信信号は、受信データレジスタ列１２に入力される。デジタル受信信号が入力されると受信データレジスタ列１２では、各Ｆ／Ｆに格納されている受信データが次段にシフトされ、４タップ毎に設けられている出力端子から受信データが出力される。すなわちサンプル時間毎に、受信データレジスタ列１２は各成分について２５６チップの受信データを出力している。
また、コードレジスタ１３は、記憶している各成分の中途復調符号コードをサンプル時間毎に２５６チップ分出力する。
【００５５】
受信データレジスタ列１２から出力された各成分の受信データ及びコードレジスタ１３から出力された各成分の中途復調符号コードは、コードレジスタ乗算部１４に出力される。
同相成分，直交成分の受信データをそれぞれＲＩ、ＲＱ、同相成分，直交成分の拡散符号をそれぞれＣＩ、ＣＱとすると、複素変調方式で変調された受信データを復調するためには、ＲＩ＊ＣＩ、ＲＩ＊ＣＱ、ＲＱ＊ＣＩ、ＲＱ＊ＣＱの乗算結果が必要となる。各々の乗算結果を得るためにコードレジスタ乗算部１４では、各々の乗算を２５６チップ分行える乗算群が４系列設けられている。
コードレジスタ乗算部１４の各乗算群で乗算が行われると、それぞれが２５６チップ分を有する４種類の乗算結果がコードレジスタ加算部１５に出力される。以上で第１の復調処理が完了する。
【００５６】
コードレジスタ加算部１５では上述した通り、個々が１５個の加算器からなる１６基の回路群によって、１種類の乗算結果を１６タップ置きに加算していき、各回路群から１６個の総和が出力される。すなわち各回路群では、加算の開始チップ位置が異なる１６個置きのチップ別の乗算結果の総和が１６個算出されることになる。これらの動作を４種類の乗算結果全てに対して行うため、全体として１６＊４＝６４の加算結果がシグネチュア乗算部１７−１及び１７−２に出力される。
【００５７】
シグネチュア乗算部１７−１、１７−２に出力された、それぞれが１６個ある４種類の加算結果は、シグネチュアレジスタ１６−１、１６−２に記憶されているシグネチュアコードとそれぞれ乗算が行われる。シグネチュアコードはチップ長１６の１ビットのデータであり、各シグネチュア乗算部において、各種類の加算結果との乗算が行われる。シグネチュア乗算部１７−１、１７−２では１６＊４＝６４個の乗算結果がシグネチュア加算部１８−１、１８−２にそれぞれ出力される。シグネチュア乗算部１７−１及び１７−２における乗算処理によって、第２の復調処理が行われたことになる。
【００５８】
コードレジスタ加算部１５から出力された加算結果はそれぞれ、受信データと中途復調符号コードとの乗算結果を１６チップ毎に加算したものである。また１種類中の１６個の加算結果は、それぞれ加算の開始チップ位置が異なるものであるため、それぞれの加算結果に対し対応するチップ位置のシグネチュアコードのビットデータと乗算を行うことで、最終的には受信データをロングコード、位相回転、シグネチュアコードにより復調し、１６チップ毎に加算することと同様の結果が得られる。
【００５９】
シグネチュア乗算部１７−１、１７−２における各種類の乗算結果は、シグネチュア加算部１８−１及び１８−２において、各種類の乗算結果の総和が求められる。上述したようにシグネチュア加算部１８−１及び１８−２は、図７のコードレジスタ加算部における回路群が４個設けられており、それぞれの回路群で種類別の乗算結果の総和を算出している。シグネチュア加算部１８−１及び１８−２における加算処理によって、２５６チップ分の受信データ復調処理結果の総和が、種類毎に得られることになる。
【００６０】
シグネチュア加算部１８−１、１８−２の加算結果は、複素演算部１９−１、１９−２にそれぞれ出力される。複素演算部１９−１及び１９−２では、種類毎の復調処理結果の総和に基づいて複素演算を行い、演算結果を相関出力として出力する。
同相成分と直交成分の復調受信データＴＩ、ＴＱは、先に定義した記号を用いると、下式の通りに表される。
ＴＩ＝ＲＩ＊ＣＩ−ＲＱ＊ＣＱ …（１）
ＴＱ＝ＲＱ＊ＣＩ＋ＲＩ＊ＣＱ …（２）
（１）（２）式で表される演算式を実現するため、複素演算部１９−１及び１９−２は２個の加算器を用いて構成される。
【００６１】
複素演算部１９−１及び１９−２における加算処理によって、各シグネチュアコードで変調された同相成分及び直交成分の受信データの２５６チップ分の相関出力を得ることができる。相関出力はサンプルタイミング毎に出力されており、サンプルタイミング毎の相関出力に基づいて最適なタイミングを検出でき、さらにＲＡＣＨのPreamble部を検出することができる。
【００６２】
本発明の実施の形態１に係るＭＦでは、複素変調されたＲＡＣＨの受信データに対して、ロングコード及び位相回転の演算処理を施した符号コードを乗算する第１の復調処理、乗算結果を１６チップ毎に加算し、加算結果に対してシグネチュアコードを乗算する第２の復調処理の二段階に分けて復調処理を行う構成としたことにより、従来のＭＦと比較して必要な加算器の総数を低減することができる。
【００６３】
本発明の実施の形態１に係るＭＦで用いる加算器の数は、レジスタコード加算部１５において１５＊１６＊４＝９６０個、シグネチュア加算部１８において１５＊４＝６０個、複素演算部１９において２個である。変調の際に用いられたシグネチュアコードの種類数がｎであるとすれば、本発明の実施の形態１のＭＦで用いる加算器の総数は９６０＋６２＊ｎで表される。従来のＭＦでは、積和演算器９４において２５５＊４＝１０２０個、加算器９９において２個の加算器を要するため、加算器の総数は１０２２＊ｎとなる。
【００６４】
単純に加算器の総数で比較すれば、シグネチュアコードを１種類だけ用いる場合、本発明の実施の形態１のＭＦの加算器使用数は従来と同じであるが、シグネチュアコードの種類が増えるにつれ、その差は顕著となる。例えば８種類のシグネチュアコードによってアナログ信号が変調された場合、本発明の実施の形態１のＭＦは従来のＭＦと比較して、必要な加算器の総数の約１８％ですむ。
【００６５】
従来のＭＦでは、コードレジスタにはロングコード、位相回転及びシグネチュアコードの演算処理を施した符号コードをあらかじめ記憶しておき、この符号コードを用いて積和演算部で積和演算を行っていた。このため用いるシグネチュアの種類数が増える毎に、個別にコードレジスタ及び積和演算部を設けなければならなかった。
本発明の実施の形態１のＭＦでは、シグネチュアによる復調処理を個別に第２の復調処理として行うこととしたので、シグネチュアの種類数によらず、コードレジスタ１３及びコードレジスタ乗算部１４、最も加算器を使用するコードレジスタ加算部１５は１組ずつで済み、シグネチュアの種類毎にシグネチュアレジスタ１６、シグネチュア乗算部１７、シグネチュア加算部１８及び復調演算部１９を設けるだけでよい。
【００６６】
本発明の実施の形態１に係るＭＦによれば、ＲＡＣＨの受信データに対する復調処理を、ロングコード及び位相回転に関する第１の復調処理、シグネチュアコードに関する第２に復調処理との二段階に分けて行うような構成としたため、回路規模を縮小できる効果がある。とりわけＭＦ回路の大半を占める加算器の数を低減することができるため、ＭＦ回路の回路規模を大幅に縮小でき、ＲＡＣＨ受信装置の回路規模を縮小できる効果がある。また従来と比較して演算速度に変化なくＭＦ回路規模を縮小できることにより、消費電力を低減できる効果がある。
【００６７】
図２は、本発明の第２の実施の形態に係る復調部のブロック図である。以下、本発明の第２の実施の形態（以下、実施の形態２という）に係る復調部（ＭＦ）の構成及び動作について、図１のＭＦとの相違点を中心に図２を用いて説明する。
図２のＭＦは、レジスタコード加算部２５とシグネチュア乗算器２７との間に複素演算部２９を設けており、シグネチュア加算部２８−１及び２８−２の出力結果がそのまま相関出力となる点が図１のＭＦと異なる。
【００６８】
ＲＡＣＨで用いるシグネチュアコードは複素数ではないため、シグネチュアコードによる復調処理前に複素演算を行っても受信データの復調結果に影響はない。図２のＭＦはこの性質を利用し、図１のＭＦでシグネチュア加算部による加算結果に基づいて複素演算を行っていた複素演算部を、シグネチュア乗算部の前に設け、シグネチュアコードによる復調処理前に複素演算処理を行うようにしたものである。
【００６９】
図２のＭＦでは、Ａ／Ｄ変換器、受信データレジスタ列２２〜コードレジスタ加算部２５の構成及び動作は、図１のＭＦと同じである。コードレジスタ加算部２５から出力される、それぞれが２５６チップ分を有する４種類の加算結果は、複素演算部２９に出力される。
図２の複素演算部２９は、種類が異なるが、同じ開始チップ位置から１６チップ置きに加算された加算結果同士で復調演算を行うため、同相成分及び直交成分の復調演算を行う２個の加算器が１６組必要になる。すなわち複素演算部２９では上述した複素演算式（１）（２）が、２＊１６の加算器によって実現される。
【００７０】
複素演算部２９から出力される１６組の同相成分及び直交成分の演算結果は、シグネチュア乗算部２７−１及び２７−２に出力され、それぞれ対応するシグネチュアコードとの乗算が行われる。
シグネチュア乗算部２７−１及び２７−２はそれぞれ、全ての同相成分及び直交成分の演算結果とシグネチュアコードとの乗算を行うため、乗算器が１６＊２個必要となる。同相成分及び直交成分の演算結果は、それぞれの演算結果に対し対応するチップ位置のシグネチュアコードのビットデータと乗算されるため、シグネチュアコードによる復調処理は正確に行われる。
【００７１】
シグネチュア乗算部２７−１、２７−２では１６＊２＝３２個の乗算結果がシグネチュア加算部２８−１、２８−２にそれぞれ出力される。シグネチュア乗算部２７−１、２７−２における１６組の同相成分及び直交成分の乗算結果は、シグネチュア加算部２８−１及び２８−２において、各成分毎の乗算結果の総和が得られる。シグネチュア加算部２８−１及び２８−２は、図７のコードレジスタ加算部における回路群が２個設けられており、それぞれの回路群で成分別に乗算結果の総和を算出し、算出結果を同相成分及び直交成分の相関出力として出力する。
【００７２】
上述した本発明の実施の形態２に係るＭＦを構成する各装置は、それぞれ１６ＭＨｚの速度で動作する。
また、本発明の実施の形態２に係るＭＦにおいて、シグネチュアレジスタ２６、シグネチュア乗算器２７、シグネチュア加算器２８は、変調の際に用いられたシグネチュアコードの種類数分設置する必要がある。その他の各装置の構成及び動作については、図１のＭＦと同様である。
【００７３】
本発明の実施の形態２に係るＭＦで用いる加算器の数は、レジスタコード加算部２５において１５＊１６＊４＝９６０個、複素演算部２９において２個、シグネチュア加算部２８において１５＊２＝３０個である。変調の際に用いられたシグネチュアコードの種類数がｎであるとすれば、本発明の実施の形態２のＭＦで用いる加算器の総数は９６２＋３０＊ｎで表され、実施の形態１のＭＦで用いる加算器数より少ないことが明らかである。
【００７４】
本発明の実施の形態２に係るＭＦによれば、シグネチュアによる復調処理前に、受信データに対して複素演算を行う構成にしたことにより、さらに使用する加算器の数を低減でき、ＭＦ回路の回路規模を一層縮小できて、ＲＡＣＨ受信装置の回路規模を縮小できる効果がある。また、演算速度に変化なくＭＦ回路規模を縮小できることにより、消費電力を低減できる効果がある。
【００７５】
図３は、本発明の第３の実施の形態に係る復調部（ＭＦ）のブロック図である。以下、本発明の第３の実施の形態（以下、実施の形態３という）に係るＭＦの構成及び動作について、図２のＭＦとの相違点を中心に図３を用いて説明する。
図３のＭＦでは、Ａ／Ｄ変換器３１−１、３１−２において１６Ｍｂｐｓの速度でそれぞれ変換された同相成分と直交成分のデジタル受信データを、セレクタ３１０で３２Ｍｂｐｓの速度で交互に切り替えて受信データレジスタ列３２に出力する。
【００７６】
受信データレジスタ列３２は、直列に接続した２０４８タップのＦ／Ｆからなり、セレクタ３１０から受信データが入力されると、各々のＦ／Ｆに格納されている受信データを順次、次段のＦ／Ｆにシフトする。また受信データレジスタ列３２は、８タップ置きのＦ／Ｆに出力端子を有しており、サンプル時間の半分、つまり３２Ｍｂｐｓの速度で出力端子から受信データをコードレジスタ乗算部３４にタップ出力する。
【００７７】
すなわち、受信データレジスタ列３２には、セレクタ３１０から３２Ｍｂｐｓの速度で出力される同相成分及び直交成分の受信データが交互にＦ／Ｆに入力、シフトされる。また受信データレジスタ列３２は、４倍オーバーサンプリングされた２５６チップ分の同相成分及び直交成分の受信データを格納でき、３２Ｍｂｐｓの速度で各チップにおける２５６個の受信データを成分別に交互に出力する。
【００７８】
コードレジスタ３３は、図１及び図２のコードレジスタと同様、同相成分及び直交成分の中途復調符号コードを記憶している２５６タップのＦ／Ｆを２系列有しており、それぞれのＦ／Ｆは記憶している中途復調コードをレジスタ乗算部３４に１６Ｍｂｐｓの速度で出力する。
【００７９】
コードレジスタ乗算部３４は、２５６個の乗算器からなる乗算器群を２系列有し、受信データレジスタ列１２から出力された各成分の受信データと、コードレジスタ３３から出力された各成分の中途復調符号コードとの乗算を３２Ｍｂｐｓの速度で２５６タップ分行い、乗算結果をコードレジスタ加算部３５に出力する。
【００８０】
上述した通り、コードレジスタ乗算部３４には、受信データレジスタ列３２から３２Ｍｂｐｓの速度で各成分の受信データが交互に入力される。例えば、あるタイミングで受信データレジスタ列３２から同相成分の受信データＲＩが入力されると、コードレジスタ乗算部３４ではＲＩ＊ＣＩ、ＲＩ＊ＣＱの乗算が行われ、１／２サンプル時間後に直交成分の受信データＲＱが入力されるので、さらにＲＱ＊ＣＩ、ＲＱ＊ＣＱの乗算が行われる。これらの乗算は１サンプル時間内に完了し、しかも復調の際に必要な受信データ及び拡散符号の積の全ての組み合わせが得られるため、乗算器群は２系列あれば足りる。
【００８１】
コードレジスタ乗算部３４から出力された、それぞれが２５６タップ分を有する４種類の乗算結果は、コードレジスタ加算部３５に入力される。上述したように、コードレジスタ乗算部３４は４種類の乗算結果のうち、２種類ずつを３２Ｍｂｐｓの速度で交互に出力するので、コードレジスタ加算部３５は図７のコードレジスタ加算部における構成が２組設けられ、３２Ｍｂｐｓの速度で１６＊２＝３２個の加算結果を出力する。コードレジスタ加算部３５の加算処理については、図１及び図２のＭＦにおけるコードレジスタ加算部と同様である。
【００８２】
コードレジスタ加算部３５から出力された、それぞれが１６個ある４種類の加算結果は、複素演算部３９に入力され複素演算が行われる。複素演算部３９は図２の複素演算部２９と同一の構成であるが、３２Ｍｂｐｓの速度で演算を行う。
複素演算を行うには４種類の受信データ及び拡散符号の積の組み合わせが必要であるが、既述したように全ての組み合わせが揃うには１サンプル時間が経過しなければならないため、複素演算部３９は１６Ｍｂｐｓの速度で１６組の同相成分及び直交成分の複素演算結果を出力することになる。
【００８３】
複素演算部３９から出力される１６組の同相成分及び直交成分の演算結果は、シグネチュア乗算器３７−１及び３７−２に出力され、以後１６Ｍｂｐｓの速度においてシグネチュアによる復調処理及び相関出力が行われる。シグネチュアレジスタ３６、シグネチュア乗算部３７及びシグネチュア加算部３８の構成及び動作は、図２のＭＦにおいて対応する装置と同一であるので、説明は省略する。
また、本発明の実施の形態３に係るＭＦにおいても、シグネチュアレジスタ３６、シグネチュア乗算器３７、シグネチュア加算器３８は、変調の際に用いられたシグネチュアコードの種類数分設置する必要がある。
【００８４】
図３のＭＦでは、中途復調符号コードによる復調処理を行う装置において処理速度を２倍にしたことにより、処理速度を上げた装置の消費電力は図２のＭＦと比較して２倍となる。一方、回路規模では図２のＭＦと比較して、コードレジスタ乗算部３４において乗算器群を４系列から２系列に半減、乗算器の数で２５６＊２＝５１２個、コードレジスタ加算部３５において加算器を１５＊１６＊２＝４８０個低減できる。図３のＭＦで用いる加算器の総数は、４８０＋３０＊ｎと表される。
【００８５】
本発明の実施の形態３に係るＭＦによれば、中途復調符号コードによる復調処理を行う装置の処理速度を上げ、時分割によって復調処理を行う構成にしたことにより、中途復調符号コードによる復調処理を行う装置における乗算器及び加算器の数を低減できるため、ＭＦ回路の回路規模を一層縮小でき、ＲＡＣＨ受信装置の回路規模を縮小できる効果がある。
【００８６】
図４は、本発明の第４の実施の形態に係る復調部（ＭＦ）のブロック図である。以下、本発明の第４の実施の形態（以下、実施の形態４という）に係るＭＦの構成及び動作について、図３のＭＦとの相違点を中心に図４を用いて説明する。図４は、本発明の実施の形態３のＭＦにおいて、４種類のシグネチュアによる復調処理を行う装置の処理速度を上げ、時分割によって復調処理を行うようにしたものである。
【００８７】
図４のＭＦにおいて、Ａ／Ｄ変換器、受信データレジスタ列４２〜複素演算部４９の構成及び動作については、図３のＭＦにおいて対応する装置と同一であるので、説明は省略する。すなわち図４のＭＦにおいても図３のＭＦと同様、３２Ｍｂｐｓの速度で同相成分及び直交成分の受信データに対して中途復調符号コードによる復調処理を時分割で行い、１６チップ毎の加算処理を行った後、それぞれの加算結果に対して複素演算を行っている。複素演算部４９からは、１６Ｍｂｐｓの速度で１６組の同相成分及び直交成分の複素演算結果が出力される。
【００８８】
複素演算部４９から出力された１６組の同相成分及び直交成分の複素演算結果は、シグネチュア乗算部４７に入力される。シグネチュア乗算部４７の構成及び動作は図３のシグネチュア乗算部３７と同一であるが、処理速度は４倍の６４ＭＨｚである。
またシグネチュアレジスタ４６−１〜４６−４は各々が記憶しているシグネチュアコードを６４ＭＨｚの速度でシグネチュア乗算部４７に時分割で切り換えて出力している。シグネチュアレジスタ４６−１〜４６−４は、このような動作を循環して行っている。
したがってシグネチュア乗算部４７は、同一の複素演算結果に対し、６４ＭＨｚの速度でそれぞれ異なるシグネチュアコードとの乗算を行うことで、一つの乗算部によって複数のシグネチュアによる復調処理を行っている。
【００８９】
シグネチュア乗算部４７から出力される１６組の同相成分及び直交成分の乗算結果は、シグネチュア加算部４８において各成分の総和が算出され、相関出力として出力される。シグネチュア加算部４８の構成及び動作は図３のシグネチュア加算部３８と同一であるが、処理速度は６４ＭＨｚであるため、シグネチュアの種類別に相関出力を出力することができる。
【００９０】
図４のＭＦでは、シグネチュアによる復調処理を行う装置において処理速度をシグネチュアの種類数倍上げたことにより、シグネチュア乗算部４７及びシグネチュア加算部４８の設置数を低減できる。
図４のＭＦでは、４種類のシグネチュアによる復調処理を１組のシグネチュア乗算部４７及びシグネチュア加算部４８で対応しているため、図３のＭＦで４種類のシグネチュアを扱う場合と比較して乗算器を１６＊２＊３＝９６個、加算器を１５＊２＊３＝９０個低減できる。
本発明の実施の形態４に係るＭＦにおいて、シグネチュアの種類数に応じて、シグネチュアレジスタ、シグネチュア乗算部及びシグネチュア加算部の組を並列的に設置してもよい。これらの組の装置の処理速度は、この装置に組に含まれるシグネチュアの種類数に合わせることが好適である。
【００９１】
本発明の実施の形態４に係るＭＦによれば、シグネチュアによる復調処理を行う装置の処理速度をシグネチュアの種類数倍に上げ、時分割によって複数種のシグネチュアによる復調処理を行う構成にしたことにより、シグネチュアによる復調処理を行う装置における乗算器及び加算器の数を低減でき、更にＭＦ回路の回路規模を一層縮小できて、ＲＡＣＨ受信装置の回路規模を縮小できる効果がある。
【００９２】
図５は、本発明の第５の実施の形態に係る復調部（ＭＦ）のブロック図である。以下、本発明の第５の実施の形態（以下、実施の形態５という）に係るＭＦの構成及び動作について、図４のＭＦとの相違点を中心に図５を用いて説明する。図５は、本発明の実施の形態４のＭＦにおいて、コードレジスタ５３及びコードレジスタ乗算部５４の処理速度を上げ、時分割によって復調処理を行うようにしたものである。
【００９３】
図５のＭＦにおいて、Ａ／Ｄ変換器、受信データレジスタ列５２の構成及び動作については図４のＭＦにおいて対応する装置と同一であるので、説明は省略する。受信データレジスタ列５２は、３２Ｍｂｐｓの速度で２５６チップ分の同相成分及び直交成分の受信データを交互に切り替えてコードレジスタ乗算部５４に出力することができる。
【００９４】
一方、ロングコードレジスタ５３−１、５３−２はそれぞれ、同相成分の中途復調符号コードを記憶する同相成分コードレジスタ５３−１及び直交成分の中途復調符号コードを記憶する直交成分コードレジスタ５３−２とが設けられており、それぞれ６４ＭＨｚの速度で記憶している中途復調符号コードをコードレジスタ乗算部５４に交互に切り替えて出力する。同相成分コードレジスタ５３−１及び直交成分コードレジスタ５３−２はそれぞれ、２５６タップのＦ／Ｆで構成されている。
【００９５】
コードレジスタ乗算部５４は、２５６個の乗算器からなる乗算器群を１系列有し、各成分の受信データ及び各成分の中途復調符号コードとの乗算を６４ＭＨｚの速度で２５６タップ分行い、乗算結果をコードレジスタ加算部５５に出力する。
受信データレジスタ列５２からは３２Ｍｂｐｓの速度で各成分の受信データが交互に出力されるが、各成分の受信データが出力される間に同相成分コードレジスタ５３−１及び直交成分コードレジスタ５３−２からはそれぞれ各成分の中途復調符号コードが出力される。よって１／４サンプル時間毎に受信データ及び中途復調符号コードとの乗算が１通りずつ行われ、１サンプル時間で全ての組み合わせについての乗算結果が得られるため、乗算器群は１系列で十分である。
【００９６】
コードレジスタ乗算部５４から出力された、それぞれが２５６タップ分を有する４種類の乗算結果は、コードレジスタ加算部３５に入力される。上述したように、コードレジスタ乗算部５４は４種類の乗算結果のうち、１種類ずつ６４Ｍｂｐｓの速度で交互に出力するので、コードレジスタ加算部５５は図７のコードレジスタ加算部における構成が１組設けられ、６４Ｍｂｐｓの速度で１６個の加算結果を出力する。コードレジスタ加算部５５の加算処理については、図１〜図４のＭＦにおけるコードレジスタ加算部と同様である。
【００９７】
コードレジスタ加算部５５から出力された、それぞれが１６個ある４種類の加算結果は、複素演算部５９に入力され複素演算が行われる。複素演算部５９は図４の複素演算部４９と同一の構成であるが、６４Ｍｂｐｓの速度で演算を行う。
複素演算を行うには４種類の受信データ及び拡散符号の積の組み合わせが必要であるが、既述したように全ての組み合わせが揃うには１サンプル時間が経過しなければならないため、複素演算部５９は１６Ｍｂｐｓの速度で１６組の同相成分及び直交成分の複素演算結果を出力することになる。
【００９８】
複素演算部５９から出力される１６組の同相成分及び直交成分の演算結果は、シグネチュア乗算器５７に出力され、以後６４Ｍｂｐｓの速度において複数種のシグネチュアによる復調処理及び相関出力が行われる。シグネチュアレジスタ５６−１〜５６−４、シグネチュア乗算部５７及びシグネチュア加算部５８の構成及び動作は、図４のＭＦにおいて対応する装置と同一であるので、説明は省略する。
図５のＭＦにおいて、シグネチュアの種類数に応じて、シグネチュアレジスタ、シグネチュア乗算部及びシグネチュア加算部の組を並列的に設置してもよい。これらの組の装置の処理速度は、この装置の組に含まれるシグネチュアの種類数に合わせることが好適である。
【００９９】
図５のＭＦでは、同相成分コードレジスタ５３−１及び直交成分コードレジスタ５３−２を６４ＭＨｚの速度で交互に切り替えてコードレジスタ乗算部５４に出力し、コードレジスタ乗算部５４において処理速度を６４ＭＨｚにしたことにより、コードレジスタ乗算部５４において乗算器群を２系列から１系列、乗算器の数で２５６個、コードレジスタ加算器５５において加算器を１５＊１６＝２４０個低減できる。
【０１００】
本発明の実施の形態５に係るＭＦによれば、コードレジスタ５３及びコードレジスタ乗算部５４の処理速度を上げ、時分割によって復調処理を行う構成にしたことにより、コードレジスタ乗算部５４及びコードレジスタ加算部５３で用いる乗算器及び加算器の数を低減でき、ＭＦ回路の回路規模を一層縮小できて、ＲＡＣＨ受信装置の回路規模を縮小できる効果がある。
【０１０１】
図６は、本発明の第６の実施の形態に係る復調部（ＭＦ）のブロック図である。以下、本発明の第６の実施の形態（以下、実施の形態６という）に係るＭＦの構成及び動作について、図１〜図５のＭＦとの相違点を中心に図６を用いて説明する。図６のＭＦは、受信データに対しまず位相回転及び複素演算処理を行い、複素演算結果に対してロングコードによる復調処理及びシグネチュアによる復調処理を行い、相関出力を行うものである。
【０１０２】
図６のＭＦにおいて、Ａ／Ｄ変換器で変換された同相成分及び直交成分の受信データは、まず複素乗算器６１１に入力される。複素乗算器６１１には位相回転レジスタ６１２で記憶されている同相成分及び直交符号の位相回転符号も出力されており、複素乗算器６１１はこれらの複素演算を行い、各成分の複素演算結果を出力する。
【０１０３】
図８は、複素乗算器６１１の構成ブロック図である。図８の構成ブロック図において、Ｉ、Ｑは同相成分と直交成分の受信データを、i、qは、同相成分と直交成分の位相回転符号をそれぞれ示している。
また図８に示す複素乗算器６１１の回路構成は、複素演算式（１）（２）を実現するものであることに他ならない。よって複素乗算器６１１は位相回転処理を行うと同時に、受信データの複素演算処理も行っている。
【０１０４】
複素乗算器６１１から出力された各成分の複素演算結果のうち、同相成分の複素演算結果は受信データレジスタ列６２−１に、直交成分の複素演算結果は受信データレジスタ列６２−２にそれぞれ出力される。
以後、同相成分の複素演算結果はコードレジスタ乗算器６４−１において、コードレジスタ６３−１に記憶されている同相成分のロングコードとの乗算が行われ、乗算結果はさらにコードレジスタ加算器６５−１において１６チップ毎の加算が行われることによりロングコードによる復調処理が完了し、１６個の加算結果が出力される。直交成分の複素演算結果においても、対応する装置においてロングコードによる復調処理が行われる。
【０１０５】
図６のＭＦにおいて、受信データレジスタ列６２、コードレジスタ６３、コードレジスタ乗算部６４、コードレジスタ加算部６５はそれぞれ、図１のＭＦの対応する各装置の１系列の回路群を有する構成となっている。受信データは既に複素演算処理が成されており、各成分の複素演算結果に対してロングコードによる復調処理を行えばよいため、各装置は１系列の回路群で足りる。
【０１０６】
コードレジスタ加算部６５−１、６５−２から出力された１６個の各成分の加算結果は、シグネチュア乗算部６７−１、６７−２にそれぞれ出力される。同相成分の複素演算結果の加算結果は、シグネチュア乗算部６５−１でシグネチュアレジスタ６６に記憶されているシグネチュアコードとの乗算が行われ、さらに乗算結果はシグネチュア加算部６８−１において総和が求められ、結果を同相成分の相関出力として出力する。直交成分の複素演算結果の加算結果も、対応する装置において同様の方法により処理され、シグネチュア加算部６８−２から直交成分の相関出力として出力される。
図６のＭＦにおいて、シグネチュア乗算部６７、シグネチュア加算部６８は、図１のＭＦの対応する各装置の１系列の回路群を有する構成となっている。
【０１０７】
図６のＭＦを構成する各装置は、それぞれ１６ＭＨｚの速度で動作する。また、図６のＭＦにおいて、シグネチュアレジスタ６６、シグネチュア乗算部６７−１及び６７−２、シグネチュア加算部６８−１及び６８−２はそれぞれ、変調の際に用いられたシグネチュアコードの種類数分設置する必要がある。
また図６のＭＦにおいて、図３〜図５のＭＦで説明したように、ロングコードによる復調処理又はシグネチュアによる復調処理を時分割処理で行うよう、各装置の構成及び処理速度を変更してもよい。
【０１０８】
図６のＭＦでは、同相成分及び直交成分の受信データに対し、まず複素乗算器６１１において位相回転処理及び複素演算処理を行ったのち、得られた各成分の複素演算結果に対してロングコードによる復調処理及びシグネチュアによる復調処理を行うことにより、図２のＭＦと比較して、コードレジスタ乗算部６４において乗算器群を４系列から２系列、乗算器の数で５１２個、コードレジスタ加算部６５において加算器を１５＊１６＊２＝４８０個、シグネチュア乗算部６７において乗算器を１６＊２＝３２個、シグネチュア加算部６８において加算器を１５＊２＝３０個低減できる。またシグネチュアの種類数がｎ個である場合、図６のＭＦで用いられる加算器の総数は４８２＋３０＊ｎで表される。
図６のＭＦでは、処理速度が同じである図２のＭＦと比較して、乗算器及び加算器の数を低減することができるため、図３〜図５で説明したような時分割処理を行う構成にすることで、図３〜図５よりもさらに乗算器及び加算器の数を低減できることが明らかである。
【０１０９】
本発明の実施の形態６に係るＭＦによれば、受信データに対して位相回転処理及び複素演算処理を行った後に、ロングコードによる復調処理及びシグネチュアによる復調処理を行う構成にしたことにより、ＭＦ全体で用いる乗算器及び加算器の数を低減できるため、ＭＦ回路の回路規模を縮小でき、ＲＡＣＨ受信装置の回路規模を縮小できる効果がある。また、従来と同じ演算速度でＭＦ回路規模を縮小できることにより、消費電力を低減できる効果がある。
【０１１０】
本発明のＲＡＣＨ受信装置の復調部（ＭＦ）によれば、従来と比較してＭＦの回路規模を縮小できることにより、ＭＦ回路で用いられるＬＳＩの価格を低減できる効果がある。
また、本発明のＭＦでは、実施の形態３から実施の形態５において、ＭＦを構成する装置の処理速度を上げて時分割処理を行うＭＦについて説明したが、現状のＣＭＯＳでは１００Ｍｂｐｓの処理速度を実現しているため、将来的にも問題なく実施できるものである。
【０１１２】
【発明の効果】
本発明によれば、ロングコード、位相回転情報及びシグネチュアによりスペクトラム拡散された受信信号を復調するＲＡＣＨ受信装置において、受信信号とロングコード及び位相回転情報にて演算された第１の逆拡散符号とを第１の乗算手段で乗算し、第１の乗算手段から出力される複数の乗算結果を特定間隔で第１の加算手段により加算し、第１の加算手段から出力される複数の加算結果とシグネチュアの第２の逆拡散符号とを第２の乗算手段で乗算し、第２の乗算手段から出力される乗算結果を第２の加算手段で加算して相関出力を得るようにし、第１の加算手段と第２の乗算手段との間に、受信信号に対する複素演算を行う複素演算手段を設けたＲＡＣＨ受信装置としているので、第１の逆拡散符号を用いた復調処理と第２の逆拡散符号を用いた復調処理とを二段階に分けて行うことで、加算器の総数を低減して回路規模を縮小し、消費電力を低減することができる効果がある。
【０１１３】
本発明によれば、ロングコード、位相回転情報及びシグネチュアによりスペクトラム拡散された受信信号を復調するＲＡＣＨ受信装置において、受信信号に対して複素演算処理を複素演算処理手段で行い、複素演算結果におけるＩ相成分及びＱ相成分とロングコードの第１の逆拡散符号との乗算を第１の乗算手段で各々行い、第１の乗算手段から各々出力されるＩ相成分及びＱ相成分の複数の乗算結果を特定間隔で第１の加算手段により各々加算し、第１の加算手段から各々出力される複数の加算結果とシグネチュアの第２の逆拡散符号とを第２の乗算手段で乗算すると、第２の乗算手段から出力される乗算結果を第２の加算手段で加算して相関出力を得るものであり、回路規模を縮小し、消費電力を低減することができる効果がある。
【０１１４】
本発明によれば、第１の乗算手段では、受信信号におけるＩ相成分及びＱ相成分と第１の逆拡散符号との乗算を、それぞれ時分割に入力信号のサンプリング速度の整数倍の速度で行い、第１の加算手段では、該整数倍の速度で加算を行う上記ＲＡＣＨ受信装置としているので、第１の逆拡散符号を用いた復調処理の速度を上げることで、回路規模を一層縮小できる効果がある。
【０１１５】
本発明によれば、第２の乗算手段では、入力される演算結果と第２の逆拡散符号との乗算を、第２の逆拡散符号の種類数倍の速度で行い、第２の加算手段では、第２の逆拡散符号の種類数倍の速度で加算を行う上記ＲＡＣＨ受信装置としているので、第２の逆拡散符号を用いた復調処理を行う乗算器及び加算器の数を低減でき、回路規模を縮小できる効果がある。
【０１１６】
本発明によれば、第１の乗算手段は、受信信号におけるＩ相成分及びＱ相成分と第１の逆拡散符号との乗算を、Ｉ成分及びＱ成分の取り込みタイミングを入力信号のサンプリング速度の整数倍の速度とし、これに対して第１の逆拡散符号の取り込みタイミングを該速度の２倍の速度として時分割に行い、第１の加算手段は、該整数倍の２倍の速度で加算を行う上記ＲＡＣＨ受信装置としているので、第１の逆拡散符号を用いた復調処理を行う乗算器及び加算器の数を低減でき、回路規模を縮小できる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＲＡＣＨ受信装置の復調部のブロック図である。
【図２】本発明の第２の実施の形態に係るＲＡＣＨ受信装置の復調部のブロック図である。
【図３】本発明の第３の実施の形態に係るＲＡＣＨ受信装置の復調部のブロック図である。
【図４】本発明の第４の実施の形態に係るＲＡＣＨ受信装置の復調部のブロック図である。
【図５】本発明の第５の実施の形態に係るＲＡＣＨ受信装置の復調部のブロック図である。
【図６】本発明の第６の実施の形態に係るＲＡＣＨ受信装置の復調部のブロック図である。
【図７】本発明のマッチドフィルタにおける、レジスタコード加算部の構成ブロック図である。
【図８】本発明の第６の実施の形態に係るマッチドフィルタにおける、複素乗算器の構成ブロック図である。
【図９】従来のＲＡＣＨ受信装置の復調部のブロック図である。
【符号の説明】
１２，２２，３２，４２，５２，６２，９２…受信データレジスタ列、 １３，２３，３３，４３，５３，６３，９３…コードレジスタ、 １４，２４，３４，４４，５４，６４，９４…コードレジスタ乗算部、 １５，２５，３５，４５，５５，６５…コードレジスタ加算部、 １６，２６，３６，４６，５６，６６…シグネチュアレジスタ、 １７，２７，３７，４７，５７，６７…シグネチュア乗算部、 １８，２８，３８，４８，５８，６８…シグネチュア加算部、 １９，２９，３９，４９，５９，６９，９９…複素演算部、 ５１０…セレクタ、６１１…複素乗算器、 ６１２…位相回転レジスタ
【発明の属する技術分野】
本発明は、移動体通信や無線ＬＡＮ等におけるスペクトラム拡散通信システムの受信機側で用いられるスペクトラム拡散通信用相関回路に係り、特に、ＲＡＣＨを検出する簡単且つ小規模な構成のＲＡＣＨ受信装置に関する。
【０００２】
【従来の技術】
一般に移動体通信又は無線ＬＡＮ（Local Area Network）等に用いられるスペクトラム拡散（Spread Spectrum ：ＳＳ）通信システムでは、送信側で送信データに対して狭帯域変調（１次変調）を行い、更に拡散変調（２次変調）を行う、２段階の変調を行ってデータを送信する。
受信側では、受信データに対して逆拡散を行って１次変調に戻してから、通常の検波回路でベースバンド信号の再生を行うようになっている。
【０００３】
しかし、Ｗ−ＣＤＭＡの３ＧＰＰで決まったＲＡＣＨに関するPreamble部分の変調方式は、着信データのデータレートは常に一定で、それにセクタ毎に決められた１種のロングコードと、４種の位相回転（４５度、１３５度、２２５度、３１５度の様に）により変調し、さらに１６種類のシグネチュア（１６種類の拡散コード）により変調されている。シグネチュアは１６チップ長であり、それが単に２５６回繰り返される（参考文献：３ＧＰＰ仕様書：３ＧＴＳ２５．２１３等）。
【０００４】
ＲＡＣＨは、Preamble部と、Message部に分かれており、移動機は基地局との登録が済んでいない場合には最初に仕様で決められた手順で、Preamble部をバースト的に基地局に対して送信する。基地局では、それを検出し、見つかった場合には、返事をＡＩＣＨにて送信する。移動機はこれを受け、その後Message部を送信することになる。ここで基地局として重要なことは、バースト的に送られてくるPreamble部を如何に検出するかにある。
【０００５】
そして、ＲＡＣＨの受信には、バースト送信のためその位相が確立されていないことから、いわゆる図９に示すＭＦ（Matched Filter）が従来用いられている。図９は、従来のＲＡＣＨの復調部のブロック図である。
ＭＦはシグネチュアとロングコード、及び位相回転設定後、ある範囲の窓にて待ちかまえる。
【０００６】
窓の大きさとしてここでは２５６チップとしてあるが、その大きさについては後で説明する。通常、位相回転は複素であるので、この演算には入力Ｉ／Ｑ２本のシフトレジスタ９２、符号Ｉ／Ｑ２本のレジスタ９３（符号発生器も必要）、４組の積和演算器９４と、４組の積和演算の結果を加減算し、複素演算を完成させる２つの加算器９９により構成されている。
なお、シグネチュアの種類は全部で１６種存在するが、一時に１６種全部に対応する必要がなく、そのうちの何種かを用意しておけばよい。その種類数だけ上記符号レジスタ、４組の積和演算器が必要となる。
【０００７】
ＭＦの窓の大きさとは、基地局がら移動機までの往復に要する時間により決まり、いわゆる基地局がカバーするセル半径によって決まる。たとえば、セル半径を１５ｋｍとすると、その時間（基地局→移動機→基地局に信号が行き来する時間）はおよそ１００μｓとなる。これはチップ数で言うと約２５６チップとなり、ＭＦとして必要な窓は２５６チップ以上となる。つまり、１６チップ長のシグネチュアを２５６チップ長分繰り返し待ち受けることになる。
【０００８】
また、セル半径５０ｋｍの場合には１２８４チップ以上となる。これは基地局から観ると、移動機がカバーする範囲のどこに存在するかは分かっていないので、一番近くの移動機も、一番遠くの移動機に対してもその信号（ＲＡＣＨ）を検出しなければならないからである。ＭＦとしては、この窓時間だけ経過すると、次に続くロングコードに換えて同じ動作を２５６回繰り返すことにより、Preamble部分を検出する。
【０００９】
尚、移動機がPreamble部を送信出来るタイミングは決められており、基地局がら常時送られているＰ‐ＣＣＰＣＨを基準に作られる上りアクセススロットに限定されている。従って、上記で述べた関係が成立する。
【００１０】
上記従来のＲＡＣＨの復調部について図９を用いて説明する。
図９に示す復調部は、フリップフロップ（Ｆ／Ｆ）９２と、コードレジスタ９３と、積和演算器９４と、加算器９９とから構成されている。この構成は通常のＭＦの構成である。
【００１１】
入力信号は、符号分割多重（Code Division Multiple Access ：ＣＤＭＡ）変調されて送信され、アンテナ（図示せず）で受信されたアナログ信号（Ｉ成分とＱ成分の２組の信号）を、Ａ／Ｄ変換器（アナログ／デジタル変換器）（図示せず）でデジタル信号に変換している。
変換される時、チップ時間間隔に比べ高速のクロックを用い、いわゆるオーバーサンプルされる。図９では４倍オーバーサンプルとしている。そのため２５６チップの信号は１０２４サンプルの信号になっている。尚、Ａ／Ｄ変換器のビット数は複数であり、４〜８ビットが用いられる。
【００１２】
コードレジスタ９３は、送信側でＣＤＭＡ変調に用いられたのと同じ拡散符号である符号コードを出力するレジスタであり、２５６タップのＦ／Ｆで構成されている。符号発生器そのものであってもよい。コードレジスタにはすでにロングコードとシグネチュアと位相回転を演算した結果が入っており、２５６チップ時間毎に、続くコードと入れ替えられる。これもＩ成分とＱ成分の２組がある。
【００１３】
１０２４タップのＦ／Ｆ９２は、入力信号を順次（サンプル時間毎に）シフトする機能を有している。図９では４タップ毎に積和演算器と乗算をするための出力端子を有している。入力信号にはＩ成分とＱ成分の２組があるので、本レジスタも２本必要である。
【００１４】
積和演算器９４は、１０２４タップＦ／Ｆ９２の４タップ毎の値と、コードレジスタ（２５６タップ）９３の値を乗算し、その乗算結果をすべて加算する。このためハード規模は大きくなる。
尚、複素演算のため、４組の積和演算器９４が必要である。演算は入力信号のＩ成分とコードのＩ成分の積和演算、入力信号のＱ成分とコードのＩ成分の積和演算、入力信号のＱ成分とコードのＱ成分の積和演算、入力信号のＩ成分とコードのＱ成分の積和演算をそれぞれ実行する。
【００１５】
加算器９９は、４組の積和演算器９４の４出力を加減算し、複素演算を完成させる。すなわち、入力信号のＩ成分とコードのＩ成分の積和演算結果と入力信号のＱ成分とコードのＱ成分の積和演算結果を加算、入力信号のＱ成分とコードのＩ成分の積和演算結果と入力信号のＩ成分とコードのＱ成分の積和演算結果との減算を行う。
【００１６】
上記構成で１種のシグネチュアに対応出来る。従って、シグネチュアの数が増えれば、その数だけ構成を増やさねばならない。但し、入力及び入力をシフトするレジスタは、共通に使用可能である。
【００１７】
尚、図９の従来のＭＦの動作速度は、以下のようになっている。
アンテナで受信された受信データのアナログ信号は元々送信側でＣＤＭＡ変調されているが、そのチップレートは約４Ｍｃｐｓ（正確には３．８４Ｍｃｐｓ）であり、通常Ａ／Ｄ変換器でデジタル信号に変換される場合は、その４倍の約１６ＭＨｚ（１５．３６ＭＨｚ）のサンプルレートで変換される。したがって、それ以後のコードレジスタ９３、積和演算器９４などの演算速度はいずれも約１６ＭＨｚである。
【００１８】
ＣＤＭＡ変調を施す符号のビット数は１であるので、図９のＭＦのハード規模としては、積和演算器９４内の加算器が大半を占めている。乗算器は、符号が１の場合には、そのまま入力信号を出力し、０の場合は入力信号を符号反転して出すだけの論理回路で構成可能である。それに対し、加算器は長ビット（６ビットがら十数ビット）の加算を実行しなければならず、ハード規模が大きくなる。レジスタすなわちＦ／Ｆは、入力信号のビット数だけＦ／Ｆを並列にならべれはよい。
【００１９】
尚、従来のマッチドフィルタに関連する記述は、平成９年（１９９７年）７月３１日公開の特開平９−２００１７９号公報「マルチユーザ復調方法および装置」（出願人：国際電気株式会社、株式会社鷹山、発明者：占部健三他）等がある。
【００２０】
【発明が解決しようとする課題】
このように、上記従来のマッチッドフィルタ（ＭＦ）では、ＲＡＣＨのプレアンブル（Preamble）部を基地局にて検出するためには、シグネチュアの数だけ複素ＭＦが必要となるため、ゲート数が多くなり、回路規模が増大し、ＬＳＩ価格が高くなるという問題点があった。
【００２１】
本発明は上記実情に鑑みて為されたもので、構成素子を小規模にできるＲＡＣＨ受信装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記従来例の問題点を解決するための本発明は、ロングコード、位相回転情報及びシグネチュアによりスペクトラム拡散された受信信号を復調するＲＡＣＨ受信装置において、受信信号とロングコード及び位相回転情報にて演算された第１の逆拡散符号とを乗算する第１の乗算手段と、第１の乗算手段から出力される複数の乗算結果を特定間隔で加算する第１の加算手段と、第１の加算手段から出力される複数の加算結果とシグネチュアの第２の逆拡散符号とを乗算する第２の乗算手段と、第２の乗算手段から出力される乗算結果を加算して相関出力を得る第２の加算手段とを有し、第１の加算手段と第２の乗算手段との間に、受信信号に対する複素演算を行う複素演算手段を設けたものであり、第１の逆拡散符号を用いた復調処理と第２の逆拡散符号を用いた復調処理とを二段階に分けて行うことで、加算器の総数を低減して回路規模を縮小し、消費電力を低減することができる。
【００２４】
また、本発明は、ロングコード、位相回転情報及びシグネチュアによりスペクトラム拡散された受信信号を復調するＲＡＣＨ受信装置において、受信信号に対して複素演算処理を行う複素演算処理手段と、複素演算結果におけるＩ相成分及びＱ相成分とロングコードの第１の逆拡散符号との乗算を各々行う第１の乗算手段と、第１の乗算手段から各々出力されるＩ相成分及びＱ相成分の複数の乗算結果を特定間隔で各々加算する第１の加算手段と、第１の加算手段から各々出力される複数の加算結果とシグネチュアの第２の逆拡散符号とを乗算する第２の乗算手段と、第２の乗算手段から出力される乗算結果を加算して相関出力を得る第２の加算手段とを有するものであり、回路規模を縮小し、消費電力を低減することができる。
【００２５】
また、本発明は、上記ＲＡＣＨ受信装置において、第１の乗算手段は、受信信号におけるＩ相成分及びＱ相成分と第１の逆拡散符号との乗算を、それぞれ時分割に入力信号のサンプリング速度の整数倍の速度で行い、第１の加算手段は、該整数倍の速度で加算を行うものであり、第１の逆拡散符号を用いた復調処理の速度を上げることで、回路規模を一層縮小できる。
【００２６】
また、本発明は、上記ＲＡＣＨ受信装置において、第２の乗算手段は、入力される演算結果と第２の逆拡散符号との乗算を、第２の逆拡散符号の種類数倍の速度で行い、第２の加算手段は、第２の逆拡散符号の種類数倍の速度で加算を行うものであり、第２の逆拡散符号を用いた復調処理を行う乗算器及び加算器の数を低減でき、回路規模を縮小できる。
【００２７】
また、本発明は、上記ＲＡＣＨ受信装置において、第１の乗算手段は、受信信号におけるＩ相成分及びＱ相成分と第１の逆拡散符号との乗算を、Ｉ成分及びＱ成分の取り込みタイミングを入力信号のサンプリング速度の整数倍の速度とし、これに対して第１の逆拡散符号の取り込みタイミングを該速度の２倍の速度として時分割に行い、第１の加算手段は、該整数倍の２倍の速度で加算を行うものであり、第１の逆拡散符号を用いた復調処理を行う乗算器及び加算器の数を低減でき、回路規模を縮小できる。
【００２８】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら説明する。
尚、以下で説明する機能実現手段は、当該機能を実現できる手段であれば、どのような回路又は装置であっても構わず、また機能の一部又は全部をソフトウェアで実現することも可能である。更に、機能実現手段を複数の回路によって実現してもよく、複数の機能実現手段を単一の回路で実現してもよい。
【００２９】
本発明の実施の形態に係るＲＡＣＨ受信装置は、ロングコード、位相回転情報及びシグネチュアによりスペクトラム拡散された受信信号を復調するものであって、受信信号とロングコード及び位相回転情報にて演算された第１の逆拡散符号とを乗算する第１の乗算手段と、第１の乗算手段から出力される複数の乗算結果を特定間隔で加算する第１の加算手段と、第１の加算手段から出力される複数の加算結果とシグネチュアの第２の逆拡散符号とを乗算する第２の乗算手段と、第２の乗算手段から出力される乗算結果を加算して相関出力を得る第２の加算手段とを有するものであり、第１の逆拡散符号を用いた復調処理と第２の逆拡散符号を用いた復調処理とを二段階に分けて行うことで、加算器の総数を低減して回路規模を縮小し、消費電力を低減することができるものである。
【００３０】
また、本発明の実施の形態に係るＲＡＣＨ受信装置は、ロングコード、位相回転情報及びシグネチュアによりスペクトラム拡散された受信信号を復調するものであって、受信信号に対して複素演算処理を行う複素演算処理手段と、複素演算結果におけるＩ相成分及びＱ相成分とロングコードの第１の逆拡散符号との乗算を各々行う第１の乗算手段と、第１の乗算手段から各々出力されるＩ相成分及びＱ相成分の複数の乗算結果を特定間隔で各々加算する第１の加算手段と、第１の加算手段から各々出力される複数の加算結果とシグネチュアの第２の逆拡散符号とを乗算する第２の乗算手段と、第２の乗算手段から出力される乗算結果を加算して相関出力を得る第２の加算手段とを有するものであり、回路規模を縮小し、消費電力を低減することができるものである。
【００３１】
また、本発明の実施の形態に係るＲＡＣＨ受信装置は、第１の乗算手段と第１の加算手段の動作速度を上げ、また第２の乗算手段と第２の加算手段の動作速度を上げることで、更に回路規模を縮小できるものである。
【００３２】
尚、請求項における第１の乗算手段は受信でレジスタ列、コードレジスタ、コードレジスタ乗算部に相当し、第１の加算手段はコードレジスタ加算部に、第２の乗算手段はシグネチュア乗算部に、第２の加算手段はシグネチュア加算部に、複素演算手段は複素演算部に、複素演算処理手段は複素乗算器と位相回転レジスタにそれぞれ相当する。
【００３３】
まず、本発明のＲＡＣＨ受信装置で用いるＭＦの原理について説明する。
従来の技術で既述したように、ＲＡＣＨで扱う無線送信信号のPreamble部は、ロングコード及び位相回転により変調された後、さらにシグネチュアによって変調されている。シグネチュアは３ＧＰＰ仕様書で規定されているように、１６チップ長の符号コードからなり、この符号コードが２５６回繰り返して用いられる。またシグネチュアは全部で１６種類規定されている。
【００３４】
よってＲＡＣＨ受信機では最低限、１６チップ分の受信データに対して相関出力を行うＭＦを用いて復調処理を行うことが可能であるといえるが、基地局のセル内の通信を行うには不充分であること、雑音の影響により確度の高い検出が行えない等の通信上の理由により、１６チップ以上の受信データに対応したＭＦを用意する必要がある。
【００３５】
上記従来のＭＦでは、コードレジスタにおいて、ロングコード、位相回転及びシグネチュアコードの演算処理を既に施した符号コードを記憶しており、この符号コードを用いて受信データの復調処理を行っていた。本発明のＲＡＣＨ受信装置では、復調処理を２段階に分けて行うＭＦを用いる。すなわち第１の復調処理では、ロングコード及び位相回転分に対する復調処理を行い、第２の復調処理でシグネチュアコードに対する復調処理を行うＭＦを用いる。
【００３６】
具体的には、コードレジスタにはロングコード及び位相回転の演算処理を施した符号コードを記憶させておき、１チップ毎に受信データとの乗算処理、すなわち第１の復調処理を行う。この復調処理で得られた１チップ毎の乗算結果を１６チップ置きに加算していき、それぞれの加算結果に対してシグネチュアコードを乗算することで第２の復調処理を行い、第２の復調処理の処理結果を加算し、相関出力を行う。
このような処理を行うＭＦを用いることで、ＭＦ回路の大半を占める加算器の数を低減することができるため、結果的にＲＡＣＨ受信機の回路規模を縮小することができる。
【００３７】
本発明の第１の実施の形態に係る復調部（ＭＦ）の構成について、図１及び図７を用いて説明する。図１は、本発明の第１の実施の形態（以下、実施の形態１という）に係る復調部（ＭＦ）のブロック図である。図１のＭＦは、４倍オーバーサンプリングで取得した２５６チップ分のＲＡＣＨの複素変調受信データに対して、相関出力を行うものである。
本発明の実施の形態１に係るＭＦは、Ａ／Ｄ変換器（図示せず）と、受信データレジスタ列（１０２４タップのＦ／Ｆ）１２と、コードレジスタ（２５６タップのＦ／Ｆ）１３と、コードレジスタ乗算部（２５６タップの乗算器）１４と、コードレジスタ加算部（加算器１５個＊１６＊４）１５と、シグネチュアレジスタ１６−１及び１６−２と、シグネチュア乗算部（乗算器１６個＊４組）１７−１及び１７−２と、シグネチュア加算部（加算器１５個＊４組）１８−１及び１８−２と、複素演算部（加算器２個）１９−１及び１９−２とから構成される。
【００３８】
Ａ／Ｄ変換器は、ＲＡＣＨ受信機のアンテナ（図示せず）で受信したアナログ信号を、アナログ信号の送信レートの４倍の速度でデジタル受信信号に変換する。ここでアナログ信号の送信速度は４Ｍｃｐｓであり、Ａ／Ｄ変換器は、同相成分（Ｉ成分）及び直交成分（Ｑ成分）の１ビットのアナログ信号に対し、それぞれ４倍の速度の１６Ｍｂｐｓで多ビットのデジタル受信信号に変換する。
【００３９】
受信データレジスタ列１２は、１系列が直列に接続した１０２４タップのＦ／Ｆからなり、Ａ／Ｄ変換器から受信データが入力されると、各々のＦ／Ｆに格納されている受信データを順次、次段のＦ／Ｆにシフトする。
また、受信データレジスタ列１２は、４タップ置きのＦ／Ｆに出力端子を有しており、サンプル時間毎に出力端子から受信データをコードレジスタ乗算部１４にタップ出力する。受信データレジスタ列１２は、同相成分ならびに直交成分の受信データを格納するため、上述した動作を行うＦ／Ｆ列が２系列設けられている。
【００４０】
すなわち、受信データレジスタ列１２は、４倍オーバーサンプリングされた２５６チップ分の受信データを格納でき、サンプル時間毎に各チップにおける２５６個の受信データを出力する。
実施の形態１の受信データレジスタ列１２は、Ｆ／Ｆを直列接続した構成であるが、上述した受信データの格納機能を有するものであれば、他の構成、例えばメモリ等であってもよい。
【００４１】
コードレジスタ１３は、１系列が２５６タップのＦ／Ｆからなり、受信データの変調時に用いられた変調符号コードのうち、ロングコード及び位相回転の演算処理を施したもの（以下、中途復調符号コードという）を２５６タップ分記憶しており、コードレジスタ乗算部１４にタップ出力する。コードレジスタ１３も、同相成分ならびに直交成分の中途復調符号コードを記憶するため、上述した動作を行うＦ／Ｆ群が２系列設けられている。
実施の形態１の受信コードレジスタ１３は、上述した中途復調符号コードを記憶できるものであれば、他の構成、例えばメモリ等であってもよい。実施の形態１のコードレジスタ１３は、中途復調符号コードを生成する装置又は回路を用いてもよい。
【００４２】
コードレジスタ乗算部１４は、１系列が２５６個の乗算器からなり、受信データレジスタ列１２から出力された各成分の受信データと、コードレジスタ１３から出力された各成分の中途復調符号コードとの乗算を２５６タップ分行い、乗算結果をコードレジスタ加算部１５に出力する。
コードレジスタ乗算部１４では、相関演算処理のために各成分の受信データと各成分の中途復調符号コードの乗算を全ての組み合わせにおいて行うので、４通りの乗算を行う必要がある。このため、上述した乗算処理を行う乗算器群が４系列設けられている。したがってコードレジスタ乗算部１４では、サンプル時間毎に２５６＊４＝１０２４の乗算結果が出力される。
また各乗算は２５６タップ分のデータについて行われるため、コードレジスタ乗算部１４では全部で２５６＊４＝１０２４個の乗算器が必要になる。
【００４３】
コードレジスタ加算部１５は、コードレジスタ乗算部１４から出力された４種類の乗算結果に対して、それぞれの種類について１６タップ毎の乗算結果を加算し、加算結果をシグネチュア乗算部１７−１及び１７−２に出力する。
図７は、コードレジスタ加算部１５の構成ブロック図である。図７は１種類の乗算結果に対応して加算を行う構成部分を示したものであり、実際はコードレジスタ加算部１５には図７で示す構成が４系列設けられている。
図７に示すように、１種類の乗算結果に対して加算を行うためコードレジスタ加算部１５は、１５個の加算器からなる回路群を１６基設置した構成となっている。各回路群は１６タップ毎の乗算結果を加算し、出力する。図７において、実線の枠で囲まれている部分が回路群である。
【００４４】
また、図７において、各回路群の左端に記載されている数字は乗算結果のタップ番号を表しており、乗算結果のタップ番号には０〜２５５が割り振られている。最上段の回路群は、０番目から１６番置きのタップ番号を有する１６個の乗算結果の総和を出力する。したがって１６個の乗算結果に対する総和を求めるために、回路群は加算器を階層構造に配置したことで１５個の加算器を必要とする。
また、各回路群において、加算器は、階層が進むにつれ対応するビット数が大きいものとなっている。
【００４５】
以下、次段以降の回路群では、１番目から１６番置きのタップ番号の乗算結果の総和、２番目から１６番目置きのタップ番号の乗算結果の総和…、を求めていくことになり、最終的に１６個の総和が各回路群から出力されることになる。コードレジスタ加算部１５では、図７に示した回路群の構成が全部で４系統必要になるため、加算器は１５＊１６＊４＝９６０個必要となり、出力される加算結果は全部で１６＊４＝６４個となる。
実施の形態１のコードレジスタ加算部１５では、各回路群における加算を加算器の階層順に時分割で行うようにしてもよい。
【００４６】
シグネチュアレジスタ１６−１及び１６−２は、受信データの変調時に用いられたシグネチュアコードを記憶する。各シグネチュアレジスタには異なるシグネチュアコードが記憶されており、シグネチュアレジスタ１６−１はシグネチュア乗算器１７−１に、シグネチュアレジスタ１６−２はシグネチュア乗算器１７−２に、それぞれが記憶している１６チップ長のシグネチュアコードを出力する。
実施の形態１のシグネチュアレジスタ１６−１及び１６−２は、シグネチュアコードを生成する装置又は回路を用いてもよい。
【００４７】
シグネチュア乗算器１７−１及び１７−２は、コードレジスタ加算部１５から出力された１６＊４の加算結果及びシグネチュアレジスタ１６−１及び１６−２から出力されたシグネチュアコードの乗算を行い、乗算結果をシグネチュア加算部１８−１及び１８−２に出力する。
具体的には、シグネチュア乗算器１７−１では、加算結果とシグネチュアレジスタ１６−１で記憶されているシグネチュアコードとの乗算結果をシグネチュア加算部１８−１に、シグネチュア乗算器１７−２では、加算結果とシグネチュアレジスタ１６−２で記憶されているシグネチュアコードとの乗算結果をシグネチュア加算部１８−２にそれぞれ出力する。
【００４８】
シグネチュア乗算部１７−１及び１７−２では、コードレジスタ加算部１５から出力されたそれぞれが１６個ある４種類の乗算結果に対して、各種類の各乗算結果ごとにシグネチュアコードを１チップずつ乗算する。また、シグネチュア乗算部１７−１及び１７−２はそれぞれ、１６＊４＝６４個の乗算器で構成される。
【００４９】
シグネチュア加算部１８−１及び１８−２は、シグネチュア乗算部１７−１及び１７−２から出力された４種類の１６個のシグネチュアコードとの乗算結果に対して、各種類毎の乗算結果の総和を求め、出力する。
具体的には、シグネチュア加算部１８−１は、シグネチュア乗算部１７−１から、シグネチュア加算部１８−２は、シグネチュア乗算部１７−２から出力された乗算結果に対する総和を求め、出力する。
シグネチュア加算部１８−１及び１８−２はそれぞれ、図７で示されたコードレジスタ加算部１５における各回路群が４組配置された構成からなり、加算器は１５＊４＝６０個必要となる。
【００５０】
複素演算部１９−１及び１９−２は、シグネチュア加算部１８−１及び１８−２から出力された４種類の加算結果に対して加減算処理による複素演算を行い、演算結果を相関出力として出力する。
具体的には、複素演算部１９−１はシグネチュア加算部１８−１から、複素演算部１９−２はシグネチュア加算部１８−２から出力された加算結果に対して複素演算を行う。複素演算部１９−１及び１９−２はそれぞれ、加算器２個で構成される。
【００５１】
本発明の実施の形態１のＭＦにおいて扱うデジタル受信信号は、復調処理を行うために通常８ビットのデータとして処理を行う必要があるが、ＲＡＣＨのPreamble部の検出には４ビットデータとして扱えば十分である。
よって受信データレジスタ列１２において４ビットの受信データを格納する場合、Ｆ／Ｆは全部で１０２４＊４＝４０９６個必要となる。すなわち１タップ＝４ビットとなる。
同様にコードレジスタ１３においても１種類の中途復調符号コードを記憶するためには、２５６＊４＝１０２４ビットの容量が必要である。さらに実施の形態１のＭＦを構成する各装置で用いる加算器及び乗算器は、４ビット以上の演算に対応していなければならないことはいうまでもない。
【００５２】
上述した本発明の実施の形態１に係るＭＦを構成する各装置は、それぞれ１６ＭＨｚの速度で動作する。
また、本発明の実施の形態１に係るＭＦにおいて、シグネチュアレジスタ１６、シグネチュア乗算器１７、シグネチュア加算器１８及び複素演算部１９は、変調の際に用いられたシグネチュアコードの種類数分設置する必要がある。
【００５３】
次に、本発明の実施の形態１のＭＦの動作について図１及び図７を用いて説明する。
ＲＡＣＨ受信機のアンテナにおいて受信された複素変調アナログ信号は、Ａ／Ｄ変換器において同相成分ならびに直交成分のデジタル受信信号に変換される。Ａ／Ｄ変換器は、４Ｍｃｐｓの速度で送信されるアナログ信号に対して、４倍の速度の１６Ｍｂｐｓでデジタル受信信号に変換する。
【００５４】
Ａ／Ｄ変換器で変換された各成分のデジタル受信信号は、受信データレジスタ列１２に入力される。デジタル受信信号が入力されると受信データレジスタ列１２では、各Ｆ／Ｆに格納されている受信データが次段にシフトされ、４タップ毎に設けられている出力端子から受信データが出力される。すなわちサンプル時間毎に、受信データレジスタ列１２は各成分について２５６チップの受信データを出力している。
また、コードレジスタ１３は、記憶している各成分の中途復調符号コードをサンプル時間毎に２５６チップ分出力する。
【００５５】
受信データレジスタ列１２から出力された各成分の受信データ及びコードレジスタ１３から出力された各成分の中途復調符号コードは、コードレジスタ乗算部１４に出力される。
同相成分，直交成分の受信データをそれぞれＲＩ、ＲＱ、同相成分，直交成分の拡散符号をそれぞれＣＩ、ＣＱとすると、複素変調方式で変調された受信データを復調するためには、ＲＩ＊ＣＩ、ＲＩ＊ＣＱ、ＲＱ＊ＣＩ、ＲＱ＊ＣＱの乗算結果が必要となる。各々の乗算結果を得るためにコードレジスタ乗算部１４では、各々の乗算を２５６チップ分行える乗算群が４系列設けられている。
コードレジスタ乗算部１４の各乗算群で乗算が行われると、それぞれが２５６チップ分を有する４種類の乗算結果がコードレジスタ加算部１５に出力される。以上で第１の復調処理が完了する。
【００５６】
コードレジスタ加算部１５では上述した通り、個々が１５個の加算器からなる１６基の回路群によって、１種類の乗算結果を１６タップ置きに加算していき、各回路群から１６個の総和が出力される。すなわち各回路群では、加算の開始チップ位置が異なる１６個置きのチップ別の乗算結果の総和が１６個算出されることになる。これらの動作を４種類の乗算結果全てに対して行うため、全体として１６＊４＝６４の加算結果がシグネチュア乗算部１７−１及び１７−２に出力される。
【００５７】
シグネチュア乗算部１７−１、１７−２に出力された、それぞれが１６個ある４種類の加算結果は、シグネチュアレジスタ１６−１、１６−２に記憶されているシグネチュアコードとそれぞれ乗算が行われる。シグネチュアコードはチップ長１６の１ビットのデータであり、各シグネチュア乗算部において、各種類の加算結果との乗算が行われる。シグネチュア乗算部１７−１、１７−２では１６＊４＝６４個の乗算結果がシグネチュア加算部１８−１、１８−２にそれぞれ出力される。シグネチュア乗算部１７−１及び１７−２における乗算処理によって、第２の復調処理が行われたことになる。
【００５８】
コードレジスタ加算部１５から出力された加算結果はそれぞれ、受信データと中途復調符号コードとの乗算結果を１６チップ毎に加算したものである。また１種類中の１６個の加算結果は、それぞれ加算の開始チップ位置が異なるものであるため、それぞれの加算結果に対し対応するチップ位置のシグネチュアコードのビットデータと乗算を行うことで、最終的には受信データをロングコード、位相回転、シグネチュアコードにより復調し、１６チップ毎に加算することと同様の結果が得られる。
【００５９】
シグネチュア乗算部１７−１、１７−２における各種類の乗算結果は、シグネチュア加算部１８−１及び１８−２において、各種類の乗算結果の総和が求められる。上述したようにシグネチュア加算部１８−１及び１８−２は、図７のコードレジスタ加算部における回路群が４個設けられており、それぞれの回路群で種類別の乗算結果の総和を算出している。シグネチュア加算部１８−１及び１８−２における加算処理によって、２５６チップ分の受信データ復調処理結果の総和が、種類毎に得られることになる。
【００６０】
シグネチュア加算部１８−１、１８−２の加算結果は、複素演算部１９−１、１９−２にそれぞれ出力される。複素演算部１９−１及び１９−２では、種類毎の復調処理結果の総和に基づいて複素演算を行い、演算結果を相関出力として出力する。
同相成分と直交成分の復調受信データＴＩ、ＴＱは、先に定義した記号を用いると、下式の通りに表される。
ＴＩ＝ＲＩ＊ＣＩ−ＲＱ＊ＣＱ …（１）
ＴＱ＝ＲＱ＊ＣＩ＋ＲＩ＊ＣＱ …（２）
（１）（２）式で表される演算式を実現するため、複素演算部１９−１及び１９−２は２個の加算器を用いて構成される。
【００６１】
複素演算部１９−１及び１９−２における加算処理によって、各シグネチュアコードで変調された同相成分及び直交成分の受信データの２５６チップ分の相関出力を得ることができる。相関出力はサンプルタイミング毎に出力されており、サンプルタイミング毎の相関出力に基づいて最適なタイミングを検出でき、さらにＲＡＣＨのPreamble部を検出することができる。
【００６２】
本発明の実施の形態１に係るＭＦでは、複素変調されたＲＡＣＨの受信データに対して、ロングコード及び位相回転の演算処理を施した符号コードを乗算する第１の復調処理、乗算結果を１６チップ毎に加算し、加算結果に対してシグネチュアコードを乗算する第２の復調処理の二段階に分けて復調処理を行う構成としたことにより、従来のＭＦと比較して必要な加算器の総数を低減することができる。
【００６３】
本発明の実施の形態１に係るＭＦで用いる加算器の数は、レジスタコード加算部１５において１５＊１６＊４＝９６０個、シグネチュア加算部１８において１５＊４＝６０個、複素演算部１９において２個である。変調の際に用いられたシグネチュアコードの種類数がｎであるとすれば、本発明の実施の形態１のＭＦで用いる加算器の総数は９６０＋６２＊ｎで表される。従来のＭＦでは、積和演算器９４において２５５＊４＝１０２０個、加算器９９において２個の加算器を要するため、加算器の総数は１０２２＊ｎとなる。
【００６４】
単純に加算器の総数で比較すれば、シグネチュアコードを１種類だけ用いる場合、本発明の実施の形態１のＭＦの加算器使用数は従来と同じであるが、シグネチュアコードの種類が増えるにつれ、その差は顕著となる。例えば８種類のシグネチュアコードによってアナログ信号が変調された場合、本発明の実施の形態１のＭＦは従来のＭＦと比較して、必要な加算器の総数の約１８％ですむ。
【００６５】
従来のＭＦでは、コードレジスタにはロングコード、位相回転及びシグネチュアコードの演算処理を施した符号コードをあらかじめ記憶しておき、この符号コードを用いて積和演算部で積和演算を行っていた。このため用いるシグネチュアの種類数が増える毎に、個別にコードレジスタ及び積和演算部を設けなければならなかった。
本発明の実施の形態１のＭＦでは、シグネチュアによる復調処理を個別に第２の復調処理として行うこととしたので、シグネチュアの種類数によらず、コードレジスタ１３及びコードレジスタ乗算部１４、最も加算器を使用するコードレジスタ加算部１５は１組ずつで済み、シグネチュアの種類毎にシグネチュアレジスタ１６、シグネチュア乗算部１７、シグネチュア加算部１８及び復調演算部１９を設けるだけでよい。
【００６６】
本発明の実施の形態１に係るＭＦによれば、ＲＡＣＨの受信データに対する復調処理を、ロングコード及び位相回転に関する第１の復調処理、シグネチュアコードに関する第２に復調処理との二段階に分けて行うような構成としたため、回路規模を縮小できる効果がある。とりわけＭＦ回路の大半を占める加算器の数を低減することができるため、ＭＦ回路の回路規模を大幅に縮小でき、ＲＡＣＨ受信装置の回路規模を縮小できる効果がある。また従来と比較して演算速度に変化なくＭＦ回路規模を縮小できることにより、消費電力を低減できる効果がある。
【００６７】
図２は、本発明の第２の実施の形態に係る復調部のブロック図である。以下、本発明の第２の実施の形態（以下、実施の形態２という）に係る復調部（ＭＦ）の構成及び動作について、図１のＭＦとの相違点を中心に図２を用いて説明する。
図２のＭＦは、レジスタコード加算部２５とシグネチュア乗算器２７との間に複素演算部２９を設けており、シグネチュア加算部２８−１及び２８−２の出力結果がそのまま相関出力となる点が図１のＭＦと異なる。
【００６８】
ＲＡＣＨで用いるシグネチュアコードは複素数ではないため、シグネチュアコードによる復調処理前に複素演算を行っても受信データの復調結果に影響はない。図２のＭＦはこの性質を利用し、図１のＭＦでシグネチュア加算部による加算結果に基づいて複素演算を行っていた複素演算部を、シグネチュア乗算部の前に設け、シグネチュアコードによる復調処理前に複素演算処理を行うようにしたものである。
【００６９】
図２のＭＦでは、Ａ／Ｄ変換器、受信データレジスタ列２２〜コードレジスタ加算部２５の構成及び動作は、図１のＭＦと同じである。コードレジスタ加算部２５から出力される、それぞれが２５６チップ分を有する４種類の加算結果は、複素演算部２９に出力される。
図２の複素演算部２９は、種類が異なるが、同じ開始チップ位置から１６チップ置きに加算された加算結果同士で復調演算を行うため、同相成分及び直交成分の復調演算を行う２個の加算器が１６組必要になる。すなわち複素演算部２９では上述した複素演算式（１）（２）が、２＊１６の加算器によって実現される。
【００７０】
複素演算部２９から出力される１６組の同相成分及び直交成分の演算結果は、シグネチュア乗算部２７−１及び２７−２に出力され、それぞれ対応するシグネチュアコードとの乗算が行われる。
シグネチュア乗算部２７−１及び２７−２はそれぞれ、全ての同相成分及び直交成分の演算結果とシグネチュアコードとの乗算を行うため、乗算器が１６＊２個必要となる。同相成分及び直交成分の演算結果は、それぞれの演算結果に対し対応するチップ位置のシグネチュアコードのビットデータと乗算されるため、シグネチュアコードによる復調処理は正確に行われる。
【００７１】
シグネチュア乗算部２７−１、２７−２では１６＊２＝３２個の乗算結果がシグネチュア加算部２８−１、２８−２にそれぞれ出力される。シグネチュア乗算部２７−１、２７−２における１６組の同相成分及び直交成分の乗算結果は、シグネチュア加算部２８−１及び２８−２において、各成分毎の乗算結果の総和が得られる。シグネチュア加算部２８−１及び２８−２は、図７のコードレジスタ加算部における回路群が２個設けられており、それぞれの回路群で成分別に乗算結果の総和を算出し、算出結果を同相成分及び直交成分の相関出力として出力する。
【００７２】
上述した本発明の実施の形態２に係るＭＦを構成する各装置は、それぞれ１６ＭＨｚの速度で動作する。
また、本発明の実施の形態２に係るＭＦにおいて、シグネチュアレジスタ２６、シグネチュア乗算器２７、シグネチュア加算器２８は、変調の際に用いられたシグネチュアコードの種類数分設置する必要がある。その他の各装置の構成及び動作については、図１のＭＦと同様である。
【００７３】
本発明の実施の形態２に係るＭＦで用いる加算器の数は、レジスタコード加算部２５において１５＊１６＊４＝９６０個、複素演算部２９において２個、シグネチュア加算部２８において１５＊２＝３０個である。変調の際に用いられたシグネチュアコードの種類数がｎであるとすれば、本発明の実施の形態２のＭＦで用いる加算器の総数は９６２＋３０＊ｎで表され、実施の形態１のＭＦで用いる加算器数より少ないことが明らかである。
【００７４】
本発明の実施の形態２に係るＭＦによれば、シグネチュアによる復調処理前に、受信データに対して複素演算を行う構成にしたことにより、さらに使用する加算器の数を低減でき、ＭＦ回路の回路規模を一層縮小できて、ＲＡＣＨ受信装置の回路規模を縮小できる効果がある。また、演算速度に変化なくＭＦ回路規模を縮小できることにより、消費電力を低減できる効果がある。
【００７５】
図３は、本発明の第３の実施の形態に係る復調部（ＭＦ）のブロック図である。以下、本発明の第３の実施の形態（以下、実施の形態３という）に係るＭＦの構成及び動作について、図２のＭＦとの相違点を中心に図３を用いて説明する。
図３のＭＦでは、Ａ／Ｄ変換器３１−１、３１−２において１６Ｍｂｐｓの速度でそれぞれ変換された同相成分と直交成分のデジタル受信データを、セレクタ３１０で３２Ｍｂｐｓの速度で交互に切り替えて受信データレジスタ列３２に出力する。
【００７６】
受信データレジスタ列３２は、直列に接続した２０４８タップのＦ／Ｆからなり、セレクタ３１０から受信データが入力されると、各々のＦ／Ｆに格納されている受信データを順次、次段のＦ／Ｆにシフトする。また受信データレジスタ列３２は、８タップ置きのＦ／Ｆに出力端子を有しており、サンプル時間の半分、つまり３２Ｍｂｐｓの速度で出力端子から受信データをコードレジスタ乗算部３４にタップ出力する。
【００７７】
すなわち、受信データレジスタ列３２には、セレクタ３１０から３２Ｍｂｐｓの速度で出力される同相成分及び直交成分の受信データが交互にＦ／Ｆに入力、シフトされる。また受信データレジスタ列３２は、４倍オーバーサンプリングされた２５６チップ分の同相成分及び直交成分の受信データを格納でき、３２Ｍｂｐｓの速度で各チップにおける２５６個の受信データを成分別に交互に出力する。
【００７８】
コードレジスタ３３は、図１及び図２のコードレジスタと同様、同相成分及び直交成分の中途復調符号コードを記憶している２５６タップのＦ／Ｆを２系列有しており、それぞれのＦ／Ｆは記憶している中途復調コードをレジスタ乗算部３４に１６Ｍｂｐｓの速度で出力する。
【００７９】
コードレジスタ乗算部３４は、２５６個の乗算器からなる乗算器群を２系列有し、受信データレジスタ列１２から出力された各成分の受信データと、コードレジスタ３３から出力された各成分の中途復調符号コードとの乗算を３２Ｍｂｐｓの速度で２５６タップ分行い、乗算結果をコードレジスタ加算部３５に出力する。
【００８０】
上述した通り、コードレジスタ乗算部３４には、受信データレジスタ列３２から３２Ｍｂｐｓの速度で各成分の受信データが交互に入力される。例えば、あるタイミングで受信データレジスタ列３２から同相成分の受信データＲＩが入力されると、コードレジスタ乗算部３４ではＲＩ＊ＣＩ、ＲＩ＊ＣＱの乗算が行われ、１／２サンプル時間後に直交成分の受信データＲＱが入力されるので、さらにＲＱ＊ＣＩ、ＲＱ＊ＣＱの乗算が行われる。これらの乗算は１サンプル時間内に完了し、しかも復調の際に必要な受信データ及び拡散符号の積の全ての組み合わせが得られるため、乗算器群は２系列あれば足りる。
【００８１】
コードレジスタ乗算部３４から出力された、それぞれが２５６タップ分を有する４種類の乗算結果は、コードレジスタ加算部３５に入力される。上述したように、コードレジスタ乗算部３４は４種類の乗算結果のうち、２種類ずつを３２Ｍｂｐｓの速度で交互に出力するので、コードレジスタ加算部３５は図７のコードレジスタ加算部における構成が２組設けられ、３２Ｍｂｐｓの速度で１６＊２＝３２個の加算結果を出力する。コードレジスタ加算部３５の加算処理については、図１及び図２のＭＦにおけるコードレジスタ加算部と同様である。
【００８２】
コードレジスタ加算部３５から出力された、それぞれが１６個ある４種類の加算結果は、複素演算部３９に入力され複素演算が行われる。複素演算部３９は図２の複素演算部２９と同一の構成であるが、３２Ｍｂｐｓの速度で演算を行う。
複素演算を行うには４種類の受信データ及び拡散符号の積の組み合わせが必要であるが、既述したように全ての組み合わせが揃うには１サンプル時間が経過しなければならないため、複素演算部３９は１６Ｍｂｐｓの速度で１６組の同相成分及び直交成分の複素演算結果を出力することになる。
【００８３】
複素演算部３９から出力される１６組の同相成分及び直交成分の演算結果は、シグネチュア乗算器３７−１及び３７−２に出力され、以後１６Ｍｂｐｓの速度においてシグネチュアによる復調処理及び相関出力が行われる。シグネチュアレジスタ３６、シグネチュア乗算部３７及びシグネチュア加算部３８の構成及び動作は、図２のＭＦにおいて対応する装置と同一であるので、説明は省略する。
また、本発明の実施の形態３に係るＭＦにおいても、シグネチュアレジスタ３６、シグネチュア乗算器３７、シグネチュア加算器３８は、変調の際に用いられたシグネチュアコードの種類数分設置する必要がある。
【００８４】
図３のＭＦでは、中途復調符号コードによる復調処理を行う装置において処理速度を２倍にしたことにより、処理速度を上げた装置の消費電力は図２のＭＦと比較して２倍となる。一方、回路規模では図２のＭＦと比較して、コードレジスタ乗算部３４において乗算器群を４系列から２系列に半減、乗算器の数で２５６＊２＝５１２個、コードレジスタ加算部３５において加算器を１５＊１６＊２＝４８０個低減できる。図３のＭＦで用いる加算器の総数は、４８０＋３０＊ｎと表される。
【００８５】
本発明の実施の形態３に係るＭＦによれば、中途復調符号コードによる復調処理を行う装置の処理速度を上げ、時分割によって復調処理を行う構成にしたことにより、中途復調符号コードによる復調処理を行う装置における乗算器及び加算器の数を低減できるため、ＭＦ回路の回路規模を一層縮小でき、ＲＡＣＨ受信装置の回路規模を縮小できる効果がある。
【００８６】
図４は、本発明の第４の実施の形態に係る復調部（ＭＦ）のブロック図である。以下、本発明の第４の実施の形態（以下、実施の形態４という）に係るＭＦの構成及び動作について、図３のＭＦとの相違点を中心に図４を用いて説明する。図４は、本発明の実施の形態３のＭＦにおいて、４種類のシグネチュアによる復調処理を行う装置の処理速度を上げ、時分割によって復調処理を行うようにしたものである。
【００８７】
図４のＭＦにおいて、Ａ／Ｄ変換器、受信データレジスタ列４２〜複素演算部４９の構成及び動作については、図３のＭＦにおいて対応する装置と同一であるので、説明は省略する。すなわち図４のＭＦにおいても図３のＭＦと同様、３２Ｍｂｐｓの速度で同相成分及び直交成分の受信データに対して中途復調符号コードによる復調処理を時分割で行い、１６チップ毎の加算処理を行った後、それぞれの加算結果に対して複素演算を行っている。複素演算部４９からは、１６Ｍｂｐｓの速度で１６組の同相成分及び直交成分の複素演算結果が出力される。
【００８８】
複素演算部４９から出力された１６組の同相成分及び直交成分の複素演算結果は、シグネチュア乗算部４７に入力される。シグネチュア乗算部４７の構成及び動作は図３のシグネチュア乗算部３７と同一であるが、処理速度は４倍の６４ＭＨｚである。
またシグネチュアレジスタ４６−１〜４６−４は各々が記憶しているシグネチュアコードを６４ＭＨｚの速度でシグネチュア乗算部４７に時分割で切り換えて出力している。シグネチュアレジスタ４６−１〜４６−４は、このような動作を循環して行っている。
したがってシグネチュア乗算部４７は、同一の複素演算結果に対し、６４ＭＨｚの速度でそれぞれ異なるシグネチュアコードとの乗算を行うことで、一つの乗算部によって複数のシグネチュアによる復調処理を行っている。
【００８９】
シグネチュア乗算部４７から出力される１６組の同相成分及び直交成分の乗算結果は、シグネチュア加算部４８において各成分の総和が算出され、相関出力として出力される。シグネチュア加算部４８の構成及び動作は図３のシグネチュア加算部３８と同一であるが、処理速度は６４ＭＨｚであるため、シグネチュアの種類別に相関出力を出力することができる。
【００９０】
図４のＭＦでは、シグネチュアによる復調処理を行う装置において処理速度をシグネチュアの種類数倍上げたことにより、シグネチュア乗算部４７及びシグネチュア加算部４８の設置数を低減できる。
図４のＭＦでは、４種類のシグネチュアによる復調処理を１組のシグネチュア乗算部４７及びシグネチュア加算部４８で対応しているため、図３のＭＦで４種類のシグネチュアを扱う場合と比較して乗算器を１６＊２＊３＝９６個、加算器を１５＊２＊３＝９０個低減できる。
本発明の実施の形態４に係るＭＦにおいて、シグネチュアの種類数に応じて、シグネチュアレジスタ、シグネチュア乗算部及びシグネチュア加算部の組を並列的に設置してもよい。これらの組の装置の処理速度は、この装置に組に含まれるシグネチュアの種類数に合わせることが好適である。
【００９１】
本発明の実施の形態４に係るＭＦによれば、シグネチュアによる復調処理を行う装置の処理速度をシグネチュアの種類数倍に上げ、時分割によって複数種のシグネチュアによる復調処理を行う構成にしたことにより、シグネチュアによる復調処理を行う装置における乗算器及び加算器の数を低減でき、更にＭＦ回路の回路規模を一層縮小できて、ＲＡＣＨ受信装置の回路規模を縮小できる効果がある。
【００９２】
図５は、本発明の第５の実施の形態に係る復調部（ＭＦ）のブロック図である。以下、本発明の第５の実施の形態（以下、実施の形態５という）に係るＭＦの構成及び動作について、図４のＭＦとの相違点を中心に図５を用いて説明する。図５は、本発明の実施の形態４のＭＦにおいて、コードレジスタ５３及びコードレジスタ乗算部５４の処理速度を上げ、時分割によって復調処理を行うようにしたものである。
【００９３】
図５のＭＦにおいて、Ａ／Ｄ変換器、受信データレジスタ列５２の構成及び動作については図４のＭＦにおいて対応する装置と同一であるので、説明は省略する。受信データレジスタ列５２は、３２Ｍｂｐｓの速度で２５６チップ分の同相成分及び直交成分の受信データを交互に切り替えてコードレジスタ乗算部５４に出力することができる。
【００９４】
一方、ロングコードレジスタ５３−１、５３−２はそれぞれ、同相成分の中途復調符号コードを記憶する同相成分コードレジスタ５３−１及び直交成分の中途復調符号コードを記憶する直交成分コードレジスタ５３−２とが設けられており、それぞれ６４ＭＨｚの速度で記憶している中途復調符号コードをコードレジスタ乗算部５４に交互に切り替えて出力する。同相成分コードレジスタ５３−１及び直交成分コードレジスタ５３−２はそれぞれ、２５６タップのＦ／Ｆで構成されている。
【００９５】
コードレジスタ乗算部５４は、２５６個の乗算器からなる乗算器群を１系列有し、各成分の受信データ及び各成分の中途復調符号コードとの乗算を６４ＭＨｚの速度で２５６タップ分行い、乗算結果をコードレジスタ加算部５５に出力する。
受信データレジスタ列５２からは３２Ｍｂｐｓの速度で各成分の受信データが交互に出力されるが、各成分の受信データが出力される間に同相成分コードレジスタ５３−１及び直交成分コードレジスタ５３−２からはそれぞれ各成分の中途復調符号コードが出力される。よって１／４サンプル時間毎に受信データ及び中途復調符号コードとの乗算が１通りずつ行われ、１サンプル時間で全ての組み合わせについての乗算結果が得られるため、乗算器群は１系列で十分である。
【００９６】
コードレジスタ乗算部５４から出力された、それぞれが２５６タップ分を有する４種類の乗算結果は、コードレジスタ加算部３５に入力される。上述したように、コードレジスタ乗算部５４は４種類の乗算結果のうち、１種類ずつ６４Ｍｂｐｓの速度で交互に出力するので、コードレジスタ加算部５５は図７のコードレジスタ加算部における構成が１組設けられ、６４Ｍｂｐｓの速度で１６個の加算結果を出力する。コードレジスタ加算部５５の加算処理については、図１〜図４のＭＦにおけるコードレジスタ加算部と同様である。
【００９７】
コードレジスタ加算部５５から出力された、それぞれが１６個ある４種類の加算結果は、複素演算部５９に入力され複素演算が行われる。複素演算部５９は図４の複素演算部４９と同一の構成であるが、６４Ｍｂｐｓの速度で演算を行う。
複素演算を行うには４種類の受信データ及び拡散符号の積の組み合わせが必要であるが、既述したように全ての組み合わせが揃うには１サンプル時間が経過しなければならないため、複素演算部５９は１６Ｍｂｐｓの速度で１６組の同相成分及び直交成分の複素演算結果を出力することになる。
【００９８】
複素演算部５９から出力される１６組の同相成分及び直交成分の演算結果は、シグネチュア乗算器５７に出力され、以後６４Ｍｂｐｓの速度において複数種のシグネチュアによる復調処理及び相関出力が行われる。シグネチュアレジスタ５６−１〜５６−４、シグネチュア乗算部５７及びシグネチュア加算部５８の構成及び動作は、図４のＭＦにおいて対応する装置と同一であるので、説明は省略する。
図５のＭＦにおいて、シグネチュアの種類数に応じて、シグネチュアレジスタ、シグネチュア乗算部及びシグネチュア加算部の組を並列的に設置してもよい。これらの組の装置の処理速度は、この装置の組に含まれるシグネチュアの種類数に合わせることが好適である。
【００９９】
図５のＭＦでは、同相成分コードレジスタ５３−１及び直交成分コードレジスタ５３−２を６４ＭＨｚの速度で交互に切り替えてコードレジスタ乗算部５４に出力し、コードレジスタ乗算部５４において処理速度を６４ＭＨｚにしたことにより、コードレジスタ乗算部５４において乗算器群を２系列から１系列、乗算器の数で２５６個、コードレジスタ加算器５５において加算器を１５＊１６＝２４０個低減できる。
【０１００】
本発明の実施の形態５に係るＭＦによれば、コードレジスタ５３及びコードレジスタ乗算部５４の処理速度を上げ、時分割によって復調処理を行う構成にしたことにより、コードレジスタ乗算部５４及びコードレジスタ加算部５３で用いる乗算器及び加算器の数を低減でき、ＭＦ回路の回路規模を一層縮小できて、ＲＡＣＨ受信装置の回路規模を縮小できる効果がある。
【０１０１】
図６は、本発明の第６の実施の形態に係る復調部（ＭＦ）のブロック図である。以下、本発明の第６の実施の形態（以下、実施の形態６という）に係るＭＦの構成及び動作について、図１〜図５のＭＦとの相違点を中心に図６を用いて説明する。図６のＭＦは、受信データに対しまず位相回転及び複素演算処理を行い、複素演算結果に対してロングコードによる復調処理及びシグネチュアによる復調処理を行い、相関出力を行うものである。
【０１０２】
図６のＭＦにおいて、Ａ／Ｄ変換器で変換された同相成分及び直交成分の受信データは、まず複素乗算器６１１に入力される。複素乗算器６１１には位相回転レジスタ６１２で記憶されている同相成分及び直交符号の位相回転符号も出力されており、複素乗算器６１１はこれらの複素演算を行い、各成分の複素演算結果を出力する。
【０１０３】
図８は、複素乗算器６１１の構成ブロック図である。図８の構成ブロック図において、Ｉ、Ｑは同相成分と直交成分の受信データを、i、qは、同相成分と直交成分の位相回転符号をそれぞれ示している。
また図８に示す複素乗算器６１１の回路構成は、複素演算式（１）（２）を実現するものであることに他ならない。よって複素乗算器６１１は位相回転処理を行うと同時に、受信データの複素演算処理も行っている。
【０１０４】
複素乗算器６１１から出力された各成分の複素演算結果のうち、同相成分の複素演算結果は受信データレジスタ列６２−１に、直交成分の複素演算結果は受信データレジスタ列６２−２にそれぞれ出力される。
以後、同相成分の複素演算結果はコードレジスタ乗算器６４−１において、コードレジスタ６３−１に記憶されている同相成分のロングコードとの乗算が行われ、乗算結果はさらにコードレジスタ加算器６５−１において１６チップ毎の加算が行われることによりロングコードによる復調処理が完了し、１６個の加算結果が出力される。直交成分の複素演算結果においても、対応する装置においてロングコードによる復調処理が行われる。
【０１０５】
図６のＭＦにおいて、受信データレジスタ列６２、コードレジスタ６３、コードレジスタ乗算部６４、コードレジスタ加算部６５はそれぞれ、図１のＭＦの対応する各装置の１系列の回路群を有する構成となっている。受信データは既に複素演算処理が成されており、各成分の複素演算結果に対してロングコードによる復調処理を行えばよいため、各装置は１系列の回路群で足りる。
【０１０６】
コードレジスタ加算部６５−１、６５−２から出力された１６個の各成分の加算結果は、シグネチュア乗算部６７−１、６７−２にそれぞれ出力される。同相成分の複素演算結果の加算結果は、シグネチュア乗算部６５−１でシグネチュアレジスタ６６に記憶されているシグネチュアコードとの乗算が行われ、さらに乗算結果はシグネチュア加算部６８−１において総和が求められ、結果を同相成分の相関出力として出力する。直交成分の複素演算結果の加算結果も、対応する装置において同様の方法により処理され、シグネチュア加算部６８−２から直交成分の相関出力として出力される。
図６のＭＦにおいて、シグネチュア乗算部６７、シグネチュア加算部６８は、図１のＭＦの対応する各装置の１系列の回路群を有する構成となっている。
【０１０７】
図６のＭＦを構成する各装置は、それぞれ１６ＭＨｚの速度で動作する。また、図６のＭＦにおいて、シグネチュアレジスタ６６、シグネチュア乗算部６７−１及び６７−２、シグネチュア加算部６８−１及び６８−２はそれぞれ、変調の際に用いられたシグネチュアコードの種類数分設置する必要がある。
また図６のＭＦにおいて、図３〜図５のＭＦで説明したように、ロングコードによる復調処理又はシグネチュアによる復調処理を時分割処理で行うよう、各装置の構成及び処理速度を変更してもよい。
【０１０８】
図６のＭＦでは、同相成分及び直交成分の受信データに対し、まず複素乗算器６１１において位相回転処理及び複素演算処理を行ったのち、得られた各成分の複素演算結果に対してロングコードによる復調処理及びシグネチュアによる復調処理を行うことにより、図２のＭＦと比較して、コードレジスタ乗算部６４において乗算器群を４系列から２系列、乗算器の数で５１２個、コードレジスタ加算部６５において加算器を１５＊１６＊２＝４８０個、シグネチュア乗算部６７において乗算器を１６＊２＝３２個、シグネチュア加算部６８において加算器を１５＊２＝３０個低減できる。またシグネチュアの種類数がｎ個である場合、図６のＭＦで用いられる加算器の総数は４８２＋３０＊ｎで表される。
図６のＭＦでは、処理速度が同じである図２のＭＦと比較して、乗算器及び加算器の数を低減することができるため、図３〜図５で説明したような時分割処理を行う構成にすることで、図３〜図５よりもさらに乗算器及び加算器の数を低減できることが明らかである。
【０１０９】
本発明の実施の形態６に係るＭＦによれば、受信データに対して位相回転処理及び複素演算処理を行った後に、ロングコードによる復調処理及びシグネチュアによる復調処理を行う構成にしたことにより、ＭＦ全体で用いる乗算器及び加算器の数を低減できるため、ＭＦ回路の回路規模を縮小でき、ＲＡＣＨ受信装置の回路規模を縮小できる効果がある。また、従来と同じ演算速度でＭＦ回路規模を縮小できることにより、消費電力を低減できる効果がある。
【０１１０】
本発明のＲＡＣＨ受信装置の復調部（ＭＦ）によれば、従来と比較してＭＦの回路規模を縮小できることにより、ＭＦ回路で用いられるＬＳＩの価格を低減できる効果がある。
また、本発明のＭＦでは、実施の形態３から実施の形態５において、ＭＦを構成する装置の処理速度を上げて時分割処理を行うＭＦについて説明したが、現状のＣＭＯＳでは１００Ｍｂｐｓの処理速度を実現しているため、将来的にも問題なく実施できるものである。
【０１１２】
【発明の効果】
本発明によれば、ロングコード、位相回転情報及びシグネチュアによりスペクトラム拡散された受信信号を復調するＲＡＣＨ受信装置において、受信信号とロングコード及び位相回転情報にて演算された第１の逆拡散符号とを第１の乗算手段で乗算し、第１の乗算手段から出力される複数の乗算結果を特定間隔で第１の加算手段により加算し、第１の加算手段から出力される複数の加算結果とシグネチュアの第２の逆拡散符号とを第２の乗算手段で乗算し、第２の乗算手段から出力される乗算結果を第２の加算手段で加算して相関出力を得るようにし、第１の加算手段と第２の乗算手段との間に、受信信号に対する複素演算を行う複素演算手段を設けたＲＡＣＨ受信装置としているので、第１の逆拡散符号を用いた復調処理と第２の逆拡散符号を用いた復調処理とを二段階に分けて行うことで、加算器の総数を低減して回路規模を縮小し、消費電力を低減することができる効果がある。
【０１１３】
本発明によれば、ロングコード、位相回転情報及びシグネチュアによりスペクトラム拡散された受信信号を復調するＲＡＣＨ受信装置において、受信信号に対して複素演算処理を複素演算処理手段で行い、複素演算結果におけるＩ相成分及びＱ相成分とロングコードの第１の逆拡散符号との乗算を第１の乗算手段で各々行い、第１の乗算手段から各々出力されるＩ相成分及びＱ相成分の複数の乗算結果を特定間隔で第１の加算手段により各々加算し、第１の加算手段から各々出力される複数の加算結果とシグネチュアの第２の逆拡散符号とを第２の乗算手段で乗算すると、第２の乗算手段から出力される乗算結果を第２の加算手段で加算して相関出力を得るものであり、回路規模を縮小し、消費電力を低減することができる効果がある。
【０１１４】
本発明によれば、第１の乗算手段では、受信信号におけるＩ相成分及びＱ相成分と第１の逆拡散符号との乗算を、それぞれ時分割に入力信号のサンプリング速度の整数倍の速度で行い、第１の加算手段では、該整数倍の速度で加算を行う上記ＲＡＣＨ受信装置としているので、第１の逆拡散符号を用いた復調処理の速度を上げることで、回路規模を一層縮小できる効果がある。
【０１１５】
本発明によれば、第２の乗算手段では、入力される演算結果と第２の逆拡散符号との乗算を、第２の逆拡散符号の種類数倍の速度で行い、第２の加算手段では、第２の逆拡散符号の種類数倍の速度で加算を行う上記ＲＡＣＨ受信装置としているので、第２の逆拡散符号を用いた復調処理を行う乗算器及び加算器の数を低減でき、回路規模を縮小できる効果がある。
【０１１６】
本発明によれば、第１の乗算手段は、受信信号におけるＩ相成分及びＱ相成分と第１の逆拡散符号との乗算を、Ｉ成分及びＱ成分の取り込みタイミングを入力信号のサンプリング速度の整数倍の速度とし、これに対して第１の逆拡散符号の取り込みタイミングを該速度の２倍の速度として時分割に行い、第１の加算手段は、該整数倍の２倍の速度で加算を行う上記ＲＡＣＨ受信装置としているので、第１の逆拡散符号を用いた復調処理を行う乗算器及び加算器の数を低減でき、回路規模を縮小できる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＲＡＣＨ受信装置の復調部のブロック図である。
【図２】本発明の第２の実施の形態に係るＲＡＣＨ受信装置の復調部のブロック図である。
【図３】本発明の第３の実施の形態に係るＲＡＣＨ受信装置の復調部のブロック図である。
【図４】本発明の第４の実施の形態に係るＲＡＣＨ受信装置の復調部のブロック図である。
【図５】本発明の第５の実施の形態に係るＲＡＣＨ受信装置の復調部のブロック図である。
【図６】本発明の第６の実施の形態に係るＲＡＣＨ受信装置の復調部のブロック図である。
【図７】本発明のマッチドフィルタにおける、レジスタコード加算部の構成ブロック図である。
【図８】本発明の第６の実施の形態に係るマッチドフィルタにおける、複素乗算器の構成ブロック図である。
【図９】従来のＲＡＣＨ受信装置の復調部のブロック図である。
【符号の説明】
１２，２２，３２，４２，５２，６２，９２…受信データレジスタ列、 １３，２３，３３，４３，５３，６３，９３…コードレジスタ、 １４，２４，３４，４４，５４，６４，９４…コードレジスタ乗算部、 １５，２５，３５，４５，５５，６５…コードレジスタ加算部、 １６，２６，３６，４６，５６，６６…シグネチュアレジスタ、 １７，２７，３７，４７，５７，６７…シグネチュア乗算部、 １８，２８，３８，４８，５８，６８…シグネチュア加算部、 １９，２９，３９，４９，５９，６９，９９…複素演算部、 ５１０…セレクタ、６１１…複素乗算器、 ６１２…位相回転レジスタ
Claims (5)
- ロングコード、位相回転情報及びシグネチュアによりスペクトラム拡散された受信信号を復調するＲＡＣＨ受信装置において、
受信信号とロングコード及び位相回転情報にて演算された第１の逆拡散符号とを乗算する第１の乗算手段と、
前記第１の乗算手段から出力される複数の乗算結果を特定間隔で加算する第１の加算手段と、
前記第１の加算手段から出力される複数の加算結果とシグネチュアの第２の逆拡散符号とを乗算する第２の乗算手段と、
前記第２の乗算手段から出力される乗算結果を加算して相関出力を得る第２の加算手段とを有し、
第１の加算手段と第２の乗算手段との間に、受信信号に対する複素演算を行う複素演算手段を設けたことを特徴とするＲＡＣＨ受信装置。 - ロングコード、位相回転情報及びシグネチュアによりスペクトラム拡散された受信信号を復調するＲＡＣＨ受信装置において、
受信信号に対して複素演算処理を行う複素演算処理手段と、
前記複素演算結果におけるＩ相成分及びＱ相成分とロングコードの第１の逆拡散符号との乗算を各々行う第１の乗算手段と、
前記第１の乗算手段から各々出力されるＩ相成分及びＱ相成分の複数の乗算結果を特定間隔で各々加算する第１の加算手段と、
前記第１の加算手段から各々出力される複数の加算結果とシグネチュアの第２の逆拡散符号とを乗算する第２の乗算手段と、
前記第２の乗算手段から出力される乗算結果を加算して相関出力を得る第２の加算手段とを有することを特徴とするＲＡＣＨ受信装置。 - 第１の乗算手段は、受信信号におけるＩ相成分及びＱ相成分と第１の逆拡散符号との乗算を、それぞれ時分割に入力信号のサンプリング速度の整数倍の速度で行い、第１の加算手段は、前記整数倍の速度で加算を行うことを特徴とする請求項１又は請求項２記載のＲＡＣＨ受信装置。
- 第２の乗算手段は、入力される演算結果と第２の逆拡散符号との乗算を、前記第２の逆拡散符号の種類数倍の速度で行い、第２の加算手段は、前記第２の逆拡散符号の種類数倍の速度で加算を行うことを特徴とする請求項３記載のＲＡＣＨ受信装置。
- 第１の乗算手段は、受信信号におけるＩ相成分及びＱ相成分と第１の逆拡散符号との乗算を、前記Ｉ成分及び前記Ｑ成分の取り込みタイミングを入力信号のサンプリング速度の整数倍の速度とし、これに対して前記第１の逆拡散符号の取り込みタイミングを前記速度の２倍の速度として時分割に行い、第１の加算手段は、前記整数倍の２倍の速度で加算を行うことを特徴とする請求項４記載のＲＡＣＨ受信装置。
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