JP4467371B2 - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の置換情報の設定方法 - Google Patents

Description

本発明は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の置換情報の設定方法に関し、特に、置換データの格納方法を改善した不揮発性半導体記憶装置及び不揮発性半導体記憶装置の置換情報の設定方法に関する。

複数のメインセルアレイと、複数の冗長セルアレイと、置換データ用記憶部を具備する不揮発性半導体記憶装置が知られている。ここで、冗長セルアレイは、複数のメインセルアレイのうちの異常のあるものを置換する。置換データ用記憶部は、どのメインセルアレイがどの冗長セルアレイに置換されるかを示す置換データを格納する。

書き込み動作や読み出し動作等で不揮発性半導体記憶装置がアクセスされる度に、置換データ記憶部の置換データが参照される。各動作は、その参照結果に基づいて実行される。そのため、置換データへのアクセスは高速且つ正確に行われる必要がある。高速で正確に置換データへアクセス可能な技術が望まれる。

一方、置換データ用記憶部の置換データは、不揮発性半導体記憶部の製造時に格納される。製造に係る所要時間はできるだけ短いことが好ましいので、置換データの格納も短時間で行うことが望まれる。加えて、置換データは正確に格納されることが求められる。

関連する技術として特許第２５３７２６４号公報に半導体記憶装置が記載されている。この半導体記憶装置は、メモリセルアレイと、書き込み回路と、差動増幅型センスアンプと、ラッチ回路と、設定手段とを具備する。メモリセルアレイは、同一のワード線選択信号および同一のカラム選択信号により選択される２組の書き込み可能な不揮発性メモリセルを１ビット分として多数個のメモリセルが設けられている。書き込み回路は、上記２組のメモリセルが各対応して接続されているビット線対を介して上記２組のメモリセルに相補的なビットデータを書き込む。差動増幅型センスアンプは、上記ビット線対の電位差を増幅して読み出しデータを判定する。ラッチ回路は、書き込み時に入力される書き込みデータの内容を一時ラッチする。設定手段は、上記ラッチ回路によるラッチデータに基いて書き込み直後のベリファイ時におけるデータ判定基準を通常の読み出し時における判定基準よりも厳しくする。

関連する技術として特開２００２−２３７１９１号公報に相補型不揮発性記憶回路が開示されている。この不揮発性記憶回路は、ＦＬＯＴＯＸ型の電気的に書き換え可能な不揮発性記憶素子を用いた不揮発性記憶回路である。第一のデータ線と、第二のデータ線を有する。第一のデータ線は、第一の不揮発性記憶素子のドレインが少なくとも１つの第一の選択トランジスタを介して接続されている。第二のデータ線は、第二の不揮発性記憶素子のドレインが少なくとも一つの第二の選択トランジスタを介して接続されている。第一の不揮発性記憶素子のゲートは第二の不揮発性記憶素子のドレインと接続されている。第二の不揮発性記憶素子のゲートは第一の不揮発性記憶素子のドレインと接続されている。第一のデータ線は第一の電流負荷回路とセンスアンプ回路の第一の入力端子に接続されている。第二のデータ線は第二の電流負荷回路とセンスアンプ回路の第二の入力端子に接続されている。第一の不揮発性記憶素子と第二の不揮発性記憶素子のソースはそれぞれスイッチングトランジスタを介して接地電位に接続されている。１ビットのデータを第一の不揮発性記憶素子と第二の不揮発性記憶素子を用いて常に相補的に対となった正と負の論理状態を記憶することを特徴とする。

特許第２５３７２６４号公報 特開２００２−２３７１９１号公報

従って、本発明の目的は、どのメインセルアレイがどの冗長セルアレイに置換されるかを示す置換データへ、高速かつ正確に読み出すことが可能な不揮発性半導体記憶装置及び不揮発性半導体記憶装置の置換情報の設定方法を提供することにある。

また、本発明の他の目的は、置換データの格納をより短い時間で正確に実行することが可能な不揮発性半導体記憶装置及び不揮発性半導体記憶装置の置換情報の設定方法を提供することにある。

本発明の更に他の目的は、置換データの追加の書き込みをより短い時間で正確に実行することが可能な不揮発性半導体記憶装置及び不揮発性半導体記憶装置の置換情報の設定方法を提供することにある。

以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

従って、上記課題を解決するために、本発明の不揮発性半導体記憶装置は、メモリセルアレイ（３）と、置換データ用セルアレイ（２）とを具備する。メモリセルアレイ（３）は、複数のメインセルアレイ（４２）と複数の冗長セルアレイ（４１）とを備える。置換データ用セルアレイ（２）は、メインセルアレイ（４２）と冗長セルアレイ（４１）との置換に関する置換データを格納する。置換データ用セルアレイ（２）は、複数の第１格納部（２８）と、複数の第２格納部（２９）とを備える。複数の第１格納部（２８）は、複数の冗長セルアレイ（４１）の各々に対応して設けられ、複数の冗長セルアレイ（４１）のうちの対応するものがその置換を行うか否かを示す置換確認データを２ビットの不揮発性メモリセル（ＴＣ、ＴＢ）で格納する。複数の第２格納部（２９）は、複数の冗長セルアレイ（４１）の各々に対応して設けられ、複数の冗長セルアレイ（４１）のうちの対応するものが置換するメインセルアレイ（４２）のアドレスを示すアドレスデータを格納する。

上記の不揮発性半導体記憶装置において、置換データ用セルアレイ（２）は、複数の第１格納部（２８）の各々における各ビットから出力されるデータを比較して、その置換を行うか否かを示す比較データを出力する第１センスアンプ（２５）を更に備える。

上記の不揮発性半導体記憶装置において、複数の第１格納部（２８）の各々は、２ビットの不揮発性メモリセル（ＴＣ、ＴＢ）としての第１不揮発性メモリセル（ＴＣ）及び第２不揮発性メモリセル（ＴＢ）を含む。

上記の不揮発性半導体記憶装置において、第１不揮発性メモリセル（ＴＣ）及び第２不揮発性メモリセル（ＴＢ）は、その置換を行うか否かに対応して互いに異なるデータを格納する。

上記の不揮発性半導体記憶装置において、第１不揮発性メモリセル（ＴＣ）は、その置換を行うか否かに対応して、第１電圧及び第２電圧のいずれかの閾値電圧を取る。第２不揮発性メモリセル（ＴＢ）は、その置換を行うか否かに関わらず、その第１電圧とその第２電圧との間の第３電圧の閾値電圧を取る。その第１電圧は、不揮発性メモリセルにデータが書き込まれていない場合の閾値電圧である。その第２電圧は、不揮発性メモリセルにデータが書き込みまれている場合の閾値電圧である。

上記の不揮発性半導体記憶装置において、複数の第１格納部（２８）における第１不揮発性メモリセル（ＴＣ）及び第２不揮発性メモリセル（ＴＢ）の設定は、まず、その複数の第１格納部のその第２不揮発性メモリセルの閾値電圧をその第３電圧に設定する。その後、その置換を行う冗長セルアレイ（４１）がある場合、複数の第１格納部（２８）のうちのその置換を行う冗長セルアレイ（４１）に対応するものにおける第１不揮発性メモリセル（ＴＣ）の閾値電圧をその第２電圧に設定する。

上記の不揮発性半導体記憶装置において、複数の第２格納部（２９）は、１ビット分のデータとして２つの不揮発性メモリを用い、そのアドレスデータを格納する複数の不揮発性メモリセルを含む。置換データ用セルアレイ（２）は、複数の第２格納部（２９）の各々におけるその１ビット分の２つの不揮発性メモリの各々から出力されるデータを比較して、そのアドレスデータを出力する複数の第２センスアンプ（２５）を更に備える。

上記の不揮発性半導体記憶装置において、その１ビット分の２つの不揮発性メモリは、そのアドレスデータに対応して互いに異なるデータを格納する。

上記の不揮発性半導体記憶装置において、その１ビット分の２つの不揮発性メモリの一方は、そのそのアドレスデータに対応して、第１電圧及び第２電圧のいずれかの閾値電圧を取る。その１ビット分の２つの不揮発性メモリの他方は、そのアドレスデータに関わらず、その第１電圧とその第２電圧との間の第３電圧の閾値電圧を取る。その第１電圧は、不揮発性メモリセルにデータが書き込まれていない場合の閾値電圧である。その第２電圧は、不揮発性メモリセルにデータが書き込みまれている場合の閾値電圧である。

上記の不揮発性半導体記憶装置において、複数の第２格納部（２９）におけるその複数の不揮発性メモリセルの設定は、まず、複数の第２格納部（２９）のその１ビット分の２つの不揮発性メモリの一方の閾値電圧をその第３電圧に設定する。その後、その置換を行う冗長セルアレイ（４１）がある場合、複数の第２格納部（２９）のうちのその置換を行う冗長セルアレイ（４１）に対応するものにおけるその１ビット分の２つの不揮発性メモリの他方の閾値電圧をその第２電圧に設定する。

上記課題を解決するために本発明の不揮発性半導体記憶装置は、メインセル（８２）と、冗長セル（８１）と、メインセル（８２）と冗長セル（８１）との置換データを記憶する格納部（２）とを具備する。格納部（２）は、第１のセル（５５）及び第２のセル（５５）と、定電流回路（２６）と、センスアンプ（２５）と、書込み回路（８）と、第１のセレクタ（２４）と、第２のセレクタ（２４）と、第３のセレクタ（２４）とを備える。センスアンプ（２５）は、第１のセル（５５）と第２のセル（５５）とから入力される２つの入力データに基づいて、１つの出力を決定する。書込み回路（８）は、第１のセル（５５）と第２のセル（５５）とに個別にデータを供給する。第１のセレクタ（２４）は、センスアンプ（２５）と第１のセル（５５）及び第２のセル（５５）との間に設けられている。第２のセレクタ（２４）は、センスアンプ（２５）と定電流回路（２６）との間に設けられている。第３のセレクタ（２４）は、書込み回路（８）と第１のセル（５５）及び第２のセル（５５）との間に設けられている。

請求項１１に記載の不揮発性半導体記憶装置において、第１のセレクタ（２４）は、第１のセル（５５）及び第２のセル（５５）のうちいづれか一方をセンスアンプ（２５）に結合すること、又は、第１のセル（５５）及び第２のセル（５５）の両方をセンスアンプ（２５）に結合することを選択する。第２のセレクタ（２４）は、定電流回路（２６）をセンスアンプ（２５）の２つの入力のうちいづれか一方に結合すること、または、いづれにも結合しないことを選択する。第３のセレクタ（２４）は、書込み回路（８）を第１のセル（５５）及び第２のセル（５５）のうちいづれか一方に結合すること、又は、いづれにも結合しないことを選択する。

請求項１１に記載の不揮発性半導体記憶装置において、定電流回路（２６）は不揮発性メモリセルである。

上記課題を解決するために、本発明は不揮発性半導体記憶装置の置換情報（置換データ）の設定方法である。ここで、不揮発性半導体装置は、複数のメインセルアレイ（４２）と複数の冗長セルアレイ（４１）とを備えるメモリセルアレイ（３）と、メインセルアレイ（４２）と冗長セルアレイ（４１）との置換に関する置換データを格納する置換データ用セルアレイ（２）とを具備する。置換データ用セルアレイ（２）は、複数の第１格納部（２８）と、複数の第２格納部（２９）と、第１センスアンプ（２５）とを備える。複数の第１格納部（２８）は、複数の冗長セルアレイ（４１）の各々に対応して設けられ、複数の冗長セルアレイ（４１）のうちの対応するものがその置換を行うか否かを示す置換確認データを２ビットの不揮発性メモリセルで格納する。複数の第２格納部（４２）は、複数の冗長セルアレイ（４１）の各々に対応して設けられ、複数の冗長セルアレイ（４１）のうちの対応するものが置換するメインセルアレイ（４２）のアドレスを示すアドレスデータを格納する。第１センスアンプ（２５）は、複数の第１格納部（２８）の各々における各ビットから出力されるデータを比較して、その置換を行うか否かを示す比較データを出力する。複数の第１格納部（２８）の各々は、その置換を行うか否かに対応して、互いに異なるデータを格納する第１不揮発性メモリセル（ＴＣ）及び第２不揮発性メモリセル（ＴＢ）とを含む。不揮発性半導体記憶装置の置換情報の設定方法は、（ａ）複数の第１格納部（２８）の第２不揮発性メモリセル（ＴＢ）の閾値電圧を初期状態から第２電圧へ変更するステップと、（ｂ）その置換を行う冗長セルアレイ（４１）がある場合、複数の第１格納部（２８）のうちの対応するものの第１不揮発性メモリセル（ＴＣ）の閾値電圧をその初期状態から第１電圧に変更するステップとを具備する。その第１電圧は、不揮発性メモリセルにデータが書き込まれている場合の閾値電圧である。その第２電圧は、その初期状態とその第１電圧との間の閾値電圧である。

上記の不揮発性半導体記憶装置の置換情報（置換データ）の設定方法において、複数の第２格納部（２９）は、１ビット分のデータとして２つの不揮発性メモリを用い、そのアドレスデータを格納する複数の不揮発性メモリセルを含む。（ｃ）複数の第２格納部（２９）のその１ビット分の２つの不揮発性メモリの一方の閾値電圧を初期状態からその第２電圧へ変更するステップと、（ｄ）その置換を行う冗長セルアレイ（４１）がある場合、複数の第２格納部（２９）のうちのその置換を行う冗長セルアレイ（４１）に対応するものにおけるその１ビット分の２つの不揮発性メモリの他方の閾値電圧をその初期状態からその第１電圧に設定するステップとを更に具備する。

本発明により、置換データへ、高速かつ正確にアクセスすることができる。置換データの格納をより短い時間で正確に実行することが可能となる。

以下、本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の置換情報の設定方法の実施の形態に関して、添付図面を参照して説明する。

（第１の実施の形態）
本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の置換情報の設定方法の第１の実施の形態について、添付図面を参照して説明する。まず、本発明の不揮発性半導体記憶装置の第１の実施の形態の構成について説明する。

図１は、本発明の不揮発性半導体記憶装置の第１の実施の形態の構成を示すブロック図である。ここでは、消去に関する構成を省略している。不揮発性半導体記憶装置１は、置換データ用セルアレイ２、メモリセルアレイ３、制御回路４、アドレスバッファ５、置換データデコーダ６、書き込み制御回路７、書き込み回路８、マルチプレクサ９を具備する。

制御回路４は、制御信号の入力に基づいて、アドレスバッファ５、置換データ用セルアレイ２（Ｘデコーダ２１、Ｙデコーダ２３）、メモリセルアレイ３（Ｘデコーダ３１、Ｙデコーダ３３）、書き込み制御回路７、マルチプレクサ９へ制御信号を出力する。

アドレスバッファ５は、アドレス信号の入力と制御回路４からの制御信号に基づいて、置換データ用セルアレイ２（Ｘデコーダ２１、Ｙデコーダ２３）及びメモリセルアレイ３（Ｘデコーダ３１、Ｙデコーダ３３）へアドレス信号を出力する。

メモリセルアレイ３は、複数の不揮発性メモリセルを含み、その各々にデータを格納する。メモリセルアレイ３は、Ｘデコーダ３１、Ｘデコーダ３２、Ｙデコーダ３３、Ｙセレクタ３４、センスアンプ３５、リファレンスアレイ３６、セルアレイ３７を備える。

セルアレイ３７は、複数のワード線７１と、複数のビット線７２と、複数の不揮発性メモリセル８１及び複数の不揮発性メモリセル８２とを含む。ワード線７１は、Ｘ方向に伸びている。ビット線７２は、Ｙ方向に伸びている。不揮発性メモリセル８１（冗長セルアレイ４１用）及び不揮発性メモリセル８２（メインセルアレイ４２用）は、複数のワード線７１と複数のビット線７２との交点の各々に行列状に設けられている。

Ｘデコーダ３１は、複数のワード線７１に接続されている。制御回路４及びアドレスバッファ５の出力に基づいて、複数のワード線７１から少なくとも一つの選択ワード線７１を選択する。

Ｙデコーダ３３は、制御回路４及びアドレスバッファ５の出力に基づいて、複数のビット線７２から少なくとも一つの選択ビット線７２を選択する信号をＹセレクタ３４へ出力する。読み出し動作時には、複数のリファレンスセル用ビット線７５を選択する信号をＹセレクタ３４へ出力する。

Ｙセレクタ３４は、複数のビット線７２及び複数のリファレンスセル用ビット線７５に接続されている。複数のリファレンスセル用ビット線７５の各々は、リファレンスセルアレイ３６のリファレンスセルに接続されている。Ｙデコーダ３３からの信号に基づいて、複数のビット線７２から少なくとも一つの選択ビット線７２を選択する。それと同時に、Ｙデコーダ３３からの信号に基づいて、読み出し動作の場合、選択ビット線７２と対になっているリファレンスセル用ビット線７５を選択リファレンスセル用ビット線７５として選択する。

Ｘデコーダ３２は、複数のリファレンスセル用ワード線７６に接続されている。読み出し動作の場合、Ｙデコーダ３３からの信号に基づいて、複数のリファレンスセル用ワード線７６から選択リファレンスセル用ビット線７５に接続されたリファレンスセル（８３、８４）を選択する選択リファレンスセル用ワード線７６を選択する。

リファレンスアレイ３６は、複数のリファレンスセル用ワード線７６と、複数のリファレンスセル用ビット線７５と、複数のリファレンスセル８３及び複数のリファレンスセル８４とを含む。リファレンスセルは、不揮発性メモリセルである。リファレンスセル用ワード線７６は、Ｘ方向に伸びている。リファレンスセル用ビット線７５は、Ｙ方向に伸びている。リファレンスセル８３（冗長セルアレイ４１用）及びリファレンスセル８４（メインセルアレイ４２用）は、複数のリファレンスセル用ビット線７５と複数のリファレンスセル用ワード線７６との交点の各々に設けらている。

センスアンプ３５は、Ｙセレクタ３４が選択した選択ビット線７２及び選択リファレンスセル用ビット線７５に接続される。両者からの入力に応答して、予め設定された条件を満たす一方を示す信号を出力する。

所定数のセルアレイ３７、リファレンスセル３６及びセンスアンプ３５の組を冗長セルアレイ４１、又は、メインセルアレイ４２ともいう。ここでは、不揮発性記憶装置１に、複数（ｍ個）の冗長セルアレイ４１、及び、複数（ｎ個、ｎ＞ｍ）のメインセルアレイ４２が含まれている。

置換データ用セルアレイ２は、複数の不揮発性メモリセル５５を含み、その各々にメインセルアレイ４２と冗長セルアレイ４１との置換に関する置換データを格納する。置換データ用セルアレイ２は、Ｘデコーダ２１、Ｙデコーダ２３、Ｙセレクタ２４、センスアンプ２５、定電流回路２６、セルアレイ２７を備える。

セルアレイ２７は、複数のワード線５１と、複数の第１ビット線５２及び第２ビット線５３と、複数の第１不揮発性メモリセルＴＣ及び複数の第２不揮発性メモリセルＴＢとを含む。ワード線５１（−１〜ｍ）は、Ｘ方向に伸びている。第１ビット線５２（−１〜１＋ｐ）及び第２ビット線５３（−１〜１＋ｐ）は、Ｙ方向に伸び、対を成している。第１不揮発性メモリセルＴＣは、複数の第１ビット線５２と複数のワード線５３との交点の各々に設けられている。第２不揮発性メモリセルＴＢは、複数の第２ビット線５３と複数のワード線５１との交点の各々に行列状に設けられている。

対を成す第１ビット線５２及び第２ビット線５３の組に対応する第１不揮発性メモリセルＴＣと第２不揮発性メモリセルＴＢとの組は、一組（２ビット）で、一つのデータを格納する。すなわち、両者に格納されたデータの相対的な相違（蓄積された電荷による閾値電圧Ｖｔの相違）により、データを相補的に格納する。例えば、第１不揮発性メモリセルＴＣの閾値電圧Ｖｔ１＞第２不揮発性メモリセルＴＢの閾値電圧Ｖｔ２の場合が置換するメインセルアレイのアドレスを示すアドレスデータ“１”とし、Ｖｔ１＜Ｖｔ２の場合“０”とする。このようにデータを相補的に格納することは、データの正確度や読み出し速度を向上させることができる点で好ましい。この第１不揮発性メモリセルＴＣと第２不揮発性メモリセルＴＢとの組を相補セルともいう。

セルアレイ２７は、そのアドレスごと（例示：行ごと）に、対応する冗長セルアレイ４１が決まっている。すなわちセルアレイ２７の行２７−１〜２７−ｍは、それぞれ冗長セルアレイ４１−１〜４１−ｍに対応している。そして、ある行の一つ（例示：１番目）の相補セル２８は、対応する冗長セルアレイ４１が置換を行うか否かを示す置換確認データを格納する。その行における他（例示：２〜１+ｐ番目：ｐはアドレスのビット数）の複数の相補セル２９は、対応する冗長セルアレイ４１が置換するメインセルアレイ４２のアドレスを示すアドレスデータを格納する。例えば、一行目の一番目の相補セル２８−１は、冗長セルアレイ４１−１の置換確認データを格納する。一行目の残りの組の相補セル２９−１は、冗長セルアレイ４１−１が置換するメインセルアレイ４２のアドレスを示すアドレスデータを格納する。

Ｘデコーダ２１は、複数のワード線５１に接続されている。制御回路４及びアドレスバッファ５の出力に基づいて、複数のワード線５１から少なくとも一つの選択ワード線５１を選択する。Ｙデコーダ２３は、制御回路４及びアドレスバッファ５の出力に基づいて、複数の第１ビット線５２及び第２ビット線５３から少なくとも一つの選択第１ビット線５２及び選択第２ビット線５３を選択する信号をＹセレクタ２４へ出力する。Ｙセレクタ２４は、複数の第１ビット線５２及び第２ビット線５３に接続されている。Ｙデコーダ２３からの信号に基づいて、複数の第１ビット線５２及び第２ビット線５３から少なくとも一つの選択第１ビット線５２及び選択第２ビット線５３を選択する。センスアンプ２５（−１〜１＋ｐ）は、Ｙセレクタ２４が選択した選択第１ビット線５２及び選択第２ビット線５３に接続される。両者からの入力に対して、予め設定された条件を満たす一方を示す信号を出力する。

定電流回路２６は、制御回路４の信号に基づいて、Ｙセレクタ２４で選択した選択第１ビット線又は選択第２ビット線に定電流を供給する。定電流回路２６は、特に制限はない。例えば、閾値電圧を所定の電圧（中間レベル）に設定されたリファレンスセル（不揮発性メモリセル）を用いても良い。その場合、使用時は制御ゲートに所定の電圧を印加する。カレントミラー回路であっても良い。

置換データデコーダ６は、置換データ用セルアレイ２のセンスアンプ２５−１〜２５−１＋ｐの出力に基づいて、置換データを書き込み制御回路７（書き込み動作時）又はマルチプレクサ９（読み出し動作時）へ出力する。置換データは、置換確認データと、アドレスデータとを含む。

書き込み制御回路７は、置換データに基づいて、置換データ用セルアレイ２（置換データ設定時）又はメモリセルアレイ３（通常の書き込み動作時）に入力する書き込み用のデータを書き込み回路へ出力する。書き込み回路８は、書き込み用データを置換データ用セルアレイ２（置換データ設定時）又はメモリセルアレイ３（通常の書き込み動作時）へ出力する。

マルチプレクサ９は、読み出し動作時に、置換データに基づいて、センスアンプ３５−１〜３５−（ｍ＋ｎ）の出力のうちから選択される複数のデータを出力する。

置換データ用セルアレイ２について更に説明する。
図２は、置換データ用セルアレイ２の構成を示すブロック図である。ここでは、消去に関する構成を省略している。また、行列状に配置された相補セル（第１不揮発性メモリセルＴＣと第２不揮発性メモリセルＴＢ）を有するセルアレイ２７のうち、１行目の１列目の相補セル及びそれに関連する構成のみを示している。ここで図示されていない１行目の他の相補セル、２行目以降の相補セル、及び、それらに関連する構成についても同様である。−１〜−１＋ｐは、列の番号に対応する。−１〜−ｍは行の番号に対応する。

セルアレイ２７は、相補セルが行列状に配列されている。その第１不揮発性メモリセルＴＣ１は、制御ゲートを第１ビット線５２−１に、ドレインをワード線５１に、ソースを接地に、それぞれ接続されている。第２不揮発性メモリセルＴＢは、制御ゲートを第２ビット線５３−１に、ドレインをワード線５１に、ソースを接地に、それぞれ接続されている。

第１ビット線５２−１は、Ｙセレクタ２４のトランジスタＹ３−１を介してセンスアンプ２５−１に接続されている。第２ビット線５３−１は、Ｙセレクタ２４のトランジスタＹ４−１を介してセンスアンプ２５−１に接続されている。トランジスタＹ３−１及びトランジスタＹ４−１は、Ｙデコーダ２３からの信号によりオン又はオフされる。

書き込み回路８−１は、Ｙセレクタ２４のトランジスタＹ１−１を介して、第１ビット線５２−１におけるトランジスタＹ３−１と第１不揮発性メモリセルＴＣ１との間に接続されている。それと共に、Ｙセレクタ２４のトランジスタＹ２−１を介して、第２ビット線５３−１におけるトランジスタＹ４−１と第２不揮発性メモリセルＴＢ１との間に接続されている。トランジスタＹ１−１及びトランジスタＹ２−１は、Ｙデコーダ２３からの信号によりオン又はオフされる。

定電流回路２６−１は、Ｙセレクタ２４のトランジスタＹ５−１を介して、第１ビット線５２−１におけるトランジスタＹ３−１とセンスアンプ２５−１との間に接続されている。それと共に、Ｙセレクタ２４のトランジスタＹ６−１を介して、第２ビット線５３−１におけるトランジスタＹ４−１とセンスアンプ２５−１との間に接続されている。トランジスタＹ５−１及びトランジスタＹ６−１は、Ｙデコーダ２３からの信号によりオン又はオフされる。

次に、本発明の不揮発性半導体記憶装置の置換情報（置換データ）の設定方法の第１の実施の形態について説明する。図３は、本発明の不揮発性半導体記憶装置の置換情報（置換データ）の設定方法の第１の実施の形態を示すフローチャートである。

まず、置換データ用セルアレイ２の相補セル（２８、２９）における全ての不揮発性メモリについて消去を行う（ステップＳ０１）。
Ｘデコーダ２１は、制御回路４からの制御信号に基づいて、全てのワード線５１（−１〜ｍ）を選択する。それにより、各相補セル（２８、２９）の制御ゲートと第１消去回路（図示されず）とが接続される。Ｙデコーダ２３は、制御回路４からの制御信号に基づいて、Ｙセレクタ２４により全ての第１ビット線５２−１〜１＋ｐ及び第２ビット線５３−１〜１＋ｐを選択する。それにより、各相補セル（２８、２９）のドレインと第２消去回路（図示されず）とが接続される。第１消去回路及び第２消去回路が所定の電圧を印加することにより、全ての相補セル（２８、２９）のデータが消去される（ステップＳ０１）。その後、Ｘデコーダ２１及びＹデコーダ２３（Ｙセレクタ２４）による選択が解除される。

次に、置換データ用セルアレイ２の相補セル（２８、２９）における全ての第２不揮発性メモリＴＢについて中間レベルを書き込む（ステップＳ０２〜Ｓ０４）。ただし、中間レベルとは、不揮発性メモリセルにおいて設定可能な最高の閾値電圧Ｖｔと消去状態の閾値電圧Ｖｔとの間に設定された所定の閾値電圧Ｖｔである。

まず、全ての第２不揮発性メモリセルＴＢについて読み出しを行う。
制御回路４からの制御信号及びアドレスバッファ５からのアドレス信号に基づいて、Ｙデコーダ２３は、Ｙセレクタ２４のトランジスタＹ４−１により、第２ビット線５３−１を選択する。第２不揮発性メモリセルＴＢ１のドレインとセンスアンプ２５−１の一方の端子とが接続される。同時に、制御回路４からの制御信号及びアドレスバッファからのアドレス信号に基づいて、Ｘデコーダ２１は、ワード線５１−１を選択する。第２不揮発性メモリセルＴＢ１の制御ゲートに所定の読み出し用の電圧が印加される。それにより、第２不揮発性メモリセルＴＢ１の浮遊ゲートのレベルに対応した電流（以下「第１セル電流」という）が第２ビット線５３−１を介してセンスアンプ２５−１の一方の端子へ出力される。

一方、制御回路４からの制御信号及びアドレスバッファ５からのアドレス信号に基づいて、Ｙデコーダ２３は、Ｙセレクタ２４のトランジスタＹ５−１により、定電流回路２６−１を選択する。これにより、定電流回路２６−１とセンスアンプ２５−１の他方の端子とが接続される。定電流回路２６−１により、所定の電流（以下「第１定電流」という）がセンスアンプ２５−１の他方の端子へ出力される。ただし、第１定電流は、不揮発性メモリセルが中間レベルにあるとき出力される電流と等しい。

センスアンプ２５−１は、供給された各電流を比較する。そして比較結果を出力する。比較結果としては、例えば、第１セル電流が第１定電流以上の場合、第２不揮発性メモリセルＴＢ１の閾値電圧が所定のレベル（反転レベル）に達していないとして“１”を出力する。第１セル電流が第１定電流未満の場合、反転レベルに達しているとして“０”を出力する。比較結果は、置換データ用デコーダ６へ出力される（ステップＳ０２）。この読み出し動作における不揮発性メモリセルに印加される電圧及びその時間は、通常の読み出し動作と同等である。
その後、Ｘデコーダ２１及びＹデコーダ２３（Ｙセレクタ２４）による選択が解除される。

続いて、第２不揮発性メモリセルＴＢのデータを判定する。
置換データ用デコーダ６は、比較結果を書き込み制御回路７へ出力する。書き込み制御回路８は、比較結果が“１”か、“０”かを判断する（ステップＳ０３）。

比較結果が“１”の場合、第２不揮発性メモリセルＴＢ１の閾値電圧が、中間レベルに達していない。したがって、第２不揮発性メモリセルＴＢ１に書き込みを行う。そのために、書き込み回路８（書き込み回路８−１）、Ｘデコーダ２１及びＹデコーダ２３へ書き込み制御信号を出力する。

書き込み制御回路８からの書き込み制御信号に基づいて、Ｙデコーダ２３は、Ｙセレクタ２４のトランジスタＹ２−１により、第２ビット線５３−１を選択する。第２不揮発性メモリセルＴＢのドレインと書き込み回路８−１とが接続される。書き込み回路８−１は、第２不揮発性メモリセルＴＢのドレインに所定の書き込み用の電圧を印加する。同時に、書き込み制御回路８からの書き込み制御信号に基づいて、Ｘデコーダ２１は、ワード線５１−１を選択する。第２不揮発性メモリセルＴＢ１の制御ゲートに所定の書き込み用の電圧が印加される。それにより、第２不揮発性メモリセルＴＢ１の浮遊ゲートに所定の電荷が注入され、第２不揮発性メモリセルＴＢ１の閾値電圧のレベルが上昇する（ステップＳ０４）。この書き込み動作における不揮発性メモリセルに印加される電圧及びその時間は、通常の書き込み動作と異なる。書き込み電圧は、相対的に小さくする。ただし、回を重ねるごとに段階的に増加させる。時間は、相対的に短時間で行う。
その後、Ｘデコーダ２１及びＹデコーダ２３（Ｙセレクタ２４）による選択が解除される。その後、ステップＳ０２へ戻り、その動作を行う。

比較結果が“０”の場合、第２不揮発性メモリセルＴＢ１の閾値電圧が中間レベルに達している。したがって、書き込みを終了する。

ここでは、ステップＳ０２〜ステップＳ０４の動作を、１行１列の相補セル２８の第２不揮発性メモリセルＴＢ１について行っているが、実際には、他の全ての第２不揮発性メモリセルＴＢに対して行われる。例えば、同じワード線５１−１上の第２不揮発性メモリセルＴＢについては、上記プロセスと同時に行うことができる。他の列のワード線５１上の第２不揮発性メモリセルＴＢについては、上記プロセスと同様に行うことができる。

これにより、全ての相補セル２８、２９において、第１不揮発性メモリセルＴＣが消去状態、第２不揮発性メモリセルＴＢが書き込み状態にそれぞれ設定される。この状態は、対応する冗長セルアレイ４１がメインセルアレイ４２を置換せず、メインセルアレイ４２のアドレスも入力されていないことを示す非置換の状態である。

次に、不具合が発見されたメインセルアレイ４２を冗長セルアレイ４１に置換する（ステップＳ０５〜Ｓ０９）。
不揮発性半導体記憶装置１の検査の際、メインセルアレイ４２−１〜４２−ｎにおいて、そのセルアレイ３７に不具合が有るか否かを検査する。そして、冗長セルアレイ４１をメインセルアレイ４２と置換するか否かを判定する（ステップＳ０５）。冗長セルアレイ４１−ｙ（ここでは、４１−１）を不具合が検出されたメインセルアレイ４２−ｘと置換する場合、相補セル２８、２９に以下の書き込み動作を行う。

制御回路４が、置換データの書き込みを指示する制御信号、置換されるメインセルアレイ４２−ｘのアドレスとしてのアドレスデータ、及び、置換する冗長セルアレイ４１−１の番号を受信する。

制御回路４からの制御信号及びアドレスバッファ５からのアドレス信号に基づいて、Ｘデコーダ２１は、置換する冗長セルアレイ４１−１に対応するセルアレイ２７−１のワード線５１−１を選択する。それにより、冗長セルアレイ４１−１に対応する各相補セル２８−１、２９−１の制御ゲートに所定の書き込み電圧が印加される。同時に、制御回路４からの制御信号及びアドレスバッファ５からのアドレス信号に基づいて、Ｙデコーダ２３は、Ｙセレクタ２４により全ての第１ビット線５２−１〜１＋ｐを選択する。それにより、各相補セルのドレインと書き込み回路８とが接続される。

書き込み制御回路７は、制御回路４からの制御信号に基づいて、置換確認データ及びアドレスデータに対応する相補セル２８−１、２９−１の第１不揮発性メモリセルＴＣ１〜１＋ｐに書き込みを行うために、書き込み回路８へ書き込み制御信号を出力する。書き込み回路８は、置換確認データ及びアドレスデータに対応する相補セル２８−１、２９−１の第１不揮発性メモリセルＴＣ１〜１＋ｐに接続されたビット線５２−１に所定の電圧を印加する。それにより、第１不揮発性メモリセルＴＣ１〜１＋ｐのドレインに所定の書き込み電圧が加えられる。

制御ゲート及びドレインにそれぞれ所定の書き込み電圧が印加されることにより、第１不揮発性メモリセルＴＣ１〜１＋ｐの浮遊ゲートに所定の電荷が注入され、第１不揮発性メモリセルＴＣ１〜１＋ｐにデータが書き込まれる（ステップＳ０６）。この書き込み動作における不揮発性メモリセルに印加される電圧は、通常の書き込み動作と異なる。書き込み電圧は、中間レベルよりも充分に高い閾値電圧となるように設定される。充分に高いとは、中間レベルのセルとの差が大きく、読み出しエラーが発生しない程度に高いことを示す。

不具合が検出されたメインセルアレイ４２がなく、冗長セルアレイ４１と置換しない場合、相補セルに対する書き込みは何も行わない（ステップＳ０７）。その後、更にその他のメインセルアレイ４２−１〜４２−ｎにおいて、セルアレイ３７に不具合が有るか否かを検査する（ステップＳ０８）。不具合が検出された場合、ステップＳ０６の動作を行う。不具合が検出されない場合、相補セルに対する書き込みは何も行わない（ステップＳ０９）。

上記ステップＳ０１〜Ｓ０９により、不揮発性半導体記憶装置の置換情報（置換データ）が設定される。

図４は、上記設定方法における第１及び第２不揮発性メモリセルにおける閾値電圧の状態を示す図である。縦軸は、不揮発性メモリセルの閾値電圧Ｖｔの分布を示す。図４（ａ）は、ステップＳ０１後の第２不揮発性メモリセルＴＢ及び第１不揮発性メモリセルＴＣのデータが全消去された状態を示す。第１不揮発性メモリセルＴＣ及び第２不揮発性メモリセルＴＢはいずれも、低い閾値電圧Ｖｔを示す。図４（ｂ）は、ステップＳ０２〜Ｓ０４後の全ての第２不揮発性メモリセルＴＢに中間書き込みを施した非置換の状態を示す。第２不揮発性メモリセルＴＢの閾値電圧Ｖｔは、中間レベルになっている。図４（ｃ）は、ステップＳ０６後の対象となる第１不揮発性メモリセルＴＣに書き込みを施した置換の状態を示す。第１不揮発性メモリセルの閾値電圧Ｖｔは、中間レベルよりも高い値になっている。

本発明では、１ビットの置換データに対して、２ビットの不揮発性メモリセル（ＴＣ、ＴＢ）を用い、この２ビットに相補データを割り当てている。そして、読み出しの際は、相補データが割り当てられている２ビットの不揮発性メモリセル（ＴＣ、ＴＢ）を一台のセンスアンプで相補的に読み出している。すなわち、置換データを高速かつ正確に読み出すことができる。

加えて、図４に示すように閾値電圧に３つの状態を設定し、書き込みレベルを不揮発性メモリセルにおいて設定可能な最高の閾値電圧Ｖｔ程度に設定し、中間書き込みのレベルを消去状態のレベルと書き込みレベルとの中間程度に設定することで、不揮発性メモリセルＴＣと不揮発性メモリセルＴＢとの間に非常に広いマージンを取ることができる。それにより、誤書き込み、誤読み出しを無くすことができる。そして、より高速に読み出すことが可能となる。

更に、一度非置換状態（図４（ｂ））を設定した後、全消去することなく不揮発性メモリセルごとに新たに置換状態を（図４（ｃ））を設定できる。したがって、比較的短時間で置換データの設定を行うことができる。

この第１の実施の形態では、不揮発性半導体記憶装置の置換情報（置換データ）の設定において、置換データを追加設定する場合、ステップＳ０８→ステップＳ０６のように移行し、対象となる一組の相補セルに追加で書き込みを行えばよい。すなわち、置換データ用セルアレイ２内の全ての相補セルについて消去及び再設定を行う必要がなく、置換データの追加設定を容易で短時間で実行することが可能となる。
これは、追加書き込みの際に全ての相補セルに対して消去及び再設定を行う必要のある第４の実施の形態（後述）に比較して、優れている点である。

このような不揮発性半導体記憶装置におけるデータの書き込み動作について説明する。図６は、本発明の不揮発性半導体記憶装置におけるデータの書き込み動作を示すフローチャートである。

書き込み指令が制御回路４へ、アドレス信号がアドレスバッファ５へそれぞれ入力される（ステップＳ２１）。制御回路２２は、書き込み指令を置換データ用セルアレイ２のＸデコーダ２１、Ｙデコーダ２３及びメモリセルアレイ３のＸデコーダ３１、Ｙデコーダ３３へ出力する（ステップＳ２２）。アドレスバッファ５は、アドレス信号をＸデコーダ２１、Ｙデコーダ２３及びＸデコーダ３１、Ｙデコーダ３３へ出力する（ステップＳ２３）。置換データ用セルアレイ２では、置換／非置換を格納した相補セル２８及び置換対象のメインセルアレイ４２のアドレス信号を格納した複数の相補セル２９がそれぞれ選択される（ステップＳ２４）。置換データ用セルアレイ２は、選択された各相補セル２８、２９のデータを置換データとして置換データデコーダ６へ出力する（ステップＳ２５）。置換データデコーダ６は、置換データを書き込み制御回路７へ出力する（ステップＳ２６）。書き込み制御回路７は、置換データに基づいて、所定の書き込み動作指令を書き込み回路へ出力する（ステップＳ２７）。メモリセルアレイ３では、メインセルアレイ４２の不揮発性メモリセル及び冗長セルアレイ４１の不揮発性メモリセルが選択される（ステップＳ２８）。書き込み回路は、書き込み動作指令に基づいて、選択されたメインセルアレイ４２の不揮発性メモリセル及び冗長セルアレイ４１の不揮発性メモリセルに対して、書き込みを行う（ステップＳ２９）。

以上のようにしてデータが書き込まれる。

このような不揮発性半導体記憶装置におけるデータの読み出し動作について説明する。図７は、本発明の不揮発性半導体記憶装置におけるデータの読み出し動作を示すフローチャートである。

読み出し指令が制御回路４へ、アドレス信号がアドレスバッファ５へそれぞれ入力される（ステップＳ３１）。アドレスバッファ５は、アドレス信号を置換データ用セルアレイ２のＸデコーダ２１、Ｙデコーダ２３及びメモリセルアレイ３のＸデコーダ３１、Ｙデコーダ３３へ出力する（ステップＳ３２）。置換データ用セルアレイ２では、置換／非置換を格納した相補セル２８及び置換対象のメインセルアレイ４２のアドレス信号を格納した相補セル２９がそれぞれ選択される（ステップＳ３３）。置換データ用セルアレイ２は、選択された各相補セル２８、２９のデータを置換データとして置換データデコーダ６へ出力する（ステップＳ３４）。置換データデコーダ６は、置換データをＭＵＸ９へ出力する（ステップＳ３５）。メモリセルアレイ３では、メインセルアレイ４２の不揮発性メモリセル及び冗長セルアレイ４１の不揮発性メモリセルが選択される（ステップＳ３６）。メモリセルアレイ３は、読み出し動作指令に基づいて、選択されたメインセルアレイ４２の不揮発性メモリセル及び冗長セルアレイ４１の不揮発性メモリセルに対して、読み出し動作を行い、対応するセンスアンプの出力をＭＵＸ９へ出力する（ステップＳ３７）。ＭＵＸ９は、置換データに基づいて、メインセルアレイ４２のセンスアンプ３５の出力及び冗長セルアレイ４１のセンスアンプ３５の出力のうち、置換データに対応するものを選択し、読み出しデータとして出力する（ステップＳ３８）。

以上のようにしてデータが読み出される。

（第２の実施の形態）
本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の置換情報の設定方法の第２の実施の形態について、添付図面を参照して説明する。本発明の不揮発性半導体記憶装置の第２の実施の形態における構成は、第１の実施の形態（図１及び図２）と同じであるのでその説明を省略する。

本発明の不揮発性半導体記憶装置の置換情報の設定方法の第２の実施の形態におけるフローは、第１の実施の形態における上記ステップＳ０２〜Ｓ０４が、後述のステップＳ０２’〜Ｓ０４’である点で異なる。以下、ステップＳ０２’〜Ｓ０４’について説明する。その他については、第１の実施の形態（図３）と同じであるのでその説明を省略する。

このステップＳ０２’〜Ｓ０４’は、以下のようにして置換データ用セルアレイ２の相補セル（２８、２９）における全ての第２不揮発性メモリＴＢについて中間レベルを書き込む。

まず、全ての第２不揮発性メモリセルＴＢについて読み出しを行う。
第１不揮発性メモリセルＴＣ１に関して、制御回路４からの制御信号及びアドレスバッファ５からのアドレス信号に基づいて、Ｙデコーダ２３が、Ｙセレクタ２４のトランジスタＹ３−１により、第１ビット線５２−１を選択する。第１不揮発性メモリセルＴＣ１のドレインとセンスアンプ２５−１の一方の端子とが接続される。同時に、制御回路４からの制御信号及びアドレスバッファからのアドレス信号に基づいて、Ｘデコーダ２１が、ワード線５１−１を選択する。第１不揮発性メモリセルＴＣ１の制御ゲートに所定の読み出し用の電圧が印加される。それにより、第２不揮発性メモリセルＴＣ１の浮遊ゲートのレベルに対応した電流（以下「第３セル電流」という）が第１ビット線５２−１を介してセンスアンプ２５−１の一方の端子へ出力される。

第２不揮発性メモリセルＴＢ１に関して、制御回路４からの制御信号及びアドレスバッファ５からのアドレス信号に基づいて、Ｙデコーダ２３が、Ｙセレクタ２４のトランジスタＹ４−１により、第２ビット線５３−１を選択する。第２不揮発性メモリセルＴＢ１のドレインとセンスアンプ２５−１の他方の端子とが接続される。Ｘデコーダ２１は、ワード線５１−１を選択している。第２不揮発性メモリセルＴＢ１の制御ゲートに所定の読み出し用の電圧が印加される。それにより、第２不揮発性メモリセルＴＢ１の浮遊ゲートのレベルに対応した電流（以下「第４セル電流」という）が第２ビット線５３−１を介してセンスアンプ２５−１の他方の端子へ出力される。加えて、Ｙデコーダ２３は、Ｙセレクタ２４のトランジスタＹ６−１を選択し、第２ビット線５３−１と定電流回路２６−１とを接続する。それにより、定電流回路２６−１に設定された電流（以下「第２定電流」という）が第２ビット線５３−１を介してセンスアンプ２５−１の他方の端子へ出力される。すなわち、センスアンプ２５−１の他方の端子へ、第４セル電流及び第２定電流の和が出力される。

第２定電流は、不揮発性メモリセルの製造ばらつきによる閾値電圧の差を考慮して決定される。すなわち、全ての第２揮発性メモリセルＴＢ１が中間レベルになるようにマージンを取っている。

センスアンプ２５−１は、供給された各電流を比較する。そして比較結果を出力する。比較結果としては、例えば、第３セル電流が第４セル電流＋第２定電流以下の場合、第２不揮発性メモリセルの閾値電圧が所定のレベル（反転レベル）に達していないとして“１”を出力する。第３セル電流が第４セル電流＋第２定電流より大きい場合、反転レベルに達しているとして“０”を出力する。比較結果は、置換データ用デコーダ６へ出力される（ステップＳ０２’）。この読み出し動作における不揮発性メモリセルに印加される電圧及びその時間は、通常の読み出し動作と同等である。
その後、Ｘデコーダ２１及びＹデコーダ２３（Ｙセレクタ２４）による選択が解除される。

置換データ用デコーダ６は、比較結果を書き込み制御回路７へ出力する。書き込み制御回路８は、比較結果が“１”か、“０”かを判断する（ステップＳ０３’）。

比較結果が“１”の場合、第２不揮発性メモリセルＴＢの閾値電圧が反転レベルに達していない。したがって、第２不揮発性メモリセルＴＢ１に書き込みを行う。そのために、書き込み回路８（書き込み回路８−１）、Ｘデコーダ２１及びＹデコーダ２３へ書き込み制御信号を出力する。

書き込み制御回路８からの書き込み制御信号に基づいて、Ｙデコーダ２３は、Ｙセレクタ２４のトランジスタＹ２−１により、第２ビット線５３−１を選択する。第２不揮発性メモリセルＴＢのドレインと書き込み回路８−１とが接続される。書き込み回路８−１は、第２不揮発性メモリセルＴＢのドレインに所定の書き込み用の電圧を印加する。同時に、書き込み制御回路８からの書き込み制御信号に基づいて、Ｘデコーダ２１は、ワード線５１−１を選択する。第２不揮発性メモリセルＴＢ１の制御ゲートに所定の書き込み用の電圧が印加される。それにより、第２不揮発性メモリセルＴＢ１の浮遊ゲートに所定の電荷が注入され、第２不揮発性メモリセルＴＢ１の閾値電圧のレベルが上昇する（ステップＳ０４’）。この書き込み動作における不揮発性メモリセルに印加される電圧及びその時間は、通常の書き込み動作と異なる。書き込み電圧は、相対的に小さくする。ただし、回を重ねるごとに段階的に増加させる。時間は、相対的に短時間で行う。
その後、Ｘデコーダ２１及びＹデコーダ２３（Ｙセレクタ２４）による選択が解除される。その後、ステップＳ０２’へ戻り、その動作を行う。

比較結果が“０”の場合、第２不揮発性メモリセルＴＢ１の閾値電圧が反転レベルに達しているので、書き込みを終了する。

ここでは、ステップＳ０２’〜ステップＳ０４’の動作を、１行１列の相補セル２８の第２不揮発性メモリセルＴＢ１について行っているが、実際には、他の全ての第２不揮発性メモリセルＴＢに対して行われる。例えば、同じワード線５１−１上の第２不揮発性メモリセルＴＢについては、上記プロセスと同時に行うことができる。他の列のワード線５１上の第２不揮発性メモリセルＴＢについては、上記プロセスと同様に行うことができる。

これにより、全ての相補セル２８、２９において、第１不揮発性メモリセルＴＣが消去状態、第２不揮発性メモリセルＴＢが書き込み状態にそれぞれ設定される。この状態は、対応する冗長セルアレイ４１がメインセルアレイ４２を置換せず、メインセルアレイ４２のアドレスも入力されていないことを示す非置換の状態である。

本実施の形態においても、相補セルでは図４のような状態となる。図４（ｂ）は、ステップＳ０２’〜Ｓ０４’後の全ての第１不揮発性メモリセルＴＢに中間書き込みを施した非置換の状態を示す。図４（ａ）は全消去状態を、図４（ｃ）は置換状態を示す。

このような不揮発性半導体記憶装置におけるデータの書き込み動作及び読み出し動作は、第１の実施の形態と同じであるので、その説明を省略する。

本発明により第１の実施の形態と同様の効果を得ることができる。加えて、定電流回路２６に発生させる電流は、第２不揮発性メモリセルの閾値電圧のばらつきに対応する範囲内でよいので、ステップＳ０２〜Ｓ０４よりも小さい。

（第３の実施の形態）
本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の置換情報の設定方法の第３の実施の形態について、添付図面を参照して説明する。本発明の不揮発性半導体記憶装置の第３の実施の形態における構成は、置換データ用セルアレイが置換データ用セルアレイ２’である点で第１の実施の形態と異なる。以下に、置換データ用セルアレイ２’について説明する。その他については、第１の実施の形態（図１）と同じであるのでその説明を省略する。

図５は、置換データ用セルアレイ２’（変形例）の構成を示すブロック図である。変形例では、Ｘデコーダ２１のワード線５１が、行に並ぶ個々の不揮発性メモリセルごとに設けられている点で図２の場合と異なる。その場合、行の第１番目の不揮発性メモリセルに接続されるワード線５１をワード線５１ａ−１とし、第２番目の不揮発性メモリセルに接続されるワード線５１をワード線５１ｂ−１とし、以下同様とする。他の構成は図２と同じであるのでその説明を省略する。

本発明の不揮発性半導体記憶装置の置換情報の設定方法の第３の実施の形態におけるフローは、第１の実施の形態における上記ステップＳ０２〜Ｓ０４が、後述のステップＳ０２”〜Ｓ０４”である点で異なる。以下、ステップＳ０２”〜Ｓ０４”について説明する。その他については、第１の実施の形態（図３）と同じであるのでその説明を省略する。

図５を用いた場合の上記ステップＳ０２”〜Ｓ０４”は、以下のように行うことができる。

制御回路４からの制御信号及びアドレスバッファ５からのアドレス信号に基づいて、Ｙデコーダ２３は、Ｙセレクタ２４のトランジスタＹ３−１により、第１ビット線５２−１を選択する。第１不揮発性メモリセルＴＣ１のドレインとセンスアンプ２５−１の一方の端子とが接続される。同時に、制御回路４からの制御信号及びアドレスバッファからのアドレス信号に基づいて、Ｘデコーダ２１は、ワード線５１ａ−１を選択する。第１不揮発性メモリセルＴＣ１の制御ゲートに所定の読み出し用の第１電圧が印加される。それにより、第１不揮発性メモリセルＴＣ１の浮遊ゲートのレベル及び第１電圧に対応した電流（以下「第５セル電流」という）が第１ビット線５２−１を介してセンスアンプ２５−１の一方の端子へ出力される。

それと同時に、制御回路４からの制御信号及びアドレスバッファ５からのアドレス信号に基づいて、Ｙデコーダ２３は、Ｙセレクタ２４のトランジスタＹ４−１により、第２ビット線５３−１を選択する。第２不揮発性メモリセルＴＢ１のドレインとセンスアンプ２５−１の他方の端子とが接続される。同時に、制御回路４からの制御信号及びアドレスバッファからのアドレス信号に基づいて、Ｘデコーダ２１は、ワード線５１ｂ−１を選択する。第２不揮発性メモリセルＴＢの制御ゲートに所定の読み出し用の第２電圧が印加される。それにより、第２不揮発性メモリセルＴＢ１の浮遊ゲートのレベル及び第２電圧に対応した電流（以下「第６セル電流」という）が第２ビット線５３−１を介してセンスアンプ２５−１の他方の端子へ出力される。このとき、第２電圧は、第１電圧よりも大きくする。

センスアンプ２５−１は、供給された各電流を比較する。そして比較結果を出力する。比較結果としては、例えば、第５セル電流が第６セル電流以下の場合、第２不揮発性メモリセルの閾値電圧が所定のレベル（反転レベル）に達していないとして“１”を出力する。第５セル電流が第６セル電流より大きい場合、反転レベルに達しているとして“０”を出力する。比較結果は、置換データ用デコーダ６へ出力される（ステップＳ０２”）。この読み出し動作における不揮発性メモリセルに印加される電圧及びその時間は、通常の読み出し動作と同等である。
その後、Ｘデコーダ２１及びＹデコーダ２３（Ｙセレクタ２４）による選択が解除される。

置換データ用デコーダ６は、比較結果を書き込み制御回路７へ出力する。書き込み制御回路８は、比較結果が“１”か、“０”かを判断する（ステップＳ０３”）。

比較結果が“１”の場合、第２不揮発性メモリセルＴＢの閾値電圧が反転レベルに達していない。したがって、第２不揮発性メモリセルＴＢ１に書き込みを行う。そのために、書き込み回路８（書き込み回路８−１）、Ｘデコーダ２１及びＹデコーダ２３へ書き込み制御信号を出力する。

書き込み制御回路８からの書き込み制御信号に基づいて、Ｙデコーダ２３は、Ｙセレクタ２４のトランジスタＹ２−１により、第２ビット線５３−１を選択する。第２不揮発性メモリセルＴＢ１のドレインと書き込み回路８−１とが接続される。書き込み回路８−１は、第２不揮発性メモリセルＴＢ１のドレインに所定の書き込み用の電圧を印加する。同時に、書き込み制御回路８からの書き込み制御信号に基づいて、Ｘデコーダ２１は、ワード線５１ｂ−１を選択する。第２不揮発性メモリセルＴＢ１の制御ゲートに所定の書き込み用の電圧が印加される。それにより、第２不揮発性メモリセルＴＢ１の浮遊ゲートに所定の電荷が注入され、第２不揮発性メモリセルＴＢ１の閾値電圧のレベルが上昇する（ステップＳ０４”）。この書き込み動作における不揮発性メモリセルに印加される電圧及びその時間は、通常の書き込み動作と異なる。書き込み電圧は、相対的に小さくする。ただし、回を重ねるごとに段階的に増加させる。時間は、相対的に短時間で行う。
その後、Ｘデコーダ２１及びＹデコーダ２３（Ｙセレクタ２４）による選択が解除される。その後、ステップＳ０２へ戻り、その動作を行う。

比較結果が“０”の場合、第２不揮発性メモリセルＴＢの閾値電圧が反転レベルに達しているので、書き込みを終了する。

ここでは、ステップＳ０２”〜ステップＳ０４”の動作を、１行１列の相補セル２８の第２不揮発性メモリセルＴＢ１について行っているが、実際には、他の全ての第２不揮発性メモリセルＴＢに対して行われる。例えば、同じワード線５１ａ−１、５１ｂ−１上の第２不揮発性メモリセルＴＢについては、上記プロセスと同時に行うことができる。他の列のワード線５１上の第２不揮発性メモリセルＴＢについては、上記プロセスと同様に行うことができる。

これにより、全ての相補セル２８、２９において、第１不揮発性メモリセルＴＣが消去状態、第２不揮発性メモリセルＴＢが書き込み状態にそれぞれ設定される。この状態は、対応する冗長セルアレイ４１がメインセルアレイ４２を置換せず、メインセルアレイ４２のアドレスも入力されていないことを示す非置換の状態である。

本実施の形態においても、相補セルでは図４のような状態となる。図４（ｂ）は、ステップＳ０２”〜Ｓ０４”後の全ての第１不揮発性メモリセルＴＢに中間書き込みを施した非置換の状態を示す。図４（ａ）は全消去状態を、図４（ｃ）は置換状態を示す。

このような不揮発性半導体記憶装置におけるデータの書き込み動作及び読み出し動作は、第１の実施の形態と同じであるので、その説明を省略する。

（第４の実施の形態）
本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の置換情報の設定方法の第４の実施の形態について、添付図面を参照して説明する。本発明の不揮発性半導体記憶装置の第２の実施の形態における構成は、第１の実施の形態（図１及び図２）と同じであるのでその説明を省略する。

次に、本発明の不揮発性半導体記憶装置の置換情報の設定方法の第４の実施の形態について説明する。図８は、本発明の不揮発性半導体記憶装置の置換情報の設定方法の第４の実施の形態を示すフローチャートである。

まず、置換データ用セルアレイ２の相補セル（２８、２９）における全ての不揮発性メモリについて消去を行う（ステップＳ１１）。
Ｘデコーダ２１は、制御回路４からの制御信号に基づいて、全てのワード線５１（−１〜ｍ）を選択する。それにより、それにより、各相補セル（２８，２９）の制御ゲートと第１消去回路（図示されず）とが接続される。Ｙデコーダ２３は、制御回路４からの制御信号に基づいて、Ｙセレクタ２４により全ての第１ビット線５２−１〜１＋ｐ及び第２ビット線５３−１〜１＋ｐを選択する。それにより、各相補セル（２８、２９）のドレインと第２消去回路（図示されず）とが接続される。第１消去回路及び第２消去回路が所定の電圧を印加することにより、全ての相補セル（２８，２９）のデータが消去される（ステップＳ１１）。その後、Ｘデコーダ２１及びＹデコーダ２３（Ｙセレクタ２４）による選択が解除される。

次に、不具合が発見されたメインセルアレイ４２を冗長セルアレイ４１に置換する（ステップＳ１２〜１５）。
不揮発性半導体記憶装置１の検査の際、メインセルアレイ４２−１〜４２−ｎにおいて、そのセルアレイ３７に不具合が有るか否かを検査する。そして、冗長セルアレイ４１をメインセルアレイ４２と置換するか否かを判定する（ステップＳ１２）。冗長セルアレイ４１−ｙ（ここでは、４１−１）を不具合が検出されたメインセルアレイ４２−ｘと置換する場合、以下の書き込み動作を行う。

制御回路４が、置換データの書き込みを指示する制御信号、置換されるメインセルアレイ４２−ｘのアドレスとしてのアドレスデータ、及び、置換する冗長セルアレイ４１−１の番号を受信する。

制御回路４からの制御信号及びアドレスバッファ５からのアドレス信号に基づいて、Ｘデコーダ２１は、置換する冗長セルアレイ４１−１に対応するセルアレイ２７−１のワード線５１−１を選択する。それにより、冗長セルアレイ４１−１に対応する各相補セル２８−１、２９−１の制御ゲートに所定の書き込み電圧が印加される。同時に、制御回路４からの制御信号及びアドレスバッファ５からのアドレス信号に基づいて、Ｙデコーダ２３は、Ｙセレクタ２４により全ての第１ビット線５２−１〜１＋ｐを選択する。それにより、各相補セル２８−１、２９−１のドレインと書き込み回路８とが接続される。

書き込み制御回路７は、制御回路４からの制御信号に基づいて、置換確認データ及びアドレスデータに対応する相補セル２８−１、２９−１の第１不揮発性メモリセルＴＣ１〜１＋ｐに書き込みを行うために、書き込み回路８へ書き込み制御信号を出力する。書き込み回路８は、置換確認データ及びアドレスデータに対応する相補セル２８−１、２９−１の第１不揮発性メモリセルＴＣ１〜１＋ｐに接続されたビット線５２−１に所定の電圧を印加する。それにより、第１不揮発性メモリセルＴＣ１〜１＋ｐのドレインに所定の書き込み電圧が加えられる。

制御ゲート及びドレインにそれぞれ所定の書き込み電圧が印加されることにより、第１不揮発性メモリセルＴＣ１の浮遊ゲートに所定の電荷が注入され、第１不揮発性メモリセルにデータが書き込まれる（ステップＳ１３）。

不具合が検出されたメインセルアレイ４２がなく、冗長セルアレイ４１と置換しない場合、相補セルに以下の書き込み動作を行う。

制御回路４が、置換データの書き込みを指示する制御信号、置換されるメインセルアレイ４２−ｘのアドレスとしてのアドレスデータ、及び、置換する冗長セルアレイ４１−１の番号を受信する。

制御回路４からの制御信号及びアドレスバッファ５からのアドレス信号に基づいて、Ｘデコーダ２１は、置換する冗長セルアレイ４１−１に対応するセルアレイ２７−１のワード線５１−１を選択する。それにより、冗長セルアレイ４１−１に対応する各相補セル２８−１、２９−１の制御ゲートに所定の書き込み電圧が印加される。同時に、制御回路４からの制御信号及びアドレスバッファ５からのアドレス信号に基づいて、Ｙデコーダ２３は、Ｙセレクタ２４により全ての第２ビット線５３−１〜１＋ｐを選択する。それにより、各相補セル２８−１、２９−１のドレインと書き込み回路８とが接続される。

書き込み制御回路７は、制御回路４からの制御信号に基づいて、置換確認データ及びアドレスデータに対応する相補セル２８−１、２９−１の第２不揮発性メモリセルＴＢ１〜１＋ｐに書き込みを行うために、書き込み回路８へ書き込み制御信号を出力する。書き込み回路８は、置換確認データ及びアドレスデータに対応する相補セル２８−１、２９−１の第２不揮発性メモリセルＴＢ１〜１＋ｐに接続されたビット線５３−１に所定の電圧を印加する。それにより、第２不揮発性メモリセルＴＢ１〜１＋ｐのドレインに所定の書き込み電圧が加えられる。

制御ゲート及びドレインにそれぞれ所定の書き込み電圧が印加されることにより、第２不揮発性メモリセルＴＢ１の浮遊ゲートに所定の電荷が注入され、第２不揮発性メモリセルＴＢ１にデータが書き込まれる（ステップＳ１４）。の閾値電圧のレベルが上昇する。

その後、更にその他のメインセルアレイ４２−１〜４２−ｎにおいて、セルアレイ３７に不具合が有るか否かを検査する（ステップＳ１５）。不具合が検出された場合、ステップＳ１１以降の動作を再び行う。不具合が検出されない場合、相補セルに対する書き込みは何も行わない。

上記ステップＳ１１〜Ｓ１５により、不揮発性半導体記憶装置の置換情報（置換データ）が設定される。

図９は、上記設定方法における第４不揮発性メモリセルにおける閾値電圧の状態を示す図である。縦軸は、不揮発性メモリセルの閾値電圧Ｖｔの分布を示す。図９（ａ）は、ステップＳ１１後の第１不揮発性メモリセルＴＢ及び第２不揮発性メモリセルＴＣのデータが全消去された状態を示す。第１不揮発性メモリセルＴＣ及び第２不揮発性メモリセルＴＢはいずれも、低い閾値電圧Ｖｔを示す。図９（ｂ）は、ステップＳ１４後の全ての第２不揮発性メモリセルＴＢに通常の書き込みを施した非置換の状態を示す。第２不揮発性メモリセルＴＢの閾値電圧Ｖｔは、通常の書き込みレベルになっている。第１不揮発性メモリセルＴＣは消去レベルとなっている。図９（ｃ）は、ステップＳ１３後の対象となる第１不揮発性メモリセルＴＣに書き込みを施した置換の状態を示す。第１不揮発性メモリセルＴＣの閾値電圧Ｖｔは、通常の書き込みレベルになっている。第２不揮発性メモリセルＴＢは消去レベルとなっている。

本発明では、１ビットの置換データに対して、２ビットの不揮発性メモリセル（ＴＣ、ＴＢ）を用い、この２ビットに相補データを割り当てている。そして、読み出しの際は、相補データが割り当てられている２ビットの不揮発性メモリセル（ＴＣ、ＴＢ）を一台のセンスアンプで相補的に読み出している。これにより、不揮発性メモリセル（ＴＣ、ＴＢ）の置換データを高速に読み出すことができる。
加えて、図４に示すように閾値電圧に３つの状態を設定し、書き込みレベルを不揮発性メモリセルにおいて設定可能な最高の閾値電圧Ｖｔ程度に設定し、中間書き込みのレベルを消去状態のレベルと書き込みレベルとの中間程度に設定することで、非常に広いマージンを取ることができる。それにより、誤書き込み、誤読み出しを無くすことができる。そして、高速に読み出すことが可能となる。

このような不揮発性半導体記憶装置におけるデータの書き込み動作及び読み出し動作は、第１の実施の形態と同じであるので、その説明を省略する。

図１は、本発明の不揮発性半導体記憶装置の第１の実施の形態の構成を示すブロック図である。 図２は、置換データ用セルアレイの構成を示すブロック図である。 図３は、本発明の不揮発性半導体記憶装置の置換情報の設定方法の第１の実施の形態を示すフローチャートである。 図４（ａ）〜（ｃ）は、第１及び第２不揮発性メモリセルにおける閾値電圧の状態を示す図である。 図５は、置換データ用セルアレイの変形例の構成を示すブロック図である。 図６は、本発明の不揮発性半導体記憶装置におけるデータの書き込み動作を示すフローチャートである。 図７は、本発明の不揮発性半導体記憶装置におけるデータの読み出し動作を示すフローチャートである。 図８は、本発明の不揮発性半導体記憶装置の置換情報の設定方法の第４の実施の形態を示すフローチャートである。 図９（ａ）〜（ｃ）は、上記設定方法における第４不揮発性メモリセルにおける閾値電圧の状態を示す図である。

符号の説明

１ 不揮発性半導体記憶装置
２ 置換データ用セルアレイ
３ メモリセルアレイ
４ 制御回路
５ アドレスバッファ
６ 置換データデコーダ
７ 書き込み制御回路
８ 書き込み回路
９ マルチプレクサ
２６ 定電流回路
２７、３７ セルアレイ
２８、２９相補セル
２１、３１、３２ Ｘデコーダ
２３、３３ Ｙデコーダ
２４、３４ Ｙセレクタ
２５、３５ センスアンプ
３６ リファレンスアレイ
４１ 冗長セルアレイ
４２ メインセルアレイ
５１、５１ａ−１、５１ｂ−１ ワード線
５２ 第１ビット線
５３ 第２ビット線
７１ ワード線
７２ ビット線
７５ リファレンスセル用ビット線
７６ リファレンスセル用ワード線
５５、８１、８２ 不揮発性メモリセル
８３、８４ リファレンスセル
ＴＣ 第１不揮発性メモリセル
ＴＢ 第２不揮発性メモリセル

Claims (10)

1. 複数のメインセルアレイと複数の冗長セルアレイとを備えるメモリセルアレイと、
   前記メインセルアレイと前記冗長セルアレイとの置換に関する置換データを格納する置換データ用セルアレイと
   を具備し、
   前記置換データ用セルアレイは、
   前記複数の冗長セルアレイの各々に対応して設けられ、前記複数の冗長セルアレイのうちの対応するものが前記置換を行うか否かを示す置換確認データを２ビットの不揮発性メモリセルで格納する複数の第１格納部と、
   前記複数の冗長セルアレイの各々に対応して設けられ、前記複数の冗長セルアレイのうちの対応するものが置換する前記メインセルアレイのアドレスを示すアドレスデータを格納する複数の第２格納部と
   を備え、
   前記複数の第１格納部の各々は、前記２ビットの不揮発性メモリセルとして、前記置換を行うか否かに対応して互いに異なるデータを格納する第１不揮発性メモリセル及び第２不揮発性メモリセルを含み、
   前記第１不揮発性メモリセルは、前記置換を行うか否かに対応して、第１電圧及び第２電圧のいずれかの閾値電圧を取り、
   前記第２不揮発性メモリセルは、前記置換を行うか否かに関わらず、前記第１電圧と前記第２電圧との間の第３電圧の閾値電圧を取り、
   前記第１電圧は、不揮発性メモリセルにデータが書き込まれていない場合の閾値電圧であり、
   前記第２電圧は、不揮発性メモリセルにデータが書き込まれている場合の閾値電圧である
   不揮発性半導体記憶装置。
2. 請求項１に記載の不揮発性半導体記憶装置において、
   前記置換データ用セルアレイは、
   前記複数の第１格納部の各々における各ビットから出力されるデータを比較して、前記
   置換を行うか否かを示す比較データを出力する第１センスアンプを更に備える
   不揮発性半導体記憶装置。
3. 請求項１に記載の不揮発性半導体記憶装置において、
   前記複数の第１格納部における前記第１不揮発性メモリセル及び前記第２不揮発性メモ
   リセルの設定は、
   前記複数の第１格納部の前記第２不揮発性メモリセルの閾値電圧を前記第３電圧に設定
   した後、
   前記置換を行う前記冗長セルアレイがある場合、前記複数の第１格納部のうちの前記置
   換を行う前記冗長セルアレイに対応するものにおける前記第１不揮発性メモリセルの閾値
   電圧を前記第２電圧に設定する
   不揮発性半導体記憶装置。
4. 複数のメインセルアレイと複数の冗長セルアレイとを備えるメモリセルアレイと、
   前記メインセルアレイと前記冗長セルアレイとの置換に関する置換データを格納する置換データ用セルアレイと
   を具備し、
   前記置換データ用セルアレイは、
   前記複数の冗長セルアレイの各々に対応して設けられ、前記複数の冗長セルアレイのうちの対応するものが前記置換を行うか否かを示す置換確認データを２ビットの不揮発性メモリセルで格納する複数の第１格納部と、
   前記複数の冗長セルアレイの各々に対応して設けられ、前記複数の冗長セルアレイのうちの対応するものが置換する前記メインセルアレイのアドレスを示すアドレスデータを格納する複数の第２格納部と
   を備え、
   前記複数の第２格納部は、１ビット分のデータとして２つの不揮発性メモリを用い、前記アドレスデータを格納する複数の不揮発性メモリセルを含み、
   前記置換データ用セルアレイは、前記複数の第２格納部の各々における前記１ビット分の２つの不揮発性メモリの各々から出力されるデータを比較して、前記アドレスデータを出力する複数の第２センスアンプを更に備え、
   前記１ビット分の２つの不揮発性メモリは、前記アドレスデータに対応して互いに異なるデータを格納し、
   前記１ビット分の２つの不揮発性メモリの一方は、前記前記アドレスデータに対応して、第１電圧及び第２電圧のいずれかの閾値電圧を取り、
   前記１ビット分の２つの不揮発性メモリの他方は、前記前記アドレスデータに関わらず、前記第１電圧と前記第２電圧との間の第３電圧の閾値電圧を取り、
   前記第１電圧は、不揮発性メモリセルにデータが書き込まれていない場合の閾値電圧であり、
   前記第２電圧は、不揮発性メモリセルにデータが書き込まれている場合の閾値電圧である
   不揮発性半導体記憶装置。
5. 請求項４に記載の不揮発性半導体記憶装置において、
   前記複数の第２格納部における前記複数の不揮発性メモリセルの設定は、
   前記複数の第２格納部の前記１ビット分の２つの不揮発性メモリの一方の閾値電圧を前記第３電圧に設定した後、
   前記置換を行う前記冗長セルアレイがある場合、前記複数の第２格納部のうちの前記置換を行う前記冗長セルアレイに対応するものにおける前記１ビット分の２つの不揮発性メモリの他方の閾値電圧を前記第２電圧に設定する
   不揮発性半導体記憶装置。
6. メインセルを含む複数のメインセルアレイと、
   冗長セルを含む複数の冗長セルアレイと、
   前記複数のメインセルアレイと前記複数の冗長セルアレイとの置換データを記憶する格納部と
   を具備し、
   前記格納部は、
   前記複数の冗長セルアレイの各々に対応して設けられ、前記複数の冗長セルアレイのうちの対応するものが前記置換を行うか否かを示す置換確認データを２ビットの不揮発性メモリセルで格納する複数の第１格納部と、ただし、前記複数の第１格納部の各々は、前記２ビットの不揮発性メモリとしての、前記置換確認データに対応して互いに異なるデータを格納する第１の不揮発性メモリセル及び第２の不揮発性メモリセルを含み、
   前記複数の冗長セルアレイの各々に対応して設けられ、前記複数の冗長セルアレイのうちの対応するものが置換する前記メインセルアレイのアドレスを示すアドレスデータを格納する複数の第２格納部と、
   定電流回路と、
   前記第１の不揮発性メモリセルと前記第２の不揮発性メモリセルとから入力される２つの入力データに基づいて、１つの出力を決定するセンスアンプと、
   前記第１の不揮発性メモリセルと前記第２の不揮発性メモリセルとに個別にデータを供給する書込み回路と、
   前記センスアンプと前記第１の不揮発性メモリセル及び前記第２の不揮発性メモリセルとの間に設けられた第１のセレクタと、
   前記センスアンプと前記定電流回路との間に設けられた第２のセレクタと、
   前記書込み回路と前記第１の不揮発性メモリセル及び前記第２の不揮発性メモリセルとの間に設けられた第３のセレクタと
   を備え、
   前記第１不揮発性メモリセルは、前記置換データの記憶に、第１電圧及び第２電圧のいずれかの閾値電圧を取り、
   前記第２不揮発性メモリセルは、前記置換データの記憶に、前記第１電圧と前記第２電圧との間の第３電圧の閾値電圧を取り、
   前記第１電圧は、不揮発性メモリセルにデータが書き込まれていない場合の閾値電圧であり、
   前記第２電圧は、不揮発性メモリセルにデータが書き込まれている場合の閾値電圧である
   不揮発性半導体記憶装置。
7. 請求項６に記載の不揮発性半導体記憶装置において、
   前記第１のセレクタは、前記第１の不揮発性メモリセル及び前記第２の不揮発性メモリセルのうちいづれか一方を前記センスアンプに結合すること、又は、前記第１の不揮発性メモリセル及び前記第２の不揮発性メモリセルの両方を前記センスアンプに結合することを選択し、
   前記第２のセレクタは、前記定電流回路を前記センスアンプの２つの入力のうちいづれか一方に結合すること、または、いずれにも結合しないことを選択し、
   前記第３のセレクタは、前記書込み回路を前記第１の不揮発性メモリセル及び前記第２の不揮発性メモリセルのうちいづれか一方に結合すること、又は、いずれにも結合しないことを選択する
   不揮発性半導体記憶装置。
8. 請求項７に記載の不揮発性半導体記憶装置において、
   前記定電流回路は不揮発性メモリセルである
   不揮発性半導体記憶装置。
9. 不揮発性半導体記憶装置の置換情報の設定方法であって、
   ここで、前記不揮発性半導体装置は、
   複数のメインセルアレイと複数の冗長セルアレイとを備えるメモリセルアレイと、
   前記メインセルアレイと前記冗長セルアレイとの置換に関する置換データを格納する置換データ用セルアレイと
   を具備し、
   前記置換データ用セルアレイは、
   前記複数の冗長セルアレイの各々に対応して設けられ、前記複数の冗長セルアレイのうちの対応するものが前記置換を行うか否かを示す置換確認データを２ビットの不揮発性メモリセルで格納する複数の第１格納部と、
   前記複数の冗長セルアレイの各々に対応して設けられ、前記複数の冗長セルアレイのうちの対応するものが置換する前記メインセルアレイのアドレスを示すアドレスデータを格納する複数の第２格納部と、
   前記複数の第１格納部の各々における各ビットから出力されるデータを比較して、前記置換を行うか否かを示す比較データを出力する第１センスアンプと
   を備え、
   前記複数の第１格納部の各々は、
   前記置換を行うか否かに対応して、互いに異なるデータを格納する第１不揮発性メモリセル及び第２不揮発性メモリセルと
   を含み、
   （ａ）前記複数の第１格納部の前記第２不揮発性メモリセルの閾値電圧を初期状態から第２電圧へ変更するステップと、
   （ｂ）前記置換を行う前記冗長セルアレイがある場合、前記複数の第１格納部のうちの対応するものの前記第１不揮発性メモリセルの閾値電圧を前記初期状態から第１電圧に変更するステップと
   を具備し、
   前記第１電圧は、不揮発性メモリセルにデータが書き込まれている場合の閾値電圧であり、
   前記第２電圧は、前記初期状態と前記第１電圧との間の閾値電圧である
   不揮発性半導体記憶装置の置換情報の設定方法。
10. 請求項９に記載の不揮発性半導体記憶装置の置換情報の設定方法において、
    前記複数の第２格納部は、１ビット分のデータとして２つの不揮発性メモリを用い、前記アドレスデータを格納する複数の不揮発性メモリセルを含み、
    （ｃ）前記複数の第２格納部の前記１ビット分の２つの不揮発性メモリの一方の閾値電圧を初期状態から前記第２電圧へ変更するステップと、
    （ｄ）前記置換を行う前記冗長セルアレイがある場合、前記複数の第２格納部のうちの前記置換を行う前記冗長セルアレイに対応するものにおける前記１ビット分の２つの不揮発性メモリの他方の閾値電圧を前記初期状態から前記第１電圧に設定する
    不揮発性半導体記憶装置の置換情報の設定方法。

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