JP4308153B2 - セルテスト機能を具えた静電放電防護整合回路装置 - Google Patents

Description

本発明はセルテスト機能を具えた静電放電防護整合回路装置に係り、特に、ＥＳＤ防護ユニット回路中にセルテスト機能が設けられて、非テスト時には静電防護回路とされる装置に関する。

薄膜トランジスタ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）は現在相当に成熟した製品であるが、ＴＦＴデバイスをガラス絶縁パネル上に製造するため、パネル製品製作過程中に、経常的に静電放電（ＥＳＤ）関係の問題が発生し、一旦パネル中にトランジスタデバイスのＥＳＤ破壊が発生すると、パネルのディスプレイエリアに点欠陥或いは線欠陥が形成されてパネルが不良品となり、その歩留り損失は相当に厳重となる。

量産製品のＴＦＴ製作過程（マトリックスアレイ工程、セルプロセスとモジュール化工程）にあって、ＥＳＤの発生は非常によく見られる現象であり、静電がマトリックスアレイのＴＦＴデバイスのゲート絶縁層のパンチスルーと非常に大きなリーク電流を形成し、このため静電の発生の製品歩留りに対する影響は非常に大きい。静電防護設計は外来因子、例えば人為的、機械設備により発生する静電を予防して、装置のトランジスタ静電防護効果を高めることができ、妥当な静電防護を達成し、且つセルテスト機能がこのほかに必要な設計とされる。

周知の静電防護設計は、静電防護方式は、二つのトランジスタがダイオード方式で逆方向に接続されてＥＳＤ防護ユニット１０を形成し、各信号線１２（走査線或いはデータ線）はいずれもＥＳＤ防護ユニット１０に接続され、これにより信号線１２が静電防護を受ける（図１）。そのうち、トランジスタＴ１１の一端はＩＣパッド１１と信号線１２に接続されると共に、トランジスタＴ２１のソースと接続され、トランジスタＴ１１の別の一端はコモン電極１３とトランジスタＴ２１のドレインに接続される。その静電排出経路は、トランジスタＴ１１が正静電排出素子とされ、トランジスタＴ２１が負静電排出素子とされ、ＥＳＤ防護ユニット１０回路は静電防護効果を達成できるが、性能上は理想的でなく、なぜなら単一の信号線１２はただ単一のＥＳＤ防護ユニット１０のみに静電排出経路を提供するためである。

ＴＦＴ製造について述べると、セルテスト機能（Ｃｅｌｌ ｔｅｓｔ ｆｕｎｃｔｉｏｎ）過程は非常に重要なテストステップであり、このテスト過程は後続の不必要な組立コストを節約できる。現在セルテスト機能は二つの方法に分けられる。第１の方法はショーティングバー（Ｓｈｏｒｔｉｎｇ ｂａｒ）法であり、まず全ての走査線とデータ線をそれぞれショーティングバー方式で接続し、更に電圧を通して表示画面のテストを行なう。但し、一旦テストが完成すれば、レーザーカットマシンでショーティングバーと走査線及びデータ線の接続線を焼き切って、各走査線と走査線の間を独立させ、及び、各データ線とデータ線の間を独立させなければならない。

第２の方法は、ＴＦＴスイッチ法であり、表示画素を設置したマトリックスエリア２０外の、各走査線とデータ線上にあってＴＦＴスイッチ素子２２をマトリックスエリア２０に接続し（図２）、入力する電圧信号を全てのＴＦＴスイッチ素子２２のゲートよりテストスイッチパッドＰＤＳＡに接続し、別に全てのＴＦＴスイッチ素子２２のドレインを所属のテストパッドＰＳＥ、ＰＳＯ、ＰＤＲ、ＰＤＧ、ＰＤＢ（奇偶とＲ、Ｇ、Ｂに分けられる）に接続し、ＴＦＴスイッチ素子２２のソースを走査線とデータ線に接続してマトリックスエリア２０に入力する。テストパッドＰＳＥ、ＰＳＯ、ＰＤＲ、ＰＤＧ、ＰＤＢとコモン電極（Ｖｃｏｍ）に表示画面電圧を印加し、電圧をテストスイッチパッドＰＤＳＡに印加してＴＦＴスイッチ素子２２をオンとすれば、テスト機能を達成できる。この方法は第１の方法のようにレーザーカットマシンにより更に切断動作を行なう必要はないが、その静電防護回路を余分に製造しなければ静電防護効果を達成することができない。

上述の従来の技術の欠点を解決するため、本発明は一種の静電放電（ＥＳＤ）防護整合回路装置を提供することを目的とし、それは、ＥＳＤ防護回路のそのうち一つのトランジスタをＴＦＴスイッチとし、且つセルテスト機能（ｃｅｌｌ ｔｅｓｔ ｆｕｎｃｔｉｏｎ）をもとのＥＳＤ防護ユニット回路の中に構築し、余分に静電放電（ＥＳＤ）防護回路或いはＴＦＴスイッチを製作する必要をなくし、本発明のＥＳＤ防護ユニット回路にセルテスト機能を具備させ、テストを行なわない時は静電防護回路とすることができるようにしたものとする。

本発明のもう一つの目的は、一種の静電放電防護整合回路装置を提供することにあり、それは、各ＥＳＤ防護ユニットがいずれも全ての走査線或いはデータ線上のＥＳＤ防護ユニットと相互に接続され、このＥＳＤ防護ユニットの並列態様が良好な静電防護効果を形成し、この設計により各ＥＳＤ防護ユニットがその対応する信号線の静電防護能力を向上するものとする。

本発明のさらにもう一つの目的は、一種の静電放電防護整合回路装置を提供することにあり、それは、セルテスト機能を具えたＴＦＴスイッチが各ＥＳＤ防護ユニットに包含され、ゆえに非破壊性のセルテストを増加できるが、ただし周知の技術のようにショーティングバーを使用してセルテスト完成後にレーザーカット工程を実施する必要がなく、有効に機械購入コストを節約できるものとする。

請求項１の発明は、セルテスト機能を具えた静電放電防護整合回路装置において、該セルテスト機能を具えた静電放電防護整合回路装置はＴＦＴ液晶ディスプレイパネルのＥＳＤ防護ユニット（３０）回路に用いられ、ディスプレイパネルの表示画素のマトリックスエリア（１００）外の、各走査線とデータ線の信号線（３２）上にＥＳＤ防護ユニット（３０）が設けられ、
各ＥＳＤ防護ユニット（３０）の回路において、
１ＴＦＴ（Ｔ１）と第２ＴＦＴ（Ｔ２）のゲートとドレインが短絡し、且つ該信号線（３２）と接続され、
第３ＴＦＴ（Ｔ３）のゲートが第１ＴＦＴ（Ｔ１）のソースに接続され、且つ第３ＴＦＴ（Ｔ３）のドレインが第２ＴＦＴ（Ｔ２）のソースに接続され、
第４ＴＦＴ（Ｔ４）と第５ＴＦＴ（Ｔ５）のゲートとドレインが短絡し、その後、第３ＴＦＴ（Ｔ３）のソースとコモン電極（３３）に接続され、
第６ＴＦＴ（Ｔ６）のドレインと第４ＴＦＴ（Ｔ４）のソースが接続され、且つ第６ＴＦＴ（Ｔ６）のドレインとテストパッド（３５）が接続され、第６ＴＦＴ（Ｔ６）のソースと該信号線（３２）が接続され、
第５ＴＦＴ（Ｔ５）のソースと第６ＴＦＴ（Ｔ６）のゲートが接続され、且つ第６ＴＦＴ（Ｔ６）のゲートとテストスイッチパッド（３４）が接続され、
相互に隣り合う各ＥＳＤ防護ユニット（３０）回路中、第３ＴＦＴ（Ｔ３）のゲートが第１ＴＦＴ（Ｔ１）のソースに接続されるほか、相互に隣り合うＥＳＤ防護ユニット（３０）の第１ＴＦＴ（Ｔ１）のソースと第３ＴＦＴ（Ｔ３）のゲートに接続され、
相互に隣り合う各ＥＳＤ防護ユニット（３０）回路中、第２ＴＦＴ（Ｔ２）のソースが第３ＴＦＴ（Ｔ３）のドレインに接続されるほか、相互に隣り合うＥＳＤ防護ユニット（３０）の第２ＴＦＴ（Ｔ２）のソースと第３ＴＦＴ（Ｔ３）のドレインに接続されたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置としている。
請求項２の発明は、請求項１記載のセルテスト機能を具えた静電放電防護整合回路装置において、相互に隣り合う各ＥＳＤ防護ユニット（３０）回路中、第６ＴＦＴ（Ｔ６）のドレインが第４ＴＦＴ（Ｔ４）のソースに接続されるほか、相互に隣り合うＥＳＤ防護ユニット（３０）の第６ＴＦＴ（Ｔ６）のドレインと第４ＴＦＴ（Ｔ４）のソースに接続されたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置としている。
請求項３の発明は、請求項１記載のセルテスト機能を具えた静電放電防護整合回路装置において、相互に隣り合う各ＥＳＤ防護ユニット（３０）回路中、第５ＴＦＴ（Ｔ５）のソースが第６ＴＦＴ（Ｔ６）のゲートに接続されるほか、相互に隣り合うＥＳＤ防護ユニット（３０）の第５ＴＦＴ（Ｔ５）のソースと第６ＴＦＴ（Ｔ６）のゲートに接続されたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置としている。
請求項４の発明は、請求項１記載のセルテスト機能を具えた静電放電防護整合回路装置において、テストスイッチパッド（３４）がディスプレイパネル中の全ての信号線（３２）上の第６ＴＦＴ（Ｔ６）のゲートに接続されたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置としている。
請求項５の発明は、請求項１記載のセルテスト機能を具えた静電放電防護整合回路装置において、テストパッド（３５）が走査線或いはデータ線の信号線（３２）上に設置された全ての第６ＴＦＴ（Ｔ６）のドレインに接続されたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置としている。
請求項６の発明は、請求項５記載のセルテスト機能を具えた静電放電防護整合回路装置において、テストパッド（３５）が走査テストパッド（３５Ｓ）とデータテストパッド（３５Ｄ）に分けられたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置としている。
請求項７の発明は、請求項６記載のセルテスト機能を具えた静電放電防護整合回路装置において、走査テストパッド（３５Ｓ）が走査線により奇数と偶数の二種類に分けられたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置としている。
請求項８の発明は、請求項６記載のセルテスト機能を具えた静電放電防護整合回路装置において、データテストパッド（３５Ｄ）がデータ線により奇数と偶数の二種類、或いはＲ、Ｇ、Ｂの三種類に分けられたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置としている。

本発明のセルテスト機能を具えた静電放電防護整合回路装置は、ＥＳＤ防護ユニット（３０）回路のそのうちの一つのトランジスタがＴＦＴスイッチ素子とされ、このＴＦＴスイッチ素子がセルテスト機能を具え、本発明のＥＳＤ防護ユニット（３０）回路にセルテスト機能を具備させ、セルテストを行なわない時には本発明のＥＳＤ防護ユニット（３０）回路を静電防護回路となす。且つＥＳＤ防護ユニット（３０）の並列態様により良好な静電防護回路が達成され、これにより各ＥＳＤ防護ユニット（３０）がその対応する信号線のセルテスト機能を具えた静電保護能力を向上する。

また、ＴＦＴスイッチが各ＥＳＤ防護ユニット（３０）に包含されるため、非破壊性のセルテストを増すことができ、周知の技術のようにショーティングバーによる接続とセルテスト後のレーザーカットプロセスを必要とせず、機械購入コストを節約できる。

本発明はセルテスト機能を具えた静電放電（ＥＳＤ）防護整合回路装置を提供し、それはＴＦＴ液晶ディスプレイパネルのＥＳＤ防護ユニット回路に用いられて、ディスプレイパネルの表示画素のマトリックスエエリア外にあって各走査線とデータ線の信号線上にＥＳＤ防護ユニットが設けられている。各ＥＳＤ防護ユニットは以下の特徴を有する。

第１ＴＦＴと第２ＴＦＴのゲートとドレインが短絡し、且つ信号線と接続され、第３ＴＦＴのゲートと該第１ＴＦＴのソースが接続され、並びに隣り合う信号線（走査線或いはデータ線）上のＥＳＤ防護ユニットの第１ＴＦＴのソースと第３ＴＦＴのゲートに接続され、且つ第３ＴＦＴのドレインが第２ＴＦＴのソースと接続され、並びに全ての走査線とデータ線上のＥＳＤ防護ユニットの第２ＴＦＴのソースと第３ＴＦＴのドレインと接続される。

第４ＴＦＴと第５ＴＦＴのゲートとドレインが短絡し、その後、第３ＴＦＴのソースとコモン電極に接続される。第６ＴＦＴのドレインは第４ＴＦＴのソースと接続され、並びに隣り合う信号線（走査線或いはデータ線）上のＥＳＤ防護ユニットの第６ＴＦＴのドレインと第４ＴＦＴのソースと接続される。且つ該第６ＴＦＴのドレインとテストパッドが接続され、そのうち該テストパッドが信号線（走査線或いはデータ線）上に設置された全ての第６ＴＦＴのドレインに接続され、また該第６ＴＦＴのソースが該信号線と接続される。

該第５ＴＦＴのソースは該第６ＴＦＴのゲートと接続され、並びに隣り合う信号線（走査線或いはデータ線）上のＥＳＤ防護ユニットの第５ＴＦＴのソースと第６ＴＦＴのゲートと接続される。且つ該第６ＴＦＴのゲートはテストスイッチパッドに接続され、該テストスイッチパッドはディスプレイパネル中の全ての信号線上の第６ＴＦＴのゲートに接続される。

図３、４、５は、本発明のＥＳＤ防護ユニットの回路表示図、本発明の隣り合うＥＳＤ防護ユニットの回路表示図、及び、本発明の単一ディスプレイパネルの配置表示図である。本発明はセルテスト機能を具えた静電放電防護整合回路装置を提供し、それは、ＴＦＴ液晶ディスプレイパネルのＥＳＤ防護ユニット（３０）回路に用いられ、ディスプレイパネルの表示画素のマトリックスエリア（１００）外の、各走査線とデータ線の信号線（３２）上にＥＳＤ防護ユニット（３０）が設けられている。そのうち、各ＥＳＤ防護ユニット（３０）の回路において、以下の特徴を有する。

第１ＴＦＴ（Ｔ１）と第２ＴＦＴ（Ｔ２）のゲートとドレインが短絡し、且つ該信号線（３２）及びＩＣパッド（３１）（該ＩＣパッド（３１）は図５中のＳｃａｎ Ｎ、Ｓｃａｎ Ｎ＋１、Ｓｃａｎ Ｎ＋２、Ｄａｔａ Ｎ、Ｄａｔａ Ｎ＋１、Ｄａｔａ Ｎ＋２である）に接続され、第３ＴＦＴ（Ｔ３）のゲートと第１ＴＦＴ（Ｔ１）のソースが接続され、該第３ＴＦＴ（Ｔ３）のゲートは第１ＴＦＴ（Ｔ１）のソースに接続されるほか、全ての走査線或いはデータ線上のＥＳＤ防護ユニット（３０）の第１ＴＦＴ（Ｔ１）のソースと第３ＴＦＴ（Ｔ３）のゲートに接続される。且つ第３ＴＦＴ（Ｔ３）のドレインが第２ＴＦＴ（Ｔ２）のソースに接続され、該第２ＴＦＴ（Ｔ２）のソースは該第３ＴＦＴ（Ｔ３）のドレインに接続される他、隣り合う信号線（３２）（走査線或いはデータ線）上のＥＳＤ防護ユニット（３０）の第２ＴＦＴ（Ｔ２）のソースと第３ＴＦＴ（Ｔ３）のドレインに接続され、全ての信号線（３２）（走査線或いはデータ線）上のＥＳＤ防護ユニット（３０）の第２ＴＦＴ（Ｔ２）のソースと第３ＴＦＴ（Ｔ３）のドレインが接続される。

第４ＴＦＴ（Ｔ４）と第５ＴＦＴ（Ｔ５）のゲートとドレインは短絡し、その後、第３ＴＦＴ（Ｔ３）のソースとコモン電極（３３）に接続され、コモン電極（３３）と表示画素のマトリックスエリア（１００）のＴＦＴ画素電極の電圧差により画面を表示する。第６ＴＦＴ（Ｔ６）のドレインは第４ＴＦＴ（Ｔ４）のソースに接続され、該第６ＴＦＴ（Ｔ６）のドレインは第４ＴＦＴ（Ｔ４）のソースに接続されるほか、隣り合う信号線（３２）（走査線或いはデータ線）上のＥＳＤ防護ユニット（３０）の第６ＴＦＴ（Ｔ６）のドレインと第４ＴＦＴ（Ｔ４）のソースに接続され、全ての信号線（３２）（走査線或いはデータ線）上のＥＳＤ防護ユニット（３０）内の第６ＴＦＴ（Ｔ６）のドレインと第４ＴＦＴ（Ｔ４）のソースが接続される。

また第６ＴＦＴ（Ｔ６）のドレインはテストパッド（３５）に接続され、テストパッド（３５）は更に走査テストパッド（３５Ｓ）とデータテストパッド（３５Ｄ）に分けられ、それぞれ走査線或いはデータ線の信号線（３２）にある全ての第６ＴＦＴ（Ｔ６）のドレインに接続される。各ＥＳＤ防護ユニット（３０）内の第６ＴＦＴ（Ｔ６）のソースはそれに対応する信号線（３２）（走査線或いはデータ線）に接続される。そのうち、走査テストパッド（３５Ｓ）は更に走査線により奇数と偶数の二種類に分けられる。該データテストパッド（３５Ｄ）はデータ線により奇数と偶数の二種類、或いはＲ、Ｇ、Ｂの三種類に分けられる。

第５ＴＦＴ（Ｔ５）のソースは第６ＴＦＴ（Ｔ６）のゲートに接続され、該第５ＴＦＴ（Ｔ５）のソースは第６ＴＦＴ（Ｔ６）のゲートに接続されるほか、隣り合う信号線（３２）（走査線或いはデータ線）上のＥＳＤ防護ユニット（３０）の第５ＴＦＴ（Ｔ５）のソースと第６ＴＦＴ（Ｔ６）のゲートに接続され、全ての信号線（３２）（走査線或いはデータ線）上のＥＳＤ防護ユニット（３０）の第５ＴＦＴ（Ｔ５）のソースと第６ＴＦＴ（Ｔ６）のゲートが接続される。且つ第６ＴＦＴ（Ｔ６）のゲートはテストスイッチパッド（３４）に接続され、該テストスイッチパッド（３４）はディスプレイパネル中の全ての信号線（３２）上の第６ＴＦＴ（Ｔ６）のゲートに接続される。

本発明のＥＳＤ防護ユニット（３０）整合回路のセルテスト時或いは静電防護の作動方式は以下のとおりである。
１．本発明のＥＳＤ防護ユニット（３０）整合回路はセルテスト時に、テストスイッチパッド（３４）に第６ＴＦＴ（Ｔ６）をオンする電圧準位を印加し、走査テストパッド（３５Ｓ）に走査電圧準位を印加し、該データテストパッド（３５Ｄ）にデータ電圧準位を印加し、コモン電極（３３）を直流（ＤＣ）或いは交流（ＡＣ）準位に接続する。例えば、我々はテストスイッチパッド（３４）に２５Ｖ、テストパッド（３５）にそれに対応する電圧準位（走査テストパッド（３５Ｓ）に１５Ｖ、データテストパッド（３５Ｄ））を印加し、コモン電極（３３）に０Ｖを印加する。この時第４ＴＦＴ（Ｔ４）と第５ＴＦＴ（Ｔ５）はオフとなり、第６ＴＦＴ（Ｔ６）はオンとなり（このとき第１ＴＦＴ（Ｔ１）、第２ＴＦＴ（Ｔ２）、第３ＴＦＴ（Ｔ３）はいずれもオンとなる）、前述のように第６ＴＦＴ（Ｔ６）のドレインは第４ＴＦＴ（Ｔ４）のソースに接続されるほか、全ての対応する走査線或いはデータ線のＥＳＤ防護ユニット（３０）の第６ＴＦＴ（Ｔ６）のドレインと第４ＴＦＴ（Ｔ４）のソースに接続されるため、即ち、該テストパッド（３５）（走査テストパッド（３５Ｓ）、データテストパッド（３５Ｄ））の電圧が各ＥＳＤ防護ユニット（３０）内の第６ＴＦＴ（Ｔ６）を通して信号線（３２）（走査線或いはデータ線）に伝えられ、ディスプレイパネルの信号線（３２）にマトリックスエリア（１００）内の表示画素が必要とする作業電圧を入力させる。
２．本発明のＥＳＤ防護ユニット（３０）が静電防護時には、仮に信号線（３２）（走査線或いはデータ線）が正圧静電を発生するものとすると、第１ＴＦＴ（Ｔ１）、第２ＴＦＴ（Ｔ２）、第３ＴＦＴ（Ｔ３）は共にオンとなり、正圧静電は信号線（３２）の所属する単一ＥＳＤ防護ユニット（３０）により排出され、この経路は僅かにそのうちの一つである。この時、走査線或いはデータ線は高準位状態にあり、ゆえに第１ＴＦＴ（Ｔ１）、第２ＴＦＴ（Ｔ２）を導通させ、この時、第１ＴＦＴ（Ｔ１）、第２ＴＦＴ（Ｔ２）のソースは高準位状態にあり、これにより、相互に対応する第３ＴＦＴ（Ｔ３）をオンし、正圧静電は信号線（３２）（走査線或いはデータ線）の所属する第３ＴＦＴ（Ｔ３）より排出される。また、この時、全ての信号線（３２）（走査線或いはデータ線）上のＥＳＤ防護ユニット（３０）は、前述のように正圧静電排出経路が該信号線（３２）の所属する第３ＴＦＴ（Ｔ３）により排出され、またその他の信号線（３２）（走査線或いはデータ線）上のＥＳＤ防護ユニット（３０）の第３ＴＦＴ（Ｔ３）は導通しマルチ経路静電排出を形成するため、この設計により静電防護機能の向上を達成でき、これによりパネル生産歩留りを上げる。負圧静電排出原理もまた同様である。またこの静電防護設計はセルテスト機能或いは製品の正常表示画面のモジュール駆動（Ｍｏｄｕｌｅ Ｄｒｉｖｉｎｇ）に影響を与えない。

周知のＥＳＤ防護ユニットの回路表示図である。 周知のＴＦＴスイッチを具えたディスプレイパネル表示図である。 本発明のＥＳＤ防護ユニットの回路表示図である。 本発明の隣り合うＥＳＤ防護ユニットの回路表示図である。 本発明の単一ディスプレイパネルの配置表示図である。

符号の説明

１０ ＥＳＤ防護ユニット
１２ 信号線
１１ ＩＣパッド
Ｔ１１、Ｔ２１ トランジスタ
１３ コモン電極
２０ マトリックスエリア
２２ ＴＦＴスイッチ素子
ＰＤＳＡ テストスイッチパッド
ＰＳＥ、ＰＳＯ、ＰＤＲ、ＰＤＧ、ＰＤＢ テストパッド
Ｖｃｏｍ コモン電極
３０ ＥＳＤ防護ユニット
１００ マトリックスエリア
３２ 信号線
Ｔ１ 第１ＴＦＴ
Ｔ２ 第２ＴＦＴ
Ｔ３ 第３ＴＦＴ
Ｔ４ 第４ＴＦＴ
Ｔ５ 第５ＴＦＴ
Ｔ６ 第６ＴＦＴ
３１ ＩＣパッド
３３ コモン電極
３４ テストスイッチパッド
３５ テストパッド
３５Ｓ 走査テストパッド
３５Ｄ データテストパッド

Claims (8)

1. セルテスト機能を具えた静電放電防護整合回路装置において、該セルテスト機能を具えた静電放電防護整合回路装置はＴＦＴ液晶ディスプレイパネルのＥＳＤ防護ユニット（３０）回路に用いられ、ディスプレイパネルの表示画素のマトリックスエリア（１００）外の、各走査線とデータ線の信号線（３２）上にＥＳＤ防護ユニット（３０）が設けられ、 各ＥＳＤ防護ユニット（３０）の回路において、
   １ＴＦＴ（Ｔ１）と第２ＴＦＴ（Ｔ２）のゲートとドレインが短絡し、且つ該信号線（３２）と接続され、
   第３ＴＦＴ（Ｔ３）のゲートが第１ＴＦＴ（Ｔ１）のソースに接続され、且つ第３ＴＦＴ（Ｔ３）のドレインが第２ＴＦＴ（Ｔ２）のソースに接続され、
   第４ＴＦＴ（Ｔ４）と第５ＴＦＴ（Ｔ５）のゲートとドレインが短絡し、その後、第３ＴＦＴ（Ｔ３）のソースとコモン電極（３３）に接続され、
   第６ＴＦＴ（Ｔ６）のドレインと第４ＴＦＴ（Ｔ４）のソースが接続され、且つ第６ＴＦＴ（Ｔ６）のドレインとテストパッド（３５）が接続され、第６ＴＦＴ（Ｔ６）のソースと該信号線（３２）が接続され、
   第５ＴＦＴ（Ｔ５）のソースと第６ＴＦＴ（Ｔ６）のゲートが接続され、且つ第６ＴＦＴ（Ｔ６）のゲートとテストスイッチパッド（３４）が接続され、
   相互に隣り合う各ＥＳＤ防護ユニット（３０）回路中、第３ＴＦＴ（Ｔ３）のゲートが第１ＴＦＴ（Ｔ１）のソースに接続されるほか、相互に隣り合うＥＳＤ防護ユニット（３０）の第１ＴＦＴ（Ｔ１）のソースと第３ＴＦＴ（Ｔ３）のゲートに接続され、
   相互に隣り合う各ＥＳＤ防護ユニット（３０）回路中、第２ＴＦＴ（Ｔ２）のソースが第３ＴＦＴ（Ｔ３）のドレインに接続されるほか、相互に隣り合うＥＳＤ防護ユニット（３０）の第２ＴＦＴ（Ｔ２）のソースと第３ＴＦＴ（Ｔ３）のドレインに接続されたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置。
2. 請求項１記載のセルテスト機能を具えた静電放電防護整合回路装置において、相互に隣り合う各ＥＳＤ防護ユニット（３０）回路中、第６ＴＦＴ（Ｔ６）のドレインが第４ＴＦＴ（Ｔ４）のソースに接続されるほか、相互に隣り合うＥＳＤ防護ユニット（３０）の第６ＴＦＴ（Ｔ６）のドレインと第４ＴＦＴ（Ｔ４）のソースに接続されたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置。
3. 請求項１記載のセルテスト機能を具えた静電放電防護整合回路装置において、相互に隣り合う各ＥＳＤ防護ユニット（３０）回路中、第５ＴＦＴ（Ｔ５）のソースが第６ＴＦＴ（Ｔ６）のゲートに接続されるほか、相互に隣り合うＥＳＤ防護ユニット（３０）の第５ＴＦＴ（Ｔ５）のソースと第６ＴＦＴ（Ｔ６）のゲートに接続されたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置。
4. 請求項１記載のセルテスト機能を具えた静電放電防護整合回路装置において、テストスイッチパッド（３４）がディスプレイパネル中の全ての信号線（３２）上の第６ＴＦＴ（Ｔ６）のゲートに接続されたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置。
5. 請求項１記載のセルテスト機能を具えた静電放電防護整合回路装置において、テストパッド（３５）が走査線或いはデータ線の信号線（３２）上に設置された全ての第６ＴＦＴ（Ｔ６）のドレインに接続されたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置。
6. 請求項５記載のセルテスト機能を具えた静電放電防護整合回路装置において、テストパッド（３５）が走査テストパッド（３５Ｓ）とデータテストパッド（３５Ｄ）に分けられたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置。
7. 請求項６記載のセルテスト機能を具えた静電放電防護整合回路装置において、走査テストパッド（３５Ｓ）が走査線により奇数と偶数の二種類に分けられたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置。
8. 請求項６記載のセルテスト機能を具えた静電放電防護整合回路装置において、データテストパッド（３５Ｄ）がデータ線により奇数と偶数の二種類、或いはＲ、Ｇ、Ｂの三種類に分けられたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置。

Images