JP4273881B2 - Differential signal output circuit and semiconductor integrated circuit incorporating the same - Google Patents

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Description

本発明は、発振器等における出力回路やバッファ回路として用いられる差動信号出力回路に関し、特に、低電圧の差動信号を使用するＬＶＤＳ（Low Voltage Differential Signal）インターフェースに用いられるＬＶＤＳ出力回路に関する。さらに、本発明は、そのような差動信号出力回路を内蔵した半導体集積回路に関する。   The present invention relates to a differential signal output circuit used as an output circuit or a buffer circuit in an oscillator or the like, and more particularly to an LVDS output circuit used in an LVDS (Low Voltage Differential Signal) interface using a low voltage differential signal. Furthermore, the present invention relates to a semiconductor integrated circuit incorporating such a differential signal output circuit.

一般に、回路の消費電力や電磁障害を低減させるために、複数の回路間、又は、複数の装置間の信号伝送において、振幅の小さい差動信号を用いることが進められている。その中でも、ＬＶＤＳインターフェースは、ＩＥＥＥにおいて標準化作業が進められている小振幅差動信号を用いたインターフェースであり、ＩＥＥＥの規格において、信号レベル等の詳細が定められている。   In general, in order to reduce power consumption and electromagnetic interference of a circuit, a differential signal having a small amplitude is being used in signal transmission between a plurality of circuits or between a plurality of devices. Among them, the LVDS interface is an interface using a small amplitude differential signal that is being standardized in IEEE, and details such as a signal level are defined in the IEEE standard.

特許文献１には、ＬＶＤＳインターフェースの概要が掲載されている。図５に、そのようなＬＶＤＳインターフェースの概要を示す。図５に示すように、送信側回路１００と受信側回路２００とは、往路伝送線３０１及び復路伝送線３０２によって接続されている。往路伝送線３０１と復路伝送線３０２の各々は、理想的には５０Ωの特性インピーダンスを有している。   Japanese Patent Application Laid-Open No. 2004-151867 provides an overview of the LVDS interface. FIG. 5 shows an overview of such an LVDS interface. As shown in FIG. 5, the transmission side circuit 100 and the reception side circuit 200 are connected by an outward transmission line 301 and a backward transmission line 302. Each of the forward transmission line 301 and the return transmission line 302 ideally has a characteristic impedance of 50Ω.

送信側回路１００は、高電位側の電源電位ＶＤＤと低電位側の電源電位ＶＳＳ（ここでは接地電位とする）とが供給され、出力電流ＩＯを差動信号として出力する差動信号出力回路１０１を含んでいる。また、受信側回路２００は、終端抵抗ＲＴを有し、差動信号出力回路１０１から出力される差動信号を入力する差動信号入力回路２０１を含んでいる。 The transmission-side circuit 100 is supplied with a high-potential-side power supply potential V DD and a low-potential-side power supply potential V SS (here, ground potential), and outputs a differential signal that outputs an output current IO as a differential signal. An output circuit 101 is included. In addition, the reception-side circuit 200 includes a differential signal input circuit 201 that has a termination resistor RT and inputs a differential signal output from the differential signal output circuit 101.

この終端抵抗ＲＴの値は、往路伝送線３０１と復路伝送線３０２の特性インピーダンスとマッチングをとるために、１００Ωとされる。この場合、出力電流ＩＯの値が±３ｍＡであるとすると、終端抵抗ＲＴの両端に発生する電位差は±３００ｍＶとなる。ＬＶＤＳインターフェースの規格においては、ハイレベルの信号電位が約１．３５Ｖ、ローレベルの信号電位が約１．０５Ｖとされている。 The value of this termination resistance RT is 100Ω in order to match the characteristic impedance of the forward transmission line 301 and the backward transmission line 302. In this case, if the value of the output current IO is ± 3 mA, the potential difference generated at both ends of the termination resistor RT is ± 300 mV. In the standard of the LVDS interface, the high level signal potential is about 1.35V, and the low level signal potential is about 1.05V.

図６に、従来の差動信号出力回路の回路構成例を示す。この差動信号出力回路は、ＰチャネルＭＯＳトランジスタＱＰ１とＮチャネルＭＯＳトランジスタＱＮ１とによって構成される第１の出力段と、ＰチャネルＭＯＳトランジスタＱＰ２とＮチャネルＭＯＳトランジスタＱＮ２とによって構成される第２の出力段と、これらの出力段に所定の電流を供給するＰチャネルＭＯＳトランジスタＱＰ３及び抵抗Ｒ１とを含んでおり、差動入力信号ＩＮ１及びＩＮ２を入力して、差動出力信号ＯＵＴ１及びＯＵＴ２を出力する。   FIG. 6 shows a circuit configuration example of a conventional differential signal output circuit. The differential signal output circuit includes a first output stage constituted by a P channel MOS transistor QP1 and an N channel MOS transistor QN1, and a second output stage constituted by a P channel MOS transistor QP2 and an N channel MOS transistor QN2. It includes an output stage, a P-channel MOS transistor QP3 that supplies a predetermined current to these output stages, and a resistor R1, and inputs differential input signals IN1 and IN2 to output differential output signals OUT1 and OUT2. To do.

第１の出力段は、入力端子１１に印加される入力信号ＩＮ１を反転し、入力信号ＩＮ１と逆相の出力信号を出力端子２１に供給する。同様に、第２の出力段は、入力端子１２に印加される入力信号ＩＮ２を反転し、入力信号ＩＮ２と逆相の出力信号を出力端子２２に供給する。   The first output stage inverts the input signal IN1 applied to the input terminal 11, and supplies an output signal having a phase opposite to that of the input signal IN1 to the output terminal 21. Similarly, the second output stage inverts the input signal IN2 applied to the input terminal 12, and supplies an output signal having a phase opposite to that of the input signal IN2 to the output terminal 22.

しかしながら、各々の出力段におけるＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタは、入力信号がハイレベルとローレベルとの間で遷移する際に、共に導通状態となり、これらのトランジスタを貫通する貫通電流が流れてしまう。その結果、図７に示すように、入力信号（ここでは、ＩＮ２を示す）の遷移点において電源電圧の値（ＶＤＤ−ＶＳＳ）が降下して、出力信号ＯＵＴ１及びＯＵＴ２の波形がなまったり、段がついたように歪んでしまうという問題が発生している。
特開平９−２１４３１４号公報 （第１頁、図１） However, the P-channel MOS transistor and the N-channel MOS transistor in each output stage are both in a conductive state when the input signal transitions between a high level and a low level, and a through current passing through these transistors flows. End up. As a result, as shown in FIG. 7, the value of the power supply voltage (V DD −V SS ) drops at the transition point of the input signal (in this case, indicated as IN2), and the waveforms of the output signals OUT1 and OUT2 are lost. There is a problem of distortion as if it were stepped.
JP-A-9-214314 (first page, FIG. 1)

そこで、上記の点に鑑み、本発明は、入力信号の遷移点における貫通電流等の影響による出力信号の波形なまりや波形歪を改善した差動信号出力回路を提供することを目的とする。さらに、本発明は、そのような差動信号出力回路を内蔵した半導体集積回路を提供することを目的とする。   Therefore, in view of the above points, an object of the present invention is to provide a differential signal output circuit in which waveform rounding and waveform distortion of an output signal due to an influence of a through current or the like at an input signal transition point are improved. Another object of the present invention is to provide a semiconductor integrated circuit incorporating such a differential signal output circuit.

以上の課題を解決するため、本発明に係る差動信号出力回路は、第１の出力信号と第２の出力信号とによって構成される差動信号を出力する差動信号出力回路であって、直列接続されたＰチャネルの第１のトランジスタとＮチャネルの第２のトランジスタとを含み、第１及び第２のトランジスタのドレインから第１の出力信号を出力する第１の出力段と、直列接続されたＰチャネルの第３のトランジスタとＮチャネルの第４のトランジスタとを含み、第３及び第４のトランジスタのソースが第１及び第２のトランジスタのソースにそれぞれ接続されており、第３及び第４のトランジスタのドレインから第２の出力信号を出力する第２の出力段と、第１及び第２の出力段に所定の電流を供給する電流供給手段と、入力信号を反転して第１及び第２のトランジスタのゲートに印加するインバータと、入力信号を遅延して第３及び第４のトランジスタのゲートに印加する遅延回路と、遅延回路から出力される信号の一部の成分を第１及び第２のトランジスタのドレインに供給する第１の補助駆動手段と、インバータから出力される信号の一部の成分を第３及び第４のトランジスタのドレインに供給する第２の補助駆動手段とを具備する。 In order to solve the above problems, a differential signal output circuit according to the present invention is a differential signal output circuit that outputs a differential signal composed of a first output signal and a second output signal, A first output stage including a P-channel first transistor and an N-channel second transistor connected in series, and outputting a first output signal from the drains of the first and second transistors; A third transistor of the P channel and a fourth transistor of the N channel, the sources of the third and fourth transistors being connected to the sources of the first and second transistors, respectively, a second output stage that outputs a second output signal from the drain of the fourth transistor, and a current supply means for supplying a predetermined current to the first and second output stage, first inverts the input signal And the second An inverter applied to the gate of the transistor, the delay applied to the gate of the third and fourth transistors to delay the input signal circuit and a part of the component of the signal output from the delay circuit the first and second First auxiliary driving means for supplying to the drain of the transistor, and second auxiliary driving means for supplying a part of the signal output from the inverter to the drain of the third and fourth transistors.

ここで、第１の補助駆動手段が、遅延回路の出力端子と第１及び第２のトランジスタのドレインとの間に接続された第１のコンデンサを含み、第２の補助駆動手段が、インバータの出力端子と第３及び第４のトランジスタのドレインとの間に接続された第２のコンデンサを含むようにしても良い。 Here, the first auxiliary driving means includes a first capacitor connected between the output terminal of the delay circuit and the drains of the first and second transistors, and the second auxiliary driving means is connected to the inverter. A second capacitor connected between the output terminal and the drains of the third and fourth transistors may be included.

また、遅延回路が、Ｐチャネルの第５のトランジスタとＮチャネルの第６のＭＯＳトランジスタとによって構成され、インバータの遅延時間に相当する遅延時間を有するトランスミッションゲートを含むようにしても良い。
さらに、本発明に係る半導体集積回路は、以上述べたような差動信号出力回路を具備している。
 The delay circuit may include a transmission gate that includes a P-channel fifth transistor and an N-channel sixth MOS transistor and has a delay time corresponding to the delay time of the inverter .
Furthermore, the semiconductor integrated circuit according to the present invention includes the differential signal output circuit as described above.

本発明によれば、第１の補助駆動手段によって第１の出力段の出力点を補助的に駆動すると共に、第２の補助駆動手段によって第２の出力段の出力点を補助的に駆動することにより、入力信号の遷移点における貫通電流等の影響による出力信号の波形なまりや波形歪を改善することができる。   According to the present invention, the output point of the first output stage is auxiliary driven by the first auxiliary driving means, and the output point of the second output stage is auxiliary driven by the second auxiliary driving means. As a result, it is possible to improve the waveform rounding and waveform distortion of the output signal due to the influence of the through current at the transition point of the input signal.

以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る差動信号出力回路の構成を示す回路図である。この差動信号出力回路は、ＩＣ又はＬＳＩ等の半導体集積回路に内蔵されており、図５に示すようなＬＶＤＳインターフェースの送信側回路１００において使用することができる。図５に示すように、差動信号出力回路は、例えばＣＭＯＳレベルで供給される入力信号ＩＮ１に基づいて、往路伝送線３０１と復路伝送線３０２とを介して出力電流ＩＯを差動信号として出力する。一方、受信側回路２００は、終端抵抗ＲＴを有し、差動信号出力回路１０１から出力される差動信号を入力する。 Hereinafter, the best mode for carrying out the present invention will be described in detail with reference to the drawings. The same constituent elements are denoted by the same reference numerals, and the description thereof is omitted.
FIG. 1 is a circuit diagram showing a configuration of a differential signal output circuit according to a first embodiment of the present invention. This differential signal output circuit is built in a semiconductor integrated circuit such as an IC or LSI, and can be used in a transmission side circuit 100 of an LVDS interface as shown in FIG. As shown in FIG. 5, the differential signal output circuit uses the output current IO as a differential signal via the forward transmission line 301 and the backward transmission line 302 based on an input signal IN1 supplied at, for example, a CMOS level. Output. On the other hand, the reception-side circuit 200 has a termination resistor RT and inputs a differential signal output from the differential signal output circuit 101.

再び図１を参照すると、この差動信号出力回路は、ＰチャネルＭＯＳトランジスタＱＰ１とＮチャネルＭＯＳトランジスタＱＮ１とによって構成される第１の出力段と、ＰチャネルＭＯＳトランジスタＱＰ２とＮチャネルＭＯＳトランジスタＱＮ２とによって構成される第２の出力段と、これらの出力段に所定の電流を供給するＰチャネルＭＯＳトランジスタＱＰ３及び抵抗Ｒ１とを含んでいる。   Referring again to FIG. 1, this differential signal output circuit includes a first output stage constituted by a P channel MOS transistor QP1 and an N channel MOS transistor QN1, a P channel MOS transistor QP2 and an N channel MOS transistor QN2. And a P-channel MOS transistor QP3 and a resistor R1 for supplying a predetermined current to these output stages.

トランジスタＱＰ１のドレインとトランジスタＱＮ１のドレインは、出力端子２１に接続されており、トランジスタＱＰ２のドレインとトランジスタＱＮ２のドレインは、出力端子２２に接続されている。差動信号出力回路は、出力端子２１及び２２から、差動出力信号ＯＵＴ１及びＯＵＴ２を出力する。   The drain of the transistor QP1 and the drain of the transistor QN1 are connected to the output terminal 21, and the drain of the transistor QP2 and the drain of the transistor QN2 are connected to the output terminal 22. The differential signal output circuit outputs differential output signals OUT1 and OUT2 from the output terminals 21 and 22.

トランジスタＱＰ１のソースとトランジスタＱＰ２のソースは、第１の接続点において、ＰチャネルＭＯＳトランジスタＱＰ３のドレインに接続されている。トランジスタＱＰ３は、バイアス電圧に従って、高電位側の電源電位ＶＤＤから第１の接続点に所定の電流を供給する。また、トランジスタＱＮ１のソースとトランジスタＱＮ２のソースは、第２の接続点において、抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は、低電位側の電源電位ＶＳＳ（ここでは接地電位とする）に接続されている。 The source of the transistor QP1 and the source of the transistor QP2 are connected to the drain of the P-channel MOS transistor QP3 at the first connection point. The transistor QP3 supplies a predetermined current from the high-potential power supply potential V DD to the first connection point in accordance with the bias voltage. The source of the transistor QN1 and the source of the transistor QN2 are connected to one end of the resistor R1 at the second connection point. The other end of the resistor R1 is connected to a power supply potential V SS on the low potential side (here, a ground potential).

また、この差動信号出力回路は、第１及び第２の出力段におけるトランジスタのゲートに差動信号を供給するために、インバータ１及び２と、トランスミッションゲート３とを含んでいる。トランスミッションゲート３は、ＰチャネルＭＯＳトランジスタＱＰ４とＮチャネルＭＯＳトランジスタＱＮ４とによって構成され、インバータ２の遅延時間に相当する遅延時間を有している。   The differential signal output circuit includes inverters 1 and 2 and a transmission gate 3 for supplying a differential signal to the gates of the transistors in the first and second output stages. Transmission gate 3 includes P channel MOS transistor QP4 and N channel MOS transistor QN4, and has a delay time corresponding to the delay time of inverter 2.

さらに、本実施形態においては、トランスミッションゲート３の出力と、第１の出力段を構成するトランジスタＱＰ１及びＱＮ１のドレインとの間に、コンデンサＣ１が接続されている。また、インバータ２の出力と、第２の出力段を構成するトランジスタＱＰ２及びＱＮ２のドレインとの間に、コンデンサＣ２が接続されている。   Further, in the present embodiment, the capacitor C1 is connected between the output of the transmission gate 3 and the drains of the transistors QP1 and QN1 constituting the first output stage. A capacitor C2 is connected between the output of the inverter 2 and the drains of the transistors QP2 and QN2 constituting the second output stage.

ここで、コンデンサＣ１は、出力信号ＯＵＴ１の波形なまりや波形歪をブートストラップにより改善する第１の補助駆動手段としての役割を有しており、コンデンサＣ２は、出力信号ＯＵＴ２の波形なまりや波形歪をブートストラップにより改善する第２の補助駆動手段としての役割を有している。このように、本実施形態におけるコンデンサＣ１及びＣ２の役割は、一般的なネガティブフィードバックループにおいてコンデンサによって行われる位相補償とは根本的に異なっている。   Here, the capacitor C1 has a role as first auxiliary driving means for improving the waveform rounding and waveform distortion of the output signal OUT1 by bootstrap, and the capacitor C2 is a waveform rounding and waveform distortion of the output signal OUT2. It serves as a second auxiliary driving means for improving the above by bootstrap. As described above, the roles of the capacitors C1 and C2 in the present embodiment are fundamentally different from the phase compensation performed by the capacitors in a general negative feedback loop.

次に、本実施形態に係る差動信号出力回路の動作について説明する。
本実施形態においては、トランジスタＱＰ３を流れる電流の値が３．５ｍＡとなるようにバイアス電圧を調整することにより、出力端子２１及び２２の各々から出力される出力電流の値を±３．５ｍＡとしている。この場合には、出力端子２１と出力端子２２との間に１００Ωの負荷抵抗が接続されることを想定すると、負荷抵抗の両端に発生する電位差は±３５０ｍＶとなり、出力端子２１及び２２の各々に印加される信号電圧の大きさは３５０ｍＶＰ−Ｐとなる。 Next, the operation of the differential signal output circuit according to this embodiment will be described.
In the present embodiment, by adjusting the bias voltage so that the value of the current flowing through the transistor QP3 is 3.5 mA, the value of the output current output from each of the output terminals 21 and 22 is ± 3.5 mA. Yes. In this case, assuming that a load resistance of 100Ω is connected between the output terminal 21 and the output terminal 22, the potential difference generated at both ends of the load resistance is ± 350 mV, and each of the output terminals 21 and 22 is connected. the size of the applied signal voltage becomes 350 mV P-P.

インバータ１は、入力端子１１に印加される入力信号ＩＮ１を反転することにより、反転された入力信号ＩＮ２を生成する。反転された入力信号ＩＮ２は、一方では、インバータ２によってさらに反転されて、第１の出力段を構成するトランジスタＱＰ１及びＱＮ１のゲートに印加され、他方では、トランスミッションゲート３を介して非反転のまま、第２の出力段を構成するトランジスタＱＰ２及びＱＮ２のゲートに印加される。電源電圧の値（ＶＤＤ−ＶＳＳ）が５Ｖであるとすると、これらのトランジスタのゲートに印加される信号電圧の大きさは約５ＶＰ−Ｐとなる。 The inverter 1 inverts the input signal IN1 applied to the input terminal 11, thereby generating an inverted input signal IN2. On the one hand, the inverted input signal IN2 is further inverted by the inverter 2 and applied to the gates of the transistors QP1 and QN1 constituting the first output stage, and on the other hand, remains non-inverted via the transmission gate 3. And applied to the gates of the transistors QP2 and QN2 constituting the second output stage. When the value of the supply voltage (V DD -V SS) is assumed to be 5V, the magnitude of the signal voltage applied to the gates of these transistors is approximately 5V P-P.

本実施形態においては、第１の出力段を構成するトランジスタＱＰ１及びＱＮ１のドレインに、トランスミッションゲート３の出力、即ち、第２の出力段を構成するトランジスタＱＰ２及びＱＮ２のゲートから、コンデンサＣ１を介して交流信号成分（補償成分）が供給される。同様に、第２の出力段を構成するトランジスタＱＰ２及びＱＮ２のドレインに、インバータ２の出力、即ち、第１の出力段を構成するトランジスタＱＰ１及びＱＮ１のゲートから、コンデンサＣ２を介して交流信号成分（補償成分）が供給される。   In the present embodiment, the output of the transmission gate 3, that is, the gates of the transistors QP2 and QN2 constituting the second output stage is connected to the drains of the transistors QP1 and QN1 constituting the first output stage via the capacitor C1. Thus, an AC signal component (compensation component) is supplied. Similarly, the AC signal component is connected to the drains of the transistors QP2 and QN2 constituting the second output stage from the output of the inverter 2, that is, from the gates of the transistors QP1 and QN1 constituting the first output stage via the capacitor C2. (Compensation component) is supplied.

ここで、出力端子２１と出力端子２２との間に１００Ωの負荷抵抗が接続されているとすると、差動出力信号ＯＵＴ１及びＯＵＴ２の各々における信号電圧（３５０ｍＶＰ−Ｐ）よりも、出力段のトランジスタのゲートに印加される信号電圧（約３ＶＰ−Ｐ）の方が大きくなる。また、これらの信号電圧の位相は同相である。従って、トランジスタＱＰ２及びＱＮ２のゲートからトランジスタＱＰ１及びＱＮ１のドレインに向けて、コンデンサＣ１を介して微分電流が流れ、この微分電流は、出力信号ＯＵＴ１の過渡特性を改善するように働く。同様に、トランジスタＱＰ１及びＱＮ１のゲートからトランジスタＱＰ２及びＱＮ２のドレインに向けて、コンデンサＣ２を介して微分電流が流れ、この微分電流は、出力信号ＯＵＴ２の過渡特性を改善するように働く。 Here, when a 100Ω load resistor to the output terminal 21 and the output terminal 22 is connected, than the signal voltage at each differential output signals OUT1 and OUT2 (350mV P-P), the output stage Write signal voltage applied to the gate of the transistor (about 3V P-P) is increased. Further, these signal voltages have the same phase. Therefore, a differential current flows through the capacitor C1 from the gates of the transistors QP2 and QN2 toward the drains of the transistors QP1 and QN1, and this differential current works to improve the transient characteristics of the output signal OUT1. Similarly, a differential current flows through the capacitor C2 from the gates of the transistors QP1 and QN1 to the drains of the transistors QP2 and QN2, and this differential current works to improve the transient characteristics of the output signal OUT2.

図２は、本実施形態に係る差動信号出力回路において波形歪が改善される様子を示す図である。入力信号（ここでは、ＩＮ２を示す）の遷移点において電源電圧の値（ＶＤＤ−ＶＳＳ）が降下して、補償前の出力信号ＯＵＴ１においては、波形がなまったり、段がついたように歪んでしまう。ところが、図２に示すような補償成分を生成して出力信号に加えることにより、補償前の出力信号ＯＵＴ１におけるような波形なまりや波形歪を改善することが可能となる。 FIG. 2 is a diagram illustrating how the waveform distortion is improved in the differential signal output circuit according to the present embodiment. The value of the power supply voltage (V DD −V SS ) drops at the transition point of the input signal (indicated here as IN2), and the waveform of the output signal OUT1 before compensation appears to be distorted or stepped. It will be distorted. However, by generating a compensation component as shown in FIG. 2 and adding it to the output signal, it becomes possible to improve waveform rounding and waveform distortion as in the output signal OUT1 before compensation.

次に、本発明の第２の実施形態について説明する。
図３は、本発明の第２の実施形態に係る差動信号出力回路の構成を示す回路図である。図３に示すように、第２の実施形態においては、２つの入力端子１１及び１２を用いて差動入力信号ＩＮ１及びＩＮ２を入力するようにしており、さらに、補助駆動手段の構成を変更している。その他の点に関しては、第１の実施形態と同じである。 Next, a second embodiment of the present invention will be described.
FIG. 3 is a circuit diagram showing a configuration of a differential signal output circuit according to the second embodiment of the present invention. As shown in FIG. 3, in the second embodiment, the differential input signals IN1 and IN2 are input using the two input terminals 11 and 12, and the configuration of the auxiliary drive means is changed. ing. The other points are the same as those in the first embodiment.

本実施形態において、入力端子１１は、第１の出力段を構成するトランジスタＱＰ１及びＱＮ１のゲートに接続され、入力端子１２は、第２の出力段を構成するトランジスタＱＰ２及びＱＮ２のゲートに接続されている。また、入力端子１１及び１２には、インバータ４及び５の入力が接続されている。   In this embodiment, the input terminal 11 is connected to the gates of the transistors QP1 and QN1 constituting the first output stage, and the input terminal 12 is connected to the gates of the transistors QP2 and QN2 constituting the second output stage. ing. Input terminals 11 and 12 are connected to inputs of inverters 4 and 5.

インバータ４の出力は、コンデンサＣ１の一端に接続され、コンデンサＣ１の他端は、第１の出力段を構成するトランジスタＱＰ１及びＱＮ１のドレインに接続されている。また、インバータ５の出力は、コンデンサＣ２の一端に接続され、コンデンサＣ２の他端は、第２の出力段を構成するトランジスタＱＰ２及びＱＮ２のドレインに接続されている。   The output of the inverter 4 is connected to one end of the capacitor C1, and the other end of the capacitor C1 is connected to the drains of the transistors QP1 and QN1 constituting the first output stage. The output of the inverter 5 is connected to one end of the capacitor C2, and the other end of the capacitor C2 is connected to the drains of the transistors QP2 and QN2 constituting the second output stage.

ここで、インバータ４及びコンデンサＣ１は、出力信号ＯＵＴ１の波形なまりや波形歪をブートストラップにより改善する第１の補助駆動手段としての役割を有しており、インバータ５及びコンデンサＣ２は、出力信号ＯＵＴ２の波形なまりや波形歪をブートストラップにより改善する第２の補助駆動手段としての役割を有している。   Here, the inverter 4 and the capacitor C1 have a role as first auxiliary driving means for improving the waveform rounding and waveform distortion of the output signal OUT1 by bootstrap, and the inverter 5 and the capacitor C2 are output from the output signal OUT2. It serves as a second auxiliary driving means for improving the waveform rounding and waveform distortion of the above by bootstrap.

コンデンサＣ１の一端における信号は、第２の出力段を構成するトランジスタＱＰ２及びＱＮ２のゲートにおける入力信号ＩＮ２と同相であり、コンデンサＣ２の一端における信号は、第１の出力段を構成するトランジスタＱＰ１及びＱＮ１のゲートにおける入力信号ＩＮ１と同相である。従って、第２の実施形態に係る差動信号出力回路においても、第１の実施形態に係る差動信号出力回路と同じように、出力信号ＯＵＴ１及びＯＵＴ２の波形なまりや波形歪を改善することができる。   The signal at one end of the capacitor C1 is in phase with the input signal IN2 at the gates of the transistors QP2 and QN2 constituting the second output stage, and the signal at one end of the capacitor C2 is the transistor QP1 constituting the first output stage and It is in phase with the input signal IN1 at the gate of QN1. Therefore, in the differential signal output circuit according to the second embodiment, the waveform rounding and the waveform distortion of the output signals OUT1 and OUT2 can be improved as in the differential signal output circuit according to the first embodiment. it can.

次に、本発明の第３の実施形態について説明する。
図４は、本発明の第３の実施形態に係る差動信号出力回路の構成を示す回路図である。図４に示すように、第３の実施形態においては、各トランジスタのゲートに信号を供給するためのインバータを追加しており、さらに、一部の接続を変更している。その他の点に関しては、第２の実施形態と同じである。 Next, a third embodiment of the present invention will be described.
FIG. 4 is a circuit diagram showing a configuration of a differential signal output circuit according to the third embodiment of the present invention. As shown in FIG. 4, in the third embodiment, an inverter for supplying a signal to the gate of each transistor is added, and some of the connections are changed. Other points are the same as in the second embodiment.

本実施形態において、入力端子１１は、インバータ３１〜３３の入力に接続され、入力端子１２は、インバータ４１〜４３の入力に接続されている。インバータ３１の出力は、第１の出力段を構成するトランジスタＱＰ１のゲートに接続され、インバータ３２の出力は、第１の出力段を構成するトランジスタＱＮ１のゲートに接続されている。また、インバータ４１の出力は、第２の出力段を構成するトランジスタＱＰ２のゲートに接続され、インバータ４２の出力は、第２の出力段を構成するトランジスタＱＮ２のゲートに接続されている。   In this embodiment, the input terminal 11 is connected to the inputs of the inverters 31 to 33, and the input terminal 12 is connected to the inputs of the inverters 41 to 43. The output of the inverter 31 is connected to the gate of the transistor QP1 constituting the first output stage, and the output of the inverter 32 is connected to the gate of the transistor QN1 constituting the first output stage. The output of the inverter 41 is connected to the gate of the transistor QP2 constituting the second output stage, and the output of the inverter 42 is connected to the gate of the transistor QN2 constituting the second output stage.

インバータ４３の出力は、コンデンサＣ１の一端に接続され、コンデンサＣ１の他端は、第１の出力段を構成するトランジスタＱＰ１及びＱＮ１のドレインに接続されている。また、インバータ３３の出力は、コンデンサＣ２の一端に接続され、コンデンサＣ２の他端は、第２の出力段を構成するトランジスタＱＰ２及びＱＮ２のドレインに接続されている。   The output of the inverter 43 is connected to one end of the capacitor C1, and the other end of the capacitor C1 is connected to the drains of the transistors QP1 and QN1 constituting the first output stage. The output of the inverter 33 is connected to one end of the capacitor C2, and the other end of the capacitor C2 is connected to the drains of the transistors QP2 and QN2 constituting the second output stage.

ここで、インバータ４３及びコンデンサＣ１は、出力信号ＯＵＴ１の波形なまりや波形歪をブートストラップにより改善する第１の補助駆動手段としての役割を有しており、インバータ３３及びコンデンサＣ２は、出力信号ＯＵＴ２の波形なまりや波形歪をブートストラップにより改善する第２の補助駆動手段としての役割を有している。   Here, the inverter 43 and the capacitor C1 have a role as first auxiliary driving means for improving the waveform rounding and waveform distortion of the output signal OUT1 by bootstrap, and the inverter 33 and the capacitor C2 are output from the output signal OUT2. It serves as a second auxiliary driving means for improving the waveform rounding and waveform distortion of the above by bootstrap.

コンデンサＣ１の一端における信号は、第２の出力段を構成するトランジスタＱＰ２及びＱＮ２のゲートにおける信号と同相かつ同レベルであり、コンデンサＣ２の一端における信号は、第１の出力段を構成するトランジスタＱＰ１及びＱＮ１のゲートにおける信号と同相かつ同レベルである。従って、第３の実施形態に係る差動信号出力回路においても、第１の実施形態に係る差動信号出力回路と同じように、差動出力信号ＯＵＴ１及びＯＵＴ２の波形なまりや波形歪を改善することができる。   The signal at one end of the capacitor C1 is in phase and at the same level as the signals at the gates of the transistors QP2 and QN2 constituting the second output stage, and the signal at one end of the capacitor C2 is the transistor QP1 constituting the first output stage. And at the same level and level as the signal at the gate of QN1. Accordingly, the differential signal output circuit according to the third embodiment also improves the waveform rounding and distortion of the differential output signals OUT1 and OUT2, as in the differential signal output circuit according to the first embodiment. be able to.

本発明は、発振器等における出力回路やバッファ回路として用いられる差動信号出力回路、及び、そのような差動信号出力回路を含む半導体集積回路において利用することが可能である。   The present invention can be used in a differential signal output circuit used as an output circuit or a buffer circuit in an oscillator or the like, and a semiconductor integrated circuit including such a differential signal output circuit.

本発明の第１の実施形態に係る差動信号出力回路の構成を示す回路図。1 is a circuit diagram showing a configuration of a differential signal output circuit according to a first embodiment of the present invention. 図１の差動信号出力回路において波形歪が改善される様子を示す図。The figure which shows a mode that a waveform distortion is improved in the differential signal output circuit of FIG. 本発明の第２の実施形態に係る差動信号出力回路の構成を示す回路図。The circuit diagram which shows the structure of the differential signal output circuit which concerns on the 2nd Embodiment of this invention. 本発明の第３の実施形態に係る差動信号出力回路の構成を示す回路図。The circuit diagram which shows the structure of the differential signal output circuit which concerns on the 3rd Embodiment of this invention. ＬＶＤＳインターフェースの概要を示す図。The figure which shows the outline | summary of an LVDS interface. 従来の差動信号出力回路の回路構成例を示す図。The figure which shows the circuit structural example of the conventional differential signal output circuit. 従来の差動信号出力回路における波形歪を示す図。The figure which shows the waveform distortion in the conventional differential signal output circuit.

符号の説明Explanation of symbols

１、２、４、５、３１〜３３、４１〜４３ インバータ、 ３ トランスミッションゲート、 １１、１２ 入力端子、 ２１、２２ 出力端子、 １００ 送信側回路、 １０１ 差動信号出力回路、 ２００ 受信側回路、 ２０１ 差動信号入力回路、 ３０１ 往路伝送線、 ３０２ 復路伝送線、 ＱＰ１〜ＱＰ４ ＰチャネルＭＯＳトランジスタ、 ＱＮ１〜ＱＮ４ ＮＰチャネルＭＯＳトランジスタ、 Ｃ１、Ｃ２ コンデンサ、 Ｒ１ 抵抗 1, 2, 4, 5, 31-33, 41-43 inverter, 3 transmission gate, 11, 12 input terminal, 21, 22 output terminal, 100 transmission side circuit, 101 differential signal output circuit, 200 reception side circuit, 201 differential signal input circuit, 301 forward transmission line, 302 return transmission line, QP1 to QP4 P channel MOS transistor, QN1 to QN4 NP channel MOS transistor, C1, C2 capacitor, R1 resistance

Claims (4)

第１の出力信号と第２の出力信号とによって構成される差動信号を出力する差動信号出力回路であって、
直列接続されたＰチャネルの第１のトランジスタとＮチャネルの第２のトランジスタとを含み、前記第１及び第２のトランジスタのドレインから第１の出力信号を出力する第１の出力段と、
直列接続されたＰチャネルの第３のトランジスタとＮチャネルの第４のトランジスタとを含み、前記第３及び第４のトランジスタのソースが前記第１及び第２のトランジスタのソースにそれぞれ接続されており、前記第３及び第４のトランジスタのドレインから第２の出力信号を出力する第２の出力段と、
前記第１及び第２の出力段に所定の電流を供給する電流供給手段と、
入力信号を反転して前記第１及び第２のトランジスタのゲートに印加するインバータと、
入力信号を遅延して前記第３及び第４のトランジスタのゲートに印加する遅延回路と、
前記遅延回路から出力される信号の一部の成分を前記第１及び第２のトランジスタのドレインに供給する第１の補助駆動手段と、
前記インバータから出力される信号の一部の成分を前記第３及び第４のトランジスタのドレインに供給する第２の補助駆動手段と、
を具備する差動信号出力回路。 A differential signal output circuit that outputs a differential signal constituted by a first output signal and a second output signal,
A first output stage including a P-channel first transistor and an N-channel second transistor connected in series, and outputting a first output signal from the drains of the first and second transistors;
A P-channel third transistor and an N-channel fourth transistor connected in series; and the sources of the third and fourth transistors are connected to the sources of the first and second transistors, respectively. A second output stage for outputting a second output signal from the drains of the third and fourth transistors;
Current supply means for supplying a predetermined current to the first and second output stages;
An inverter that inverts an input signal and applies it to the gates of the first and second transistors;
A delay circuit for delaying an input signal and applying it to the gates of the third and fourth transistors;
First auxiliary driving means for supplying a partial component of a signal output from the delay circuit to the drains of the first and second transistors;
A second auxiliary driving means for supplying a part of a signal output from the inverter to the drains of the third and fourth transistors;
A differential signal output circuit comprising: 前記第１の補助駆動手段が、前記遅延回路の出力端子と前記第１及び第２のトランジスタのドレインとの間に接続された第１のコンデンサを含み、
前記第２の補助駆動手段が、前記インバータの出力端子と前記第３及び第４のトランジスタのドレインとの間に接続された第２のコンデンサを含む、
請求項１記載の差動信号出力回路。 The first auxiliary driving means includes a first capacitor connected between an output terminal of the delay circuit and drains of the first and second transistors;
The second auxiliary driving means includes a second capacitor connected between an output terminal of the inverter and drains of the third and fourth transistors;
The differential signal output circuit according to claim 1. 前記遅延回路が、Ｐチャネルの第５のトランジスタとＮチャネルの第６のＭＯＳトランジスタとによって構成され、前記インバータの遅延時間に相当する遅延時間を有するトランスミッションゲートを含む、請求項１又は２記載の差動信号出力回路。  3. The delay circuit according to claim 1, wherein the delay circuit includes a transmission gate that includes a P-channel fifth transistor and an N-channel sixth MOS transistor and has a delay time corresponding to the delay time of the inverter. Differential signal output circuit. 請求項１〜３のいずれか１項記載の差動信号出力回路を具備する半導体集積回路。 The semiconductor integrated circuit having a differential signal output circuit according to any one of claims 1-3.
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