JP4036837B2 - Ｄｒａｍデバイスの縦型トランジスタに線成形マスタ・マスクを使用してビットライン・コンタクトを形成する方法 - Google Patents
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Description
本発明は、ＤＲＡＭおよびｅＤＲＡＭデバイスの縦型トランジスタを製造する方法に関し、より詳細には、経済的な製造プロセスを使用しながら、寄生キャパシタンスの減少したデバイスを提供する方法に関する。
「線相互接続および拡散部への縁無しコンタクトを同時に形成する方法（Method ofSimultaneously Forming a Line Interconnection and a Borderless Contact toDiffusion）」に関するディヴァカルニ（Divakaruni）等の一般に譲渡された米国特許第６，２４５，６５１号で実証されるように、縦型トランジスタＤＲＡＭ／埋込みＤＲＡＭでは、線成形マスクを使用してアレイのビットライン接合にコンタクトを取ることができる。線は印刷するのがより簡単であり、プロセス歩留りが改善される。縁無しコンタクトを有するＤＲＡＭでは、線コンタクト・マスクにより、ビットライン・キャパシタンスが増加し、性能が犠牲にされる。したがって、ワードライン（ゲート導体）の片側だけにコンタクトを作る必要がある。
その結果として、「緩和されたピッチ・パターンを有するＤＲＡＭアレイ・ビット・コンタクト（DRAM Array Bit Contact with Relaxed Pitch Pattern）」に関する、ディヴァカルニ（Divakaruni）およびラデンス（Radens）の２００１年１２月２１日に出願され一般に譲渡された同時係属米国特許出願第１０／０２６，１１９号に示されるように、やはり線成形マスクを使用しながら１つの単一縁無しコンタクトを可能にする方法が示された。しかし、標準プロセスのばらつきによるトレンチの上のゲート導体の変化は、トレンチの内側のスペーサの厚さで制限される。このことは、ワードライン（ゲート導体）を印刷するオーバーレイ条件にむしろ厳しい制約を加える。本発明は、トレンチに非対称スペーサを使用することで、この問題の解決策を提供する。スペーサを非対称（すなわち、片側だけに存在）にすることで、オーバーレイの制約は大幅に緩和される。
ユー・グルーアニング（U.Gruening）、「垂直アクセス・トランジスタおよび埋込みストラップ（ＶＥＲＩ ＢＥＳＴ）を有する４Ｇｂ／１６Ｇｂ用の新規なトレンチＤＲＡＭセル（ANovel Trench DRAM Cell with a Vertical Access Transistor and Buried Strap (VERIBEST) for 4Gb/16Gb）」、ＩＥＤＭ技術要約（IEDM Tech. Digest）、２５〜２９頁（１９９９年）、を参照されたい。
また、エス・ウェンシェ（S.Wuensche）、「縦型トランジスタ・トレンチ・セルを有する１１０ｎｍ ５１２Ｍｂ ＤＤＲ ＤＲＡＭ（A110nm 512Mb DDR DRAM with Vertical Transistor Trench Cell）」、２００２年ＶＬＳＩ回路シンポジュウム技術論文要約（2002Symposium on VLSI Circuits Digests of Technical Papers）、ＩＥＥＥ、１１４〜１１５頁（２００２年）を参照されたい。
現在の最先端技術において、１１０ｎｍ世代の縦型トランジスタＤＲＡＭデバイスでは、ダブル・データ・レート−ＩＩ(ＤＤＲ−−ＩＩ)ＤＲＡＭ型デバイスのような高速仕様を満たすようにビットラインの寄生キャパシタンスを減少させるために、セル毎に１つのビットライン・コンタクトが必要となる。最新技術では、ビットライン・コンタクトを形成するために１９３ｎｍの単一コンタクト・マスクが使用された。しかし、１９３ｎｍマスクおよび要求されるフォトリソグラフィを行うために必要な機器のコストは非常に高い。さらに、そのために、ＤＴポリシリコン（深いトレンチのポリシリコン）とビットラインの間の短絡を防ぐために深いトレンチ（ＤＴ）を一方の側にずらさなければならない。このことは、集積化プロセスを複雑にし、また過度の短絡のために製品歩留りに悪影響を及ぼすので問題である。
米国特許第６，２４５，６５１号
同時係属米国特許出願第１０／０２６，１１９号
ユー・グルーアニング（U.Gruening）、「４Ｇｂ／１６Ｇｂ用垂直アクセス・トランジスタおよび埋込みストラップ（ＶＥＲＩ ＢＥＳＴ）を有する新規なトレンチＤＲＡＭセル（ANovel Trench DRAM Cell with a Vertical Access Transistor and Buried Strap (VERIBEST) 4Gb/16Gb）」、ＩＥＤＭ技術要約（IEDM Tech. Digest）、２５〜２９頁（１９９９年）、
エス・ウェンシェ（S.Wuensche）、「縦型トランジスタ・トレンチ・セルを有する１１０ｎｍ ５１２Ｍｂ ＤＤＲ ＤＲＡＭ（A110nm 512Mb DDR DRAM with Vertical Transistor Trench Cell）」、２００２年ＶＬＳＩ回路シンポジュウム技術論文要約（2002Symposium on VLSI Circuits Digests of Technical Papers）、ＩＥＥＥ、１１４〜１１５頁（２００２年）
本発明に従って、ビットライン・コンタクトと垂直ゲート・ポリシリコンの間の短絡を防ぐために、片側スペーサが設けられる。片側スペーサを備えることの利点は、製品歩留りを高めるためにフォトマスク位置合せずれ許容範囲が改善されることである。
本発明の他の利点は、２４８ｎｍマスクが使用されることであり、この２４８ｎｍマスクは、最先端技術の実施として現在当産業で使用されている１９３ｎｍフォトマスクよりも遥かに経済的である。
本発明の方法によって、より成熟した２４８ｎｍマスクを使用して単一ビットライン・コンタクト（ＢＣ）を形成して、コストを低減しかつフォトマスク位置合せずれ許容範囲を改善することができるようになる。
本発明の方法によって、成熟した世代のフォトリソグラフィ技術を使用してＤＲＡＭ／ｅ−ＤＲＡＭデバイスのビットライン・コンタクト・ビア用の独特のパターンを形成して、コストを低減しかつ歩留りを向上することができるようになる。
内部スペーサの独特のパターン（古い世代のリソグラフィ技術を使用した）は、ワードラインとビットラインの短絡を防ぐように垂直ゲート・トランジスタＤＲＡＭ／ｅ−ＤＲＡＭアレイの深いトレンチ中に形成される。
デュアル・ダマシン・プロセスを使用して、ビットライン・コンタクト・ビアが形成され、またビットラインが形成される。
本発明に従って、上面および本体を有する基板と、上部側壁および下部側壁を有し本体中に形成された複数の深いトレンチとを含み、深いトレンチ・コンデンサおよびゲート電極が深いトレンチ中に形成されており、ゲート電極はゲート酸化物で本体から分離され深いトレンチ・コンデンサはコンデンサ誘電体層で本体から分離されており、さらに、ゲート酸化物を除いて上面近くにゲート電極と並置されたドープされたソース領域と、コンデンサに接続され基板の本体中に形成されたドレイン領域とを含み、かつゲート電極と深いトレンチの上部側壁との間に側壁スペーサを有する集積回路構造に、ビットライン・コンタクトを形成する方法が提供される。本方法は、次のステップを含む。線成形マスタ・マスクでパターン形成されるパターン形成マスクをデバイスの上に形成して、ゲート電極の上面の一部を基板の上面に露出させるステップ。ソース領域と並置された深いトレンチの側壁スペーサと並んでゲート電極中に延びるディボット（divot）をエッチングするステップ。ディボットに誘電体材料を充填するステップ。ワードラインおよび窒化ケイ素キャップを有するワードライン積重ねをゲート電極と接触して形成するステップ。この構造を覆う耐エッチング性の共形ライナを形成するステップ。共形ライナを覆う平坦化されたＩＬＤ層を形成するステップ。平坦化されたＩＬＤ層を覆うガラス層を形成するステップ。線成形マスタ・マスクでパターン形成されたビットライン・コンタクト・マスクを形成するステップであって、それによるビットライン・コンタクトがソース領域の上に深いトレンチの側壁スペーサと並置されるようになるステップ。ビットライン・コンタクト・マスクのパターンでビア・ホールをソース領域までエッチングし、ビア・ホールにビットライン・コンタクトを形成するステップ。
好ましくは、ディボットは、窒化ケイ素の厚い層を堆積し続いて平坦化することで窒化ケイ素を充填され、さらに耐エッチング性ライナは、窒化ケイ素の共形層を含む。
好ましくは、ビットライン・コンタクト・マスクがＭ０配線の線ハードマスクの上に形成されており、そしてビットライン・コンタクト・マスクは、ハードマスクに対して選択的なエッチング剤を用いて、Ｍ０ハードマスクの線を通して、その下の誘電体層を貫通する開口を、ワードラインを覆うライナの一部を含んでエッチングするように使用され、さらに、その後で、ビットライン・コンタクト・マスクを除去し耐エッチング性ライナに対して選択的にエッチングする。
好ましくは、ビットライン・コンタクト・マスクは、水平面内でＭ０ハードマスクの開口に対して直角に突き出ている開口を有する。
好ましくは、ＩＬＤ層はＢＰＳＧ層であり、このＢＰＳＧ層は、次にＣＭＰで平坦化され、そのあとで今度はＴＥＯＳガラス層で覆われる。
本発明の前述および他の態様および利点を、添付の図面に関連して以下で説明し、また記述する。
図１は、ＡＴＯ（アレイ表面酸化物）平坦化後における縦型ＭＯＳＦＥＴ構造１０のＤＲＡＭまたはｅ−ＤＲＡＭデバイスのアレイ中の１つの垂直セルＤＲＡＭデバイスの、図２の線１Ａ−１Ａ’に沿った断面図を示す。図２は、図１に示すデバイスを含んだ構造のより大きな部分の平面図である。浅いトレンチ分離（ＳＴＩ）領域がワードラインＷＬの間に示される。
図２は、ＤＲＡＭまたはＥＤＲＡＭマイクロチップの垂直セルのアレイの配置の平面図である。ここで、深いトレンチ（ＤＴ）・コンデンサおよぶ縦型トランジスタは、ＡＴＯ酸化ケイ素プロセス後、標準的なプロセス方法を使用して形成された。この点まで、使用されたプロセスは標準的なものであるが、構造を多少詳細に説明して、存在する問題を明らかにする。
ＤＲＡＭ／ｅ−ＤＲＡＭデバイス・アレイ
図２に、水平能動領域ＡＡのアレイを示す。能動領域ＡＡは、図１に示すシリコン基板５１０に形成される。垂直ワードラインのアレイは、能動領域ＡＡの上を横切って形成される。ワードラインＷＬと能動領域ＡＡの交点に形成された６個の深いトレンチＤＴ１〜ＤＴ６を示す。
図２に、水平能動領域ＡＡのアレイを示す。能動領域ＡＡは、図１に示すシリコン基板５１０に形成される。垂直ワードラインのアレイは、能動領域ＡＡの上を横切って形成される。ワードラインＷＬと能動領域ＡＡの交点に形成された６個の深いトレンチＤＴ１〜ＤＴ６を示す。
アレイの縦型トランジスタ
図１を参照すると、シリコン基板５１０のＰ−ドープ領域に形成された２個の縦型トランジスタＭＯＳＦＥＴデバイス１２および１４が示されている。デバイス１２／１４はそれぞれの深いトレンチＤＴ３／ＤＴ４を含み、これらの深いトレンチが基板５１０の上面から基板中に延びているのが示されている。トレンチＤＴ３およびＤＴ４の上部はゲート酸化物層１１０（誘電体）で内張りされ、さらに充填されて、上部でトレンチＤＴ３／ＤＴ４がＦＥＴの垂直ゲート電極として作用する垂直ゲート電極１００／１００’（ポリシリコン）を含むようになっている。垂直ゲート電極１００の各々を除いて、ゲート酸化物層１１０のトレンチＤＴ３／ＤＴ４と反対側に、トランジスタ・チャネル１２０／１２０’がある。深いトレンチＤＴ３／ＤＴ４の間のスペースの上部に、図１５に示すように、共通のＮ＋ドープ・ソース領域１３０が共通ビットライン・ビアＢＣＶと接続するように構成されている。垂直ゲート電極１００／１００’の各々の底部のそばで、Ｎ＋ドープ・ドレイン領域１４０はそれぞれのコンデンサ５３／５４のコンデンサ電極５００に電気的に接続されている。２個の縦型トランジスタＭＯＳＦＥＴデバイス１２および１４の対応するソース領域１３０およびドレイン領域１４０は、ＭＯＳＦＥＴデバイスの通常設計に従って、ゲート酸化物層１１０で垂直ゲート電極から分離されている。
図１を参照すると、シリコン基板５１０のＰ−ドープ領域に形成された２個の縦型トランジスタＭＯＳＦＥＴデバイス１２および１４が示されている。デバイス１２／１４はそれぞれの深いトレンチＤＴ３／ＤＴ４を含み、これらの深いトレンチが基板５１０の上面から基板中に延びているのが示されている。トレンチＤＴ３およびＤＴ４の上部はゲート酸化物層１１０（誘電体）で内張りされ、さらに充填されて、上部でトレンチＤＴ３／ＤＴ４がＦＥＴの垂直ゲート電極として作用する垂直ゲート電極１００／１００’（ポリシリコン）を含むようになっている。垂直ゲート電極１００の各々を除いて、ゲート酸化物層１１０のトレンチＤＴ３／ＤＴ４と反対側に、トランジスタ・チャネル１２０／１２０’がある。深いトレンチＤＴ３／ＤＴ４の間のスペースの上部に、図１５に示すように、共通のＮ＋ドープ・ソース領域１３０が共通ビットライン・ビアＢＣＶと接続するように構成されている。垂直ゲート電極１００／１００’の各々の底部のそばで、Ｎ＋ドープ・ドレイン領域１４０はそれぞれのコンデンサ５３／５４のコンデンサ電極５００に電気的に接続されている。２個の縦型トランジスタＭＯＳＦＥＴデバイス１２および１４の対応するソース領域１３０およびドレイン領域１４０は、ＭＯＳＦＥＴデバイスの通常設計に従って、ゲート酸化物層１１０で垂直ゲート電極から分離されている。
深いトレンチ・コンデンサ
１組の深いトレンチ・コンデンサ５３／５４が、それぞれの深いトレンチＤＴ３／ＤＴ４の内側に奥深く形成される。ゲート・ポリシリコン１００の下に、トレンチ上部酸化物絶縁層１５０がある。深いトレンチＤＴ３／ＤＴ４は、ＴＴＯ層１５０の下で、コンデンサ誘電体層５３０で内張りされている。コンデンサ誘電体層５３０は、内部コンデンサ電極５００（ドープされたポリシリコン）からゲート・ポリシリコン１００を絶縁する。この内部コンデンサ電極５００は底部に空所５４０を含み、この空所５４０は、コンデンサ電極５００を形成するポリシリコン充填プロセス中に形成される。コンデンサ誘電体層５３０の外側に、ドープされたシリコン５２０があり、このドープされたシリコン５２０は、トレンチ・コンデンサ５３／５４の外側の電極を形成する。ドープド・シリコン５２０は、当業者はよく理解するように、コンデンサ誘電体層５３０を形成する前に、深いトレンチＤＴ３／ＤＴ４のコンデンサ部の側壁のシリコンをドープすることで形成される。コンデンサ電極５００の上部は、深いトレンチＤＴ３、ＤＴ４などと関連したそれぞれの１つのＦＥＴ１２／１４のＮ＋ドープ・ドレイン領域１４０に接続されている。
１組の深いトレンチ・コンデンサ５３／５４が、それぞれの深いトレンチＤＴ３／ＤＴ４の内側に奥深く形成される。ゲート・ポリシリコン１００の下に、トレンチ上部酸化物絶縁層１５０がある。深いトレンチＤＴ３／ＤＴ４は、ＴＴＯ層１５０の下で、コンデンサ誘電体層５３０で内張りされている。コンデンサ誘電体層５３０は、内部コンデンサ電極５００（ドープされたポリシリコン）からゲート・ポリシリコン１００を絶縁する。この内部コンデンサ電極５００は底部に空所５４０を含み、この空所５４０は、コンデンサ電極５００を形成するポリシリコン充填プロセス中に形成される。コンデンサ誘電体層５３０の外側に、ドープされたシリコン５２０があり、このドープされたシリコン５２０は、トレンチ・コンデンサ５３／５４の外側の電極を形成する。ドープド・シリコン５２０は、当業者はよく理解するように、コンデンサ誘電体層５３０を形成する前に、深いトレンチＤＴ３／ＤＴ４のコンデンサ部の側壁のシリコンをドープすることで形成される。コンデンサ電極５００の上部は、深いトレンチＤＴ３、ＤＴ４などと関連したそれぞれの１つのＦＥＴ１２／１４のＮ＋ドープ・ドレイン領域１４０に接続されている。
アレイ構造
ＴＥＯＳガラスで構成されたアレイ表面の酸化物層２００は、共通ソース領域１３０の上に形成される。深いトレンチＤＴ３／ＤＴ４中の垂直ゲート電極１００／１００’を、ソース領域１３０およびその上に形成されるビットライン（図１５のビットライン接続ビアＢＣＶを参照されたい）から電気的に分離することが必要である。このビットラインは、アレイ表面の酸化物層２００を貫通してソース領域１３０に接続される。したがって、１組の内側スペーサ３００は、深いトレンチＤＴ３／ＤＴ４の一番上の首部に形成され、この首部で、垂直ゲート電極１００／１００’からその上に形成されるワードラインへの接続が行われることになる（図８のワードラインＷＬを参照されたい）。
ＴＥＯＳガラスで構成されたアレイ表面の酸化物層２００は、共通ソース領域１３０の上に形成される。深いトレンチＤＴ３／ＤＴ４中の垂直ゲート電極１００／１００’を、ソース領域１３０およびその上に形成されるビットライン（図１５のビットライン接続ビアＢＣＶを参照されたい）から電気的に分離することが必要である。このビットラインは、アレイ表面の酸化物層２００を貫通してソース領域１３０に接続される。したがって、１組の内側スペーサ３００は、深いトレンチＤＴ３／ＤＴ４の一番上の首部に形成され、この首部で、垂直ゲート電極１００／１００’からその上に形成されるワードラインへの接続が行われることになる（図８のワードラインＷＬを参照されたい）。
深いトレンチの縦型トランジスタ１２／１４のアレイの周囲では、ＴＥＯＳ酸化ケイ素を充填して形成された従来のＳＴＩ（浅いトレンチ分離）トレンチ４００が、深いトレンチＤＴ４の右側に並んで示されている。シリコン基板５１０中に延びているＳＴＩトレンチ４００は、説明のために深いトレンチＤＴ４の隣に示されている。ＳＴＩトレンチ４００の反対側のＰ−ドープ・シリコン基板５１０の表面で、周辺トランジスタのゲート酸化物層６１０は、ドープド・ポリシリコン６００の層で覆われている。
図１５に示すように、ワードラインＷＬからゲート・ポリシリコン・コンタクト層ＧＰを通して垂直ゲート電極１００の上面への電気的接続が行われさらにソース領域１３０の上面がビットライン・コンタクト・ビアＢＣＶに接続されるとき、起こる可能性のある電気的な問題が存在する。深いトレンチＤＴ３／ＤＴ４の側壁間の距離がますます小さな寸法に縮小されるにつれて、ワードラインＷＬが縦型ＭＯＳＦＥＴのソース領域１３０の本体のシリコンの電位に及ぼす影響は大きくなる。このために、垂直ゲート電極１００とビットライン・コンタクト・ビアＢＣＶ（図１５）の間の導通の可能性が高くなる。
２．２４８ｎｍマスクを使用した窒化ケイ素スペーサの形成
図３および４は、左手の深いトレンチＤＴ３において２４８ｎｍ線成形フォトレジストＰＲ１マスクＬＳＭ’を使用してトランジスタ１２の垂直ゲート電極１００のポリシリコンの上部にディボット１６０をエッチングした後の、図１および２の縦型ＭＯＳＦＥＴ構造１０を示すそれぞれ断面図および平面図である。図３は、縦型ＭＯＳＦＥＴ構造１０の断面図であり、このＭＯＳＦＥＴ構造は、窓Ｗ１を有するパターン形成された第１のフォトレジスト（ＰＲ１）の線成形マスクＬＳＭ’で覆われている。ＰＲ１線成形マスクＬＳＭ’はマスタ２４８ｎｍ線成形マスク（ＬＳＭ）でパターン形成した。この線成形マスク（ＬＳＭ）は、従来のフォトリソグラフィ・ステッパで使用される種類の従来のマスタ・マスク（図示しない）である。この従来ステッパは、ＰＲ１フォトレジスト膜のフォトリソグラフィ露光を行うために使用した。そして、結果として得られたＰＲ１フォトレジスト・マスクＬＳＭ’を使用して、垂直ゲート電極１００の表面の部分を露出させた。この垂直ゲート電極１００は、深いトレンチＤＴ３の上端から垂直ゲート電極１００の上面から十分下の深さまで深いトレンチＤＴ３中に延びている。
図３および４は、左手の深いトレンチＤＴ３において２４８ｎｍ線成形フォトレジストＰＲ１マスクＬＳＭ’を使用してトランジスタ１２の垂直ゲート電極１００のポリシリコンの上部にディボット１６０をエッチングした後の、図１および２の縦型ＭＯＳＦＥＴ構造１０を示すそれぞれ断面図および平面図である。図３は、縦型ＭＯＳＦＥＴ構造１０の断面図であり、このＭＯＳＦＥＴ構造は、窓Ｗ１を有するパターン形成された第１のフォトレジスト（ＰＲ１）の線成形マスクＬＳＭ’で覆われている。ＰＲ１線成形マスクＬＳＭ’はマスタ２４８ｎｍ線成形マスク（ＬＳＭ）でパターン形成した。この線成形マスク（ＬＳＭ）は、従来のフォトリソグラフィ・ステッパで使用される種類の従来のマスタ・マスク（図示しない）である。この従来ステッパは、ＰＲ１フォトレジスト膜のフォトリソグラフィ露光を行うために使用した。そして、結果として得られたＰＲ１フォトレジスト・マスクＬＳＭ’を使用して、垂直ゲート電極１００の表面の部分を露出させた。この垂直ゲート電極１００は、深いトレンチＤＴ３の上端から垂直ゲート電極１００の上面から十分下の深さまで深いトレンチＤＴ３中に延びている。
自己整合エッチング・ステップでポリシリコン垂直ゲート電極１００の上面に形成されたディボット１６０は、窓Ｗ１の左の壁ＬＷとスペーサ３００の間で垂直ゲート電極１００の表面に位置している。エッチング・ステップ中に、ディボット１６０を形成するエッチング剤はポリシリコン１００の上面の部分を除去し、その結果、ディボット１６０は、深いトレンチＤＴ３中の垂直ゲート電極１００のポリシリコンの上部の首部で内側スペーサ３００と並置されるようになる。
ディボット１６０の適正な位置を画定するために、窓Ｗ１のあるＰＲ１マスクＬＳＭ’は、窓Ｗ１の左の壁ＬＷが垂直ゲート電極１００の上面の中央に位置合わせされるように位置合せする。窓Ｗ１の右の壁ＲＷは、共通ソース領域１３０の上のＴＥＯＳ表面酸化物２００の中央に位置合わせされ、その結果、左の壁ＬＷが深いトレンチＤＴ３中の垂直ゲート電極１００の上面全ては露出させないという制限で、窓Ｗ１の位置の広い許容範囲が許されるようになる。それは、図８および縦型ＭＯＳＦＥＴの構造１０のその後の断面図に示すように、垂直ゲート電極を外部コンタクトＧＰおよびワードラインＷＬに接続するために、垂直ゲート電極１００の十分な量の上面を所定の位置に残すことが必要だからである。
図４は、ＰＲ１マスクＬＳＭ’がその表面に重なっている状態での縦型ＭＯＳＦＥＴ構造１０の平面図を示す。ＰＲ１マスクＬＳＭ’を使用して、図３に示すようにメモリ・アレイに線パターンを印刷する。この場合、ドープド・ポリシリコンの垂直ゲート電極１００のいくらかを反応性イオン・エッチング（ＲＩＥ）・プロセスを使用してエッチングすることができるように、トランジスタ１２の左手の深いトレンチＤＴ３の一部が露出されている。エッチングはポリシリコンに選択的であるので、酸化ケイ素例えばアレイ表面酸化物２００は除去されない。このようにして、左手の深いトレンチＤＴ３の上部にディボット１６０が形成される。
図５において、２４８ｎｍＰＲ１フォトマスクＬＳＭ’が縦型ＭＯＳＦＥＴ構造１０の表面から剥離された後の、図３のデバイスの断面を示す。そのとき、ディボット１６０は、縦型ＭＯＳＦＥＴ構造１０の上面を覆う平らな一面の窒化ケイ素層６４０の堆積で埋められている。ディボット１６０に窒化ケイ素層６４０を充填することで、ディボットを埋める片側スペーサ１６０’は、窒化ケイ素層６４０の一体化部分となる。
図６は、化学機械研磨（ＣＭＰ）または反応性イオン・エッチング（ＲＩＥ）の加工ステップを使用して余分な窒化ケイ素層６４０をウェーハ表面から除去し、ディボット１６０を埋める片側スペーサ１６０’を残した後の縦型ＭＯＳＦＥＴ構造１０の断面図を示す。片側スペーサ１６０’は、ポリシリコン垂直ゲート電極１００とビットライン・コンタクトＢＣＶ（図１５のソース領域１３０に接続する）の間の短絡（ショート）を防ぐために設けられる。言い換えれば、ディボット１６０を埋める窒化ケイ素片側スペーサ１６０’は、ゲート・ポリシリコン１００とビットライン・コンタクト・ビア（ＢＣＶ）の間の電気的短絡を防ぐことができる。このビアの１つを図１５に示し、これは、本発明のプロセスの後のステップでＴＥＯＳ表面酸化物２００の上に形成される。この片側スペーサによって、ワードラインＷＬ／ゲート導体（ＧＣ）とＤＴの間、ビットライン・コンタクト（ＢＣ）とＤＴの間、またはＢＣとＧＣの間のフォトマスク位置合せずれの許容範囲が改善される。
図６の平面図である図７は、説明の都合で追加のビット・コンタクトＢＣＰおよびワードラインＷＬが図６の構造１０の上に形成されて示される図６の構造１０の平面図を示す。
図８は、ゲート・ポリシリコンＧＰ（ゲート電極１００／１００’の上）、ワードラインＷＬおよび窒化ケイ素キャップ２２０の積重ね２１０が、標準加工方法を使用して、深いトレンチＤＴ３／ＤＴ４の上、ＴＥＯＳ２００の上、および層６００の上に形成された後の図６の構造１０を示す。窒化ケイ素キャップ２２０は、ワードラインＷＬの上に形成される。そして、共形窒化ケイ素ライナ２３０がこの構造上に形成されて、ＴＥＯＳ２００、ＳＴＩ４００、キャップ２００、および周辺構造のドープド・ポリシリコン６００の表面を覆う。ライナ層２３０は、また、キャップ２２０およびワードラインＷＬの側壁およびゲート・ポリシリコンＧＰの縁端部を覆う。このように、窒化ケイ素ライナ２３０は、標準プロセスを使用して形成される。
図９は、好ましくはＢＰＳＧで構成される層間誘電体層ＩＬＤの厚い一面の層が堆積されアニールされ、さらにＣＭＰで平坦化され、そしてキャップ２２０間のスペースを埋めかつキャップ２２０を覆う誘電体ＩＬＤ層を残して平坦化された後の図８の構造１０を示す。誘電体層ＩＬＤの形成に続いて、平面Ｍ０酸化ケイ素（ＴＥＯＳ）キャップ層ＣＰが堆積される。ＴＥＯＳキャップ層ＣＰの上に、ＴＥＯＳキャップ層ＣＰの平坦化表面上に一面のポリシリコン層ＨＭが堆積される。このポリシリコン層ＨＭは、ハードマスクＨＭに変換されることになっている。上述のように、このハードマスク層ＨＭは、局部配線金属線（Ｍ０）のパターン形成型を形成するためのハードマスクに後でパターン形成されることになっている。図９に関連したステップの全ては、ＤＲＡＭデバイスの標準的な加工ステップである。
ハードマスクにＭ０横方向の線パターンを形成
図１０において、図９の構造１０がＰＲ２フォトレジスト層で覆われる。このフォトレジスト層は、１９３ｎｍフォトマスクを用いて露光されて、横方向の窓Ｗ２を有するフォトレジスト・マスクＴＳを形成する。左から右にページを横切って横に延びるこの窓は、左から右に延びる横方向の線をエッチングしてポリシリコン・ハードマスクＨＭにＭ０局部配線の線パターンを作るために使用されて、図１２および図１６に示すように整列されたページに平行な側壁を形成する。ステップは、全て標準プロセスの流れに従っている。Ｍ０局部配線の線は、ワードラインＷＬに対して垂直な方向に向いている（左から右にページを横切って）。このワードラインは、図１０および他の断面図でページの中に入り込むように延びている。ＲＩＥエッチング・プロセスを使用して、ポリシリコン・ハードマスクＨＭをエッチングして、下のＴＥＯＳ酸化ケイ素層ＣＰの一部を露出させる。すなわち、層ＣＰは窓Ｗ２の下に部分的に露出されるが、それ以外ではマスクＴＳで覆われている。このエッチングの目的は、窓Ｗ２で画定される線パターンを、ポリシリコン・ハードマスクを貫通する整合した横方向の窓Ｗ２’に変換することである。それから、図１１に見られるように、Ｍ０ＰＲ２フォトレジスト層ＴＳを縦型ＭＯＳＦＥＴ構造１０から剥離する。図１１では、Ｍ０ＰＲ２フォトレジストＴＳ層は、図３のＰＲ１線成形マスクＬＳＭ’と同じパターンを有するＰＲ３線成形マスクＬＳＭ”に置き換えられている。
図１０において、図９の構造１０がＰＲ２フォトレジスト層で覆われる。このフォトレジスト層は、１９３ｎｍフォトマスクを用いて露光されて、横方向の窓Ｗ２を有するフォトレジスト・マスクＴＳを形成する。左から右にページを横切って横に延びるこの窓は、左から右に延びる横方向の線をエッチングしてポリシリコン・ハードマスクＨＭにＭ０局部配線の線パターンを作るために使用されて、図１２および図１６に示すように整列されたページに平行な側壁を形成する。ステップは、全て標準プロセスの流れに従っている。Ｍ０局部配線の線は、ワードラインＷＬに対して垂直な方向に向いている（左から右にページを横切って）。このワードラインは、図１０および他の断面図でページの中に入り込むように延びている。ＲＩＥエッチング・プロセスを使用して、ポリシリコン・ハードマスクＨＭをエッチングして、下のＴＥＯＳ酸化ケイ素層ＣＰの一部を露出させる。すなわち、層ＣＰは窓Ｗ２の下に部分的に露出されるが、それ以外ではマスクＴＳで覆われている。このエッチングの目的は、窓Ｗ２で画定される線パターンを、ポリシリコン・ハードマスクを貫通する整合した横方向の窓Ｗ２’に変換することである。それから、図１１に見られるように、Ｍ０ＰＲ２フォトレジスト層ＴＳを縦型ＭＯＳＦＥＴ構造１０から剥離する。図１１では、Ｍ０ＰＲ２フォトレジストＴＳ層は、図３のＰＲ１線成形マスクＬＳＭ’と同じパターンを有するＰＲ３線成形マスクＬＳＭ”に置き換えられている。
ビットライン・コンタクトのパターン形成
図１１および１２は、図１および２で使用された２４８ｎｍマスタ・マスクすなわち線成形マスク（ＬＳＭ）を使用してフォトレジストＰＲ３マスクＬＳＭ”をパターン形成した後の図１０のデバイスを示す。図１１および１２に見られる結果を作るために、同じマスタ・マスクすなわち２４８ｎｍＬＳＭ（図３および４の窓Ｗ１を有する第１のＰＲ１マスクＬＳＭ’をパターン形成するために前に使用した同じマスタ・マスク）を使用して、ＰＲ３フォトレジスト層をパターン形成する。このＰＲ３フォトレジスト層は、Ｍ０線がパターン形成された窓Ｗ２’を有するハードマスクＨＭを新たに含んだ縦型ＭＯＳＦＥＴ構造１０の上面を覆って堆積されている。このように、ＰＳ３フォトレジスト層をパターン形成しかつ現像して、窓Ｗ３のあるＰＲ３フォトレジスト・マスクＬＳＭ”を形成する。この窓３は、一番左の２本のワードラインＷＬの間のスペースの上に中心があってページの中に入り込むように延びて、ビットライン・コンタクトが形成されることになっている場所の直ぐ上に、下のハードマスクＨＭの一部および窓Ｗ２’を露出させる。今や、図１３に示すように、フォトレジストＰＲ３マスクＬＳＭ”を使用してビットライン・コンタクト開口ＢＣＯをエッチングして、縦型ＭＯＳＦＥＴ構造１０のビットライン・アレイのパターン形成を行う準備が完了している。図１２は、２４８ｎｍマスタ線成形マスク（ＬＳＭ）を用いて露光されたフォトレジスト・マスクＬＳＭ”の配置を示し、この２４８ｎｍマスタ線成形マスクは、この場合ビットライン・コンタクト・アレイのパターン形成の準備をするために使用した。
図１１および１２は、図１および２で使用された２４８ｎｍマスタ・マスクすなわち線成形マスク（ＬＳＭ）を使用してフォトレジストＰＲ３マスクＬＳＭ”をパターン形成した後の図１０のデバイスを示す。図１１および１２に見られる結果を作るために、同じマスタ・マスクすなわち２４８ｎｍＬＳＭ（図３および４の窓Ｗ１を有する第１のＰＲ１マスクＬＳＭ’をパターン形成するために前に使用した同じマスタ・マスク）を使用して、ＰＲ３フォトレジスト層をパターン形成する。このＰＲ３フォトレジスト層は、Ｍ０線がパターン形成された窓Ｗ２’を有するハードマスクＨＭを新たに含んだ縦型ＭＯＳＦＥＴ構造１０の上面を覆って堆積されている。このように、ＰＳ３フォトレジスト層をパターン形成しかつ現像して、窓Ｗ３のあるＰＲ３フォトレジスト・マスクＬＳＭ”を形成する。この窓３は、一番左の２本のワードラインＷＬの間のスペースの上に中心があってページの中に入り込むように延びて、ビットライン・コンタクトが形成されることになっている場所の直ぐ上に、下のハードマスクＨＭの一部および窓Ｗ２’を露出させる。今や、図１３に示すように、フォトレジストＰＲ３マスクＬＳＭ”を使用してビットライン・コンタクト開口ＢＣＯをエッチングして、縦型ＭＯＳＦＥＴ構造１０のビットライン・アレイのパターン形成を行う準備が完了している。図１２は、２４８ｎｍマスタ線成形マスク（ＬＳＭ）を用いて露光されたフォトレジスト・マスクＬＳＭ”の配置を示し、この２４８ｎｍマスタ線成形マスクは、この場合ビットライン・コンタクト・アレイのパターン形成の準備をするために使用した。
図１３は、２４８ｎｍＰＲ３線成形マスクＬＳＭ”によって窓Ｗ３を通して構造１０をエッチングして、ビア用のビットライン・コンタクト開口ＢＣＯを部分的に形成した結果を示す、図１１の構造の断面図である。開口Ｗ３を使用して窓Ｗ２’に対して直角に（直交して）ハードマスクＨＭを通し、ＴＥＯＳ層ＣＰを通し、層間誘電体ＩＬＤの上部を通して、積重ね２１０Ａおよび２１０Ｂの表面が露出するまでエッチングして、ビットライン・コンタクト開口ＢＣＯを形成した。それから、積重ね２１０Ａ／２１０Ｂの間の層間誘電体層ＩＬＤを通してエッチングが続き、その結果、層ＩＬＤのほんの薄い部分がビットライン・コンタクト開口ＢＣＯの底に残っている。このエッチングは、積重ね２１０Ａ／２１０Ｂのライナ層２３０およびキャップ２２０の窒化ケイ素を非常にゆっくりエッチングするという点で選択的であり、その結果、このＢＣＯは、ライナ２３０の部分を含んで２つの積重ね２１０Ａ／２１０Ｂの上の方の内部に部分的に入り込む。開口ＢＣＯは、従来のエッチング技術を使用して、積重ね２１０の間に、層ＩＬＤの底近くまで形成される。
図１３は、ビットライン・コンタクト開口ＢＣＯを示し、穴Ｈは、窓Ｗ３の下でキャップ２２０の側壁の窒化ケイ素ライナ２３０の間に延びている。ビア用のビットライン・コンタクト開口ＢＣＯのエッチングは、開口ＢＣＯの底に達する前に停止される。したがって、ドープされたシリコン能動領域ＡＡは、図９に示すように、依然として誘電体ＩＬＤの薄い層で覆われているので露出しない。窓Ｗ３以外では、ＴＥＯＳキャップＣＰは、ＰＲ３線成形マスクＬＳＭ”で保護されている。このエッチングは、ハードマスクＨＭのポリシリコンを通してエッチングするように選択的であるが、窒化ケイ素２２０およびライナ層２３０をエッチングして、積重ね２１０Ａ／２１０Ｂの窒化ケイ素キャップ２２０の上部に大きな開口を形成する。
図１４は、ビットライン・コンタクトＢＣの配置で示すように、酸化ケイ素エッチングを行ってビアのためのビットライン・コンタクト開口ＢＣＯのエッチングが完了した後の、図１３の構造１０を示す断面図である。図１４に示すように、ＰＲ３マスクＬＳＭ”は剥離され、キャップＣＰおよび層間誘電体ＩＬＤのＢＰＳＧのような露出酸化ケイ素はどれも窒化ケイ素キャップＣＰおよび窒化ケイ素スペーサ並びにハードマスクＨＭ（ポリシリコン）に対して選択的にエッチングされてビットライン・コンタクト開口ＢＣＯがソース領域１３０の上面まで拡張され、さらに、窓Ｗ２’によってハードマスクＨＭを通してエッチングしてＴＥＯＳキャップＣＰにＭ０配線用のトレンチが形成される。このＴＥＯＳキャップＣＰは、埋込みコンタクト開口ＢＣＯの後の所定の位置に残り横方向のＭ０配線用トレンチの両側の内側を覆っている。このように、埋込みコンタクト開口ＢＣＯを共通ソース領域１３０までエッチングすることを完成させて、ビット・コンタクト・ビア・ホールが形成される。ポリシリコン・ハードマスクＨＭで覆われた領域は保護されているので、ビア・パターンは図１４に示すように形成することができ、その結果、各ＤＴはコンタクトＢＣ用の１つのビットライン・ビアを有する。このように、開口ＢＣＯの底の残っている誘電体ＩＬＤを通してビットライン・コンタクト・エッチングが１ステップでＶＩＡの底まで完成されるのと同時に、酸化ケイ素（ＴＥＯＳ）キャップＣＰはマスクＷ２’を通してエッチングされる。
ビットライン・コンタクトおよびビットライン形成
図１５および１６は、ハードマスクＨＭが除去された後の、図１４の構造１０を示す。
図１５および１６は、ハードマスクＨＭが除去された後の、図１４の構造１０を示す。
ビットライン・ビア・ホールＢＣＯの形成が完了した後で、ドープド・ポリシリコンまたはＷ金属をビットライン・ビア・ホールＢＣＯを埋めるように堆積して、図１５および１６に示すように、ビットライン・コンタクト・ビアＢＣＶおよびビットラインＭ０を形成する。図１５において、ドープド・ポリシリコンのビットライン・コンタクト・ビアＢＣＶをビットライン・コンタクト開口ＢＣＯ中に堆積し、かつくぼます。
当業者は理解するように、ＤＲＡＭ／ｅ−ＤＲＡＭ縦型ＭＯＳＦＥＴ構造１０の周辺にサポート・コンタクト（ＣＳ）を形成する。
ビットライン・コンタクト・ビアＢＣＶの上にＴｉ／ＴｉＮライナＬＩをスパッタリングし、さらにアニールする。
タングステンＷで構成されるタングステン・ビットラインＭ０を充填し、ＣＭＰで平坦化する。ビットライン・コンタクトおよびビットラインＭ０線を形成する。これらは、全て標準的なプロセスである。完全Ｗビットライン・プロセスなどの他のプロセスの選択肢が可能である。
上述の特定の実施例に関して本発明を説明したが、本発明は、添付の特許請求の範囲の精神および範囲内の修正物で実施することができることを当業者は認めることであろう。すなわち、本発明の精神および範囲から逸脱することなしに、形および細部の変化物を作ることができる。したがって、そのような変化物全ては、本発明の範囲内に入り、本発明は、次の特許請求の範囲の内容を包含する。
このように本発明を説明したが、新規で特許証で保証されることが望ましいとして請求することは次の通りである。
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）上面および本体を有する基板と、上部側壁および下部側壁を有し前記本体中に形成された深いトレンチと、前記深いトレンチ中に形成された深いトレンチ・コンデンサおよびゲート電極とを含み、前記ゲート電極はゲート酸化物で前記本体から分離され、前記深いトレンチ・コンデンサはコンデンサ誘電体層で前記本体から分離されており、さらに、前記ゲート酸化物を除いて前記上面近くに前記ゲート電極と並置されたドープされたソース領域と、前記コンデンサに接続され前記基板の本体中に形成されたドレイン領域を含み、かつ前記ゲート電極と前記深いトレンチの前記上部側壁との間に側壁スペーサを有する集積回路構造に、ビットライン・コンタクトを形成する方法であって、
線成形マスタ・マスクによってパターン化されるパターン形成マスクをデバイスの上に形成して、前記ゲート電極の上面の一部を前記基板の上面に露出させるステップと、
前記ソース領域と並置された深いトレンチの側壁スペーサと並んで前記ゲート電極中に延びるディボットをエッチングにより形成するステップと、
誘電体材料を前記ディボットに充填するステップと、
ワードラインを有するワードライン積重ねを、前記ゲート電極と接触して形成するステップと、
前記構造を覆う耐エッチング性の共形ライナを形成するステップと、
前記共形ライナを覆う少なくとも１つの誘電体層を形成するステップと、
前記ワードライン積重ねの上の前記誘電体層を平坦化するステップと、
前記線成形マスタ・マスクによってパターン化されるビットライン・コンタクト・マスクを形成するステップであって、ビットライン・コンタクトが前記ソース領域の上に前記深いトレンチの側壁スペーサと並置されるようにするステップと、
前記ビットライン・コンタクト・マスクのパターンで前記ソース領域に至るビア・ホールをエッチングにより形成するステップとを備える方法。
（２）前記ビットライン・コンタクト・マスクがＭ０配線の線ハードマスクの上に形成されており、そして、前記ビットライン・コンタクト・マスクは、前記ハードマスクに対して選択的なエッチング剤を用いて、Ｍ０ハードマスクの線を通して、その下の前記誘電体層を貫通する開口を、前記ワードラインを覆う前記ライナの一部を含んでエッチングするように使用され、さらに、
その後で、前記ビットライン・コンタクト・マスクを除去し前記耐エッチング性ライナに対して選択的にエッチングする、上記（１）に記載の方法。
（３）前記ビットライン・コンタクト・マスクの開口が、水平面内で前記Ｍ０ハードマスクの開口に対して直角に突き出ている、上記（２）に記載の方法。
（４）前記耐エッチング性ライナが、窒化ケイ素の共形層を含む、上記（１）に記載の方法。
（５）前記ワードライン積重ねが、窒化ケイ素キャップで覆われた導電性ワードラインを含み、さらに、
前記耐エッチング性ライナが、窒化ケイ素の共形層を含む、上記（１）に記載の方法。
（６）平坦化が、ＣＭＰで行われる、上記（１）に記載の方法。
（７）前記誘電体層がＩＬＤ層であり、このＩＬＤ層は、次に平坦化され、そのあとで今度はＴＥＯＳガラス層で覆われる、上記（１）に記載の方法。
（８）前記誘電体層がＩＬＤ層であり、このＩＬＤ層は、次にＣＭＰで平坦化され、そのあとで今度はＴＥＯＳガラス層で覆われる、上記（１）に記載の方法。
（９）前記ディボットが、窒化ケイ素で充填される、上記（１）に記載の方法。
（１０）前記ディボットが、窒化ケイ素の厚い層を堆積し続いて平坦化して窒化ケイ素で充填される、上記（１）に記載の方法。
（１１）上面および本体を有する基板と、上部側壁および下部側壁を有し前記本体中に形成された複数の深いトレンチとを含み、深いトレンチ・コンデンサおよびゲート電極が前記深いトレンチ中に形成されており、前記ゲート電極はゲート酸化物で前記本体から分離され前記深いトレンチ・コンデンサはコンデンサ誘電体層で前記本体から分離されており、さらに、前記ゲート酸化物を除いて前記上面近くに前記ゲート電極と並置されたドープされたソース領域と、前記コンデンサに接続され前記基板の本体中に形成されたドレイン領域とを含み、かつ前記ゲート電極と前記深いトレンチの前記上部側壁との間に側壁スペーサを有する集積回路構造に、ビットライン・コンタクトを形成する方法であって、
線成形マスタ・マスクによってパターン化されるパターン形成マスクをデバイスの上に形成して、前記ゲート電極の上面の一部を前記基板の上面に露出させるステップと、
ソース領域と並置された深いトレンチの側壁スペーサと並んで前記ゲート電極中に延びるディボットをエッチングにより形成するステップと、
誘電体材料を前記ディボットに充填するステップと、
ワードラインおよび窒化ケイ素キャップを有するワードライン積重ねを、前記ゲート電極と接触して形成するステップと、
前記構造を覆う耐エッチング性の共形ライナを形成するステップと、
前記共形ライナを覆う平坦化されたＩＬＤ層を形成するステップと、
前記平坦化されたＩＬＤ層を覆うガラス層を形成するステップと、
前記線成形マスタ・マスクによってパターン化されたビットライン・コンタクト・マスクを形成するステップであって、ビットライン・コンタクトが前記ソース領域の上に前記深いトレンチの側壁スペーサと並置されるようにするステップと、
前記ビットライン・コンタクト・マスクのパターンで前記ソース領域に至るビア・ホールをエッチングにより形成するステップと
ビットライン・コンタクトを前記ビア・ホールに形成するステップとを備える方法。
（１２）前記耐エッチング性ライナが、窒化ケイ素の共形層を含む、上記（１１）に記載の方法。
（１３）前記ビットライン・コンタクト・マスクがＭ０配線の線ハードマスクの上に形成されており、そして、前記ビットライン・コンタクト・マスクは、前記ハードマスクに対して選択的なエッチング剤を用いて、Ｍ０ハードマスクの線を通して、その下の前記誘電体層を貫通する開口を、前記ワードラインを覆う前記ライナの一部を含んでエッチングするように使用され、さらに、
その後で、前記ビットライン・コンタクト・マスクを除去し前記耐エッチング性ライナに対して選択的にエッチングする、上記（１１）に記載の方法。
（１４）前記ビットライン・コンタクト・マスクが、水平面内で前記Ｍ０ハードマスクの開口に対して直角に突き出ている開口を有する、上記（１３）に記載の方法。
（１５）前記耐エッチング性ライナが、窒化ケイ素の共形層を含む、上記（１３）に記載の方法。
（１６）平坦化が、ＣＭＰで行われる、上記（１１）に記載の方法。
（１７）前記ＩＬＤ層が、平坦化され、そのあとで今度はＴＥＯＳガラス層で覆われる、上記（１１）に記載の方法。
（１８）前記ＩＬＤ層が、ＣＭＰで平坦化され、そのあとで今度はＴＥＯＳガラス層で覆われる、上記（１３）に記載の方法。
（１９）前記ディボットが、窒化ケイ素で充填される、上記（１１）に記載の方法。
（２０）前記ディボットが、窒化ケイ素の厚い層を堆積し続いて平坦化して窒化ケイ素で充填される、上記（１１）に記載の方法。
線成形マスタ・マスクによってパターン化されるパターン形成マスクをデバイスの上に形成して、前記ゲート電極の上面の一部を前記基板の上面に露出させるステップと、
前記ソース領域と並置された深いトレンチの側壁スペーサと並んで前記ゲート電極中に延びるディボットをエッチングにより形成するステップと、
誘電体材料を前記ディボットに充填するステップと、
ワードラインを有するワードライン積重ねを、前記ゲート電極と接触して形成するステップと、
前記構造を覆う耐エッチング性の共形ライナを形成するステップと、
前記共形ライナを覆う少なくとも１つの誘電体層を形成するステップと、
前記ワードライン積重ねの上の前記誘電体層を平坦化するステップと、
前記線成形マスタ・マスクによってパターン化されるビットライン・コンタクト・マスクを形成するステップであって、ビットライン・コンタクトが前記ソース領域の上に前記深いトレンチの側壁スペーサと並置されるようにするステップと、
前記ビットライン・コンタクト・マスクのパターンで前記ソース領域に至るビア・ホールをエッチングにより形成するステップとを備える方法。
（２）前記ビットライン・コンタクト・マスクがＭ０配線の線ハードマスクの上に形成されており、そして、前記ビットライン・コンタクト・マスクは、前記ハードマスクに対して選択的なエッチング剤を用いて、Ｍ０ハードマスクの線を通して、その下の前記誘電体層を貫通する開口を、前記ワードラインを覆う前記ライナの一部を含んでエッチングするように使用され、さらに、
その後で、前記ビットライン・コンタクト・マスクを除去し前記耐エッチング性ライナに対して選択的にエッチングする、上記（１）に記載の方法。
（３）前記ビットライン・コンタクト・マスクの開口が、水平面内で前記Ｍ０ハードマスクの開口に対して直角に突き出ている、上記（２）に記載の方法。
（４）前記耐エッチング性ライナが、窒化ケイ素の共形層を含む、上記（１）に記載の方法。
（５）前記ワードライン積重ねが、窒化ケイ素キャップで覆われた導電性ワードラインを含み、さらに、
前記耐エッチング性ライナが、窒化ケイ素の共形層を含む、上記（１）に記載の方法。
（６）平坦化が、ＣＭＰで行われる、上記（１）に記載の方法。
（７）前記誘電体層がＩＬＤ層であり、このＩＬＤ層は、次に平坦化され、そのあとで今度はＴＥＯＳガラス層で覆われる、上記（１）に記載の方法。
（８）前記誘電体層がＩＬＤ層であり、このＩＬＤ層は、次にＣＭＰで平坦化され、そのあとで今度はＴＥＯＳガラス層で覆われる、上記（１）に記載の方法。
（９）前記ディボットが、窒化ケイ素で充填される、上記（１）に記載の方法。
（１０）前記ディボットが、窒化ケイ素の厚い層を堆積し続いて平坦化して窒化ケイ素で充填される、上記（１）に記載の方法。
（１１）上面および本体を有する基板と、上部側壁および下部側壁を有し前記本体中に形成された複数の深いトレンチとを含み、深いトレンチ・コンデンサおよびゲート電極が前記深いトレンチ中に形成されており、前記ゲート電極はゲート酸化物で前記本体から分離され前記深いトレンチ・コンデンサはコンデンサ誘電体層で前記本体から分離されており、さらに、前記ゲート酸化物を除いて前記上面近くに前記ゲート電極と並置されたドープされたソース領域と、前記コンデンサに接続され前記基板の本体中に形成されたドレイン領域とを含み、かつ前記ゲート電極と前記深いトレンチの前記上部側壁との間に側壁スペーサを有する集積回路構造に、ビットライン・コンタクトを形成する方法であって、
線成形マスタ・マスクによってパターン化されるパターン形成マスクをデバイスの上に形成して、前記ゲート電極の上面の一部を前記基板の上面に露出させるステップと、
ソース領域と並置された深いトレンチの側壁スペーサと並んで前記ゲート電極中に延びるディボットをエッチングにより形成するステップと、
誘電体材料を前記ディボットに充填するステップと、
ワードラインおよび窒化ケイ素キャップを有するワードライン積重ねを、前記ゲート電極と接触して形成するステップと、
前記構造を覆う耐エッチング性の共形ライナを形成するステップと、
前記共形ライナを覆う平坦化されたＩＬＤ層を形成するステップと、
前記平坦化されたＩＬＤ層を覆うガラス層を形成するステップと、
前記線成形マスタ・マスクによってパターン化されたビットライン・コンタクト・マスクを形成するステップであって、ビットライン・コンタクトが前記ソース領域の上に前記深いトレンチの側壁スペーサと並置されるようにするステップと、
前記ビットライン・コンタクト・マスクのパターンで前記ソース領域に至るビア・ホールをエッチングにより形成するステップと
ビットライン・コンタクトを前記ビア・ホールに形成するステップとを備える方法。
（１２）前記耐エッチング性ライナが、窒化ケイ素の共形層を含む、上記（１１）に記載の方法。
（１３）前記ビットライン・コンタクト・マスクがＭ０配線の線ハードマスクの上に形成されており、そして、前記ビットライン・コンタクト・マスクは、前記ハードマスクに対して選択的なエッチング剤を用いて、Ｍ０ハードマスクの線を通して、その下の前記誘電体層を貫通する開口を、前記ワードラインを覆う前記ライナの一部を含んでエッチングするように使用され、さらに、
その後で、前記ビットライン・コンタクト・マスクを除去し前記耐エッチング性ライナに対して選択的にエッチングする、上記（１１）に記載の方法。
（１４）前記ビットライン・コンタクト・マスクが、水平面内で前記Ｍ０ハードマスクの開口に対して直角に突き出ている開口を有する、上記（１３）に記載の方法。
（１５）前記耐エッチング性ライナが、窒化ケイ素の共形層を含む、上記（１３）に記載の方法。
（１６）平坦化が、ＣＭＰで行われる、上記（１１）に記載の方法。
（１７）前記ＩＬＤ層が、平坦化され、そのあとで今度はＴＥＯＳガラス層で覆われる、上記（１１）に記載の方法。
（１８）前記ＩＬＤ層が、ＣＭＰで平坦化され、そのあとで今度はＴＥＯＳガラス層で覆われる、上記（１３）に記載の方法。
（１９）前記ディボットが、窒化ケイ素で充填される、上記（１１）に記載の方法。
（２０）前記ディボットが、窒化ケイ素の厚い層を堆積し続いて平坦化して窒化ケイ素で充填される、上記（１１）に記載の方法。
１０ 縦型ＭＯＳＦＥＴ構造
１２ 縦型トランジスタＭＯＳＦＥＴデバイス
１４ 縦型トランジスタＭＯＳＦＥＴデバイス
５３ 深いトレンチ・コンデンサ
５４ 深いトレンチ・コンデンサ
１００ 垂直ゲート電極（ポリシリコン）
１００’ 垂直ゲート電極（ポリシリコン）
１１０ ゲート酸化物層
１２０ トランジスタ・チャネル
１２０’ トランジスタ・チャネル
１３０ ソース領域
１４０ ドレイン領域
１５０ トレンチ上部酸化物絶縁層
１６０ ディボット
１６０’ 片側スペーサ
２００ アレイ表面酸化物
２２０ 窒化ケイ素キャップ
２３０ 共形窒化ケイ素ライナ
３００ 内側スペーサ
４００ 浅いトレンチ
５００ コンデンサ電極
５１０ シリコン基板
５２０ ドープド・シリコン（コンデンサ電極）
５３０ コンデンサ誘電体
６００ ドープド・ポリシリコン
６４０ 窒化ケイ素層
ＡＡ 能動領域
ＢＣＯ ビットライン・コンタクト開口
ＢＣＶ ビットライン接続ビア
ＤＴ１ 深いトレンチ
ＤＴ２ 深いトレンチ
ＤＴ３ 深いトレンチ
ＤＴ４ 深いトレンチ
ＤＴ５ 深いトレンチ
ＤＴ６ 深いトレンチ
ＧＰ ゲート・ポリシリコン
ＨＭ ポリシリコン・ハードマスク（Ｍ０局部配線の線パターン）
ＩＬＤ 層間誘電体層ＩＬＤ（ＴＥＯＳ）
ＬＳＭ 線成形マスタ・マスク
ＬＳＭ’ 線成形マスク（フォトレジスト）
ＬＳＭ” 線成形マスク（フォトレジスト）
ＳＴＩ 浅いトレンチ
ＷＬ ワードライン
１２ 縦型トランジスタＭＯＳＦＥＴデバイス
１４ 縦型トランジスタＭＯＳＦＥＴデバイス
５３ 深いトレンチ・コンデンサ
５４ 深いトレンチ・コンデンサ
１００ 垂直ゲート電極（ポリシリコン）
１００’ 垂直ゲート電極（ポリシリコン）
１１０ ゲート酸化物層
１２０ トランジスタ・チャネル
１２０’ トランジスタ・チャネル
１３０ ソース領域
１４０ ドレイン領域
１５０ トレンチ上部酸化物絶縁層
１６０ ディボット
１６０’ 片側スペーサ
２００ アレイ表面酸化物
２２０ 窒化ケイ素キャップ
２３０ 共形窒化ケイ素ライナ
３００ 内側スペーサ
４００ 浅いトレンチ
５００ コンデンサ電極
５１０ シリコン基板
５２０ ドープド・シリコン（コンデンサ電極）
５３０ コンデンサ誘電体
６００ ドープド・ポリシリコン
６４０ 窒化ケイ素層
ＡＡ 能動領域
ＢＣＯ ビットライン・コンタクト開口
ＢＣＶ ビットライン接続ビア
ＤＴ１ 深いトレンチ
ＤＴ２ 深いトレンチ
ＤＴ３ 深いトレンチ
ＤＴ４ 深いトレンチ
ＤＴ５ 深いトレンチ
ＤＴ６ 深いトレンチ
ＧＰ ゲート・ポリシリコン
ＨＭ ポリシリコン・ハードマスク（Ｍ０局部配線の線パターン）
ＩＬＤ 層間誘電体層ＩＬＤ（ＴＥＯＳ）
ＬＳＭ 線成形マスタ・マスク
ＬＳＭ’ 線成形マスク（フォトレジスト）
ＬＳＭ” 線成形マスク（フォトレジスト）
ＳＴＩ 浅いトレンチ
ＷＬ ワードライン
Claims (20)
- 上面および本体を有する基板と、上部側壁および下部側壁を有し前記本体中に形成された深いトレンチと、前記深いトレンチ中に形成された深いトレンチ・コンデンサおよびゲート電極とを含み、前記ゲート電極はゲート酸化物で前記本体から分離され、前記深いトレンチ・コンデンサはコンデンサ誘電体層で前記本体から分離されており、さらに、前記ゲート酸化物を介して前記上面近くで前記ゲート電極と並置されたドープされたソース領域と、前記コンデンサに接続され前記基板の本体中に形成されたドレイン領域を含み、かつ前記ゲート電極と前記深いトレンチの前記上部側壁との間に側壁スペーサを有する集積回路構造に、ビットライン・コンタクトを形成する方法であって、
パターン形成マスクをデバイスの上に形成して、前記ゲート電極の上面の一部を前記基板の上面に露出させるステップと、
前記ソース領域と並置された前記側壁スペーサと並んで前記ゲート電極中に延びるディボットをエッチングにより形成するステップと、
誘電体材料を前記ディボットに充填するステップと、
ワードラインを有するワードライン積重ねを、前記ゲート電極と接触して形成するステップと、
前記ワードライン積重ねが形成された構造の全体を覆う耐エッチング性の共形ライナを形成するステップと、
前記共形ライナを覆う少なくとも１つの誘電体層を形成するステップと、
前記ワードライン積重ねの上の前記誘電体層を平坦化するステップと、
ビットライン・コンタクト・マスクを形成するステップであって、ビットライン・コンタクトが前記ソース領域の上に前記側壁スペーサと並置されるようにするステップと、
前記ビットライン・コンタクト・マスクのパターンで前記ソース領域に至るビア・ホールをエッチングにより形成するステップとを備える方法。 - 前記ワードライン積重ねは、前記基板の上面において１つの方向に延びる導電性ワードラインを含み、前記導電性ワードラインと交差する他の方向に延びるＭ０ビットラインを規定する開口を有するハードマスクを前記誘電体層の上に形成し、前記ビットライン・コンタクト・マスクを前記ハードマスクの上に形成し、前記ビットライン・コンタクト・マスク及び前記ハードマスクを使用して、前記誘電体層及び前記共形ライナを貫通し前記ソース領域を露出する前記ビア・ホールを形成し、前記ビットライン・コンタクト・マスクを除去する、請求項１に記載の方法。
- 前記ビットライン・コンタクト・マスクの開口が、水平面内で前記ハードマスクの開口に対して直角に配置されている、請求項２に記載の方法。
- 前記共形ライナが、窒化ケイ素の共形層である、請求項１に記載の方法。
- 前記ワードライン積重ねが、窒化ケイ素キャップで覆われた導電性ワードラインを含み、さらに、
前記共形ライナが、窒化ケイ素の共形層である、請求項１に記載の方法。 - 前記誘電体層を平坦化するステップが、ＣＭＰで行われる、請求項１に記載の方法。
- 前記誘電体層がＩＬＤ層であり、このＩＬＤ層は、前記誘電体層を平坦化するステップの後で、ＴＥＯＳガラス層で覆われる、請求項１に記載の方法。
- 前記誘電体層がＩＬＤ層であり、前記誘電体層を平坦化するステップがＣＭＰで行われ、このＩＬＤ層は、前記誘電体層を平坦化するステップの後で、ＴＥＯＳガラス層で覆われる、請求項１に記載の方法。
- 前記ディボットが、窒化ケイ素で充填される、請求項１に記載の方法。
- 前記ディボットが、窒化ケイ素の厚い層を堆積し続いて平坦化して窒化ケイ素で充填される、請求項１に記載の方法。
- 上面および本体を有する基板と、上部側壁および下部側壁を有し前記本体中に形成された複数の深いトレンチとを含み、深いトレンチ・コンデンサおよびゲート電極が前記深いトレンチ中に形成されており、前記ゲート電極はゲート酸化物で前記本体から分離され前記深いトレンチ・コンデンサはコンデンサ誘電体層で前記本体から分離されており、さらに、前記ゲート酸化物を介して前記上面近くで前記ゲート電極と並置されたドープされたソース領域と、前記コンデンサに接続され前記基板の本体中に形成されたドレイン領域とを含み、かつ前記ゲート電極と前記深いトレンチの前記上部側壁との間に側壁スペーサを有する集積回路構造に、ビットライン・コンタクトを形成する方法であって、
パターン形成マスクをデバイスの上に形成して、前記ゲート電極の上面の一部を前記基板の上面に露出させるステップと、
ソース領域と並置された前記側壁スペーサと並んで前記ゲート電極中に延びるディボットをエッチングにより形成するステップと、
誘電体材料を前記ディボットに充填するステップと、
ワードラインおよび窒化ケイ素キャップを有するワードライン積重ねを、前記ゲート電極と接触して形成するステップと、
前記ワードライン積重ねが形成された構造の全体を覆う耐エッチング性の共形ライナを形成するステップと、
前記共形ライナを覆う平坦化されたＩＬＤ層を形成するステップと、
前記平坦化されたＩＬＤ層を覆うガラス層を形成するステップと、
ビットライン・コンタクト・マスクを形成するステップであって、ビットライン・コンタクトが前記ソース領域の上に前記側壁スペーサと並置されるようにするステップと、
前記ビットライン・コンタクト・マスクのパターンで前記ソース領域に至るビア・ホールをエッチングにより形成するステップと
ビットライン・コンタクトを前記ビア・ホールに形成するステップとを備える方法。 - 前記共形ライナが、窒化ケイ素の共形層である、請求項１１に記載の方法。
- 前記ワードライン積重ねは、前記基板の上面において１つの方向に延びる導電性ワードラインを含み、前記導電性ワードラインと交差する他の方向に延びるＭ０ビットラインを規定する開口を有するハードマスクを前記ガラス層の上に形成し、前記ビットライン・コンタクト・マスクを前記ハードマスクの上に形成し、前記ビットライン・コンタクト・マスク及び前記ハードマスクを使用して、前記ガラス層、前記ＩＬＤ層及び前記共形ライナを貫通し前記ソース領域を露出する前記ビア・ホールを形成し、前記ビットライン・コンタクト・マスクを除去する、請求項１１に記載の方法。
- 前記ビットライン・コンタクト・マスクの開口が、水平面内で前記ハードマスクの開口に対して直角に配置されている、請求項１３に記載の方法。
- 前記共形ライナが、窒化ケイ素の共形層である、請求項１３に記載の方法。
- 前記平坦化されたＩＬＤ層を形成するステップにおける平坦化が、ＣＭＰで行われる、請求項１１に記載の方法。
- 前記ガラス層はＴＥＯＳガラス層である、請求項１１に記載の方法。
- 前記平坦化されたＩＬＤ層を形成するステップにおける平坦化がＣＭＰで行われ、前記ガラス層はＴＥＯＳガラス層である、請求項１３に記載の方法。
- 前記ディボットが、窒化ケイ素で充填される、請求項１１に記載の方法。
- 前記ディボットが、窒化ケイ素の厚い層を堆積し続いて平坦化して窒化ケイ素で充填される、請求項１１に記載の方法。
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