JP3948172B2

JP3948172B2 - Method for producing compound semiconductor epitaxial wafer

Info

Publication number: JP3948172B2
Application number: JP27543099A
Authority: JP
Inventors: 次郎和田; 忠厳土屋; 淳一五十嵐
Original assignee: Hitachi Cable Ltd
Current assignee: Hitachi Cable Ltd
Priority date: 1999-09-29
Filing date: 1999-09-29
Publication date: 2007-07-25
Anticipated expiration: 2019-09-29
Also published as: JP2001102308A

Description

【０００１】
【発明の属する技術分野】
本発明は、電界効果型トランジスタやヘテロバイポーラトランジスタ用として適した化合物半導体エピタキシャルウェハの製造方法に関するものである。
【０００２】
【従来の技術】
化合物半導体ショットキーゲート電界効果トランジスタ（ＭＥＳＦＥＴ）用エピタキシャルウェハは、半絶縁性ＧａＡｓ基板の上に有機金属気相成長（ＭＯＶＰＥ）法により作成される。
【０００３】
まず、鏡面に仕上げられた半絶縁性ＧａＡｓ基板に硫酸系エッチングを施し、基板表面の不純物を除去する。この基板上にＭＯＶＰＥ法を用いて、図１に示すように、バッファー層として高抵抗のアンドープＧａＡｓもしくは、アンドープＧａＡｓとアンドープＡｌＧａＡｓの多層構造のエピタキシャル結晶を、５００〜１０００nm成長し、次いで能動層としてｎ型ＧａＡｓ（キャリア濃度を１〜５×１０¹⁷cm^-3）を１００〜５００nm成長し、更にオーミックコンタクト層としてｎ⁺ 型ＧａＡｓ（キャリア濃度を１〜３×１０¹⁸cm^-3）を２０〜１００nm成長する。
【０００４】
【発明が解決しようとする課題】
しかしながら、問題点は、従来技術で述べたエピタキシャル結晶成長方法で作成されたエピタキシャルウェハにおいては、半絶縁性基板とエピタキシャル層の界面に低抵抗の導電層が存在することである。
【０００５】
このようなエピタキシャルウェハを用いて電界効果トランジスタを作成すると、エピタキシャル層とウェハの界面の導電層を通じてソース電極とドレイン電極にリーク電流が流れ、トランジスタの電気特性を悪化させる。低抵抗層が形成される原因は、基板表面にもともとＳｉが付着しており、このＳｉがエピタキシャル結晶成長中に結晶内に取り込まれ、ｎ型キャリアとなってしまうためである。この基板表面のＳｉを除去するため、エピタキシャル結晶成長前に基板のエッチング、洗浄を行うが、完全にＳｉを除去することはできない。
【０００６】
そこで、本発明の目的は、上記課題を解決し、ソース−ドレイン電極間のリーク電流を低減した電界効果トランジスタを得ることができる化合物半導体エピタキシャルウェハの製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明による化合物半導体エピタキシャルウェハの製造方法は、有機金属気相成長（ＭＯＶＰＥ）法を用い、半絶縁性ＧａＡｓ基板上にIII −Ｖ族化合物半導体から成るエピタキシャル層を成長する前に、アルシンとＴＭＡｓ若しくはＴＢＡｓからなる有機砒素原料を同時に導入して基板表面をクリーニングすることを特徴とするものである。
【０００８】
通常の基板の硫酸系エッチングと洗浄処理では、完全に基板表面のＳｉを除去することができないので、半絶縁性基板とエピタキシャル層の界面に低抵抗の導電層が存在することとなる。しかし、本発明により、基板上に化合物半導体のエピタキシャル層を成長させるに先立ち、アルシンとＴＭＡｓ若しくはＴＢＡｓからなる有機砒素原料を同時に導入して基板表面をクリーニングすると、上記洗浄で完全に除去しきれないＳｉを除去することができる。従って、例えば電界効果型トランジスタの製造に適用した場合、そのソース電極とドレイン電極間のリーク電流をなくし、当該トランジスタの電気特性を向上させることができる。
【０００９】
この基板表面のクリーニング温度は、基板表面温度で３５０℃から９００℃の温度範囲であることが好ましい（請求項２）。この基板表面のクリーニング温度が３５０℃より下の温度ではクリーニング効果が低く、また９００℃より上の温度では表面が荒れてしまいＦＥＴの特性が劣化してしまうからである。
【００１０】
【発明の実施の形態】
以下、本発明を図示の実施形態に基づいて説明する。
【００１１】
図１に示すような断面構造の電界効果型トランジスタ用エピタキシャルウェハを製造した。
【００１２】
まず半絶縁性ＧａＡｓ基板１として、［０１１］方向に２°傾斜した（１００）面を有する半絶縁性ＧａＡｓ鏡面ウェハを用意した。この２°ＯＦＦ（１００）半絶縁性ＧａＡｓ鏡面ウェハ表面にＭＯＶＰ法を用いて、図１のＦＥＴ構造の化合物半導体エピタキシャル層を成長させた。
【００１３】
その成長前に、本発明に従い、アルシンと有機砒素原料を同時に導入して、基板表面のクリーニングを行った。有機砒素原料としては、ＴＭＡｓ（トリメチルアルシン）、ＴＢＡｓ（ターシャリーブチルアルシン）をそれぞれ試した。このときの基板表面のクリーニング温度は、基板表面温度で３５０℃から９００℃の温度範囲とした。
【００１４】
その後、ＭＯＶＰ法を用い、エピタキシャル成長温度において、先ずアンドープＧａＡｓよりなる高抵抗バッファ層２を膜厚５００nmに成長し、その上にＳｉドープｎ型ＧａＡｓ（キャリア濃度１．７×１０¹⁷cm^-3）能動層３を膜厚２００nmに成長し、更にＳｉドープｎ+ 型ＧａＡｓ（キャリア濃度３×１０¹⁸cm^-3）オーミックコンタクト層４を膜厚５０nmに順次成長し、電界効果型トランジスタ用エピタキシャルウェハを得た。そして、上記クリーニングの有機砒素原料にＴＭＡｓを用いたものを実施例１とし、ＴＢＡｓを用いたものを実施例２とした。
【００１５】
比較例として、昇温過程において有機Ｖ族原料（トリメチルアルシン）を導入しない従来型のエピタキシャルウェハの試料も作成した。
【００１６】
これらの試料のエピタキシャル層の表面に、ソース電極、ゲート電極及びドレイン電極を付け、電界効果型トランジスタ（ＦＥＴ）を作成した。
【００１７】
そして、これらのＦＥＴのゲート電極に、ピンチオフ電圧を印加したときのソース・ドレイン間のリーク電流を調べ、比較した。結果を表１に示す。
【００１８】
【表１】
【００１９】
有機砒素原料を導入しクリーニング処理を行ってからエピタキシャル層を成長した実施例におけるＦＥＴのリーク電流は、１５μＡであり、これは従来の方法で作成した比較例のＦＥＴにおけるリーク電流２００μＡに比較して非常に小さく、良好な電気特性が得られた。
【００２０】
また、アルシンと有機砒素原料を同時に導入を開始する温度が、３５０℃以下ではリーク電流に変化が見られないことから、導入時の温度は３５０℃以上であれば良いことがわかった。また、９００℃以上では表面が荒れてしまいＦＥＴの特性が劣化してしまった。
【００２１】
【発明の効果】
以上説明したように本発明によれば、有機金属気相成長（ＭＯＶＰＥ）法を用い、半絶縁性ＧａＡｓ基板上にIII −Ｖ族化合物半導体から成る電界効果型トランジスタ用エピタキシャルウェハを成長する前に、アルシンと有機砒素原料を同時に導入して基板表面をクリーニングするので、通常の基板のエッチングと洗浄処理では完全に除去しきれないＳｉを除去することができる。従って、本発明の方法で作成した化合物半導体エピタキシャルウェハを用いて電界効果型トランジスタを作成することにより、ソース−ドレイン間のリーク電流を大幅に低減でき、優れた特性の電界効果型トランジスタを高い素子歩留で作成することができる。
【図面の簡単な説明】
【図１】本発明の製造方法の対象としたＦＥＴ用エピタキシャルウェハの断面構造を示した図である。
【符号の説明】
１半絶縁性ＧａＡｓ基板
２高抵抗ＧａＡｓ（バッファ層）
３ｎ型ＧａＡｓ（能動層）
４ｎ⁺型ＧａＡｓ（オーミックコンタクト層）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a compound semiconductor epitaxial wafer suitable for a field effect transistor or a heterobipolar transistor.
[0002]
[Prior art]
An epitaxial wafer for a compound semiconductor Schottky gate field effect transistor (MESFET) is formed on a semi-insulating GaAs substrate by a metal organic chemical vapor deposition (MOVPE) method.
[0003]
First, the semi-insulating GaAs substrate finished to a mirror surface is subjected to sulfuric acid etching to remove impurities on the substrate surface. As shown in FIG. 1, a high resistance undoped GaAs or an epitaxial crystal having a multilayer structure of undoped GaAs and undoped AlGaAs is grown on this substrate by 500 to 1000 nm as shown in FIG. N-type GaAs (carrier concentration 1 to 5 × 10 ¹⁷ cm ⁻³ ) is grown to 100 to 500 nm, and n ⁺ -type GaAs (carrier concentration 1 to 3 × 10 ¹⁸ cm ⁻³ ) 20 to 20 as an ohmic contact layer. Grows 100 nm.
[0004]
[Problems to be solved by the invention]
However, the problem is that an epitaxial wafer produced by the epitaxial crystal growth method described in the prior art has a low resistance conductive layer at the interface between the semi-insulating substrate and the epitaxial layer.
[0005]
When a field effect transistor is formed using such an epitaxial wafer, a leakage current flows to the source electrode and the drain electrode through the conductive layer at the interface between the epitaxial layer and the wafer, and the electrical characteristics of the transistor are deteriorated. The reason why the low resistance layer is formed is that Si is originally attached to the substrate surface, and this Si is taken into the crystal during the epitaxial crystal growth and becomes an n-type carrier. In order to remove Si on the surface of the substrate, etching and cleaning of the substrate are performed before epitaxial crystal growth, but Si cannot be completely removed.
[0006]
Accordingly, an object of the present invention is to provide a method of manufacturing a compound semiconductor epitaxial wafer that can solve the above-described problems and can obtain a field effect transistor with reduced leakage current between source and drain electrodes.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, a compound semiconductor epitaxial wafer manufacturing method according to the present invention uses an organic metal vapor phase growth (MOVPE) method to grow an epitaxial layer made of a III-V compound semiconductor on a semi-insulating GaAs substrate. Before the cleaning, the organic arsenic raw material composed of arsine and TMAs or TBAs is simultaneously introduced to clean the substrate surface.
[0008]
Since normal substrate sulfuric acid etching and cleaning treatment cannot completely remove Si on the substrate surface, a low-resistance conductive layer exists at the interface between the semi-insulating substrate and the epitaxial layer. However, according to the present invention, prior to growing an epitaxial layer of a compound semiconductor on a substrate, if the organic arsenic material composed of arsine and TMAs or TBAs is simultaneously introduced to clean the surface of the substrate, the cleaning cannot be completely removed. Si can be removed. Therefore, for example, when applied to the manufacture of a field effect transistor, the leakage current between the source electrode and the drain electrode can be eliminated, and the electrical characteristics of the transistor can be improved.
[0009]
The cleaning temperature of the substrate surface is preferably in the temperature range of 350 ° C. to 900 ° C. as the substrate surface temperature. This is because when the substrate surface cleaning temperature is lower than 350 ° C., the cleaning effect is low, and when the temperature is higher than 900 ° C., the surface becomes rough and the characteristics of the FET deteriorate.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described based on the illustrated embodiments.
[0011]
An epitaxial wafer for a field effect transistor having a cross-sectional structure as shown in FIG. 1 was manufactured.
[0012]
First, as the semi-insulating GaAs substrate 1, a semi-insulating GaAs mirror wafer having a (100) plane inclined by 2 ° in the [011] direction was prepared. A compound semiconductor epitaxial layer having the FET structure of FIG. 1 was grown on the surface of the 2 ° OFF (100) semi-insulating GaAs mirror wafer by using the MOVP method.
[0013]
Prior to the growth, according to the present invention, the arsine and the organic arsenic raw material were simultaneously introduced to clean the substrate surface. As organic arsenic raw materials, TMAs (trimethylarsine) and TBAs (tertiary butylarsine ) were tested. The substrate surface cleaning temperature at this time was set to a temperature range of 350 ° C. to 900 ° C. as the substrate surface temperature.
[0014]
Thereafter, using the MOVP method, the high-resistance buffer layer 2 made of undoped GaAs is first grown to a thickness of 500 nm at the epitaxial growth temperature, and then Si-doped n-type GaAs (carrier concentration 1.7 × 10 ¹⁷ cm ⁻³ ) is formed thereon. The active layer 3 is grown to a thickness of 200 nm, and the Si-doped n + -type GaAs (carrier concentration 3 × 10 ¹⁸ cm ⁻³ ) ohmic contact layer 4 is sequentially grown to a thickness of 50 nm to produce an epitaxial wafer for a field effect transistor. Obtained. Then, that using a TMAs organic arsenic raw material for the cleaning as Example 1, was that using a TBAs Example 2.
[0015]
As a comparative example, a sample of a conventional epitaxial wafer in which no organic group V raw material (trimethylarsine) was introduced during the temperature rising process was also prepared.
[0016]
To these the surface of the epitaxial layer of the sample, with a source electrode, a gate electrode and a drain electrode to prepare a field effect transistor (FET).
[0017]
The leakage current between the source and the drain when a pinch-off voltage was applied to the gate electrodes of these FETs was examined and compared. The results are shown in Table 1.
[0018]
[Table 1]
[0019]
Leakage current definitive FET organic arsenic raw material after performing the introduced cleaning process in Example grown epitaxial layer is 15.mu. A, which compares the leakage current 200μA in FET of the comparative example was prepared in a conventional manner And very good electrical characteristics were obtained.
[0020]
In addition, when the temperature at which the introduction of the arsine and the organic arsenic raw material is started simultaneously is 350 ° C. or less, no change is observed in the leakage current. Further, at 900 ° C. or higher, the surface becomes rough and the characteristics of the FET deteriorate.
[0021]
【The invention's effect】
As described above, according to the present invention, the metal-organic vapor phase epitaxy (MOVPE) method is used to grow a field effect transistor epitaxial wafer made of a III-V compound semiconductor on a semi-insulating GaAs substrate. Since the arsine and the organic arsenic raw material are simultaneously introduced to clean the substrate surface, Si that cannot be completely removed by normal substrate etching and cleaning processes can be removed. Therefore, by producing a field effect transistor using the compound semiconductor epitaxial wafer produced by the method of the present invention, the leakage current between the source and the drain can be greatly reduced, and a field effect transistor having excellent characteristics can be obtained with a high element. Can be created with yield.
[Brief description of the drawings]
FIG. 1 is a view showing a cross-sectional structure of an FET epitaxial wafer as a target of a manufacturing method of the present invention.
[Explanation of symbols]
1 Semi-insulating GaAs substrate 2 High resistance GaAs (buffer layer)
3 n-type GaAs (active layer)
4 n ⁺ type GaAs (ohmic contact layer)

Claims

Before growing an epitaxial layer made of a group III-V compound semiconductor on a semi-insulating GaAs substrate using a metal organic vapor phase epitaxy method, an organic arsenic material made of arsine and TMAs or TBAs is simultaneously introduced to form a substrate surface. A method for producing a compound semiconductor epitaxial wafer, comprising: cleaning.

2. The method of manufacturing a compound semiconductor epitaxial wafer according to claim 1, wherein the cleaning temperature of the substrate surface is in a temperature range of 350 to 900 [deg.] C. as a substrate surface temperature.