JP3924107B2

JP3924107B2 - Semiconductor integrated circuit

Info

Publication number: JP3924107B2
Application number: JP2000064580A
Authority: JP
Inventors: 靖笠
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-03-09
Filing date: 2000-03-09
Publication date: 2007-06-06
Anticipated expiration: 2020-03-09
Also published as: KR20010088298A; US20010021118A1; KR100597565B1; US6407957B2; JP2001256789A

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリセルを有する半導体集積回路に関し、特に、メモリセルに記憶されたデータを高速に読み出す技術に関する。
【０００２】
【従来の技術】
メモリセルを有する半導体集積回路として、フラッシュメモリ、EPROM、DRAM、SRAM等が知られている。
図５は、フラッシュメモリにおける読み出し動作に関係する回路の概要を示している。
【０００３】
フラッシュメモリは、アドレスバッファ２、Ｘデコーダ４、メモリセルアレイ６、Ｙデコーダ８、センスアンプ１０、出力バッファ１２、および制御回路１４を有している。
アドレスバッファ２は、チップの外部からアドレス信号を受け、受けたアドレス信号をＸデコーダ４およびＹデコーダ８に出力している。Ｘデコーダ４およびＹデコーダ８は、アドレス信号に対応するワード線WLおよびビット線BLをそれぞれ選択する。また、Ｙデコーダ８は、ビット線BLをセンスアンプ１２に接続するスイッチ機能を有している。メモリセルアレイ６は、縦横に配置された複数のメモリセルMCを有している。センスアンプ１２は、ビット線BLおよびＹデコーダ８を介してメモリセルMCから伝達される読み出しデータを増幅し、出力バッファ１２に出力している。出力バッファ１２は、増幅された読み出しデータをチップの外部に出力する。制御回路１４は、チップの外部から制御信号を受け、受けた制御信号に応じてアドレスバッファ２、センスアンプ１０、出力バッファ１２を制御している。
【０００４】
なお、特に図示しないが、複数の入出力端子を有する多ビット製品では、入出力端子に対応する複数のＹデコーダ８、センスアンプ１０、出力バッファ１２を有している。この場合、所定のワード線WLにより複数のメモリセルMCが選択され、入出力端子にそれぞれ対応する複数のセンスアンプ１０が動作する。そして、読み出しデータ（複数ビット）が、出力バッファ１２から同時に出力される。
【０００５】
図６は、メモリセルアレイが複数のブロックBLK0、BLK1、BLK2...に分割されたフラッシュメモリの要部を示している。このフラッシュメモリは、ｎ個の入出力端子を有している。
各ブロックBLKは、入出力端子にそれぞれ対応する複数のＹデコーダ８を有している。同一のブロックBLK内のＹデコーダ８は、データ線スイッチ１６およびデータ線DATAB(0)-DATAB(n-1)を介してそれぞれセンスアンプ１０に接続されている。すなわち、データ線DATABにより、入出力端子ごとに形成されたセンスアンプ１０が、複数のブロックBLKで共有されている。データ線スイッチ１６は、ブロックデコーダ１８で制御されている。データ線DATAB(0)-DATAB(n-1)は互いに隣接して並行に配置されており、これ等データ線DATAB(0)-DATAB(n-1)によりデータバス線DBUSが構成されている。
【０００６】
このフラッシュメモリでは、所定のブロックBLKから出力される読み出しデータは、ブロックデコーダ１８により選択され、データバス線DBUSに伝達される。データバス線DBUSに伝達された読み出しデータは、センスアンプ１０で増幅される。
図７は、センスアンプ１０の一例を示している。
センスアンプ１０は、インバータ１０ａ、nMOSトランジスタ１０ｂ、および負荷１０ｃを有している。インバータ１０ａの入力およびnMOSトランジスタ１０ｂのソースは、データ線DATABに接続されている。インバータ１０ａの出力は、nMOSトランジスタ１０ｂのゲートに接続され、インバータ１０ａとnMOSトランジスタ１０ｂとにより帰還ループが形成されている。nMOSトランジスタ１０ｂのドレインおよび負荷１０ｃの一端は、出力ノードOUTに接続されている。負荷１０ｃの他端は、電源線VCCに接続されている。この種のセンスアンプ１０は、一般に“カスコード型”と称されている。
【０００７】
図８は、読み出し動作時におけるデータ線DATABの電圧の変化を示している。
まず、ビット線BLおよびデータ線DATABが、チャージアップされる。ビット線BLおよびデータ線DATABの電圧は、０Vから約１Vに上昇する。この後、メモリセルMCの記憶状態に応じて、ビット線BLおよびデータ線DATABに電流が流れ、データ線DATABの電圧が変化する。
【０００８】
メモリセルMCに“０”が記憶されている場合、ビット線BLおよびデータ線DATABに電流は流れない。図７に示したインバータ１０ａの出力電圧は低くなり、nMOSトランジスタ１０ｂのソース・ドレイン間抵抗は高くなる。この結果、負荷１０ｃからの電流の供給により、出力ノードOUTは高レベルになる。
メモリセルMCに“１”が記憶されている場合、ビット線BLおよびデータ線DATABに電流は流れる。データ線DATABの電圧は低下し、インバータ１０ａの出力電圧は高くなる。nMOSトランジスタ１０ｂのソース・ドレイン間抵抗は低くなる。この結果、負荷１０ｃから供給される電流は、nMOSトランジスタ１０ｂを介してデータ線DATABに供給され、インバータ１０ａを帰還制御する。そして、出力ノードOUTは、低レベルになる。
【０００９】
なお、“０”読み出しと、“１”読み出しとにおけるデータ線DATABの電圧差は小さく、数十mVである。
【００１０】
【発明が解決しようとする課題】
ところで、上述したセンスアンプ１０は、データ線DATABの微少な電圧の変化を検出しなくてはならない。センスアンプ１０の誤動作を防止するために、データ線DATABは、隣接する他の信号線からのカップリングの影響を受けないように配置する必要がある。特に、上述したように、センスアンプ１０が複数のブロックBLKで共有される場合、データ線DATABの配線長は長くなるため、この対策は重要になる。
【００１１】
具体的には、次の事項を考慮してレイアウト設計が行われている。
(1)読み出し動作中に変化する信号（クロック信号等）は、データ線DATABに隣接させない。
(2)データ線DATABと隣接する他の信号との配線間隔を広くする。
【００１２】
(3)データ線DATABをシールドする。
しかしながら、上記(2)では、レイアウト面積が増大するという問題があった。
図９は、上記(3)を考慮したレイアウトの例を示している。
この例では、接地線VSSが、データバス線DBUSの外側にそれぞれ配置されている。接地線VSS（０V）は、読み出し動作時にその電圧が変化しない。
【００１３】
図１０は、図９に示した回路の読み出し動作を示している。
データ線DATABと接地線VSSとの電位差は、データ線DATABの電圧の上昇とともに大きくなり、電位差に応じた電荷は、両線間に形成される寄生容量に蓄積される。電荷の蓄積量は、外側のデータ線DATABほど大きい。このため、接地線VSSに隣接する外側のデータ線DATAB(0)、DATAB(n-1)の立ち上がりが遅くなってしまう。
【００１４】
一方、内側のデータ線DATAB(1)-DATAB(n-2)では、隣接するデータ線DATABとの電位差は小さい。このため、これ等データ線DATAB(1)-DATAB(n-2)の間に形成される寄生容量への電荷の移動は少ない。この結果、内側のデータ線DATAB(1)-DATAB(n-2)の立ち上がりは、高速かつ同一のタイミングになる。
読み出し時間（アクセス時間）は、複数ビットの読み出しデータのうち、最も確定するのが遅いデータに合わせなくてはならない。このため、接地線VSSによるデータ線DATABシールドは、高速動作の妨げとなっていた。
【００１５】
本発明の目的は、メモリセルに記憶されたデータを高速に読み出すことができる半導体集積回路を提供することにある。
【００１６】
【課題を解決するための手段】
請求項１の半導体集積回路は、複数のデータ線と、センスアンプと、ダミーデータ線とを備えている。データ線は互いに隣接して配線され、メモリセルから読み出されるデータを伝達する。センスアンプは、データを受け、増幅した信号を出力する。ダミーデータ線は、データ線からなるデータバス線の外側に沿って配線されている。ダミーデータ線は、メモリセルに記憶されたデータの読み出し動作時に、データ線の電圧と同様の電圧変化をする。このため、読み出し動作時に、データ線とダミーデータ線との電位差は小さくなる。すなわち、読み出し動作時に、データ線とダミーデータ線との間に形成される寄生容量への電荷の蓄積量は、最小限になる。この結果、外側のデータ線と内側のデータ線とでカップリング特性がほぼ等しくなり、データ線に読み出されるデータの立ち上がり時間は、ほぼ等しくなる。複数のデータ線の立ち上がり時間のばらつきが小さくなるため、読み出し時間（アクセス時間）が高速になる。
【００１７】
例えば、半導体集積回路は、読み出し動作時のセンスアンプの動作と同様に動作する制御回路を備えている。ダミーデータ線は、制御回路に接続されている。このため、ダミーデータ線は、読み出し動作時に、容易にデータ線の電圧と同様の電圧変化をする。
請求項３の半導体集積回路では、ダミーデータ線は、データバス線の外側に沿って配置された複数の配線片で形成されている。配線片は、複数のデータ線のそれぞれに接続されている。ダミーデータ線は、複数のデータ線にそれぞれ接続された配線片から形成されているため、データ線の電圧と同じ電圧変化をする。このため、特別な制御回路を使用することなく、データ線とダミーデータ線との間に形成される寄生容量への電荷の蓄積量は最小限になり、読み出し時間（アクセス時間）が高速になる。
【００１８】
請求項４の半導体集積回路では、各データ線に接続された配線片の配線長の和は、互いに等しくされている。このため、例えば、ダミーデータ線の外側に別の配線が配置されている場合、全てのデータ線は、この別の配線の影響を均等に受ける。したがって、読み出し動作時に、複数のデータ線の立ち上がり時間が、ばらつくことが防止される。この結果、隣接する別の配線の影響を受けて、読み出し時間（アクセス時間）が遅くなることが防止される。
【００１９】
請求項５の半導体集積回路では、配線片は、同じ長さかつ等間隔で配置されている。このため、各データ線に接続された配線片の配線長の和は、容易に等しくできる。レイアウト設計において、同一の配線片を繰り返し配置すればよいため、レイアウト設計が容易になる。
請求項６の半導体集積回路では、ダミーデータ線の外側に、接地線または読み出し動作時に接地電位になる配線が配置されている。このため、例えば、ダミーデータ線の外側に別の配線が配置されている場合、データ線がこの別の配線の影響を受けることが防止される。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体集積回路の第１の実施形態の要部を示している。この実施形態は、請求項１および請求項２に対応している。従来技術で説明した要素と同一の要素については、同一の符号を付し、これ等要素については、詳細な説明を省略する。
【００２１】
この半導体集積回路は、シリコン基板上にCMOSプロセス技術を使用してフラッシュメモリとして形成されている。図１に示した以外の構成は、図５と同一である。
この実施形態では、データバス線DBUSの外側に、データ線DATABに平行にダミーデータ線DMYがそれぞれ配置されている。ダミーデータ線DMYは、制御回路２０に接続されている。それ以外の構成は、上述した図６と同一である。
【００２２】
制御回路２０は、読み出し動作時に、ダミーデータ線DMYの電圧をデータ線DATABの電圧と同様に変化させるための回路である。制御回路２０は、センスアンプ１０の出力ノードOUTにダミーの負荷を接続して形成されている。すなわち、制御回路２０は、読み出し動作時に、センスアンプ１０とほぼ同じ動作をする。
図２は、読み出し動作時におけるデータ線DATABの電圧の変化を示している。
【００２３】
この実施形態では、ダミーデータ線DMYの電圧は、制御回路２０により制御され、例えば、“０”読み出しされるデータ線DATABの電圧と同じ変化をする。このため、データ線DATABとダミーデータ線DMYとの電位差は、“０”読み出しと、“１”読み出しとにおけるデータ線DATABの電圧差である数十mV以下になる。すなわち、データ線DATAB（特に、データ線DATAB(0)、DATAB(n-1)）とダミーデータ線DMYとの間に形成される寄生容量への電荷の蓄積量は、最小限になる。この結果、外側のデータ線DATAB(0)、DATAB(n-1)と内側のデータ線DATAB(1)-DATAB(n-2)とでカップリング特性がほぼ等しくなり、データ線DATAB(0)-DATAB(n-1)に読み出されるデータの立ち上がり時間は、ほぼ等しくなる。データ線DATAB(0)-DATAB(n-1)の立ち上がり時間のばらつきが小さくなるため、読み出し時間（アクセス時間）が高速になる。
【００２４】
以上、本発明の半導体集積回路では、データバス線DBUSの外側に、データ線DATABの電圧と同じ変化をするダミーデータ線DMYを配置した。このため、データ線DATAB(0)-DATAB(n-1)の立ち上がり時間を等しくでき、読み出し時間（アクセス時間）を高速にできる。
特に、センスアンプを複数のブロックで共有し、データ線DATABの配線長が長くなるときに有効である。
【００２５】
図３は、本発明の半導体集積回路の第２の実施形態の要部を示している。この実施形態は、請求項３ないし請求項５に対応している。従来技術および第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等要素については、詳細な説明を省略する。
この実施形態は、データバス線DBUSの外側に、複数配線片M1が、データ線DATABに平行に等間隔Ｓで配置されている。配線片M1は、データ線DATABと同じ配線層を使用して形成されている。配線片M1は、データ線DATABに直交して配置された配線M2を介してデータ線DATABに接続されている。配線M2は、データ線DATABより上側の配線層を使用して形成されている。すなわち、配線片M1は、データ線DATAB(0)-DATAB(n-1)を均等に配置して形成されている。そして、これ等配線片M1によりダミーデータ線DMY2が形成されている。本実施形態の構成は、制御回路２０（図１）が配置されていないこと、ダミーデータ線DMY2がデータ線DATAB(0)-DATAB(n-1)により形成されていることを除き、第１の実施形態と同一である。
【００２６】
この実施形態では、ダミーデータ線DMY2は、データ線DATAB(0)-DATAB(n-1)と同じ変化をする。このため、第１の実施形態と同様に、データ線DATAB（特に、データ線DATAB(0)、DATAB(n-1)）とダミーデータ線DMY2との間に形成される寄生容量への電荷の蓄積量は最小限になる。また、ダミーデータ線DMY2を制御する制御回路２０（図１）が不要になる。
【００２７】
さらに、配線片M1は、データ線DATAB(0)-DATAB(n-1)を均等に配置して形成されている。このため、ダミーデータ線DMY2の外側に別の配線が配置されている場合、全てのデータ線DATAB(0)-DATAB(n-1)は、この別の配線の影響を均等に受ける。したがって、読み出し動作時において、データ線DATAB(0)-DATAB(n-1)の立ち上がり時間がばらつくことはない。この結果、隣接する別の配線の影響を受けて、読み出し時間（アクセス時間）が遅くなることが防止される。
【００２８】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ダミーデータ線DMY2をデータ線DATAB(0)-DATAB(n-1)を引き出すことで形成した。このため、ダミーデータ線DMY2を制御する制御回路を不要にできる。この結果、チップサイズを低減できる。
図４は、本発明の半導体集積回路の第３の実施形態の要部を示している。この実施形態は、請求項６に対応している。従来技術および上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等要素については、詳細な説明を省略する。
【００２９】
この実施形態は、ダミーデータ線DMY2の外側に、接地線VSSがそれぞれ配置されている。それ以外の構成は、第２の実施形態と同一である。
この実施形態では、データ線DATAB(0)-DATAB(n-1)と、接地線VSSとの間に形成される寄生容量への電荷の蓄積量は、ほぼ均等になる。外側のデータ線DATAB(0)、DATAB(n-1)と内側のデータ線DATAB(1)-DATAB(n-2)とでカップリング特性が等しくなるため、データ線DATAB(0)-DATAB(n-1)の立ち上がり時間は等しくなる。また、ダミーデータ線DMY2の外側に別の配線が配置されている場合、データ線DATAB(0)-DATAB(n-1)がこの別の配線の影響を受けることを防止できる。
【００３０】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
なお、上述した第１の実施形態では、ダミーデータ線DMYの電圧の変化を、“０”読み出しされるデータ線DATABの電圧の変化と同じにした例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、“１”読み出しされるデータ線DATABの電圧の変化と同じにしてもよい。あるいは、ダミーデータ線DMYの電圧の変化を、“０”読み出しおよび“１”読み出しされるデータ線DATABの電圧の変化の間にしてもよい。
【００３１】
上述した実施形態では、本発明をフラッシュメモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、EPROM（Electrically Programmable ROM）またはマスクROMを形成しても良い。さらに、本発明を、フラッシュメモリのメモリコアを搭載したシステムLSIに適用してもよい。
なお、上述した第３実施形態では、ダミーデータ線DMY2の外側に接地線VSSを配置した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、読み出し動作時に、０Vになるテスト用の信号等を配置してもよい。
【００３２】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００３３】
【発明の効果】
請求項１の半導体集積回路では、読み出し動作時に、データ線とダミーデータ線との間に形成される寄生容量への電荷の蓄積量を最小限にできる。この結果、複数のデータ線の立ち上がり時間のばらつきを小さくでき、読み出し時間（アクセス時間）を高速にできる。
【００３４】
また、ダミーデータ線は、読み出し動作時に、容易にデータ線の電圧と同様の電圧変化をできる。
請求項３の半導体集積回路では、特別な制御回路を使用することなく、データ線とダミーデータ線との間に形成される寄生容量への電荷の蓄積量を最小限にでき、読み出し時間（アクセス時間）を高速にできる。
【００３５】
請求項４の半導体集積回路では、読み出し動作時に、複数のデータ線の立ち上がり時間が、ばらつくことを防止できる。この結果、隣接する別の配線の影響を受けて、読み出し時間（アクセス時間）が遅くなることを防止できる。
請求項５の半導体集積回路では、レイアウト設計において、同一の配線片を繰り返し配置すればよいため、容易にレイアウト設計できる。
請求項６の半導体集積回路では、ダミーデータ線の外側に別の配線が配置されている場合、データ線がこの別の配線の影響を受けることを防止できる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の第１の実施形態の要部を示すブロック図である。
【図２】読み出し動作時におけるデータ線の電圧の変化を示す波形図である。
【図３】本発明の半導体集積回路の第２の実施形態の要部を示すレイアウト図である。
【図４】本発明の半導体集積回路の第３の実施形態の要部を示すレイアウト図である。
【図５】従来のフラッシュメモリの概要を示すブロック図である。
【図６】図５の要部を示すブロック図である。
【図７】図６のセンスアンプを示す回路図である。
【図８】従来の読み出し動作時におけるデータ線の電圧の変化を示す波形図である。
【図９】データ線をシールドした例を示すレイアウト図である。
【図１０】図９の読み出し動作時におけるデータ線の電圧の変化を示す波形図である。
【符号の説明】
２アドレスバッファ
４Ｘデコーダ
６メモリセルアレイ
８Ｙデコーダ
１０センスアンプ
１０ａインバータ
１０ｂ nMOSトランジスタ
１０ｃ負荷
１２出力バッファ
１４制御回路
１６データ線スイッチ
１８ブロックデコーダ
２０制御回路
BL ビット線
BLK0、BLK1、BLK2 ブロック
DATAB(0)-DATAB(n-1) データ線
DBUS データバス線
DMY、DMY2 ダミーデータ線
M1 配線片
M2 配線
MC メモリセル
OUT 出力ノード
VCC 電源線
VSS 接地線
WL ワード線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit having memory cells, and more particularly to a technique for reading data stored in memory cells at high speed.
[0002]
[Prior art]
As semiconductor integrated circuits having memory cells, flash memories, EPROMs, DRAMs, SRAMs, and the like are known.
FIG. 5 shows an outline of a circuit related to a read operation in the flash memory.
[0003]
The flash memory has an address buffer 2, an X decoder 4, a memory cell array 6, a Y decoder 8, a sense amplifier 10, an output buffer 12, and a control circuit 14.
The address buffer 2 receives an address signal from the outside of the chip and outputs the received address signal to the X decoder 4 and the Y decoder 8. X decoder 4 and Y decoder 8 select word line WL and bit line BL corresponding to the address signal, respectively. The Y decoder 8 has a switching function for connecting the bit line BL to the sense amplifier 12. The memory cell array 6 has a plurality of memory cells MC arranged vertically and horizontally. The sense amplifier 12 amplifies the read data transmitted from the memory cell MC via the bit line BL and the Y decoder 8 and outputs it to the output buffer 12. The output buffer 12 outputs the amplified read data to the outside of the chip. The control circuit 14 receives a control signal from the outside of the chip, and controls the address buffer 2, the sense amplifier 10, and the output buffer 12 according to the received control signal.
[0004]
Although not particularly illustrated, a multi-bit product having a plurality of input / output terminals has a plurality of Y decoders 8, sense amplifiers 10, and output buffers 12 corresponding to the input / output terminals. In this case, a plurality of memory cells MC are selected by a predetermined word line WL, and a plurality of sense amplifiers 10 respectively corresponding to input / output terminals operate. Then, read data (a plurality of bits) is simultaneously output from the output buffer 12.
[0005]
FIG. 6 shows a main part of the flash memory in which the memory cell array is divided into a plurality of blocks BLK0, BLK1, BLK2,. This flash memory has n input / output terminals.
Each block BLK has a plurality of Y decoders 8 respectively corresponding to the input / output terminals. The Y decoder 8 in the same block BLK is connected to the sense amplifier 10 via the data line switch 16 and the data lines DATAB (0) -DATAB (n-1). That is, the sense amplifier 10 formed for each input / output terminal by the data line DATAB is shared by the plurality of blocks BLK. The data line switch 16 is controlled by the block decoder 18. Data lines DATAB (0) -DATAB (n-1) are arranged adjacent to each other in parallel, and these data lines DATAB (0) -DATAB (n-1) constitute a data bus line DBUS. .
[0006]
In this flash memory, read data output from a predetermined block BLK is selected by the block decoder 18 and transmitted to the data bus line DBUS. The read data transmitted to the data bus line DBUS is amplified by the sense amplifier 10.
FIG. 7 shows an example of the sense amplifier 10.
The sense amplifier 10 includes an inverter 10a, an nMOS transistor 10b, and a load 10c. The input of the inverter 10a and the source of the nMOS transistor 10b are connected to the data line DATAB. The output of the inverter 10a is connected to the gate of the nMOS transistor 10b, and a feedback loop is formed by the inverter 10a and the nMOS transistor 10b. The drain of the nMOS transistor 10b and one end of the load 10c are connected to the output node OUT. The other end of the load 10c is connected to the power supply line VCC. This type of sense amplifier 10 is generally referred to as a “cascode type”.
[0007]
FIG. 8 shows a change in the voltage of the data line DATAB during the read operation.
First, the bit line BL and the data line DATAB are charged up. The voltages of the bit line BL and the data line DATAB rise from 0V to about 1V. Thereafter, a current flows through the bit line BL and the data line DATAB according to the storage state of the memory cell MC, and the voltage of the data line DATAB changes.
[0008]
When “0” is stored in the memory cell MC, no current flows through the bit line BL and the data line DATAB. The output voltage of the inverter 10a shown in FIG. 7 decreases, and the resistance between the source and drain of the nMOS transistor 10b increases. As a result, the supply of current from the load 10c causes the output node OUT to go high.
When “1” is stored in the memory cell MC, a current flows through the bit line BL and the data line DATAB. The voltage of the data line DATAB decreases and the output voltage of the inverter 10a increases. The resistance between the source and drain of the nMOS transistor 10b becomes low. As a result, the current supplied from the load 10c is supplied to the data line DATAB via the nMOS transistor 10b and feedback-controls the inverter 10a. Then, the output node OUT becomes a low level.
[0009]
Note that the voltage difference of the data line DATAB between “0” reading and “1” reading is small and several tens mV.
[0010]
[Problems to be solved by the invention]
By the way, the above-described sense amplifier 10 must detect a minute voltage change of the data line DATAB. In order to prevent malfunction of the sense amplifier 10, it is necessary to arrange the data line DATAB so as not to be affected by coupling from other adjacent signal lines. In particular, as described above, when the sense amplifier 10 is shared by a plurality of blocks BLK, since the wiring length of the data line DATAB becomes long, this countermeasure becomes important.
[0011]
Specifically, layout design is performed in consideration of the following matters.
(1) A signal that changes during a read operation (such as a clock signal) is not adjacent to the data line DATAB.
(2) Increase the wiring interval between the data line DATAB and other adjacent signals.
[0012]
(3) Shield the data line DATAB.
However, the above (2) has a problem that the layout area increases.
FIG. 9 shows an example of the layout considering the above (3).
In this example, the ground line VSS is arranged outside the data bus line DBUS. The voltage of the ground line VSS (0 V) does not change during the read operation.
[0013]
FIG. 10 shows a read operation of the circuit shown in FIG.
The potential difference between the data line DATAB and the ground line VSS increases as the voltage of the data line DATAB increases, and charges corresponding to the potential difference are accumulated in a parasitic capacitance formed between the two lines. The amount of accumulated charge is larger for the outer data line DATAB. For this reason, the rise of the outer data lines DATAB (0) and DATAB (n−1) adjacent to the ground line VSS is delayed.
[0014]
On the other hand, the inner data lines DATAB (1) -DATAB (n-2) have a small potential difference from the adjacent data lines DATAB. For this reason, there is little movement of charges to the parasitic capacitance formed between these data lines DATAB (1) -DATAB (n-2). As a result, the rising of the inner data lines DATAB (1) -DATAB (n-2) is fast and at the same timing.
The read time (access time) must be matched to the data that is the most definitive among the read data of a plurality of bits. For this reason, the data line DATAB shield by the ground line VSS hinders high-speed operation.
[0015]
An object of the present invention is to provide a semiconductor integrated circuit capable of reading data stored in a memory cell at high speed.
[0016]
[Means for Solving the Problems]
The semiconductor integrated circuit according to claim 1 includes a plurality of data lines, a sense amplifier, and a dummy data line. Data lines are wired adjacent to each other and transmit data read from the memory cells. The sense amplifier receives data and outputs an amplified signal. The dummy data line is wired along the outside of the data bus line formed of the data line. The dummy data line changes in voltage similar to the voltage of the data line at the time of reading data stored in the memory cell. For this reason, the potential difference between the data line and the dummy data line is reduced during the read operation. That is, during the read operation, the amount of charge accumulated in the parasitic capacitance formed between the data line and the dummy data line is minimized. As a result, the coupling characteristics of the outer data line and the inner data line are substantially equal, and the rise times of the data read to the data line are substantially equal. Since the variation in the rise time of the plurality of data lines is reduced, the read time (access time) is increased.
[0017]
For example, the semiconductor integrated circuit includes a control circuit that operates similarly to the operation of the sense amplifier during the read operation. The dummy data line is connected to the control circuit. For this reason, the dummy data line easily changes in voltage similar to the voltage of the data line during the read operation.
According to another aspect of the semiconductor integrated circuit of the present invention, the dummy data line is formed of a plurality of wiring pieces arranged along the outside of the data bus line. The wiring piece is connected to each of the plurality of data lines. Since the dummy data lines are formed from wiring pieces respectively connected to the plurality of data lines, the dummy data lines change in the same voltage as the voltage of the data lines. For this reason, the amount of charge accumulated in the parasitic capacitance formed between the data line and the dummy data line is minimized without using a special control circuit, and the read time (access time) is increased. .
[0018]
According to another aspect of the semiconductor integrated circuit of the present invention, the sum of the wiring lengths of the wiring pieces connected to the respective data lines is made equal to each other. For this reason, for example, when another wiring is arranged outside the dummy data line, all the data lines are equally affected by the other wiring. Therefore, it is possible to prevent the rise times of the plurality of data lines from varying during the read operation. As a result, the reading time (access time) is prevented from being delayed due to the influence of another adjacent wiring.
[0019]
According to another aspect of the semiconductor integrated circuit of the present invention, the wiring pieces are arranged at the same length and at equal intervals. For this reason, the sum of the wiring lengths of the wiring pieces connected to the data lines can be easily made equal. In layout design, it is only necessary to repeatedly arrange the same wiring pieces, which facilitates layout design.
According to another aspect of the semiconductor integrated circuit of the present invention, a ground line or a wiring that becomes a ground potential during a read operation is disposed outside the dummy data line. For this reason, for example, when another wiring is arranged outside the dummy data line, the data line is prevented from being affected by the other wiring.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 shows an essential part of a first embodiment of a semiconductor integrated circuit according to the present invention. This embodiment corresponds to claims 1 and 2. The same elements as those described in the prior art are denoted by the same reference numerals, and detailed description of these elements is omitted.
[0021]
This semiconductor integrated circuit is formed as a flash memory on a silicon substrate using CMOS process technology. The configuration other than that shown in FIG. 1 is the same as that shown in FIG.
In this embodiment, dummy data lines DMY are arranged outside the data bus line DBUS in parallel with the data line DATAB. The dummy data line DMY is connected to the control circuit 20. Other configurations are the same as those in FIG. 6 described above.
[0022]
The control circuit 20 is a circuit for changing the voltage of the dummy data line DMY in the same manner as the voltage of the data line DATAB during the read operation. The control circuit 20 is formed by connecting a dummy load to the output node OUT of the sense amplifier 10. That is, the control circuit 20 performs substantially the same operation as the sense amplifier 10 during the read operation.
FIG. 2 shows a change in the voltage of the data line DATAB during the read operation.
[0023]
In this embodiment, the voltage of the dummy data line DMY is controlled by the control circuit 20 and, for example, changes the same as the voltage of the data line DATAB from which “0” is read. Therefore, the potential difference between the data line DATAB and the dummy data line DMY becomes several tens of mV or less, which is the voltage difference of the data line DATAB between “0” reading and “1” reading. That is, the amount of charge accumulated in the parasitic capacitance formed between the data line DATAB (particularly, the data lines DATAB (0) and DATAB (n−1)) and the dummy data line DMY is minimized. As a result, the outer data lines DATAB (0), DATAB (n-1) and the inner data lines DATAB (1) -DATAB (n-2) have almost the same coupling characteristics, and the data line DATAB (0) The rise time of data read to -DATAB (n-1) is almost equal. Since the variation in the rise time of the data lines DATAB (0) -DATAB (n-1) is reduced, the read time (access time) is increased.
[0024]
As described above, in the semiconductor integrated circuit of the present invention, the dummy data line DMY having the same change as the voltage of the data line DATAB is arranged outside the data bus line DBUS. Therefore, the rise times of the data lines DATAB (0) -DATAB (n-1) can be made equal, and the read time (access time) can be increased.
This is particularly effective when the sense amplifier is shared by a plurality of blocks and the wiring length of the data line DATAB becomes long.
[0025]
FIG. 3 shows an essential part of a second embodiment of the semiconductor integrated circuit of the present invention. This embodiment corresponds to claims 3 to 5. The same elements as those described in the prior art and the first embodiment are denoted by the same reference numerals, and detailed description of these elements is omitted.
In this embodiment, a plurality of wiring pieces M1 are arranged at equal intervals S parallel to the data line DATAB outside the data bus line DBUS. The wiring piece M1 is formed using the same wiring layer as the data line DATAB. The wiring piece M1 is connected to the data line DATAB via a wiring M2 arranged orthogonal to the data line DATAB. The wiring M2 is formed using a wiring layer above the data line DATAB. That is, the wiring piece M1 is formed by evenly arranging the data lines DATAB (0) -DATAB (n-1). A dummy data line DMY2 is formed by these wiring pieces M1. The configuration of the present embodiment is the first except that the control circuit 20 (FIG. 1) is not disposed and the dummy data line DMY2 is formed by the data lines DATAB (0) -DATAB (n-1). This is the same as the embodiment.
[0026]
In this embodiment, the dummy data line DMY2 changes in the same way as the data lines DATAB (0) -DATAB (n-1). Therefore, as in the first embodiment, the charge of the parasitic capacitance formed between the data line DATAB (particularly, the data lines DATAB (0) and DATAB (n-1)) and the dummy data line DMY2 is reduced. Accumulation is minimal. Further, the control circuit 20 (FIG. 1) for controlling the dummy data line DMY2 becomes unnecessary.
[0027]
Further, the wiring piece M1 is formed by evenly arranging the data lines DATAB (0) -DATAB (n-1). Therefore, when another wiring is arranged outside the dummy data line DMY2, all the data lines DATAB (0) -DATAB (n-1) are equally affected by the other wiring. Therefore, the rise time of the data lines DATAB (0) -DATAB (n-1) does not vary during the read operation. As a result, the reading time (access time) is prevented from being delayed due to the influence of another adjacent wiring.
[0028]
Also in this embodiment, the same effect as that of the first embodiment described above can be obtained. Further, in this embodiment, the dummy data line DMY2 is formed by drawing out the data lines DATAB (0) -DATAB (n-1). This eliminates the need for a control circuit for controlling the dummy data line DMY2. As a result, the chip size can be reduced.
FIG. 4 shows an essential part of a third embodiment of the semiconductor integrated circuit of the present invention. This embodiment corresponds to claim 6. The same elements as those described in the prior art and the above-described embodiments are denoted by the same reference numerals, and detailed description of these elements is omitted.
[0029]
In this embodiment, the ground line VSS is arranged outside the dummy data line DMY2. Other configurations are the same as those of the second embodiment.
In this embodiment, the amount of charge accumulated in the parasitic capacitance formed between the data lines DATAB (0) -DATAB (n-1) and the ground line VSS is substantially equal. Since the outer data lines DATAB (0), DATAB (n-1) and the inner data lines DATAB (1) -DATAB (n-2) have the same coupling characteristics, the data lines DATAB (0) -DATAB ( The rise times of n-1) are equal. Further, when another wiring is arranged outside the dummy data line DMY2, it is possible to prevent the data lines DATAB (0) -DATAB (n-1) from being affected by the other wiring.
[0030]
Also in this embodiment, the same effects as those of the first and second embodiments described above can be obtained.
In the first embodiment described above, the example in which the change in the voltage of the dummy data line DMY is the same as the change in the voltage of the data line DATAB read “0” has been described. The present invention is not limited to such an embodiment. For example, it may be the same as the voltage change of the data line DATAB read out by “1”. Alternatively, the change in the voltage of the dummy data line DMY may be between the change in the voltage of the data line DATAB from which “0” is read and “1” is read .
[0031]
In the above-described embodiment, the example in which the present invention is applied to the flash memory has been described. The present invention is not limited to such an embodiment. For example, EPROM (Electrically Programmable ROM) or mask ROM may be formed. Furthermore, the present invention may be applied to a system LSI having a flash memory core.
In the third embodiment described above, the example in which the ground line VSS is arranged outside the dummy data line DMY2 has been described. The present invention is not limited to such an embodiment. For example, a test signal or the like that becomes 0 V may be arranged during the read operation.
[0032]
As mentioned above, although this invention was demonstrated in detail, said embodiment and its modification are only examples of this invention, and this invention is not limited to this. Obviously, modifications can be made without departing from the scope of the present invention.
[0033]
【The invention's effect】
In the semiconductor integrated circuit according to the first aspect, it is possible to minimize the amount of charge accumulated in the parasitic capacitance formed between the data line and the dummy data line during the read operation. As a result, variations in the rise times of the plurality of data lines can be reduced, and the read time (access time) can be increased.
[0034]
Further, the dummy data line can easily change in voltage similar to the voltage of the data line during a read operation.
According to another aspect of the semiconductor integrated circuit of the present invention, the amount of charge accumulated in the parasitic capacitance formed between the data line and the dummy data line can be minimized without using a special control circuit, and the read time (access) Time).
[0035]
In the semiconductor integrated circuit according to the fourth aspect, it is possible to prevent the rise times of the plurality of data lines from varying during the read operation. As a result, it is possible to prevent the reading time (access time) from being delayed due to the influence of another adjacent wiring.
In the semiconductor integrated circuit according to the fifth aspect, in the layout design, it is only necessary to repeatedly arrange the same wiring piece.
According to another aspect of the semiconductor integrated circuit of the present invention, when another wiring is disposed outside the dummy data line, the data line can be prevented from being affected by the other wiring.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a main part of a first embodiment of a semiconductor integrated circuit according to the present invention.
FIG. 2 is a waveform diagram showing a change in data line voltage during a read operation;
FIG. 3 is a layout diagram showing a main part of a second embodiment of a semiconductor integrated circuit according to the present invention;
FIG. 4 is a layout diagram showing a main part of a third embodiment of a semiconductor integrated circuit according to the present invention.
FIG. 5 is a block diagram showing an outline of a conventional flash memory.
6 is a block diagram showing a main part of FIG. 5. FIG.
7 is a circuit diagram showing the sense amplifier of FIG. 6. FIG.
FIG. 8 is a waveform diagram showing a change in data line voltage during a conventional read operation;
FIG. 9 is a layout diagram illustrating an example in which a data line is shielded.
10 is a waveform diagram showing a change in voltage of a data line during the read operation of FIG.
[Explanation of symbols]
2 address buffer 4 X decoder 6 memory cell array 8 Y decoder 10 sense amplifier 10a inverter 10b nMOS transistor 10c load 12 output buffer 14 control circuit 16 data line switch 18 block decoder 20 control circuit
BL bit line
BLK0, BLK1, BLK2 blocks
DATAB (0) -DATAB (n-1) Data line
DBUS Data bus line
DMY, DMY2 dummy data line
M1 wiring piece
M2 wiring
MC memory cell
OUT output node
VCC power line
VSS Ground wire
WL word line

Claims

A plurality of data lines wired adjacent to each other and transmitting data read from the memory cells;
A sense amplifier that receives the data and outputs an amplified signal;
Dummy data lines wired along the outside of the data bus lines comprising the data lines ;
A control circuit connected to the dummy data line and causing the dummy data line to have the same voltage change as any of the voltage changes of the data line that changes according to the logic stored in the memory cell during a read operation; A semiconductor integrated circuit characterized by the above.

In the semiconductor integrated circuit according to claim 1,
The sense amplifier has a load for charging the data line before a read operation;
The semiconductor integrated circuit according to claim 1, wherein the control circuit has a load for charging the dummy data line before a read operation .

A plurality of data lines wired adjacent to each other and transmitting data read from the memory cells;
A dummy data line formed of a plurality of wiring pieces arranged along the outside of the data bus line,
The semiconductor integrated circuit , wherein the wiring piece is connected to each of the plurality of data lines .

The semiconductor integrated circuit according to claim 3.
The sum of the wiring lengths of the wiring pieces connected to the data lines is equal to each other.

The semiconductor integrated circuit according to claim 4, wherein
The semiconductor integrated circuit according to claim 1, wherein the wiring pieces are arranged at the same length and at equal intervals.

The semiconductor integrated circuit according to claim 3.
A semiconductor integrated circuit, wherein a ground line or a wiring that becomes a ground voltage during the read operation is arranged outside the dummy data line.