JP3607016B2 - 半導体装置およびその作製方法、並びに携帯型の情報処理端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、カメラおよびプロジェクター - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本明細書で開示する発明は、薄膜トランジスタを集積化した構造に関する。またその作製工程に関する。またそのような構成を有する電子装置に関する。
【０００２】
【従来の技術】
薄膜トランジスタ（一般にＴＦＴと称される）を利用した装置（本明細書では広く一般に半導体装置と称することとする）としては、アクティブマトリクス型の液晶表示装置やＥＬ素子を利用したアクティブマトリクス型の表示装置が知られている。また、他に薄膜トランジスタの利用用途としては、メモリや演算機能を有する各種集積回路がある。
【０００３】
また最近、アクティブマトリクス回路（画素回路や画素マトリクス回路とも呼ばれる）と周辺駆動回路（ドライバー回路とも呼ばれる）とを同一ガラス基板や石英基板上に集積化したアクティブマトリクス型の液晶表示装置が注目されている。この構成は、周辺駆動回路一体型と呼ばれている。
【０００４】
図７にアクティブマトリクス型の液晶表示装置のＴＦＴが形成された側の基板（ＴＦＴ基板と称される）の回路配置の概要を示す。図に示すように、同一の基板（ガラス基板または石英基板）３０１上にアクティブマトリクス回路３０３と該回路を駆動するための周辺駆動回路３０２と３０４とが配置されている。これらの回路は、ＴＦＴでもって構成されている。
【０００５】
ここで周辺駆動回路３０４（３０２も基本的に同様な構造を有する）には、３０８でその拡大した状態が示されるように、Ｐチャネル型のＴＦＴ（ＰＴＦＴと称する）とＮチャネル型のＴＦＴ（ＮＴＦＴと称する）とを相補型（ＣＭＯＳ構造）に組み合わせた３０７で示される素子が、アクティブマトリクス回路のソース線またゲイト線に対応して配列された構造となっている。
【０００６】
この３０７で示されるのは、アナログスイッチと称されるものであるが、他にシフトレジスタ回路やバッファー回路も３０７で示されるＣＭＯＳ素子が基本となって構成される。
【０００７】
３０８で示す回路は、アナログスイッチと呼ばれ、最終的にソース線に信号を流す最終段部分の回路である。この意味でドライバー回路、またはドライバー段とも称される。
【０００８】
配線のインピーダンスの違いを考慮した場合、ＣＭＯＳ素子３０７は、図７に示されるように一例に配列することが望ましい。これは、配線のインピーダンスの違いによって、アクティブマトリクス回路に送り出される信号に微妙な乱れが出ることを抑制するためである。
【０００９】
また、ＴＦＴの活性層を構成する結晶性珪素膜（一般にＰ−Ｓｉと表記される）を得る方法として、線状のビーム形状を有したレーザー光の照射による方法（レーザーアニール法と称される）を利用する技術がある。
【００１０】
この技術を利用する場合、その走査方向におけるエネルギー密度のバラツキにより結晶性に微妙な違いが生じるという問題がある。従って、同一の特性を要求される多数の素子を集積化する場合、各素子が３０８に示されるように横一列に並んでいる方が好ましい。
【００１１】
【発明が解決しようとする課題】
表示装置に要求される性能としては、大面積画面、微細表示、高速動画表示といったものがある。これらの要求を満足しようとする場合、図７の３０８で示されるようなＣＭＯＳ素子３０７を横一列に配列した構造は寸法的及び面積的に無理がある。
【００１２】
そこで、実際には、図８で示されるように素子を配置した構成が採用されている。即ち、多数の素子を互い違いになるように段違いに配列した構造が採用されている。
【００１３】
しかしこのような構造を採用した場合、前述した、
（１）段の違いによる活性層の結晶性の違いに起因する素子特性の違い。
（２）配線インピーダンスの違い。
といった問題は発生する。
【００１４】
上記の問題は、表示に縞模様が発生したり、ムラが発生する要因となる。
【００１５】
特に（１）の問題は、レーザーアニール装置の出力の安定性や光学系の誤差といった問題も絡み、その影響は無視できないものとなっている。
【００１６】
上記の問題は、図７の３０７で示されるＣＭＯＳ素子の占める面積が大きい（寸法が大きい）ことに大きな要因がある。
【００１７】
従って、３０７で示されるＣＭＯＳ素子の占める面積より小さくすれば、図８で示されるような１列の配列が可能となる。そうすれば、上述した問題も発生しない。
【００１８】
上記のＣＭＯＳ素子３０７の示す面積が大きい（寸法が大きい）という問題について以下に詳述する。
【００１９】
図９に図７のＣＭＯＳ素子３０７を拡大した概略を示す。図９において、２１４で示されるのがＰＴＦＴとＮＴＦＴとが相補型に構成された構造を有するＣＭＯＳ素子である。また、２１５が隣のＣＭＯＳ素子の一部である。
【００２０】
まず素子２１４の各部について説明する。素子２１４は、ＰＴＦＴの半導体層２０２とＮＴＦＴの半導体層２１６とを活性層として構成される。
【００２１】
図９において、２０３はＰＴＦＴのゲイト電極であり、２０５はＮＴＦＴのゲイト電極である。両ゲイト電極は延在して２０４で示されるパターンで一緒になっている。
【００２２】
２０１は、ＰＴＦＴのソース電極である。２０８は、ＮＴＦＴのソース電極である。この両ソース電極も延在したパターンで一緒になっている。
【００２３】
２０６は両ＴＦＴに共通したドレイン電極である。ドレイン電極２０６は２１３で示されるパターンで延在し、その先はアクティブマトリクス回路のソース線に延在している。
【００２４】
２０７で示されるのは、ＰＴＦＴの活性層２０２のソース領域にコンタクトする開口部である。この開口部を介して、ソース電極２０１とソース領域２０２とがコンタクトする。
【００２５】
図９に示すような構造を採用した場合、マスク合わせ精度の関係から素子同士の間隔や素子の大きさの最低値が決まる。
【００２６】
例えば、フォトリソグラフィー工程として３μｍルールを採用した場合は以下の様になる。
【００２７】
３μｍルールを採用した場合、図９の矢印で示される寸法は最低でも３μｍとなる。従って、２１７で示される隣合う素子のソースコンタクトの間隔は最低でも１５μｍとなってしまう。
【００２８】
また、１つのＣＭＯＳ素子においても、２１８で示される距離が最低でも９μｍ必要とされる。
【００２９】
本明細書に開示する発明は、図７に示すような回路構成を実現するに当たり、素子の占有面積を極力小さくし、多数の素子を一直線上に配列する新規な構成を提供することを課題とする。
【００３０】
【課題を解決するための手段】
本明細書で開示する発明の一つは、図５にその具体的な作製工程の一部を示すように、
隣合って配置された少なくとも２つのボトムゲイト型の薄膜トランジスタ１４７および１４８を形成するに際して、
ソース電極１３８及び１３９のパターン（またドレイン電極のパターン）を利用して自己整合的に前記２つの薄膜トランジスタの活性層の分離（開口１４５で分離される）を行うことを特徴とする。
【００３１】
他の発明の構成は、図５にその具体的な作製工程の一部を示すように、
隣合って配置されたボトムゲイト型を有するＰ及びＮチャネル型の薄膜トランジスタでなる少なくも２つのＣＭＯＳ素子を形成するに際して、
ソース電極１３８及び１３９のパターン（またはドレイン電極のパターン）を利用して自己整合的に前記２つの素子を構成する半導体層の分離（開口１４５で分離される）を行うことを特徴とする。
【００３２】
図５に示す構成においては、ＣＭＯＳ素子を構成するＰチャネル型の薄膜トランジスタ（ＰＴＦＴ）とＮチャネル型の薄膜トランジスタ（ＮＴＦＴ）の活性層は、共通な半導体層で構成されている。
【００３３】
他の発明の構成は、
隣合って配置された少なくとも２つのボトムゲイト型の薄膜トランジスタを有し、
ソースまたはドレイン電極のパターンを利用して自己整合的に前記２つの薄膜トランジスタの活性層の分離が行われていることを特徴とする。
【００３４】
他の発明の構成は、
隣合って配置されたボトムゲイト型を有するＰ及びＮチャネル型の薄膜トランジスタでなる少なくとも２つのＣＭＯＳ素子を有し、
ソースまたはドレイン電極のパターンを利用して自己整合的に前記２つの素子を構成する半導体層の分離が行われていることを特徴する。
【００３５】
上記構成を採用した場合、図５の開口１４５の部分に示すように分離が行われた素子の端部の一部は、ソースまたはドレイン電極のパターンの端部とその側面が一致したものとなる。これは、電極のパターンを利用した自己整合プロセスの結果として得られる。
【００３６】
上記の構成は、集積回路単体に利用されるのみではなく、当該集積回路を用いた電子装置、例えば図１８に示すような情報処理端末やビデオカメラのディスプレイに利用することができる。本明細書では、これらの装置を電子装置と総称する。
【００３７】
【発明の実施の形態】
図５に示すように、電極１３８及び１３９のパターンを利用して、１４５で示される開口を形成し、隣合ったＣＭＯＳ素子を分離する。また、隣合ったＴＦＴ１４７と１４８とを分離する。
【００３８】
こうすることで、素子間隔を詰めることができ、より集積度を高めることができる。
【００３９】
【実施例】
〔実施例１〕
本実施例は、ボトムゲイト型のＰＴＦＴとＮＴＦＴとを相補型に構成したＣＭＯＳ素子を一直線上に配列した構成に関する。
【００４０】
なお、いうまでもないことではあるが、成膜条件や各種パラメータは、実施に当たって当業者の知見に応じ、適時選択または変更することができる。
【００４１】
図１以下に本実施例の作製工程の概略工程図を示す。図１において、Ａ−Ａ’で切った断面が下部の断面図に対応する。
【００４２】
まず図１に示すようにガラス基板（または石英基板）１０１上にゲイト電極１０２、１０３、１０４、１０５を形成する。
【００４３】
ここではゲイト電極の材料として、アルミニウムを利用する。勿論、他の導電性材料を利用するのでもよい。
【００４４】
図においては、１０２と１０３のゲイト電極がそれぞれ延在して連結した構造となっている。また、１０４と１０５のゲイト電極がそれぞれ延在して連結した構造となっている。
【００４５】
後で詳述するが、１０２と１０３の組のゲイト電極が１つのＣＭＯＳ素子のゲイト電極を構成する。具体的には、１０２がＣＭＯＳを構成するＰＴＦＴのゲイト電極を構成する。また、１０３がＣＭＯＳを構成するＮＴＦＴのゲイト電極を構成する。
【００４６】
また、１０４と１０５は他のＣＭＯＳのＰＴＦＴ、ＮＴＦＴのゲイト電極を構成することとなる。即ち、図１には２つのＣＭＯＳ素子の作製段階の状態が図示されている。
【００４７】
アルミニウムでなるゲイト電極１０２〜１０５を形成したら、陽極酸化法により、その表面に図示しない陽極酸化膜を形成する。この陽極酸化膜は、ゲイト電極の表面を物理的及び電気的に保護し、後の工程において、ヒロックやウィスカーの発生を抑制する機能を有している。また、層間絶縁膜のピンホールを介した上下間ショートを防止する機能を有している。
【００４８】
ヒロックやウィスカーというのは、アルミニウムの異常成長により発生する刺上あるいは針状の突起物のことである。
【００４９】
次にゲイト絶縁膜として機能する酸化珪素膜１０６を１０００Åの厚さに成膜する。成膜方法は、成膜ガスとしてＴＥＯＳと酸素とを用いたプラズマＣＶＤ法を用いる。
【００５０】
つぎに薄膜トランジスタの活性層を構成するための半導体層を形成する。ここでは、まず図示しない非晶質珪素膜を５００のÅの厚さに減圧熱ＣＶＤ法を用いて成膜する。次にレーザー光の照射を行うことにより、非晶質珪素膜を結晶化させる。こうして１０７で示される結晶性珪素膜を得る。
【００５１】
結晶性珪素膜を得る方法は他の手段でもよい。例えば加熱処理やランプ照射による方法でもよい。また、直接結晶性を有する珪素膜を用いるのでもよい。また、非晶質珪素膜のままでもよい。
【００５２】
以上のようにして図１に示す状態を得る。次に図２に示すように、窒化珪素膜でなるマスク１０８、１０９、１１１、１１２を形成する。
【００５３】
このマスクパターンは、ゲイト電極をマスクとして用いた基板裏面側からの露光により形成する。
【００５４】
この方法によれば、ゲイト電極のパターンを利用して自己整合的に１０８、１０９、１１１、１１２で示されるマスクパターンを形成することができる。なお、図２のＢ−Ｂ’で切った断面が下部の断面図に対応する。
【００５５】
次に図示しないレジストマスクを配置して、選択的にＰ（リン）とＢ（ボロン）のドーピングを行う。ドーピングはプラズマドーピング法を用いて行う。
【００５６】
このドーピングは、１１４、１１６、１２０、１２２、１２６の領域をＰ型とし、１１３、１１７、１１９、１２３、１２５の領域をＮ型とする条件でもって行う。
【００５７】
ドーピングの終了後、図示しないレジストマスク（ドーピング用のマスク）を除去し、さらにマスク１０８、１０９、１１１、１１２を除去する。そして、レーザー光の照射を行うことにより、ドーピングがされた領域の損傷のアニールとドーピングされた不純物の活性化とを行う。
【００５８】
ここで、１１４と１１６、さらに１２０と１２２の領域がＰＴＦＴのソース、ドレイン領域となる。
【００５９】
また、１１７と１１９、さらに１２３と１２５がＮＴＦＴのドレイン、ソース領域となる。
【００６０】
また、１１５はＰＴＦＴのチャネル領域、１１８はＮＴＦＴのチャネル領域、１２１はＰＴＦＴのチャネル領域、１２４はＮＴＦＴのチャネル領域である。
【００６１】
なお、１１３は図示しない左隣のＣＭＯＳ素子を構成するＮＴＦＴのＮ型領域（ソース領域）である。また、１２６は図示しない右隣のＣＭＯＳ素子を構成するＰＴＦＴのＰ型領域（ソース領域）である。
【００６２】
次に図３に示すように層間絶縁膜として、窒化珪素膜１２７とポリイミド樹脂膜１２８とを成膜する。窒化珪素膜はプラズマＣＶＤ法により成膜する。また、ポリイミド膜はスピンコート法を用いた方法により成膜する。なお、図３において、Ｃ−Ｃ’で切った断面が下部の断面図に対応する。
【００６３】
なお、ポリイミドの他には、ポリアミド、ポリイミドアミドを利用することができる。
【００６４】
窒化珪素膜１２７とポリイミド膜１２８との積層膜でなる層間絶縁膜を形成したら、１２９、１３０、１３１、１３２、１３３で示されるコンタクトホールの形成を行う。この工程において、各コンタクトホールの底部において、半導体層が露呈する。（図３参照）
【００６５】
この状態においては、複数のＣＭＯＳ素子を構成するための半導体層が共通なものとなっている。即ち、複数（図では２つ）のＣＭＯＳ素子の活性層は共通であり、その中でＰおよびＮ型の領域が選択的に作り分けられている状態となっている。
【００６６】
次に層間絶縁膜上にチタン膜とアルミニウム膜とチタン膜とでなる積層膜を形成する。この積層膜はソース電極およびそこから延在した配線、さらにドレイン電極およびそこから延在した配線を形成するためのものである。
【００６７】
そして４００で代表されるレジストマスクを配置する。そしてドライエッチング法を用いて、上記チタン膜とアルミニウム膜とチタン膜とでなる積層膜をパターニングする。さらにこの積層膜のエッチングに引き続いて、その下部の活性層のエッチングも引き続いて行なう。
【００６８】
上記のドライエッチングは、エッチングガスとして、ＳｉＣｌ４ 、Ｃｌ２ 、ＢＣｌ２ を混合したガスを用いたＲＩＥ法を利用する。このエッチングガスを用いた場合、チタン膜とアルミニウム膜とチタン膜とでなる積層膜をエッチングし、さらに連続して活性層を構成する珪素膜をもエッチングすることができる。
【００６９】
図４には、上記チタン膜とアルミニウム膜とチタン膜とでなる積層膜がパターニングされた状態が示されている。この状態は、積層膜のエッチングが終了し、活性層が露呈したエッチングの途中の状態といえる。
【００７０】
なお、実際においては、図４の状態でエッチングを停止させるのは、困難である。
【００７１】
また、図４において、Ｅ−Ｅ’で切った断面が下図の断面図に対応する。
【００７２】
図４には、左側のＣＭＯＳ素子を構成するＰＴＦＴのソース電極１３５とドレイン電極１３６、さらにＮＴＦＴのソース電極１３８とドレイン電極１３６とが示されている。図から明らかなように、ドレイン電極１３６は両ＴＦＴにおいて共通なものとなっている。
【００７３】
また図４には、右側のＣＭＯＳ素子を構成するＰＴＦＴのソース電極１３９とドレイン電極１４０、さらにＮＴＦＴのソース電極１４２とドレイン電極１４０とが示されている。図から明らかなように、ドレイン電極１４０は両ＴＦＴにおいて共通なものとなっている。また、１３４で示されるのは、さらに左側のＣＭＯＳ素子のＮＴＦＴのソース電極である。また、１４３で示されるのは、さらに右側のＣＭＯＳ素子のＰＴＦＴのソース電極である。
【００７４】
図４に示す状態から引き続いて、さらに露呈している半導体層のエッチングを行う。そしてレジストマスク４００を除去する。こうすることにより、図５に示すように１４４、１４５、１４６で示される開口部が形成され、半導体層（活性層）が各ＣＭＯＳ素子単位で分断される。
【００７５】
この分断は、ソース電極を形成するたのパターンを利用して自己整合的に行われる。即ち、ＣＭＯＳ素子を分離するための活性層のパターニングをそれ単独で行うのではなく、ソース電極（またはドレイン電極）のパターンを形成する際に同時に導体層を素子毎に分離することができる。
【００７６】
この場合、半導体層を分離するためのマスクとソース電極のパターニングのためのマスク（代表的に図４の４００で示される）とは同じものとなる。従って、半導体層を分離するために特にマスクを配置する必要がなく、またそのためのマスク合わせマージンは必要とされない。そして、その分ＣＭＯＳ素子の間隔を狭めることができる。
【００７７】
また、ＣＭＯＳ素子を構成するＰＴＦＴとＮＴＦＴとを同一の半導体層で構成することにより、両ＴＦＴの間隔を最大限狭めることができる。
【００７８】
また本実施例に示す構成を採用した場合、ソース及びドレイン電極の半導体層（活性層）へのコンタクト面積を大きくすることができる。
【００７９】
〔実施例２〕
本実施例は、２つのＴＦＴを並べて配置する構成において、その間隔を狭めることができる構成に関する。
【００８０】
実施例１では、複数のＣＭＯＳ素子を１直線上に配置した場合において、各ＣＭＯＳ素子の間隔を狭めた構成を示した。（例えば図５参照）
【００８１】
しかし、本明細書に開示する発明は、実施例１に示したようなＣＭＯＳ素子の形成のみに利用が限定されるものではない。
【００８２】
本明細書に開示する発明のポイントの一つは、図５の１４５で示されるような開口（分離のための半導体の除去領域）をソースまたはドレイン電極のパターニングの際に同時に形成することにある。
【００８３】
従って、分離されるＴＦＴのチャネル型の組み合わせは任意である。即ち、ＰＴＦＴとＰＴＦＴの組み合わせ、またはＮＴＦＴとＮＴＦＴの組み合わせでもよい。
【００８４】
また、その配置も必ずしも一直上に配置されておらず、隣合う素子の配置がずれているような場合にも利用できる。
【００８５】
このように、本明細書で開示する発明は、隣合って配置されたＴＦＴの間隔を狭くすることができる技術として利用することができる。
【００８６】
以下に具体的な例を示す。ここでは、図５のＮＴＦＴ１４７とＰＴＦＴ１４８とに注目する。ここで、２つのＴＦＴはＣＭＯＳを構成している訳ではない。
【００８７】
この場合、開口１４５により活性層を分離することにより、ＮＴＦＴ１４７とＰＴＦＴ１４８とが分離される。即ち、２つの隣り合ったＴＦＴが分離される。
【００８８】
開口１４５は、ＰＴＦＴ１４７のソース電極１３８とＮＴＦＴ１４８のソース電極１３９とをパターンニングにより形成する際にさらにエッチングを進行させることによって、自己整合的に形成される。
【００８９】
即ち、ＰＴＦＴ１４７のソース電極１３８とＮＴＦＴ１４８のソース電極１３９とをパターニングする際に、ＰＴＦＴ１４７とＮＴＦＴ１４８の分離も同時に行われる。
【００９０】
このようにすることにより、隣合うＴＦＴの分離を自己整合的に行うことができ、素子分離のためのマスク合わせ精度のマージン（余分に設定される寸法）を省くことができる。そしてこの隣合う素子の間隔を狭めることができる。
【００９１】
〔実施例３〕
本実施例は、実施例１に示す構成において、ＴＦＴの構造を別のものにした場合の例を示す。
【００９２】
図６に本実施例に示す薄膜トランジスタの作製工程を示す。なお図１〜図５にに示すのと同じ符号は同一の箇所を示す。また、作製方法等も特に断らない限り実施例１と同様である。
【００９３】
まず実施例１に示す工程に従って、図６（Ａ）に示す状態を得る。この状態においては、レーザー光の照射による結晶化を行わず、６０１で示される膜は非晶質状態のままとする。
【００９４】
次に窒化珪素膜でなるマスク１０８、１０９、１１１、１１２を裏面からの露光を利用して形成する。そして、導電型を付与する不純物のドーピングを選択的に行う。この工程で、Ｎ型の領域１１３、１１７、１１９、１２３、１２５を形成する。またＰ型の領域１１４、１１６、１２０、１２２、１２６を形成する。
【００９５】
そして、図６（Ｂ）に示すように、基板１０１の裏面側からレーザー光の照射を行う。この工程において、１１３、１１４、１１６、１１７、１１９、１２０、１２２、１２３、１２５、１２６の領域の活性化を行う。この際、当該領域の結晶化も同時に行われる。
【００９６】
後は実施例１に示す工程に従って、ガラス基板上に多数のＣＭＯＳ素子が一直線上に配列された構成を得る。
【００９７】
〔実施例４〕
本実施例は、本明細書に開示する発明を利用してアクティブマトリクス型の液晶表示装置を構成した場合の例である。
【００９８】
同一基板上にアクティブマトリクス回路と周辺駆動回路とを集積化した構造を有するアクティブマトリクス型の液晶表示装置においては、以下のような課題がある。
【００９９】
一般に周辺駆動回路はゲイトドライバー回路とソースドライバー回路とで構成されている。これらの回路は，アクティブマトリクス回路に比較してより高い周波数で動作することが要求さえる。特にソースドライバー回路はゲイトドライバー回路よりさらに高い周波数での動作が要求される。
【０１００】
例えば、ソースドライバーには１０ＭＨｚ以上での動作が要求される。なお、ゲイトドライバーには、十数ＫＨｚ程度での動作が要求される。
【０１０１】
現状の結晶性珪素を用いたＴＦＴ（Ｐ−ＳｉＴＦＴと略記される）は、数ＭＨｚ程度の周波数までしか動作させることができない。
【０１０２】
従って、上記のＶＧＡ規格に現状のＴＦＴを利用した場合、ゲイトドライバーは構成することができるが、ソースドライバーはそのままでは構成できない。
【０１０３】
そこで、動作方法を工夫することにより、数ＭＨｚまでの動作しかしないＴＦＴでソースドライバーを構成することが行われている。即ち、動作形態を分割することにより、実際に必要とされる動作速度を（１／分割数）に低減させる動作方法を採用する工夫がなされている。
【０１０４】
本実施例では、高い周波数での動作が要求される周辺駆動回路部分（ソースドライバー回路）は、従来からの手法である外付のＩＣチップ（ドライバーＬＳＩと称されている）による構成とし、現状のＴＦＴでも対応できるゲイトドライバー回路は、ＴＦＴを利用して構成する。
【０１０５】
ここで、ゲイトドライバーの構成は、実施例１に示した構成を利用する。即ち、結晶性珪素膜を用いた逆スタガー型のＴＦＴでもって構成されたＣＭＯＳインバータ素子を用いた構成とする。
【０１０６】
〔実施例６〕
本実施例は、実施例５に示す構成において、ゲイトドライバー回路を非晶質珪素膜（アモルファスシリコン膜）を用いたＴＦＴで構成する例である。本実施例を実施するに当たっては、実施例１に示す構成において、ＴＦＴの活性層を構成する半導体膜を結晶化させずに非晶質なままとすればよい。
【０１０７】
本実施例の構成を採用した場合、結晶化工程を省くことができる。また作製工程を削減することができるので、作製工程における不良の発生を抑制し、さらに得られた製品の信頼性を高くすることができる。
【０１０８】
〔参考例〕
実施例１に示す構成には、周辺駆動回路一体型のアクティブマトリクス型液晶表示装置の周辺駆動回路に利用することができる。
【０１０９】
一般に周辺駆動回路一体型の構成においては、周辺駆動回路とアクティブマトリクス回路とは同時に平行して作製される。（そもそもそのような作製工程を採用できることが特徴の一つである）
【０１１０】
ここでは、実施例１に示す構成において、同一基板上にアクティブマトリクス回路を同時に形成する構成に関する。
【０１１１】
図１０にアクティブマトリクス回路に配置される薄膜トランジスタの作製工程を示す。図１０（Ａ）に示すのは、図３に示す工程に対応する。即ち、図３に示す状態において、他部において図１０（Ａ）に示す状態が得られている。
【０１１２】
図１０（Ａ）に示す状態においては、活性層の１００２、１００４で示される領域が露呈している。ここで、１１０２はソース領域、１００４はドレイン領域である。本実施例は、画素ＴＦＴとしてＮＴＦＴを利用する例を示すので、これらの領域はＮ型を有している。また、１００３がチャネル領域である。
【０１１３】
また、１２７は第１の層間絶縁膜を構成する窒化珪素膜であり、１２８は第１の層間絶縁膜を構成する樹脂膜（ポリイミド膜）である。
【０１１４】
図１０（Ａ）に示す状態を得たら、図１０（Ｂ）に示すように、チタン膜とアルミニウム膜とチタン膜との積層膜でもって、ソース電極１００８、ドレイン電極１００９を形成する。
【０１１５】
この際、露呈した活性層のエッチングをチタン膜とアルミニウム膜とチタン膜との積層膜のパターニングに引き続いて行う。こうすることにより、活性層のパターニングを自己整合的に行うことができる。
【０１１６】
こうして図１０（Ｂ）に示す状態を得る。この状態においては、ゲイト絶縁膜１０６が露呈した状態となる。
【０１１７】
次に図１０（Ｃ）に示すように、ポリイミド樹脂でなる第２の層間絶縁膜１０１０を形成する。そしてチタン膜でもって遮光膜１０１１を形成する。この遮光膜はＢＭ（ブラックマトリクス）も併用した構成とする。
【０１１８】
次に図１０（Ｄ）に示すように、ポリイミド樹脂でなる第３の層間絶縁膜１０１２を形成する。そしてコンタクトホールの形成を行い、１０１３で示されるＩＴＯでなる画素電極を形成する。こうしてアクティブマトリクス回路に配置されるＴＦＴ（画素ＴＦＴ）を形成する。
【０１１９】
〔実施例７〕
本実施例は、実施例１に示す工程において、実施例１に示すものと異なる構造を有するＴＦＴに関する。図１１〜図１７に本実施例の作製工程を示す。以下において、図１〜図５に示すものと同じ符号は、同じ部分を示す。
【０１２０】
まず実施例１に示す工程に従って、図１１に示す状態を得る。本実施例において、実施例１に示す工程に従って、図２に示す不純物のドーピングを行う前の状態を得る。こうして図１１に示す状態を得る。
【０１２１】
図１１において、１０１はガラス基板（または石英基板）である。１０２、１０３、１０４、１０５はゲイト電極である。１０２と１０３のゲイト電極は延在して共通化されている。また、１０４と１０５のゲイト電極は延在し共通化されている。
【０１２２】
１０６で示されるのはゲイト絶縁膜を構成するための酸化珪素膜である。また１０７で示されるのは非晶質珪素膜である。
【０１２３】
２０１、２０２、２０３、２０４は、ゲイト電極１０２〜１０５を利用した基板裏面からの露光により形成されたレジストマスクである。
【０１２４】
図１１に示す状態を得たら、図１２に示すようにＰ型を有する非晶質珪素膜２０５をプラズマＣＶＤ法により成膜する。
【０１２５】
次にレジストマスク２０１、２０２、２０３、２０４を専用の溶剤を用いて除去する。この結果、図１３に示す状態を得る。
【０１２６】
図１３において、２０６、２０８、２１０、２１２で示されるがチャネル領域となる。なお、２０５、２０７、２０９、２１１、２１３で示す領域がＰ型を有する領域である。
【０１２７】
次に図１４に示すようにレジストマスク２１４、２１５、２１６を配置し、Ｐ（リン）元素のドーピングを行う。この工程において、２１７、２１８、２１９、２２０、２２１で示される領域がＮ型の領域へとその導電型が反転する。
【０１２８】
そしてレジストマスク２１４、２１５、２１６を除去する。こうして図１５に示す状態を得る。
【０１２９】
図１５に示す状態において、２１７、２１８、２１９、２２０、２２１で示されるのがＮＴＦＴのソース及びドレイン領域を形成するＮ型の領域である。
【０１３０】
また、２２２、２２３、２２４、２２５、２２６で示されるのがＰＴＦＴのソース及びドレイン領域を形成するＮ型の領域である。
【０１３１】
次に図１６に示すように層間絶縁膜として、窒化珪素膜１２７とポリイミド膜１２８を成膜する。さらにドライエッチング法を用いて、１２９、１３０、１３１、１３２、１３３で示される開口を形成する。この際、図示しないレジストマスクを用いて、１２９、１３０、１３１、１３２、１３３で示される開口部分が露呈するようにしてドライエッチングを行う。
【０１３２】
このドライエッチング工程の結果、開口底部において半導体層が露呈した状態が得られる。
【０１３３】
図１６に示す状態を得たら、図１７に示すように金属電極１３４、１３５、１３６、１３８、１３９、１４０、１４２、１４３を形成する。
【０１３４】
この際、１７１、１７２、１７３で示される部分の半導体層を除去することによりＣＭＯＳ素子毎に半導体層を分離する。
【０１３５】
〔実施例９〕
本実施例は、実施例１に示すような構成を利用した各種表示機能を有する装置の具体例を示す。
【０１３６】
図１８（Ａ）に示すのは、携帯型の情報処理端末である。この装置は、本体２００１にアクティブマトリクス型の液晶表示装置２００３、操作ボタン２００４、ＣＣＤカメラ２００２を備えている。この装置は、電話回線から情報を引き出したり、また電話回線を介して情報を送ることができる構成を有している。
【０１３７】
また、電話回線以外に衛星からの情報や各種電波媒体からの情報を処理したり表示する機能を有せしめることもできる。
【０１３８】
表示装置２００３に利用される液晶パネルの形式としては、透過型又は反射型を利用することができる。低消費電力とするのであれば、反射型が有利である。
【０１３９】
図１８（Ｂ）に示すのは、ヘッドマウントディスプレイと呼ばれる装置である。この装置は、人間の頭に装着し、目の前に直接画像を表示させ、あたかも前方に画像が表示されているかのような機能を有するものである。この装置は、アクティブマトリクス型の液晶表示装置２１０２を配置し、本体２１０１をバンド２１０３で頭に固定する構造となっている。
【０１４０】
液晶パネルとしては、透過型または反射型のものを用いることができる。
【０１４１】
図１８（Ｃ）に示すのは、カーナビゲーションシステムと呼ばれるものある。この装置は、本体２２０２にアクティブマトリクス型の液晶表示装置２２０２、操作ボタン２２０３が配置され、衛星からの電波をアンテナ２２０４で受ける機能を有している。
【０１４２】
そして衛星から受けた地理情報その他を液晶表示装置２２０４に表示する機能を有している。液晶パネルとしては、透過型または反射型のものを用いることができる。
【０１４３】
図１８（Ｄ）に示すのは、携帯電話であり、本体２３０１にアクティブマトリクス型の液晶表示装置２３０４、音声入力部２３０３、音声出力部２３０２、操作ボタン２３０５、アンテナ２３０６が配置されている。液晶パネルとしては、一般に反射型のものが用いられる。
【０１４４】
図１８（Ｅ）に示すのは、携帯型のビデオカメラであり、本体２４０１に操作ボタン２４０４、アクティビマトリクス型の液晶表示装置２４０２、表示装置２４０２に表示される画像を見るための接眼部２４０３、撮影した画像を記憶するために磁気テープを収納するテープホルダー２４０５を備えている。
【０１４５】
表示装置２４０２を構成する液晶パネルとしては、通常バックライトからの光を変調して画像を形成する透過型のものが用いられる。
【０１４６】
図１８（Ｆ）に示すのは、投射型のプロジェクターであり、本体２５０１に光源からの光を光学変調するアクイティブマトリクス型の液晶表示装置２５０３を備えている。図においては、表示装置２５０３として反射型の液晶パネルでなるものが示されている。
【０１４７】
液晶表示装置２５０３で光学変調された画像は、光学系２５０４で拡大されて、スクリーン２５０５に投影される。画像を見る場合は、本体側からスクリーン２５０５に投影された像を見る。
【０１４８】
【発明の効果】
本明細書に開示する発明を利用することにより、ＴＦＴを並べて配置する構成において、配置間隔を狭くすることができる。また、ＣＭＯＳ回路を一列に配列しようとする場合等において、その配置間隔を狭くすることができる。そして、高い集積度を得ることができる。
【０１４９】
また、本明細書に開示する発明をアクティブマトリクス型の液晶表示装置の周辺駆動回路に利用した場合、スイッチ回路を１列上に配置することができる。こうすることで、線状のレーザーアニールを利用した結晶化技術における結晶性のバラツキの問題を解決することができる。また、スイッチ回路毎における配線インピーダンスの違いを是正することができる。
【図面の簡単な説明】
【図１】実施例の作製工程を示す図。
【図２】実施例の作製工程を示す図。
【図３】実施例の作製工程を示す図。
【図４】実施例の作製工程を示す図。
【図５】実施例の作製工程を示す図。
【図６】実施例の作製工程を示す図。
【図７】アクティブマトリクス型の液晶表示装置の概要を示す図。
【図８】アクティブマトリクス型の液晶表示装置の概要を示す図。
【図９】並んで配置されたＣＭＯＳ素子の概要を示す図。
【図１０】並んで配置されたＣＭＯＳ素子の概要を示す図。
【図１１】実施例の作製工程を示す図。
【図１２】実施例の作製工程を示す図。
【図１３】実施例の作製工程を示す図。
【図１４】実施例の作製工程を示す図。
【図１５】実施例の作製工程を示す図。
【図１６】実施例の作製工程を示す図。
【図１７】実施例の作製工程を示す図。
【図１８】発明を利用した装置の概要を示す図。
【符号の説明】
１０１ ガラス基板（または石英基板）
１０２、１０３ ゲイト電極
１０４、１０５ ゲイト電極
１０６ ゲイト絶縁膜（酸化珪素膜）
１０７ 非晶質珪素膜
１０８、１０９ 窒化珪素膜でなるマスクパターン
１１１、１１２ 窒化珪素膜でなるマスクパターン
１１３ Ｎ型領域（ＮＴＦＴのソース領域）
１１４ Ｐ型領域（ＰＴＦＴのソース領域）
１１５ チャネル領域
１１６ Ｐ型領域（ＰＴＦＴのドレイン領域）
１１７ Ｎ型領域（ＮＴＦＴのドレイン領域）
１１８ チャネル領域
１１９ Ｎ型領域（ＮＴＦＴのソース領域）
１２０ Ｐ型領域（ＰＴＦＴのドレイン領域）
１２１ チャネル領域
１２２ Ｐ型領域（ＰＴＦＴのソース領域）
１２３ Ｎ型領域（ＮＴＦＴのドレイン領域）
１２４ チャネル領域
１２５ Ｎ型領域（ソース領域）
１２６ Ｐ型領域（ドレイン領域）
１２７ 層間絶縁膜（窒化珪素膜）
１２８ 層間絶縁膜（ポリイミド樹脂膜）
１２９、１３０ 開口
１３１、１３２ 開口
１３３ 開口
４００ レジストマスク
１３４ ＮＴＦＴのソース電極（Ｔｉ／Ａｌ／Ｔｉの積層膜でなる）
１３５ ＰＴＦＴのソース電極
１３６ ＮＴＦＴ及びＰＴＦＴのドレイン電極
１３８ ＮＴＦＴのソース電極
１３９ ＰＴＦＴのソース電極
１４０ ＮＴＦＴ及びＰＴＦＴのドレイン電極
１４２ ＮＴＦＴのソース電極
１４３ ＰＴＦＴのソース電極
１４４、１４５ 素子分離用の開口
１４６ 素子分離用の開口
【発明の属する技術分野】
本明細書で開示する発明は、薄膜トランジスタを集積化した構造に関する。またその作製工程に関する。またそのような構成を有する電子装置に関する。
【０００２】
【従来の技術】
薄膜トランジスタ（一般にＴＦＴと称される）を利用した装置（本明細書では広く一般に半導体装置と称することとする）としては、アクティブマトリクス型の液晶表示装置やＥＬ素子を利用したアクティブマトリクス型の表示装置が知られている。また、他に薄膜トランジスタの利用用途としては、メモリや演算機能を有する各種集積回路がある。
【０００３】
また最近、アクティブマトリクス回路（画素回路や画素マトリクス回路とも呼ばれる）と周辺駆動回路（ドライバー回路とも呼ばれる）とを同一ガラス基板や石英基板上に集積化したアクティブマトリクス型の液晶表示装置が注目されている。この構成は、周辺駆動回路一体型と呼ばれている。
【０００４】
図７にアクティブマトリクス型の液晶表示装置のＴＦＴが形成された側の基板（ＴＦＴ基板と称される）の回路配置の概要を示す。図に示すように、同一の基板（ガラス基板または石英基板）３０１上にアクティブマトリクス回路３０３と該回路を駆動するための周辺駆動回路３０２と３０４とが配置されている。これらの回路は、ＴＦＴでもって構成されている。
【０００５】
ここで周辺駆動回路３０４（３０２も基本的に同様な構造を有する）には、３０８でその拡大した状態が示されるように、Ｐチャネル型のＴＦＴ（ＰＴＦＴと称する）とＮチャネル型のＴＦＴ（ＮＴＦＴと称する）とを相補型（ＣＭＯＳ構造）に組み合わせた３０７で示される素子が、アクティブマトリクス回路のソース線またゲイト線に対応して配列された構造となっている。
【０００６】
この３０７で示されるのは、アナログスイッチと称されるものであるが、他にシフトレジスタ回路やバッファー回路も３０７で示されるＣＭＯＳ素子が基本となって構成される。
【０００７】
３０８で示す回路は、アナログスイッチと呼ばれ、最終的にソース線に信号を流す最終段部分の回路である。この意味でドライバー回路、またはドライバー段とも称される。
【０００８】
配線のインピーダンスの違いを考慮した場合、ＣＭＯＳ素子３０７は、図７に示されるように一例に配列することが望ましい。これは、配線のインピーダンスの違いによって、アクティブマトリクス回路に送り出される信号に微妙な乱れが出ることを抑制するためである。
【０００９】
また、ＴＦＴの活性層を構成する結晶性珪素膜（一般にＰ−Ｓｉと表記される）を得る方法として、線状のビーム形状を有したレーザー光の照射による方法（レーザーアニール法と称される）を利用する技術がある。
【００１０】
この技術を利用する場合、その走査方向におけるエネルギー密度のバラツキにより結晶性に微妙な違いが生じるという問題がある。従って、同一の特性を要求される多数の素子を集積化する場合、各素子が３０８に示されるように横一列に並んでいる方が好ましい。
【００１１】
【発明が解決しようとする課題】
表示装置に要求される性能としては、大面積画面、微細表示、高速動画表示といったものがある。これらの要求を満足しようとする場合、図７の３０８で示されるようなＣＭＯＳ素子３０７を横一列に配列した構造は寸法的及び面積的に無理がある。
【００１２】
そこで、実際には、図８で示されるように素子を配置した構成が採用されている。即ち、多数の素子を互い違いになるように段違いに配列した構造が採用されている。
【００１３】
しかしこのような構造を採用した場合、前述した、
（１）段の違いによる活性層の結晶性の違いに起因する素子特性の違い。
（２）配線インピーダンスの違い。
といった問題は発生する。
【００１４】
上記の問題は、表示に縞模様が発生したり、ムラが発生する要因となる。
【００１５】
特に（１）の問題は、レーザーアニール装置の出力の安定性や光学系の誤差といった問題も絡み、その影響は無視できないものとなっている。
【００１６】
上記の問題は、図７の３０７で示されるＣＭＯＳ素子の占める面積が大きい（寸法が大きい）ことに大きな要因がある。
【００１７】
従って、３０７で示されるＣＭＯＳ素子の占める面積より小さくすれば、図８で示されるような１列の配列が可能となる。そうすれば、上述した問題も発生しない。
【００１８】
上記のＣＭＯＳ素子３０７の示す面積が大きい（寸法が大きい）という問題について以下に詳述する。
【００１９】
図９に図７のＣＭＯＳ素子３０７を拡大した概略を示す。図９において、２１４で示されるのがＰＴＦＴとＮＴＦＴとが相補型に構成された構造を有するＣＭＯＳ素子である。また、２１５が隣のＣＭＯＳ素子の一部である。
【００２０】
まず素子２１４の各部について説明する。素子２１４は、ＰＴＦＴの半導体層２０２とＮＴＦＴの半導体層２１６とを活性層として構成される。
【００２１】
図９において、２０３はＰＴＦＴのゲイト電極であり、２０５はＮＴＦＴのゲイト電極である。両ゲイト電極は延在して２０４で示されるパターンで一緒になっている。
【００２２】
２０１は、ＰＴＦＴのソース電極である。２０８は、ＮＴＦＴのソース電極である。この両ソース電極も延在したパターンで一緒になっている。
【００２３】
２０６は両ＴＦＴに共通したドレイン電極である。ドレイン電極２０６は２１３で示されるパターンで延在し、その先はアクティブマトリクス回路のソース線に延在している。
【００２４】
２０７で示されるのは、ＰＴＦＴの活性層２０２のソース領域にコンタクトする開口部である。この開口部を介して、ソース電極２０１とソース領域２０２とがコンタクトする。
【００２５】
図９に示すような構造を採用した場合、マスク合わせ精度の関係から素子同士の間隔や素子の大きさの最低値が決まる。
【００２６】
例えば、フォトリソグラフィー工程として３μｍルールを採用した場合は以下の様になる。
【００２７】
３μｍルールを採用した場合、図９の矢印で示される寸法は最低でも３μｍとなる。従って、２１７で示される隣合う素子のソースコンタクトの間隔は最低でも１５μｍとなってしまう。
【００２８】
また、１つのＣＭＯＳ素子においても、２１８で示される距離が最低でも９μｍ必要とされる。
【００２９】
本明細書に開示する発明は、図７に示すような回路構成を実現するに当たり、素子の占有面積を極力小さくし、多数の素子を一直線上に配列する新規な構成を提供することを課題とする。
【００３０】
【課題を解決するための手段】
本明細書で開示する発明の一つは、図５にその具体的な作製工程の一部を示すように、
隣合って配置された少なくとも２つのボトムゲイト型の薄膜トランジスタ１４７および１４８を形成するに際して、
ソース電極１３８及び１３９のパターン（またドレイン電極のパターン）を利用して自己整合的に前記２つの薄膜トランジスタの活性層の分離（開口１４５で分離される）を行うことを特徴とする。
【００３１】
他の発明の構成は、図５にその具体的な作製工程の一部を示すように、
隣合って配置されたボトムゲイト型を有するＰ及びＮチャネル型の薄膜トランジスタでなる少なくも２つのＣＭＯＳ素子を形成するに際して、
ソース電極１３８及び１３９のパターン（またはドレイン電極のパターン）を利用して自己整合的に前記２つの素子を構成する半導体層の分離（開口１４５で分離される）を行うことを特徴とする。
【００３２】
図５に示す構成においては、ＣＭＯＳ素子を構成するＰチャネル型の薄膜トランジスタ（ＰＴＦＴ）とＮチャネル型の薄膜トランジスタ（ＮＴＦＴ）の活性層は、共通な半導体層で構成されている。
【００３３】
他の発明の構成は、
隣合って配置された少なくとも２つのボトムゲイト型の薄膜トランジスタを有し、
ソースまたはドレイン電極のパターンを利用して自己整合的に前記２つの薄膜トランジスタの活性層の分離が行われていることを特徴とする。
【００３４】
他の発明の構成は、
隣合って配置されたボトムゲイト型を有するＰ及びＮチャネル型の薄膜トランジスタでなる少なくとも２つのＣＭＯＳ素子を有し、
ソースまたはドレイン電極のパターンを利用して自己整合的に前記２つの素子を構成する半導体層の分離が行われていることを特徴する。
【００３５】
上記構成を採用した場合、図５の開口１４５の部分に示すように分離が行われた素子の端部の一部は、ソースまたはドレイン電極のパターンの端部とその側面が一致したものとなる。これは、電極のパターンを利用した自己整合プロセスの結果として得られる。
【００３６】
上記の構成は、集積回路単体に利用されるのみではなく、当該集積回路を用いた電子装置、例えば図１８に示すような情報処理端末やビデオカメラのディスプレイに利用することができる。本明細書では、これらの装置を電子装置と総称する。
【００３７】
【発明の実施の形態】
図５に示すように、電極１３８及び１３９のパターンを利用して、１４５で示される開口を形成し、隣合ったＣＭＯＳ素子を分離する。また、隣合ったＴＦＴ１４７と１４８とを分離する。
【００３８】
こうすることで、素子間隔を詰めることができ、より集積度を高めることができる。
【００３９】
【実施例】
〔実施例１〕
本実施例は、ボトムゲイト型のＰＴＦＴとＮＴＦＴとを相補型に構成したＣＭＯＳ素子を一直線上に配列した構成に関する。
【００４０】
なお、いうまでもないことではあるが、成膜条件や各種パラメータは、実施に当たって当業者の知見に応じ、適時選択または変更することができる。
【００４１】
図１以下に本実施例の作製工程の概略工程図を示す。図１において、Ａ−Ａ’で切った断面が下部の断面図に対応する。
【００４２】
まず図１に示すようにガラス基板（または石英基板）１０１上にゲイト電極１０２、１０３、１０４、１０５を形成する。
【００４３】
ここではゲイト電極の材料として、アルミニウムを利用する。勿論、他の導電性材料を利用するのでもよい。
【００４４】
図においては、１０２と１０３のゲイト電極がそれぞれ延在して連結した構造となっている。また、１０４と１０５のゲイト電極がそれぞれ延在して連結した構造となっている。
【００４５】
後で詳述するが、１０２と１０３の組のゲイト電極が１つのＣＭＯＳ素子のゲイト電極を構成する。具体的には、１０２がＣＭＯＳを構成するＰＴＦＴのゲイト電極を構成する。また、１０３がＣＭＯＳを構成するＮＴＦＴのゲイト電極を構成する。
【００４６】
また、１０４と１０５は他のＣＭＯＳのＰＴＦＴ、ＮＴＦＴのゲイト電極を構成することとなる。即ち、図１には２つのＣＭＯＳ素子の作製段階の状態が図示されている。
【００４７】
アルミニウムでなるゲイト電極１０２〜１０５を形成したら、陽極酸化法により、その表面に図示しない陽極酸化膜を形成する。この陽極酸化膜は、ゲイト電極の表面を物理的及び電気的に保護し、後の工程において、ヒロックやウィスカーの発生を抑制する機能を有している。また、層間絶縁膜のピンホールを介した上下間ショートを防止する機能を有している。
【００４８】
ヒロックやウィスカーというのは、アルミニウムの異常成長により発生する刺上あるいは針状の突起物のことである。
【００４９】
次にゲイト絶縁膜として機能する酸化珪素膜１０６を１０００Åの厚さに成膜する。成膜方法は、成膜ガスとしてＴＥＯＳと酸素とを用いたプラズマＣＶＤ法を用いる。
【００５０】
つぎに薄膜トランジスタの活性層を構成するための半導体層を形成する。ここでは、まず図示しない非晶質珪素膜を５００のÅの厚さに減圧熱ＣＶＤ法を用いて成膜する。次にレーザー光の照射を行うことにより、非晶質珪素膜を結晶化させる。こうして１０７で示される結晶性珪素膜を得る。
【００５１】
結晶性珪素膜を得る方法は他の手段でもよい。例えば加熱処理やランプ照射による方法でもよい。また、直接結晶性を有する珪素膜を用いるのでもよい。また、非晶質珪素膜のままでもよい。
【００５２】
以上のようにして図１に示す状態を得る。次に図２に示すように、窒化珪素膜でなるマスク１０８、１０９、１１１、１１２を形成する。
【００５３】
このマスクパターンは、ゲイト電極をマスクとして用いた基板裏面側からの露光により形成する。
【００５４】
この方法によれば、ゲイト電極のパターンを利用して自己整合的に１０８、１０９、１１１、１１２で示されるマスクパターンを形成することができる。なお、図２のＢ−Ｂ’で切った断面が下部の断面図に対応する。
【００５５】
次に図示しないレジストマスクを配置して、選択的にＰ（リン）とＢ（ボロン）のドーピングを行う。ドーピングはプラズマドーピング法を用いて行う。
【００５６】
このドーピングは、１１４、１１６、１２０、１２２、１２６の領域をＰ型とし、１１３、１１７、１１９、１２３、１２５の領域をＮ型とする条件でもって行う。
【００５７】
ドーピングの終了後、図示しないレジストマスク（ドーピング用のマスク）を除去し、さらにマスク１０８、１０９、１１１、１１２を除去する。そして、レーザー光の照射を行うことにより、ドーピングがされた領域の損傷のアニールとドーピングされた不純物の活性化とを行う。
【００５８】
ここで、１１４と１１６、さらに１２０と１２２の領域がＰＴＦＴのソース、ドレイン領域となる。
【００５９】
また、１１７と１１９、さらに１２３と１２５がＮＴＦＴのドレイン、ソース領域となる。
【００６０】
また、１１５はＰＴＦＴのチャネル領域、１１８はＮＴＦＴのチャネル領域、１２１はＰＴＦＴのチャネル領域、１２４はＮＴＦＴのチャネル領域である。
【００６１】
なお、１１３は図示しない左隣のＣＭＯＳ素子を構成するＮＴＦＴのＮ型領域（ソース領域）である。また、１２６は図示しない右隣のＣＭＯＳ素子を構成するＰＴＦＴのＰ型領域（ソース領域）である。
【００６２】
次に図３に示すように層間絶縁膜として、窒化珪素膜１２７とポリイミド樹脂膜１２８とを成膜する。窒化珪素膜はプラズマＣＶＤ法により成膜する。また、ポリイミド膜はスピンコート法を用いた方法により成膜する。なお、図３において、Ｃ−Ｃ’で切った断面が下部の断面図に対応する。
【００６３】
なお、ポリイミドの他には、ポリアミド、ポリイミドアミドを利用することができる。
【００６４】
窒化珪素膜１２７とポリイミド膜１２８との積層膜でなる層間絶縁膜を形成したら、１２９、１３０、１３１、１３２、１３３で示されるコンタクトホールの形成を行う。この工程において、各コンタクトホールの底部において、半導体層が露呈する。（図３参照）
【００６５】
この状態においては、複数のＣＭＯＳ素子を構成するための半導体層が共通なものとなっている。即ち、複数（図では２つ）のＣＭＯＳ素子の活性層は共通であり、その中でＰおよびＮ型の領域が選択的に作り分けられている状態となっている。
【００６６】
次に層間絶縁膜上にチタン膜とアルミニウム膜とチタン膜とでなる積層膜を形成する。この積層膜はソース電極およびそこから延在した配線、さらにドレイン電極およびそこから延在した配線を形成するためのものである。
【００６７】
そして４００で代表されるレジストマスクを配置する。そしてドライエッチング法を用いて、上記チタン膜とアルミニウム膜とチタン膜とでなる積層膜をパターニングする。さらにこの積層膜のエッチングに引き続いて、その下部の活性層のエッチングも引き続いて行なう。
【００６８】
上記のドライエッチングは、エッチングガスとして、ＳｉＣｌ４ 、Ｃｌ２ 、ＢＣｌ２ を混合したガスを用いたＲＩＥ法を利用する。このエッチングガスを用いた場合、チタン膜とアルミニウム膜とチタン膜とでなる積層膜をエッチングし、さらに連続して活性層を構成する珪素膜をもエッチングすることができる。
【００６９】
図４には、上記チタン膜とアルミニウム膜とチタン膜とでなる積層膜がパターニングされた状態が示されている。この状態は、積層膜のエッチングが終了し、活性層が露呈したエッチングの途中の状態といえる。
【００７０】
なお、実際においては、図４の状態でエッチングを停止させるのは、困難である。
【００７１】
また、図４において、Ｅ−Ｅ’で切った断面が下図の断面図に対応する。
【００７２】
図４には、左側のＣＭＯＳ素子を構成するＰＴＦＴのソース電極１３５とドレイン電極１３６、さらにＮＴＦＴのソース電極１３８とドレイン電極１３６とが示されている。図から明らかなように、ドレイン電極１３６は両ＴＦＴにおいて共通なものとなっている。
【００７３】
また図４には、右側のＣＭＯＳ素子を構成するＰＴＦＴのソース電極１３９とドレイン電極１４０、さらにＮＴＦＴのソース電極１４２とドレイン電極１４０とが示されている。図から明らかなように、ドレイン電極１４０は両ＴＦＴにおいて共通なものとなっている。また、１３４で示されるのは、さらに左側のＣＭＯＳ素子のＮＴＦＴのソース電極である。また、１４３で示されるのは、さらに右側のＣＭＯＳ素子のＰＴＦＴのソース電極である。
【００７４】
図４に示す状態から引き続いて、さらに露呈している半導体層のエッチングを行う。そしてレジストマスク４００を除去する。こうすることにより、図５に示すように１４４、１４５、１４６で示される開口部が形成され、半導体層（活性層）が各ＣＭＯＳ素子単位で分断される。
【００７５】
この分断は、ソース電極を形成するたのパターンを利用して自己整合的に行われる。即ち、ＣＭＯＳ素子を分離するための活性層のパターニングをそれ単独で行うのではなく、ソース電極（またはドレイン電極）のパターンを形成する際に同時に導体層を素子毎に分離することができる。
【００７６】
この場合、半導体層を分離するためのマスクとソース電極のパターニングのためのマスク（代表的に図４の４００で示される）とは同じものとなる。従って、半導体層を分離するために特にマスクを配置する必要がなく、またそのためのマスク合わせマージンは必要とされない。そして、その分ＣＭＯＳ素子の間隔を狭めることができる。
【００７７】
また、ＣＭＯＳ素子を構成するＰＴＦＴとＮＴＦＴとを同一の半導体層で構成することにより、両ＴＦＴの間隔を最大限狭めることができる。
【００７８】
また本実施例に示す構成を採用した場合、ソース及びドレイン電極の半導体層（活性層）へのコンタクト面積を大きくすることができる。
【００７９】
〔実施例２〕
本実施例は、２つのＴＦＴを並べて配置する構成において、その間隔を狭めることができる構成に関する。
【００８０】
実施例１では、複数のＣＭＯＳ素子を１直線上に配置した場合において、各ＣＭＯＳ素子の間隔を狭めた構成を示した。（例えば図５参照）
【００８１】
しかし、本明細書に開示する発明は、実施例１に示したようなＣＭＯＳ素子の形成のみに利用が限定されるものではない。
【００８２】
本明細書に開示する発明のポイントの一つは、図５の１４５で示されるような開口（分離のための半導体の除去領域）をソースまたはドレイン電極のパターニングの際に同時に形成することにある。
【００８３】
従って、分離されるＴＦＴのチャネル型の組み合わせは任意である。即ち、ＰＴＦＴとＰＴＦＴの組み合わせ、またはＮＴＦＴとＮＴＦＴの組み合わせでもよい。
【００８４】
また、その配置も必ずしも一直上に配置されておらず、隣合う素子の配置がずれているような場合にも利用できる。
【００８５】
このように、本明細書で開示する発明は、隣合って配置されたＴＦＴの間隔を狭くすることができる技術として利用することができる。
【００８６】
以下に具体的な例を示す。ここでは、図５のＮＴＦＴ１４７とＰＴＦＴ１４８とに注目する。ここで、２つのＴＦＴはＣＭＯＳを構成している訳ではない。
【００８７】
この場合、開口１４５により活性層を分離することにより、ＮＴＦＴ１４７とＰＴＦＴ１４８とが分離される。即ち、２つの隣り合ったＴＦＴが分離される。
【００８８】
開口１４５は、ＰＴＦＴ１４７のソース電極１３８とＮＴＦＴ１４８のソース電極１３９とをパターンニングにより形成する際にさらにエッチングを進行させることによって、自己整合的に形成される。
【００８９】
即ち、ＰＴＦＴ１４７のソース電極１３８とＮＴＦＴ１４８のソース電極１３９とをパターニングする際に、ＰＴＦＴ１４７とＮＴＦＴ１４８の分離も同時に行われる。
【００９０】
このようにすることにより、隣合うＴＦＴの分離を自己整合的に行うことができ、素子分離のためのマスク合わせ精度のマージン（余分に設定される寸法）を省くことができる。そしてこの隣合う素子の間隔を狭めることができる。
【００９１】
〔実施例３〕
本実施例は、実施例１に示す構成において、ＴＦＴの構造を別のものにした場合の例を示す。
【００９２】
図６に本実施例に示す薄膜トランジスタの作製工程を示す。なお図１〜図５にに示すのと同じ符号は同一の箇所を示す。また、作製方法等も特に断らない限り実施例１と同様である。
【００９３】
まず実施例１に示す工程に従って、図６（Ａ）に示す状態を得る。この状態においては、レーザー光の照射による結晶化を行わず、６０１で示される膜は非晶質状態のままとする。
【００９４】
次に窒化珪素膜でなるマスク１０８、１０９、１１１、１１２を裏面からの露光を利用して形成する。そして、導電型を付与する不純物のドーピングを選択的に行う。この工程で、Ｎ型の領域１１３、１１７、１１９、１２３、１２５を形成する。またＰ型の領域１１４、１１６、１２０、１２２、１２６を形成する。
【００９５】
そして、図６（Ｂ）に示すように、基板１０１の裏面側からレーザー光の照射を行う。この工程において、１１３、１１４、１１６、１１７、１１９、１２０、１２２、１２３、１２５、１２６の領域の活性化を行う。この際、当該領域の結晶化も同時に行われる。
【００９６】
後は実施例１に示す工程に従って、ガラス基板上に多数のＣＭＯＳ素子が一直線上に配列された構成を得る。
【００９７】
〔実施例４〕
本実施例は、本明細書に開示する発明を利用してアクティブマトリクス型の液晶表示装置を構成した場合の例である。
【００９８】
同一基板上にアクティブマトリクス回路と周辺駆動回路とを集積化した構造を有するアクティブマトリクス型の液晶表示装置においては、以下のような課題がある。
【００９９】
一般に周辺駆動回路はゲイトドライバー回路とソースドライバー回路とで構成されている。これらの回路は，アクティブマトリクス回路に比較してより高い周波数で動作することが要求さえる。特にソースドライバー回路はゲイトドライバー回路よりさらに高い周波数での動作が要求される。
【０１００】
例えば、ソースドライバーには１０ＭＨｚ以上での動作が要求される。なお、ゲイトドライバーには、十数ＫＨｚ程度での動作が要求される。
【０１０１】
現状の結晶性珪素を用いたＴＦＴ（Ｐ−ＳｉＴＦＴと略記される）は、数ＭＨｚ程度の周波数までしか動作させることができない。
【０１０２】
従って、上記のＶＧＡ規格に現状のＴＦＴを利用した場合、ゲイトドライバーは構成することができるが、ソースドライバーはそのままでは構成できない。
【０１０３】
そこで、動作方法を工夫することにより、数ＭＨｚまでの動作しかしないＴＦＴでソースドライバーを構成することが行われている。即ち、動作形態を分割することにより、実際に必要とされる動作速度を（１／分割数）に低減させる動作方法を採用する工夫がなされている。
【０１０４】
本実施例では、高い周波数での動作が要求される周辺駆動回路部分（ソースドライバー回路）は、従来からの手法である外付のＩＣチップ（ドライバーＬＳＩと称されている）による構成とし、現状のＴＦＴでも対応できるゲイトドライバー回路は、ＴＦＴを利用して構成する。
【０１０５】
ここで、ゲイトドライバーの構成は、実施例１に示した構成を利用する。即ち、結晶性珪素膜を用いた逆スタガー型のＴＦＴでもって構成されたＣＭＯＳインバータ素子を用いた構成とする。
【０１０６】
〔実施例６〕
本実施例は、実施例５に示す構成において、ゲイトドライバー回路を非晶質珪素膜（アモルファスシリコン膜）を用いたＴＦＴで構成する例である。本実施例を実施するに当たっては、実施例１に示す構成において、ＴＦＴの活性層を構成する半導体膜を結晶化させずに非晶質なままとすればよい。
【０１０７】
本実施例の構成を採用した場合、結晶化工程を省くことができる。また作製工程を削減することができるので、作製工程における不良の発生を抑制し、さらに得られた製品の信頼性を高くすることができる。
【０１０８】
〔参考例〕
実施例１に示す構成には、周辺駆動回路一体型のアクティブマトリクス型液晶表示装置の周辺駆動回路に利用することができる。
【０１０９】
一般に周辺駆動回路一体型の構成においては、周辺駆動回路とアクティブマトリクス回路とは同時に平行して作製される。（そもそもそのような作製工程を採用できることが特徴の一つである）
【０１１０】
ここでは、実施例１に示す構成において、同一基板上にアクティブマトリクス回路を同時に形成する構成に関する。
【０１１１】
図１０にアクティブマトリクス回路に配置される薄膜トランジスタの作製工程を示す。図１０（Ａ）に示すのは、図３に示す工程に対応する。即ち、図３に示す状態において、他部において図１０（Ａ）に示す状態が得られている。
【０１１２】
図１０（Ａ）に示す状態においては、活性層の１００２、１００４で示される領域が露呈している。ここで、１１０２はソース領域、１００４はドレイン領域である。本実施例は、画素ＴＦＴとしてＮＴＦＴを利用する例を示すので、これらの領域はＮ型を有している。また、１００３がチャネル領域である。
【０１１３】
また、１２７は第１の層間絶縁膜を構成する窒化珪素膜であり、１２８は第１の層間絶縁膜を構成する樹脂膜（ポリイミド膜）である。
【０１１４】
図１０（Ａ）に示す状態を得たら、図１０（Ｂ）に示すように、チタン膜とアルミニウム膜とチタン膜との積層膜でもって、ソース電極１００８、ドレイン電極１００９を形成する。
【０１１５】
この際、露呈した活性層のエッチングをチタン膜とアルミニウム膜とチタン膜との積層膜のパターニングに引き続いて行う。こうすることにより、活性層のパターニングを自己整合的に行うことができる。
【０１１６】
こうして図１０（Ｂ）に示す状態を得る。この状態においては、ゲイト絶縁膜１０６が露呈した状態となる。
【０１１７】
次に図１０（Ｃ）に示すように、ポリイミド樹脂でなる第２の層間絶縁膜１０１０を形成する。そしてチタン膜でもって遮光膜１０１１を形成する。この遮光膜はＢＭ（ブラックマトリクス）も併用した構成とする。
【０１１８】
次に図１０（Ｄ）に示すように、ポリイミド樹脂でなる第３の層間絶縁膜１０１２を形成する。そしてコンタクトホールの形成を行い、１０１３で示されるＩＴＯでなる画素電極を形成する。こうしてアクティブマトリクス回路に配置されるＴＦＴ（画素ＴＦＴ）を形成する。
【０１１９】
〔実施例７〕
本実施例は、実施例１に示す工程において、実施例１に示すものと異なる構造を有するＴＦＴに関する。図１１〜図１７に本実施例の作製工程を示す。以下において、図１〜図５に示すものと同じ符号は、同じ部分を示す。
【０１２０】
まず実施例１に示す工程に従って、図１１に示す状態を得る。本実施例において、実施例１に示す工程に従って、図２に示す不純物のドーピングを行う前の状態を得る。こうして図１１に示す状態を得る。
【０１２１】
図１１において、１０１はガラス基板（または石英基板）である。１０２、１０３、１０４、１０５はゲイト電極である。１０２と１０３のゲイト電極は延在して共通化されている。また、１０４と１０５のゲイト電極は延在し共通化されている。
【０１２２】
１０６で示されるのはゲイト絶縁膜を構成するための酸化珪素膜である。また１０７で示されるのは非晶質珪素膜である。
【０１２３】
２０１、２０２、２０３、２０４は、ゲイト電極１０２〜１０５を利用した基板裏面からの露光により形成されたレジストマスクである。
【０１２４】
図１１に示す状態を得たら、図１２に示すようにＰ型を有する非晶質珪素膜２０５をプラズマＣＶＤ法により成膜する。
【０１２５】
次にレジストマスク２０１、２０２、２０３、２０４を専用の溶剤を用いて除去する。この結果、図１３に示す状態を得る。
【０１２６】
図１３において、２０６、２０８、２１０、２１２で示されるがチャネル領域となる。なお、２０５、２０７、２０９、２１１、２１３で示す領域がＰ型を有する領域である。
【０１２７】
次に図１４に示すようにレジストマスク２１４、２１５、２１６を配置し、Ｐ（リン）元素のドーピングを行う。この工程において、２１７、２１８、２１９、２２０、２２１で示される領域がＮ型の領域へとその導電型が反転する。
【０１２８】
そしてレジストマスク２１４、２１５、２１６を除去する。こうして図１５に示す状態を得る。
【０１２９】
図１５に示す状態において、２１７、２１８、２１９、２２０、２２１で示されるのがＮＴＦＴのソース及びドレイン領域を形成するＮ型の領域である。
【０１３０】
また、２２２、２２３、２２４、２２５、２２６で示されるのがＰＴＦＴのソース及びドレイン領域を形成するＮ型の領域である。
【０１３１】
次に図１６に示すように層間絶縁膜として、窒化珪素膜１２７とポリイミド膜１２８を成膜する。さらにドライエッチング法を用いて、１２９、１３０、１３１、１３２、１３３で示される開口を形成する。この際、図示しないレジストマスクを用いて、１２９、１３０、１３１、１３２、１３３で示される開口部分が露呈するようにしてドライエッチングを行う。
【０１３２】
このドライエッチング工程の結果、開口底部において半導体層が露呈した状態が得られる。
【０１３３】
図１６に示す状態を得たら、図１７に示すように金属電極１３４、１３５、１３６、１３８、１３９、１４０、１４２、１４３を形成する。
【０１３４】
この際、１７１、１７２、１７３で示される部分の半導体層を除去することによりＣＭＯＳ素子毎に半導体層を分離する。
【０１３５】
〔実施例９〕
本実施例は、実施例１に示すような構成を利用した各種表示機能を有する装置の具体例を示す。
【０１３６】
図１８（Ａ）に示すのは、携帯型の情報処理端末である。この装置は、本体２００１にアクティブマトリクス型の液晶表示装置２００３、操作ボタン２００４、ＣＣＤカメラ２００２を備えている。この装置は、電話回線から情報を引き出したり、また電話回線を介して情報を送ることができる構成を有している。
【０１３７】
また、電話回線以外に衛星からの情報や各種電波媒体からの情報を処理したり表示する機能を有せしめることもできる。
【０１３８】
表示装置２００３に利用される液晶パネルの形式としては、透過型又は反射型を利用することができる。低消費電力とするのであれば、反射型が有利である。
【０１３９】
図１８（Ｂ）に示すのは、ヘッドマウントディスプレイと呼ばれる装置である。この装置は、人間の頭に装着し、目の前に直接画像を表示させ、あたかも前方に画像が表示されているかのような機能を有するものである。この装置は、アクティブマトリクス型の液晶表示装置２１０２を配置し、本体２１０１をバンド２１０３で頭に固定する構造となっている。
【０１４０】
液晶パネルとしては、透過型または反射型のものを用いることができる。
【０１４１】
図１８（Ｃ）に示すのは、カーナビゲーションシステムと呼ばれるものある。この装置は、本体２２０２にアクティブマトリクス型の液晶表示装置２２０２、操作ボタン２２０３が配置され、衛星からの電波をアンテナ２２０４で受ける機能を有している。
【０１４２】
そして衛星から受けた地理情報その他を液晶表示装置２２０４に表示する機能を有している。液晶パネルとしては、透過型または反射型のものを用いることができる。
【０１４３】
図１８（Ｄ）に示すのは、携帯電話であり、本体２３０１にアクティブマトリクス型の液晶表示装置２３０４、音声入力部２３０３、音声出力部２３０２、操作ボタン２３０５、アンテナ２３０６が配置されている。液晶パネルとしては、一般に反射型のものが用いられる。
【０１４４】
図１８（Ｅ）に示すのは、携帯型のビデオカメラであり、本体２４０１に操作ボタン２４０４、アクティビマトリクス型の液晶表示装置２４０２、表示装置２４０２に表示される画像を見るための接眼部２４０３、撮影した画像を記憶するために磁気テープを収納するテープホルダー２４０５を備えている。
【０１４５】
表示装置２４０２を構成する液晶パネルとしては、通常バックライトからの光を変調して画像を形成する透過型のものが用いられる。
【０１４６】
図１８（Ｆ）に示すのは、投射型のプロジェクターであり、本体２５０１に光源からの光を光学変調するアクイティブマトリクス型の液晶表示装置２５０３を備えている。図においては、表示装置２５０３として反射型の液晶パネルでなるものが示されている。
【０１４７】
液晶表示装置２５０３で光学変調された画像は、光学系２５０４で拡大されて、スクリーン２５０５に投影される。画像を見る場合は、本体側からスクリーン２５０５に投影された像を見る。
【０１４８】
【発明の効果】
本明細書に開示する発明を利用することにより、ＴＦＴを並べて配置する構成において、配置間隔を狭くすることができる。また、ＣＭＯＳ回路を一列に配列しようとする場合等において、その配置間隔を狭くすることができる。そして、高い集積度を得ることができる。
【０１４９】
また、本明細書に開示する発明をアクティブマトリクス型の液晶表示装置の周辺駆動回路に利用した場合、スイッチ回路を１列上に配置することができる。こうすることで、線状のレーザーアニールを利用した結晶化技術における結晶性のバラツキの問題を解決することができる。また、スイッチ回路毎における配線インピーダンスの違いを是正することができる。
【図面の簡単な説明】
【図１】実施例の作製工程を示す図。
【図２】実施例の作製工程を示す図。
【図３】実施例の作製工程を示す図。
【図４】実施例の作製工程を示す図。
【図５】実施例の作製工程を示す図。
【図６】実施例の作製工程を示す図。
【図７】アクティブマトリクス型の液晶表示装置の概要を示す図。
【図８】アクティブマトリクス型の液晶表示装置の概要を示す図。
【図９】並んで配置されたＣＭＯＳ素子の概要を示す図。
【図１０】並んで配置されたＣＭＯＳ素子の概要を示す図。
【図１１】実施例の作製工程を示す図。
【図１２】実施例の作製工程を示す図。
【図１３】実施例の作製工程を示す図。
【図１４】実施例の作製工程を示す図。
【図１５】実施例の作製工程を示す図。
【図１６】実施例の作製工程を示す図。
【図１７】実施例の作製工程を示す図。
【図１８】発明を利用した装置の概要を示す図。
【符号の説明】
１０１ ガラス基板（または石英基板）
１０２、１０３ ゲイト電極
１０４、１０５ ゲイト電極
１０６ ゲイト絶縁膜（酸化珪素膜）
１０７ 非晶質珪素膜
１０８、１０９ 窒化珪素膜でなるマスクパターン
１１１、１１２ 窒化珪素膜でなるマスクパターン
１１３ Ｎ型領域（ＮＴＦＴのソース領域）
１１４ Ｐ型領域（ＰＴＦＴのソース領域）
１１５ チャネル領域
１１６ Ｐ型領域（ＰＴＦＴのドレイン領域）
１１７ Ｎ型領域（ＮＴＦＴのドレイン領域）
１１８ チャネル領域
１１９ Ｎ型領域（ＮＴＦＴのソース領域）
１２０ Ｐ型領域（ＰＴＦＴのドレイン領域）
１２１ チャネル領域
１２２ Ｐ型領域（ＰＴＦＴのソース領域）
１２３ Ｎ型領域（ＮＴＦＴのドレイン領域）
１２４ チャネル領域
１２５ Ｎ型領域（ソース領域）
１２６ Ｐ型領域（ドレイン領域）
１２７ 層間絶縁膜（窒化珪素膜）
１２８ 層間絶縁膜（ポリイミド樹脂膜）
１２９、１３０ 開口
１３１、１３２ 開口
１３３ 開口
４００ レジストマスク
１３４ ＮＴＦＴのソース電極（Ｔｉ／Ａｌ／Ｔｉの積層膜でなる）
１３５ ＰＴＦＴのソース電極
１３６ ＮＴＦＴ及びＰＴＦＴのドレイン電極
１３８ ＮＴＦＴのソース電極
１３９ ＰＴＦＴのソース電極
１４０ ＮＴＦＴ及びＰＴＦＴのドレイン電極
１４２ ＮＴＦＴのソース電極
１４３ ＰＴＦＴのソース電極
１４４、１４５ 素子分離用の開口
１４６ 素子分離用の開口
Claims (15)
- 隣り合って配置されたボトムゲイト型の薄膜トランジスタを形成するに際して、
絶縁表面上に第１の電極を形成する工程と、
前記第１の電極上に前記第１の電極を覆うように絶縁膜を形成する工程と、
前記絶縁膜上に半導体層を形成する工程と、
前記半導体層上に層間絶縁膜を形成する工程と、
前記半導体層の一部が露呈するように前記層間絶縁膜に開口を形成する工程と、
前記開口内部において前記半導体層に接する金属膜を形成する工程と、
前記開口内部において、前記金属膜と前記半導体層とを同一のマスクを用いてパターニングし、第２の電極を形成すると共に前記半導体層を分離する工程と、
を有することを特徴とした半導体装置の作製方法。 - 隣り合って配置されたボトムゲイト型の薄膜トランジスタを形成するに際して、
基板上に第１の電極を形成する工程と、
前記第１の電極上に前記第１の電極を覆うように絶縁膜を形成する工程と、
前記絶縁膜上に第１の半導体層を形成する工程と、
前記第１の半導体層上にレジストを塗布する工程と、
前記基板の裏面から前記第１の電極を介して前記レジストを露光し、前記第１の電極と整合したレジストマスクを形成する工程と、
前記レジストマスクを残してレジストをエッチングする工程と、
前記レジストマスク上に前記レジストマスクを覆うように第２の半導体層を形成する工程と、
前記レジストマスクと共に前記レジストマスクの上部で接する前記第２の半導体層の一部を除去し、前記第１の半導体層の一部が露呈するように前記第２の半導体層に第１の開口を形成する工程と、
前記第２の半導体層上に選択的に不純物元素を導入する工程と、
前記第１の開口において露出した前記第１の半導体層及び前記第２の半導体層上に層間絶縁膜を形成する工程と、
前記第２の半導体層の一部が露呈するように前記層間絶縁膜に第２の開口を形成する工程と、
前記第２の開口内部において前記第２の半導体層に接する金属膜を形成する工程と、
前記第２の開口内部において、前記金属膜と前記第１の半導体層及び前記第２の半導体層とを同一のマスクを用いてパターニングし、第２の電極を形成すると共に前記第１の半導体層及び前記第２の半導体層を分離する工程と、
を有することを特徴とした半導体装置の作製方法。 - 請求項１または請求項２において、
前記金属膜は、チタン膜とアルミニウム膜とチタン膜との積層膜であることを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項３のいずれか一項において、
前記層間絶縁膜は、窒化珪素膜と、前記窒化珪素膜上のポリイミド樹脂膜、ポリアミド樹脂膜またはポリイミドアミド樹脂膜との積層膜であることを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項４のいずれか一項において、
前記第２の電極上にポリイミド樹脂でなる層間絶縁膜を形成する工程と、
当該層間絶縁膜上に画素電極を形成する工程と、
を有することを特徴とする半導体装置の作製方法。 - 隣り合って配置されたボトムゲイト型の薄膜トランジスタにおいて、
絶縁表面上に形成された第１の電極と、
前記第１の電極上に前記第１の電極を覆うように形成された絶縁膜と、
前記絶縁膜上に形成された第１の半導体層と、
前記第１の半導体層上に形成され、前記第１の電極の端部と側面の一致している第１の開口部を有する第２の半導体層と、
前記第２の半導体層上に形成され、前記第１の開口部において前記第１の半導体層と接し、前記第２の半導体層の一部が露呈するような第２の開口部を有する層間絶縁膜と、
前記層間絶縁膜上に形成された第２の電極とを有し、
前記第２の電極と前記第２の半導体層とは、前記第２の開口部において接触し、
前記第２の電極と前記第１の半導体層及び前記第２の半導体層とは、前記第２の開口部において同一のマスクを用いてパターニングされ、分離されていることを特徴とする半導体装置。 - 請求項６において、
前記第２の電極は、チタン膜とアルミニウム膜とチタン膜との積層でなることを特徴とする半導体装置。 - 請求項６または請求項７において、
前記層間絶縁膜は、窒化珪素膜と、前記窒化珪素膜上のポリイミド樹脂膜、ポリアミド樹脂膜またはポリイミドアミド樹脂膜との積層膜でなることを特徴とする半導体装置。 - 請求項６乃至請求項８のいずれか一項において、
前記第２の電極上にポリイミド樹脂でなる層間絶縁膜を有し、
当該層間絶縁膜上に画素電極を有することを特徴とする半導体装置。 - 請求項６乃至請求項９のいずれか一項において、
前記半導体装置を用いた携帯型の情報処理端末。 - 請求項６乃至請求項９のいずれか一項において、
前記半導体装置を用いたヘッドマウントディスプレイ。 - 請求項６乃至請求項９のいずれか一項において、
前記半導体装置を用いたナビゲーションシステム。 - 請求項６乃至請求項９のいずれか一項において、
前記半導体装置を用いた携帯電話。 - 請求項６乃至請求項９のいずれか一項において、
前記半導体装置を用いたカメラ。 - 請求項６乃至請求項９のいずれか一項において、
前記半導体装置を用いたプロジェクター。
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