JP3584893B2 - Filter circuit - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、フィルタ回路、特にＧｍ−Ｃ（トランスコンダクタ−Ｃ）フィルタと呼ばれるアクティブフィルタ回路及びこのようなフィルタ回路の構成要素となるトランスコンダクタに関するものである。
【０００２】
【従来の技術】
アクティブフィルタ、例えば、Ｇｍ−Ｃフィルタを構成要素とする集積化フィルタ回路に関し、フィルタのＱ値を保ったまま、カットオフ周波数ｆＣ を容易にしかもリニア（線形的）に調整できるものが望まれる。
【０００３】
磁気あるいは光ディスクなどの情報記録媒体からの記録情報を再生する記録データ再生系（リードチャネル）に、ＰＲＭＬ（Ｐｅｒｔｉａｌ Ｒｅｓｐｏｎｓｅ−Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ ）に代表される波形等化手法が一般的に取り入れられている。通常、記録媒体から光ピックアップまたは磁気ヘッドを介して再生される信号波形は隣接するビットデータ間の信号漏れ込み、即ち、ＩＳＩ（Ｉｎｔｅｒ−Ｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ）が大きく、当該サンプル時刻の信号レベルのみによるデータの再生が困難である。ＰＲ（Ｐｅｒｔｉａｌ Ｒｅｓｐｏｎｓｅ）等化手法は、隣接する２〜５サンプル時刻に限りＩＳＩを許容する一方、それ以外のサンプル時刻への信号の漏れをなくすことで、後段のビタビ（Ｖｉｔｅｒｂｉ ）復号アルゴリズムなどと合わせて高密度記録と再生を可能にする方法である。
【０００４】
再生信号が本質的に微分系である磁気媒体を例にとると、等化法としてＰＲ４（書き込み符号１を隣接する３サンプル列１，０，−１に等化）、ＥＰＲ４（同じく、１，１，−１，−１に等化）、ＥＥＰＲ４（同じく１，２，０，−２，−１）に等化などの微分系列が用いられ、具体的には高域強調したアナログ−ローパスフィルタが等化器として用いられる。例えば、Ｇｅｅｒｔ Ａ． Ｄｅ Ｖｅｉｒｍａｎ 及びＲｉｃｈａｒｄ Ｇ． Ｙａｍａｓａｋｉ は、文献“Ｄｅｓｉｇｎ ｏｆ ａ Ｂｉｐｏｌａｒ １０−ＭＨｚ Ｐｒｏｇｒａｍｍａｂｌｅ Ｃｏｎｔｉｎｕｏｕｓ−Ｔｉｍｅ ０．０５°Ｅｑｕｉｒｉｐｐｌｅ Ｌｉｎｅａｒ Ｐｈａｓｅ Ｆｉｌｔｅｒ”， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ．２７， ｎｏ．３， Ｍａｒｃｈ １９９２において、Ｇｍ−Ｃバイクワッドフィルタ（Ｂｉｑｕａｄｒａｔｉｃ Ｆｉｌｔｅｒ、双２次状態変数フィルタ、以下、便宜上単に２次状態変数フィルタという）を構成要素とする７極２零点（７−Ｐｏｌｅ， ２−Ｚｅｒｏ）フィルタを提案している。このフィルタ構成はディジタルリードチャネルに要求される位相特性のリニアリティ、即ち、良好で一定な群遅延特性を有しており、アナログ等化フィルタとして一般的に用いられている。
【０００５】
図５には、このフィルタの構成を示すブロック図である。
図示のように、このフィルタは、縦続接続されている２次状態変数フィルタ／イコライザ１０１（Ｂｉｑｕａｄ１／Ｅｑｕａｌｉｚｅｒ ）、１０２（Ｂｉｑｕａｄ２ ）、１０３（Ｂｉｑｕａｄ３ ）及びローパスフィルタ（ＬＰＦ）１０４によって構成されている。なお、２次状態変数フィルタ／イコライザ１０１は、等化のためのイコライジング機能を有する。図５に示すフィルタ構成において、再生信号Ｓｉｎは、所望のゲインコントロール（利得制御）を施されたあと、まず、初段の２次状態変数フィルタ／イコライザ１０１に入力され、ここでは高周波ブースト量が調整され、さらに等化のためのイコライジングが行われる。そして、後続の２次状態変数フィルタ１０２、１０３及びローパスフィルタ１０４とあわせて群遅延が一定の位相特性が達成される。上述したＶｅｉｒｍａｎ 及び Ｙａｍａｓａｋｉ によると、各フィルタの構成要素の極周波数及びそのＱ値は、図６に示す通りである。
【０００６】
図６における極周波数は、等化フィルタのカットオフ周波数で規格化されており、例えば、４００Ｍｂｐｓのデータレートのリードチャネルでは、等化フィルタのカットオフ周波数は１００ＭＨｚ程度となる。これにより等化フィルタのカットオフ周波数が１００ＭＨｚとすると、図６により、例えば、３段目の２次状態変数フィルタ１０３の極周波数、即ち、カットオフ周波数は２３１．７４ＭＨｚとなる。なお、図６の極周波数／Ｑ値の組み合わせ、即ち極の配置は、フィルタ設計において良く知られている「０．０５°等リップル誤差を持つ線形位相フィルタ」であるが、他の極周波数／Ｑ値においても適用可能で、ここでの極配置は一例に過ぎない。
【０００７】
ディスク媒体の再生データレートは、内周、外周で約２．５倍の開きがあり、また、最適なカットオフ周波数に外部コントロール手段によって調整可能であることが要求される。このとき、フィルタの構成要素となる各２次状態変数フィルタ及びローパスフィルタでは、そのＱ値が常に図６に示す値を保持し、また、各２次状態変数フィルタ及びローパスフィルタの極周波数の比は等化フィルタ全体のカットオフ周波数にかかわらず、常に図６に示される比であることが必要である。言い換えれば、再生データレートの変化に応じて等化フィルタ全体のカットオフ周波数を調整するに当たり、構成要素となる各２次状態変数フィルタ及びローパスフィルタはそれぞれのＱ値を一定に保ったまま、各極周波数が単調に増加または減少する必要がある。
【０００８】
次に、等化フィルタをＧｍ−Ｃフィルタで構成する場合の各構成要素の回路例を示し、上記カットオフ周波数及びＱ値の設計法について述べる。
図７に２次状態変数フィルタ１０２、１０３の基本構成を示し、図８に２次状態変数フィルタ／イコライザ１０１に使われるフィードフォワードパルススリミング構成を示している。さらに、図９には、１次のローパスフィルタ１０４の構成を示している。
【０００９】
図７は、差動構成を有する２次状態変数の一構成例を示している。図示のように、Ｇｍ−Ｃで構成される積分器が２段カスケード接続され、さらに出力端子に別のＧｍセルで構成された負帰還ループが接続されている。なお、図７において、負荷容量Ｃを差動容量として表現しているが、一般的には寄生容量分を考慮した容量設定のし易さや、同相帰還ループにおける位相補償容量の機能を併せ持たせるなどの理由から正相、逆相信号線と接地電位との間にそれぞれ２Ｃの容量を接続する。
【００１０】
図７に示す構成を有し、等化フィルタとして用いられる２次状態変数フィルタ１０２及び１０３の伝達関数は、次式によって与えられる。
【００１１】
【数１】

Figure 0003584893
【００１２】
従って、極周波数ω０ 及びフィルタのＱ（Ｑｕａｌｉｔｙ Ｆａｃｔｏｒ）は、それぞれ次式によって表される。
【００１３】
【数２】
Figure 0003584893
【００１４】
図８は、フィードフォワード増幅器Ｋにより、高域ブースト量を調整可能なイコライザ部を含む等化フィルタの一構成例を示している。この等化フィルタの伝達関数は、次式によって与えられる。
【００１５】
【数３】
Figure 0003584893
【００１６】
同様に、このフィルタの極周波数及びＱは、それぞれ次式によって表される。
【００１７】
【数４】
Figure 0003584893
【００１８】
ここで、高域ブーストを２次状態変数フィルタ／イコライザ１０１で実現する理由は、図６から分かるように、相対的に小さいＫで高域ブーストができるためである。このため、高域ブーストの実現は、２次状態変数フィルタ／イコライザ１０１に限られず、他の２次状態変数によって実現することも可能である。
【００１９】
図９は、ローパスフィルタ１０４の一構成例を示している。図示のように、このフィルタの伝達関数は、次式によって与えられる。
【００２０】
【数５】
Figure 0003584893
【００２１】
その極周波数ω０ は、次のように求められる。
【００２２】
【数６】
Figure 0003584893
【００２３】
群遅延特性が一定で、カットオフ周波数可変の等化フィルタの実現は、図６に示される極周波数の比とＱ値を満たすべく、各２次状態変数フィルタの極周波数ω０ 及びＱを設定することで行われる。これは通常各２次状態変数フィルタを構成するｇｍ を制御することで実現できる。式（１）〜（５）によれば、容量Ｃを変化させることで、それぞれのフィルタのカットオフ周波数を可変とすることも原理的は可能だが、バリキャップなどの可変容量素子を標準ＣＭＯＳ製造プロセスに集積化することは、製造プロセスの工程数を増やし、コストの上昇を招くので、通常避けるべきである。ただし、この場合においても各Ｇｍ−Ｃ積分器に接続する容量値をＣ，２Ｃ，３ＣのようにＣ単位、あるいは０．５Ｃ単位で段階的に変えることによってフィルタのカットオフ周波数を比較的に広範囲に粗く変化させ、さらにｇｍ 値を制御してフィルタのカットオフ周波数を連続的にしかも精度良く調整することは一般的に行われる。
【００２４】
容量Ｃを固定とした場合、ω０ 及びＱの二つの値を決定するのにｇｍ１，ｇｍ２，ｇｍ３のパラメータ（自由度）を調整することができる。通常、ｇｍ２＝ｇｍ３、またはｇｍ１＝ｇｍ３とするのが一般的である。ｇｍ２＝ｇｍ３とすることによって式（２）あるいは式（４）は、次の式に書き改められる。
【００２５】
【数７】
Figure 0003584893
【００２６】
一方、ｇｍ１＝ｇｍ３とすると、式（２）あるいは式（４）は、次のように書き改められる。
【００２７】
【数８】
Figure 0003584893
【００２８】
上記いずれの場合でも、２次状態変数フィルタのを構成するｇｍ がすべてリニアに変化することによって、Ｑを一定に保ちつつ、ω０ をやはりリニアに変化させることができる。例えば、一例として、ｇｍ１とｇｍ２をともに２倍にすれば、Ｑを不変に保ちつつ、カットオフ周波数ω０ を２倍に変化させることができる。
【００２９】
以上の説明から分かるように、Ｇｍ−Ｃ構成の２次状態変数フィルタ及び一次ローパスフィルタを設計する場合、回路レベルのＧｍ−Ｃ積分器として、そのｇｍ の値が外的手段によって制御でき、しかもリニアに制御できることが好都合となる。
【００３０】
従来よりこのような高周波フィルタ用途には、シリコンバイポーラ素子が利用されてきた。バイポーラ素子においては、周知のように、そのｇｍ （以下、ＭＯＳトランジスタのｇｍ と区別するために、ｇｍ，ｂｉｐ と表記する）は次の式によって示される。
【００３１】
【数９】
Figure 0003584893
【００３２】
式（９）によれば、バイポーラトランジスタのｇｍ，ｂｉｐ が、そのコレクタ電流ＩＣ に比例することを示し、比較的簡単にｇｍ，ｂｉｐ をリニアに変化させることが可能である。
【００３３】
一方で、ＰＲＭＬリードチャネル機能は前述のビタビ復号処理、あるいはエラー訂正アルゴリズムであるリード・ソロモンなどに代表される次段論理処理と不可分であり、これらの純ディジタル処理ブロックと親和性の高いＣＭＯＳ製造プロセスでアナログＰＲ等化処理を行いたいという要望は強い。
【００３４】
ＭＯＳ素子のｇｍ （以下、明確するために、ｇｍ，ＭＯＳ と表記する）は、周知のように、次式によって示される。
【００３５】
【数１０】
Figure 0003584893
【００３６】
ここで、ＶｔｈはＭＯＳトランジスタのしきい値電圧（閾値電圧）であり、Ｋ＝μＣｏｘＷ／２Ｌ、且つＶｅｆｆ ＝ＶＧＳ−Ｖｔｈである。
【００３７】
式（１０）と式（９）とを比較すると、バイポーラ素子のｇｍ はコレクタ電流ＩＣ に対しリニアである一方、ＣＭＯＳ素子のｇｍ はドレイン電流ＩＤ のルートに対してリニアであるため、ＣＭＯＳ素子の場合、何らかの外的手段によってドレイン電流ＩＤ を変化させることによってそのｇｍ を制御する場合は、通常、各トランスコンダクタ毎に上記ルート特性を補償するための変換機構を設け、変化範囲内における最低のｇｍ，ｍｉｎ から、最大ｇｍ，ｍａｘ に至るまでリニアに変化した方が制御性の点において望ましい。
【００３８】
【発明が解決しようとする課題】
ところで、上述した従来のＣＭＯＳ素子で構成された等化フィルタにおいて、例えば、ＰＲ等化フィルタのカットオフ周波数調整は５〜６ビット幅程度の調整手段によって行われる。この場合、上記ルート特性を補正する変換機構は、例えば、ルックアップテーブルによるディジタル領域の処理によっても実現でき、また、別にアナログ領域でルート特性を補償することもできる。
しかし、いずれの場合も、付加回路による回路規模の増大、消費電力の増大を招き、またこれによるフィルタ特性そのものの劣化を引き起こしている。
【００３９】
また、別の問題として、ドレイン電流ＩＤ でＣＭＯＳ素子のｇｍ をコントロールする場合、一般に何らかのリニアライズ手段が必要であり、その結果、ＣＭＯＳ素子本来のトランスコンダクタンスが回路ｇｍ として得られないという不利が生じるほか、回路規模の増加及びそれによる消費電力の増加が避けられない。
例えば、図１０に示すＭＯＳトランジスタからなる差動回路では、バイアス電流ＩＢ でＭＯＳトランジスタのｇｍ を制御できる、その関係は次式によって表される。
【００４０】
【数１１】
Figure 0003584893
【００４１】
式（１１）に示すように、非線形項が含まれる。このため、様々なリニアライズ手法によって線形化する必要があり、この結果得られるｇｍ は、式（１０）に示されるＭＯＳ素子の本来のｇｍ，ＭＯＳ の値より大幅に小さいものとなってしまう。
【００４２】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、回路規模の増加を抑制でき、回路設計が容易に行え、定電源電圧動作による消費電力の低減を実現でき、オフセット周波数を安定に制御できるフィルタ回路を提供することにある。
【００４３】
【課題を解決するための手段】
上記目的を達成するため、本発明のフィルタ回路は、入力端子に入力信号が印加される第１のトランスコンダクタンスと、入力端子に出力信号が印加される第２のトランスコンダクタンスと、上記第１および第２のトランスコンダクタンスの出力側に接続され、当該トランスコンダクタンスによって駆動される負荷容量素子とを含むトランスコンダクタ−Ｃ（Ｇｍ−Ｃ）回路と、上記第１および第２のトランスコンダクタの出力信号と制御電圧に応じて、当該第１および第２のトランスコンダクタの差動出力信号の平均電圧と上記制御制御電圧とが一致するようにバイアス電圧を生成して上記第１および第２のトランスコンダクタに供給する同相電位制御回路と、を有し、上記第１および第２のトランスコンダクタの各々は、上記バイアス電圧によって出力電流が制御される第１および第２の電流源と、ゲートが正相入力端子に接続され、ソースが接地され、ドレインに上記第１の動作電流を供給する第１の電流源が接続されている第１のＭＯＳトランジスタと、ゲートが逆相入力端子に接続され、ソースが接地され、ドレインに第２の動作電流を供給する上記第２の電流源が接続されている第２のＭＯＳトランジスタと、を含む。
【００４４】
また、本発明のフィルタ回路は、入力端子に入力信号が印加される第１のトランスコンダクタンスと、入力端子に出力信号が印加され、出力端子が上記第１のトランスコンダクタンスの出力端子に接続された第２のトランスコンダクタンスと、入力端子が上記第１および第２のトランスコンダクタンスの出力端子に接続された第３のトランスコンダクタンスと、入力端子に出力信号が印加され、出力端子が上記第３のトランスコンダクタンスの出力端子に接続された第４のトランスコンダクタンスと、上記第１および第２のトランスコンダクタンスの出力側に接続され、当該トランスコンダクタンスによって駆動される第１の負荷容量素子と、上記第３および第４のトランスコンダクタンスの出力側に接続され、当該トランスコンダクタンスによって駆動される第２の負荷容量素子とを含むトランスコンダクタ−Ｃ（Ｇｍ−Ｃ）回路と、上記第１および第２のトランスコンダクタの出力信号と制御電圧に応じて、当該第１および第２のトランスコンダクタの差動出力信号の平均電圧と上記制御電圧とが一致するようにバイアス電圧を生成して上記第１および第２のトランスコンダクタに供給する第１の同相電位制御回路と、を有し、上記第３および第４のトランスコンダクタの出力信号と制御電圧に応じて、当該第３および第４のトランスコンダクタの差動出力信号の平均電圧と上記制御電圧とが一致するようにバイアス電圧を生成して上記第３および第４のトランスコンダクタに供給する第２の同相電位制御回路と、を有し、上記第１、第２、第３、および第４のトランスコンダクタの各々は、上記バイアス電圧によって出力電流が制御される第１および第２の電流源と、ゲートが正相入力端子に接続され、ソースが接地され、ドレインに上記第１の動作電流を供給する第１の電流源が接続されている第１のＭＯＳトランジスタと、ゲートが逆相入力端子に接続され、ソースが接地され、ドレインに第２の動作電流を供給する上記第２の電流源が接続されている第２のＭＯＳトランジスタと、を含む。
【００４５】
また、本発明では、好適には、上記同相電位制御回路は、上記第１と第２のＭＯＳトランジスタからなる差動回路から出力される差動出力信号と所定の基準電位とに応じて、上記制御信号を生成する。
【００４６】
また、本発明では、好適には、上記同相電位制御回路は、上記第１と第２のＭＯＳトランジスタからなる差動回路から出力される差動出力信号の平均電位が上記基準電位と一致するように上記制御信号を生成する。
【００４７】
また、本発明では、好適には、上記第１と第２のトランジスタのゲートに入力される同相電位が、所望のトランスコンダクタンス値になるように制御される。
【００４８】
さらに、本発明では、好適には、上記第１と第２のトランジスタのチャネル幅とチャネル長との比を、所望のトランスコンダクタンス値になるように設定される。
【００４９】
【発明の実施の形態】
図１は本発明に係るフィルタ回路の一実施形態を示す回路図である。
図示のように、本実施形態のフィルタ回路は、トランスコンダクタンスセル（以下、便利のためｇｍ セルと称する）、キャパシタ、及びバイアス回路によって構成されている。なお、このフィルタ回路は、例えば、等化フィルタとして用いられる２次状態変数フィルタ、あるいはローパスフィルタである。
【００５０】
図１は、ｇm セルによって構成されている２次状態変数フィルタの一実施形態を示している。図示のように、このフィルタ回路は、ｇm セル１０（第２のトランスコンダクタンス），２０（第１のトランスコンダクタンス），３０（第４のトランスコンダクタンス），４０（第３のトランスコンダクタンス）及びバイアス回路５０（第１の同相電位制御回路），６０（第２の同相電位制御回路）によって構成されている。
【００５１】
ｇｍ セル１０，２０，３０，４０は、ＣＭＯＳトランジスタによって構成されたトランスコンダクタンスセルであり、それぞれ予め設計されたｇｍ 及びＱを持つように形成されている。バイアス回路５０と６０は、それぞれｇｍ セル１０，２０及び３０，４０に共通の同相フィードバック電圧を供給する同相フィードバック回路（ＣＭＦＢ）で構成されている。
キャパシタＣ１は、ｇｍ セル１０と２０によって駆動され、キャパシタＣ２は、ｇｍ セル３０と４０によって駆動される。
【００５２】
図示のように、ｇｍ セル２０とｇｍ セル４０は、直列接続されている。ｇｍ セル２０の入力側に、入力信号Ｖｉ が印加される。ｇｍ セル２０の出力端子にキャパシタＣ１が接続され、ｇｍ セル４０の出力端子にキャパシタＣ２が接続されている。また、ｇｍ セル１０は、ｇｍ セル２０と並列に接続され、その入力端子にｇｍ セル４０の出力信号Ｖｌｐが印加されている。ｇｍ セル３０は、ｇｍ セル４０と並列に接続され、その入力側に、ｇｍ セル４０の出力信号Ｖｌｐが印加される。即ち、図１に示すフィルタ回路において、キャパシタＣ１は、ｇｍ セル１０と２０の負荷容量であり、キャパシタＣ２は、ｇｍ セル３０と４０の負荷容量である。
【００５３】
なお、図１に示す構成では、ｇｍ セルの負荷容量を形成するキャパシタＣ１とＣ２は、それぞれ差動容量として表現しているが、一般的に寄生容量分を考慮した場合、容量値の設定のし易さまたは同相帰還ループにおける位相補償容量の機能を併せ持たせるなどの理由から、例えば、負荷容量をＣとすると、この負荷容量をそれぞれｇｍ セルの正相、逆相出力端子と接地電位との間に接続されている２Ｃのキャパシタで構成することが望ましい。
【００５４】
バイアス回路５０は、ｇｍ セル２０およびｇｍ セル１０の出力ＶＯ と外部から入力される同相電位設定端子電圧（制御電圧ＶＣ ）に応じてバイアス電圧Ｖｂｓ１を生成し、ｇｍ セル１０と２０にそれぞれ供給する。また、バイアス回路６０は、ｇｍ セル４０およびｇｍ セル３０の出力Ｖｌｐと外部から入力される制御電圧ＶＣ に応じてバイアス電圧Ｖｂｓ２ を生成し、ｇｍ セル３０と４０にそれぞれ供給する。
なお、バイアス回路５０と６０は、ｇｍ セルから出力される差動出力信号の同相成分、即ち、差動出力信号の平均電圧と制御電圧ＶＣ とが一致するように、バイアス電圧Ｖｂｓ１ バイアス電圧Ｖｂｓ２ を生成する。
【００５５】
上述した構成を有するフィルタ回路において、ＣＭＯＳ素子のｇｍ がＶｅｆｆ ＝ＶＧＳ−Ｖｔｈに対してリニアに変化することを利用する、即ち、それぞれのｇｍ セルのｇｍ 値を決定するＭＯＳ素子の動作点におけるＶＧＳを共通電位とし、フィルタを構成する各２次状態変数フィルタまたはローパスフィルタが図６に示す極周波数及びＱ値を満たすように、そのｇｍ 値を決定するＭＯＳ素子のＫ、具体的には、チャネル幅Ｗを各素子毎に予め設定し、レイアウトしておき、フィルタのカットオフ周波数調整は共通電位であるＶＧＳを変化させることによって行われる。
【００５６】
図１のフィルタ回路を構成するｇｍ セルは、例えば、図２に示すＭＯＳトランジスタからなる差動回路によって構成することができる。
図２に示すように、ｇｍ セルは、ＭＯＳトランジスタＭ１とＭ２及びこれらのトランジスタにそれぞれ動作電流を供給する電流源ＩＳ１とＩＳ２によって構成されている。トランジスタＭ１とＭ２のゲートが、例えば、それぞれｇｍ セルの正相入力端子と逆相入力端子に接続され、ソースがともに接地されている。トランジスタＭ１のドレインに電流源ＩＳ１が接続され、トランジスタＭ２のドレインに電流源ＩＳ２が接続されている。電流源ＩＳ１とＩＳ２は、バイアス回路５０または６０から供給されるバイアス電圧Ｖｂｓ（例えば、図１に示すＶｂｓ１ またはＶｂｓ２ ）によって出力電流が制御される。図２に示すように、これらの電流源によって、トランジスタＭ１とＭ２にそれぞれ同相電流成分の変化分ｉｆ が供給される。
【００５７】
図示のｇｍ セルにおいて、電流ｉ１ ’及びｉ２ ’は、トランジスタＭ１とＭ２からなる差動対によって出力される差動電流である。このため、ｇｍ セルの出力差動電流ｉｏｄは、次式によって与えられる。
【００５８】
【数１２】
Figure 0003584893
【００５９】
式（１２）から分かるように、ｇｍ セルの出力差動電流ｉｏｄは、同相入力電圧ｖ１ −ｖ２ に対してリニアに変化する。
【００６０】
このように、図２に示すｇｍ セルを用いて、２次状態変数フィルタ、またはローパスフィルタを構成し、さらに、これらのフィルタによって図１に示す本実施形態のフィルタ回路（等化フィルタ）を構成することがによって、等化フィルタのカットオフ周波数は各ｇｍ セルに共通に接続されているバイアス回路で供給されるバイアス電圧によって制御される。さらに、各ｇｍ セルのｇｍ の比は不変に保たれることによって各２次状態変数フィルタ及びローパスフィルタのＱ、及び群遅延特性などを保つため、各２次状態変数フィルタの極周波数の比が一定に保たれる。各ｇｍ セルのｇｍ は外部から入力される制御電圧ＶＣ に対してリニアに変化するため、関数変換機構を必要としない。
さらに、図２に示すように、ｇｍ セルとしてソース接地ＭＯＳトランジスタからなる差動対を用いることで、入力振幅に対して原理的にリニアなｇｍ を得ることが可能である。
【００６１】
以下、上述したｇｍ セルによって構成された本実施形態のフィルタ回路の動作について説明する。
容量負荷Ｃ１を駆動するｇｍ セル１０と２０は、共通のバイアス回路５０によって、バイアス電圧Ｖｂｓ１ が供給される。これによって、これらのｇｍ セルにおいてそれぞれの同相出力電位がバイアス電圧Ｖｂｓ１ によって設定された所望の値になるようにフィードバック制御が行われる。
【００６２】
また、同様に、容量負荷Ｃ２を駆動するｇｍ セル３０と４０は、共通のバイアス回路６０によって、バイアス電圧Ｖｂｓ２ が供給される。これによって、これらのｇｍ セルにおいてそれぞれの同相出力電位がバイアス電圧Ｖｂｓ２ によって設定された所望の値になるようにフィードバック制御が行われる。
【００６３】
さらに、図１に示すように、各ｇｍ セルの出力端子がそれぞれ他のｇｍ セル、あるいは場合によって自分自身の入力端子に接続されているため、その結果、すべてのｇｍ セルの入出力端子が共通の同相電位で動作し、この電位は、各ｇｍ セルの同相電位設定端子に与えられたバイアス電圧Ｖｂｓ１ またはＶｂｓ２ で共通に設定される。
【００６４】
ここで、ＭＯＳ素子、例えば、ＭＯＳトランジスタから構成された差動対のトランスコンダクタンスｇｍ，ＭＯＳ は、前述した式（１０）によって与えられる。この式によれば、ＭＯＳ素子のｇｍ は、電圧Ｖｅｆｆ 即ち、ＭＯＳトランジスタのゲート−ソース間電圧ＶＧＳとそのしきい値電圧Ｖｔｈとの差ＶＧＳ−Ｖｔｈに対して、リニアに変化することが分かる。本実施形態では、この特徴を利用して、バイアス回路５０と６０によって共通設定されたバイアス電圧を用いてそれぞれのｇｍ セルのＭＯＳトランジスタのゲート−ソース間に印加することによって、ソース接地ＭＯＳトランジスタをｇｍ セルの入力トランジスタとすることで同相電位、即ちＭＯＳトランジスタのゲート−ソース間電圧ＶＧＳにに対してリニアなｇｍ を獲得する。
【００６５】
ここでは、図２に示すｇｍ セルによって構成された図５の２次状態変数フィルタ１０３について説明する。なお、図５における他の構成要素、例えば、２次状態変数フィルタ／イコライザ１０１、２次状態変数フィルタ１０２及びローパスフィルタ１０４についても同様の説明が当てはまる。
【００６６】
図６に示すように、２次状態変数フィルタ１０３では正規化極周波数が２．３１７４Ｈｚ、Ｑ値が２．０２２９で、Ｑ＞１である。このため、ｇｍ３＝ｇｍ２よりもｇｍ３＝ｇｍ１とした方がｇｍ１を提供するｇｍ セルのカットオフ周波数を小さくでき、消費電力の観点から一般的に有利である。ここで、ｇｍ３＝ｇｍ１として説明する。
【００６７】
このとき、ω０ ＝ｇｍ１／Ｃ、Ｑ＝ｇｍ１／ｇｍ２であるから、例えば、等化フィルタ全体のカットオフ周波数を１００ＭＨｚ、Ｃ＝１ｐＦとすると、ｇｍ１＝１．４５５３ｍＳ、ｇｍ２＝７１９．４μＳとなる。式（１０）により、ｇｍ１＝２Ｋ１ Ｖｅｆｆ 、またｇｍ２＝２Ｋ２ Ｖｅｆｆ として、Ｋ１ ／Ｋ２ ＝１．４５５３／０．７１９４となるように、ＭＯＳ素子のサイズを設定すれば、各ｇｍ セル共通の制御電圧Ｖｅｆｆ を変化させることによって、各ｇｍ 値の比、即ちＱ値を変えることなく、フィルタ回路のカットオフ周波数ｆＣ を調整することができる。
【００６８】
なお、各等化フィルタの極周波数を常に図６に示す比を保つ必要があるため、結局すべてのｇｍ セルのｇｍ 値は常に互いに固定の比を保つ必要がある。このため、本実施形態のフィルタ回路において、各ｇｍ セルのｇｍ 値をきめるＭＯＳ素子のＫ、実際にはＭＯＳトランジスタのチャネル幅Ｗを上記固定の比に設定する。このようにすることで、等化フィルタ全体のカットオフ周波数の制御はｇｍ セルの共通の動作点電圧ＶＧＳまたは同相電位を変化させるだけで済み、取り立てて関数変換をする必要はない。
【００６９】
また、ｇｍ 値を決める各ＭＯＳ素子のＫを予め決めるに当たり、チャネル長Ｌをパラメータにすることも可能であるが、一般的に大きなｇｍ 値を獲得するために短チャネルになる傾向で、この場合短チャネル効果などによりチャネル長Ｌとｇｍ 値が比例関係からずれる傾向がある。このため、各ＭＯＳ素子のＫはチャネル幅Ｗで決めることがもっとも望ましい。ただし、本発明では、これに限定されるものではなく、ＭＯＳ素子のチャネル長Ｌまたはチャネル幅Ｗの何れかによってｇｍ セルのＫを決めることができ、それによってｇｍ 値を決めることができる。
【００７０】
図３は、本実施形態のフィルタ回路の利得特性を示すグラフであり、ｖｃ 端子電圧を変化させるときのフィルタの利得特性の変化を示す図である。
【００７１】
また、図４は、本実施形態のフィルタ回路の群遅延特性を示すグラフであり、ｖｃ 端子電圧を変化させるときのフィルタの群遅延特性の変化を示す図である。
【００７２】
【発明の効果】
以上説明したように、本発明のフィルタ回路によれば、フィルタを構成する各トランスコンダクタは共通の制御電圧によってそれぞれのトランスコンダクタンス（ｇｍ ）が制御される。このため、フィルタ回路のカットオフ周波数の調整は容易に実現でき、ルックアップテーブルによる関数変換機構あるいは関数変換回路などは一切不要である。これにより回路規模の縮小、及びそれによる消費電力の低減と付加的外乱の排除を両立できる。
また、本発明において、トランスコンダクタからなる各２次状態変数フィルタのＱ値を不変に保ちつつ、さらにフィルタの群遅延特性を達成するために重要となる各Ｇｍ−Ｃ積分器間のｇｍ 値の比は、経年変化などの影響を受けないＭＯＳ素子の形状パラメータ、即ちチャネル幅Ｗとチャネル長Ｌの比で決定されるので、安定なカットオフ周波数の調整を実現できる。
さらに、本発明のトランスコンダクタによれば、出力同相電位は外部で設定された同相電位制御電圧と同電位となり、出力同相電位が次段のあるいはこの出力端子と接続された他のトランスコンダクタの入力同相電位となり、その結果フィルタ全体を構成するすべてのトランスコンダクタが同一の同相電位で動作する。これによって、フィルタ回路全体の動作点の設計を容易にでき、入出力におけるダイナミックレンジの拡大、さらに低消費電力化を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るフィルタ回路の一実施形態を示す回路図である。
【図２】本発明のフィルタ回路を構成するコンダクタンスセルの構成を示す回路図である。
【図３】本発明のフィルタ回路の利得特性を示すグラフである。
【図４】本発明のフィルタ回路の群遅延特性を示すグラフである。
【図５】等化フィルタの一構成例を示すブロック図である。
【図６】フィルタの構成要素の極周波数及びＱ値を示す図である。
【図７】等化フィルタを構成する２次状態変数フィルタの構成を示す回路図である。
【図８】等化フィルタを構成する２次状態変数フィルタ／イコライザの構成を示す回路図である。
【図９】等化フィルタを構成するローパスフィルタの構成を示す回路図である。
【図１０】従来のトランスコンダクタンスセルの一構成例を示す回路図である。
【符号の説明】
１０，２０，３０，４０…コンダクタンスセル（ｇｍ セル）、５０，６０…バイアス回路、１０１…２次状態変数フィルタ／イコライザ、１０２、１０３…２次状態変数フィルタ、１０４…ローパスフィルタ、ＶＣＣ…電源電圧、ＧＮＤ…接地電位。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a filter circuit, particularly to an active filter circuit called a Gm-C (transconductor-C) filter and a transconductor which is a component of such a filter circuit.
[0002]
[Prior art]
Regarding an integrated filter circuit including an active filter, for example, a Gm-C filter as a component, the cutoff frequency f C Which can easily and linearly (adjust) are desired.
[0003]
2. Description of the Related Art A waveform equalization method represented by a PRML (Partial Response-Maximum Likelihood) is generally adopted in a recording data reproducing system (read channel) for reproducing recording information from an information recording medium such as a magnetic or optical disk. Normally, a signal waveform reproduced from a recording medium through an optical pickup or a magnetic head has a large signal leakage between adjacent bit data, that is, ISI (Inter-Symbol Interference), and data based only on the signal level at the sample time. Is difficult to reproduce. The PR (Partial Response) equalization method allows ISI only at adjacent 2 to 5 sample times, and eliminates signal leakage to other sample times, thereby achieving a Viterbi decoding algorithm at the subsequent stage. This is a method that also enables high-density recording and reproduction.
[0004]
Taking a magnetic medium whose reproduction signal is essentially a differential system as an example, PR4 (write code 1 is equalized to adjacent three sample sequences 1, 0, -1) and EPR4 (equally 1, A differential series such as equalization is used for EEPR4 (same as 1, 2, 0, -2, -1), and specifically, an analog low-pass filter with high-frequency emphasis. Are used as equalizers. For example, Geert A. De Veirman and Richard G. Yamasaki describes in the document “Design of a Bipolar 10-MHz Programmable Continuous-Time 0.05 ° Equiripple Linear Phase Filter”, IEEE Journal of Solid-Solid-Solution. 27, no. 3, March 1992, a 7-pole, 2-zero point (7-Pole, 2−2) having a Gm-C biquad filter (Biquadratic Filter, a biquadratic state variable filter, hereinafter simply referred to as a secondary state variable filter for convenience) as a component. Zero) filter. This filter configuration has the linearity of the phase characteristic required for the digital read channel, that is, a good and constant group delay characteristic, and is generally used as an analog equalization filter.
[0005]
FIG. 5 is a block diagram showing the configuration of this filter.
As shown, this filter is composed of a cascade-connected second-order state variable filter / equalizer 101 (Biquad1 / Equalizer), 102 (Biquad2), 103 (Biquad3) and a low-pass filter (LPF) 104. Note that the secondary state variable filter / equalizer 101 has an equalizing function for equalization. In the filter configuration shown in FIG. in Is subjected to desired gain control (gain control), and then input to the first-stage second-order state variable filter / equalizer 101, where the amount of high-frequency boost is adjusted, and equalization for equalization is performed. Is Then, a phase characteristic with a constant group delay is achieved in combination with the subsequent secondary state variable filters 102 and 103 and the low-pass filter 104. According to the above-mentioned Veirman and Yamasaki, the pole frequency and the Q value of the component of each filter are as shown in FIG.
[0006]
The pole frequency in FIG. 6 is standardized by the cutoff frequency of the equalization filter. For example, in a read channel having a data rate of 400 Mbps, the cutoff frequency of the equalization filter is about 100 MHz. As a result, assuming that the cutoff frequency of the equalization filter is 100 MHz, for example, the pole frequency of the third-order secondary state variable filter 103, that is, the cutoff frequency is 231.74 MHz in FIG. The combination of the pole frequency / Q value in FIG. 6, that is, the arrangement of the poles is a “linear phase filter having a 0.05 ° equiripple error” which is well known in filter design. The present invention is also applicable to the Q value, and the pole arrangement here is merely an example.
[0007]
It is required that the reproduction data rate of the disk medium has a gap of about 2.5 times between the inner circumference and the outer circumference and can be adjusted to an optimum cutoff frequency by an external control means. At this time, the Q value of each of the secondary state variable filters and the low-pass filters that are constituent elements of the filter always holds the value shown in FIG. 6, and the ratio of the pole frequency of each of the secondary state variable filters and the low-pass filter. Needs to always have the ratio shown in FIG. 6, regardless of the cutoff frequency of the entire equalization filter. In other words, in adjusting the cutoff frequency of the entire equalization filter in accordance with the change in the reproduction data rate, each of the secondary state variable filters and the low-pass filter, which are constituent elements, keeps its Q value constant and The pole frequency needs to increase or decrease monotonically.
[0008]
Next, a circuit example of each component in the case where the equalizing filter is configured by a Gm-C filter will be described, and a design method of the cutoff frequency and the Q value will be described.
FIG. 7 shows a basic configuration of the secondary state variable filters 102 and 103, and FIG. 8 shows a feedforward pulse slimming configuration used in the secondary state variable filter / equalizer 101. FIG. 9 shows a configuration of the first-order low-pass filter 104.
[0009]
FIG. 7 shows a configuration example of a secondary state variable having a differential configuration. As shown, an integrator composed of Gm-C is cascade-connected in two stages, and a negative feedback loop composed of another Gm cell is connected to the output terminal. Although the load capacitance C is expressed as a differential capacitance in FIG. 7, generally, the function of the phase compensation capacitance in the common-mode feedback loop and the ease of setting the capacitance in consideration of the parasitic capacitance is also provided. For this reason, a capacitance of 2C is connected between each of the positive and negative signal lines and the ground potential.
[0010]
The transfer function of the second-order state variable filters 102 and 103 having the configuration shown in FIG. 7 and used as the equalization filter is given by the following equation.
[0011]
(Equation 1)
Figure 0003584893
[0012]
Therefore, the pole frequency ω 0 And Q (Quality Factor) of the filter are expressed by the following equations, respectively.
[0013]
(Equation 2)
Figure 0003584893
[0014]
FIG. 8 shows an example of the configuration of an equalizing filter including an equalizer unit capable of adjusting a high-frequency boost amount by a feedforward amplifier K. The transfer function of this equalization filter is given by the following equation.
[0015]
(Equation 3)
Figure 0003584893
[0016]
Similarly, the pole frequency and Q of this filter are respectively expressed by the following equations.
[0017]
(Equation 4)
Figure 0003584893
[0018]
Here, the reason why the high frequency boost is realized by the secondary state variable filter / equalizer 101 is that, as can be seen from FIG. Therefore, the realization of the high-frequency boost is not limited to the secondary state variable filter / equalizer 101, but can be realized by another secondary state variable.
[0019]
FIG. 9 shows a configuration example of the low-pass filter 104. As shown, the transfer function of this filter is given by:
[0020]
(Equation 5)
Figure 0003584893
[0021]
Its pole frequency ω 0 Is determined as follows.
[0022]
(Equation 6)
Figure 0003584893
[0023]
The realization of an equalizing filter having a constant group delay characteristic and a variable cutoff frequency is performed by using the pole frequency ω of each secondary state variable filter so as to satisfy the pole frequency ratio and the Q value shown in FIG. 0 And Q are set. This is usually the g that constitutes each second-order state variable filter. m Can be realized by controlling According to the equations (1) to (5), it is possible in principle to change the cutoff frequency of each filter by changing the capacitance C. However, a variable capacitance element such as a varicap is manufactured by a standard CMOS. Integration in the process increases the number of steps in the manufacturing process and increases costs, and should generally be avoided. However, also in this case, the cutoff frequency of the filter can be relatively changed by changing the capacitance value connected to each Gm-C integrator stepwise in C units, such as C, 2C, and 3C, or in 0.5C units. Wide range of coarse change and g m It is common practice to control the value to continuously and accurately adjust the cutoff frequency of the filter.
[0024]
When the capacitance C is fixed, ω 0 And g to determine the two values of m1 , G m2 , G m3 Parameters (degrees of freedom) can be adjusted. Usually g m2 = G m3 Or g m1 = G m3 In general, g m2 = G m3 Equation (2) or Equation (4) can be rewritten into the following equation.
[0025]
(Equation 7)
Figure 0003584893
[0026]
On the other hand, g m1 = G m3 Then, Equation (2) or Equation (4) can be rewritten as follows.
[0027]
(Equation 8)
Figure 0003584893
[0028]
In any of the above cases, g constituting the secondary state variable filter m Vary linearly, so that Q is kept constant and ω 0 Can also be changed linearly. For example, as an example, g m1 And g m2 If both are doubled, the cutoff frequency ω 0 Can be changed by a factor of two.
[0029]
As can be understood from the above description, when designing the secondary state variable filter and the primary low-pass filter having the Gm-C configuration, the gm-C m Is advantageously controllable by external means and linearly.
[0030]
Conventionally, silicon bipolar elements have been used for such high frequency filter applications. In a bipolar element, as is well known, its g m (Hereafter, g of MOS transistor m G to distinguish it from m, bip Is expressed by the following equation.
[0031]
(Equation 9)
Figure 0003584893
[0032]
According to equation (9), g of the bipolar transistor m, bip Is the collector current I C Is relatively proportional to m, bip Can be changed linearly.
[0033]
On the other hand, the PRML read channel function is inseparable from the above-mentioned Viterbi decoding processing or the next-stage logic processing represented by the error correction algorithm Reed-Solomon, etc., and is compatible with these pure digital processing blocks in CMOS manufacturing. There is a strong demand to perform analog PR equalization processing in the process.
[0034]
MOS device g m (Hereinafter, for clarity, g m, MOS Is expressed by the following equation, as is well known.
[0035]
(Equation 10)
Figure 0003584893
[0036]
Where V th Is the threshold voltage (threshold voltage) of the MOS transistor, and K = μC ox W / 2L and V eff = V GS -V th It is.
[0037]
Comparing Equations (10) and (9), g of the bipolar element m Is the collector current I C , While the CMOS device g m Is the drain current I D Of the CMOS device, the drain current I D G by changing m Is normally provided with a conversion mechanism for compensating the route characteristic for each transconductor, and the minimum g within the change range is provided. m, min , Up to g m, max It is desirable to change linearly up to the point of controllability.
[0038]
[Problems to be solved by the invention]
By the way, in the above-mentioned conventional equalizing filter composed of CMOS elements, for example, the cut-off frequency of the PR equalizing filter is adjusted by adjusting means having a width of about 5 to 6 bits. In this case, the conversion mechanism for correcting the route characteristic can be realized by, for example, processing in the digital domain using a look-up table, or separately compensating the route characteristic in the analog domain.
However, in any case, the additional circuit causes an increase in circuit scale and power consumption, and the deterioration of the filter characteristics itself.
[0039]
Another problem is that the drain current I D And g of the CMOS device m In general, some linearization means is required to control the transconductance of the CMOS device. m In addition to the disadvantages, it is unavoidable that the circuit scale and the power consumption are increased.
For example, in the differential circuit including the MOS transistors shown in FIG. B And the MOS transistor g m Can be controlled, and the relationship is expressed by the following equation.
[0040]
(Equation 11)
Figure 0003584893
[0041]
As shown in Expression (11), a nonlinear term is included. For this reason, it is necessary to linearize by various linearization methods, and the resulting g m Is the original g of the MOS element shown in equation (10). m, MOS Will be much smaller than the value of.
[0042]
The present invention has been made in view of such circumstances, and an object of the present invention is to suppress an increase in circuit scale, facilitate circuit design, reduce power consumption by constant power supply voltage operation, and reduce an offset frequency. An object of the present invention is to provide a filter circuit that can be controlled stably.
[0043]
[Means for Solving the Problems]
To achieve the above object, the present invention Filter circuit Is A first transconductance in which an input signal is applied to an input terminal, a second transconductance in which an output signal is applied to an input terminal, and a transformer connected to an output side of the first and second transconductances; A transconductor-C (Gm-C) circuit including a load capacitance element driven by the conductance, and the first and second transformers according to output signals and control voltages of the first and second transconductors. A common-mode potential control circuit that generates a bias voltage so that the average voltage of the differential output signal of the conductor matches the control control voltage and supplies the bias voltage to the first and second transconductors; Each of the first and second transconductors has a first and second power supply whose output current is controlled by the bias voltage. A source, The gate is connected to the positive input terminal, the source is grounded, and the drain is the above A first MOS transistor to which a first current source for supplying a first operating current is connected, a gate connected to an inverted-phase input terminal, a source grounded, and a second operating current supplied to a drain the above A second MOS transistor to which a second current source is connected.
[0044]
Further, the filter circuit of the present invention includes: A first transconductance in which an input signal is applied to an input terminal, a second transconductance in which an output signal is applied to an input terminal, and an output terminal is connected to an output terminal of the first transconductance; A third transconductance connected to the output terminals of the first and second transconductances, and a third transconductance having an output signal applied to the input terminal and an output terminal connected to the output terminal of the third transconductance. 4, the first load capacitance element connected to the output side of the first and second transconductances and driven by the transconductance, and the output side of the third and fourth transconductances. A second load capacitor connected and driven by the transconductance. And a differential output signal of the first and second transconductors according to the output signals of the first and second transconductors and the control voltage. A first common-mode potential control circuit that generates a bias voltage so that the average voltage matches the control voltage and supplies the bias voltage to the first and second transconductors; A bias voltage is generated according to the output signal of the transconductor and the control voltage so that the average voltage of the differential output signals of the third and fourth transconductors and the control voltage coincide with each other. And a second common-mode potential control circuit that supplies the first, second, third, and fourth transconductors to each of the first, second, third, and fourth transconductors. Thus the first and second current source output current is controlled, The gate is connected to the positive input terminal, the source is grounded, and the drain is the above A first MOS transistor to which a first current source for supplying a first operating current is connected, a gate connected to an inverted-phase input terminal, a source grounded, and a second operating current supplied to a drain the above A second MOS transistor to which a second current source is connected; ,including .
[0045]
In the present invention, preferably, the common-mode potential control circuit is configured to control the common-mode potential control circuit according to a differential output signal output from a differential circuit including the first and second MOS transistors and a predetermined reference potential. Generate control signals.
[0046]
In the present invention, preferably, the common mode potential control circuit is configured such that an average potential of a differential output signal output from the differential circuit including the first and second MOS transistors matches the reference potential. To generate the control signal.
[0047]
In the present invention, preferably, the common-mode potential input to the gates of the first and second transistors is controlled so as to have a desired transconductance value.
[0048]
Further, in the present invention, preferably, the ratio between the channel width and the channel length of the first and second transistors is set so as to have a desired transconductance value.
[0049]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 is a circuit diagram showing one embodiment of a filter circuit according to the present invention.
As shown in the figure, the filter circuit of the present embodiment includes a transconductance cell (hereinafter referred to as g for convenience). m A cell), a capacitor, and a bias circuit. This filter circuit is, for example, a secondary state variable filter used as an equalization filter or a low-pass filter.
[0050]
FIG. m Figure 2 illustrates one embodiment of a second order state variable filter made up of cells. As shown, this filter circuit has g m Cell 10 (Second transconductance) , 20 (First transconductance) , 30 (Fourth transconductance) , 40 (Third transconductance) And bias circuit 50 (First common-mode potential control circuit) , 60 (Second common-mode potential control circuit) It is constituted by.
[0051]
g m The cells 10, 20, 30, and 40 are transconductance cells constituted by CMOS transistors, and each of the cells is designed in advance. m And Q. The bias circuits 50 and 60 respectively have g m It comprises a common-mode feedback circuit (CMFB) for supplying a common-mode feedback voltage to the cells 10, 20, and 30, 40.
The capacitor C1 has g m Driven by cells 10 and 20, capacitor C2 has g m Driven by cells 30 and 40.
[0052]
As shown, g m Cell 20 and g m The cells 40 are connected in series. g m An input signal V is applied to the input side of the cell 20. i Is applied. g m The capacitor C1 is connected to the output terminal of the cell 20, and g m The capacitor C2 is connected to the output terminal of the cell 40. Also, g m Cell 10 has g m Is connected in parallel with the cell 20 and has an input terminal g m Output signal V of cell 40 lp Is applied. g m Cell 30 has g m Connected in parallel with the cell 40, with g m Output signal V of cell 40 lp Is applied. That is, in the filter circuit shown in FIG. m The load capacitance of cells 10 and 20, and capacitor C2 is g m This is the load capacity of the cells 30 and 40.
[0053]
In the configuration shown in FIG. m The capacitors C1 and C2 forming the load capacitance of the cell are each expressed as a differential capacitance. However, in general, when a parasitic capacitance is considered, the capacitance value is easily set or the phase compensation in the common-mode feedback loop is performed. For example, assuming that a load capacity is C for reasons such as having a capacity function, the load capacity is g m It is desirable to use a 2C capacitor connected between the positive and negative output terminals of the cell and the ground potential.
[0054]
The bias circuit 50 has g m Cell 20 and g m Output V of cell 10 O And the common-mode potential setting terminal voltage (control voltage V C ) According to the bias voltage V bs1 To generate g m Feed to cells 10 and 20, respectively. In addition, the bias circuit 60 m Cell 40 and g m Output V of cell 30 lp And control voltage V input from outside C Bias voltage V according to bs2 To generate g m The cells are supplied to cells 30 and 40, respectively.
Note that the bias circuits 50 and 60 m The in-phase component of the differential output signal output from the cell, that is, the average voltage of the differential output signal and the control voltage V C And the bias voltage V bs1 Bias voltage V bs2 Generate
[0055]
In the filter circuit having the above-described configuration, the CMOS device g m Is V eff = V GS -V th Using a linear change with respect to m G of cell m V at the operating point of the MOS element that determines the value GS Is a common potential, and g of each secondary state variable filter or low-pass filter constituting the filter is set so as to satisfy the pole frequency and Q value shown in FIG. m The K of the MOS element for determining the value, specifically, the channel width W is set in advance for each element and laid out, and the cutoff frequency of the filter is adjusted by the common potential V. GS This is done by changing
[0056]
G constituting the filter circuit of FIG. 1 m The cell can be constituted by, for example, a differential circuit including the MOS transistors shown in FIG.
As shown in FIG. m The cell is composed of MOS transistors M1 and M2 and current sources IS1 and IS2 for supplying operating current to these transistors, respectively. The gates of the transistors M1 and M2 are, for example, g m The cell is connected to the positive-phase input terminal and the negative-phase input terminal, and both sources are grounded. The current source IS1 is connected to the drain of the transistor M1, and the current source IS2 is connected to the drain of the transistor M2. The current sources IS1 and IS2 are connected to the bias voltage V supplied from the bias circuit 50 or 60. bs (For example, V shown in FIG. 1 bs1 Or V bs2 ) Controls the output current. As shown in FIG. 2, these current sources cause the transistors M1 and M2 to have a change i of a common-mode current component, respectively. f Is supplied.
[0057]
G shown m In the cell, the current i 1 'And i 2 'Is a differential current output by the differential pair including the transistors M1 and M2. For this reason, g m Cell output differential current i od Is given by:
[0058]
(Equation 12)
Figure 0003584893
[0059]
As can be seen from equation (12), g m Cell output differential current i od Is the common-mode input voltage v 1 -V 2 Changes linearly with respect to.
[0060]
Thus, g shown in FIG. m A second-order state variable filter or a low-pass filter is formed by using the cells, and the filter circuit (equalization filter) of the present embodiment shown in FIG. The cutoff frequency is g m It is controlled by a bias voltage supplied by a bias circuit commonly connected to the cells. Furthermore, each g m G of cell m Is kept constant to maintain the Q of each secondary state variable filter and the low-pass filter, the group delay characteristic, and the like, so that the ratio of the pole frequency of each secondary state variable filter is kept constant. Each g m G of cell m Is the control voltage V input from the outside C Does not require a function conversion mechanism.
Further, as shown in FIG. m By using a differential pair composed of a common-source MOS transistor as a cell, g that is linear in principle with respect to the input amplitude m It is possible to obtain
[0061]
Hereinafter, g m The operation of the filter circuit according to the present embodiment constituted by cells will be described.
G for driving the capacitive load C1 m The cells 10 and 20 are connected to a bias voltage V bs1 Is supplied. This allows these g m In the cell, each common mode output potential is bias voltage V bs1 The feedback control is performed so that the desired value set by the above is obtained.
[0062]
Similarly, g that drives the capacitive load C2 m The cells 30 and 40 have a bias voltage V bs2 Is supplied. This allows these g m In the cell, each common mode output potential is bias voltage V bs2 The feedback control is performed so that the desired value set by the above is obtained.
[0063]
Further, as shown in FIG. m The output terminals of the cell are each other g m Connected to the cell, or possibly its own input terminal, so that all g m The input / output terminals of the cells operate at a common in-phase potential, which is m Bias voltage V applied to the common-mode potential setting terminal of the cell bs1 Or V bs2 Is set in common.
[0064]
Here, the transconductance g of a differential pair composed of MOS elements, for example, MOS transistors, m, MOS Is given by equation (10) described above. According to this equation, g of the MOS element m Is the voltage V eff That is, the gate-source voltage V of the MOS transistor GS And its threshold voltage V th Difference V GS -V th , It changes linearly. In the present embodiment, by utilizing this characteristic, each g is set using the bias voltage commonly set by the bias circuits 50 and 60. m By applying a voltage between the gate and the source of the MOS transistor of the cell, m The common-mode potential, that is, the gate-source voltage V GS G linear to m To win.
[0065]
Here, g shown in FIG. m The second-order state variable filter 103 of FIG. 5 constituted by cells will be described. The same description applies to other components in FIG. 5, for example, the secondary state variable filter / equalizer 101, the secondary state variable filter 102, and the low-pass filter 104.
[0066]
As shown in FIG. 6, in the secondary state variable filter 103, the normalized pole frequency is 2.3174 Hz, the Q value is 2.0229, and Q> 1. For this reason, g m3 = G m2 G than m3 = G m1 G m1 Provide g m The cutoff frequency of the cell can be reduced, which is generally advantageous from the viewpoint of power consumption. Where g m3 = G m1 It will be described as.
[0067]
At this time, ω 0 = G m1 / C, Q = g m1 / G m2 Therefore, for example, if the cutoff frequency of the entire equalization filter is 100 MHz and C = 1 pF, g m1 = 1.4553mS, g m2 = 719.4 μS. According to equation (10), g m1 = 2K 1 V eff And g m2 = 2K 2 V eff As K 1 / K 2 By setting the size of the MOS element so that = 1.4553 / 0.7194, each g m Control voltage V common to cells eff By changing m Without changing the value ratio, that is, the Q value, the cutoff frequency f of the filter circuit. C Can be adjusted.
[0068]
Since the pole frequency of each equalizing filter must always maintain the ratio shown in FIG. m G of cell m The values must always keep a fixed ratio with each other. Therefore, in the filter circuit of this embodiment, each g m G of cell m The K of the MOS element whose value is to be determined, in fact, the channel width W of the MOS transistor is set to the fixed ratio. By doing so, the cutoff frequency of the entire equalization filter can be controlled by g m Cell common operating point voltage V GS Alternatively, it is only necessary to change the common-mode potential, and there is no need to perform function conversion.
[0069]
Also, g m In determining K of each MOS element for determining the value in advance, it is possible to use the channel length L as a parameter. m In order to obtain the value, the channel length tends to be short. In this case, the channel length L and g m Values tend to deviate from the proportional relationship. Therefore, it is most desirable that K of each MOS element be determined by the channel width W. However, the present invention is not limited to this, and g is determined by either the channel length L or the channel width W of the MOS element. m The K of the cell can be determined, thereby g m The value can be determined.
[0070]
FIG. 3 is a graph showing a gain characteristic of the filter circuit according to the present embodiment. c FIG. 7 is a diagram illustrating a change in a gain characteristic of a filter when a terminal voltage is changed.
[0071]
FIG. 4 is a graph showing the group delay characteristic of the filter circuit according to the present embodiment. c FIG. 7 is a diagram illustrating a change in a group delay characteristic of a filter when a terminal voltage is changed.
[0072]
【The invention's effect】
As described above, according to the filter circuit of the present invention, each transconductor constituting the filter has its transconductance (g) by the common control voltage. m ) Is controlled. Therefore, adjustment of the cutoff frequency of the filter circuit can be easily realized, and no function conversion mechanism or function conversion circuit using a look-up table is required. This makes it possible to reduce the circuit scale, thereby reducing the power consumption and eliminating the additional disturbance.
In the present invention, the g value between each Gm-C integrator, which is important for achieving the group delay characteristic of the filter while keeping the Q value of each secondary state variable filter composed of the transconductor unchanged, is also considered. m Since the value ratio is determined by the shape parameter of the MOS element which is not affected by aging or the like, that is, the ratio of the channel width W to the channel length L, stable adjustment of the cutoff frequency can be realized.
Further, according to the transconductor of the present invention, the output common-mode potential becomes the same potential as the externally set common-mode potential control voltage, and the output common-mode potential becomes the input of the next stage or the input of another transconductor connected to this output terminal. As a result, all the transconductors constituting the entire filter operate at the same in-phase potential. As a result, there is an advantage that the design of the operating point of the entire filter circuit can be facilitated, the dynamic range in input and output can be expanded, and furthermore, low power consumption can be realized.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing one embodiment of a filter circuit according to the present invention.
FIG. 2 is a circuit diagram showing a configuration of a conductance cell constituting the filter circuit of the present invention.
FIG. 3 is a graph showing a gain characteristic of the filter circuit of the present invention.
FIG. 4 is a graph showing a group delay characteristic of the filter circuit of the present invention.
FIG. 5 is a block diagram illustrating a configuration example of an equalization filter.
FIG. 6 is a diagram showing a pole frequency and a Q value of components of a filter.
FIG. 7 is a circuit diagram showing a configuration of a second-order state variable filter forming an equalization filter.
FIG. 8 is a circuit diagram showing a configuration of a second-order state variable filter / equalizer forming an equalization filter.
FIG. 9 is a circuit diagram showing a configuration of a low-pass filter forming an equalization filter.
FIG. 10 is a circuit diagram showing a configuration example of a conventional transconductance cell.
[Explanation of symbols]
10, 20, 30, 40 ... conductance cell (g m Cell), 50, 60: bias circuit, 101: secondary state variable filter / equalizer, 102, 103: secondary state variable filter, 104: low-pass filter, V CC ... power supply voltage, GND ... ground potential.

Claims (8)

入力端子に入力信号が印加される第１のトランスコンダクタンスと、入力端子に出力信号が印加される第２のトランスコンダクタンスと、
上記第１および第２のトランスコンダクタンスの出力側に接続され、当該トランスコンダクタンスによって駆動される負荷容量素子とを含むトランスコンダクタ−Ｃ（Ｇｍ−Ｃ）回路と、
上記第１および第２のトランスコンダクタの出力信号と制御電圧に応じて、当該第１および第２のトランスコンダクタの差動出力信号の平均電圧と上記制御電圧とが一致するようにバイアス電圧を生成して上記第１および第２のトランスコンダクタに供給する同相電位制御回路と、を有し、
上記第１および第２のトランスコンダクタの各々は、
上記バイアス電圧によって出力電流が制御される第１および第２の電流源と、
ゲートが正相入力端子に接続され、ソースが接地され、ドレインに上記第１の動作電流を供給する第１の電流源が接続されている第１のＭＯＳトランジスタと、
ゲートが逆相入力端子に接続され、ソースが接地され、ドレインに第２の動作電流を供給する上記第２の電流源が接続されている第２のＭＯＳトランジスタと、を含む、
フィルタ回路。 A first transconductance in which an input signal is applied to an input terminal, a second transconductance in which an output signal is applied to an input terminal,
A transconductor-C (Gm-C) circuit connected to the output side of the first and second transconductances and including a load capacitance element driven by the transconductances;
A bias voltage is generated according to the output signals of the first and second transconductors and the control voltage so that the average voltage of the differential output signals of the first and second transconductors and the control voltage match. And a common-mode potential control circuit that supplies the first and second transconductors with
Each of the first and second transconductors comprises:
First and second current sources whose output currents are controlled by the bias voltage;
The gate is connected to the positive phase input terminal, a source grounded, a first MOS transistor having the first current source for supplying a first operating current is connected to the drain,
A gate connected to the negative-phase input terminal, comprising a source grounded, a second MOS transistor in which the second said second current source for supplying the operating current of which is connected to the drain, and
Filter circuit . 上記同相電位制御回路は、上記第１と第２のＭＯＳトランジスタからなる差動回路から出力される差動出力信号と上記制御電圧とに応じて、上記制御信号を生成する
請求項１記載のフィルタ回路。 The common-mode potential control circuit generates the control signal according to a differential output signal output from a differential circuit including the first and second MOS transistors and the control voltage. 2. The filter circuit according to 1 . 上記第１と第２のトランジスタのゲートに入力される同相電位が、所望のトランスコンダクタンス値になるように制御される
請求項１記載のフィルタ回路。 2. The filter circuit according to claim 1, wherein the common-mode potential input to the gates of the first and second transistors is controlled to have a desired transconductance value . 上記第１と第２のトランジスタのチャネル幅とチャネル長との比を、所望のトランスコンダクタンス値になるように設定される
請求項１記載のフィルタ回路。 2. The filter circuit according to claim 1, wherein a ratio between a channel width and a channel length of the first and second transistors is set to a desired transconductance value . 入力端子に入力信号が印加される第１のトランスコンダクタンスと、入力端子に出力信号が印加され、出力端子が上記第１のトランスコンダクタンスの出力端子に接続された第２のトランスコンダクタンスと、入力端子が上記第１および第２のトランスコンダクタンスの出力端子に接続された第３のトランスコンダクタンスと、入力端子に出力信号が印加され、出力端子が上記第３のトランスコンダクタンスの出力端子に接続された第４のトランスコンダクタンスと、
上記第１および第２のトランスコンダクタンスの出力側に接続され、当該トランスコンダクタンスによって駆動される第１の負荷容量素子と、上記第３および第４のトランスコンダクタンスの出力側に接続され、当該トランスコンダクタンスによって駆動される第２の負荷容量素子とを含むトランスコンダクタ−Ｃ（Ｇｍ−Ｃ）回路と、
上記第１および第２のトランスコンダクタの出力信号と制御電圧に応じて、当該第１および第２のトランスコンダクタの差動出力信号の平均電圧と上記制御電圧とが一致するようにバイアス電圧を生成して上記第１および第２のトランスコンダクタに供給する第１の同相電位制御回路と、を有し、
上記第３および第４のトランスコンダクタの出力信号と制御電圧に応じて、当該第３および第４のトランスコンダクタの差動出力信号の平均電圧と上記制御電圧とが一致するようにバイアス電圧を生成して上記第３および第４のトランスコンダクタに供給する第２の同相電位制御回路と、を有し、
上記第１、第２、第３、および第４のトランスコンダクタの各々は、
上記バイアス電圧によって出力電流が制御される第１および第２の電流源と、
ゲートが正相入力端子に接続され、ソースが接地され、ドレインに上記第１の動作電流を供給する第１の電流源が接続されている第１のＭＯＳトランジスタと、
ゲートが逆相入力端子に接続され、ソースが接地され、ドレインに第２の動作電流を供給する上記第２の電流源が接続されている第２のＭＯＳトランジスタと、を含む、
フィルタ回路。 A first transconductance in which an input signal is applied to an input terminal, a second transconductance in which an output signal is applied to an input terminal, and an output terminal is connected to an output terminal of the first transconductance; A third transconductance connected to the output terminals of the first and second transconductances, a third transconductance having an output signal applied to the input terminal, and an output terminal connected to the output terminal of the third transconductance. 4 transconductance,
A first load capacitance element connected to the output side of the first and second transconductances and driven by the transconductance; and a first load capacitance element connected to the output side of the third and fourth transconductances, A transconductor-C (Gm-C) circuit including a second load capacitance element driven by
A bias voltage is generated according to the output signals of the first and second transconductors and the control voltage so that the average voltage of the differential output signals of the first and second transconductors and the control voltage match. And a first common-mode potential control circuit that supplies the first and second transconductors with
A bias voltage is generated according to the output signals of the third and fourth transconductors and the control voltage so that the average voltage of the differential output signals of the third and fourth transconductors and the control voltage match. And a second common-mode potential control circuit for supplying the third and fourth transconductors with
Each of the first, second, third, and fourth transconductors comprises:
First and second current sources whose output currents are controlled by the bias voltage;
The gate is connected to the positive phase input terminal, a source grounded, a first MOS transistor having the first current source for supplying a first operating current is connected to the drain,
A gate connected to the negative-phase input terminal, comprising a source grounded, a second MOS transistor in which the second said second current source for supplying the operating current of which is connected to the drain, and
Filter circuit. 上記第１および第２の同相電位制御回路は、上記第１と第２のＭＯＳトランジスタからなる差動回路から出力される差動出力信号と上記制御電圧とに応じて、上記制御信号を生成する
請求項５記載のフィルタ回路。 The first and second common-mode potential control circuits generate the control signal according to a differential output signal output from a differential circuit including the first and second MOS transistors and the control voltage. The filter circuit according to claim 5. 上記第１と第２のトランジスタのゲートに入力される同相電位、並びに上記第３と第４のトランジスタのゲートに入力される同相電位が、所望のトランスコンダクタンス値になるように制御される
請求項５記載のフィルタ回路。 The common-mode potential input to the gates of the first and second transistors and the common-mode potential input to the gates of the third and fourth transistors are controlled so as to have a desired transconductance value. The filter circuit according to claim 5. 上記第１と第２のトランジスタのチャネル幅とチャネル長との比、並びに上記第３と第４のトランジスタのチャネル幅とチャネル長との比を、所望のトランスコンダクタンス値になるように設定される
請求項５記載のフィルタ回路。 The ratio between the channel width and the channel length of the first and second transistors and the ratio between the channel width and the channel length of the third and fourth transistors are set so as to have a desired transconductance value. The filter circuit according to claim 5.
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