JP3559554B2

JP3559554B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP3559554B2
Application number: JP2002206443A
Authority: JP
Inventors: 浩一長尾; 博昭藤本
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-08-08
Filing date: 2002-07-16
Publication date: 2004-09-02
Anticipated expiration: 2022-07-16
Also published as: JP2003124274A

Description

【０００１】
【発明の属する技術分野】
本発明は、上面上に半導体集積回路がそれぞれ形成された２つの半導体チップがフリップチップボンディングにより互いに接合されてなるＣＯＣ（ＣｈｉｐＯｎＣｈｉｐ）型の半導体装置に関する。
【０００２】
【従来の技術】
近年、集積回路が設けられた半導体装置の低コスト化、小型化および高性能化（高速化、低消費電力化）が図るため、様々な工夫がなされている。例えば、互いに異なる機能を有するＬＳＩ、あるいは互いに異なるプロセスにより形成されたＬＳＩを備える、２つの半導体チップがフリップチップボンディングにより互いに接合されたＣＯＣ型の半導体装置が提案されている。
【０００３】
以下、２つの半導体チップがフリップチップボンディングにより互いに接合された従来の半導体装置およびその製造方法について説明する。
【０００４】
図１１（ａ）は、それぞれが従来の半導体装置に搭載される半導体チップとなる複数の半導体チップ領域を有する半導体ウェハーを示す模式図である。図１１（ｂ）は、図１１（ａ）の半導体ウェハーの上面を拡大して示した平面図である。
【０００５】
図１１（ａ）および（ｂ）に示すように、半導体ウェハー１には、複数の半導体チップ領域２が形成されている。各半導体チップ領域２は、分離ライン３によって区切られ、各半導体チップ領域２には複数の電極パッド４が形成されている。各半導体チップ領域２は、分離ライン３に沿って切断されることによって、従来の半導体装置に搭載される半導体チップとなる。
【０００６】
ここで、半導体チップ領域２に形成されている電極パッド４は、外部との電気的な接続を行なうための外部電極パッドとして用いられる場合と、それぞれの半導体チップの電気的な検査を行なうためのプローブパッドとして用いられる場合とがある。つまり、１つの電極パッドが、外部電極パッドと検査電極パッドとを兼ねている。なお、それぞれの半導体チップ領域２の表面には、電極パッド４のみ図示しており、その他の配線等の図示は省略している。
【０００７】
図１２（ａ）は、従来の半導体装置が備える半導体ウェハー１から切り出された半導体チップ２ａと、別の半導体チップ５とを示す模式図であり、図１２（ｂ）は、従来の半導体装置の断面図である。
【０００８】
図１２（ａ）および（ｂ）に示すように、半導体チップ５の上面上には電極パッド８上に形成された突起電極６および外部電極パッド７が形成されている。また、半導体チップ２ａの上面上の電極パッド４上に突起電極９が形成されている。従来の半導体装置２００では、突起電極６と突起電極９とが接続されることによって、半導体チップ５と半導体チップ２ａとがフリップチップボンディングにより接合されている。このとき、図１２（ａ）に示すように、半導体チップ２ａは、半導体チップ５の上面上の破線で示す領域上に搭載される。
【０００９】
図１２（ｂ）に示すように、従来の半導体装置２００では、半導体チップ５と半導体チップ２ａとの間には絶縁性樹脂１０が充填されている。また、半導体チップ５は、リードフレームのダイパッド１１上に固定されている。さらに、半導体チップ５の外部電極パッド７とリードフレームのインナーリード１２とは、金属細線１３により電気的に接続されている。半導体チップ５、半導体チップ２ａ、ダイパッド１１、インナーリード１２および金属細線１３は、封止樹脂１４により封止されている。
【００１０】
次に、従来の半導体装置２００の製造方法を説明する。
【００１１】
まず、半導体チップ５上の中央部に絶縁性樹脂を塗布する。続いて、半導体チップ２ａを半導体チップ５に押圧して、半導体チップ５の突起電極６と半導体チップ２ａの突起電極９とを接続する。なお、半導体チップ５と半導体チップ２ａとをフリップチップボンディングにより接続した後に、絶縁性樹脂を注入してもよい。
【００１２】
次に、半導体チップ５の外部電極パッド７とリードフレームのインナーリード１２とを金属細線１３により接続した後、半導体チップ２ａ、半導体チップ５、ダィパッド１１、インナーリード１２および金属細線１３を封止樹脂１４で封止する。続いて、封止樹脂１４より突出したリードフレームのアウターリードを成形することにより半導体装置２００が得られる。
【００１３】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置２００では、半導体チップ２ａを搭載する半導体チップ５の周囲に、金属細線１３を接続するための外部電極パッド７を設ける必要がある。しかも、外部電極パッド７が設けられる位置は、図１２（ａ）に示すように、半導体チップ２ａが搭載される領域Ｓの外側である必要がある。このため、半導体チップ５のサイズが半導体チップ２ａのサイズよりも大きくなければならない。
【００１４】
従って、半導体チップ２ａのサイズを小さくすることによって、半導体チップ５のサイズを小さくし、その結果、半導体装置のサイズを小さくすることが考えられる。しかしながら、以下に述べる事情から、半導体チップ２ａのサイズを小さくすることが難しいという不具合がある。
【００１５】
半導体ウェハー１に形成された半導体チップ領域２は、プロービングによる電気的検査の後に良品のみがピックアップされる。次いで、ピックアップされた半導体チップ領域２を分離することによって得られた半導体チップ２ａが、半導体チップ５にフリップチップボンディングにより接合される。
【００１６】
プロービングによる電気的検査を行なうためには、プローブパッドが必要であり、半導体チップ領域２（半導体チップ２ａ）の電極パッド４のいくつかは、プローブパッドとなっている。プローブ針はプローブパッドである電極パッド４に接触した後にスライドすることがある。このため、プローブ針をプローブパッドである電極パッド４に確実に接触させるためには、プローフパッドである電極パッド４は、１辺が７０μｍ以上の正方形よりも大きなサイズで形成されている必要がある。従って、半導体チップ２ａのサイズが必然的に大きくなる。このため、半導体チップ２ａのサイズを小さくすることが難しい。
【００１７】
また、半導体装置が高性能化（高速化、低消費電力化）するにつれて、半導体チップ領域２（半導体チップ２ａ）内にプローブパッドを形成することによる、プローブパッド、電極パッド、電極パッドの保護回路、突起電極および配線のそれぞれの静電容量およびインダクタンス等の影響を無視できなくなるという不具合もある。
【００１８】
本発明の半導体装置は、上記従来の不具合を解決するためになされたものであり、小型で高性能な半導体装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
【００２９】
本発明の半導体装置は、第１の集積回路と、上記第１の集積回路に接続された第１の電極パッドと、上記第１の電極パッド上に形成された第１の突起電極とを有する第１の半導体チップと、第２の集積回路と、上記第２の集積回路に接続された第２の電極パッドと、上記第２の電極パッド上に形成された第２の突起電極とを有する第２の半導体チップとを備え、上記第１の半導体チップの側端面には、上記第１の電極パッドに接続される検査用配線の切断面が露出しており、上記第１の突起電極と上記第２の突起電極とは、電気的に接続されている。
【００３０】
本発明によれば、第１の半導体チップは、検査後に不要となる検査用配線が切断により除去されており、検査用配線が設けられた領域も除去されている。このため、第１の半導体チップのサイズは従来の半導体チップよりも小さい。従って、従来の半導体装置よりも小型の半導体装置が得られる。また、第１の半導体チップは、検査用配線が切断によって除去されているので、検査用配線の静電容量およびインダクタンスを考慮する必要がない。従って、本発明の半導体装置の電極パッド等の配線の静電容量およびインダクタンスは、従来の半導体装置の電極パッド等の配線の静電容量およびインダクタンスよりも小さくなる。
【００３１】
本発明によれば、上記第１の半導体チップには、プローブパッドが設けられていない構成とすることができる。
【００３２】
上記第２の半導体チップの周辺部には、外部回路と接続するための外部電極パッドが形成されていてもよい。
【００３３】
上記第１の半導体チップと上記第２の半導体チップとの間には、絶縁性樹脂が介在している構成としてもよい。
【００３４】
上記第１の半導体チップおよび上記第２の半導体チップは、封止樹脂によって封止されていてもよい。
【００３５】
本発明の半導体装置の製造方法は、それぞれが第１の半導体チップとなる複数の第１の半導体チップ領域と、上記複数の第１の半導体チップ領域をそれぞれ第１の半導体チップに分離するための切断領域とを備え、上記複数の第１の半導体チップ領域には、第１の集積回路と、上記第１の集積回路に接続された第１の電極パッドとが設けられ、上記切断領域には、上記第１の電極パッドに接続されたプローブパッドが設けられている第１の半導体ウェハーを用意する工程（ａ）と、上記プローブパッドにプローブ針を接触させて上記複数の第１の半導体チップの検査を行なう工程（ｂ）と、上記第１の電極パッド上に第１の突起電極を形成する工程（ｃ）と、上記第１の半導体ウェハーの上記切断領域を除去することによって、上記複数の第１の半導体チップ領域から複数の第１の半導体チップを形成する工程（ｄ）と、第２の集積回路と、上記第２の集積回路に接続された第２の電極パッドとを有し、それぞれが第２の半導体チップとなる複数の第２の半導体チップ領域を備える第２の半導体ウェハーを用意する工程（ｅ）と、上記複数の第２の半導体チップ領域のそれぞれに形成された上記第２の電極パッド上に第２の突起電極を形成する工程（ｆ）と、上記第１の突起電極と上記第２の突起電極とを、加熱および押圧することにより電気的に接続する工程（ｇ）と、上記第２の半導体ウェハーを上記複数の第２の半導体チップ領域ごとに切断する工程（ｈ）とを含む。
【００３６】
本発明によれば、第１の半導体チップは、検査後に不要となるプローブパッドが切断により除去される。このため、第１の半導体チップのサイズは従来の半導体チップよりも小さい。従って、従来の半導体装置よりも小型の半導体装置が得られる。また、第１の半導体チップは、プローブパッドが切断によって除去されるので、得られた半導体装置においてプローブパッドの静電容量およびインダクタンスを考慮する必要がない。従って、本発明によれば、電極パッド等の配線の静電容量およびインダクタンスが、従来の半導体装置の電極パッド等の配線の静電容量およびインダクタンスよりも小さい半導体装置が得られる。
【００３７】
上記工程（ｇ）では、上記第１の半導体チップと上記第２の半導体チップとの間に絶縁性樹脂を供給してもよい。
【００３８】
上記工程（ｃ）および上記工程（ｆ）では、電解めっき法、無電解めっき法、印刷法、ディップ法またはスタッドバンプ法のいずれかによって上記第１の突起電極および上記第２の突起電極を形成してもよい。
【００３９】
上記工程（ｃ）では、錫および銀を含む合金、錫および鉛を含む合金、錫、ニッケル、銅、インジウムおよび金のうちのいずれか１つから上記第１の突起電極を形成してもよい。
【００４０】
【発明の実施の形態】
以下、本発明の実施形態の半導体ウェハーおよびそれを用いた半導体装置ついて、図を参照しながら説明する。
【００４１】
まず、本実施形態の半導体ウェハーについて説明する。図１（ａ）は、半導体チップとなる複数の半導体チップ領域が形成された半導体ウェハーを示す模式図であり、図１（ｂ）は、図１（ａ）の半導体ウェハーの上面を拡大して示した平面図である。
【００４２】
図１（ａ）および（ｂ）に示すように、本実施形態の半導体ウェハー１５は、第１の分離ライン１６で区切られる複数のバルクチップ領域１７が形成されている。バルクチップ領域１７には、集積回路（不図示）と、電極パッド１８と、プローブパッド１９とが形成されており、集積回路および電極パッド１８と、プロ一ブパッド１９との間には第２の分離ライン２０が通っている。第２の分離ライン２０は、バルクチップ領域１７の表面で第１の分離ライン１６の内側に位置し、バルクチップ領域１７を、半導体チップとなる半導体チップ領域１７ａと、第１の分離ライン１６と第２の分離ライン２０との間の切断領域１７ｂとに分離している。つまり、バルクチップ領域１７は、第２の分離ライン２０の内側に位置し、半導体チップとなる複数の半導体チップ領域１７ａと、第１の分離ライン１６と第２の分離ライン２０との間の切断領域１７ｂとを有する。
【００４３】
なお、ここで、第２の分離ライン２０は、説明を容易にするために想定したラインであり、実際に半導体ウェハー１５に形成されている訳ではない。また、本実施形態では、第２の分離ライン２０は直線であるが、勿論曲線であっても構わない。
【００４４】
いくつかのプローブパッド１９は、第２の分離ライン２０を横切る配線２１を介して電極パッド１８と接続されている。
【００４５】
電極パッド１８は、半導体装置を構成する際に、半導体チップ領域１７ａから得られる半導体チップと、別の半導体チップの電極パッドとを接続するためのものであり、２つの半導体チップ間で高速に信号伝達を行なうために設けられている。なお、電極パッド１８は、半導体チップ領域１７ａ内の配線および拡散層等の直上に形成され、電極パッド１８までの配線長が短くなるように設けられていることが好ましい。
【００４６】
図２は、第２の分離ライン２０に沿って回転ブレードで切断して分離された半導体チップ１７ｃを示す平面図である。
【００４７】
図２に示すように、プローブパッド１９が形成された切断領域は除去されて、半導体チップ１７ｃには集積回路（不図示）と電極パッド１８と配線２１とが残っている。また、半導体チップ１７ｃの側端面には、配線２１の切断面が露出している。
【００４８】
このように、本実施形態の半導体ウェハー１５では、プローブパッド１９にプローブ針を接触させることによって各バルクチップ領域１７の検査した後、検査後に不要となるプローブパッド１９が形成された切断領域１７ｂが切断により除去される。このため、半導体チップ領域１７ａのサイズは、従来の半導体チップ領域２よりも小さくなる。つまり、本実施形態の半導体ウェハー１５から得られる半導体チップ１７ｃのチップサイズを、従来の半導体チップ２ａよりも小さくすることができる。
【００４９】
次に、上述の半導体ウェハーに設けられるバルクチップ領域１７の他の例を図を参照しながら説明する。図３（ａ）、図３（ｂ）、図４（ａ）、図４（ｂ）、図５（ａ）および図５（ｂ）は、半導体チップ２２に搭載される半導体チップ１７ｃとなる、バルクチップ領域１７の別の例を示す平面図である。
【００５０】
図３（ａ）に示すバルクチップ領域１７では、半導体チップ領域１７ａの内部にＢＩＳＴ等のための検査回路（不図示）が設けられている。このことによって、切断領域１７ｂのプローブパッド１９の個数を電極パッド１８の個数より少なくすることができる。例えば、本実施形態の半導体装置１００において、半導体チップ１７ｃがＤＲＡＭであり、半導体チップ２２が論理回路を含んでいる場合、図３（ａ）に示すバルクチップ領域１７では、電極パッド１８の個数が約１４０個必要なのに対し、データ線用パッド、アドレス線用パッド、制御用パッド、電源用パッド等として必要なプローブパッド１９の個数は約５０個である。
【００５１】
このように、プローブパッド１９の個数を少なくすることによって、プローブパッド１９のピッチ３２を、電極パッド１８のピッチ３３より大きくすることができる。例えば、半導体チップ領域１７ａの面積が２０ｍｍ^２（辺の長さ４ｍｍ×５ｍｍ）であると仮定すると、半導体チップ領域１７ａには、電極パッド１８のピッチ３３を８０μｍとして、約２００個の電極パッド１８を配置することが可能である。これに対してプローブパッド１９は、半導体チップ領域１７ａの面積が２０ｍｍ^２であると仮定すると、ピッチ３２を３００μｍとして配置することができる。さらに、上述のようにプローブパッド１９のピッチ３２を大きくできるので、電極パッド１８の幅３４に対し、プローブパッド１９の幅３５を大きくすることができる。従って、例えば、電極パッド１８の幅３４を５０μｍとした場合、プローブパッド１９の幅３５を２５０μｍとすることも可能となる。
【００５２】
また、図３（ａ）に示すように、プローブパッド１９の形状を長方形とし、各プローブパッド１９の長辺を、各プローブパッド１９が沿うバルクチップ領域１７の各辺に平行になるように配置することができる。このことによって、バルクチップ領域１７のサイズが大きくなることを抑制しながら、プロービング時にプローブ針がスライド（スクラブ）する方向（すなわち、各プローブパッド１９が沿うバルクチップ領域１７の各辺に平行な方向）へのプローブパッド１９の形状が長くなる。このため、検査をより確実なものとすることができる。
【００５３】
さらに、プローブパッド１９の個数が少なくなると、図３（ｂ）、図４（ａ）、図４（ｂ）および図５（ａ）に示すように、必要なプローブパッド１９をバルクチップ領域１７の４辺を全て使用しなくても配置できる。図３（ｂ）、図４（ａ）、図４（ｂ）および図５（ａ）に示すバルクチップ領域１７は、いずれも図３（ａ）に示すバルクチップ領域１７とほぼ同じ構成を有しており、プローブパッド１９の個数およびプローブパッド１９が設けられた切断領域１７ｂの位置が異なるのみである。具体的には、図３（ｂ）は、プローブパッド１９が設けられている切断領域１７ｂがバルクチップ領域１７の３辺に位置する例を示している。また、図４（ａ）および図４（ｂ）は、切断領域１７ｂがバルクチップ領域１７の２辺に位置する例を示している。図５（ａ）は、切断領域１７ｂがバルクチップ領域１７の１辺に位置する例を示している。
【００５４】
例えば、図５（ａ）に示す例において、バルクチップ領域１７のサイズが５ｍｍ×４．１５ｍｍであり、プローブパッド１９のピッチが９０μｍであると仮定すると、幅３５が８０μｍの約５０個のプローブパッド１９を、バルクチップ領域１７の１辺に位置する切断領域１７ｂに全て配置することができる。
【００５５】
このように、プローブパッド１９の個数を少なくすることによって、第２の分離ライン２０で切断して半導体チップ領域１７ａから半導体チップ１７ｃを得る際に除去される切断領域１７ｂの面積が小さくなる。このため、１枚の半導体ウェハー１５から得られる半導体チップ１７ｃの個数を増やすことができ、半導体チップ１７ｃの製造コストも削減される。
【００５６】
また、本実施形態では、上述のようにプローブパッド１９のサイズを、電極パッド１８のサイズよりも非常に大きくできる。プローブパッド１９は、切断によって除去されるので、プローブパッド１９の静電容量およびインダクタンスを考慮する必要がない。一方、従来の半導体チップ２ａでは、電極パッド４がプローブパッドを兼ねているので、電極パッド４のサイズを小さくすることは難しい。従って、本実施形態の半導体チップ１７ｃの電極パッド１８に起因する静電容量およびインダクタンスは、従来の半導体チップ２ａの電極パッド４に起因する静電容量およびインダクタンスよりも格段に小さくなる。例えば、従来の半導体チップ２ａの各電極パッド４のサイズが７５μｍ角であり、本実施形態の半導体チップ１７ｃの各電極パッド１８のサイズが１５μｍ角であると仮定すると、電極パッドの面積は１／２５に縮小し、電極パッドに起因する静電容量も半導体チップ領域全体で０．１ｐＦ以上減少する。
【００５７】
また、本実施形態では、半導体チップ領域１７ａの内部にＢＩＳＴ等のための検査回路（不図示）が設けられている。このため、電極パッド１８のいくつかは、接続のためにのみ使用され、プロービングが行なわれない。このような接続のみに使用される電極パッド１８を集積回路からの距離ができるだけ短くなる位置に配置することができる。このことによって、電極パッドと集積回路とを接続する配線を短くすることができ、この配線に起因する静電容量およびインダクタンスを低減することもできる。従来の半導体チップ２ａは、半導体チップ２ａの端部に設けられた電極パッド４と集積回路とを接続する配線を備える。具体的には、この従来の半導体チップ２ａに比べて、本実施形態の半導体チップ１７ｃの静電容量は、配線長１ｍｍ当たり０．１ｐＦ以上減少する。
【００５８】
このように、本実施形態によれば、静電容量およびインダクタンスの影響が非常に小さい半導体チップが得られる。
【００５９】
また、本実施形態では、プロービングの際にバルクチップ領域１７の外部から入るサージから集積回路を保護するための保護回路３６を、切断領域１７ｂ内に設けることができる。例えば、図５（ｂ）に示すように、プローブパッド１９の横に保護回路３６を配置する。このことによって、第２の分離ライン２０で半導体チップ領域１７ａを分離したときの半導体チップ１７ｃのサイズをさらに小さくすることができる。また、保護回路３６も切断によって除去されるので、保護回路３６の静電容量およびインダクタンスを無視できる。
【００６０】
なお、フリップチップボンディング用の電極パッドは、突起電極（バンプ）を用いて接続するため、電極パッド１８を１辺が７０μｍの正方形よりも小さくすることができる。また、フリップチップボンディングでは、電極パッドの直下への機械的ストレスも小さいので、電極パッド１８の直下に配線や拡散層を配置することもできる。このため、本実施形態によれば、電極パッド１８、突起電極および配線の静電容量およびインダクタンスを極力小さく設計することができる。
【００６１】
以上に述べたように、本実施形態によれば、半導体ウェハー１５のバルクチップ領域１７の構造を、プローブパッド１９と電極パッド１８とを別々に設け、プローブパッドが切断により除去される構造とすることによって、バルクチップ領域に形成されるプローブパッドおよび電極パッドの個数、サイズ、ピッチ等の配線設計に対する制約の多くを取り除くことができる。また、各電極パッドに接続される配線および電極パッドの配置等の配線設計に対する制約の多くも取り除くことができる。
【００６２】
次に、上述の半導体ウェハーから得られた半導体チップを用いて得られる本実施形態の半導体装置を、図６を参照しながら説明する。図６（ａ）は、本実施形態の半導体装置を作製する際に、半導体ウェハー１５から分離した半導体チップ１７ｃを、もう１つの半導体チップ２２に搭載する様子を示す図であり、図６（ｂ）は、本実施形態の半導体装置の断面図である。
【００６３】
図６（ａ）に示すように、本実施形態の半導体装置１００では、第２の分離ライン２０で切断されることによって分離された半導体チップ１７ｃが、半導体チップ２２の上にフェースダウンの状態で搭載されている。
【００６４】
図６（ａ）および（ｂ）に示すように、半導体チップ２２は、その上面上に形成された内部電極パッド２６および外部電極パッド２４と、内部電極パッド２６および外部電極パッド２４に接続された内部回路（不図示）とを備えている。内部電極パッド２６上には、突起電極２３が形成されている。ここでは、半導体チップ１７ｃの電極パッド１８の上面上にも突起電極２５が形成されている。本実施形態の半導体装置１００では、突起電極２３と突起電極２５とが接続された状態で、半導体チップ２２と半導体チップ１７ｃとがフリップチップボンディングにより接合されている。
【００６５】
本実施形態では、半導体チップ１７ｃの電極パッド１８の上面上に形成された突起電極２５は、錫−銀合金で形成されている。錫−銀合金の組成は、錫に対して銀が３．５％含まれており、錫−銀合金の厚さは３０μｍ程度である。錫−銀合金は、銅、ビスマスをさらに含んでいてもよい。また、突起電極２５を錫−銀合金に代えて、錫−鉛合金、錫、インジウムを用いて形成してもよい。
【００６６】
また、本実施形態では、半導体チップ１７ｃの電極パッド１８と突起電極２５との密着性向上や金属拡散防止を目的として、電極パッド１８上にアンダーバリアメタル層（不図示）が形成されている。アンダーバリアメタル層は、電極パッド１８側から順に、チタン、銅、ニッケル、錫−銀合金の順に積層された積層膜から形成されている。
【００６７】
また、本実施形態では、突起電極２３はニッケル膜で形成されているが、錫−銀合金、錫−鉛合金、錫、インジウム、金または銅のいずれかで形成されていてもよい。本実施形態では、ニッケル膜の厚さは８μｍ程度であるが、ニッケル膜の表面に、酸化防止を目的として０．０５μｍ程度の金箔を形成してもよい。
【００６８】
図６（ｂ）に示すように、半導体チップ２２と半導体チップ１７ｃとの間には絶縁性樹脂２７が充填されている。ここで、絶縁性樹脂２７の材料は、本実施形態ではエポキシ系熱硬化型樹脂であり、室温における粘度が０．３〜１０Ｐａ・ｓである。なお、硬化後の絶縁性樹脂２７の特性を確保することを目的として、球形フィラーを絶縁性樹脂２７の材料に添加してもよい。また、絶縁性樹脂２７の材料として例えばアクリル系、フェノール系樹脂でもよい。
【００６９】
半導体チップ２２は、リードフレームのダイパッド２８に固定されている。また、半導体チップ２２の外部電極パッド２４とリードフレームのインナーリード２９とは、金属細線３０により電気的に接続されている。半導体チップ２２、半導体チップ１７ｃ、ダイパッド２８、インナーリード２９および金属細線３０は、封止樹脂３１により封止されている。
【００７０】
上述のように、本実施形態では、半導体ウェハー１５から得られる半導体チップ１７ｃのチップサイズが、従来の半導体チップ２ａよりも小さい。従って、本実施形態の半導体装置１００では、半導体チップ２２のサイズを小さくすることが可能である。つまり、本実施形態によれば、従来の半導体装置２００よりも小型の半導体装置が得られる。
【００７１】
また、本実施形態によれば、半導体チップ１７ｃとして、図３（ａ）から図５（ｂ）に示されるいずれかを用いることによって、半導体装置の製造コストを削減することができる。
【００７２】
さらに、本実施形態によれば、半導体チップ１７ｃの静電容量およびインダクタンスの影響が非常に小さい半導体装置が得られる。
【００７３】
次に、バルクチップ領域１７におけるプローブパッド１９、電極パッド１８および各配線層の構造について説明する。図７および図８は、バルクチップ領域１７におけるプローブパッド１９、電極パッド１８および各配線層の構造を示す部分的な断面図である。
【００７４】
図７（ａ）に示すように、本実施形態のバルクチップ領域１７には、上面上に形成された拡散層３９を有する基板５４と、基板５４上に形成された絶縁膜５１、５２および５３とを備える。絶縁膜５３の開口部５３ａ内に露出するように設けられたプローブパッド１９と電極パッド１８（突起電極２５）とを接続する配線２１は、基板５４上に形成された拡散層３９に接続する配線４４に、絶縁膜５２に形成されたスルーホール３８を通じて接続されている。
【００７５】
また、図７（ｂ）に示すように、プローブパッド１９と電極パッド１８（突起電極２５）とを接続する配線２１を絶縁膜５２および５３により分離し、第２の分離ライン２０の直下に位置するポリシリコンから形成された配線４１で接続してもよい。このことによって、ブレードにより切断された後にバリの発生を抑制でき、電気的なショートを防止することができる。
【００７６】
さらに、図７（ｃ）に示すように、電極パッド１８（突起電極２５）と拡散層３９とを接続する配線４２を、プローブパッド１９と電極パッド１８とを接続する配線４３より下層の配線層に形成してもよい。このことによって、上記図７（ａ）および図７（ｂ）に比べて、集積回路から電極パッド１８までの配線長を短くすることができる。従って、配線容量を低減することができる。
【００７７】
また、図８に示すように、プローブパッド１９の直下に拡散層３９’を形成し、プローブパッド１９と拡散層３９’とを、プラグ３８’を介して直接接続する配線構造としてもよい。
【００７８】
次に、本発明の半導体装置の製造方法を、図９および図１０を参照しながら説明する。図９および図１０は、本実施形態の半導体装置の製造方法の各工程を示す断面図である。
【００７９】
まず、図９（ａ）に示す工程で、第１の分離ライン１６で区切られる複数のバルクチップ領域１７を有する半導体ウェハー１５を用意する。バルクチップ領域１７には、集積回路（不図示）と、電極パッド１８と、プローブパッド１９とが形成されている。いくつかのプローブパッド１９は、第２の分離ライン２０を横切る配線２１を介して電極パッド１８と接続されている。続いて、半導体ウェハー１５の上面上のプローブパッド１９にプローブ針４４をコンタクトさせることによって、各バルクチップ領域１７の検査を行なう。
【００８０】
次に、図９（ｂ）に示す工程で、半導体ウェハー１５に形成された複数のバルクチップ領域１７の上面上の電極パッド１８上に突起電極２５を形成する。ここでは、突起電極２５を溶融金属材料である錫−銀合金で形成する。錫−銀合金の組成は、錫に対して銀が３．５％含まれており、錫−銀合金の厚さは３０μｍ程度である。錫−銀合金からなる突起電極２５の形成方法として、例えば電解めっき法、無電解めっき法、印刷法、ディップ法およびスタッドバンプ法等がある。また、電極パッド１８と突起電極２５との密着性向上および金属拡散防止を目的として、電極パッド１８上にアンダーバリアメタル層（不図示）として、チタン、銅、ニッケル、錫−銀合金の順に積層された積層膜を形成する。なお、錫−銀合金は、銅、ビスマスをさらに含んでいてもよい。また、突起電極２５を錫−銀合金に代えて、錫−鉛合金、錫、インジウムを用いて形成してもよい。
【００８１】
次に、図９（ｃ）に示す工程で、ダイシングテープ４５を半導体ウェハー１５の下面上に貼り付けた後、第２の分離ライン２０に沿って回転ブレードによりダイシング切断し、プローブパッド１９が形成されている切断領域１７ｂと、電極パッド１８および集積回路（不図示）が形成されている半導体チップ領域１７ａとを分離することによって、半導体チップ１７ｃを形成する。
【００８２】
次に、図９（ｄ）に示す工程で、半導体チップ１７ｃをピックアップする。
【００８３】
次に、図１０（ａ）を示す工程で、分離ライン（不図示）で区切られ、分離されて半導体チップ２２となる複数のバルクチップ領域２２ａを有する半導体ウェハー（不図示）を用意する。なお、ここでは、簡単のためにバルクチップ領域２２ａを代表的に示している。各バルクチップ領域２２ａには、上面上に形成された内部電極パッド２６および外部電極パッド２４と、内部電極パッド２６および外部電極パッド２４に接続された内部回路（不図示）とが形成されている。続いて、各バルクチップ領域２２ａの上面上の内部電極パッド２６上に突起電極２３を形成する。本実施形態ではニッケル膜を用いて突起電極２３を形成する。このときニッケル膜の厚さは、８μｍ程度で、ニッケルの表面に酸化防止を目的に金を０．０５μｍ程度の厚さで形成してもよい。ニッケルおよび金からなる突起電極２５の形成方法として、例えば電解めっき法、無電解めっき法、印刷法、ディップ法およびスタッドバンプ法等を用いる。また、突起電極２３を形成する溶融金属材料としては、ニッケルの他に錫−銀合金、錫−鉛合金、錫、インジウム、金または銅のいずれかを用いてもよい。
【００８４】
次に、図１０（ｂ）に示す工程で、バルクチップ領域２２ａの上面上に絶縁性樹脂２７を塗布する。本実施形態では、絶縁性樹脂２７の材料としてエポキシ系熱硬化型樹脂を塗布する。絶縁性樹脂２７の材料は、室温における粘度が０．３〜１０Ｐａ・ｓであるものを用いることが好ましい。なお、硬化後の絶縁性樹脂２７の特性を確保することを目的として、球形フィラーを絶縁性樹脂２７の材料に添加してもよい。また、絶縁性樹脂２７の材料として例えばアクリル系、フェノール系樹脂でもよく、熱硬化性樹脂、熱可塑性樹脂、２液混合の常温硬化性樹脂、ＵＶ硬化性樹脂と熱硬化性樹脂との併用、のいずれを用いてもよい。本実施形態では、絶縁性樹脂２７の供給方法として、ディスペンサ装置を用いてシリンジ４６からバルクチップ領域２２ａの突起電極２３の上に絶縁性樹脂２７を滴下する。バルクチップ領域２２ａの形状や大きさによっては複数回に分けて滴下してもよい。絶縁性樹脂２７の他の供給方法としては、転写法や印刷法によるものでもよい。
【００８５】
次に、図１０（ｃ）に示す工程で、バルクチップ領域２２ａの突起電極２３の融点温度と半導体チップ１７ｃの突起電極２５の融点温度のうち、低い方の融点温度以上の温度で加熱しながら、半導体チップ１７ｃをバルクチップ領域２２ａに押圧する。このことによって、溶融した突起電極２３または２５が機械的な変形を生じ、突起電極２３または２５の表面酸化膜が破れ、突起電極２５と突起電極２３とが金属拡散によって容易に接合される。
【００８６】
本実施形態では、パルス加熱ツール４７を用いて２２１〜３００℃の温度で１〜３秒加熱および押圧を行なう。バルクチップ領域２２ａの突起電極２３が錫−鉛合金で形成されている場合、パルス加熱ツール４７によって１８３〜２５０℃の温度で加熱および押圧することによって、半導体チップ１７ｃをバルクチップ領域２２ａに接合することが好ましい。バルクチップ領域２２ａの突起電極２３が錫で形成されている場合、パルス加熱ツール４７により２９０〜４００℃の温度で加熱および押圧することによって、半導体チップ１７ｃをバルクチップ領域２２ａに押圧することが好ましい。バルクチップ領域２２ａの突起電極２３がインジウムで形成されている場合、パルス加熱ツール４７により１９０℃〜２５０℃の温度で加熱および押圧することによって、半導体チップ１７ｃをバルクチップ領域２２ａに押圧することが好ましい。
【００８７】
続いて、パルス加熱ツール４７による加熱および押圧を解除した後、熱硬化炉にて絶縁性樹脂２７を熱硬化する。この後、ダイシングテープを半導体ウェハーの下面上に貼り付けた後、分離ライン２０に沿って回転ブレードによりダイシング切断し、バルクチップ領域２２ａをそれぞれ分離することによって、半導体チップ１７ｃが接合された半導体チップ２２を形成する。
【００８８】
次に、図１０（ｄ）に示すように、半導体チップ２２の外部電極パッド２４とリードフレームのインナーリード２９とを金属細線３０により接続した後、半導体チップ１７ｃ、半導体チップ２２、ダイパッド２８、インナーリード２９および金属細線３０を封止樹脂３１で封止する。続いて、封止樹脂３１から突出したリードフレームのアウターリードを成形することによって、半導体装置１００が得られる。
【００８９】
なお、本実施形態では、図１０（ｃ）に示す工程で、バルクチップ領域２２ａをそれぞれ分離したが、これに限定されない。例えば、図１０（ａ）に示す工程において、バルクチップ領域２２ａをそれぞれ分離することによって半導体チップ２２を形成した後、図１０（ｂ）以降の工程を同様に行なってもよい。
【００９０】
本実施形態で得られる半導体チップ１７ｃと半導体チップ２２とのＣＯＣ型の半導体装置１００を、リードフレーム、プリント配線基板等に搭載することによって、半導体パッケージを形成することも可能である。
【００９１】
なお、本実施形態では、半導体チップ１７ｃと半導体チップ２２との組み合わせとして、例えば、ＤＲＡＭ等のメモリーを含む半導体チップと、マイコン等の論理回路を含む半導体チップとの組み合わせ、互いに異なる論理回路を含む半導体チップ同士の組み合わせ、あるいは化合物半導体基板を用いて作製された半導体チップとシリコン基板を用いて作製された半導体チップとの組み合わせ等が挙げられる。また、互いに異なるプロセスにより形成された半導体チップ同士、あるいは１つのプロセスにより作製された大面積の１つの半導体チップを２分割して、２つの半導体チップとして組み合わせたものであってもよい。
【００９２】
【発明の効果】
本発明によれば、小型で高性能な半導体装置を提供することができる。
【図面の簡単な説明】
【図１】図１（ａ）は、複数の半導体チップが形成された半導体ウェハーを示す模式図であり、図１（ｂ）は、図１（ａ）の半導体ウェハーの上面を拡大して示した平面図である。
【図２】図２は、本発明の半導体チップを示す平面図である。
【図３】図３は、本発明の半導体チップの別の例を示す平面図である。
【図４】図４は、本発明の半導体チップの別の例を示す平面図である。
【図５】図５は、本発明の半導体チップの別の例を示す平面図である。
【図６】図６は、本発明の半導体装置の構成を示す図である。
【図７】図７は、半導体チップのプローブパッド、電極パッドおよび各配線層の構造を示す部分的な断面図である。
【図８】図８は、半導体チップのプローブパッド、電極パッドおよび各配線層の構造を示す部分的な断面図である。
【図９】図９は、本発明の半導体装置の製造方法の各工程を示す断面図である。
【図１０】図１０は、本発明の半導体装置の製造方法の各工程を示す断面図である。
【図１１】図１１（ａ）は、複数の半導体チップが形成された半導体ウェハーを示す模式図であり、図１１（ｂ）は、図１１（ａ）の半導体ウェハーの上面を拡大して示した平面図である。
【図１２】図１２は、従来の半導体装置の構成を示す図である。
【符号の説明】
１、１５半導体ウェハー
２、１７ａ半導体チップ領域
２ａ、１７ｃ、２２半導体チップ
３分離ライン
４、１８電極パッド
５半導体チップ
６突起電極
７外部電極パッド
９突起電極
１０絶縁性樹脂
１１ダイパッド
１２インナーリード
１３金属細線
１４封止樹脂
１６第１の分離ライン
１７、２２ａバルクチップ領域
１７ｂ切断領域
１９プローブパッド
２０第２の分離ライン
２１配線
２３、２５突起電極
２４外部電極パッド
２６内部電極パッド
２７絶縁性樹脂
２８ダイパッド
２９インナーリード
３０金属細線
３１封止樹脂
３２、３３ピッチ
３４、３５幅
３６保護回路
３７突起電極
３８スルーホール
３８’ プラグ
３９、３９’ 拡散層
４１配線
４２配線層
４３配線層
４４プローブ針
４５ダイシングテープ
４６シリンジ
４７パルス加熱ツール
５１、５２、５３絶縁膜
５３ａ開口部
５４基板
１００、２００半導体装置[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a COC (Chip On Chip) type semiconductor device in which two semiconductor chips each having a semiconductor integrated circuit formed on an upper surface are bonded to each other by flip chip bonding.
[0002]
[Prior art]
2. Description of the Related Art In recent years, various measures have been taken to reduce the cost, size, and performance (speed and power consumption) of a semiconductor device provided with an integrated circuit. For example, there has been proposed a COC semiconductor device including two LSIs having different functions or LSIs formed by different processes, and two semiconductor chips joined to each other by flip chip bonding.
[0003]
Hereinafter, a conventional semiconductor device in which two semiconductor chips are bonded to each other by flip chip bonding and a method of manufacturing the same will be described.
[0004]
FIG. 11A is a schematic diagram showing a semiconductor wafer having a plurality of semiconductor chip regions, each of which becomes a semiconductor chip mounted on a conventional semiconductor device. FIG. 11B is an enlarged plan view showing the upper surface of the semiconductor wafer of FIG. 11A.
[0005]
As shown in FIGS. 11A and 11B, a plurality of semiconductor chip regions 2 are formed on a semiconductor wafer 1. Each semiconductor chip area 2 is divided by an isolation line 3, and a plurality of electrode pads 4 are formed in each semiconductor chip area 2. Each semiconductor chip region 2 becomes a semiconductor chip mounted on a conventional semiconductor device by being cut along the separation line 3.
[0006]
Here, the electrode pads 4 formed in the semiconductor chip region 2 are used as external electrode pads for making an electrical connection with the outside, and for the purpose of performing an electrical inspection of each semiconductor chip. It may be used as a probe pad. That is, one electrode pad doubles as the external electrode pad and the inspection electrode pad. It should be noted that only the electrode pads 4 are shown on the surface of each semiconductor chip region 2, and other wiring and the like are not shown.
[0007]
FIG. 12A is a schematic diagram showing a semiconductor chip 2a cut out from a semiconductor wafer 1 provided in a conventional semiconductor device and another semiconductor chip 5, and FIG. 12B is a schematic view of the conventional semiconductor device. It is sectional drawing.
[0008]
As shown in FIGS. 12A and 12B, on the upper surface of the semiconductor chip 5, the protruding electrodes 6 formed on the electrode pads 8 and the external electrode pads 7 are formed. Further, a protruding electrode 9 is formed on the electrode pad 4 on the upper surface of the semiconductor chip 2a. In the conventional semiconductor device 200, the semiconductor chip 5 and the semiconductor chip 2a are joined by flip chip bonding by connecting the bump electrodes 6 and the bump electrodes 9. At this time, as shown in FIG. 12A, the semiconductor chip 2a is mounted on a region indicated by a broken line on the upper surface of the semiconductor chip 5.
[0009]
As shown in FIG. 12B, in the conventional semiconductor device 200, the insulating resin 10 is filled between the semiconductor chip 5 and the semiconductor chip 2a. The semiconductor chip 5 is fixed on the die pad 11 of the lead frame. Further, the external electrode pads 7 of the semiconductor chip 5 and the inner leads 12 of the lead frame are electrically connected by thin metal wires 13. The semiconductor chip 5, the semiconductor chip 2a, the die pad 11, the inner leads 12, and the thin metal wires 13 are sealed with a sealing resin.
[0010]
Next, a method for manufacturing the conventional semiconductor device 200 will be described.
[0011]
First, an insulating resin is applied to the center of the semiconductor chip 5. Subsequently, the semiconductor chip 2a is pressed against the semiconductor chip 5, and the protruding electrodes 6 of the semiconductor chip 5 are connected to the protruding electrodes 9 of the semiconductor chip 2a. After connecting the semiconductor chip 5 and the semiconductor chip 2a by flip chip bonding, an insulating resin may be injected.
[0012]
Next, after connecting the external electrode pads 7 of the semiconductor chip 5 and the inner leads 12 of the lead frame with thin metal wires 13, the semiconductor chip 2a, the semiconductor chip 5, the die pads 11, the inner leads 12 and the thin metal wires 13 are sealed with a sealing resin. Seal with 14. Subsequently, the semiconductor device 200 is obtained by molding the outer leads of the lead frame projecting from the sealing resin 14.
[0013]
[Problems to be solved by the invention]
However, in the conventional semiconductor device 200, it is necessary to provide the external electrode pads 7 for connecting the thin metal wires 13 around the semiconductor chip 5 on which the semiconductor chip 2a is mounted. In addition, the position where the external electrode pad 7 is provided needs to be outside the region S where the semiconductor chip 2a is mounted, as shown in FIG. Therefore, the size of the semiconductor chip 5 must be larger than the size of the semiconductor chip 2a.
[0014]
Therefore, it is conceivable to reduce the size of the semiconductor chip 5 by reducing the size of the semiconductor chip 2a, thereby reducing the size of the semiconductor device. However, there is a problem that it is difficult to reduce the size of the semiconductor chip 2a from the circumstances described below.
[0015]
In the semiconductor chip region 2 formed on the semiconductor wafer 1, only non-defective products are picked up after electrical inspection by probing. Next, the semiconductor chip 2a obtained by separating the semiconductor chip region 2 picked up is bonded to the semiconductor chip 5 by flip chip bonding.
[0016]
In order to perform an electrical inspection by probing, a probe pad is required, and some of the electrode pads 4 in the semiconductor chip region 2 (semiconductor chip 2a) are probe pads. The probe needle may slide after coming into contact with the electrode pad 4 which is a probe pad. Therefore, in order for the probe needle to reliably contact the electrode pad 4 serving as a probe pad, the electrode pad 4 serving as a probe pad needs to be formed in a size larger than a square having a side of 70 μm or more. Therefore, the size of the semiconductor chip 2a is inevitably increased. For this reason, it is difficult to reduce the size of the semiconductor chip 2a.
[0017]
Further, as the performance of the semiconductor device becomes higher (higher speed, lower power consumption), a probe pad, an electrode pad, and a protection circuit for the electrode pad are formed by forming a probe pad in the semiconductor chip region 2 (semiconductor chip 2a). In addition, there is a disadvantage that the effects of the capacitance and inductance of the protruding electrodes and the wiring cannot be ignored.
[0018]
A semiconductor device according to the present invention has been made to solve the above-described conventional problems, and has as its object to provide a small and high-performance semiconductor device.
[0019]
[Means for Solving the Problems]
[0029]
The semiconductor device of the present invention has a first integrated circuit, a first electrode pad connected to the first integrated circuit, and a first protruding electrode formed on the first electrode pad. The semiconductor device includes a first semiconductor chip, a second integrated circuit, a second electrode pad connected to the second integrated circuit, and a second protruding electrode formed on the second electrode pad. A second semiconductor chip, wherein a cut surface of a test wiring connected to the first electrode pad is exposed at a side end surface of the first semiconductor chip; The second projection electrode is electrically connected to the second projection electrode.
[0030]
According to the present invention, in the first semiconductor chip, the inspection wiring unnecessary after the inspection is removed by cutting, and the region provided with the inspection wiring is also removed. For this reason, the size of the first semiconductor chip is smaller than that of the conventional semiconductor chip. Therefore, a semiconductor device smaller than a conventional semiconductor device can be obtained. Further, in the first semiconductor chip, since the inspection wiring is removed by cutting, it is not necessary to consider the capacitance and inductance of the inspection wiring. Therefore, the capacitance and the inductance of the wiring such as the electrode pads of the semiconductor device of the present invention are smaller than the capacitance and the inductance of the wiring such as the electrode pads of the conventional semiconductor device.
[0031]
According to the present invention, it is possible to adopt a configuration in which the first semiconductor chip is not provided with a probe pad.
[0032]
An external electrode pad for connecting to an external circuit may be formed in a peripheral portion of the second semiconductor chip.
[0033]
An insulating resin may be interposed between the first semiconductor chip and the second semiconductor chip.
[0034]
The first semiconductor chip and the second semiconductor chip may be sealed with a sealing resin.
[0035]
A method of manufacturing a semiconductor device according to the present invention includes a plurality of first semiconductor chip regions each of which becomes a first semiconductor chip and a plurality of first semiconductor chip regions for separating the plurality of first semiconductor chip regions into first semiconductor chips. A first integrated circuit and a first electrode pad connected to the first integrated circuit are provided in the plurality of first semiconductor chip regions; (A) preparing a first semiconductor wafer provided with a probe pad connected to the first electrode pad; and contacting a probe needle with the probe pad to form the plurality of first semiconductor chips. (B) performing a test, forming a first protruding electrode on the first electrode pad (c), and removing the cut region of the first semiconductor wafer to form the plurality of semiconductor devices. No. (D) forming a plurality of first semiconductor chips from the semiconductor chip region, a second integrated circuit, and a second electrode pad connected to the second integrated circuit. (E) preparing a second semiconductor wafer including a plurality of second semiconductor chip regions to be second semiconductor chips; and forming the second semiconductor wafer on each of the plurality of second semiconductor chip regions. A step (f) of forming a second projecting electrode on the electrode pad, and a step (g) of electrically connecting the first projecting electrode and the second projecting electrode by heating and pressing. Cutting the second semiconductor wafer for each of the plurality of second semiconductor chip regions (h).
[0036]
According to the present invention, in the first semiconductor chip, unnecessary probe pads are removed by cutting after inspection. For this reason, the size of the first semiconductor chip is smaller than that of the conventional semiconductor chip. Therefore, a semiconductor device smaller than a conventional semiconductor device can be obtained. Further, since the probe pad is removed from the first semiconductor chip by cutting, it is not necessary to consider the capacitance and inductance of the probe pad in the obtained semiconductor device. Therefore, according to the present invention, it is possible to obtain a semiconductor device in which the capacitance and inductance of wiring such as electrode pads are smaller than the capacitance and inductance of wiring such as electrode pads of a conventional semiconductor device.
[0037]
In the step (g), an insulating resin may be supplied between the first semiconductor chip and the second semiconductor chip.
[0038]
In the step (c) and the step (f), the first bump electrode and the second bump electrode are formed by any one of an electrolytic plating method, an electroless plating method, a printing method, a dip method and a stud bump method. May be.
[0039]
In the step (c), the first bump electrode may be formed from any one of an alloy containing tin and silver, an alloy containing tin and lead, tin, nickel, copper, indium, and gold. .
[0040]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a semiconductor wafer according to an embodiment of the present invention and a semiconductor device using the same will be described with reference to the drawings.
[0041]
First, the semiconductor wafer of the present embodiment will be described. FIG. 1A is a schematic view showing a semiconductor wafer on which a plurality of semiconductor chip regions to be semiconductor chips are formed, and FIG. 1B is an enlarged view of the upper surface of the semiconductor wafer of FIG. It is the top view shown.
[0042]
As shown in FIGS. 1A and 1B, the semiconductor wafer 15 of the present embodiment has a plurality of bulk chip regions 17 separated by first separation lines 16. An integrated circuit (not shown), an electrode pad 18, and a probe pad 19 are formed in the bulk chip area 17. A second pad is provided between the integrated circuit and the electrode pad 18 and the probe pad 19. The separation line 20 passes. The second separation line 20 is located on the surface of the bulk chip region 17 and inside the first separation line 16. The second separation line 20 is formed by dividing the bulk chip region 17 into a semiconductor chip region 17 a to be a semiconductor chip and the first separation line 16. It is separated into a cutting region 17b between the second separating line 20 and the second separating line 20. That is, the bulk chip region 17 is located inside the second separation line 20, and the plurality of semiconductor chip regions 17 a to be semiconductor chips and the cutting between the first separation line 16 and the second separation line 20 are performed. Region 17b.
[0043]
Here, the second separation line 20 is a line assumed for ease of explanation, and is not actually formed on the semiconductor wafer 15. In the present embodiment, the second separation line 20 is a straight line, but may be a curved line.
[0044]
Some probe pads 19 are connected to the electrode pads 18 via wires 21 that cross the second separation lines 20.
[0045]
The electrode pad 18 is used to connect a semiconductor chip obtained from the semiconductor chip region 17a to an electrode pad of another semiconductor chip when configuring a semiconductor device, and a signal is quickly transmitted between the two semiconductor chips. It is provided for transmitting. Note that the electrode pad 18 is preferably formed immediately above the wiring and the diffusion layer in the semiconductor chip region 17a, and is provided so that the wiring length to the electrode pad 18 is reduced.
[0046]
FIG. 2 is a plan view showing a semiconductor chip 17c cut and separated along a second separation line 20 by a rotating blade.
[0047]
As shown in FIG. 2, the cutting region where the probe pad 19 is formed is removed, and an integrated circuit (not shown), the electrode pad 18 and the wiring 21 remain on the semiconductor chip 17c. Further, a cut surface of the wiring 21 is exposed at a side end surface of the semiconductor chip 17c.
[0048]
As described above, in the semiconductor wafer 15 of the present embodiment, after the inspection of each bulk chip region 17 by bringing the probe needle into contact with the probe pad 19, the cutting region 17b in which the probe pad 19 which becomes unnecessary after the inspection is formed. Removed by cutting. For this reason, the size of the semiconductor chip region 17a is smaller than that of the conventional semiconductor chip region 2. That is, the chip size of the semiconductor chip 17c obtained from the semiconductor wafer 15 of the present embodiment can be made smaller than the conventional semiconductor chip 2a.
[0049]
Next, another example of the bulk chip region 17 provided in the above-described semiconductor wafer will be described with reference to the drawings. 3 (a), 3 (b), 4 (a), 4 (b), 5 (a) and 5 (b) show a semiconductor chip 17c mounted on the semiconductor chip 22. FIG. 9 is a plan view showing another example of the bulk chip area 17.
[0050]
In the bulk chip area 17 shown in FIG. 3A, an inspection circuit (not shown) for a BIST or the like is provided inside the semiconductor chip area 17a. Thus, the number of the probe pads 19 in the cutting area 17b can be made smaller than the number of the electrode pads 18. For example, in the semiconductor device 100 of the present embodiment, when the semiconductor chip 17c is a DRAM and the semiconductor chip 22 includes a logic circuit, the number of the electrode pads 18 in the bulk chip region 17 shown in FIG. While about 140 are required, the number of probe pads 19 required as data line pads, address line pads, control pads, power supply pads, etc. is about 50.
[0051]
As described above, by reducing the number of the probe pads 19, the pitch 32 of the probe pads 19 can be made larger than the pitch 33 of the electrode pads 18. For example, the area of the semiconductor chip region 17a is 20 mm ² Assuming that (the length of the side is 4 mm × 5 mm), about 200 electrode pads 18 can be arranged in the semiconductor chip region 17 a with the pitch 33 of the electrode pads 18 being 80 μm. On the other hand, the probe pad 19 has a semiconductor chip area 17a having an area of 20 mm. ² , The pitch 32 can be arranged as 300 μm. Further, since the pitch 32 of the probe pad 19 can be increased as described above, the width 35 of the probe pad 19 can be made larger than the width 34 of the electrode pad 18. Therefore, for example, when the width 34 of the electrode pad 18 is 50 μm, the width 35 of the probe pad 19 can be 250 μm.
[0052]
As shown in FIG. 3A, the shape of the probe pad 19 is rectangular, and the long side of each probe pad 19 is arranged so as to be parallel to each side of the bulk chip region 17 along which each probe pad 19 extends. can do. Accordingly, the direction in which the probe needle slides (scrubs) at the time of probing while suppressing the size of the bulk chip region 17 from increasing (that is, the direction parallel to each side of the bulk chip region 17 along each probe pad 19). 2), the shape of the probe pad 19 becomes longer. For this reason, the inspection can be made more reliable.
[0053]
Further, when the number of probe pads 19 decreases, as shown in FIGS. 3B, 4A, 4B, and 5A, the necessary probe pads 19 are It can be arranged without using all four sides. 3 (b), 4 (a), 4 (b) and 5 (a) have substantially the same configuration as the bulk chip region 17 shown in FIG. 3 (a). Only the number of the probe pads 19 and the position of the cutting area 17b where the probe pads 19 are provided are different. Specifically, FIG. 3B shows an example in which the cutting region 17b provided with the probe pad 19 is located on three sides of the bulk chip region 17. FIGS. 4A and 4B show an example in which the cutting region 17 b is located on two sides of the bulk chip region 17. FIG. 5A shows an example in which the cutting region 17 b is located on one side of the bulk chip region 17.
[0054]
For example, in the example shown in FIG. 5A, assuming that the size of the bulk chip area 17 is 5 mm × 4.15 mm and the pitch of the probe pads 19 is 90 μm, about 50 probes having a width 35 of 80 μm are provided. All the pads 19 can be arranged in the cutting region 17 b located on one side of the bulk chip region 17.
[0055]
As described above, by reducing the number of the probe pads 19, the area of the cut region 17b which is removed when the semiconductor chip 17c is obtained from the semiconductor chip region 17a by being cut by the second separation line 20 is reduced. Therefore, the number of semiconductor chips 17c obtained from one semiconductor wafer 15 can be increased, and the manufacturing cost of the semiconductor chips 17c can be reduced.
[0056]
In the present embodiment, the size of the probe pad 19 can be much larger than the size of the electrode pad 18 as described above. Since the probe pad 19 is removed by cutting, there is no need to consider the capacitance and inductance of the probe pad 19. On the other hand, in the conventional semiconductor chip 2a, since the electrode pad 4 also serves as a probe pad, it is difficult to reduce the size of the electrode pad 4. Therefore, the capacitance and the inductance caused by the electrode pads 18 of the semiconductor chip 17c of the present embodiment are much smaller than the capacitance and the inductance caused by the electrode pads 4 of the conventional semiconductor chip 2a. For example, assuming that the size of each electrode pad 4 of the conventional semiconductor chip 2a is 75 μm square and the size of each electrode pad 18 of the semiconductor chip 17c of the present embodiment is 15 μm square, the area of the electrode pad is 1/1. 25, and the capacitance caused by the electrode pads is also reduced by 0.1 pF or more in the entire semiconductor chip area.
[0057]
In the present embodiment, an inspection circuit (not shown) for a BIST or the like is provided inside the semiconductor chip region 17a. For this reason, some of the electrode pads 18 are used only for connection and no probing is performed. The electrode pad 18 used only for such connection can be arranged at a position where the distance from the integrated circuit is as short as possible. This makes it possible to shorten the wiring connecting the electrode pad and the integrated circuit, and it is also possible to reduce the capacitance and inductance caused by this wiring. The conventional semiconductor chip 2a includes a wiring for connecting an electrode pad 4 provided at an end of the semiconductor chip 2a to an integrated circuit. Specifically, the capacitance of the semiconductor chip 17c of the present embodiment is reduced by 0.1 pF or more per 1 mm of the wiring length, as compared with the conventional semiconductor chip 2a.
[0058]
As described above, according to the present embodiment, it is possible to obtain a semiconductor chip having very small effects of capacitance and inductance.
[0059]
Further, in the present embodiment, a protection circuit 36 for protecting the integrated circuit from a surge entering from outside the bulk chip region 17 during probing can be provided in the cutting region 17b. For example, as shown in FIG. 5B, the protection circuit 36 is arranged beside the probe pad 19. Thus, the size of the semiconductor chip 17c when the semiconductor chip region 17a is separated by the second separation line 20 can be further reduced. Since the protection circuit 36 is also removed by cutting, the capacitance and inductance of the protection circuit 36 can be ignored.
[0060]
Since the electrode pads for flip chip bonding are connected by using projecting electrodes (bumps), the electrode pads 18 can be smaller than a square having a side of 70 μm. In flip-chip bonding, the mechanical stress directly below the electrode pad is small, so that a wiring or a diffusion layer can be arranged immediately below the electrode pad 18. For this reason, according to the present embodiment, it is possible to design the capacitance and inductance of the electrode pad 18, the protruding electrode and the wiring as small as possible.
[0061]
As described above, according to the present embodiment, the structure of the bulk chip region 17 of the semiconductor wafer 15 has a structure in which the probe pads 19 and the electrode pads 18 are separately provided, and the probe pads are removed by cutting. Thus, many restrictions on the wiring design such as the number, size, and pitch of the probe pads and electrode pads formed in the bulk chip region can be removed. Further, many restrictions on wiring design such as wiring connected to each electrode pad and arrangement of the electrode pads can be removed.
[0062]
Next, a semiconductor device of the present embodiment obtained using semiconductor chips obtained from the above-described semiconductor wafer will be described with reference to FIG. FIG. 6A is a view showing a state where a semiconductor chip 17c separated from the semiconductor wafer 15 is mounted on another semiconductor chip 22 when the semiconductor device of the present embodiment is manufactured. () Is a cross-sectional view of the semiconductor device of the present embodiment.
[0063]
As shown in FIG. 6A, in the semiconductor device 100 of the present embodiment, the semiconductor chip 17 c separated by being cut by the second separation line 20 is placed face down on the semiconductor chip 22. It is installed.
[0064]
As shown in FIGS. 6A and 6B, the semiconductor chip 22 is connected to the internal electrode pad 26 and the external electrode pad 24 formed on the upper surface thereof, and to the internal electrode pad 26 and the external electrode pad 24. And an internal circuit (not shown). The projection electrode 23 is formed on the internal electrode pad 26. Here, the protruding electrode 25 is also formed on the upper surface of the electrode pad 18 of the semiconductor chip 17c. In the semiconductor device 100 of the present embodiment, the semiconductor chip 22 and the semiconductor chip 17c are joined by flip chip bonding in a state where the projecting electrodes 23 and the projecting electrodes 25 are connected.
[0065]
In the present embodiment, the protruding electrode 25 formed on the upper surface of the electrode pad 18 of the semiconductor chip 17c is formed of a tin-silver alloy. The composition of the tin-silver alloy contains 3.5% of silver with respect to tin, and the thickness of the tin-silver alloy is about 30 μm. The tin-silver alloy may further include copper and bismuth. Further, the bump electrode 25 may be formed using a tin-lead alloy, tin, or indium instead of the tin-silver alloy.
[0066]
In the present embodiment, an under barrier metal layer (not shown) is formed on the electrode pad 18 for the purpose of improving the adhesion between the electrode pad 18 of the semiconductor chip 17c and the protruding electrode 25 and preventing metal diffusion. The under barrier metal layer is formed of a laminated film in which titanium, copper, nickel, and a tin-silver alloy are laminated in this order from the electrode pad 18 side.
[0067]
In the present embodiment, the bump electrode 23 is formed of a nickel film, but may be formed of any of a tin-silver alloy, a tin-lead alloy, tin, indium, gold, and copper. In the present embodiment, the thickness of the nickel film is about 8 μm, but a gold foil of about 0.05 μm may be formed on the surface of the nickel film for the purpose of preventing oxidation.
[0068]
As shown in FIG. 6B, an insulating resin 27 is filled between the semiconductor chip 22 and the semiconductor chip 17c. Here, the material of the insulating resin 27 is an epoxy thermosetting resin in the present embodiment, and has a viscosity at room temperature of 0.3 to 10 Pa · s. In addition, a spherical filler may be added to the material of the insulating resin 27 for the purpose of securing the properties of the insulating resin 27 after curing. Further, as a material of the insulating resin 27, for example, an acrylic resin or a phenol resin may be used.
[0069]
The semiconductor chip 22 is fixed to a die pad 28 of a lead frame. The external electrode pads 24 of the semiconductor chip 22 and the inner leads 29 of the lead frame are electrically connected by thin metal wires 30. The semiconductor chip 22, the semiconductor chip 17 c, the die pad 28, the inner leads 29, and the thin metal wires 30 are sealed with a sealing resin 31.
[0070]
As described above, in the present embodiment, the chip size of the semiconductor chip 17c obtained from the semiconductor wafer 15 is smaller than the conventional semiconductor chip 2a. Therefore, in the semiconductor device 100 of the present embodiment, the size of the semiconductor chip 22 can be reduced. That is, according to the present embodiment, a semiconductor device smaller than the conventional semiconductor device 200 can be obtained.
[0071]
Further, according to the present embodiment, the use of any one of the semiconductor chips 17c shown in FIGS. 3A to 5B can reduce the manufacturing cost of the semiconductor device.
[0072]
Further, according to the present embodiment, a semiconductor device in which the influence of the capacitance and the inductance of the semiconductor chip 17c is very small can be obtained.
[0073]
Next, the structures of the probe pad 19, the electrode pad 18, and each wiring layer in the bulk chip region 17 will be described. 7 and 8 are partial cross-sectional views showing the structures of the probe pad 19, the electrode pad 18, and each wiring layer in the bulk chip region 17.
[0074]
As shown in FIG. 7A, a substrate 54 having a diffusion layer 39 formed on the upper surface and insulating films 51, 52, and 53 formed on the substrate 54 are provided in the bulk chip region 17 of the present embodiment. And The wiring 21 connecting the probe pad 19 provided to be exposed in the opening 53a of the insulating film 53 and the electrode pad 18 (protruding electrode 25) is a wiring connecting to the diffusion layer 39 formed on the substrate 54. 44, through a through hole 38 formed in the insulating film 52.
[0075]
Further, as shown in FIG. 7B, the wiring 21 connecting the probe pad 19 and the electrode pad 18 (protruding electrode 25) is separated by insulating films 52 and 53, and is located immediately below the second separation line 20. May be connected by a wiring 41 made of polysilicon. This makes it possible to suppress the occurrence of burrs after being cut by the blade, and to prevent electrical shorts.
[0076]
Further, as shown in FIG. 7C, a wiring 42 connecting the electrode pad 18 (the protruding electrode 25) and the diffusion layer 39 is provided with a wiring layer lower than a wiring 43 connecting the probe pad 19 and the electrode pad 18. May be formed. This makes it possible to shorten the wiring length from the integrated circuit to the electrode pad 18 as compared with FIGS. 7A and 7B. Therefore, the wiring capacitance can be reduced.
[0077]
As shown in FIG. 8, a diffusion structure may be formed in which a diffusion layer 39 'is formed directly below the probe pad 19, and the probe pad 19 and the diffusion layer 39' are directly connected via a plug 38 '.
[0078]
Next, a method for manufacturing a semiconductor device according to the present invention will be described with reference to FIGS. 9 and 10 are cross-sectional views illustrating the steps of the method for manufacturing a semiconductor device according to the present embodiment.
[0079]
First, in the step shown in FIG. 9A, a semiconductor wafer 15 having a plurality of bulk chip regions 17 separated by a first separation line 16 is prepared. An integrated circuit (not shown), an electrode pad 18, and a probe pad 19 are formed in the bulk chip region 17. Some probe pads 19 are connected to the electrode pads 18 via wires 21 that cross the second separation lines 20. Subsequently, each bulk chip region 17 is inspected by bringing the probe needles 44 into contact with the probe pads 19 on the upper surface of the semiconductor wafer 15.
[0080]
Next, in the step shown in FIG. 9B, the protruding electrodes 25 are formed on the electrode pads 18 on the upper surfaces of the plurality of bulk chip regions 17 formed on the semiconductor wafer 15. Here, the protruding electrode 25 is formed of a tin-silver alloy which is a molten metal material. The composition of the tin-silver alloy contains 3.5% of silver with respect to tin, and the thickness of the tin-silver alloy is about 30 μm. Examples of the method for forming the protruding electrode 25 made of a tin-silver alloy include an electrolytic plating method, an electroless plating method, a printing method, a dip method, and a stud bump method. Further, for the purpose of improving the adhesion between the electrode pad 18 and the protruding electrode 25 and preventing metal diffusion, a titanium, copper, nickel, tin-silver alloy is laminated on the electrode pad 18 in the order of underbarrier metal layer (not shown). The laminated film thus formed is formed. Note that the tin-silver alloy may further include copper and bismuth. Further, the bump electrode 25 may be formed using a tin-lead alloy, tin, or indium instead of the tin-silver alloy.
[0081]
Next, in the step shown in FIG. 9C, the dicing tape 45 is attached on the lower surface of the semiconductor wafer 15, and then dicing is cut along the second separation line 20 by a rotary blade to form the probe pad 19. The semiconductor chip 17c is formed by separating the cut region 17b thus formed from the semiconductor chip region 17a in which the electrode pads 18 and the integrated circuit (not shown) are formed.
[0082]
Next, in the step shown in FIG. 9D, the semiconductor chip 17c is picked up.
[0083]
Next, in a step shown in FIG. 10A, a semiconductor wafer (not shown) having a plurality of bulk chip regions 22a which are separated by a separation line (not shown) and become separated into semiconductor chips 22 is prepared. Here, the bulk chip region 22a is representatively shown for simplicity. In each bulk chip region 22a, an internal electrode pad 26 and an external electrode pad 24 formed on the upper surface, and an internal circuit (not shown) connected to the internal electrode pad 26 and the external electrode pad 24 are formed. . Subsequently, the bump electrodes 23 are formed on the internal electrode pads 26 on the upper surface of each bulk chip region 22a. In the present embodiment, the bump electrodes 23 are formed using a nickel film. At this time, the thickness of the nickel film is about 8 μm, and gold may be formed on the nickel surface to a thickness of about 0.05 μm for the purpose of preventing oxidation. As a method for forming the protruding electrode 25 made of nickel and gold, for example, an electrolytic plating method, an electroless plating method, a printing method, a dip method, a stud bump method, or the like is used. Further, as the molten metal material for forming the protruding electrode 23, any of tin-silver alloy, tin-lead alloy, tin, indium, gold and copper may be used in addition to nickel.
[0084]
Next, in a step shown in FIG. 10B, an insulating resin 27 is applied on the upper surface of the bulk chip region 22a. In this embodiment, an epoxy-based thermosetting resin is applied as a material of the insulating resin 27. It is preferable to use a material having a viscosity at room temperature of 0.3 to 10 Pa · s as the material of the insulating resin 27. In addition, a spherical filler may be added to the material of the insulating resin 27 for the purpose of securing the properties of the insulating resin 27 after curing. Further, as the material of the insulating resin 27, for example, an acrylic resin or a phenol resin may be used, and a thermosetting resin, a thermoplastic resin, a two-component mixed room temperature curable resin, a combination of a UV curable resin and a thermosetting resin, Any of these may be used. In the present embodiment, as a method of supplying the insulating resin 27, the insulating resin 27 is dropped from the syringe 46 onto the bump electrodes 23 in the bulk chip region 22 a using a dispenser device. Depending on the shape and size of the bulk chip region 22a, the droplet may be dropped in a plurality of times. As another supply method of the insulating resin 27, a transfer method or a printing method may be used.
[0085]
Next, in the step shown in FIG. 10C, heating is performed at a temperature equal to or higher than the lower one of the melting points of the projecting electrodes 23 of the bulk chip region 22a and the projecting electrodes 25 of the semiconductor chip 17c. Then, the semiconductor chip 17c is pressed against the bulk chip region 22a. As a result, the molten protruding electrode 23 or 25 is mechanically deformed, the surface oxide film of the protruding electrode 23 or 25 is broken, and the protruding electrode 25 and the protruding electrode 23 are easily joined by metal diffusion.
[0086]
In this embodiment, heating and pressing are performed at a temperature of 221 to 300 ° C. for 1 to 3 seconds using the pulse heating tool 47. When the protruding electrode 23 of the bulk chip region 22a is formed of a tin-lead alloy, the semiconductor chip 17c is joined to the bulk chip region 22a by heating and pressing at a temperature of 183 to 250 ° C. by the pulse heating tool 47. Is preferred. When the protruding electrode 23 of the bulk chip region 22a is formed of tin, it is preferable that the semiconductor chip 17c is pressed against the bulk chip region 22a by heating and pressing at a temperature of 290 to 400 ° C. by the pulse heating tool 47. . When the protruding electrode 23 of the bulk chip region 22a is formed of indium, the semiconductor chip 17c can be pressed against the bulk chip region 22a by heating and pressing at a temperature of 190 ° C. to 250 ° C. by the pulse heating tool 47. preferable.
[0087]
Subsequently, after the heating and pressing by the pulse heating tool 47 are released, the insulating resin 27 is thermally cured in a thermal curing furnace. Thereafter, a dicing tape is attached to the lower surface of the semiconductor wafer, and then dicing is cut by a rotating blade along the separation line 20 to separate the bulk chip regions 22a, thereby joining the semiconductor chip 17c with the semiconductor chip 17c. 22 is formed.
[0088]
Next, as shown in FIG. 10D, after the external electrode pads 24 of the semiconductor chip 22 and the inner leads 29 of the lead frame are connected by the thin metal wires 30, the semiconductor chip 17c, the semiconductor chip 22, the die pad 28, The leads 29 and the thin metal wires 30 are sealed with a sealing resin 31. Subsequently, the semiconductor device 100 is obtained by molding the outer leads of the lead frame projecting from the sealing resin 31.
[0089]
In the present embodiment, the bulk chip regions 22a are separated from each other in the step shown in FIG. 10C, but the present invention is not limited to this. For example, in the step shown in FIG. 10A, the semiconductor chip 22 may be formed by separating the bulk chip regions 22a, and then the steps after FIG. 10B may be performed in the same manner.
[0090]
A semiconductor package can also be formed by mounting the COC semiconductor device 100 including the semiconductor chip 17c and the semiconductor chip 22 obtained in this embodiment on a lead frame, a printed wiring board, or the like.
[0091]
In the present embodiment, the combination of the semiconductor chip 17c and the semiconductor chip 22 includes, for example, a combination of a semiconductor chip including a memory such as a DRAM and a semiconductor chip including a logic circuit such as a microcomputer, and different logic circuits. Examples include a combination of semiconductor chips or a combination of a semiconductor chip manufactured using a compound semiconductor substrate and a semiconductor chip manufactured using a silicon substrate. Further, semiconductor chips formed by different processes or one large-area semiconductor chip manufactured by one process may be divided into two and combined as two semiconductor chips.
[0092]
【The invention's effect】
According to the present invention, a small and high-performance semiconductor device can be provided.
[Brief description of the drawings]
FIG. 1A is a schematic view showing a semiconductor wafer on which a plurality of semiconductor chips are formed, and FIG. 1B is an enlarged top view of the semiconductor wafer of FIG. 1A. FIG.
FIG. 2 is a plan view showing a semiconductor chip of the present invention.
FIG. 3 is a plan view showing another example of the semiconductor chip of the present invention.
FIG. 4 is a plan view showing another example of the semiconductor chip of the present invention.
FIG. 5 is a plan view showing another example of the semiconductor chip of the present invention.
FIG. 6 is a diagram showing a configuration of a semiconductor device of the present invention.
FIG. 7 is a partial cross-sectional view showing a structure of a probe pad, an electrode pad, and each wiring layer of the semiconductor chip.
FIG. 8 is a partial cross-sectional view showing the structure of a probe pad, an electrode pad, and each wiring layer of the semiconductor chip.
FIG. 9 is a cross-sectional view showing each step of the method for manufacturing a semiconductor device of the present invention.
FIG. 10 is a cross-sectional view showing each step of the method for manufacturing a semiconductor device of the present invention.
11A is a schematic view showing a semiconductor wafer on which a plurality of semiconductor chips are formed, and FIG. 11B is an enlarged view of the upper surface of the semiconductor wafer shown in FIG. FIG.
FIG. 12 is a diagram showing a configuration of a conventional semiconductor device.
[Explanation of symbols]
1,15 Semiconductor wafer
2, 17a Semiconductor chip area
2a, 17c, 22 Semiconductor chip
3 Separation line
4, 18 electrode pads
5 Semiconductor chip
6 protruding electrodes
7 External electrode pad
9 Protruding electrodes
10 Insulating resin
11 die pad
12 Inner lead
13 Fine metal wire
14 sealing resin
16 First separation line
17, 22a Bulk chip area
17b Cutting area
19 Probe pad
20 Second separation line
21 Wiring
23, 25 protruding electrode
24 External electrode pad
26 Internal electrode pad
27 Insulating resin
28 die pad
29 Inner lead
30 Fine metal wire
31 sealing resin
32, 33 pitch
34, 35 width
36 Protection circuit
37 protruding electrode
38 Through Hole
38 'plug
39, 39 'diffusion layer
41 Wiring
42 Wiring layer
43 Wiring layer
44 probe needle
45 dicing tape
46 syringe
47 Pulse heating tool
51, 52, 53 insulating film
53a opening
54 substrate
100, 200 semiconductor device

Claims

A first semiconductor chip having a first integrated circuit, a first electrode pad connected to the first integrated circuit, and a first protruding electrode formed on the first electrode pad; A second integrated circuit, a second semiconductor chip having a second electrode pad connected to the second integrated circuit, and a second protruding electrode formed on the second electrode pad. Prepare,
A cut surface of a test wiring connected to the first electrode pad is exposed on a side end surface of the first semiconductor chip,
The semiconductor device according to claim 1, wherein the first projection electrode and the second projection electrode are electrically connected.

The semiconductor device according to claim 1 ,
A semiconductor device, wherein a probe pad is not provided on the first semiconductor chip.

The semiconductor device according to claim 1 ,
An external electrode pad for connecting to an external circuit is formed in a peripheral portion of the second semiconductor chip.

The semiconductor device according to claim 1 ,
A semiconductor device, wherein an insulating resin is interposed between the first semiconductor chip and the second semiconductor chip.

The semiconductor device according to claim 1 ,
A semiconductor device, wherein the first semiconductor chip and the second semiconductor chip are sealed with a sealing resin.

A plurality of first semiconductor chip regions each serving as a first semiconductor chip, and a cutting region for separating each of the plurality of first semiconductor chip regions into first semiconductor chips;
A first integrated circuit and a first electrode pad connected to the first integrated circuit are provided in the plurality of first semiconductor chip regions, and the first electrode is provided in the cut region. (A) preparing a first semiconductor wafer provided with a probe pad connected to the pad;
(B) inspecting the plurality of first semiconductor chips by bringing a probe needle into contact with the probe pad;
(C) forming a first protruding electrode on the first electrode pad;
(D) forming a plurality of first semiconductor chips from the plurality of first semiconductor chip regions by removing the cut regions of the first semiconductor wafer;
A second semiconductor having a second integrated circuit and a second electrode pad connected to the second integrated circuit, the second semiconductor including a plurality of second semiconductor chip regions each serving as a second semiconductor chip (E) preparing a wafer;
(F) forming a second bump electrode on the second electrode pad formed in each of the plurality of second semiconductor chip regions;
(G) electrically connecting the first protruding electrode and the second protruding electrode by heating and pressing;
(H) cutting the second semiconductor wafer into the plurality of second semiconductor chip regions;
A method for manufacturing a semiconductor device including:

The method for manufacturing a semiconductor device according to claim 6 ,
In the step (g), a method of manufacturing a semiconductor device, comprising supplying an insulating resin between the first semiconductor chip and the second semiconductor chip.

The method for manufacturing a semiconductor device according to claim 6 ,
In the step (c) and the step (f), the first bump electrode and the second bump electrode are formed by any one of an electrolytic plating method, an electroless plating method, a printing method, a dip method and a stud bump method. A method of manufacturing a semiconductor device.

The method for manufacturing a semiconductor device according to claim 6 ,
In the step (c), the first protruding electrode is formed from any one of an alloy containing tin and silver, an alloy containing tin and lead, tin, nickel, copper, indium, and gold. Manufacturing method of a semiconductor device.