JP3290772B2 - 表示装置 - Google Patents
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136204—Arrangements to prevent high voltage or static electricity failures
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Description
【0001】
【産業上の利用分野】本発明は、液晶表示装置等の平面
型の表示装置に係わり、特にスイッチング素子に薄膜ト
ランジスタ(TFT)を用いた表示装置に関する。
型の表示装置に係わり、特にスイッチング素子に薄膜ト
ランジスタ(TFT)を用いた表示装置に関する。
【0002】
【従来の技術】液晶表示装置は薄型・軽量であり、低電
圧駆動が可能で更にカラー化も容易である等の特徴を有
し、近年、パーソナルコンピュータ,ワープロなどの表
示装置として広く利用されている。中でも各画素毎に、
スイッチング素子として薄膜トランジスタ(TFT)を
設けたいわゆるアクティブマトリックス型液晶表示装置
は、多画素にしてもコントラスト,レスポンス等の劣化
がなく、しかも中間調表示も可能であることから、フル
カラーテレビやOA用の表示装置として最適な方式であ
る。
圧駆動が可能で更にカラー化も容易である等の特徴を有
し、近年、パーソナルコンピュータ,ワープロなどの表
示装置として広く利用されている。中でも各画素毎に、
スイッチング素子として薄膜トランジスタ(TFT)を
設けたいわゆるアクティブマトリックス型液晶表示装置
は、多画素にしてもコントラスト,レスポンス等の劣化
がなく、しかも中間調表示も可能であることから、フル
カラーテレビやOA用の表示装置として最適な方式であ
る。
【0003】このアクティブマトリックス型液晶表示装
置は、2枚の平面ガラス基板(アレイ基板,対向基板)
と、これら基板間に挟まれた液晶層とからなる基板構成
を取っている。対向基板上には、各画素に対応したカラ
ーフィルタ配列と透明電極(対向電極)が形成されてい
る。アレイ基板には、マトリックス状に配列された透明
電極からなる画素電極と、各画素電極にそのソース電極
が接続されたTFTが設けられている。TFTのゲート
電極はアドレス線に接続され、ドレイン電極はアドレス
線と直角方向に設けられたデータ線に接続されている。
置は、2枚の平面ガラス基板(アレイ基板,対向基板)
と、これら基板間に挟まれた液晶層とからなる基板構成
を取っている。対向基板上には、各画素に対応したカラ
ーフィルタ配列と透明電極(対向電極)が形成されてい
る。アレイ基板には、マトリックス状に配列された透明
電極からなる画素電極と、各画素電極にそのソース電極
が接続されたTFTが設けられている。TFTのゲート
電極はアドレス線に接続され、ドレイン電極はアドレス
線と直角方向に設けられたデータ線に接続されている。
【0004】このように構成された液晶表示装置では、
所定のタイミングでアドレス線,データ線にそれぞれア
ドレス信号,データ信号を印加することにより、各画素
電極に表示に対応した電圧を選択的に印加することがで
きる。液晶層の配向、即ち光透過率は、対向電極と画素
電極の電位差で制御でき、これにより任意の表示が可能
となる。詳細は、T.P.Brody らの文献(IEEE Trans. on
electron. Devices,Vol.ED-20, Nov., 1973, pp.995-1
001)に述べられている。
所定のタイミングでアドレス線,データ線にそれぞれア
ドレス信号,データ信号を印加することにより、各画素
電極に表示に対応した電圧を選択的に印加することがで
きる。液晶層の配向、即ち光透過率は、対向電極と画素
電極の電位差で制御でき、これにより任意の表示が可能
となる。詳細は、T.P.Brody らの文献(IEEE Trans. on
electron. Devices,Vol.ED-20, Nov., 1973, pp.995-1
001)に述べられている。
【0005】表示特性はスイッチング素子として用いら
れているTFTの性能に大きく依存する。この性能は一
般的に、電子移動度μn ,しきい値電圧Vth及びオフ電
流Ioff で代表される。いずれの特性も表示特性に対し
て重要な因子となり、製造プロセスの管理により所望の
値が維持されている。
れているTFTの性能に大きく依存する。この性能は一
般的に、電子移動度μn ,しきい値電圧Vth及びオフ電
流Ioff で代表される。いずれの特性も表示特性に対し
て重要な因子となり、製造プロセスの管理により所望の
値が維持されている。
【0006】ところで、TFTはSiICのMOSトラ
ンジスタと同様に静電気に弱いため、静電気を逃がす工
夫が液晶表示装置になされている。例えば、製造工程中
のTFTアレイ基板では、図7に示すように、短絡用外
周配線10を設けて静電気を逃がすようにしている。
ンジスタと同様に静電気に弱いため、静電気を逃がす工
夫が液晶表示装置になされている。例えば、製造工程中
のTFTアレイ基板では、図7に示すように、短絡用外
周配線10を設けて静電気を逃がすようにしている。
【0007】即ち、アドレス線3とデータ線4との交点
7にTFTと画素電極とからなる単位画素が設けられた
アレイ基板において、全てのアドレス線3及びデータ線
4をTFTアレイ領域の外側で短絡用外周配線10と短
絡し、これにより、製造工程中に発生した静電気を、ア
ドレス線3−外周配線10−データ線4を介して瞬時に
放電させることにより、単位画素中のTFTの特性劣化
を防止している。そして製造工程の終了後には、この外
周配線10スクライブによりアレイ基板から切り離すこ
とにより、各線3,4,10をそれぞれ電気的に分離
し、アドレス線3,データ線4に外部駆動信号をICか
ら供給することにより液晶表示装置に信号を与える。
7にTFTと画素電極とからなる単位画素が設けられた
アレイ基板において、全てのアドレス線3及びデータ線
4をTFTアレイ領域の外側で短絡用外周配線10と短
絡し、これにより、製造工程中に発生した静電気を、ア
ドレス線3−外周配線10−データ線4を介して瞬時に
放電させることにより、単位画素中のTFTの特性劣化
を防止している。そして製造工程の終了後には、この外
周配線10スクライブによりアレイ基板から切り離すこ
とにより、各線3,4,10をそれぞれ電気的に分離
し、アドレス線3,データ線4に外部駆動信号をICか
ら供給することにより液晶表示装置に信号を与える。
【0008】このような静電気に対する保護回路をアレ
イ工程に続くセル工程やモジュール工程、更には最終製
品まで残すことにより、液晶表示装置を静電気からより
完璧に保護することが可能となる。この場合、各電極配
線に電気信号を正常に印加するためには、上記アドレス
線3及びデータ線4と外周配線10との間にインピーダ
ンス素子を配置する。インピーダンス素子の抵抗値は静
電気を放電しやすくするため低抵抗が望ましいが、駆動
信号を正常に印加するためにはドライバICの出力イン
ピーダンスよりも十分高い抵抗値であることが要求され
る。
イ工程に続くセル工程やモジュール工程、更には最終製
品まで残すことにより、液晶表示装置を静電気からより
完璧に保護することが可能となる。この場合、各電極配
線に電気信号を正常に印加するためには、上記アドレス
線3及びデータ線4と外周配線10との間にインピーダ
ンス素子を配置する。インピーダンス素子の抵抗値は静
電気を放電しやすくするため低抵抗が望ましいが、駆動
信号を正常に印加するためにはドライバICの出力イン
ピーダンスよりも十分高い抵抗値であることが要求され
る。
【0009】図8の例では、a−SiTFT11(11
a,11b)を2個並列に接続したインピーダンス素子
の例を示している。ここで、TFT11a,11bを並
列接続しているのは、アドレス線3,データ線4と外周
配線10とのいずれが高電位になっても一方のTFTが
オンさせるためである。
a,11b)を2個並列に接続したインピーダンス素子
の例を示している。ここで、TFT11a,11bを並
列接続しているのは、アドレス線3,データ線4と外周
配線10とのいずれが高電位になっても一方のTFTが
オンさせるためである。
【0010】アレイ工程のみならず、最終のモジュール
工程或いは完成された製品までこれらの静電気放電回路
を残す場合、前記の並列接続されたTFT回路では幾つ
かの不都合を生じる。即ち、高い電位の静電気が加わっ
た場合、TFTのゲート絶縁膜が破壊され、前記電極配
線と短絡用外周配線間が電気的にショートされる場合が
発生する。電極配線数は1000本以上あるが、1本で
もこのショートが発生すると線欠陥となるため不良とな
る。TFTのゲート絶縁膜の耐圧は通常100V程度で
あるが、静電気はときにはこの耐圧以上になることがあ
り、ショート不良がしばしば発生していた。
工程或いは完成された製品までこれらの静電気放電回路
を残す場合、前記の並列接続されたTFT回路では幾つ
かの不都合を生じる。即ち、高い電位の静電気が加わっ
た場合、TFTのゲート絶縁膜が破壊され、前記電極配
線と短絡用外周配線間が電気的にショートされる場合が
発生する。電極配線数は1000本以上あるが、1本で
もこのショートが発生すると線欠陥となるため不良とな
る。TFTのゲート絶縁膜の耐圧は通常100V程度で
あるが、静電気はときにはこの耐圧以上になることがあ
り、ショート不良がしばしば発生していた。
【0011】さらに、静電気の放電能力を高めるために
は放電用のTFTのインピーダンスを十分低くし、かつ
ドライバICの出力インピーダンスよりも高く設定する
必要があるが、a−SiのTFTを用いる場合、電子移
動度が低いためこの放電用TFTの占有面積が非常に大
きくなるという問題がある。この素子領域面積の大きさ
は表示装置の外形にも影響を及ぼし、また配線間のショ
ート欠陥を発生させやすくなり、歩留まりを低下させる
という問題があった。
は放電用のTFTのインピーダンスを十分低くし、かつ
ドライバICの出力インピーダンスよりも高く設定する
必要があるが、a−SiのTFTを用いる場合、電子移
動度が低いためこの放電用TFTの占有面積が非常に大
きくなるという問題がある。この素子領域面積の大きさ
は表示装置の外形にも影響を及ぼし、また配線間のショ
ート欠陥を発生させやすくなり、歩留まりを低下させる
という問題があった。
【0012】
【発明が解決しようとする課題】このように、従来の液
晶表示装置においては、その製造工程中で発生する静電
気に対するTFT特性の劣化対策が不十分であるため
に、静電気による線欠陥が発生しやすいという問題があ
った。また、この問題は表示装置に限らず、スイッチン
グ素子としてTFTを用いた各種の表示装置について同
様に言えることである。
晶表示装置においては、その製造工程中で発生する静電
気に対するTFT特性の劣化対策が不十分であるため
に、静電気による線欠陥が発生しやすいという問題があ
った。また、この問題は表示装置に限らず、スイッチン
グ素子としてTFTを用いた各種の表示装置について同
様に言えることである。
【0013】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、静電気による放電回路
素子の破壊を防止することができ、かつ十分な放電能力
を持つ放電回路を有した表示装置を提供することにあ
る。
ので、その目的とするところは、静電気による放電回路
素子の破壊を防止することができ、かつ十分な放電能力
を持つ放電回路を有した表示装置を提供することにあ
る。
【0014】
【課題を解決するための手段】本発明の骨子は、アドレ
ス線及びデータ線と短絡用外周配線間を結ぶ放電回路に
おいて、静電気による破壊が発生しにくい構成のTFT
放電回路を用いることにある。
ス線及びデータ線と短絡用外周配線間を結ぶ放電回路に
おいて、静電気による破壊が発生しにくい構成のTFT
放電回路を用いることにある。
【0015】即ち本発明は、マトリックス配置された画
素電極にそれぞれ接続されたスイッチング用薄膜トラン
ジスタ,スイッチング用薄膜トランジスタを制御する複
数本のアドレス線及びこれに直交する複数本のデータ線
が設けられた表示領域と、表示領域を囲むように設けら
れた短絡用外周配線と、外周配線とアドレス線及びデー
タ線との間にそれぞれ挿入され、ソース・ドレイン電極
の一方が外周配線に、他方がアドレス線又はデータ線に
接続された放電用薄膜トランジスタとを備えた表示装置
において、各々の放電用薄膜トランジスタのゲートとソ
ース・ドレイン電極の一方との間に第1の容量素子を接
続し、各々の放電用薄膜トランジスタのゲートとソース
・ドレイン電極の他方との間に第2の容量素子を接続す
るようにしたものである。また本発明は、マトリックス
配置された画素電極にそれぞれ接続されたスイッチング
用薄膜トランジスタ,スイッチング用薄膜トランジスタ
を制御する複数本のアドレス線及びこれに直交する複数
本のデータ線が設けられた表示領域と、表示領域を囲む
ように設けられた短絡用外周配線と、外周配線とアドレ
ス線及びデータ線との間にそれぞれ挿入され、ソース・
ドレイン電極の一方が外周配線に、他方がアドレス線又
はデータ線に接続された放電用薄膜トランジスタとを備
えた表示装置において、各々の放電用薄膜トランジスタ
のゲートに第1及び第2の充電用薄膜トランジスタをそ
れぞれ接続し、第1の充電用薄膜トランジスタのゲー
ト,ソースを放電用薄膜トランジスタのソースに接続
し、第2の充電用薄膜トランジスタゲート,ソースを放
電用薄膜トランジスタのドレインに接続するようにした
ものである。
素電極にそれぞれ接続されたスイッチング用薄膜トラン
ジスタ,スイッチング用薄膜トランジスタを制御する複
数本のアドレス線及びこれに直交する複数本のデータ線
が設けられた表示領域と、表示領域を囲むように設けら
れた短絡用外周配線と、外周配線とアドレス線及びデー
タ線との間にそれぞれ挿入され、ソース・ドレイン電極
の一方が外周配線に、他方がアドレス線又はデータ線に
接続された放電用薄膜トランジスタとを備えた表示装置
において、各々の放電用薄膜トランジスタのゲートとソ
ース・ドレイン電極の一方との間に第1の容量素子を接
続し、各々の放電用薄膜トランジスタのゲートとソース
・ドレイン電極の他方との間に第2の容量素子を接続す
るようにしたものである。また本発明は、マトリックス
配置された画素電極にそれぞれ接続されたスイッチング
用薄膜トランジスタ,スイッチング用薄膜トランジスタ
を制御する複数本のアドレス線及びこれに直交する複数
本のデータ線が設けられた表示領域と、表示領域を囲む
ように設けられた短絡用外周配線と、外周配線とアドレ
ス線及びデータ線との間にそれぞれ挿入され、ソース・
ドレイン電極の一方が外周配線に、他方がアドレス線又
はデータ線に接続された放電用薄膜トランジスタとを備
えた表示装置において、各々の放電用薄膜トランジスタ
のゲートに第1及び第2の充電用薄膜トランジスタをそ
れぞれ接続し、第1の充電用薄膜トランジスタのゲー
ト,ソースを放電用薄膜トランジスタのソースに接続
し、第2の充電用薄膜トランジスタゲート,ソースを放
電用薄膜トランジスタのドレインに接続するようにした
ものである。
【0016】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 第1の充電用薄膜トランジスタのゲートとソース間
にゲート、ソースが共通接続された第3の充電用薄膜ト
ランジスタを配置し、第2の充電用薄膜トランジスタの
ゲートとソース間にゲート、ソースが共通接続された第
4の充電用薄膜トランジスタを配置すること。 (2) 放電用薄膜トランジスタ,第1及び第2の充電用薄
膜トランジスタからなる放電回路を2つ直列に接続する
こと。 (3) 充電用薄膜トランジスタの代わりに、抵抗素子又は
容量素子を用いること。
は、次のものがあげられる。 (1) 第1の充電用薄膜トランジスタのゲートとソース間
にゲート、ソースが共通接続された第3の充電用薄膜ト
ランジスタを配置し、第2の充電用薄膜トランジスタの
ゲートとソース間にゲート、ソースが共通接続された第
4の充電用薄膜トランジスタを配置すること。 (2) 放電用薄膜トランジスタ,第1及び第2の充電用薄
膜トランジスタからなる放電回路を2つ直列に接続する
こと。 (3) 充電用薄膜トランジスタの代わりに、抵抗素子又は
容量素子を用いること。
【0017】
【作用】本発明の構成では、アドレス線及びデータ線を
放電用薄膜トランジスタを介して短絡用外周配線に接続
しているため、正負どちらの電荷がアドレス線又はデー
タ線に帯電しても、放電用薄膜トランジスタのゲート電
極にしきい値以上の電圧が印加されると、放電用薄膜ト
ランジスタがオンになり、短絡用外周配線に電荷を流し
放電させることができる。放電用薄膜トランジスタのゲ
ート電極には充電用薄膜トランジスタを介して静電気が
印加されるため、高電圧の静電気が直接加わることがな
く、放電用薄膜トランジスタ及びこのゲート電極に接続
された充電用薄膜トランジスタが同時に破壊されること
はない。従って、アドレス線或いはデータ線と短絡用外
周配線間が電気的にショートすることがないため、ドラ
イバICの出力信号を正常に印加することができる。
放電用薄膜トランジスタを介して短絡用外周配線に接続
しているため、正負どちらの電荷がアドレス線又はデー
タ線に帯電しても、放電用薄膜トランジスタのゲート電
極にしきい値以上の電圧が印加されると、放電用薄膜ト
ランジスタがオンになり、短絡用外周配線に電荷を流し
放電させることができる。放電用薄膜トランジスタのゲ
ート電極には充電用薄膜トランジスタを介して静電気が
印加されるため、高電圧の静電気が直接加わることがな
く、放電用薄膜トランジスタ及びこのゲート電極に接続
された充電用薄膜トランジスタが同時に破壊されること
はない。従って、アドレス線或いはデータ線と短絡用外
周配線間が電気的にショートすることがないため、ドラ
イバICの出力信号を正常に印加することができる。
【0018】また、1本のアドレス線又はデータ線に対
して面積の大きな放電用薄膜トランジスタは1つで済む
ため、従来2個必要としていたのに比して放電回路部の
面積縮小をはかることができる。なお、充電用薄膜トラ
ンジスタが新たに必要であるが、この充電用薄膜トラン
ジスタは面積が小さくてよいので、これによる面積増大
は殆ど問題とならない。
して面積の大きな放電用薄膜トランジスタは1つで済む
ため、従来2個必要としていたのに比して放電回路部の
面積縮小をはかることができる。なお、充電用薄膜トラ
ンジスタが新たに必要であるが、この充電用薄膜トラン
ジスタは面積が小さくてよいので、これによる面積増大
は殆ど問題とならない。
【0019】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 (実施例1)図1は、本発明の第1の実施例に係わる液
晶表示装置の概略構成を示す平面図である。TFTを含
む画素電極がマトリックス状に配列されたTFTアレイ
基板1と、カラーフィルタが形成された対向基板2との
間に、図示しない液晶層が封入されている。
する。 (実施例1)図1は、本発明の第1の実施例に係わる液
晶表示装置の概略構成を示す平面図である。TFTを含
む画素電極がマトリックス状に配列されたTFTアレイ
基板1と、カラーフィルタが形成された対向基板2との
間に、図示しない液晶層が封入されている。
【0020】アレイ基板1にはTFTを制御する電気信
号を伝えるためのゲート電極配線(アドレス線)3が複
数本平行配置されている。さらに、アドレス線3と平行
に複数本のデータ線4が配置されており、データ線4は
TFTを介して画素電極に接続されている。アレイ基板
1の周辺部にはアドレス線3に接続されて外部から電気
信号を受けとるための電気端子5と、データ線4に接続
されて外部から電気信号を受けとるための電気端子6と
が設けられている。
号を伝えるためのゲート電極配線(アドレス線)3が複
数本平行配置されている。さらに、アドレス線3と平行
に複数本のデータ線4が配置されており、データ線4は
TFTを介して画素電極に接続されている。アレイ基板
1の周辺部にはアドレス線3に接続されて外部から電気
信号を受けとるための電気端子5と、データ線4に接続
されて外部から電気信号を受けとるための電気端子6と
が設けられている。
【0021】TFTアレイ基板1の表示領域の外周に
は、静電気を放電するときに用いる短絡用外周配線10
が設けられている。そして、外周配線10とアドレス線
3との間に放電回路13が設けられ、外周配線10とデ
ータ線4との間に放電回路14が設けられている。
は、静電気を放電するときに用いる短絡用外周配線10
が設けられている。そして、外周配線10とアドレス線
3との間に放電回路13が設けられ、外周配線10とデ
ータ線4との間に放電回路14が設けられている。
【0022】放電回路13,14はいずれも同じ構成で
あり、次のように構成されている。図2は図1の放電回
路13に対応するもので、アドレス線3と短絡用外周配
線10との間に放電用の薄膜トランジスタ(TFT)2
1が設けられている。TFT21のゲート電極は、制御
用としての充電用薄膜トランジスタ(TFT)22,2
3のドレインに接続されており、第1の充電用TFT2
2のゲート,ソースは外周配線10に接続され、第2の
充電用TFT23のゲート,ソースはアドレス線3に接
続されている。
あり、次のように構成されている。図2は図1の放電回
路13に対応するもので、アドレス線3と短絡用外周配
線10との間に放電用の薄膜トランジスタ(TFT)2
1が設けられている。TFT21のゲート電極は、制御
用としての充電用薄膜トランジスタ(TFT)22,2
3のドレインに接続されており、第1の充電用TFT2
2のゲート,ソースは外周配線10に接続され、第2の
充電用TFT23のゲート,ソースはアドレス線3に接
続されている。
【0023】薄膜トランジスタはいずれもゲート電極下
置きの逆スタッガー型で、放電用TFT21は、チャネ
ル長12μm,チャネル幅2000μmであり、放電用
TFT21のゲート電位を制御する充電用TFT22,
23は、共にチャネル長12μm,チャネル幅100μ
mである。放電用TFT21のオン抵抗はゲート電圧2
0Vのとき約100kΩであり、この値はドライバIC
の出力インピーダンス2kΩに比べ十分大きいため、通
常の表示動作には全く影響しない。
置きの逆スタッガー型で、放電用TFT21は、チャネ
ル長12μm,チャネル幅2000μmであり、放電用
TFT21のゲート電位を制御する充電用TFT22,
23は、共にチャネル長12μm,チャネル幅100μ
mである。放電用TFT21のオン抵抗はゲート電圧2
0Vのとき約100kΩであり、この値はドライバIC
の出力インピーダンス2kΩに比べ十分大きいため、通
常の表示動作には全く影響しない。
【0024】なお、図2において、21a,21bは放
電用TFT21のチャネル容量、22a,22bは充電
用TFT22のチャネル容量、23a,23bは充電用
TFT23のチャネル容量を示している。
電用TFT21のチャネル容量、22a,22bは充電
用TFT22のチャネル容量、23a,23bは充電用
TFT23のチャネル容量を示している。
【0025】TFTアレイ基板の静電気帯電による破壊
には2種類がある。一つは気流との摩擦などによる帯電
がアレイ基板内で不均一に起こり、この結果アレイ基板
の面内で放電破壊するタイプであり、もう一つのタイプ
は、アレイ基板外の物体との間で放電破壊するものであ
る。特に、後者のタイプでは瞬間的に大きな電圧が加わ
ることになり、従来構成の放電回路では放電用のTFT
のゲートとソース・ドレイン間のゲート絶縁膜が破壊し
てしまい、この結果配線電極と短絡用外周配線がショー
トしてしまい、ドライバICの信号電圧を配線電極に正
常に加えることができず欠陥表示となっていた。
には2種類がある。一つは気流との摩擦などによる帯電
がアレイ基板内で不均一に起こり、この結果アレイ基板
の面内で放電破壊するタイプであり、もう一つのタイプ
は、アレイ基板外の物体との間で放電破壊するものであ
る。特に、後者のタイプでは瞬間的に大きな電圧が加わ
ることになり、従来構成の放電回路では放電用のTFT
のゲートとソース・ドレイン間のゲート絶縁膜が破壊し
てしまい、この結果配線電極と短絡用外周配線がショー
トしてしまい、ドライバICの信号電圧を配線電極に正
常に加えることができず欠陥表示となっていた。
【0026】図2に示す実施例の放電回路では、短絡線
10とアドレス線3間に印加された静電気による電圧
は、まずTFT22と23のチャネル容量22bと23
a、及びTFT21のチャネル容量21aと21bに加
わるため、放電用のTFT21のゲート絶縁膜には半分
の電圧しか印加されない。ここで、例えば外周配線10
の電位がアドレス線3の電位よりも高いとすると、TF
T22はオン状態となり放電用TFT21のゲート電極
容量を短絡配線の電位まで充電する。このとき、TFT
23はオフ状態である。TFT21はオン状態となるた
め、アドレス線3に帯電した電荷はTFT21を通し
て、外周配線10に放電される。
10とアドレス線3間に印加された静電気による電圧
は、まずTFT22と23のチャネル容量22bと23
a、及びTFT21のチャネル容量21aと21bに加
わるため、放電用のTFT21のゲート絶縁膜には半分
の電圧しか印加されない。ここで、例えば外周配線10
の電位がアドレス線3の電位よりも高いとすると、TF
T22はオン状態となり放電用TFT21のゲート電極
容量を短絡配線の電位まで充電する。このとき、TFT
23はオフ状態である。TFT21はオン状態となるた
め、アドレス線3に帯電した電荷はTFT21を通し
て、外周配線10に放電される。
【0027】ここで、静電気の電位が非常に高く、例え
ばTFT22のチャネル容量22bが破壊されたとす
る。このとき、外周配線10の電位は直接放電用TFT
21のゲート電極に印加されるため、TFT21はオン
状態となり帯電電荷を放電することができる。次に、放
電用TFT21のゲート絶縁膜容量21bが破壊された
ときは、TFT21のゲート電極に直接短絡配線の電位
が印加されるため、TFT22はオン状態となり帯電電
荷を放電できる。2つのTFT21及び22のゲート絶
縁膜容量21b及び22bが同時に破壊されることは殆
どなく、図2に示す放電回路が瞬時に印加される静電気
に非常に強いことが実験的に判明した。
ばTFT22のチャネル容量22bが破壊されたとす
る。このとき、外周配線10の電位は直接放電用TFT
21のゲート電極に印加されるため、TFT21はオン
状態となり帯電電荷を放電することができる。次に、放
電用TFT21のゲート絶縁膜容量21bが破壊された
ときは、TFT21のゲート電極に直接短絡配線の電位
が印加されるため、TFT22はオン状態となり帯電電
荷を放電できる。2つのTFT21及び22のゲート絶
縁膜容量21b及び22bが同時に破壊されることは殆
どなく、図2に示す放電回路が瞬時に印加される静電気
に非常に強いことが実験的に判明した。
【0028】このように本実施例によれば、短絡用外周
配線10とアドレス配線3及びデータ線4との間に放電
用TFT21をそれぞれ接続し、放電用TFT21のゲ
ートとソース及びドレインとの間に充電用TFT22,
23をそれぞれ接続しているので、アドレス線3又はデ
ータ線4に正負いずれの電荷が帯電しても放電用TFT
21がオンとなり、スイッチング用のTFTの破壊を未
然に防止することができる。
配線10とアドレス配線3及びデータ線4との間に放電
用TFT21をそれぞれ接続し、放電用TFT21のゲ
ートとソース及びドレインとの間に充電用TFT22,
23をそれぞれ接続しているので、アドレス線3又はデ
ータ線4に正負いずれの電荷が帯電しても放電用TFT
21がオンとなり、スイッチング用のTFTの破壊を未
然に防止することができる。
【0029】そしてこの場合、放電用TFT21のゲー
ト電極には充電用TFT22,23を介して静電気が印
加されるため、高電圧の静電気が直接加わることがな
く、放電用TFT21及びそのゲート電極に接続された
充電用TFT22,23が同時に破壊されることはな
い。従って、アドレス線3或いはデータ線4と短絡用外
周配線10間が電気的にショートすることがないため、
ドライバICの出力信号を正常に印加することができ
る。
ト電極には充電用TFT22,23を介して静電気が印
加されるため、高電圧の静電気が直接加わることがな
く、放電用TFT21及びそのゲート電極に接続された
充電用TFT22,23が同時に破壊されることはな
い。従って、アドレス線3或いはデータ線4と短絡用外
周配線10間が電気的にショートすることがないため、
ドライバICの出力信号を正常に印加することができ
る。
【0030】また、図8の従来構成と比較して分かるよ
うに本実施例では、1本のアドレス線3又はデータ線4
に対して充電用TFT22,23が新たに必要である
が、放電用TFT21は1個で済むことになにる。充電
用TFT22,23はその面積が極めて小さいため、面
積の大きな放電用TFT21が1個少なくなることによ
り、放電回路の面積が縮小できる利点もある。 (実施例2)図3は、本発明の第2の実施例に係わる液
晶表示装置の要部構成(放電回路部構成)を示す回路図
である。なお、図2と同一部分には同一符号を付して、
その詳しい説明は省略する。
うに本実施例では、1本のアドレス線3又はデータ線4
に対して充電用TFT22,23が新たに必要である
が、放電用TFT21は1個で済むことになにる。充電
用TFT22,23はその面積が極めて小さいため、面
積の大きな放電用TFT21が1個少なくなることによ
り、放電回路の面積が縮小できる利点もある。 (実施例2)図3は、本発明の第2の実施例に係わる液
晶表示装置の要部構成(放電回路部構成)を示す回路図
である。なお、図2と同一部分には同一符号を付して、
その詳しい説明は省略する。
【0031】本実施例における放電回路は、図2におけ
る実施例の第1の充電用TFT22のゲート電極に第3
の充電用TFT24が、そして第2の充電用TFT23
のゲートに第4の充電用TFT25が接続されている。
これらのTFT24,25もTFT22,23と同様に
ゲートとソースが共通接続されている。
る実施例の第1の充電用TFT22のゲート電極に第3
の充電用TFT24が、そして第2の充電用TFT23
のゲートに第4の充電用TFT25が接続されている。
これらのTFT24,25もTFT22,23と同様に
ゲートとソースが共通接続されている。
【0032】アドレス線3に正の静電気による高電位が
発生したとする。この場合、まずTFT25がオン状態
となりTFT23のゲート電極に正の高電圧が印加され
る。これにより、TFT23もオン状態となり放電用の
TFT21のゲート電極にも正の高電圧が印加されて、
TFT21がオン状態となり、アドレス線3の静電気が
TFT21を介して周辺短絡配線1へ放電される。アド
レス線3に負の静電気が発生した場合は、TFT24,
TFT22がオン状態となり、放電用のTFT21をオ
ン状態として静電気の放電が行われる。
発生したとする。この場合、まずTFT25がオン状態
となりTFT23のゲート電極に正の高電圧が印加され
る。これにより、TFT23もオン状態となり放電用の
TFT21のゲート電極にも正の高電圧が印加されて、
TFT21がオン状態となり、アドレス線3の静電気が
TFT21を介して周辺短絡配線1へ放電される。アド
レス線3に負の静電気が発生した場合は、TFT24,
TFT22がオン状態となり、放電用のTFT21をオ
ン状態として静電気の放電が行われる。
【0033】本実施例では、各ゲート絶縁膜に加わる静
電気による電圧は3つのTFTにより分割されるため図
2の実施例よりも小さくなり、TFTが破壊される割合
は大幅に改善される。1つのTFTが破壊されても他に
2つのTFTが残るため、それ以後の製造工程中での更
なる静電気発生によるTFTの破壊に対しても放電効果
を維持できる特徴がある。 (実施例3)図4(a)(b)は、本発明の第3の実施
例に係わる液晶表示装置の要部構成(放電回路部構成)
を示す回路図である。なお、図2と同一部分には同一符
号を付して、その詳しい説明は省略する。
電気による電圧は3つのTFTにより分割されるため図
2の実施例よりも小さくなり、TFTが破壊される割合
は大幅に改善される。1つのTFTが破壊されても他に
2つのTFTが残るため、それ以後の製造工程中での更
なる静電気発生によるTFTの破壊に対しても放電効果
を維持できる特徴がある。 (実施例3)図4(a)(b)は、本発明の第3の実施
例に係わる液晶表示装置の要部構成(放電回路部構成)
を示す回路図である。なお、図2と同一部分には同一符
号を付して、その詳しい説明は省略する。
【0034】図4(a)に示す本実施例の放電回路は、
図2に示す放電回路を直列に接続したものである。即
ち、放電用TFT21及び充電用TFT22,23から
なる放電回路と、放電用TFT31及び充電用TFT3
2,33からなる放電回路とが直列に接続されている。
図2に示す放電回路を直列に接続したものである。即
ち、放電用TFT21及び充電用TFT22,23から
なる放電回路と、放電用TFT31及び充電用TFT3
2,33からなる放電回路とが直列に接続されている。
【0035】図2の実施例では放電用のTFT21がパ
ターン形成時などにソース・ドレイン電極間がショート
不良を生じた場合には、アドレス線3が短絡線10にシ
ョートしているために正常の動作ができなくなり線欠陥
を生じる。本実施例は、このような放電回路を設けたた
めに発生するショート不良に対する冗長回路であり、T
FT21又はTFT31のいずれかがショート不良を生
じても、表示欠陥を生じることなく、かつ静電気を放電
することができる。
ターン形成時などにソース・ドレイン電極間がショート
不良を生じた場合には、アドレス線3が短絡線10にシ
ョートしているために正常の動作ができなくなり線欠陥
を生じる。本実施例は、このような放電回路を設けたた
めに発生するショート不良に対する冗長回路であり、T
FT21又はTFT31のいずれかがショート不良を生
じても、表示欠陥を生じることなく、かつ静電気を放電
することができる。
【0036】図4(b)に示す別の実施例においても、
図4(a)と同様な効果を得ることができる。 (実施例4)図5は、本発明の第4の実施例に係わる液
晶表示装置での放電回路の配置例を示す図である。図中
の○印13,14が放電回路に相当し、短絡用外周配線
10とアドレス線3及びデータ線4との間に配置され
る。放電回路42a,42b,42cは、短絡用外周配
線10と対向基板2のカラーフィルタ上に設けられた対
向透明電極の端子44a,44b,44cとの間に設け
られている。これらの端子44a〜44cは、液晶層の
一方の電位(対向電位)を加えるために設けられたもの
である。
図4(a)と同様な効果を得ることができる。 (実施例4)図5は、本発明の第4の実施例に係わる液
晶表示装置での放電回路の配置例を示す図である。図中
の○印13,14が放電回路に相当し、短絡用外周配線
10とアドレス線3及びデータ線4との間に配置され
る。放電回路42a,42b,42cは、短絡用外周配
線10と対向基板2のカラーフィルタ上に設けられた対
向透明電極の端子44a,44b,44cとの間に設け
られている。これらの端子44a〜44cは、液晶層の
一方の電位(対向電位)を加えるために設けられたもの
である。
【0037】アレイ基板1の周辺には、配線43a,4
3b,43cを介して対向電極と電気的に接続された電
極領域41a,41b,41cが設けられている。これ
らの端子はアレイ基板1の製造中にハンドリングする必
要があるときにまず触れる部分であり、ハンドリング時
の静電気を容量の大きな対向基板2側にまず放電するこ
とにより、アレイ基板1上の特定の配線に沿ったTFT
が劣化するのを防止するのに有効である。
3b,43cを介して対向電極と電気的に接続された電
極領域41a,41b,41cが設けられている。これ
らの端子はアレイ基板1の製造中にハンドリングする必
要があるときにまず触れる部分であり、ハンドリング時
の静電気を容量の大きな対向基板2側にまず放電するこ
とにより、アレイ基板1上の特定の配線に沿ったTFT
が劣化するのを防止するのに有効である。
【0038】なお、本発明は上述した各実施例に限定さ
れるものではない。例えば、放電用TFTのゲート電極
の電位をコントロールする充電用TFT22,23の代
わりに、図6(a)に示すように抵抗素子61,62を
用いてもよいし、さらに図6(b)に示すように容量素
子63,64を用いることもできる。要するに、放電用
TFT21を1つにすることにより限られたスペースに
放電効果の高いオン抵抗の小さな放電用TFTを実現す
ることができる。これは、制御用TFTは放電用TFT
の1/10程度以下の大きさでも十分機能を果たすこと
ができるからである。
れるものではない。例えば、放電用TFTのゲート電極
の電位をコントロールする充電用TFT22,23の代
わりに、図6(a)に示すように抵抗素子61,62を
用いてもよいし、さらに図6(b)に示すように容量素
子63,64を用いることもできる。要するに、放電用
TFT21を1つにすることにより限られたスペースに
放電効果の高いオン抵抗の小さな放電用TFTを実現す
ることができる。これは、制御用TFTは放電用TFT
の1/10程度以下の大きさでも十分機能を果たすこと
ができるからである。
【0039】また、図3に示す実施例のように、複数の
制御用TFTを設ける場合は、TFT24,25を抵抗
素子や容量素子に置き換えてもよい。さらに、放電用T
FTの設計値は、通常の動作時に誤動作しないような抵
抗値に設定する。即ち、液晶表示装置の動作状態におい
て、アドレス線3やデータ線4を駆動するドライバIC
の出力抵抗値よりも1桁以上大きな値となるように設定
する。
制御用TFTを設ける場合は、TFT24,25を抵抗
素子や容量素子に置き換えてもよい。さらに、放電用T
FTの設計値は、通常の動作時に誤動作しないような抵
抗値に設定する。即ち、液晶表示装置の動作状態におい
て、アドレス線3やデータ線4を駆動するドライバIC
の出力抵抗値よりも1桁以上大きな値となるように設定
する。
【0040】また、実施例では短絡用外周配線10を対
向基板2よりも外側に設けたが、対向基板2の内側領域
に対向するアレイ基板1上に設け、直接外気に晒されな
いように設置すると、信頼性をより向上させることがで
きる。
向基板2よりも外側に設けたが、対向基板2の内側領域
に対向するアレイ基板1上に設け、直接外気に晒されな
いように設置すると、信頼性をより向上させることがで
きる。
【0041】また、実施例では液晶表示装置を例に説明
したが、スイッチング素子としてTFTを用いアドレス
線とデータ線を備えた各種の表示装置に適用することが
できる。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。
したが、スイッチング素子としてTFTを用いアドレス
線とデータ線を備えた各種の表示装置に適用することが
できる。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。
【0042】
【発明の効果】以上詳述したように本発明によれば、ア
ドレス線及びデータ線をTFTを用いた放電回路で短絡
用外周配線に接続しているため、製造工程中に発生する
静電気を放電することができスイッチング用TFTの劣
化を防止することができる。さらに、放電用のTFTは
最小の1つでよいため、従来の複数個設けた方式の放電
用TFTに比べ、より低い放電抵抗やより少ない設置面
積などで実現でき、効果的な放電を行うことができる。
ドレス線及びデータ線をTFTを用いた放電回路で短絡
用外周配線に接続しているため、製造工程中に発生する
静電気を放電することができスイッチング用TFTの劣
化を防止することができる。さらに、放電用のTFTは
最小の1つでよいため、従来の複数個設けた方式の放電
用TFTに比べ、より低い放電抵抗やより少ない設置面
積などで実現でき、効果的な放電を行うことができる。
【図1】第1の実施例に係わる液晶表示装置の概略構成
を示す平面図。
を示す平面図。
【図2】第1の実施例に用いた放電回路を示す回路構成
図。
図。
【図3】第2の実施例に係わる液晶表示装置の要部構成
を示す回路構成図。
を示す回路構成図。
【図4】第3の実施例に係わる液晶表示装置の要部構成
を示す回路構成図。
を示す回路構成図。
【図5】第4の実施例に係わる液晶表示装置の放電回路
の配置例を示す平面図。
の配置例を示す平面図。
【図6】本発明の変形例を示す回路構成図。
【図7】従来の液晶表示装置を示す平面図。
【図8】従来の放電回路の一例を示す回路構成図。
【符号の説明】 1…TFTアレイ基板 2…対向基板 3…アドレス線 4…データ線 5,6…電気端子 10…短絡用外周配線 13,14…放電回路 21,31…放電用TFT 22,32…第1の充電用TFT 23,33…第2の充電用TFT 24…第3の充電用TFT 25…第4の充電用TFT 41a,41b,41c…電極領域 42a,42b,42c…放電回路 43a,43b,43c…配線 44a,44b,44c…対向透明電極の端子 61,62…抵抗素子 63,64…容量素子
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−10558(JP,A) (58)調査した分野(Int.Cl.7,DB名) G02F 1/1368 G02F 1/133 550 G02F 1/1345
Claims (2)
- 【請求項1】マトリックス配置された画素電極にそれぞ
れ接続されたスイッチング用薄膜トランジスタ,スイッ
チング用薄膜トランジスタを制御する複数本のアドレス
線及びこれに直交する複数本のデータ線が設けられた表
示領域と、この表示領域を囲むように設けられた短絡用
外周配線と、この外周配線と前記アドレス線及びデータ
線との間にそれぞれ挿入され、ソース・ドレイン電極の
一方が外周配線に、他方がアドレス線又はデータ線に接
続された放電用薄膜トランジスタと、各々の放電用薄膜
トランジスタのゲート電極とソース・ドレイン電極の一
方との間に接続された第1の容量素子と、前記放電用薄
膜トランジスタのゲート電極とソース・ドレイン電極の
他方との間に接続された第2の容量素子とを具備してな
ることを特徴とする表示装置。 - 【請求項2】マトリックス配置された画素電極にそれぞ
れ接続されたスイッチング用薄膜トランジスタ,スイッ
チング用薄膜トランジスタを制御する複数本のアドレス
線及びこれに直交する複数本のデータ線が設けられた表
示領域と、この表示領域を囲むように設けられた短絡用
外周配線と、この外周配線と前記アドレス線及びデータ
線との間にそれぞれ挿入され、ソース・ドレイン電極の
一方が外周配線に、他方がアドレス線又はデータ線に接
続された放電用薄膜トランジスタと、各々の放電用薄膜
トランジスタのゲート電極にドレイン電極が接続されゲ
ート及びソース電極が該放電用薄膜トランジスタのソー
ス・ドレイン電極の一方に接続された第1の充電用薄膜
トランジスタと、前記放電用薄膜トランジスタのゲート
電極にドレイン電極が接続されゲート及びソース電極が
該放電用薄膜トランジスタのソース・ドレイン電極の他
方に接続された第2の充電用薄膜トランジスタとを具備
してなることを特徴とする表示装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20390293A JP3290772B2 (ja) | 1993-08-18 | 1993-08-18 | 表示装置 |
KR1019940020203A KR0161050B1 (ko) | 1993-08-18 | 1994-08-17 | 박막 트랜지스터 보호 회로와 이것을 이용한 표시 장치 |
US08/292,287 US5606340A (en) | 1993-08-18 | 1994-08-18 | Thin film transistor protection circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20390293A JP3290772B2 (ja) | 1993-08-18 | 1993-08-18 | 表示装置 |
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Publication Number | Publication Date |
---|---|
JPH0756191A JPH0756191A (ja) | 1995-03-03 |
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Family
ID=16481606
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country | Link |
---|---|
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KR (1) | KR0161050B1 (ja) |
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CN100414411C (zh) * | 1995-10-03 | 2008-08-27 | 精工爱普生株式会社 | 有源矩阵基板的制造方法和薄膜元件的制造方法 |
JP2776348B2 (ja) * | 1995-11-29 | 1998-07-16 | 日本電気株式会社 | 液晶表示素子 |
JP3571887B2 (ja) * | 1996-10-18 | 2004-09-29 | キヤノン株式会社 | アクティブマトリクス基板及び液晶装置 |
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