JP3111944B2 - アクティブマトリクス液晶表示装置 - Google Patents

アクティブマトリクス液晶表示装置

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は液晶表示装置に関
し、特にアクティブマトリクス液晶表示装置に関する。
【0002】
【従来の技術】現在、液晶表示装置は軽量、低消費電力
等の特徴を有するディスプレイとして、パーソナルコン
ピュータや各種モニタに広く使用されている。特に、各
画素ごとに薄膜トランジスタを形成したアクティブマト
リクス液晶表示装置は、各画素の明るさを電圧制御によ
り細かく変化させることができるため、高精細なディス
プレイとして様々な用途に使用されている。
【0003】ここで、従来技術による一般的なアクティ
ブマトリクス液晶表示装置(以下、「アクティブマトリ
クス表示装置」という)の構造および動作原理につい
て、図5および図6を用いて説明する。図5は従来技術
による一般的なアクティブマトリクス表示装置の断面図
であり、図6は図5中の第1の絶縁性基板上にマトリク
ス状に形成された薄膜トランジスタアレイの回路構成の
概略を示す図である。
【0004】図5に示すように、従来のアクティブマト
リクス表示装置では、第1の絶縁性基板1と第2の絶縁
性基板2とが互いに平行に対向して配置され、その間隙
には表示材料である液晶10が挟持されている。第1の
絶縁性基板1の液晶10と接する側の一主面上には画素
電極6を含む薄膜トランジスタアレイ(図6参照)が形
成されている。
【0005】また、第1の絶縁性基板1と相対する第2
の絶縁性基板2の液晶10と接する側の一主面には、R
(赤)、G(緑)、B(青)の3原色の色層7、8、9
が、第1の基板の各画素電極6に相対する箇所に形成さ
れ、各色層7、8、9の境界部には遮光するためのブラ
ックマトリクス11、さらにその上には透明導電膜から
なる共通電極12が形成されている。
【0006】図6は図5中の第1の絶縁性基板上にマト
リクス状に形成された薄膜トランジスタアレイの回路構
成の概略を示しており、第1の絶縁性基板1の液晶10
と接する側の一主面には複数の走査線3と複数の信号線
4がそれぞれ行及び列方向に形成され、これらの交差部
にマトリクス状に表示用薄膜トランジスタ5が配置され
ている。そして、表示用薄膜トランジスタ5のゲートは
走査線3に、ドレインは信号線4に、ソースは透明導電
膜からなる画素電極6に接続されている。
【0007】かかる構成を有するアクティブマトリクス
表示装置において、各走査線3に順次表示用薄膜トラン
ジスタ5をONするための走査パルス電圧を供給すると
共に、その走査パルスに同期して表示する画像に対応す
る信号電圧を信号線4に供給すれば、走査線3に接続さ
れた表示用薄膜トランジスタ5が作動し、信号線4から
画素電極6に所定の電圧が書き込まれ、次にこの走査線
3に走査パルス電圧が供給されるまでの間、この書き込
まれた電圧が保持される。その結果、各画素電極6と共
通電極12(図5参照)との間に保持電圧に応じた電界
が生じて液晶の分子の配向を変化させ、第1の絶縁性基
板1、液晶10、第2の絶縁性基板2という経路で透過
する光の光量を変化させる。この光の透過状態変化を利
用して画像などを表示するものである。
【0008】図7は上述した従来技術によるアクティブ
マトリクス表示装置で用いられている薄膜トランジスタ
の一例の製造工程を工程順に示す断面図である。図7に
示す薄膜トランジスタは逆スタガー型と呼ばれる構造
で、図7(e)に示すように、ゲート電極14上にゲー
ト絶縁膜15を介して島状の半導体膜16が対向し、そ
の半導体膜16にはオーミックコンタクト層17を介し
てソース電極19およびドレイン電極18が配置されて
いる。
【0009】次に、この従来の薄膜トランジスタの製造
工程を図7を用いて説明する。まず、ガラスなどの透明
絶縁基板13上に、AlやMo、Crなどからなる第1
の導電膜をスパッタ法等により全面に堆積し、これに感
光性のレジストを塗布してフォトリソグラフィーによっ
て露光、現像、エッチングおよびレジスト剥離を行っ
て、ゲート電極14および走査線(図示せず)などの所
定パターンを有する第1の導電膜のパターニングを完了
する(図7(a))。
【0010】続いて、第1の導電膜の所定パターン上に
スパッタ法やプラズマCVD法などでSiOxやSiN
x等からなるゲート絶縁膜15、アモルファスシリコン
(以下「a−Si」と称す)等からなる半導体膜16お
よびn型a−Si等からなるオーミックコンタクト膜1
7を順に連続して全面に堆積する。その後、フォトリソ
グラフィーによって、半導体膜16およびオーミックコ
ンタクト膜17をパターニングして、ゲート電極14上
のゲート絶縁膜15上にトランジスタのチャネル部とな
る所定のパターンを形成する(図7(b))。
【0011】次に、走査線入力パッド部や信号線入力パ
ッド部等(図示せず)で、第1の導電膜と後に形成する
ソース電極、ドレイン電極及び信号線等を形成する第2
の導電膜との導通をとるために、フォトリソグラフィー
により所定パターンにゲート絶縁膜15をエッチングし
て第1の導電膜上にゲート絶縁膜15の開口部を形成す
る(図示せず)。続いて、AlやMo、Cr等からなる
第2の導電膜をスパッタ法等により全面に堆積し、フォ
トリソグラフィーにより信号線4(図6参照)、ソース
電極19、ドレイン電極18を形成する(図7
(c))。さらに、ITO等の透明導電膜を全面に堆積
し、フォトリソグラフィーにより画素電極6を形成した
後、ソース電極19およびドレイン電極18をマスクと
してエッチングを行い、トランジスタチャネル部のn型
a−Si、すなわちオーミックコンタクト膜17を除去
する(図7(d))。最後に、SiNx等からなる保護
膜20を全面に堆積し(図7(e))、画素電極6上お
よび外部から信号を入力するためのパッド上の保護膜を
フォトリソグラフィーにより除去して、薄膜トランジス
タの形成が完了する。
【0012】この従来のアクティブマトリクス表示装置
で用いられる薄膜トランジスタアレイの製造過程では、
各工程で成膜装置やエッチング装置のトレイ等から絶縁
基板をはずす際の剥離帯電、あるいは成膜工程やエッチ
ング工程等で導電膜のパターンがチャージアップされ帯
電するという現象が生じる。特に、プラズマCVD法を
用いた絶縁膜や半導体膜の成膜工程およびドライエッチ
ング工程では、プラズマ中に基板が長時間さらされるた
め帯電が生じやすい。また、このような帯電のほかに
も、プラズマCVD法等を用いた成膜工程中の異常放電
等により、ある特定の信号線や走査線に対して瞬間的に
非常に大きな電荷が加えられることがある。
【0013】このようなときに、図6に示すように、各
走査線3同士、あるいは各信号線4同士が接続されてお
らず、電気的に独立している場合には、隣合う走査線や
信号線の間の帯電量の差や、ある特定の走査線や信号線
に異常放電により加えられた電荷が絶縁膜の耐圧を上回
る可能性が増大し、隣り合う走査線間あるいは信号線間
等で突発電流が流れ、配線の断線、ショートあるいは絶
縁膜の破壊等の不良を引き起こす。また、断線やショー
トに至らない場合でも、トランジスタ部でゲート絶縁膜
に電荷の注入が生じ、しきい値がシフトする等、トラン
ジスタ特性が変化して点欠陥不良が生じる等の問題があ
る。
【0014】特に、この従来例の走査線等のように、透
明絶縁基板上に最初に形成される走査線もしくは信号線
等の配線のパターンは、薄膜トランジスタの形成が完了
するまでに通過する成膜やドライエッチングの工程数が
多い上、比較的パターンの長さが長く面積も大きいため
にチャージアップによる帯電量も大きく、断線やショー
ト等の不良が多くなるという問題がある。
【0015】上記課題を解決するために、例えばすべて
の走査線同士およびすべての信号線同士を共通線で接続
したアクティブマトリクス表示装置の薄膜トランジスタ
アレイが知られている。図8は、この薄膜トランジスタ
アレイの回路構成の概略を示した平面図である。なお、
図8に示す薄膜トランジスタの構成は、図7に示した逆
スタガー型薄膜トランジスタと同じ構造である。
【0016】図8に示した薄膜トランジスタアレイで
は、各走査線3および各信号線4は各走査線側入力パッ
ド21および各信号線側入力パッド22を経由して引き
出され、走査線側共通線23または信号線側共通線24
に接続されている。このような構成にすることにより、
すべての走査線同士およびすべての信号線同士は同電位
となるため、薄膜トランジスタの製造工程中で特定の走
査線や信号線に非常に大きな電荷が加わった場合でも共
通線を介して電荷が分散して流れるため、隣り合う走査
線間あるいは信号線間で突発電流が流れることなどが低
減され、さらに特定の線が破壊されたり、あるいは特定
の薄膜トランジスタの特性が変化するといったことが低
減される。
【0017】しかしながら、上記のような薄膜トランジ
スタアレイでは、各走査線3および各信号線4が接続さ
れた状態のままでは画像を表示することができないた
め、製造工程中のある時点で、共通線による各走査線3
あるいは各信号線4の接続を切り離してそれぞれの配線
に分離する必要がある。したがって、例えばガラス基板
から液晶表示パネルを切り出す工程で配線の分離を行っ
た場合には、それ以降の工程で静電気により大きな電荷
が走査線もしくは信号線に与えられた場合には不良が発
生する可能性が大きくなる。具体的には、アクティブマ
トリクス表示装置の表示検査工程では、走査線側入力パ
ッド21と信号線側入力パッド22に表示検査装置のプ
ローブ等を接触させ、各走査線3および信号線4にそれ
ぞれ所定の電気信号を与えてアクティブマトリクス表示
装置を表示させて欠陥の有無を検査するが、表示検査装
置のプローブ等と走査線側入力パッド21または信号線
側入力パッド22との間で電位差がある場合には、電荷
が走査線側入力パッド21または信号線側入力パッド2
2を介して薄膜トランジスタアレイに印加され、配線の
断線、ショートあるいは絶縁膜の破壊などが生ずる。ま
た、トランジスタ部のゲート絶縁膜に電荷が注入されて
しきい値シフトが生じ、点欠陥不良となる等の不良が生
じる。さらに、外部駆動回路の実装等の工程でも、走査
線側入力パッド21または信号線側入力パッド22と、
それに接触する装置等の間で電位差がある場合には同様
の不良が生じる。
【0018】上記問題点を解決する技術として、特開昭
63−220298号に開示されたアクティブマトリク
ス表示装置の薄膜トランジスタアレイの構造がある。図
9はこの薄膜トランジスタアレイの回路構成の概略を示
す平面図であり、図10は図9に示した回路構成の一本
の走査線に接続された2端子動作薄膜トランジスタの部
分を示している。
【0019】図9、図10に示すように、特開昭63−
220298号に開示された薄膜トランジスタアレイで
は、各走査線3および各信号線4は、互いに逆方向に並
列に配置された2つの2端子動作薄膜トランジスタ2
8、29および26、27によって基準電位線25に接
続されている。各走査線3および各信号線4には、駆動
回路から電気信号が与えられており、各走査線3および
各信号線4の交差部に形成された表示用薄膜トランジス
タ5を動作させて、画像を表示している。また、基準電
位線25には図示しない端子より液晶表示装置の共通電
極に与えられる電位と同じ電位が与えられている。この
ように、基準電位線25の電位を共通電極に印加される
電位と同じにすると、基準電位線25を共通電極に電位
を印加するための配線としても使用することができる。
【0020】この2端子動作薄膜トランジスタを2個付
加したときの、走査線3および基準電位線25の電圧−
電流特性は図11に示す特性となる。すなわち、薄膜ト
ランジスタアレイの製造工程中に、走査線3が静電気等
により基準電位線25に対して正または負に帯電する
と、その電荷を打ち消す方向、つまり走査線3が正に帯
電した場合にはその正電荷を基準電位線25に逃がす方
向、走査線3が負に帯電した場合にはその負電荷を基準
電位線25に逃がす方向に電流が流れる。したがって、
帯電した走査線3と基準電位線25との間の電位差、お
よび帯電した走査線3と隣合う走査線3との間の電位差
を小さくすることができるため、帯電した走査線3と基
準電位線25との交差部での絶縁膜の破壊や、帯電した
走査線3の断線、帯電した走査線3と隣合う走査線3の
ショート、さらに帯電した走査線3に接続している表示
用薄膜トランジスタ5のしきい値シフト等の不良を低減
することができる。同様のことは、信号線4についても
いうことができる。
【0021】また、アクティブマトリクス表示装置の表
示検査工程や外部駆動回路の実装等の工程で、プローブ
や装置と走査線側入力パッド21または信号線側入力パ
ッド22との間に電位差があり、薄膜トランジスタアレ
イに電荷が印加された場合でも、その電荷は基準電位線
25に逃げるために、表示検査工程以降に発生する不良
を低減することができる。また、この2端子動作薄膜ト
ランジスタ26、27、28、29は、通常の表示用薄
膜トランジスタ5の形成と同一工程で作成されるため、
新たに工程を増加させることなく、静電気による不良の
少ないアクティブマトリクス表示装置を作成することが
できる。
【0022】
【発明が解決しようとする課題】しかしながら、上記の
ようなアクティブマトリクス表示装置の薄膜トランジス
タアレイでは、画像を表示するアクティブマトリクス表
示装置の通常の駆動時にも、2端子動作薄膜トランジス
タを介して基準電位線25と走査線3との間で電流が流
れ、液晶表示装置の消費電力が増加するという問題点が
あった。
【0023】一般的に2端子動作薄膜トランジスタに流
れる電流I(A)は、以下の数1で表される。
【0024】
【数1】V<Vth のとき I=0 V≧Vth のとき I=K(V−Vth)2 , K=μC
lW/2L ここで、Vは(ソース(ドレイン)電極の電位)−(ゲ
ート電極の電位)、Vthは2端子動作薄膜トランジスタ
のしきい値電圧、μは電解効果移動度、Wはトランジス
タ長、Lはトランジスタ幅、Clはトランジスタのゲー
ト容量、である。
【0025】上記の薄膜トランジスタアレイにおいて、
表示用薄膜トランジスタ5の動作をON状態にするとき
に走査線に印加する電圧を+20V、OFF状態にする
ときに印加する電圧を−5Vとし、基準電位線25の電
圧を共通電極に印加する電圧と同じ+5V、2端子動作
薄膜トランジスタのVthを2Vとする。
【0026】ここで、このアクティブマトリクス表示装
置がSVGAパネル(信号線2400本、走査線数60
0本)とすると、ある1本の走査線3に接続された表示
用薄膜トランジスタ5をON状態にしているとき、1本
の走査線3には+20Vの電圧が印加され、残り599
本の走査線には−5Vの電圧が印加される。このときに
走査線3と基準電位線25との間に流れる電流を図10
を参照して考える。
【0027】まず、ある一本の走査線3に−5Vの電圧
が印加されているとき、2端子動作薄膜トランジスタ2
8はトランジスタがOFF状態となって電流は流れない
が、2端子動作薄膜トランジスタ29ではON状態とな
り基準電位線25から走査線3に電流が流れる。このと
き流れる電流Iは、数1よりI=(10−2)2 K=6
4Kとなる。したがって、599本の走査線3と基準電
位線25との間に流れる電流の合計をIOFF とすると 、
IOFF =599×64K=38336K(A)程度とな
る。
【0028】次に、ある走査線3に+20Vの電圧が印
加されているとき、2端子動作薄膜トランジスタ29は
OFF状態となって電流は流れないが、2端子動作薄膜
トランジスタ28ではON状態となり走査線3から基準
電位線25に電流が流れる。このとき流れる電流をION
とすると、数1よりION=(15−2)2 K=169K
となる。ここで、IOFF ≫IONであるので、走査線3と
基準電位線25との間に流れる電流はほぼIOFF とみな
すことができる。このように、図9に示す薄膜トランジ
スタアレイの構造では、アクティブマトリクス表示装置
の駆動時の消費電力が増加するという問題点があった。
【0029】本発明は上記問題点にかんがみてなされた
ものであり、その目的は、静電気による不良を低減する
ためのサージ保護回路を薄膜トランジスタアレイの外周
に設けると共に、走査線と基準電位線との間で流れる電
流の値を小さくして、アクティブマトリクス表示装置の
駆動時の消費電力を低減できるアクティブマトリクス表
示装置を提供することにある。
【0030】
【課題を解決するための手段】上記目的を達成するため
に、本発明によるアクティブマトリクス液晶表示装置
は、透明絶縁基板上にマトリクス上に配置された走査線
および信号線と、該走査線と該信号線とで囲まれた領域
に配置された画素電極と、該走査線と該信号線との交点
に近接して配置された表示用薄膜トランジスタとを有
し、該表示用薄膜トランジスタのドレイン電極が該信号
線に、該表示用薄膜トランジスタのソース電極が該画素
電極に、該表示用薄膜トランジスタのゲート電極が該走
査線にそれぞれ接続された薄膜トランジスタアレイを有
するアクティブマトリクス液晶表示装置において、該薄
膜トランジスタアレイの画像領域の外周に、該走査線に
直交して配置された走査線側基準電位線と、該走査線と
該走査線側基準電位線とを接続するサージ保護回路と、
該信号線に直交して配置された信号線側基準電位線と、
該信号線と該信号線側基準電位線とを接続するサージ保
護回路とを設け、該走査線あるいは該信号線にサージ電
圧が印加されたときに電荷を該走査線側基準電位線ある
いは該信号線側基準電位線に逃がすようにし、前記サー
ジ保護回路を、2つの2端子動作薄膜トランジスタで構
成し、更に前記走査線側基準電位線に前記表示用薄膜ト
ランジスタのOFF時のゲート設定電圧を印加すること
を特徴とする。
【0031】かかる構成を採用したことにより、静電気
等により走査線あるいは信号線に大きな電荷が印加され
た場合でも、帯電した走査線や信号線の断線、隣り合っ
た走査線や信号線同士のショートのような静電気等によ
る不良を防止でき、またアクティブマトリクス液晶表示
装置の消費電力を低減できると共に、設定電圧の複雑化
を避けることができる。さらに、アクティブマトリクス
液晶表示装置の薄膜トランジスタアレイの製造工程にお
いて、サージ保護回路を表示用薄膜トランジスタと同時
に形成することができるので、サージ保護回路を設けた
ことによる製造工程の増加を抑えることができる。
【0032】また、前記信号線側基準電位線に、前記ア
クティブマトリクス液晶表示装置の共通電極に印加する
電圧と同位の電圧を印加するようにすれば、信号線側基
準電位線を共通電極に電位を印加するための配線として
も使用することができるとともに、設定電圧の複雑化を
避けることができる。
【0033】
【0034】
【0035】
【0036】
【発明の実施の形態】以下、本願発明の実施の形態につ
いて図1を参照しながら説明する。図1は本願発明の実
施の形態によるアクティブマトリクス表示装置の薄膜ト
ランジスタアレイの回路構成の概略を示す図である。
【0037】図1に示すように、本実施の形態による薄
膜トランジスタアレイでは、透明絶縁基板上に複数の走
査線3と複数の信号線4とがそれぞれ行および列方向に
形成され、これらの交差部に表示用薄膜トランジスタ5
が形成されている。そして、表示用薄膜トランジスタ5
のゲート電極は走査線3に、ドレイン電極は信号線4
に、ソース電極は画素電極(図示せず)に接続される。
表示用薄膜トランジスタ5のソース電極に接続された画
素電極と対向基板(図示せず)により、液晶材を誘電体
として、コンデンサ37が形成される。
【0038】また、薄膜トランジスタアレイの画像領域
の外周において、各走査線3は互いに逆方向に並列に配
置された2つの2端子動作薄膜トランジスタ28、29
によって走査線側基準電位線31に接続されている。同
様に、各信号線4は互いに逆方向に並列に配置された2
つの2端子動作薄膜トランジスタ26、27によって信
号線側基準電位線32に接続されている。すなわち、図
1に示すように、各走査線3に付加された2端子動作薄
膜トランジスタ28、29の一方のゲート電極は走査線
3に接続され、2端子動作薄膜トランジスタ28、29
の他方のゲート電極は走査線側基準電位線31に接続さ
れている。同様に、各信号線4に付加された2端子動作
薄膜トランジスタ26、27の一方のゲート電極は信号
線4に接続され、2端子動作薄膜トランジスタ26、2
7の他方のゲート電極は信号線側基準電位線32に接続
されている。
【0039】さらに、走査線側基準電位線31は走査線
側基準電位線入力パッド30に接続されており、この走
査線側基準電位線入力パッド30に図示しない駆動回路
から任意の基準電位電圧を印加することができる。同様
に、信号線側基準電位線32は信号線側基準電位線入力
パッド33に接続されており、この信号線側基準電位線
入力パッド33に図示しない駆動回路から任意の基準電
位電圧を印加することができる。
【0040】この薄膜トランジスタアレイの表示動作を
次に説明する。各走査線3の走査線側入力パッド21に
は順次表示用薄膜トランジスタ5をONにするための走
査パルス電圧が供給されるとともに、その走査パルスに
同期して表示する画像に対応する信号電圧を信号線4の
信号線側入力パッド22に供給することによって、走査
線3に接続された表示用薄膜トランジスタ5が作動し、
信号線4から画素電極に所定の電圧が書き込まれて、コ
ンデンサ37の充放電を行い、画像信号電圧をコンデン
サ37、すなわち液晶層に印加することにより、画像の
表示動作が行われる。
【0041】次に、2端子動作薄膜トランジスタ28、
29、26、27を付加したときの、走査線3と走査線
側基準電位線31との間の電圧−電流特性、および信号
線4と信号線側基準電位線32との間の電圧−電流特性
について説明する。これらの電圧−電流特性はいずれも
図11に示す特性と同様の特性となる。すなわち、走査
線3が静電気等により走査線側基準電位線31に対して
正または負に帯電すると、その電荷を打ち消す方向、つ
まり走査線が正に帯電した場合にはその正電荷を走査線
側基準電位線31に逃がす方向、走査線3が負に帯電し
た場合にはその負電荷を走査線側基準電位線31に逃が
す方向に電流が流れる。したがって、静電気等により走
査線3に大きな電荷が印加された場合でも、走査線側基
準電位線31との間の電位差、および帯電した走査線3
と隣合う走査線3との間の電位差を小さくすることがで
きる。したがって、帯電した走査線3と走査線側基準電
位線31との交差部での絶縁膜の破壊や、帯電した走査
線3の断線、帯電した走査線3と隣合う走査線3のショ
ート、さらに帯電した走査線3に接続している表示用薄
膜トランジスタ5のしきい値シフト等の不良を低減する
ことができる。信号線4についても同様の効果を得るこ
とができる。
【0042】次に、本実施の形態による薄膜トランジス
タアレイの製造工程について説明する。なお、薄膜トラ
ンジスタ自体の製造工程については、薄膜トランジスタ
の構造が同じであれば、基本的に図7に示した製造工程
の順番に変わりはない。
【0043】まず、ガラス等の透明絶縁基板上に、第1
の導電膜をスパッタ法等により全面に堆積し、これに感
光性のレジストを塗布してフォトリソグラフィーによ
り、表示用薄膜トランジスタ5と2端子動作薄膜トラン
ジスタ26、27、28、29のゲート電極、走査線3
および信号線側基準電位線32等を含む所定パターンを
有した第1の導電膜のパターニングを行う。続いて、第
1の導電膜の所定パターン上にCVD法等でSiOxや
SiNx等からなるゲート絶縁膜、アモルファスシリコ
ン(以下「a−Si」と称す)等からなる半導体膜、お
よびn型a−Si等のオーミックコンタクト膜を順に連
続して全面に堆積し、その後フォトリソグラフィーによ
りn型a−Siおよびa−Siををパターニングして、
ゲート電極上の絶縁膜上にトランジスタのチャネル部と
なる所定のパターンを形成する。
【0044】次に、走査線3や信号線側入力パッド部2
1等で、第1の導電膜と後から形成されるソース電極や
ドレイン電極や信号線4等を構成する第1の導電膜との
導通をとるために、フォトリソグラフィーにより所定の
パターンにゲート絶縁膜をエッチングして、第1の導電
膜上にゲート絶縁膜の開口部を形成する。続いて、第2
の導電膜をスパッタ法等により全面に堆積し、フォトリ
ソグラフィーによって信号線4、ソース電極、ドレイン
電極および走査線側基準電位線31を形成する。さら
に、ITO等の透明導電膜を全面に堆積し、フォトリソ
グラフィーにより画素電極を形成した後、ソース電極お
よびドレイン電極をマスクとしてエッチングを行い、ト
ランジスタチャネル部のn型a−Siを除去したのち、
SiNx等からなる保護膜を全面に堆積し、画素電極上
および外部から信号を入力するためのパッド上の保護膜
をフォトリソグラフィーにより除去して工程を完了す
る。
【0045】上に述べた製造工程から明らかなように、
本実施の形態による薄膜トランジスタアレイにおいて、
信号線側基準電位線32は走査線3の形成と同時に行う
ことができ、走査線側基準電位線31は信号線4の形成
と同時に行うことができ、2端子動作薄膜トランジスタ
26、27、28、29は表示用薄膜トランジスタ5と
同時に形成することができる。従って、従来の薄膜トラ
ンジスタアレイを製造する場合の製造工程数とほぼ同じ
工程数で本実施の形態による薄膜トランジスタアレイを
製造することができる。
【0046】次に、本実施の形態による、薄膜トランジ
スタアレイに所定の駆動回路等を付加して構成されるア
クティブマトリクス表示装置において、画像を表示する
通常の駆動時に、走査線側基準電位線31と走査線3と
の間で2端子動作薄膜トランジスタ28、29を介して
流れる電流について、図2および図3を用いて説明す
る。
【0047】図2は、図1に示した回路構成の一本の走
査線に接続された2端子動作薄膜トランジスタの部分を
示している。また、図3はアクティブマトリクス表示装
置に画像を表示する一般的な駆動方法を用いた場合の、
ある一つの表示用薄膜トランジスタ5に接続された走査
線3に印加される走査線電圧34、信号線4に印加され
る信号線電圧34および共通電極(図5参照)に印加さ
れる共通電極電圧36を示す図である。
【0048】図3に示すように、走査線3には一定周期
で表示用薄膜トランジスタ5をON状態にするための走
査線電圧34が印加されると共に、それ以外の時間は表
示用薄膜トランジスタ5をOFF状態にするための走査
線電圧34が印加される。また、その表示用薄膜トラン
ジスタ5がON状態になる時間に同期して、表示する画
像に対応する所定の信号線電圧35が信号線4に印加さ
れる。これにより表示用薄膜トランジスタ5が作動し、
信号線3から画素電極に電流が流れて画素電極が所定の
電圧となり、共通電極との電位差により所定の透過率を
得る。また、画素電極が所定の電圧となった後は表示用
薄膜トランジスタ5はOFF状態となり、次に走査線3
に表示用薄膜トランジスタ5をON状態にするための電
圧が印加されるまでの間、所定の電圧を保持する。
【0049】ところで、本実施の形態によれば、走査線
側基準電位線31は走査線側基準電位線入力パッド30
から、また、信号線側基準電位線32は信号線側基準電
位線入力パッド33から、任意の電圧を印加することが
できるが、ここで両基電位線にどのような値の電位を印
加するのが好ましいか考える。
【0050】一般的に、信号線電圧35は目的とする画
像に応じた所定の電位を表示用薄膜トランジスタに供給
するために特定の振幅を持っているが、その振幅の中心
付近の電位が共通電極に印加される電位、すなわち、図
3中の共通電極電圧36となる。また、同じく信号線電
圧35の振幅の中心付近の電位を信号線側基準電位線3
2に印加するのが、信号線4との間に流れるリーク電流
が最も小さくなるため好ましいと考えられる。また、走
査線3、信号線4および共通電極に印加する電位とは別
の電位をわざわざ設定して、信号線側基準電位線32に
印加するのは複雑になるため、それを避ける意味でも共
通電極電圧36と同じ電位を印加するのが好ましい。さ
らに、信号線側基準電位線32に印加する電位を共通電
極電圧36と同じにすれば、信号線側基準電位線32を
共通電極に電位を印加するための配線としても使用する
ことができる。
【0051】一方、走査線側基準電位線31に印加する
電位としては、表示用薄膜トランジスタ5をOFF状態
にする電位(図3中、走査線電圧34のオフ電圧)が、
液晶表示装置の消費電力を低減する上で最も好ましいと
考えられる。もちろん、走査線3、信号線4および共通
電極に印加する電位とは別の電位をわざわざ設定すると
いう複雑さを避ける意味でも好ましい。
【0052】そこで、いま、表示用薄膜トランジスタ5
の動作をON状態にするときに走査線に印加する走査線
電圧34を+20V、OFF状態にするときに印加する
走査線電圧34を−5Vとし、走査線側基準電位線31
に印加する電圧を表示用薄膜トランジスタ5の動作をO
FF状態とするときに印加する電位と同じ−5V、2端
子動作薄膜トランジスタ28、29のVthを2Vとす
る。また、このアクティブマトリクス表示装置がSVG
Aパネル(信号線2400本、走査線数600本)とす
る。この場合、順次に各走査線3の一本ずつにのみ走査
線電圧34が印加され、この走査線3に接続された表示
用薄膜トランジスタ5をON状態にしているとき、その
1本の走査線3には+20Vの電圧が印加され、残り5
99本の走査線には−5Vの電圧が印加される。
【0053】このときに走査線3と走査線側基準電位線
31との間に流れる電流を図2を参照して考える。ま
ず、ある一本の走査線3に−5Vの電圧が印加されてい
るときは、2つの2端子動作薄膜トランジスタ28、2
9はともにOFF状態となって電流は流れない。次に、
ある一本の走査線3に+20Vの電圧が印加されている
とき、2端子動作薄膜トランジスタ29はOFF状態と
なって電流が流れないが、2端子動作薄膜トランジスタ
28はON状態となり走査線3から走査線側基準電位線
31に電流が流れる。このとき流れる電流をIONとする
と、数1よりION=(25−2)2 K=529K(A)
となる。したがって、先に示した従来例の38336K
(A)に比べ、走査線3と走査線側基準電位線31との
間に流れる電流を14%程度に低減することができる。
【0054】次に、図4を用いて、図3に示した駆動方
法とは異なる駆動方法を用いてアクティブマトリクス表
示装置を駆動したときに、走査線側基準電位線31と走
査線3との間で2端子動作薄膜トランジスタ28、29
を介して流れる電流について説明する。図4は、図3と
は異なるアクティブマトリクス表示装置に画像を表示す
る一般的な駆動方法を用いた場合の、ある一つの表示用
薄膜トランジスタ5に接続された走査線3に印加される
走査線電圧34、信号線4に印加される信号線電圧34
および共通電極(図5参照)に印加される共通電極電圧
36を示す図である。また、この駆動方法に用いる薄膜
トランジスタアレイの構成は図1に示したものと同じで
ある。
【0055】図4に示すように、走査線3には一定周期
で表示用薄膜トランジスタ5をON状態にするための走
査線電圧34が印加されると共に、それ以外の時間は表
示用薄膜トランジスタ5をOFF状態にするための走査
線電圧34が印加される。また、OFF状態の電圧とし
て2つの電圧が設定されており、ON状態終了直後にO
N状態の電圧が印加される時間と同程度の時間印加され
る第一のオフ電圧と、さらにその後、次のON状態の電
圧が印加されるまでの時間印加され、かつON状態終了
直後の電圧より数V高めに設定された第二のオフ電圧の
2つの電圧が設定されている。さらに、その表示用薄膜
トランジスタ5がON状態になる時間に同期して、表示
する画像に対応する所定の信号線電圧35が信号線4に
印加される。これにより表示用薄膜トランジスタ5が作
動し、信号線3から画素電極に電流が流れて画素電極が
所定の電圧となり、共通電極との電位差により所定の透
過率を得る。また、画素電極が所定の電圧となった後は
表示用薄膜トランジスタ5はOFF状態となり、次に走
査線3に表示用薄膜トランジスタ5をON状態にするた
めの電圧が印加されるまでの間、所定の電圧を保持す
る。
【0056】いま、表示用薄膜トランジスタ5の動作を
ON状態にするときに走査線に印加する走査線電圧34
を+20V、第一のオフ電圧を−10V、第二のオフ電
圧を−5V、走査線側基準電位線31に印加する電圧を
−5V、2端子動作薄膜トランジスタ28、29のVth
を2Vとする。また、このアクティブマトリクス表示装
置がSVGAパネル(信号線2400本、走査線数60
0本)とする。この場合、数1より、529(A)Kの
電流が走査線3と走査線側基準電位線31との間に流れ
る。したがって、先に示した従来例の38366K
(A)に比べ、走査線3と走査線側基準電位線31との
間に流れる電流を14%程度に低減できる。
【0057】以上説明したように、本実施の形態による
アクティブマトリクス表示装置では、静電気等により非
常に大きな電圧が走査線3や信号線4に印加された場合
でも、2端子動作薄膜トランジスタを介してその電圧を
打ち消す方向に電流が流れて電荷を逃がすことができる
ため、走査線3と走査線側基準電位線31や信号線4と
の交差部での絶縁破壊や配線の断線、ショート、さらに
トランジスタのしきい値シフト等の不良を低減すること
ができるとともに、走査線側基準電位線31に任意の電
位を印加することができるために、通常の駆動状態で走
査線3と走査線側基準電位線31間で流れる電流が小さ
くすることができ、消費電力を低減したアクティブマト
リクス表示装置を提供できる。
【0058】なお、本願発明の特徴は、液晶表示装置用
薄膜トランジスタアレイの画像領域の外周に、走査線と
直交する走査線側基準電位線と、信号線と直交する信号
線側基準電位線とを設け、各走査線と走査線側基準電位
線との間、及び各信号線と信号線側基準電位線との間
に、走査線あるいは信号線にサージとして正負どちらの
極性の電荷が印加された場合でも、その電荷をそれぞれ
の基準電位線に逃す素子を用いて構成された保護回路を
設けたことにある。従って、上記した実施の形態におい
ては、サージ保護回路に2つの2端子動作薄膜トランジ
スタを用いているが、それに限定されることはない。ま
た、2端子動作薄膜トランジスタを用いた場合でも、実
施の形態に示されている構造のトランジスタに限定され
ることはない。
【0059】また、本願発明の他の特徴は、走査線側基
準電位線と信号線側基準電位線とに任意の基準電位を印
加できることであり、これにより、薄膜トランジスタア
レイに設けられたサージ保護回路をON、OFFする電
位等を選択できることになる。このため、印加する好適
な基準電位を選択することにより、液晶表示装置の通常
駆動時において、サージ保護回路を設けたための消費電
力の増加を低減することができる。したがって、選択す
る基準電位は、液晶表示装置の走査線電圧、信号線電
圧、共通電極電圧や保護回路に用いる素子等に基づいて
決定されるので、本実施の形態に記載された値に限定さ
れるものではない。
【0060】
【発明の効果】以上説明したように、本願発明によるア
クティブマトリクス液晶表示装置は、液晶表示装置用薄
膜トランジスタアレイにサージ保護回路を付加し、静電
気等による不良を低減することができると共に、液晶表
示装置の通常駆動時にサージ保護回路に流れる電流を低
減させて液晶表示装置の消費電力の増加を抑制できるの
で、液晶表示装置を組み立てた後もサージ保護回路を切
り離す必要がなく、液晶表示装置の製造工程を増加させ
ることがない。
【図面の簡単な説明】
【図1】本願発明の実施の形態によるアクティブマトリ
クス表示装置用薄膜トランジスタアレイの回路構成の概
略を示す図である。
【図2】図1で示した薄膜トランジスタアレイの一本の
走査線に付加された2端子動作薄膜トランジスタの部分
を示す図である。
【図3】アクティブマトリクス表示装置の一般的な駆動
方法を用いたときの、走査電圧、信号線電圧および共通
電極電圧を示す図である。
【図4】アクティブマトリクス表示装置の他の一般的な
駆動方法を用いたときの、走査電圧、信号線電圧および
共通電極電圧を示す図である。
【図5】従来のアクティブマトリクス表示装置の断面図
である。
【図6】図5で示したアクティブマトリクス表示装置用
薄膜トランジスタアレイの回路構成の概略を示す図であ
る。
【図7】従来のアクティブマトリクス表示装置用薄膜ト
ランジスタアレイに用いられる薄膜トランジスタの製造
工程を工程順に示す断面図である。
【図8】従来のアクティブマトリクス表示装置用薄膜ト
ランジスタアレイの回路構成の概略を示す図である。
【図9】特開昭63−220298号に開示された薄膜
トランジスタアレイの回路構成の概略を示す図である。
【図10】図9で示した薄膜トランジスタアレイの一本
の走査線に付加された2端子動作薄膜トランジスタの部
分を示す図である。
【図11】図9で示す2端子動作薄膜トランジスタを付
加したときの走査線および基準電位線の電圧ー電流特性
を示す図である。
【符号の説明】
1 第1の絶縁性基板 2 第2の絶縁性基板 3 走査線 4 信号線 5 表示用薄膜トランジスタ 6 画素電極 21 走査線側入力パッド 22 信号線側入力パッド 26、27、28、29 2端子動作薄膜トランジスタ 30 走査線側基準電位線入力パッド 31 走査線側基準電位線 32 信号線側基準電位線 33 信号線側基準電位線入力パッド 34 走査電圧 35 信号線電圧 36 共通電極電圧 37 コンデンサ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G02F 1/1368 G02F 1/133 550 G09F 9/30 338 H01L 27/12

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 透明絶縁基板上にマトリクス上に配置さ
    れた走査線および信号線と、該走査線と該信号線とで囲
    まれた領域に配置された画素電極と、該走査線と該信号
    線との交点に近接して配置された表示用薄膜トランジス
    タとを有し、該表示用薄膜トランジスタのドレイン電極
    が該信号線に、該表示用薄膜トランジスタのソース電極
    が該画素電極に、該表示用薄膜トランジスタのゲート電
    極が該走査線にそれぞれ接続された薄膜トランジスタア
    レイを有するアクティブマトリクス液晶表示装置におい
    て、 前記薄膜トランジスタアレイの画像領域の外周に、前記
    走査線に直交して配置された走査線側基準電位線と、該
    走査線と該走査線側基準電位線とを接続するサージ保護
    回路と、前記信号線に直交して配置された信号線側基準
    電位線と、該信号線と該信号線側基準電位線とを接続す
    るサージ保護回路とを有し、前記走査線あるいは前記信
    号線にサージ電圧が印加されたときに電荷を前記走査線
    側基準電位線あるいは前記信号線側基準電位線に逃が
    し、更に前記サージ保護回路は、2つの2端子動作薄膜トラ
    ンジスタで構成され、前記走査線に接続された2端子動
    作薄膜トランジスタの一方のゲート電極は該走査線に接
    続され、他方の2端子動作薄膜トランジスタのゲート電
    極は前記走査線側基準電位線に接続され、かつ、前記信
    号線に接続された2端子動作薄膜トランジスタの一方の
    ゲート電極は該信号線に接続され、他方の2端子動作薄
    膜トランジスタのゲート電極は前記信号線側基準電位線
    に接続され、 前記走査線側基準電位線に前記表示用薄膜トランジスタ
    のOFF時のゲート設定電圧を印加するようにしたこと
    特徴とするアクティブマトリクス液晶表示装置。
  2. 【請求項2】 前記信号線側基準電位線に、前記アクテ
    ィブマトリクス液晶表示装置の共通電極に印加する電圧
    と同位の電圧を印加したことを特徴とする請求項1に記
    載のアクティブマトリクス液晶表示装置。
  3. 【請求項3】 前記信号線側基準電位線は前記走査線の
    形成と同時に、前記走査線側基準電位線は前記信号線の
    形成と同時に、前記2端子動作薄膜トランジスタは前記
    表示用薄膜トランジスタの形成と同時に、それぞれ形成
    することを特 徴とする請求項1または2に記載のアクテ
    ィブマトリクス液晶表示装置の薄膜トランジスタアレイ
    の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001257350A (ja) 2000-03-08 2001-09-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4683688B2 (ja) 2000-03-16 2011-05-18 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
KR100628254B1 (ko) 2000-04-12 2006-09-27 엘지.필립스 엘시디 주식회사 액정 표시 장치
JP4410912B2 (ja) 2000-06-07 2010-02-10 Nec液晶テクノロジー株式会社 静電保護回路
KR20020039471A (ko) * 2000-11-21 2002-05-27 주식회사 현대 디스플레이 테크놀로지 액정표시장치의 정전기 방지구조
KR100513656B1 (ko) * 2001-12-04 2005-09-09 비오이 하이디스 테크놀로지 주식회사 박막트랜지스터 액정표시장치
JPWO2003087924A1 (ja) * 2002-04-12 2005-08-25 シチズン時計株式会社 液晶表示パネル
JP5252817B2 (ja) * 2006-03-29 2013-07-31 キヤノン株式会社 撮像装置、放射線撮像装置、撮像装置の駆動方法、放射線撮像システムおよび撮像装置の製造方法
KR101783193B1 (ko) * 2008-09-12 2017-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
EP2172804B1 (en) * 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
US8598667B2 (en) 2009-06-09 2013-12-03 Sharp Kabushiki Kaisha Semiconductor device
CN103336397B (zh) * 2013-07-01 2015-09-09 京东方科技集团股份有限公司 一种阵列基板、显示面板和显示装置
CN105467707B (zh) * 2016-01-29 2019-08-09 京东方科技集团股份有限公司 一种放电电路、阵列基板、液晶显示面板及显示装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5875194A (ja) * 1981-10-30 1983-05-06 株式会社日立製作所 マトリクス表示装置及び駆動方法
JPH0830823B2 (ja) 1986-07-02 1996-03-27 株式会社日立製作所 液晶表示装置
JPS63220289A (ja) 1987-03-10 1988-09-13 日本電気株式会社 薄膜トランジスタアレイ
JPH0356942A (ja) * 1989-07-26 1991-03-12 Hitachi Ltd 液晶表示装置
US5313319A (en) * 1992-06-17 1994-05-17 General Electric Company Active array static protection devices
JP3223614B2 (ja) 1992-12-22 2001-10-29 松下電器産業株式会社 液晶表示装置
JP3290772B2 (ja) * 1993-08-18 2002-06-10 株式会社東芝 表示装置
JPH07175075A (ja) 1993-12-21 1995-07-14 Sharp Corp アクティブマトリックス型液晶パネル
US5852480A (en) * 1994-03-30 1998-12-22 Nec Corporation LCD panel having a plurality of shunt buses
JP2943133B2 (ja) * 1994-04-30 1999-08-30 キヤノン株式会社 絶縁状態測定方法、絶縁状態判定装置及びそれを用いた分散型発電装置
US5657139A (en) * 1994-09-30 1997-08-12 Kabushiki Kaisha Toshiba Array substrate for a flat-display device including surge protection circuits and short circuit line or lines
JPH09130708A (ja) * 1995-10-31 1997-05-16 Victor Co Of Japan Ltd 液晶画像表示装置
JP3326327B2 (ja) * 1996-05-13 2002-09-24 株式会社日立製作所 液晶表示パネル
US5973658A (en) * 1996-12-10 1999-10-26 Lg Electronics, Inc. Liquid crystal display panel having a static electricity prevention circuit and a method of operating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8269905B2 (en) 2007-09-27 2012-09-18 Sony Corporation Electronic device, manufacturing method of the same and electronic apparatus

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