JP3116695B2 - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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Description
【０００１】
【産業上の利用分野】本発明は、交互に異なる導電形を
有する４層からなるサイリスタ構造を有し、ターンオン
およびターンオフのための二つのＭＩＳＦＥＴを備えた
半導体装置に関する。
有する４層からなるサイリスタ構造を有し、ターンオン
およびターンオフのための二つのＭＩＳＦＥＴを備えた
半導体装置に関する。
【０００２】
【従来の技術】本出願人の出願に係る特願平５−32884
号明細書には、第一導電形の第一半導体領域、第二導電
形の第二半導体領域、第一導電形の第三半導体領域およ
び第二導電形の第四半導体領域とからなるサイリスタ構
造を有し、第二半導体領域に対しその多数キャリアを注
入可能の第一のＭＩＳＦＥＴと、この第一のＭＩＳＦＥ
Ｔとは独立に開閉可能であって第三半導体領域からその
多数キャリアを引き抜き可能の第二のＭＩＳＦＥＴとを
備えた半導体装置において、第四半導体領域が、第一の
ＭＩＳＦＥＴのソース領域と、このソース領域とは離隔
した部位に形成された第二のＭＩＳＦＥＴのソース領域
とに分離されてなるものが開示されている。すなわち、
図２に示したように、コレクタ電極 (アノード電極) １
が裏面に設置されたｐ+ 形 (第一導電形) の半導体基板
をコレクタ層 (第一半導体領域) ２として、このコレク
タ層２上に、ｎ- 形 (第二導電形) のベース層 (第二半
導体領域) ３がエピタキシャル成長により形成されてい
る。なお、コレクタ層２とベース層３との間にｎ+ 形の
バッファ層を設けても良い。そして、このｎ- 形のベー
ス層３の表面に、ｐ形のウエル状のベース層 (第三半導
体領域) ４が拡散形成されている。さらに、このｐ形の
ベース層４の内側の表面には、三つの独立したｎ+ 形の
ウエル状の第一のエミッタ層51、第二のエミッタ層52お
よびドレイン層６がそれぞれ形成されている。これらの
うち、第四半導体領域のｎ+ 形のエミッタ層51、52はエ
ミッタ電極71、72を介して相互接続されており、また、
ｐ形のベース層４およびｎ+ 形のドレイン層６にはこれ
らにまたがる短絡用電極８が接続されている。そして、
ｎ+ 形の第一のエミッタ層51から、ｐ形のベース層４お
よびｎ- 形のベース層３の表面にわたって、ゲート酸化
膜９を介して第一のＭＯＳＦＥＴ12を構成する多結晶シ
リコンの第一のゲート電極10が設置されており、一方、
ｎ+ 形のドレイン層６から、ｐ形のベース層４およびｎ
+ 形の第二のエミッタ層52の表面にわたって、ゲート酸
化膜９を介して第二のＭＯＳＦＥＴ13を構成する多結晶
シリコンの第二のゲート電極11が設置されている。第一
のゲート電極10と第二のゲート電極11は独立に制御可能
となっている。第一のＭＯＳＦＥＴ12および第二のＭＯ
ＳＦＥＴ13は、共にｎチャネル型のＭＯＳＦＥＴであ
る。
号明細書には、第一導電形の第一半導体領域、第二導電
形の第二半導体領域、第一導電形の第三半導体領域およ
び第二導電形の第四半導体領域とからなるサイリスタ構
造を有し、第二半導体領域に対しその多数キャリアを注
入可能の第一のＭＩＳＦＥＴと、この第一のＭＩＳＦＥ
Ｔとは独立に開閉可能であって第三半導体領域からその
多数キャリアを引き抜き可能の第二のＭＩＳＦＥＴとを
備えた半導体装置において、第四半導体領域が、第一の
ＭＩＳＦＥＴのソース領域と、このソース領域とは離隔
した部位に形成された第二のＭＩＳＦＥＴのソース領域
とに分離されてなるものが開示されている。すなわち、
図２に示したように、コレクタ電極 (アノード電極) １
が裏面に設置されたｐ+ 形 (第一導電形) の半導体基板
をコレクタ層 (第一半導体領域) ２として、このコレク
タ層２上に、ｎ- 形 (第二導電形) のベース層 (第二半
導体領域) ３がエピタキシャル成長により形成されてい
る。なお、コレクタ層２とベース層３との間にｎ+ 形の
バッファ層を設けても良い。そして、このｎ- 形のベー
ス層３の表面に、ｐ形のウエル状のベース層 (第三半導
体領域) ４が拡散形成されている。さらに、このｐ形の
ベース層４の内側の表面には、三つの独立したｎ+ 形の
ウエル状の第一のエミッタ層51、第二のエミッタ層52お
よびドレイン層６がそれぞれ形成されている。これらの
うち、第四半導体領域のｎ+ 形のエミッタ層51、52はエ
ミッタ電極71、72を介して相互接続されており、また、
ｐ形のベース層４およびｎ+ 形のドレイン層６にはこれ
らにまたがる短絡用電極８が接続されている。そして、
ｎ+ 形の第一のエミッタ層51から、ｐ形のベース層４お
よびｎ- 形のベース層３の表面にわたって、ゲート酸化
膜９を介して第一のＭＯＳＦＥＴ12を構成する多結晶シ
リコンの第一のゲート電極10が設置されており、一方、
ｎ+ 形のドレイン層６から、ｐ形のベース層４およびｎ
+ 形の第二のエミッタ層52の表面にわたって、ゲート酸
化膜９を介して第二のＭＯＳＦＥＴ13を構成する多結晶
シリコンの第二のゲート電極11が設置されている。第一
のゲート電極10と第二のゲート電極11は独立に制御可能
となっている。第一のＭＯＳＦＥＴ12および第二のＭＯ
ＳＦＥＴ13は、共にｎチャネル型のＭＯＳＦＥＴであ
る。
【０００３】図３は図１の半導体装置の等価回路であ
る。本装置においては、ｎ+ 形の第一のエミッタ層51、
ｐ形のベース層４およびｎ- 形のベース層３によりｎｐ
ｎ型のトランジスタＱnpn1が構成され、ｎ+ 形の第二エ
ミッタ層51、ｐ形のベース層４およびｎ- 形のベース層
３によりｎｐｎ型のトランジスタＱnpn2が構成されてい
る。また、ｐ形のベース層４、ｎ- 形のベース層３およ
びｐ+ 形のコレクタ層２によりｐｎｐ型のトランジスタ
Ｑpnp が構成されている。従って、エミッタ層を異にす
る並列接続のトランジスタＱnpn1、Ｑnpn2とＱpnp によ
りサイリスタ構造が構成されている。これらのトランジ
スタＱnpn1、Ｑnpn2およびＱpnp に対し、第一のＭＯＳ
ＦＥＴ12は、トランジスタＱnpn1のコレクタたるｎ形の
ベース層３と第一のエミッタ層51とをｐ形のベース層４
を介して接続し、ｎ形のベース層３へ電子を注入する。
また、第二のＭＯＳＦＥＴ13は、ドレイン層６と第二の
エミッタ層52を接続し、ベース層４から正孔を引き抜
く。
る。本装置においては、ｎ+ 形の第一のエミッタ層51、
ｐ形のベース層４およびｎ- 形のベース層３によりｎｐ
ｎ型のトランジスタＱnpn1が構成され、ｎ+ 形の第二エ
ミッタ層51、ｐ形のベース層４およびｎ- 形のベース層
３によりｎｐｎ型のトランジスタＱnpn2が構成されてい
る。また、ｐ形のベース層４、ｎ- 形のベース層３およ
びｐ+ 形のコレクタ層２によりｐｎｐ型のトランジスタ
Ｑpnp が構成されている。従って、エミッタ層を異にす
る並列接続のトランジスタＱnpn1、Ｑnpn2とＱpnp によ
りサイリスタ構造が構成されている。これらのトランジ
スタＱnpn1、Ｑnpn2およびＱpnp に対し、第一のＭＯＳ
ＦＥＴ12は、トランジスタＱnpn1のコレクタたるｎ形の
ベース層３と第一のエミッタ層51とをｐ形のベース層４
を介して接続し、ｎ形のベース層３へ電子を注入する。
また、第二のＭＯＳＦＥＴ13は、ドレイン層６と第二の
エミッタ層52を接続し、ベース層４から正孔を引き抜
く。
【０００４】このような構成の半導体装置において、第
二のゲート電極11には電位が印加されていない状態また
は負電位が印加された状態で、第一のゲート電極10を高
電位とすると、第一のゲート電極10のバックゲートたる
ｐ形のベース層４の表面はｎ形反転層となり、エミッタ
電極71、ソースとしてのｎ形のエミッタ層51、第一のゲ
ート電極10の直下のｎ形反転層、そしてドレインとして
のｎ- 形のベース層３が接続される。従って、エミッタ
電極71からドリフト領域であるｎ- 形のベース層３へ電
子が注入され、それに呼応して、ｐ+ 形のコレクタ層２
から正孔が注入される。これは、ｐｎｐ形のトランジス
タＱpnp がオン状態となったことを意味する。さらに、
このトランジスタＱpnp の正孔電流が、トランジスタＱ
npn1、Ｑ npn2のベース電流となるため、トランジスタＱ
npn1、Ｑnpn2がオン状態となる。すなわち、ｐ+ 形のコ
レクタ層２、ｎ- 形のベース層３、ｐ形のベース層４お
よびｎ+ 形のエミッタ層51、52により構成されるサイリ
スタがオン状態となり、高濃度のキャリアがデバイス中
に存在し、本装置は低抵抗となる。このように、本装置
は、第二のゲート電極11を低電位とした状態で、第一の
ゲート電極10を高電位とすることによりサイリスタ状態
となるので、オン電圧の低いパワーデバイスとなる。
二のゲート電極11には電位が印加されていない状態また
は負電位が印加された状態で、第一のゲート電極10を高
電位とすると、第一のゲート電極10のバックゲートたる
ｐ形のベース層４の表面はｎ形反転層となり、エミッタ
電極71、ソースとしてのｎ形のエミッタ層51、第一のゲ
ート電極10の直下のｎ形反転層、そしてドレインとして
のｎ- 形のベース層３が接続される。従って、エミッタ
電極71からドリフト領域であるｎ- 形のベース層３へ電
子が注入され、それに呼応して、ｐ+ 形のコレクタ層２
から正孔が注入される。これは、ｐｎｐ形のトランジス
タＱpnp がオン状態となったことを意味する。さらに、
このトランジスタＱpnp の正孔電流が、トランジスタＱ
npn1、Ｑ npn2のベース電流となるため、トランジスタＱ
npn1、Ｑnpn2がオン状態となる。すなわち、ｐ+ 形のコ
レクタ層２、ｎ- 形のベース層３、ｐ形のベース層４お
よびｎ+ 形のエミッタ層51、52により構成されるサイリ
スタがオン状態となり、高濃度のキャリアがデバイス中
に存在し、本装置は低抵抗となる。このように、本装置
は、第二のゲート電極11を低電位とした状態で、第一の
ゲート電極10を高電位とすることによりサイリスタ状態
となるので、オン電圧の低いパワーデバイスとなる。
【０００５】このオン状態から、第一のゲート電極10を
高電位のまま第二のゲート電極11を高電位とすると、第
二のＭＯＳＦＥＴ13もオン状態となり、第二のゲート電
極11の直下のｐ形のベース層４の表面がｎ形に反転す
る。ここで、ｐ形のベース層４における正孔は、短絡用
電極８において電子に変換されるため、ｐ形のベース層
４、短絡用電極８、ｎ+ 形のドレイン層６、第二のゲー
ト電極11の直下のｎ形反転層、そしてｎ+ 形のエミッタ
層52が導通状態となる。このため、ｐ形のコレクタ層２
から注入された正孔電流は、ｐ形のベース層４から短絡
用電極８を介して電子電流に変換され、エミッタ電極72
に流出する。従って、トランジスタＱnpn1、Ｑnpn2はオ
フ状態となる。この結果、サイリスタ動作は消滅し、ト
ランジスタＱpnp のみが作動するトランジスタ状態とな
る。この状態はＩＧＢＴの動作状態と同様であり、デバ
イス中に存在するキャリア密度が減少した状態となって
いる。このため、この後第一のゲート電極10を負電位と
したオフ時に、キャリアの掃き出しに要する時間が短縮
でき、ターンオフ時間を短くすることができる。
高電位のまま第二のゲート電極11を高電位とすると、第
二のＭＯＳＦＥＴ13もオン状態となり、第二のゲート電
極11の直下のｐ形のベース層４の表面がｎ形に反転す
る。ここで、ｐ形のベース層４における正孔は、短絡用
電極８において電子に変換されるため、ｐ形のベース層
４、短絡用電極８、ｎ+ 形のドレイン層６、第二のゲー
ト電極11の直下のｎ形反転層、そしてｎ+ 形のエミッタ
層52が導通状態となる。このため、ｐ形のコレクタ層２
から注入された正孔電流は、ｐ形のベース層４から短絡
用電極８を介して電子電流に変換され、エミッタ電極72
に流出する。従って、トランジスタＱnpn1、Ｑnpn2はオ
フ状態となる。この結果、サイリスタ動作は消滅し、ト
ランジスタＱpnp のみが作動するトランジスタ状態とな
る。この状態はＩＧＢＴの動作状態と同様であり、デバ
イス中に存在するキャリア密度が減少した状態となって
いる。このため、この後第一のゲート電極10を負電位と
したオフ時に、キャリアの掃き出しに要する時間が短縮
でき、ターンオフ時間を短くすることができる。
【０００６】この半導体装置は、上述のように、低オン
電圧で高速スイッチングが可能であることに加えて、サ
イリスタ状態での主電流経路とトランジスタ状態での主
電流経路とを分離することにより、トランジスタ状態に
おいて大きなラッチアップ電流を処理可能であることを
特徴とする。すなわち、装置のサイリスタ状態において
は第二のエミッタ層52がサイリスタのカソードとして作
用するため、主電流は第二のＭＯＳＦＥＴのソース領域
である第二のエミッタ層52の直下からｐ+ 形のコレクタ
層２側へ向けて直線的に流れる。これに対し、装置のト
ランジスタ状態においては、ｎ形のベース層３中の多数
キャリアは第一のＭＯＳＦＥＴを通ってそのソース領域
である第一のエミッタ層51に接続されるエミッタ電極71
の側へ流出し、また少数キャリアは第一のＭＯＳＦＥＴ
の側からｐ形のベース層３内へ流入してｎ+ 形のドレイ
ン層６との接続部および第二のＭＯＳＦＥＴを介して第
二のエミッタ層52からエミッタ電極72の側へ流出するた
め、第二のＭＯＳＦＥＴのソース領域である第二のエミ
ッタ層52の直下のサイリスタ状態における主電流経路を
共用しない。従って、トランジスタ状態における電流経
路が低抵抗化されるので、ラッチアップを抑制すること
ができ、大電流を処理することが可能となる。また、ト
ランジスタ状態での高安定性が確保される。
電圧で高速スイッチングが可能であることに加えて、サ
イリスタ状態での主電流経路とトランジスタ状態での主
電流経路とを分離することにより、トランジスタ状態に
おいて大きなラッチアップ電流を処理可能であることを
特徴とする。すなわち、装置のサイリスタ状態において
は第二のエミッタ層52がサイリスタのカソードとして作
用するため、主電流は第二のＭＯＳＦＥＴのソース領域
である第二のエミッタ層52の直下からｐ+ 形のコレクタ
層２側へ向けて直線的に流れる。これに対し、装置のト
ランジスタ状態においては、ｎ形のベース層３中の多数
キャリアは第一のＭＯＳＦＥＴを通ってそのソース領域
である第一のエミッタ層51に接続されるエミッタ電極71
の側へ流出し、また少数キャリアは第一のＭＯＳＦＥＴ
の側からｐ形のベース層３内へ流入してｎ+ 形のドレイ
ン層６との接続部および第二のＭＯＳＦＥＴを介して第
二のエミッタ層52からエミッタ電極72の側へ流出するた
め、第二のＭＯＳＦＥＴのソース領域である第二のエミ
ッタ層52の直下のサイリスタ状態における主電流経路を
共用しない。従って、トランジスタ状態における電流経
路が低抵抗化されるので、ラッチアップを抑制すること
ができ、大電流を処理することが可能となる。また、ト
ランジスタ状態での高安定性が確保される。
【０００７】
【発明が解決しようとする課題】上記のように、前記の
明細書に開示された半導体装置は、低オン電圧で高速ス
イッチングが可能であり、ラッチアップを抑制できる特
長をもっている。本発明の目的は、これらの特長をさら
に向上させた半導体装置を提供することにある。
明細書に開示された半導体装置は、低オン電圧で高速ス
イッチングが可能であり、ラッチアップを抑制できる特
長をもっている。本発明の目的は、これらの特長をさら
に向上させた半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第一導電形の第一半導体領域、第二導
電形の第二半導体領域、第一導電形の第三半導体領域お
よび第二導電形の第四半導体領域とからなるサイリスタ
構造を有し、第二半導体領域に対しその多数キャリアを
第四半導体領域から注入可能の第一のＭＩＳＦＥＴと、
この第一のＭＩＳＦＥＴとは独立に開閉可能であって第
三半導体領域からその多数キャリアを第四半導体領域へ
引き抜き可能の第二のＭＩＳＦＥＴとを備え、第四半導
体領域が第一のＭＩＳＦＥＴのソース領域と、このソー
ス領域とは離隔した部位に形成された第二のＭＩＳＦＥ
Ｔのソース領域とに分離されてなる半導体装置におい
て、第二のＭＩＳＦＥＴのソース領域、ドレイン領域の
深さが異なるものとする。あるいは第二のＭＩＳＦＥＴ
のソース領域およびドレイン領域の深さが第一のＭＩＳ
ＦＥＴのソース領域の深さより深いものとする。また別
の本発明では、第三半導体領域の第一のＭＩＳＦＥＴの
ゲート電極直下と第二のＭＩＳＦＥＴのゲート電極直下
との間に、第四半導体領域より深いが第三半導体領域よ
り浅く、第三半導体領域より高不純物濃度の第一導電形
の半導体領域が形成されたものとする。
めに、本発明は、第一導電形の第一半導体領域、第二導
電形の第二半導体領域、第一導電形の第三半導体領域お
よび第二導電形の第四半導体領域とからなるサイリスタ
構造を有し、第二半導体領域に対しその多数キャリアを
第四半導体領域から注入可能の第一のＭＩＳＦＥＴと、
この第一のＭＩＳＦＥＴとは独立に開閉可能であって第
三半導体領域からその多数キャリアを第四半導体領域へ
引き抜き可能の第二のＭＩＳＦＥＴとを備え、第四半導
体領域が第一のＭＩＳＦＥＴのソース領域と、このソー
ス領域とは離隔した部位に形成された第二のＭＩＳＦＥ
Ｔのソース領域とに分離されてなる半導体装置におい
て、第二のＭＩＳＦＥＴのソース領域、ドレイン領域の
深さが異なるものとする。あるいは第二のＭＩＳＦＥＴ
のソース領域およびドレイン領域の深さが第一のＭＩＳ
ＦＥＴのソース領域の深さより深いものとする。また別
の本発明では、第三半導体領域の第一のＭＩＳＦＥＴの
ゲート電極直下と第二のＭＩＳＦＥＴのゲート電極直下
との間に、第四半導体領域より深いが第三半導体領域よ
り浅く、第三半導体領域より高不純物濃度の第一導電形
の半導体領域が形成されたものとする。
【０００９】
【作用】第二のＭＩＳＦＥＴのソース領域およびドレイ
ン領域はゲートをマスクとしての拡散で形成される。こ
の両領域を同時に形成しないで、一方を他方より、ある
いは双方を第一のＭＩＳＦＥＴのソース領域より深くす
ると、横方向拡散により第二のＭＩＳＦＥＴのゲート幅
に対してチャネル長をさらに短くすることができる。こ
のため、デザインルールをさらに縮小することなく、Ｍ
ＩＳＦＥＴのチャネル幅の微細化が可能になり、第二の
ＭＩＳＦＥＴのオン抵抗が低減する。その結果、ラッチ
アップ電流の増大および高速ターンオフが可能になる。
ン領域はゲートをマスクとしての拡散で形成される。こ
の両領域を同時に形成しないで、一方を他方より、ある
いは双方を第一のＭＩＳＦＥＴのソース領域より深くす
ると、横方向拡散により第二のＭＩＳＦＥＴのゲート幅
に対してチャネル長をさらに短くすることができる。こ
のため、デザインルールをさらに縮小することなく、Ｍ
ＩＳＦＥＴのチャネル幅の微細化が可能になり、第二の
ＭＩＳＦＥＴのオン抵抗が低減する。その結果、ラッチ
アップ電流の増大および高速ターンオフが可能になる。
【００１０】さらに、第二のＭＩＳＦＥＴのソース領域
の深さを深くすることは、主電流の流れるサイリスタ構
造の上部にある第二導電形の第四半導体領域、すなわち
第二のＭＩＳＦＥＴのソース領域、第一導電形の第三半
導体領域および第二導電形の第二半導体領域よりなるバ
イポーラトランジスタのベース層を狭くし、このトラン
ジスタｈFEが上昇するので、サイリスタのオン電圧が上
昇する。
の深さを深くすることは、主電流の流れるサイリスタ構
造の上部にある第二導電形の第四半導体領域、すなわち
第二のＭＩＳＦＥＴのソース領域、第一導電形の第三半
導体領域および第二導電形の第二半導体領域よりなるバ
イポーラトランジスタのベース層を狭くし、このトラン
ジスタｈFEが上昇するので、サイリスタのオン電圧が上
昇する。
【００１１】第三半導体領域の第一のＭＩＳＦＥＴのゲ
ート電極直下と第二のＭＩＳＦＥＴのゲート電極直下と
の間に第三半導体領域より高不純物濃度の半導体領域を
形成することは、前記の明細書の請求項４および図23に
開示され、第二半導体領域の多数キャリア流出における
抵抗をさらに軽減し、トランジスタ状態で許容できる最
大電流の増加が可能となる。また、サイリスタ状態から
トランジスタ状態への移行時間を短縮し、ターンオフ時
間を短縮する作用がある。この半導体領域の深さを第三
半導体領域の深さより浅くすることは、この領域の表面
不純物濃度を高めることができ、ＩＧＢＴ動作時のラッ
チアップする電流値を大きくする作用が強くなる。ラッ
チアップは、第四半導体領域である第二導電形の第一の
ＭＩＳＦＥＴのソース領域、第一導電形の第三半導体領
域および第二導電形の第二半導体領域からなるバイポー
ラトランジスタが動作することにより起こる。第四半導
体領域より深い高不純物濃度の領域を形成することによ
り、第四半導体領域の下側における抵抗が下がり、その
間における電圧降下が防げるので、上記のバイポーラト
ランジスタが動作しにくくなり、ラッチアップ電流が増
大する。
ート電極直下と第二のＭＩＳＦＥＴのゲート電極直下と
の間に第三半導体領域より高不純物濃度の半導体領域を
形成することは、前記の明細書の請求項４および図23に
開示され、第二半導体領域の多数キャリア流出における
抵抗をさらに軽減し、トランジスタ状態で許容できる最
大電流の増加が可能となる。また、サイリスタ状態から
トランジスタ状態への移行時間を短縮し、ターンオフ時
間を短縮する作用がある。この半導体領域の深さを第三
半導体領域の深さより浅くすることは、この領域の表面
不純物濃度を高めることができ、ＩＧＢＴ動作時のラッ
チアップする電流値を大きくする作用が強くなる。ラッ
チアップは、第四半導体領域である第二導電形の第一の
ＭＩＳＦＥＴのソース領域、第一導電形の第三半導体領
域および第二導電形の第二半導体領域からなるバイポー
ラトランジスタが動作することにより起こる。第四半導
体領域より深い高不純物濃度の領域を形成することによ
り、第四半導体領域の下側における抵抗が下がり、その
間における電圧降下が防げるので、上記のバイポーラト
ランジスタが動作しにくくなり、ラッチアップ電流が増
大する。
【００１２】
【実施例】以下、図２と共通の部分に同一の符号を付し
た図を引用して本発明の実施例について述べる。図１に
示すダブルゲートを備えた半導体装置は、図２とくらべ
てｎ+ 形のドレイン層６が他のｎ+ 形の拡散層51、52の
深さ約0.３μｍに比して深い、約１μｍの深さに形成さ
れている。すなわち、第二のＭＯＳＦＥＴの片側の拡散
層の拡散深さを深くすることにより、第二のＭＯＳＦＥ
Ｔのゲート幅 (ゲート電極11の幅) に対して、チャネル
長をさらに短くすることができる。このため、この方法
を用いることにより、第二のＭＯＳＦＥＴのソース・ド
レイン拡散層を同時に形成する方法と比較すると、同じ
デザインルールをさらに縮小することなく、ＭＯＳＦＥ
Ｔのチャネル幅の微細化が可能となる。従って、第二の
ＭＯＳＦＥＴのオン抵抗をさらに低減することができ、
つまりはラッチアップ電流の増大および高速ターンオフ
が可能となる。
た図を引用して本発明の実施例について述べる。図１に
示すダブルゲートを備えた半導体装置は、図２とくらべ
てｎ+ 形のドレイン層６が他のｎ+ 形の拡散層51、52の
深さ約0.３μｍに比して深い、約１μｍの深さに形成さ
れている。すなわち、第二のＭＯＳＦＥＴの片側の拡散
層の拡散深さを深くすることにより、第二のＭＯＳＦＥ
Ｔのゲート幅 (ゲート電極11の幅) に対して、チャネル
長をさらに短くすることができる。このため、この方法
を用いることにより、第二のＭＯＳＦＥＴのソース・ド
レイン拡散層を同時に形成する方法と比較すると、同じ
デザインルールをさらに縮小することなく、ＭＯＳＦＥ
Ｔのチャネル幅の微細化が可能となる。従って、第二の
ＭＯＳＦＥＴのオン抵抗をさらに低減することができ、
つまりはラッチアップ電流の増大および高速ターンオフ
が可能となる。
【００１３】図４は、ＭＯＳＦＥＴのゲート幅 (ゲート
電極の幅) とチャネル抵抗の関係を示し、線41は、上記
の実施例の第二のＭＯＳＦＥＴと同様にソース拡散層の
深さが約0.３μｍ、ドレイン拡散層の深さが約１μｍの
場合、線42は図２に示した従来の構造のようにソース拡
散層、ドレイン拡散層がいずれも約0.３μｍの場合であ
る。図４より明らかなように、例えば本発明の実施例の
ゲート幅５μｍのＭＯＳＦＥＴのチャネル抵抗は、従来
の構造のゲート幅２μｍのＭＯＳＦＥＴのチャネル抵抗
とほぼ等しいことがわかる。このように本発明により、
微細加工技術を用いることなくＭＯＳＦＥＴのオン抵抗
を大幅に減少することが可能となる。
電極の幅) とチャネル抵抗の関係を示し、線41は、上記
の実施例の第二のＭＯＳＦＥＴと同様にソース拡散層の
深さが約0.３μｍ、ドレイン拡散層の深さが約１μｍの
場合、線42は図２に示した従来の構造のようにソース拡
散層、ドレイン拡散層がいずれも約0.３μｍの場合であ
る。図４より明らかなように、例えば本発明の実施例の
ゲート幅５μｍのＭＯＳＦＥＴのチャネル抵抗は、従来
の構造のゲート幅２μｍのＭＯＳＦＥＴのチャネル抵抗
とほぼ等しいことがわかる。このように本発明により、
微細加工技術を用いることなくＭＯＳＦＥＴのオン抵抗
を大幅に減少することが可能となる。
【００１４】この効果は、図５に示した本発明の別の実
施例におけるように、ドレイン層６は第一のＭＯＳＦＥ
Ｔのエミッタ層51と同時に形成し、第二のＭＯＳＦＥＴ
のエミッタ層52を深くすることによっても、またドレイ
ン層６およびエミッタ層52の双方の拡散深さを深くする
ことによっても得られる。さらに、第二のＭＯＳＦＥＴ
のソース拡散の拡散深さを深くすることは、サイリスタ
動作時のオン電圧をさらに低減する効果も兼ね備えてい
る。サイリスタ動作時には主電流は、エミッタ層51、ｐ
形のベース層４、ｎ形のベース層３およびｐ形のコレク
タ層２よりなるｎｐｎｐサイリスタを流れている。この
ため、第二のＭＯＳＦＥＴのソース拡散層を深くするこ
とにより、上部ｎｐｎトランジスタのｈFEが上昇し、つ
まりはサイリスタのオン電圧が低減できる。
施例におけるように、ドレイン層６は第一のＭＯＳＦＥ
Ｔのエミッタ層51と同時に形成し、第二のＭＯＳＦＥＴ
のエミッタ層52を深くすることによっても、またドレイ
ン層６およびエミッタ層52の双方の拡散深さを深くする
ことによっても得られる。さらに、第二のＭＯＳＦＥＴ
のソース拡散の拡散深さを深くすることは、サイリスタ
動作時のオン電圧をさらに低減する効果も兼ね備えてい
る。サイリスタ動作時には主電流は、エミッタ層51、ｐ
形のベース層４、ｎ形のベース層３およびｐ形のコレク
タ層２よりなるｎｐｎｐサイリスタを流れている。この
ため、第二のＭＯＳＦＥＴのソース拡散層を深くするこ
とにより、上部ｎｐｎトランジスタのｈFEが上昇し、つ
まりはサイリスタのオン電圧が低減できる。
【００１５】図６は別の本発明の実施例を示し、ｐ形の
ベース層４のさらに内側に高濃度のｐ形の拡散層14が設
けられている。このｐ形の拡散層14の拡散深さは、ｐ形
のベース層４の拡散深さよりも浅く、ｎ形のエミッタ層
51の拡散深さよりも深いことが望ましい。この拡散層13
を形成することで、ＩＧＢＴ動作時におけるラッチアッ
プする電流値を大きくすることができる。すなわち、ラ
ッチアップはｎ形のエミッタ層51、ｐ形のベース層４、
ｎ形のベース層３からなるｎｐｎバイポーラトランジス
タが動作することにより起こる。ｐ形の拡散層13を新た
に設置することにより、ＩＧＢＴ動作時のホール電流の
経路となるエミッタ層51の下側部分の抵抗が下がるため
に、ｐ形の拡散層４および14における電圧降下を防ぐこ
とができる。これにより、このｎｐｎトランジスタのベ
ース層が順バイアスされにくくなり、ＩＧＢＴ動作時に
おけるラッチアップする電流値を増大することができ、
可制御電流を大きくとることができる。
ベース層４のさらに内側に高濃度のｐ形の拡散層14が設
けられている。このｐ形の拡散層14の拡散深さは、ｐ形
のベース層４の拡散深さよりも浅く、ｎ形のエミッタ層
51の拡散深さよりも深いことが望ましい。この拡散層13
を形成することで、ＩＧＢＴ動作時におけるラッチアッ
プする電流値を大きくすることができる。すなわち、ラ
ッチアップはｎ形のエミッタ層51、ｐ形のベース層４、
ｎ形のベース層３からなるｎｐｎバイポーラトランジス
タが動作することにより起こる。ｐ形の拡散層13を新た
に設置することにより、ＩＧＢＴ動作時のホール電流の
経路となるエミッタ層51の下側部分の抵抗が下がるため
に、ｐ形の拡散層４および14における電圧降下を防ぐこ
とができる。これにより、このｎｐｎトランジスタのベ
ース層が順バイアスされにくくなり、ＩＧＢＴ動作時に
おけるラッチアップする電流値を増大することができ、
可制御電流を大きくとることができる。
【００１６】本発明は、以上の実施例に限定されず、前
記の明細書の各請求項に記載された発明と並行して実施
することも可能である。
記の明細書の各請求項に記載された発明と並行して実施
することも可能である。
【００１７】
【発明の効果】本発明によれば、特願平５−32884 号で
出願されたダブルゲート型の半導体装置の第二のＭＩＳ
ＦＥＴのソース・ドレイン領域の両方またはどちらかの
拡散深さを、第一のＭＩＳＦＥＴのソース領域の拡散深
さより深くすることで、オン時に主電流の流れる第二の
ＭＩＳＦＥＴのオン抵抗を低減することができるため、
可制御電流を増大することができる。さらに、サイリス
タ動作時のオン電圧を低減できるために、スイッチング
損失の低減も可能となる。
出願されたダブルゲート型の半導体装置の第二のＭＩＳ
ＦＥＴのソース・ドレイン領域の両方またはどちらかの
拡散深さを、第一のＭＩＳＦＥＴのソース領域の拡散深
さより深くすることで、オン時に主電流の流れる第二の
ＭＩＳＦＥＴのオン抵抗を低減することができるため、
可制御電流を増大することができる。さらに、サイリス
タ動作時のオン電圧を低減できるために、スイッチング
損失の低減も可能となる。
【００１８】また、第一のＭＩＳＦＥＴのソース領域下
の抵抗を下げる高不純物濃度半導体領域を形成すること
によっても、ラッチアップする電流値を増大させ、可制
御電流を大きくすることができる。
の抵抗を下げる高不純物濃度半導体領域を形成すること
によっても、ラッチアップする電流値を増大させ、可制
御電流を大きくすることができる。
【図１】本発明の一実施例の半導体装置の断面図
【図２】先願の従来技術の半導体装置の断面図
【図３】本発明の実施例および先願の従来技術の半導体
装置の等価回路図
装置の等価回路図
【図４】本発明の実施例および従来技術の半導体装置中
に形成されるＭＯＳＦＥＴのゲート幅とチャネル抵抗と
の関係線図
に形成されるＭＯＳＦＥＴのゲート幅とチャネル抵抗と
の関係線図
【図５】本発明の他の実施例の半導体装置の断面図
【図６】別の本発明の一実施例の半導体装置の断面図
１ コレクタ電極 ２ ｐ+ コレクタ層 ３ ｎ- ベース層 ４ ｐベース層 51 ｐ+ 第一エミッタ層 52 ｐ+ 第二エミッタ層 ６ ｎ+ ドレイン層 71、72 エミッタ電極 ９ ゲート酸化膜 10、11 ゲート電極 12 第一のＭＯＳＦＥＴ 13 第二のＭＯＳＦＥＴ 14 ｐ+ 拡散層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−21783（ＪＰ，Ａ) 特開 昭62−76557（ＪＰ，Ａ) 特開 平５−121729（ＪＰ，Ａ) 特開 平６−69496（ＪＰ，Ａ) 特開 平６−125078（ＪＰ，Ａ) 特開 昭63−280459（ＪＰ，Ａ) 特開 平３−136371（ＪＰ，Ａ) 特開 平７−99306（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/74 H01L 29/749 H01L 29/78 655
Claims (3)
- 【請求項１】第一導電形の第一半導体領域、第二導電形
の第二半導体領域、第一導電形の第三半導体領域および
第二導電形の第四半導体領域とからなるサイリスタ構造
を有し、第二半導体領域に対しその多数キャリアを第四
半導体領域から注入可能の第一のＭＩＳＦＥＴと、この
第一のＭＩＳＦＥＴとは独立に開閉可能であって第三半
導体領域からその多数キャリアを第四半導体領域へ引き
抜き可能の第二のＭＩＳＦＥＴとを備え、第四半導体領
域が第一のＭＩＳＦＥＴのソース領域と、このソース領
域とは離隔した部位に形成された第二のＭＩＳＦＥＴの
ソース領域とに分離されてなるものにおいて、第二のＭ
ＩＳＦＥＴのソース領域、ドレイン領域の深さが異なる
ことを特徴とする半導体装置。 - 【請求項２】第一導電形の第一半導体領域、第二導電形
の第二半導体領域、第一導電形の第三半導体領域および
第二導電形の第四半導体領域とからなるサイリスタ構造
を有し、第二半導体領域に対しその多数キャリアを第四
半導体領域から注入可能の第一のＭＩＳＦＥＴと、この
第一のＭＩＳＦＥＴとは独立に開閉可能であって第三半
導体領域からその多数キャリアを第四半導体領域へ引き
抜き可能の第二のＭＩＳＦＥＴとを備え、第四半導体領
域が第一のＭＩＳＦＥＴのソース領域と、このソース領
域とは隔離した部位に形成された第二のＭＩＳＦＥＴの
ソース領域とに分離されてなるものにおいて、第二のＭ
ＩＳＦＥＴのソース領域およびドレイン領域の深さが第
一のＭＩＳＦＥＴのソース領域の深さより深いことを特
徴とする半導体装置。 - 【請求項３】第一導電形の第一半導体領域、第二導電形
の第二半導体領域、第一導電形の第三半導体領域および
第二導電形の第四半導体領域とからなるサイリスタ構造
を有し、第二半導体領域に対しその多数キャリアを第四
半導体領域から注入可能の第一のＭＩＳＦＥＴと、この
第一のＭＩＳＦＥＴとは独立に開閉可能であって第三半
導体領域からその多数キャリアを第四半導体領域へ引き
抜き可能の第二のＭＩＳＦＥＴとを備え、第四半導体領
域が第一のＭＩＳＦＥＴのソース領域と、このソース領
域とは離隔した部位に形成された第二のＭＩＳＦＥＴの
ソース領域とに分離されてなるものにおいて、第三半導
体領域の第一のＭＩＳＦＥＴのゲート電極直下と第二の
ＭＩＳＦＥＴのゲート電極直下との間に、第四半導体領
域より深いが第三半導体領域より浅く、第三半導体領域
より高不純物濃度の第一導電形の半導体領域が形成され
たことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05309964A JP3116695B2 (ja) | 1993-12-10 | 1993-12-10 | 半導体装置 |
| EP94119528A EP0657943A3 (en) | 1993-12-10 | 1994-12-09 | Semiconductor device having a thyristor structure |
| US08/352,956 US5606183A (en) | 1993-07-27 | 1994-12-09 | Double-gated turn-off thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05309964A JP3116695B2 (ja) | 1993-12-10 | 1993-12-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07161966A JPH07161966A (ja) | 1995-06-23 |
| JP3116695B2 true JP3116695B2 (ja) | 2000-12-11 |
Family
ID=17999487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05309964A Expired - Fee Related JP3116695B2 (ja) | 1993-07-27 | 1993-12-10 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0657943A3 (ja) |
| JP (1) | JP3116695B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19750413A1 (de) * | 1997-11-14 | 1999-05-20 | Asea Brown Boveri | Bipolartransistor mit isolierter Steuerelektrode (IGBT) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3689680T2 (de) * | 1985-09-30 | 1994-06-23 | Toshiba Kawasaki Kk | Mittels Steuerelektrode abschaltbarer Thyristor mit unabhängigen Zünd-/Lösch-Kontrolltransistoren. |
| JPH0795596B2 (ja) * | 1989-10-23 | 1995-10-11 | 三菱電機株式会社 | サイリスタ及びその製造方法 |
| GB2267996B (en) * | 1992-06-01 | 1996-04-17 | Fuji Electric Co Ltd | Semiconductor device |
-
1993
- 1993-12-10 JP JP05309964A patent/JP3116695B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-09 EP EP94119528A patent/EP0657943A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0657943A3 (en) | 1999-05-19 |
| EP0657943A2 (en) | 1995-06-14 |
| JPH07161966A (ja) | 1995-06-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |