JP2945805B2 - Ａ／ｄ変換器 - Google Patents
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- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電圧転送方式を採用し
たＡ／Ｄ変換器と、容量による補間方式を採用したＡ／
Ｄ変換器とに関するものである。
たＡ／Ｄ変換器と、容量による補間方式を採用したＡ／
Ｄ変換器とに関するものである。
【０００２】
【従来の技術】アナログ電圧値をデジタル電圧値に量子
化する機能を有するＡ／Ｄ変換器は、産業上の利用にお
いて、変換精度（分解能、微分非直線性誤差）、変換周
波数、消費電力が重要な特性となるが、これらの特性は
相反するため、それぞれの産業分野に適合する特性に合
わせてＡ／Ｄ変換器が開発されている。
化する機能を有するＡ／Ｄ変換器は、産業上の利用にお
いて、変換精度（分解能、微分非直線性誤差）、変換周
波数、消費電力が重要な特性となるが、これらの特性は
相反するため、それぞれの産業分野に適合する特性に合
わせてＡ／Ｄ変換器が開発されている。
【０００３】近年になって画像処理分野におけるＡ／Ｄ
変換器の応用として携帯型ビデオカメラの信号処理に利
用されることが頻繁になってきた。この分野のＡ／Ｄ変
換器はイメージセンサの出力信号を処理するため２０Ｍ
Ｈｚ近辺の変換周波数ながら電池駆動であり低消費電力
であることが必須の条件となっている。
変換器の応用として携帯型ビデオカメラの信号処理に利
用されることが頻繁になってきた。この分野のＡ／Ｄ変
換器はイメージセンサの出力信号を処理するため２０Ｍ
Ｈｚ近辺の変換周波数ながら電池駆動であり低消費電力
であることが必須の条件となっている。
【０００４】図９に従来の構成のＡ／Ｄ変換器を示す。
保持容量と緩衝回路とで構成された標本化回路７７によ
ってアナログ電圧を標本化し、電圧増幅回路７８は標本
化されたアナログ電圧と参照電圧との間の電圧差を増幅
する。増幅された電圧差は論理レベル増幅回路１０によ
って論理電圧に増幅され、論理回路１１によってＡ／Ｄ
変換出力１２に変換される。
保持容量と緩衝回路とで構成された標本化回路７７によ
ってアナログ電圧を標本化し、電圧増幅回路７８は標本
化されたアナログ電圧と参照電圧との間の電圧差を増幅
する。増幅された電圧差は論理レベル増幅回路１０によ
って論理電圧に増幅され、論理回路１１によってＡ／Ｄ
変換出力１２に変換される。
【０００５】これら画像処理用Ａ／Ｄ変換器の一例とし
て図１１に、ＣＭＯＳトランジスタで構成されているモ
ノリシックＡ／Ｄ変換器を示す。変換動作を述べるに先
だって、構成要素の一つである電圧比較器の動作を説明
する。下位電圧比較器９６のＳＷ５、ＳＷ６、ＳＷ７、
ＳＷ８はスイッチであり、ＰＭＯＳ単体のトランスファ
ーゲート、ＮＭＯＳ単体のトランスファーゲート、ＣＭ
ＯＳのトランスファーゲートから選択して適用できる。
ＳＷ６の一方の入力端子はアナログ信号１に接続され、
ＳＷ６の他方の端子は容量Ｃ１に接続されている。ＳＷ
５の一方の端子は基準抵抗列及びスイッチ列８４に接続
され、ＳＷ５の他方の端子は容量Ｃ１の端子のうちＳＷ
６が接続されている端子に接続されている。ＳＷ５、Ｓ
Ｗ６の接続されていない側の容量Ｃ１の端子は、インバ
ータ８２の入力端子に接続されている。ところでインバ
ータ８２、インバータ８３、インバータ９７はＣＭＯＳ
インバータ、Ｅ／Ｄインバータ、Ｅ／Ｅインバータを選
択して適用できる。ＳＷ７の一方の端子はインバータ８
２の入力に接続され、ＳＷ７の他方の端子はインバータ
８２の出力に接続されている。容量Ｃ２の一方の端子は
インバータ８３の入力端子に接続され、容量Ｃ２の他方
の端子はインバータ８２の出力端子に接続されている。
ＳＷ８の一方の端子はインバータ８３の入力端子に接続
され、ＳＷ８の他方の端子はインバータ８３の出力端子
に接続されている。インバータ８３の出力端子は、イン
バータ９７の入力端子に接続されている。以上が下位電
圧比較器９６の構成である。
て図１１に、ＣＭＯＳトランジスタで構成されているモ
ノリシックＡ／Ｄ変換器を示す。変換動作を述べるに先
だって、構成要素の一つである電圧比較器の動作を説明
する。下位電圧比較器９６のＳＷ５、ＳＷ６、ＳＷ７、
ＳＷ８はスイッチであり、ＰＭＯＳ単体のトランスファ
ーゲート、ＮＭＯＳ単体のトランスファーゲート、ＣＭ
ＯＳのトランスファーゲートから選択して適用できる。
ＳＷ６の一方の入力端子はアナログ信号１に接続され、
ＳＷ６の他方の端子は容量Ｃ１に接続されている。ＳＷ
５の一方の端子は基準抵抗列及びスイッチ列８４に接続
され、ＳＷ５の他方の端子は容量Ｃ１の端子のうちＳＷ
６が接続されている端子に接続されている。ＳＷ５、Ｓ
Ｗ６の接続されていない側の容量Ｃ１の端子は、インバ
ータ８２の入力端子に接続されている。ところでインバ
ータ８２、インバータ８３、インバータ９７はＣＭＯＳ
インバータ、Ｅ／Ｄインバータ、Ｅ／Ｅインバータを選
択して適用できる。ＳＷ７の一方の端子はインバータ８
２の入力に接続され、ＳＷ７の他方の端子はインバータ
８２の出力に接続されている。容量Ｃ２の一方の端子は
インバータ８３の入力端子に接続され、容量Ｃ２の他方
の端子はインバータ８２の出力端子に接続されている。
ＳＷ８の一方の端子はインバータ８３の入力端子に接続
され、ＳＷ８の他方の端子はインバータ８３の出力端子
に接続されている。インバータ８３の出力端子は、イン
バータ９７の入力端子に接続されている。以上が下位電
圧比較器９６の構成である。
【０００６】次に動作について説明する。図１６はＳＷ
５、ＳＷ６、ＳＷ７、ＳＷ８のタイミングチャートであ
る。このタイミングチャートではクロックがハイレベル
のときスイッチはＯＮ状態を、ローレベルのときスイッ
チはＯＦＦ状態を示している。サンプル期間ではＳＷ
６、ＳＷ７、ＳＷ８がＯＮ状態となる。これによってア
ナログ信号１が容量Ｃ１に接続される。これによってア
ナログ信号１が接続されている容量Ｃ１の一方の端子は
アナログ信号１の電圧値となる。容量Ｃ１の他方の端子
の電圧値はＶａとなる。ＳＷ７がＯＮ状態となっている
ので、インバータ８２の入力端子及び出力端子の電圧値
は、インバータの入出力静特性曲線と、入力電圧と出力
電圧とが等しくなる直線との交点の電圧値Ｖａ（図１９
を参照）となるからである。同様にしてＳＷ８がＯＮ状
態となっているのでインバータ８３の入力端子と出力端
子の電圧値はＶａとなる。次にホールド期間ではＳＷ
６、ＳＷ７、ＳＷ８がＯＦＦ状態になる。この時点での
アナログ電圧が容量Ｃ１に保持される。すなわち容量Ｃ
１の両端子の電圧はホールド期間に入った時点で保持さ
れたアナログ電圧とＶａとの電圧差となって、容量Ｃ１
に保持されることになるわけである。
５、ＳＷ６、ＳＷ７、ＳＷ８のタイミングチャートであ
る。このタイミングチャートではクロックがハイレベル
のときスイッチはＯＮ状態を、ローレベルのときスイッ
チはＯＦＦ状態を示している。サンプル期間ではＳＷ
６、ＳＷ７、ＳＷ８がＯＮ状態となる。これによってア
ナログ信号１が容量Ｃ１に接続される。これによってア
ナログ信号１が接続されている容量Ｃ１の一方の端子は
アナログ信号１の電圧値となる。容量Ｃ１の他方の端子
の電圧値はＶａとなる。ＳＷ７がＯＮ状態となっている
ので、インバータ８２の入力端子及び出力端子の電圧値
は、インバータの入出力静特性曲線と、入力電圧と出力
電圧とが等しくなる直線との交点の電圧値Ｖａ（図１９
を参照）となるからである。同様にしてＳＷ８がＯＮ状
態となっているのでインバータ８３の入力端子と出力端
子の電圧値はＶａとなる。次にホールド期間ではＳＷ
６、ＳＷ７、ＳＷ８がＯＦＦ状態になる。この時点での
アナログ電圧が容量Ｃ１に保持される。すなわち容量Ｃ
１の両端子の電圧はホールド期間に入った時点で保持さ
れたアナログ電圧とＶａとの電圧差となって、容量Ｃ１
に保持されることになるわけである。
【０００７】容量Ｃ１に保持された電圧差を電荷量Ｑ１
として表す場合は平行平板型コンデンサの蓄積電荷と端
子電圧差の関係を適用することができ、次式で表せる。
として表す場合は平行平板型コンデンサの蓄積電荷と端
子電圧差の関係を適用することができ、次式で表せる。
【０００８】 Ｑ１＝Ｃ１（Ｖｉｎ−Ｖａ） （１） Ｃ１ Ｃ１の容量値 Ｖｉｎ 保持されたアナログ電圧。
【０００９】次に比較期間でＳＷ５がＯＮ状態になると
インバータ８２の入力端子の電圧Ｖｂと参照電圧Ｖｒｅ
ｆとの電位差が、容量Ｃ１の両端子間に印加される。Ｓ
Ｗ７はＯＦＦ状態であり、インバータ８２の入力端子は
ＭＯＳトランジスタのゲートであるため入力インピーダ
ンスが高くゲート電流の流入出が殆ど無視できるので、
インバータ８２の入力端子の電荷がホールド期間から保
持される結果、 Ｑ１＝Ｃ１（Ｖｒｅｆ−Ｖｂ） （２） Ｖｒｅｆ 参照電圧 が成り立つ。式（２）に式（１）を代入して、Ｑ１を消
去し、Ｖｂについて解くと、 Ｖｂ＝Ｖｒｅｆ−Ｖｉｎ＋Ｖａ （３） となる。
インバータ８２の入力端子の電圧Ｖｂと参照電圧Ｖｒｅ
ｆとの電位差が、容量Ｃ１の両端子間に印加される。Ｓ
Ｗ７はＯＦＦ状態であり、インバータ８２の入力端子は
ＭＯＳトランジスタのゲートであるため入力インピーダ
ンスが高くゲート電流の流入出が殆ど無視できるので、
インバータ８２の入力端子の電荷がホールド期間から保
持される結果、 Ｑ１＝Ｃ１（Ｖｒｅｆ−Ｖｂ） （２） Ｖｒｅｆ 参照電圧 が成り立つ。式（２）に式（１）を代入して、Ｑ１を消
去し、Ｖｂについて解くと、 Ｖｂ＝Ｖｒｅｆ−Ｖｉｎ＋Ｖａ （３） となる。
【００１０】インバータ８２の入力端子はＶａよりもＶ
ｒｅｆ−Ｖｉｎ（参照電圧と保持されたアナログ入力電
圧との差分）の電圧分が変化する。したがって、インバ
ータ８２の出力電圧Ｖｏｆは、 Ｖｏｆ＝Ｇｆ（Ｖｒｅｆ−Ｖｉｎ）＋Ｖａ （４） Ｇｆ ＜−１ Ｇｆ インバータ８２の電圧利得 で表される（図１９参照）。インバータ８３においても
同じ動作で入力電圧を増幅する。インバータ８３のＶａ
からの電圧変化量はインバータ８２の出力電圧Ｖｏｆの
うちＶａからの変化分となるので出力電圧Ｖｏｓは、 Ｖｏｓ＝Ｇｆ・Ｇｓ（Ｖｒｅｆ−Ｖｉｎ）＋Ｖａ （５） Ｇｓ＜−１ Ｇｓ インバータ８３の電圧利得 で表される。
ｒｅｆ−Ｖｉｎ（参照電圧と保持されたアナログ入力電
圧との差分）の電圧分が変化する。したがって、インバ
ータ８２の出力電圧Ｖｏｆは、 Ｖｏｆ＝Ｇｆ（Ｖｒｅｆ−Ｖｉｎ）＋Ｖａ （４） Ｇｆ ＜−１ Ｇｆ インバータ８２の電圧利得 で表される（図１９参照）。インバータ８３においても
同じ動作で入力電圧を増幅する。インバータ８３のＶａ
からの電圧変化量はインバータ８２の出力電圧Ｖｏｆの
うちＶａからの変化分となるので出力電圧Ｖｏｓは、 Ｖｏｓ＝Ｇｆ・Ｇｓ（Ｖｒｅｆ−Ｖｉｎ）＋Ｖａ （５） Ｇｓ＜−１ Ｇｓ インバータ８３の電圧利得 で表される。
【００１１】式（５）からＶｏｓはＶｒｅｆ−Ｖｉｎに
比例していて、比例係数はＧｆ・Ｇｓとなっていること
がわかる。すなわち参照電圧Ｖｒｅｆとサンプリングさ
れたアナログ信号電圧Ｖｉｎとの差電圧がＧｆ・Ｇｓ倍
されて出力されていることがわかる。Ｖｏｓに増幅され
た電圧はインバータ９７によって論理電圧レベルまで更
に増幅されて、電圧比較結果として出力される。以上が
電圧比較器の動作である。
比例していて、比例係数はＧｆ・Ｇｓとなっていること
がわかる。すなわち参照電圧Ｖｒｅｆとサンプリングさ
れたアナログ信号電圧Ｖｉｎとの差電圧がＧｆ・Ｇｓ倍
されて出力されていることがわかる。Ｖｏｓに増幅され
た電圧はインバータ９７によって論理電圧レベルまで更
に増幅されて、電圧比較結果として出力される。以上が
電圧比較器の動作である。
【００１２】次に、図１１のＡ／Ｄ変換器の全体構成に
ついて述べる。上位電圧比較範囲が２ビットであり、下
位電圧比較範囲が３ビット構成の５ビット直並列型Ａ／
Ｄ変換器である。上位電圧比較範囲の電圧比較を行なう
上位比較器列７９と、下位電圧比較範囲の電圧比較を行
なう下位比較器列８０、９４と、上位比較器列７９によ
って判別された下位電圧比較範囲を下位比較器列８０、
９４に印加する機能を有する基準抵抗列及びスイッチ列
８４と、上位論理回路８６と、下位論理回路８７、９５
と、加算回路８８とによって構成されている。各構成要
素の接続は次のようになる。上位比較器列７９の構成要
素である上位電圧比較器群のＳＷ２の２端子のうちの容
量Ｃ１が接続されていない側の端子が、基準抵抗列９８
によって分割された基準電圧２ａと基準電圧２ｂとの１
／４、２／４、３／４の分割点にそれぞれ接続され、Ｓ
Ｗ１はアナログ信号１に接続されている。上位比較器列
７９の出力端子は上位論理回路８６に接続されている。
下位比較器列８０の構成要素である下位電圧比較器群の
ＳＷ５はスイッチ列８５、９１〜９３に接続され、ＳＷ
６はアナログ信号１に接続され、出力端子は下位論理回
路８７に接続されている。さらに、下位比較器列９４の
構成要素である電圧比較器も同様に接続されている。ス
イッチ列８５、９１〜９３は上位電圧比較範囲の１／
８、２／８、３／８、・・・、７／８の分割点にスイッ
チがそれぞれ接続されている。上位論理回路８６及び下
位論理回路８７、９５の出力端子は加算回路８８に接続
されている。さらに加算回路８８の出力結果がＡ／Ｄ変
換出力８９となる。以上が従来の５ビット直並列型Ａ／
Ｄ変換器の構成である。
ついて述べる。上位電圧比較範囲が２ビットであり、下
位電圧比較範囲が３ビット構成の５ビット直並列型Ａ／
Ｄ変換器である。上位電圧比較範囲の電圧比較を行なう
上位比較器列７９と、下位電圧比較範囲の電圧比較を行
なう下位比較器列８０、９４と、上位比較器列７９によ
って判別された下位電圧比較範囲を下位比較器列８０、
９４に印加する機能を有する基準抵抗列及びスイッチ列
８４と、上位論理回路８６と、下位論理回路８７、９５
と、加算回路８８とによって構成されている。各構成要
素の接続は次のようになる。上位比較器列７９の構成要
素である上位電圧比較器群のＳＷ２の２端子のうちの容
量Ｃ１が接続されていない側の端子が、基準抵抗列９８
によって分割された基準電圧２ａと基準電圧２ｂとの１
／４、２／４、３／４の分割点にそれぞれ接続され、Ｓ
Ｗ１はアナログ信号１に接続されている。上位比較器列
７９の出力端子は上位論理回路８６に接続されている。
下位比較器列８０の構成要素である下位電圧比較器群の
ＳＷ５はスイッチ列８５、９１〜９３に接続され、ＳＷ
６はアナログ信号１に接続され、出力端子は下位論理回
路８７に接続されている。さらに、下位比較器列９４の
構成要素である電圧比較器も同様に接続されている。ス
イッチ列８５、９１〜９３は上位電圧比較範囲の１／
８、２／８、３／８、・・・、７／８の分割点にスイッ
チがそれぞれ接続されている。上位論理回路８６及び下
位論理回路８７、９５の出力端子は加算回路８８に接続
されている。さらに加算回路８８の出力結果がＡ／Ｄ変
換出力８９となる。以上が従来の５ビット直並列型Ａ／
Ｄ変換器の構成である。
【００１３】上位電圧比較器群及び下位電圧比較器群の
動作内容を図１６に示している。次に動作の説明を図１
６に従って行なうことにする。サンプル期間では上位電
圧比較器群のＳＷ１、３、４及び下位電圧比較器群のＳ
Ｗ６、７、８がＯＮ状態になる。したがって、上位電圧
比較器群及び下位電圧比較器群は共通のアナログ信号電
圧をサンプリングする。次に、上位電圧比較器群は上位
比較期間にはいるが、この期間ではＳＷ１、３、４がＯ
ＦＦ状態になり、ＳＷ２がＯＮ状態になる。前述の電圧
比較器の動作説明に従って上位電圧比較器群は上位比較
結果を出力し、上位論理回路は上位比較結果に従ってス
イッチ列８５、９１〜９３のうちの一列を選択する信号
Ｓ１〜Ｓ４を出力する。上位電圧比較器群が上位比較期
間にあるとき第１の下位電圧比較器群はホールド期間に
あって上位電圧比較器群の比較結果が出力されることに
より下位電圧比較範囲が決定されるまでアナログ電圧を
ホールドする必要があるわけである。下位電圧比較範囲
が決定されると次に下位比較期間にはいることになる。
このとき第１の下位電圧比較器群のＳＷ５は上位電圧比
較器群の比較結果に従って選択されたスイッチ列に接続
される。前述の電圧比較器の動作に従って第１の下位電
圧比較器群は下位比較結果を出力する。上位比較結果は
上位論理回路８６によって２ビットのデータとなり、下
位比較結果は第１の下位論理回路８７によって３ビット
のデータとなる。さらに加算回路８８によって加算され
５ビットのＡ／Ｄ変換出力８９として出力される。
動作内容を図１６に示している。次に動作の説明を図１
６に従って行なうことにする。サンプル期間では上位電
圧比較器群のＳＷ１、３、４及び下位電圧比較器群のＳ
Ｗ６、７、８がＯＮ状態になる。したがって、上位電圧
比較器群及び下位電圧比較器群は共通のアナログ信号電
圧をサンプリングする。次に、上位電圧比較器群は上位
比較期間にはいるが、この期間ではＳＷ１、３、４がＯ
ＦＦ状態になり、ＳＷ２がＯＮ状態になる。前述の電圧
比較器の動作説明に従って上位電圧比較器群は上位比較
結果を出力し、上位論理回路は上位比較結果に従ってス
イッチ列８５、９１〜９３のうちの一列を選択する信号
Ｓ１〜Ｓ４を出力する。上位電圧比較器群が上位比較期
間にあるとき第１の下位電圧比較器群はホールド期間に
あって上位電圧比較器群の比較結果が出力されることに
より下位電圧比較範囲が決定されるまでアナログ電圧を
ホールドする必要があるわけである。下位電圧比較範囲
が決定されると次に下位比較期間にはいることになる。
このとき第１の下位電圧比較器群のＳＷ５は上位電圧比
較器群の比較結果に従って選択されたスイッチ列に接続
される。前述の電圧比較器の動作に従って第１の下位電
圧比較器群は下位比較結果を出力する。上位比較結果は
上位論理回路８６によって２ビットのデータとなり、下
位比較結果は第１の下位論理回路８７によって３ビット
のデータとなる。さらに加算回路８８によって加算され
５ビットのＡ／Ｄ変換出力８９として出力される。
【００１４】以上の動作を実行するには上位電圧比較器
群が１サイクルの変換動作を行なうために基本クロック
の１周期を必要とし、下位電圧比較範囲が決定したのち
に下位電圧比較器群が変換動作を行なうために下位比較
器の比較期間は基本クロックの１周期が必要になる。し
たがって、アナログ信号電圧をサンプリングしてから上
位動作と下位動作が行なわれ、比較結果が出力されるま
で基本クロックの２周期が必要になるわけである。基本
クロックの１周期で上位及び下位の比較結果を出力する
ために第１の下位比較器列８０に加えて第２の下位比較
器列９４を備える必要があることになる。第１の下位比
較器列８０と第２の下位比較器列９４とは交互の動作を
行なっている。すなわち、第１の下位比較器列８０が下
位比較期間にはいると第２の下位比較器列９４はサンプ
ル期間にはいる。このとき上位比較器列７９はすでに第
１の下位比較器列８０の下位比較範囲を決定するための
上位比較結果を出力しているので、上位比較器列７９は
第２の下位比較器列９４と共通のアナログ信号電圧をサ
ンプリングする。以下の動作は前述の上位比較器列７９
及び第１の下位比較器列８０と同様の動作を行なう。す
なわち２系列ある下位比較器列８０、９４が交互に動作
を行なうことで基本クロックの１周期ごとにＡ／Ｄ変換
出力８９を出力することができるわけである。以上が図
１１の５ビット直並列型Ａ／Ｄ変換器の動作である。
群が１サイクルの変換動作を行なうために基本クロック
の１周期を必要とし、下位電圧比較範囲が決定したのち
に下位電圧比較器群が変換動作を行なうために下位比較
器の比較期間は基本クロックの１周期が必要になる。し
たがって、アナログ信号電圧をサンプリングしてから上
位動作と下位動作が行なわれ、比較結果が出力されるま
で基本クロックの２周期が必要になるわけである。基本
クロックの１周期で上位及び下位の比較結果を出力する
ために第１の下位比較器列８０に加えて第２の下位比較
器列９４を備える必要があることになる。第１の下位比
較器列８０と第２の下位比較器列９４とは交互の動作を
行なっている。すなわち、第１の下位比較器列８０が下
位比較期間にはいると第２の下位比較器列９４はサンプ
ル期間にはいる。このとき上位比較器列７９はすでに第
１の下位比較器列８０の下位比較範囲を決定するための
上位比較結果を出力しているので、上位比較器列７９は
第２の下位比較器列９４と共通のアナログ信号電圧をサ
ンプリングする。以下の動作は前述の上位比較器列７９
及び第１の下位比較器列８０と同様の動作を行なう。す
なわち２系列ある下位比較器列８０、９４が交互に動作
を行なうことで基本クロックの１周期ごとにＡ／Ｄ変換
出力８９を出力することができるわけである。以上が図
１１の５ビット直並列型Ａ／Ｄ変換器の動作である。
【００１５】
【発明が解決しようとする課題】電圧比較器の比較精度
は、Ａ／Ｄ変換器のデジタル出力結果の変化点のしきい
値電圧を決めている。比較精度の低下は、微分非直線性
を劣化させる。比較精度については、アナログ電圧と参
照電圧との電圧差を論理電圧レベルに増幅する論理レベ
ル増幅回路の増幅度を減少させることと、増幅時間を長
くとることとが必要である。
は、Ａ／Ｄ変換器のデジタル出力結果の変化点のしきい
値電圧を決めている。比較精度の低下は、微分非直線性
を劣化させる。比較精度については、アナログ電圧と参
照電圧との電圧差を論理電圧レベルに増幅する論理レベ
ル増幅回路の増幅度を減少させることと、増幅時間を長
くとることとが必要である。
【００１６】さて、下位電圧比較器９６の構成要素であ
るＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８は、ＮＭＯＳトラン
スファーゲート、ＰＭＯＳトランスファーゲートまたは
ＣＭＯＳトランスファーゲートが適用される。これらト
ランスファーゲートはＭＯＳトランジスタのゲートに印
加するクロック信号（以下スイッチ制御信号と呼ぶこと
にする）によってドレインとソースとの間のＯＮ状態
（導通状態）とＯＦＦ状態（非導通状態）とを制御して
いる。トランスファーゲートの特徴のひとつとして、フ
ィードスルーと呼ばれる現象がある。フィードスルーと
は、ＭＯＳトランジスタのゲートとドレイン間（または
ゲートとソース間）の容量によってスイッチ制御信号が
ＯＮ状態電圧レベルからＯＦＦ状態電圧レベルに（また
はＯＦＦ状態電圧レベルからＯＮ状態電圧レベルに）遷
移するときに交流結合され、ドレイン（またはソース）
に電荷が注入されるというものである。ところで、サン
プル状態からホールド状態に遷移したときのアナログ入
力信号電圧Ｖｉｎを保持する動作において、ＳＷ６、Ｓ
Ｗ７、ＳＷ８がＯＦＦ状態に遷移するときに、容量Ｃ１
とインバータ８２との接続点と、容量Ｃ２とインバータ
８３との接続点とに電荷が注入（または抽出）されＶｉ
ｎに誤差電圧が発生する。フィードスルーによって注入
される電荷量はＭＯＳトランジスタのドレイン（または
ソース）の電圧値や、ゲート長、ゲート幅、しきい値電
圧（以下デバイスパラメータと呼ぶことにする）に依存
する。Ａ／Ｄ変換器には多数の電圧比較器が必要であ
り、微分非直線性誤差はこれらの電圧比較器のデバイス
パラメータの整合性のことであるが、それぞれの電圧比
較器に注入される電荷がデバイスパラメータのばらつき
によってばらつくことで、保持電圧にばらつきが生じ、
その結果として、微分非直線性誤差を劣化させることに
なる。
るＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８は、ＮＭＯＳトラン
スファーゲート、ＰＭＯＳトランスファーゲートまたは
ＣＭＯＳトランスファーゲートが適用される。これらト
ランスファーゲートはＭＯＳトランジスタのゲートに印
加するクロック信号（以下スイッチ制御信号と呼ぶこと
にする）によってドレインとソースとの間のＯＮ状態
（導通状態）とＯＦＦ状態（非導通状態）とを制御して
いる。トランスファーゲートの特徴のひとつとして、フ
ィードスルーと呼ばれる現象がある。フィードスルーと
は、ＭＯＳトランジスタのゲートとドレイン間（または
ゲートとソース間）の容量によってスイッチ制御信号が
ＯＮ状態電圧レベルからＯＦＦ状態電圧レベルに（また
はＯＦＦ状態電圧レベルからＯＮ状態電圧レベルに）遷
移するときに交流結合され、ドレイン（またはソース）
に電荷が注入されるというものである。ところで、サン
プル状態からホールド状態に遷移したときのアナログ入
力信号電圧Ｖｉｎを保持する動作において、ＳＷ６、Ｓ
Ｗ７、ＳＷ８がＯＦＦ状態に遷移するときに、容量Ｃ１
とインバータ８２との接続点と、容量Ｃ２とインバータ
８３との接続点とに電荷が注入（または抽出）されＶｉ
ｎに誤差電圧が発生する。フィードスルーによって注入
される電荷量はＭＯＳトランジスタのドレイン（または
ソース）の電圧値や、ゲート長、ゲート幅、しきい値電
圧（以下デバイスパラメータと呼ぶことにする）に依存
する。Ａ／Ｄ変換器には多数の電圧比較器が必要であ
り、微分非直線性誤差はこれらの電圧比較器のデバイス
パラメータの整合性のことであるが、それぞれの電圧比
較器に注入される電荷がデバイスパラメータのばらつき
によってばらつくことで、保持電圧にばらつきが生じ、
その結果として、微分非直線性誤差を劣化させることに
なる。
【００１７】複数個の電圧比較器の保持電圧にばらつき
が存在するために１系統の下位比較器列でも微分非直線
性誤差が劣化することを述べたが、図１１のように２系
統の下位比較器列を持つ場合には下位比較器列間でも保
持電圧がばらつくために微分非直線性誤差がさらに劣化
することが問題になっている。さらに、フィードスルー
による保持電圧誤差は電圧比較器群の電圧比較精度を劣
化させているので最小電圧比較範囲を決めることにな
り、その結果Ａ／Ｄ変換器の分解能の限界を決めていた
という問題がある。さらに、電圧比較器に適用される３
個のインバータが、サンプル期間及びホールド期間にお
いて、すべてＶａ（図１９を参照）にバイアスされてい
るため総貫通電流が増加し、消費電力が大きくなるとい
う問題があった。
が存在するために１系統の下位比較器列でも微分非直線
性誤差が劣化することを述べたが、図１１のように２系
統の下位比較器列を持つ場合には下位比較器列間でも保
持電圧がばらつくために微分非直線性誤差がさらに劣化
することが問題になっている。さらに、フィードスルー
による保持電圧誤差は電圧比較器群の電圧比較精度を劣
化させているので最小電圧比較範囲を決めることにな
り、その結果Ａ／Ｄ変換器の分解能の限界を決めていた
という問題がある。さらに、電圧比較器に適用される３
個のインバータが、サンプル期間及びホールド期間にお
いて、すべてＶａ（図１９を参照）にバイアスされてい
るため総貫通電流が増加し、消費電力が大きくなるとい
う問題があった。
【００１８】本発明は、上述の課題に鑑み、デバイスパ
ラメータのばらつきによる微分非直線性誤差の劣化を緩
和することを目的とする。そして、電圧比較器の最小比
較電圧範囲を向上させてＡ／Ｄ変換器の分解能の限界値
を改善し、消費電力を減少させることを他の目的とす
る。
ラメータのばらつきによる微分非直線性誤差の劣化を緩
和することを目的とする。そして、電圧比較器の最小比
較電圧範囲を向上させてＡ／Ｄ変換器の分解能の限界値
を改善し、消費電力を減少させることを他の目的とす
る。
【００１９】
【課題を解決するための手段】本発明の請求項１〜６に
係るＡ／Ｄ変換器では、第１の標本化手段から第２の標
本化手段へアナログ入力電圧と参照電圧との差電圧をパ
イプライン動作によって転送することにより、該差電圧
から論理電圧への増幅時間に余裕を持たせることとし
た。具体的には、図１に例示するように、第１の標本化
手段（３）は、アナログ入力電圧を追従入力する動作
と、該追従入力したアナログ入力電圧をある時点で標本
化する動作と、該標本化したアナログ入力電圧を保持し
て該保持したアナログ入力電圧と参照電圧との差電圧に
向って変化する電圧を供給する動作とを順次繰り返すよ
うに構成される。そして、第２の標本化手段（９、１
０）は、第１の標本化手段から供給された電圧を追従入
力する動作と、該追従入力した電圧を標本化する動作
と、該標本化した電圧を保持して該保持した電圧を論理
電圧に増幅する動作とを順次繰り返すように構成され
る。第１の標本化手段は、第２の標本化手段が標本化し
た電圧を保持している時に、追従入力動作となる。
係るＡ／Ｄ変換器では、第１の標本化手段から第２の標
本化手段へアナログ入力電圧と参照電圧との差電圧をパ
イプライン動作によって転送することにより、該差電圧
から論理電圧への増幅時間に余裕を持たせることとし
た。具体的には、図１に例示するように、第１の標本化
手段（３）は、アナログ入力電圧を追従入力する動作
と、該追従入力したアナログ入力電圧をある時点で標本
化する動作と、該標本化したアナログ入力電圧を保持し
て該保持したアナログ入力電圧と参照電圧との差電圧に
向って変化する電圧を供給する動作とを順次繰り返すよ
うに構成される。そして、第２の標本化手段（９、１
０）は、第１の標本化手段から供給された電圧を追従入
力する動作と、該追従入力した電圧を標本化する動作
と、該標本化した電圧を保持して該保持した電圧を論理
電圧に増幅する動作とを順次繰り返すように構成され
る。第１の標本化手段は、第２の標本化手段が標本化し
た電圧を保持している時に、追従入力動作となる。
【００２０】上記請求項１〜６に係る本発明のＡ／Ｄ変
換器によれば、第１の標本化手段（３）の出力電圧の確
定、すなわちアナログ入力電圧と参照電圧との差電圧の
確定（セトリング）を待たずに、第２の標本化手段
（９、１０）が変化途中の差電圧を追従入力する。そし
て、第２の標本化手段は、該変化途中の差電圧を追従入
力したのち、該追従入力した差電圧を標本化し、該標本
化した差電圧を保持して論理電圧に増幅する。しかも、
第２の標本化手段が標本化した差電圧を保持している
時、第１の標本化手段が追従入力動作となる。したがっ
て、第１の標本化手段がアナログ入力電圧を標本化した
時点から、該第１の標本化手段が追従入力動作に移った
のちであっても、該第１の標本化手段が次にアナログ入
力電圧を標本化する時点までの時間は、論理電圧への増
幅にあてることができる。つまり、論理電圧への増幅に
使える時間を従来に比較して長く取ることができるの
で、増幅精度が向上し、Ａ／Ｄ変換器の微分非直線性誤
差の劣化が緩和される。また、第１及び第２の標本化手
段のパイプライン動作の採用により、Ａ／Ｄ変換動作が
高速化される。しかも、第１の標本化手段の出力電圧が
十分にセトリングしていないうちに該出力電圧が第２の
標本化手段によって標本化されても、アナログ入力電圧
と参照電圧との差電圧の正負に応じて論理電圧が正しく
確定する。第１の標本化手段と第２の標本化手段との間
に増幅手段を介在させれば、第２の標本化手段における
論理電圧への増幅度を減少させることができるので、増
幅精度がさらに向上する。
換器によれば、第１の標本化手段（３）の出力電圧の確
定、すなわちアナログ入力電圧と参照電圧との差電圧の
確定（セトリング）を待たずに、第２の標本化手段
（９、１０）が変化途中の差電圧を追従入力する。そし
て、第２の標本化手段は、該変化途中の差電圧を追従入
力したのち、該追従入力した差電圧を標本化し、該標本
化した差電圧を保持して論理電圧に増幅する。しかも、
第２の標本化手段が標本化した差電圧を保持している
時、第１の標本化手段が追従入力動作となる。したがっ
て、第１の標本化手段がアナログ入力電圧を標本化した
時点から、該第１の標本化手段が追従入力動作に移った
のちであっても、該第１の標本化手段が次にアナログ入
力電圧を標本化する時点までの時間は、論理電圧への増
幅にあてることができる。つまり、論理電圧への増幅に
使える時間を従来に比較して長く取ることができるの
で、増幅精度が向上し、Ａ／Ｄ変換器の微分非直線性誤
差の劣化が緩和される。また、第１及び第２の標本化手
段のパイプライン動作の採用により、Ａ／Ｄ変換動作が
高速化される。しかも、第１の標本化手段の出力電圧が
十分にセトリングしていないうちに該出力電圧が第２の
標本化手段によって標本化されても、アナログ入力電圧
と参照電圧との差電圧の正負に応じて論理電圧が正しく
確定する。第１の標本化手段と第２の標本化手段との間
に増幅手段を介在させれば、第２の標本化手段における
論理電圧への増幅度を減少させることができるので、増
幅精度がさらに向上する。
【００２１】本発明の請求項７〜１０に係るＡ／Ｄ変換
器では、２つの差電圧信号から見かけ上の中間参照電圧
を作り出すことにより、小さい回路規模でＡ／Ｄ変換器
の分解能を改善することとした。具体的には、図７に例
示するように、アナログ入力電圧Ｖinを標本化しかつ該
標本化したアナログ入力電圧と第１の参照電圧Ｖr1との
差電圧を供給するための第１の標本化手段（３５、３
７）と、第１の標本化手段と同時に前記アナログ入力電
圧Ｖinを標本化しかつ該標本化したアナログ入力電圧と
前記第１の参照電圧とは異なる第２の参照電圧Ｖr2との
差電圧を供給するための第２の標本化手段（３６、４
３）と、第１の標本化手段から供給された電圧をある増
幅度Ａ2 で増幅した電圧を供給するための第１の増幅手
段（３８）と 、第２の標本化手段から供給された電圧を
第１の増幅手段と同じ増幅度Ａ2 で増幅した電圧を供給
するための第２の増幅手段（４４）と、第１の標本化手
段から供給された電圧と第２の標本化手段から供給され
た電圧との中間電圧を第１の増幅手段と同じ増幅度Ａ2
で増幅した電圧を供給するための第３の増幅手段（４
０、４１、４２）と、第１〜第３の増幅手段の各々から
供給された電圧に基づいて出力デジタル値を決定するた
めの出力手段（３９、４５〜５２、１０、１１）とを備
えた構成を採用したものである。この構成のうち、出力
手段は、第１の増幅手段から供給された電圧をある増幅
度Ａ3 で増幅した電圧を供給するための第４の増幅手段
（３９）と、第２の増幅手段から供給された電圧を第４
の増幅手段と同じ増幅度Ａ3 で増幅した電圧を供給する
ための第５の増幅手段（５２）と、第３の増幅手段から
供給された電圧を第４の増幅手段と同じ増幅度Ａ3 で増
幅した電圧を供給するための第６の増幅手段（４８）
と、第１の増幅手段から供給された電圧と第３の増幅手
段から供給された電圧との中間電圧を第４の増幅手段と
同じ増幅度Ａ3 で増幅した電圧を供給するための第７の
増幅手段（４５、４６、４７）と、第２の増幅手段から
供給された電圧と第３の増幅手段から供給された電圧と
の中間電圧を第４の増幅手段と同じ増幅度Ａ3 で増幅し
た電圧を供給するための第８の増幅手段（４９、５０、
５１）と、第４〜第８の増幅手段の各々から供給された
電圧に基づいて出力デジタル値を決定するための手段
（１０、１１）とで構成できる。
器では、２つの差電圧信号から見かけ上の中間参照電圧
を作り出すことにより、小さい回路規模でＡ／Ｄ変換器
の分解能を改善することとした。具体的には、図７に例
示するように、アナログ入力電圧Ｖinを標本化しかつ該
標本化したアナログ入力電圧と第１の参照電圧Ｖr1との
差電圧を供給するための第１の標本化手段（３５、３
７）と、第１の標本化手段と同時に前記アナログ入力電
圧Ｖinを標本化しかつ該標本化したアナログ入力電圧と
前記第１の参照電圧とは異なる第２の参照電圧Ｖr2との
差電圧を供給するための第２の標本化手段（３６、４
３）と、第１の標本化手段から供給された電圧をある増
幅度Ａ2 で増幅した電圧を供給するための第１の増幅手
段（３８）と 、第２の標本化手段から供給された電圧を
第１の増幅手段と同じ増幅度Ａ2 で増幅した電圧を供給
するための第２の増幅手段（４４）と、第１の標本化手
段から供給された電圧と第２の標本化手段から供給され
た電圧との中間電圧を第１の増幅手段と同じ増幅度Ａ2
で増幅した電圧を供給するための第３の増幅手段（４
０、４１、４２）と、第１〜第３の増幅手段の各々から
供給された電圧に基づいて出力デジタル値を決定するた
めの出力手段（３９、４５〜５２、１０、１１）とを備
えた構成を採用したものである。この構成のうち、出力
手段は、第１の増幅手段から供給された電圧をある増幅
度Ａ3 で増幅した電圧を供給するための第４の増幅手段
（３９）と、第２の増幅手段から供給された電圧を第４
の増幅手段と同じ増幅度Ａ3 で増幅した電圧を供給する
ための第５の増幅手段（５２）と、第３の増幅手段から
供給された電圧を第４の増幅手段と同じ増幅度Ａ3 で増
幅した電圧を供給するための第６の増幅手段（４８）
と、第１の増幅手段から供給された電圧と第３の増幅手
段から供給された電圧との中間電圧を第４の増幅手段と
同じ増幅度Ａ3 で増幅した電圧を供給するための第７の
増幅手段（４５、４６、４７）と、第２の増幅手段から
供給された電圧と第３の増幅手段から供給された電圧と
の中間電圧を第４の増幅手段と同じ増幅度Ａ3 で増幅し
た電圧を供給するための第８の増幅手段（４９、５０、
５１）と、第４〜第８の増幅手段の各々から供給された
電圧に基づいて出力デジタル値を決定するための手段
（１０、１１）とで構成できる。
【００２２】上記請求項７〜１０に係る本発明のＡ／Ｄ
変換器によれば、第１の標本化手段（３５、３７）は標
本化したアナログ入力電圧Ｖinと第１の参照電圧Ｖr1と
の差電圧Ａ1 （Ｖr1−Ｖin）を、第２の標本化手段（３
６、４３）は標本化したアナログ入力電圧Ｖinと第２の
参照電圧Ｖr2（例えば、Ｖr1＞Ｖr2とする）との差電圧
Ａ1 （Ｖr2−Ｖin）をそれぞれ供給する。ここに、Ａ1
（ただし、Ａ1 ≧１）は電圧利得である。第１の標本化
手段から供給された差電圧Ａ1 （Ｖr1−Ｖin）は第１の
増幅手段（３８）によりＡ1 ・Ａ2 （Ｖr1−Ｖin）に、
第２の標本化手段から供給された差電圧Ａ1 （Ｖr2−Ｖ
in）は第２の増幅手段（４４）によりＡ1 ・Ａ2 （Ｖr2
−Ｖin）にそれぞれ増幅される。また、第１の標本化手
段から供 給された差電圧Ａ1 （Ｖr1−Ｖin）と第２の標
本化手段から供給された差電圧Ａ1 （Ｖr2−Ｖin）と
は、第３の増幅手段（４０、４１、４２）により平均化
されて、Ａ1 ・Ａ2 ｛（Ｖr2＋Ｖr1）／２−Ｖin｝に増
幅される。そして、Ｖr2より小さい電圧範囲と、Ｖr2と
（Ｖr2＋Ｖr1）／２との間の電圧範囲と、（Ｖr2＋Ｖr
1）／２とＶr1との間の電圧範囲と、Ｖr1より大きい電
圧範囲とのいずれにアナログ入力電圧Ｖinが入るかに応
じて、出力デジタル値が決まる。したがって、第３の増
幅手段を設けない場合に比べてＡ／Ｄ変換器の分解能が
向上する。また、第４の増幅手段（３９）はＡ1 ・Ａ2
・Ａ3 （Ｖr1−Ｖin）を、第５の増幅手段（５２）はＡ
1 ・Ａ2 ・Ａ3 （Ｖr2−Ｖin）を、第６の増幅手段（４
８）はＡ1・Ａ2 ・Ａ3 ｛（Ｖr2＋Ｖr1）／２−Ｖin｝
を、第７の増幅手段（４５、４６、４７）はＡ1 ・Ａ2
・Ａ3 ｛（Ｖr2＋３Ｖr1）／４−Ｖin｝を、第８の増幅
手段（４９、５０、５１）はＡ1 ・Ａ2 ・Ａ3 ｛（３Ｖ
r2＋Ｖr1）／４−Ｖin｝をそれぞれ供給するので、Ｖr2
と（Ｖr2＋Ｖr1）／２との間の電圧範囲と、（Ｖr2＋Ｖ
r1）／２とＶr1との間の電圧範囲とがそれぞれ細分化さ
れる結果、Ａ／Ｄ変換器の分解能がさらに向上する。
変換器によれば、第１の標本化手段（３５、３７）は標
本化したアナログ入力電圧Ｖinと第１の参照電圧Ｖr1と
の差電圧Ａ1 （Ｖr1−Ｖin）を、第２の標本化手段（３
６、４３）は標本化したアナログ入力電圧Ｖinと第２の
参照電圧Ｖr2（例えば、Ｖr1＞Ｖr2とする）との差電圧
Ａ1 （Ｖr2−Ｖin）をそれぞれ供給する。ここに、Ａ1
（ただし、Ａ1 ≧１）は電圧利得である。第１の標本化
手段から供給された差電圧Ａ1 （Ｖr1−Ｖin）は第１の
増幅手段（３８）によりＡ1 ・Ａ2 （Ｖr1−Ｖin）に、
第２の標本化手段から供給された差電圧Ａ1 （Ｖr2−Ｖ
in）は第２の増幅手段（４４）によりＡ1 ・Ａ2 （Ｖr2
−Ｖin）にそれぞれ増幅される。また、第１の標本化手
段から供 給された差電圧Ａ1 （Ｖr1−Ｖin）と第２の標
本化手段から供給された差電圧Ａ1 （Ｖr2−Ｖin）と
は、第３の増幅手段（４０、４１、４２）により平均化
されて、Ａ1 ・Ａ2 ｛（Ｖr2＋Ｖr1）／２−Ｖin｝に増
幅される。そして、Ｖr2より小さい電圧範囲と、Ｖr2と
（Ｖr2＋Ｖr1）／２との間の電圧範囲と、（Ｖr2＋Ｖr
1）／２とＶr1との間の電圧範囲と、Ｖr1より大きい電
圧範囲とのいずれにアナログ入力電圧Ｖinが入るかに応
じて、出力デジタル値が決まる。したがって、第３の増
幅手段を設けない場合に比べてＡ／Ｄ変換器の分解能が
向上する。また、第４の増幅手段（３９）はＡ1 ・Ａ2
・Ａ3 （Ｖr1−Ｖin）を、第５の増幅手段（５２）はＡ
1 ・Ａ2 ・Ａ3 （Ｖr2−Ｖin）を、第６の増幅手段（４
８）はＡ1・Ａ2 ・Ａ3 ｛（Ｖr2＋Ｖr1）／２−Ｖin｝
を、第７の増幅手段（４５、４６、４７）はＡ1 ・Ａ2
・Ａ3 ｛（Ｖr2＋３Ｖr1）／４−Ｖin｝を、第８の増幅
手段（４９、５０、５１）はＡ1 ・Ａ2 ・Ａ3 ｛（３Ｖ
r2＋Ｖr1）／４−Ｖin｝をそれぞれ供給するので、Ｖr2
と（Ｖr2＋Ｖr1）／２との間の電圧範囲と、（Ｖr2＋Ｖ
r1）／２とＶr1との間の電圧範囲とがそれぞれ細分化さ
れる結果、Ａ／Ｄ変換器の分解能がさらに向上する。
【００２３】本発明の請求項１１、１２に係るＡ／Ｄ変
換器では、請求項１〜６の発明と請求項７〜１０の発明
との組み合わせにより、双方の利点を発揮させることと
した。具体的には、図８に例示するように、次のような
第１の標本化手段（２１）と、第２の標本化手段（２
２）と、第３の標本化手段（５３、５７）と、第４の標
本化手段（６５、７６）と、第５の標本化手段（５８、
６４）と、出力手段（６６〜７５、１０、１１）とを備
えた構成を採用したものである。すなわち、第１の標本
化手段（２１）は、アナログ入力電圧Ｖinを追従入力す
る動作と、該追従入力したアナログ入力電圧をある時点
で標本化する動作と、該標本化したアナログ入力電圧を
保持して該保持したアナログ入力電圧と第１の参照電圧
Ｖr1との差電圧に向って変化する電圧を供給する動作と
を順次繰り返すように構成される。第２の標本化手段
（２２）は、前記アナログ入力電圧Ｖinを追従入力する
動作と、該追従入力したアナログ入力電圧を第１の標本
化手段と同時に標本化する動作と、該標本化したアナロ
グ入力電圧を保持して該保持したアナログ入力電圧と、
前記第１の参照電圧とは異なる第２の参照電圧Ｖr2との
差電圧に向って変化する電圧を供給する動作とを順次繰
り返すように構成される。第３の標本化手段（５３、５
７）は、第１の標本化手段から供給された電圧を追従入
力する動作と、該追従入力した電圧を標本化する動作
と、該標本化した電圧を保持して該保持した電圧をある
増幅度Ａ1 で増幅した電圧を供給する動作とを順次繰り
返すように構成される。第４の標本化手段（６５、７
６）は、第２の標本化手段から供給された電圧を追従入
力する動作と、該追従入力した電圧を標本化する動作
と、該標本化した電圧を保持して該保持した電圧を第３
の標本化手段と同じ増幅度Ａ1 で増幅した電圧を供給す
る動作とを順次繰り返すように構成される。第５の標本
化手段（５８、６４）は、第１の標本化手段から供給さ
れた電圧と第２の標本化手段から供給された電圧とをそ
れぞれ追従入力する動作と、該追従入力した両電圧を標
本化する動作と、該標本化した両電圧を保持して該保持
した両電圧の中間電圧を第３の標本化手段と同じ増幅度
Ａ1 で増幅した電圧を供給する動作とを順次繰り返すよ
うに構成される。出力手段（６６〜７５、１０、１１）
は、第３〜第５の標本化手段の各々から供給された電圧
に基づいて出力デジタル値を決定するものである。
換器では、請求項１〜６の発明と請求項７〜１０の発明
との組み合わせにより、双方の利点を発揮させることと
した。具体的には、図８に例示するように、次のような
第１の標本化手段（２１）と、第２の標本化手段（２
２）と、第３の標本化手段（５３、５７）と、第４の標
本化手段（６５、７６）と、第５の標本化手段（５８、
６４）と、出力手段（６６〜７５、１０、１１）とを備
えた構成を採用したものである。すなわち、第１の標本
化手段（２１）は、アナログ入力電圧Ｖinを追従入力す
る動作と、該追従入力したアナログ入力電圧をある時点
で標本化する動作と、該標本化したアナログ入力電圧を
保持して該保持したアナログ入力電圧と第１の参照電圧
Ｖr1との差電圧に向って変化する電圧を供給する動作と
を順次繰り返すように構成される。第２の標本化手段
（２２）は、前記アナログ入力電圧Ｖinを追従入力する
動作と、該追従入力したアナログ入力電圧を第１の標本
化手段と同時に標本化する動作と、該標本化したアナロ
グ入力電圧を保持して該保持したアナログ入力電圧と、
前記第１の参照電圧とは異なる第２の参照電圧Ｖr2との
差電圧に向って変化する電圧を供給する動作とを順次繰
り返すように構成される。第３の標本化手段（５３、５
７）は、第１の標本化手段から供給された電圧を追従入
力する動作と、該追従入力した電圧を標本化する動作
と、該標本化した電圧を保持して該保持した電圧をある
増幅度Ａ1 で増幅した電圧を供給する動作とを順次繰り
返すように構成される。第４の標本化手段（６５、７
６）は、第２の標本化手段から供給された電圧を追従入
力する動作と、該追従入力した電圧を標本化する動作
と、該標本化した電圧を保持して該保持した電圧を第３
の標本化手段と同じ増幅度Ａ1 で増幅した電圧を供給す
る動作とを順次繰り返すように構成される。第５の標本
化手段（５８、６４）は、第１の標本化手段から供給さ
れた電圧と第２の標本化手段から供給された電圧とをそ
れぞれ追従入力する動作と、該追従入力した両電圧を標
本化する動作と、該標本化した両電圧を保持して該保持
した両電圧の中間電圧を第３の標本化手段と同じ増幅度
Ａ1 で増幅した電圧を供給する動作とを順次繰り返すよ
うに構成される。出力手段（６６〜７５、１０、１１）
は、第３〜第５の標本化手段の各々から供給された電圧
に基づいて出力デジタル値を決定するものである。
【００２４】この構成のうち、出力手段は、次のような
第６の標本化手段（６６、６７）と、第７の標本化手段
（７４、７５）と、第８の標本化手段（７０、７１）
と、第９の標本化手段（６８、６９）と、第１０の標本
化手段（７２、７３）と、第６〜第１０の標本化手段の
各々から供給された電圧に基づいて出力デジタル値を決
定するための手段（１０、１１）とで構成できる。すな
わち、第６の標本化手段（６６、６７）は、第３の標本
化手段から供給された電圧を追従入力する動作と、該追
従入力した電圧を標本化する動作と、該標本化した電圧
を保持して該保持した電圧をある増幅度Ａ2 で増幅した
電圧を供給する動作とを順次繰り返すように構成され
る。第７の標本化手段（７４、７５）は、第４の標本化
手段から供給された電圧を追従入力する動作と、該追従
入力した電圧を標本化する動作と、該標本化した電圧を
保持して該保持した電圧を第６の標本化手段と同じ増幅
度Ａ2で増幅した電圧を供給する動作とを順次繰り返す
ように構成される。第８の標本化手段（７０、７１）
は、第５の標本化手段から供給された電圧を追従入力す
る動作と、該追従入力した電圧を標本化する動作と、該
標本化した電圧を保持して該保持した電圧を第６の標本
化手段と同じ増幅度Ａ2 で増幅した電圧を供給する動作
とを順次繰り返すように構成される。第９の標本化手段
（６８、６９）は、第３の標本化手段から供給された電
圧と第５の標本化手段から供給された電圧とをそれぞれ
追従入力する動作と、該追従入力した両電圧を標本化す
る動作と、該標本化した両電圧を保持して該保持した両
電圧の中間電圧を第６の標本化手段と同じ増幅度Ａ2 で
増幅した電圧を供給する動作とを順次繰り返すように構
成される。第１０の標本化手段（７２、７３）は、第４
の標本化手段から供給された電圧と第５の標本化手段か
ら供給された電圧とをそれぞれ追従入力する動作と、該
追従入力した両電圧を標本化する動作と、該標本化した
両電圧を保持して該保持した両電圧の中間電圧を第６の
標本化手段と同じ増幅度Ａ2 で増幅した電圧を供給する
動作とを順次繰り返すように構成される。
第６の標本化手段（６６、６７）と、第７の標本化手段
（７４、７５）と、第８の標本化手段（７０、７１）
と、第９の標本化手段（６８、６９）と、第１０の標本
化手段（７２、７３）と、第６〜第１０の標本化手段の
各々から供給された電圧に基づいて出力デジタル値を決
定するための手段（１０、１１）とで構成できる。すな
わち、第６の標本化手段（６６、６７）は、第３の標本
化手段から供給された電圧を追従入力する動作と、該追
従入力した電圧を標本化する動作と、該標本化した電圧
を保持して該保持した電圧をある増幅度Ａ2 で増幅した
電圧を供給する動作とを順次繰り返すように構成され
る。第７の標本化手段（７４、７５）は、第４の標本化
手段から供給された電圧を追従入力する動作と、該追従
入力した電圧を標本化する動作と、該標本化した電圧を
保持して該保持した電圧を第６の標本化手段と同じ増幅
度Ａ2で増幅した電圧を供給する動作とを順次繰り返す
ように構成される。第８の標本化手段（７０、７１）
は、第５の標本化手段から供給された電圧を追従入力す
る動作と、該追従入力した電圧を標本化する動作と、該
標本化した電圧を保持して該保持した電圧を第６の標本
化手段と同じ増幅度Ａ2 で増幅した電圧を供給する動作
とを順次繰り返すように構成される。第９の標本化手段
（６８、６９）は、第３の標本化手段から供給された電
圧と第５の標本化手段から供給された電圧とをそれぞれ
追従入力する動作と、該追従入力した両電圧を標本化す
る動作と、該標本化した両電圧を保持して該保持した両
電圧の中間電圧を第６の標本化手段と同じ増幅度Ａ2 で
増幅した電圧を供給する動作とを順次繰り返すように構
成される。第１０の標本化手段（７２、７３）は、第４
の標本化手段から供給された電圧と第５の標本化手段か
ら供給された電圧とをそれぞれ追従入力する動作と、該
追従入力した両電圧を標本化する動作と、該標本化した
両電圧を保持して該保持した両電圧の中間電圧を第６の
標本化手段と同じ増幅度Ａ2 で増幅した電圧を供給する
動作とを順次繰り返すように構成される。
【００２５】
【実施例】以下、本発明の実施例に係るＡ／Ｄ変換器に
ついて説明する。
ついて説明する。
【００２６】（実施例１）図１に、 電圧転送方式を採用した本発明の第１の実施例
のＡ／Ｄ変換器の構成を示す。まず構成について説明す
る。第１の標本化回路３において、保持容量４ａの第１
の端子は接地されており、第２の端子は第１の端子がア
ナログ信号１に接続されているスイッチ４の第２の端子
に接続されている。緩衝回路５の第１の入力端子はスイ
ッチ４の第２の端子と保持容量４ａの第２の端子との接
続点に接続され、第２の端子は参照電圧２に接続されて
いる。この緩衝回路５の出力端子は、第２の標本化回路
９の入力端子であるスイッチ６の第１の端子に接続され
ている。スイッチ６の第２の端子と第１の端子が接地さ
れた保持容量７の第２の端子とは、緩衝回路８の入力端
子に接続されている。この緩衝回路８の出力端子は論理
レベル増幅回路１０の入力端子に接続されており、該論
理レベル増幅回路１０の出力端子は論理回路１１の入力
端子に接続されている。１２はＡ／Ｄ変換出力である。
のＡ／Ｄ変換器の構成を示す。まず構成について説明す
る。第１の標本化回路３において、保持容量４ａの第１
の端子は接地されており、第２の端子は第１の端子がア
ナログ信号１に接続されているスイッチ４の第２の端子
に接続されている。緩衝回路５の第１の入力端子はスイ
ッチ４の第２の端子と保持容量４ａの第２の端子との接
続点に接続され、第２の端子は参照電圧２に接続されて
いる。この緩衝回路５の出力端子は、第２の標本化回路
９の入力端子であるスイッチ６の第１の端子に接続され
ている。スイッチ６の第２の端子と第１の端子が接地さ
れた保持容量７の第２の端子とは、緩衝回路８の入力端
子に接続されている。この緩衝回路８の出力端子は論理
レベル増幅回路１０の入力端子に接続されており、該論
理レベル増幅回路１０の出力端子は論理回路１１の入力
端子に接続されている。１２はＡ／Ｄ変換出力である。
【００２７】動作について説明する。第１の標本化回路
３はアナログ信号１を標本化する。第２の標本化回路９
の出力は、第１の標本化回路３の出力電圧である標本化
されたアナログ電圧と参照電圧２との差電圧に追従して
変化する。第１の標本化回路３が標本化動作から追従動
作に移る前に、第２の標本化回路９は第１の標本化回路
３の出力電圧を標本化する。これにより、第１の標本化
回路３が追従動作に移ったのちにおいてもアナログ信号
１と参照電圧２との差電圧が論理レベル増幅回路１０に
入力される。論理電圧に増幅された論理レベル増幅回路
１０の出力は、論理回路１１によってＡ／Ｄ変換出力１
２に変換される。
３はアナログ信号１を標本化する。第２の標本化回路９
の出力は、第１の標本化回路３の出力電圧である標本化
されたアナログ電圧と参照電圧２との差電圧に追従して
変化する。第１の標本化回路３が標本化動作から追従動
作に移る前に、第２の標本化回路９は第１の標本化回路
３の出力電圧を標本化する。これにより、第１の標本化
回路３が追従動作に移ったのちにおいてもアナログ信号
１と参照電圧２との差電圧が論理レベル増幅回路１０に
入力される。論理電圧に増幅された論理レベル増幅回路
１０の出力は、論理回路１１によってＡ／Ｄ変換出力１
２に変換される。
【００２８】本実施例によれば、論理レベル増幅回路１
０の電圧増幅に必要な時間（増幅時間）を従来に比較し
て長く取ることができ、増幅精度が向上する。したがっ
て、Ａ／Ｄ変換器の微分非直線性誤差が小さくなる。
０の電圧増幅に必要な時間（増幅時間）を従来に比較し
て長く取ることができ、増幅精度が向上する。したがっ
て、Ａ／Ｄ変換器の微分非直線性誤差が小さくなる。
【００２９】（実施例２）図２に、 電圧転送方式を採用した本発明の第２の実施例
のＡ／Ｄ変換器の構成を示す。まず構成について説明す
る。第１の標本化回路１３において、保持容量４ａの第
１の端子は接地されており、第２の端子は第１の端子が
アナログ信号１に接続されているスイッチ４の第２の端
子に接続されている。緩衝回路１４の入力端子はスイッ
チ４の第２の端子と保持容量４ａの第２の端子との接続
点に接続されている。この緩衝回路１４の出力端子は第
２の端子が参照電圧２に接続された電圧増幅回路１５の
第１の端子に接続され、この電圧増幅回路１５の出力端
子は、第２の標本化回路９の入力端子であるスイッチ６
の第１の端子に接続されている。第２の標本化回路９以
降の構成は第１の実施例と同様である。
のＡ／Ｄ変換器の構成を示す。まず構成について説明す
る。第１の標本化回路１３において、保持容量４ａの第
１の端子は接地されており、第２の端子は第１の端子が
アナログ信号１に接続されているスイッチ４の第２の端
子に接続されている。緩衝回路１４の入力端子はスイッ
チ４の第２の端子と保持容量４ａの第２の端子との接続
点に接続されている。この緩衝回路１４の出力端子は第
２の端子が参照電圧２に接続された電圧増幅回路１５の
第１の端子に接続され、この電圧増幅回路１５の出力端
子は、第２の標本化回路９の入力端子であるスイッチ６
の第１の端子に接続されている。第２の標本化回路９以
降の構成は第１の実施例と同様である。
【００３０】動作について説明する。第１の標本化回路
１３はアナログ信号１を標本化する。電圧増幅回路１５
は、第１の標本化回路１３の出力電圧である標本化され
たアナログ電圧と参照電圧２との差電圧を増幅して出力
する。第２の標本化回路９の出力は、電圧増幅回路１５
の出力である増幅された差電圧に追従して変化する。第
１の標本化回路１３が標本化動作から追従動作に移る前
に、第２の標本化回路９は電圧増幅回路１５の出力電圧
を標本化する。これにより、第１の標本化回路１３が追
従動作に移ったのちにおいてもアナログ信号１と参照電
圧２との差電圧を増幅した電圧が論理レベル増幅回路１
０に入力される。論理電圧に増幅された論理レベル増幅
回路１０の出力は、論理回路１１によってＡ／Ｄ変換出
力１２に変換される。
１３はアナログ信号１を標本化する。電圧増幅回路１５
は、第１の標本化回路１３の出力電圧である標本化され
たアナログ電圧と参照電圧２との差電圧を増幅して出力
する。第２の標本化回路９の出力は、電圧増幅回路１５
の出力である増幅された差電圧に追従して変化する。第
１の標本化回路１３が標本化動作から追従動作に移る前
に、第２の標本化回路９は電圧増幅回路１５の出力電圧
を標本化する。これにより、第１の標本化回路１３が追
従動作に移ったのちにおいてもアナログ信号１と参照電
圧２との差電圧を増幅した電圧が論理レベル増幅回路１
０に入力される。論理電圧に増幅された論理レベル増幅
回路１０の出力は、論理回路１１によってＡ／Ｄ変換出
力１２に変換される。
【００３１】本実施例によれば、論理レベル増幅回路１
０の電圧増幅に必要な時間を従来に比較して長く取るこ
とができるだけでなく、電圧増幅を電圧増幅回路１５と
論理レベル増幅回路１０とで分担することができるの
で、増幅精度が向上する。したがって、Ａ／Ｄ変換器の
微分非直線性誤差が小さくなる。
０の電圧増幅に必要な時間を従来に比較して長く取るこ
とができるだけでなく、電圧増幅を電圧増幅回路１５と
論理レベル増幅回路１０とで分担することができるの
で、増幅精度が向上する。したがって、Ａ／Ｄ変換器の
微分非直線性誤差が小さくなる。
【００３２】（実施例３）図３に、 電圧転送方式を採用した本発明の第３の実施例
のＡ／Ｄ変換器の構成を示す。本実施例の構成は、図１
（実施例１）中の第１の標本化回路３の出力端子と第２
の標本化回路９の入力端子との間に、オフセット電圧を
差し引くための減算回路１６を介在させたものである。
のＡ／Ｄ変換器の構成を示す。本実施例の構成は、図１
（実施例１）中の第１の標本化回路３の出力端子と第２
の標本化回路９の入力端子との間に、オフセット電圧を
差し引くための減算回路１６を介在させたものである。
【００３３】本実施例によれば、論理レベル増幅回路１
０の電圧増幅に必要な時間を従来に比較して長く取るこ
とができるだけでなく、第１の標本化回路３の出力に生
じるオフセット電圧を除去できるので、増幅精度が向上
する。したがって、Ａ／Ｄ変換器の微分非直線性誤差が
小さくなる。
０の電圧増幅に必要な時間を従来に比較して長く取るこ
とができるだけでなく、第１の標本化回路３の出力に生
じるオフセット電圧を除去できるので、増幅精度が向上
する。したがって、Ａ／Ｄ変換器の微分非直線性誤差が
小さくなる。
【００３４】（実施例４）図４に、 電圧転送方式を採用した本発明の第４の実施例
のＡ／Ｄ変換器の構成を示す。本実施例の構成は、図２
（実施例２）中の電圧増幅回路１５の出力端子と第２の
標本化回路９の入力端子との間に、オフセット電圧を差
し引くための減算回路１６を介在させたものである。
のＡ／Ｄ変換器の構成を示す。本実施例の構成は、図２
（実施例２）中の電圧増幅回路１５の出力端子と第２の
標本化回路９の入力端子との間に、オフセット電圧を差
し引くための減算回路１６を介在させたものである。
【００３５】本実施例によれば、論理レベル増幅回路１
０の電圧増幅に必要な時間を従来に比較して長く取るこ
とができるだけでなく、電圧増幅を電圧増幅回路１５と
論理レベル増幅回路１０とで分担することができ、かつ
電圧増幅回路１５の出力に生じるオフセット電圧を除去
できるので、増幅精度が向上する。したがって、Ａ／Ｄ
変換器の微分非直線性誤差が小さくなる。
０の電圧増幅に必要な時間を従来に比較して長く取るこ
とができるだけでなく、電圧増幅を電圧増幅回路１５と
論理レベル増幅回路１０とで分担することができ、かつ
電圧増幅回路１５の出力に生じるオフセット電圧を除去
できるので、増幅精度が向上する。したがって、Ａ／Ｄ
変換器の微分非直線性誤差が小さくなる。
【００３６】（実施例５）図５に、 電圧転送方式を採用した本発明の第５の実施例
のＡ／Ｄ変換器の構成を示す。まず構成について説明す
る。第１の標本化回路２４は、スイッチ２５と、保持容
量２６と、入出力端子間が短絡された第１の電圧増幅回
路２７とを有する。第１の標本化回路２４の出力端子す
なわちスイッチ２５と保持容量２６との接続点は、第２
の端子が参照電圧２に接続された第２の電圧増幅回路２
８の第１の端子に接続されている。第２の電圧増幅回路
２８の出力端子は、第２の標本化回路９の入力端子に接
続されている。第２の標本化回路９以降の構成は第１の
実施例と同様である。
のＡ／Ｄ変換器の構成を示す。まず構成について説明す
る。第１の標本化回路２４は、スイッチ２５と、保持容
量２６と、入出力端子間が短絡された第１の電圧増幅回
路２７とを有する。第１の標本化回路２４の出力端子す
なわちスイッチ２５と保持容量２６との接続点は、第２
の端子が参照電圧２に接続された第２の電圧増幅回路２
８の第１の端子に接続されている。第２の電圧増幅回路
２８の出力端子は、第２の標本化回路９の入力端子に接
続されている。第２の標本化回路９以降の構成は第１の
実施例と同様である。
【００３７】動作について説明する。第１の標本化回路
２４は、入出力端子の短絡によりバイアスされる第１の
電圧増幅回路２７のバイアス電圧とアナログ信号１の電
圧との差電圧を保持容量２６で保持することにより、ア
ナログ信号１を標本化する。第２の電圧増幅回路２８
は、第１の標本化回路２４の出力電圧である標本化され
たアナログ電圧と参照電圧２との差電圧を増幅して出力
する。第２の標本化回路９の出力は、第２の電圧増幅回
路２８の出力である増幅された差電圧に追従して変化す
る。第１の標本化回路２４が標本化動作から追従動作に
移る前に、第２の標本化回路９は第２の電圧増幅回路２
８の出力電圧を標本化する。これにより、第１の標本化
回路２４が追従動作に移ったのちにおいてもアナログ信
号１と参照電圧２との差電圧を増幅した電圧が論理レベ
ル増幅回路１０に入力される。論理電圧に増幅された論
理レベル増幅回路１０の出力は、論理回路１１によって
Ａ／Ｄ変換出力１２に変換される。
２４は、入出力端子の短絡によりバイアスされる第１の
電圧増幅回路２７のバイアス電圧とアナログ信号１の電
圧との差電圧を保持容量２６で保持することにより、ア
ナログ信号１を標本化する。第２の電圧増幅回路２８
は、第１の標本化回路２４の出力電圧である標本化され
たアナログ電圧と参照電圧２との差電圧を増幅して出力
する。第２の標本化回路９の出力は、第２の電圧増幅回
路２８の出力である増幅された差電圧に追従して変化す
る。第１の標本化回路２４が標本化動作から追従動作に
移る前に、第２の標本化回路９は第２の電圧増幅回路２
８の出力電圧を標本化する。これにより、第１の標本化
回路２４が追従動作に移ったのちにおいてもアナログ信
号１と参照電圧２との差電圧を増幅した電圧が論理レベ
ル増幅回路１０に入力される。論理電圧に増幅された論
理レベル増幅回路１０の出力は、論理回路１１によって
Ａ／Ｄ変換出力１２に変換される。
【００３８】本実施例によれば、論理レベル増幅回路１
０の電圧増幅に必要な時間を従来に比較して長く取るこ
とができるだけでなく、電圧増幅を第２の電圧増幅回路
２８と論理レベル増幅回路１０とで分担することができ
るので、増幅精度が向上する。したがって、Ａ／Ｄ変換
器の微分非直線性誤差が小さくなる。
０の電圧増幅に必要な時間を従来に比較して長く取るこ
とができるだけでなく、電圧増幅を第２の電圧増幅回路
２８と論理レベル増幅回路１０とで分担することができ
るので、増幅精度が向上する。したがって、Ａ／Ｄ変換
器の微分非直線性誤差が小さくなる。
【００３９】（実施例６）図６に、 電圧転送方式を採用した本発明の第６の実施例
のＡ／Ｄ変換器の構成を示す。まず構成について説明す
る。第１の標本化回路２４は、スイッチ２５と、保持容
量２６と、入出力端子間が短絡された第１の電圧増幅回
路２７とを有する。第１の標本化回路２４の出力端子す
なわちスイッチ２５と保持容量２６との接続点は、第２
の端子が参照電圧２に接続された第２の電圧増幅回路２
８の第１の端子に接続されている。第２の電圧増幅回路
２８の出力電圧は、第２の標本化回路３１に供給され
る。第２の標本化回路３１は、第１の標本化回路２４と
同様に、スイッチ３２と、保持容量３３と、入出力端子
間が短絡された第３の電圧増幅回路３４とを有する。第
２の標本化回路３１の出力端子すなわちスイッチ３２と
保持容量３３との接続点は、第２の端子が第１の電圧増
幅回路２７の出力端子に接続された第４の電圧増幅回路
３０の第１の端子に接続されている。第４の電圧増幅回
路３０の出力端子は論理レベル増幅回路１０の入力端子
に接続されており、該論理レベル増幅回路１０の出力端
子は論理回路１１の入力端子に接続されている。１２は
Ａ／Ｄ変換出力である。
のＡ／Ｄ変換器の構成を示す。まず構成について説明す
る。第１の標本化回路２４は、スイッチ２５と、保持容
量２６と、入出力端子間が短絡された第１の電圧増幅回
路２７とを有する。第１の標本化回路２４の出力端子す
なわちスイッチ２５と保持容量２６との接続点は、第２
の端子が参照電圧２に接続された第２の電圧増幅回路２
８の第１の端子に接続されている。第２の電圧増幅回路
２８の出力電圧は、第２の標本化回路３１に供給され
る。第２の標本化回路３１は、第１の標本化回路２４と
同様に、スイッチ３２と、保持容量３３と、入出力端子
間が短絡された第３の電圧増幅回路３４とを有する。第
２の標本化回路３１の出力端子すなわちスイッチ３２と
保持容量３３との接続点は、第２の端子が第１の電圧増
幅回路２７の出力端子に接続された第４の電圧増幅回路
３０の第１の端子に接続されている。第４の電圧増幅回
路３０の出力端子は論理レベル増幅回路１０の入力端子
に接続されており、該論理レベル増幅回路１０の出力端
子は論理回路１１の入力端子に接続されている。１２は
Ａ／Ｄ変換出力である。
【００４０】動作について説明する。第１の標本化回路
２４は、入出力端子の短絡によりバイアスされる第１の
電圧増幅回路２７のバイアス電圧とアナログ信号１の電
圧との差電圧を保持容量２６で保持することにより、ア
ナログ信号１を標本化する。第２の電圧増幅回路２８
は、第１の標本化回路２４の出力電圧である標本化され
たアナログ電圧と参照電圧２との差電圧を増幅して出力
する。つまり、第２の標本化回路３１の入力電圧は、ア
ナログ信号１と参照電圧２との差電圧に追従して変化す
る。第２の標本化回路３１は、入出力端子の短絡により
バイアスされる第３の電圧増幅回路３４のバイアス電圧
と第２の電圧増幅回路２８の出力電圧との差電圧を保持
容量３３で保持することにより、第１の標本化回路２４
が標本化動作から追従動作に移る前に第２の電圧増幅回
路２８の出力電圧を標本化する。第４の電圧増幅回路３
０は、第２の標本化回路３１の出力電圧から第１の電圧
増幅回路２７のバイアス電圧を差し引いた電圧を増幅し
て出力する。これにより、第１の標本化回路２４が追従
動作に移ったのちにおいてもアナログ信号１と参照電圧
２との差電圧を増幅した電圧が論理レベル増幅回路１０
に入力される。論理電圧に増幅された論理レベル増幅回
路１０の出力は、論理回路１１によってＡ／Ｄ変換出力
１２に変換される。
２４は、入出力端子の短絡によりバイアスされる第１の
電圧増幅回路２７のバイアス電圧とアナログ信号１の電
圧との差電圧を保持容量２６で保持することにより、ア
ナログ信号１を標本化する。第２の電圧増幅回路２８
は、第１の標本化回路２４の出力電圧である標本化され
たアナログ電圧と参照電圧２との差電圧を増幅して出力
する。つまり、第２の標本化回路３１の入力電圧は、ア
ナログ信号１と参照電圧２との差電圧に追従して変化す
る。第２の標本化回路３１は、入出力端子の短絡により
バイアスされる第３の電圧増幅回路３４のバイアス電圧
と第２の電圧増幅回路２８の出力電圧との差電圧を保持
容量３３で保持することにより、第１の標本化回路２４
が標本化動作から追従動作に移る前に第２の電圧増幅回
路２８の出力電圧を標本化する。第４の電圧増幅回路３
０は、第２の標本化回路３１の出力電圧から第１の電圧
増幅回路２７のバイアス電圧を差し引いた電圧を増幅し
て出力する。これにより、第１の標本化回路２４が追従
動作に移ったのちにおいてもアナログ信号１と参照電圧
２との差電圧を増幅した電圧が論理レベル増幅回路１０
に入力される。論理電圧に増幅された論理レベル増幅回
路１０の出力は、論理回路１１によってＡ／Ｄ変換出力
１２に変換される。
【００４１】本実施例によれば、論理レベル増幅回路１
０の電圧増幅に必要な時間を従来に比較して長く取るこ
とができるだけでなく、電圧増幅を第２及び第４の電圧
増幅回路２８，３０と論理レベル増幅回路１０とで分担
することができ、増幅精度が向上する。したがって、Ａ
／Ｄ変換器の微分非直線性誤差が小さくなる。
０の電圧増幅に必要な時間を従来に比較して長く取るこ
とができるだけでなく、電圧増幅を第２及び第４の電圧
増幅回路２８，３０と論理レベル増幅回路１０とで分担
することができ、増幅精度が向上する。したがって、Ａ
／Ｄ変換器の微分非直線性誤差が小さくなる。
【００４２】（実施例７） 図７に、容量による補間方式を採用した本発明の第７の
実施例のＡ／Ｄ変換器の構成を示す。まず構成について
説明する。アナログ信号１に接続された標本化回路３５
の出力端子は、第２の入力端子が第１の参照電圧２ａに
接続された電圧増幅回路３７の第１の入力端子に接続さ
れている。同じくアナログ信号１に接続された標本化回
路３６の出力端子は、第２の入力端子が第２の参照電圧
２ｂに接続された電圧増幅回路４３の第１の入力端子に
接続されている。前記電圧増幅回路３７の出力端子は、
電圧増幅回路３８の入力端子と、第２の端子が電圧増幅
回路４２の第１の端子に接続された補間容量４０の第１
の端子とに接続されている。前記電圧増幅回路４３の出
力端子は、電圧増幅回路４４の入力端子と、第２の端子
が前記電圧増幅回路４２の第２の端子に接続された補間
容量４１の第１の端子とに接続されている。電圧増幅回
路３８の出力端子は、電圧増幅回路３９の入力端子と、
第２の端子が電圧増幅回路４６の第１の端子に接続され
ている補間容量４５の第１の端子とに接続されている。
電圧増幅回路４２の出力端子は、電圧増幅回路４８の入
力端子と、第２の端子が電圧増幅回路４６の第２の端子
に接続されている補間容量４７の第１の端子と、第２の
端子が電圧増幅回路５０の第１の端子に接続されている
補間容量４９の第１の端子とに接続されている。電圧増
幅回路４４の出力端子は、電圧増幅回路５２の入力端子
と、第２の端子が電圧増幅回路５０の第２の端子に接続
されている補間容量５１の第１の端子とに接続されてい
る。電圧増幅回路３９、４６、４８、５０、５２の出力
端子は、出力端子が論理回路１１の入力端子に接続され
た論理レベル増幅回路１０の入力端子に接続されてい
る。１２はＡ／Ｄ変換出力である。
実施例のＡ／Ｄ変換器の構成を示す。まず構成について
説明する。アナログ信号１に接続された標本化回路３５
の出力端子は、第２の入力端子が第１の参照電圧２ａに
接続された電圧増幅回路３７の第１の入力端子に接続さ
れている。同じくアナログ信号１に接続された標本化回
路３６の出力端子は、第２の入力端子が第２の参照電圧
２ｂに接続された電圧増幅回路４３の第１の入力端子に
接続されている。前記電圧増幅回路３７の出力端子は、
電圧増幅回路３８の入力端子と、第２の端子が電圧増幅
回路４２の第１の端子に接続された補間容量４０の第１
の端子とに接続されている。前記電圧増幅回路４３の出
力端子は、電圧増幅回路４４の入力端子と、第２の端子
が前記電圧増幅回路４２の第２の端子に接続された補間
容量４１の第１の端子とに接続されている。電圧増幅回
路３８の出力端子は、電圧増幅回路３９の入力端子と、
第２の端子が電圧増幅回路４６の第１の端子に接続され
ている補間容量４５の第１の端子とに接続されている。
電圧増幅回路４２の出力端子は、電圧増幅回路４８の入
力端子と、第２の端子が電圧増幅回路４６の第２の端子
に接続されている補間容量４７の第１の端子と、第２の
端子が電圧増幅回路５０の第１の端子に接続されている
補間容量４９の第１の端子とに接続されている。電圧増
幅回路４４の出力端子は、電圧増幅回路５２の入力端子
と、第２の端子が電圧増幅回路５０の第２の端子に接続
されている補間容量５１の第１の端子とに接続されてい
る。電圧増幅回路３９、４６、４８、５０、５２の出力
端子は、出力端子が論理回路１１の入力端子に接続され
た論理レベル増幅回路１０の入力端子に接続されてい
る。１２はＡ／Ｄ変換出力である。
【００４３】動作について説明する。標本化回路３５、
３６はアナログ電圧Ｖinをそれぞれ標本化する。標本化
されたアナログ電圧と電圧値Ｖr1の第１の参照電圧２ａ
との差電圧Ｖr1−Ｖinが電圧増幅回路３７（電圧増幅度
Ａ1 ）によってＡ1 （Ｖr1−Ｖin）に増幅され、標本化
されたアナログ電圧と電圧値Ｖr2（＜Ｖr1）の第２の参
照電圧２ｂとの差電圧が電圧増幅回路４３（電圧増幅度
Ａ1 ）によってＡ1 （Ｖr2−Ｖin）に増幅される。電圧
増幅回路３８、４４（各々の電圧増幅度Ａ2 ）は、前段
電圧増幅回路３７、４３の出力電圧をＡ1 ・Ａ2 （Ｖr1
−Ｖin）、Ａ1・Ａ2 （Ｖr2−Ｖin）にそれぞれ増幅す
る。さらに、Ａ1 （Ｖr1−Ｖin）とＡ1（Ｖr2−Ｖin）
との電圧が補間容量４０、４１によって等分割され、Ａ
1 ｛（Ｖr2＋Ｖr1）／２−Ｖin｝となる。等分割された
電圧は、電圧増幅回路４２（電圧増幅度Ａ2 ）によって
Ａ1 ・Ａ2 ｛（Ｖr2＋Ｖr1）／２−Ｖin｝に増幅され
る。すなわち、電圧増幅回路４２は標本化アナログ電圧
Ｖinと、第１の参照電圧と第２の参照電圧との中間電圧
（Ｖr2＋Ｖr1）／２との差電圧を増幅することになり、
補間容量４０、４１によって第１の参照電圧と第２の参
照電圧との中間電圧が発生していることがわかる。同様
に、電圧増幅回路３９（電圧増幅度Ａ3 ）の出力電圧は
Ａ1 ・Ａ2 ・Ａ3 （Ｖr1−Ｖin）に、電圧増幅回路５２
（電圧増幅度Ａ 3 ）の出力電圧はＡ1 ・Ａ2 ・Ａ3 （Ｖ
r2−Ｖin）に、電圧増幅回路４８（電圧増幅度Ａ3 ）の
出力電圧はＡ1 ・Ａ2 ・Ａ3 ｛（Ｖr2＋Ｖr1）／２−Ｖ
in｝に、電圧増幅回路４６（電圧増幅度Ａ3 ）の出力電
圧はＡ1 ・Ａ2 ・Ａ3 ｛（Ｖr2＋３Ｖr1）／４−Ｖin｝
に、電圧増幅回路５０（電圧増幅度Ａ3 ）の出力電圧は
Ａ1 ・Ａ2 ・Ａ3 ｛（３Ｖr2＋Ｖr1）／４−Ｖin｝にそ
れぞれなる。電圧増幅回路３９、４６、４８、５０、５
２の出力電圧は論理レベル増幅回路１０によって論理電
圧レベルに電圧増幅され、論理回路１１によってＡ／Ｄ
変換出力１２として出力される。
３６はアナログ電圧Ｖinをそれぞれ標本化する。標本化
されたアナログ電圧と電圧値Ｖr1の第１の参照電圧２ａ
との差電圧Ｖr1−Ｖinが電圧増幅回路３７（電圧増幅度
Ａ1 ）によってＡ1 （Ｖr1−Ｖin）に増幅され、標本化
されたアナログ電圧と電圧値Ｖr2（＜Ｖr1）の第２の参
照電圧２ｂとの差電圧が電圧増幅回路４３（電圧増幅度
Ａ1 ）によってＡ1 （Ｖr2−Ｖin）に増幅される。電圧
増幅回路３８、４４（各々の電圧増幅度Ａ2 ）は、前段
電圧増幅回路３７、４３の出力電圧をＡ1 ・Ａ2 （Ｖr1
−Ｖin）、Ａ1・Ａ2 （Ｖr2−Ｖin）にそれぞれ増幅す
る。さらに、Ａ1 （Ｖr1−Ｖin）とＡ1（Ｖr2−Ｖin）
との電圧が補間容量４０、４１によって等分割され、Ａ
1 ｛（Ｖr2＋Ｖr1）／２−Ｖin｝となる。等分割された
電圧は、電圧増幅回路４２（電圧増幅度Ａ2 ）によって
Ａ1 ・Ａ2 ｛（Ｖr2＋Ｖr1）／２−Ｖin｝に増幅され
る。すなわち、電圧増幅回路４２は標本化アナログ電圧
Ｖinと、第１の参照電圧と第２の参照電圧との中間電圧
（Ｖr2＋Ｖr1）／２との差電圧を増幅することになり、
補間容量４０、４１によって第１の参照電圧と第２の参
照電圧との中間電圧が発生していることがわかる。同様
に、電圧増幅回路３９（電圧増幅度Ａ3 ）の出力電圧は
Ａ1 ・Ａ2 ・Ａ3 （Ｖr1−Ｖin）に、電圧増幅回路５２
（電圧増幅度Ａ 3 ）の出力電圧はＡ1 ・Ａ2 ・Ａ3 （Ｖ
r2−Ｖin）に、電圧増幅回路４８（電圧増幅度Ａ3 ）の
出力電圧はＡ1 ・Ａ2 ・Ａ3 ｛（Ｖr2＋Ｖr1）／２−Ｖ
in｝に、電圧増幅回路４６（電圧増幅度Ａ3 ）の出力電
圧はＡ1 ・Ａ2 ・Ａ3 ｛（Ｖr2＋３Ｖr1）／４−Ｖin｝
に、電圧増幅回路５０（電圧増幅度Ａ3 ）の出力電圧は
Ａ1 ・Ａ2 ・Ａ3 ｛（３Ｖr2＋Ｖr1）／４−Ｖin｝にそ
れぞれなる。電圧増幅回路３９、４６、４８、５０、５
２の出力電圧は論理レベル増幅回路１０によって論理電
圧レベルに電圧増幅され、論理回路１１によってＡ／Ｄ
変換出力１２として出力される。
【００４４】本実施例によれば、第１、２の参照電圧間
を等分割した電圧点を前段の標本化回路の出力端子間に
接続された補間容量４０、４１と、前段の電圧増幅回路
の出力端子間に接続された補間容量４５、４７（４９、
５１）とによって発生させることで、Ａ／Ｄ変換器の分
解能が向上する。
を等分割した電圧点を前段の標本化回路の出力端子間に
接続された補間容量４０、４１と、前段の電圧増幅回路
の出力端子間に接続された補間容量４５、４７（４９、
５１）とによって発生させることで、Ａ／Ｄ変換器の分
解能が向上する。
【００４５】（実施例８）図８に、 電圧転送方式と容量による補間方式との双方を
採用した本発明の第８の実施例のＡ／Ｄ変換器の構成を
示す。まず構成について説明する。アナログ信号１に接
続された標本化回路２１の出力端子は、標本化回路５３
の入力端子と標本化回路５８の第１の入力端子とに接続
されている。同じくアナログ信号１に接続された標本化
回路２２の出力端子は、標本化回路６５の入力端子と標
本化回路５８の第２の入力端子とに接続されている。標
本化回路５３は、スイッチ５４と保持容量５５と入出力
端の短絡によりバイアス電圧を発生する電圧増幅回路５
６とを構成要素とし、保持容量５５によってバイアス電
圧と入力電圧との差電圧を標本化する機能を持ってい
る。標本化回路６５は標本化回路５３と同様の構成であ
る。標本化回路５８は、スイッチ５９、６１と保持容量
６０、６３と入出力端の短絡によりバイアス電圧を発生
する電圧増幅回路６２とを構成要素とし、保持容量６０
によってバイアス電圧と第１の入力端子に入力された電
圧との差電圧を標本化し、保持容量６３によってバイア
ス電圧と第２の入力端子に入力された電圧との差電圧を
標本化する構成である。標本化回路５３の出力端子と、
標本化回路６６の入力端子と標本化回路６８の第１の入
力端子との接続点との間には、電圧増幅回路５７が接続
されている。標本化回路５８の２つの出力端子と、標本
化回路６８の第２の入力端子と標本化回路７０の入力端
子と標本化回路７２の第１の入力端子との接続点との間
には、電圧増幅回路６４が接続されている。標本化回路
６５の出力端子と、標本化回路７２の第２の入力端子と
標本化回路７４の入力端子との接続点との間には、電圧
増幅回路７６が接続されている。標本化回路６６、６
８、７０、７２、７４の各々の出力端子は電圧増幅回路
６７、６９、７１、７３、７５の各々の入力端子に接続
されている。電圧増幅回路６７、６９、７１、７３、７
５の各々の出力端子は、出力端子が論理回路１１の入力
端子に接続された論理レベル増幅回路１０の出力端子に
接続されている。１２はＡ／Ｄ変換出力である。
採用した本発明の第８の実施例のＡ／Ｄ変換器の構成を
示す。まず構成について説明する。アナログ信号１に接
続された標本化回路２１の出力端子は、標本化回路５３
の入力端子と標本化回路５８の第１の入力端子とに接続
されている。同じくアナログ信号１に接続された標本化
回路２２の出力端子は、標本化回路６５の入力端子と標
本化回路５８の第２の入力端子とに接続されている。標
本化回路５３は、スイッチ５４と保持容量５５と入出力
端の短絡によりバイアス電圧を発生する電圧増幅回路５
６とを構成要素とし、保持容量５５によってバイアス電
圧と入力電圧との差電圧を標本化する機能を持ってい
る。標本化回路６５は標本化回路５３と同様の構成であ
る。標本化回路５８は、スイッチ５９、６１と保持容量
６０、６３と入出力端の短絡によりバイアス電圧を発生
する電圧増幅回路６２とを構成要素とし、保持容量６０
によってバイアス電圧と第１の入力端子に入力された電
圧との差電圧を標本化し、保持容量６３によってバイア
ス電圧と第２の入力端子に入力された電圧との差電圧を
標本化する構成である。標本化回路５３の出力端子と、
標本化回路６６の入力端子と標本化回路６８の第１の入
力端子との接続点との間には、電圧増幅回路５７が接続
されている。標本化回路５８の２つの出力端子と、標本
化回路６８の第２の入力端子と標本化回路７０の入力端
子と標本化回路７２の第１の入力端子との接続点との間
には、電圧増幅回路６４が接続されている。標本化回路
６５の出力端子と、標本化回路７２の第２の入力端子と
標本化回路７４の入力端子との接続点との間には、電圧
増幅回路７６が接続されている。標本化回路６６、６
８、７０、７２、７４の各々の出力端子は電圧増幅回路
６７、６９、７１、７３、７５の各々の入力端子に接続
されている。電圧増幅回路６７、６９、７１、７３、７
５の各々の出力端子は、出力端子が論理回路１１の入力
端子に接続された論理レベル増幅回路１０の出力端子に
接続されている。１２はＡ／Ｄ変換出力である。
【００４６】動作について説明する。標本化回路２１は
標本化されたアナログ電圧Ｖinと電圧値Ｖr1の第１の参
照電圧２ａとの差電圧Ｖr1−Ｖinを出力する。標本化回
路２２は標本化されたアナログ電圧と電圧値Ｖr2（＜Ｖ
r1）の第２の参照電圧２ｂとの差電圧Ｖr2−Ｖinを出力
する。標本化回路２１で標本化されたアナログ電圧と第
１の参照電圧との電圧差を標本化回路５３が標本化し、
標本化回路２２で標本化されたアナログ電圧と第２の参
照電圧との電圧差を標本化回路６５が標本化する。同時
に、標本化回路２１で標本化されたアナログ電圧と第１
の参照電圧との電圧差Ｖr1−Ｖinは保持容量６０によっ
て標本化され、標本化回路２２で標本化されたアナログ
電圧と第２の参照電圧との電圧差Ｖr2−Ｖinは保持容量
６３によって標本化される。電圧増幅回路５７、７６
（電圧増幅度Ａ1 ）は標本化回路５３、６５の出力電圧
をＡ1 （Ｖr1−Ｖin），Ａ1 （Ｖr2−Ｖin）に増幅す
る。電圧増幅回路６４（電圧増幅度Ａ1 ）は、保持容量
６０で標本化された電圧差Ｖr1−Ｖinと、保持容量６３
で標本化された電圧差Ｖr2−Ｖinとの中間電圧を増幅
し、Ａ1 ｛（Ｖr2＋Ｖr1）／２−Ｖin｝とする。すなわ
ち、標本化されたアナログ電圧Ｖinと、第１の参照電圧
と第２の参照電圧との中間電圧（Ｖr2＋Ｖr1）／２との
差電圧を増幅する。同様の標本化及び増幅動作により、
電圧増幅回路６７（電圧増幅度Ａ2 ）の出力電圧はＡ1
・Ａ2 （Ｖr1−Ｖin）に、電圧増幅回路７５ （電圧増幅
度Ａ2 ）の出力電圧はＡ1 ・Ａ2 （Ｖr2−Ｖin）に、電
圧増幅回路７１（電圧増幅度Ａ2 ）の出力電圧はＡ1 ・
Ａ2 ｛（Ｖr2＋Ｖr1）／２−Ｖin｝に、電圧増幅回路６
９（電圧増幅度Ａ2 ）の出力電圧はＡ1 ・Ａ2 ｛（Ｖr2
＋３Ｖr1）／４−Ｖin｝に、電圧増幅回路７３（電圧増
幅度Ａ2 ）の出力電圧はＡ1 ・Ａ2 ｛（３Ｖr2＋Ｖr1）
／４−Ｖin｝にそれぞれなる。電圧増幅回路６７、６
９、７１、７３、７５の出力電圧は、論理レベル増幅回
路１０によって論理レベルに増幅され、論理回路１１に
よってＡ／Ｄ変換出力１２として出力される。
標本化されたアナログ電圧Ｖinと電圧値Ｖr1の第１の参
照電圧２ａとの差電圧Ｖr1−Ｖinを出力する。標本化回
路２２は標本化されたアナログ電圧と電圧値Ｖr2（＜Ｖ
r1）の第２の参照電圧２ｂとの差電圧Ｖr2−Ｖinを出力
する。標本化回路２１で標本化されたアナログ電圧と第
１の参照電圧との電圧差を標本化回路５３が標本化し、
標本化回路２２で標本化されたアナログ電圧と第２の参
照電圧との電圧差を標本化回路６５が標本化する。同時
に、標本化回路２１で標本化されたアナログ電圧と第１
の参照電圧との電圧差Ｖr1−Ｖinは保持容量６０によっ
て標本化され、標本化回路２２で標本化されたアナログ
電圧と第２の参照電圧との電圧差Ｖr2−Ｖinは保持容量
６３によって標本化される。電圧増幅回路５７、７６
（電圧増幅度Ａ1 ）は標本化回路５３、６５の出力電圧
をＡ1 （Ｖr1−Ｖin），Ａ1 （Ｖr2−Ｖin）に増幅す
る。電圧増幅回路６４（電圧増幅度Ａ1 ）は、保持容量
６０で標本化された電圧差Ｖr1−Ｖinと、保持容量６３
で標本化された電圧差Ｖr2−Ｖinとの中間電圧を増幅
し、Ａ1 ｛（Ｖr2＋Ｖr1）／２−Ｖin｝とする。すなわ
ち、標本化されたアナログ電圧Ｖinと、第１の参照電圧
と第２の参照電圧との中間電圧（Ｖr2＋Ｖr1）／２との
差電圧を増幅する。同様の標本化及び増幅動作により、
電圧増幅回路６７（電圧増幅度Ａ2 ）の出力電圧はＡ1
・Ａ2 （Ｖr1−Ｖin）に、電圧増幅回路７５ （電圧増幅
度Ａ2 ）の出力電圧はＡ1 ・Ａ2 （Ｖr2−Ｖin）に、電
圧増幅回路７１（電圧増幅度Ａ2 ）の出力電圧はＡ1 ・
Ａ2 ｛（Ｖr2＋Ｖr1）／２−Ｖin｝に、電圧増幅回路６
９（電圧増幅度Ａ2 ）の出力電圧はＡ1 ・Ａ2 ｛（Ｖr2
＋３Ｖr1）／４−Ｖin｝に、電圧増幅回路７３（電圧増
幅度Ａ2 ）の出力電圧はＡ1 ・Ａ2 ｛（３Ｖr2＋Ｖr1）
／４−Ｖin｝にそれぞれなる。電圧増幅回路６７、６
９、７１、７３、７５の出力電圧は、論理レベル増幅回
路１０によって論理レベルに増幅され、論理回路１１に
よってＡ／Ｄ変換出力１２として出力される。
【００４７】本実施例によれば、電圧転送方式の採用に
より論理レベル増幅回路１０の電圧増幅に必要な時間を
従来に比較して長く取ることができるだけでなく、電圧
増幅を１段目の電圧増幅回路５７、６４、７６と２段目
の電圧増幅回路６７、６９、７１、７３、７５と論理レ
ベル増幅回路１０とで分担することができ、増幅精度が
向上するので、Ａ／Ｄ変換器の微分非直線性誤差が小さ
くなる。しかも、容量による補間方式の採用により、Ａ
／Ｄ変換器の分解能が向上する。
より論理レベル増幅回路１０の電圧増幅に必要な時間を
従来に比較して長く取ることができるだけでなく、電圧
増幅を１段目の電圧増幅回路５７、６４、７６と２段目
の電圧増幅回路６７、６９、７１、７３、７５と論理レ
ベル増幅回路１０とで分担することができ、増幅精度が
向上するので、Ａ／Ｄ変換器の微分非直線性誤差が小さ
くなる。しかも、容量による補間方式の採用により、Ａ
／Ｄ変換器の分解能が向上する。
【００４８】（実施例９） 図１０には、電圧転送方式を採用した本発明の第９の実
施例に係る５ビット直並列型Ａ／Ｄ変換器の構成が示さ
れている。まず構成について説明する。下位比較器列８
０の構成要素である下位電圧比較器９０の中のＳＷ５、
ＳＷ６、ＳＷ７、ＳＷ８はスイッチであり、前述した構
成のＭＯＳトランジスタによるトランスファーゲートで
ある。ＳＷ６の第１の端子はアナログ信号１に接続さ
れ、ＳＷ６の第２の端子は容量Ｃ１の第１の端子に接続
されている。ＳＷ５の第１の端子は基準抵抗列及びスイ
ッチ列８４に接続され、ＳＷ５の第２の端子は容量Ｃ１
の第１の端子に接続されている。容量Ｃ１の第２の端子
はインバータ８２の入力端子に接続される。インバータ
８２、８３は前述したＭＯＳトランジスタによる構成で
ある。ＳＷ７はインバータ８２と並列接続されている。
容量Ｃ２の第１の端子はインバータ８３の入力端子に接
続され、容量Ｃ２の第２の端子はインバータ８２の出力
端子に接続されている。ＳＷ８はインバータ８３と並列
接続されている。以上が下位電圧比較器９０の構成であ
る。なお、容量Ｃ１、スイッチＳＷ７及びインバータ８
２は１段目電圧比較回路Ｘを構成し、容量Ｃ２、スイッ
チＳＷ８及びインバータ８３は２段目電圧比較回路Ｙを
構成する。
施例に係る５ビット直並列型Ａ／Ｄ変換器の構成が示さ
れている。まず構成について説明する。下位比較器列８
０の構成要素である下位電圧比較器９０の中のＳＷ５、
ＳＷ６、ＳＷ７、ＳＷ８はスイッチであり、前述した構
成のＭＯＳトランジスタによるトランスファーゲートで
ある。ＳＷ６の第１の端子はアナログ信号１に接続さ
れ、ＳＷ６の第２の端子は容量Ｃ１の第１の端子に接続
されている。ＳＷ５の第１の端子は基準抵抗列及びスイ
ッチ列８４に接続され、ＳＷ５の第２の端子は容量Ｃ１
の第１の端子に接続されている。容量Ｃ１の第２の端子
はインバータ８２の入力端子に接続される。インバータ
８２、８３は前述したＭＯＳトランジスタによる構成で
ある。ＳＷ７はインバータ８２と並列接続されている。
容量Ｃ２の第１の端子はインバータ８３の入力端子に接
続され、容量Ｃ２の第２の端子はインバータ８２の出力
端子に接続されている。ＳＷ８はインバータ８３と並列
接続されている。以上が下位電圧比較器９０の構成であ
る。なお、容量Ｃ１、スイッチＳＷ７及びインバータ８
２は１段目電圧比較回路Ｘを構成し、容量Ｃ２、スイッ
チＳＷ８及びインバータ８３は２段目電圧比較回路Ｙを
構成する。
【００４９】上位比較器列７９を構成している上位電圧
比較器８１は下位電圧比較器９０と同等の構成である。
上位比較器列７９の構成要素である上位電圧比較器群の
ＳＷ２の２端子のうちの容量Ｃ１が接続されていない側
の端子が、基準抵抗列９８によって分割された基準電圧
２ａ（電圧Ｖｒ０）と基準電圧２ｂ（電圧Ｖｒ３２）の
１／４、２／４、３／４の分割点（端子電圧Ｖｒ８、Ｖ
ｒ１６、Ｖｒ２４点）にそれぞれ接続され、ＳＷ１はア
ナログ信号１に接続されている。上位比較器列７９の出
力端子は上位論理回路８６に接続されている。下位比較
器列８０の構成要素である下位電圧比較器群のＳＷ５は
スイッチ列８５、９１〜９３に接続され、出力端子は下
位論理回路８７に接続され、ＳＷ６はアナログ信号１に
接続されている。
比較器８１は下位電圧比較器９０と同等の構成である。
上位比較器列７９の構成要素である上位電圧比較器群の
ＳＷ２の２端子のうちの容量Ｃ１が接続されていない側
の端子が、基準抵抗列９８によって分割された基準電圧
２ａ（電圧Ｖｒ０）と基準電圧２ｂ（電圧Ｖｒ３２）の
１／４、２／４、３／４の分割点（端子電圧Ｖｒ８、Ｖ
ｒ１６、Ｖｒ２４点）にそれぞれ接続され、ＳＷ１はア
ナログ信号１に接続されている。上位比較器列７９の出
力端子は上位論理回路８６に接続されている。下位比較
器列８０の構成要素である下位電圧比較器群のＳＷ５は
スイッチ列８５、９１〜９３に接続され、出力端子は下
位論理回路８７に接続され、ＳＷ６はアナログ信号１に
接続されている。
【００５０】スイッチ列８５の構成要素のスイッチ群は
基準電圧２ａと基準電圧２ｂの１／３２、２／３２、３
／３２、４／３２、５／３２、６／３２、７／３２の分
割点（端子電圧Ｖｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４、Ｖｒ
５、Ｖｒ６、Ｖｒ７点）に接続されている。スイッチ列
９１の構成要素のスイッチ群は基準電圧２ａと基準電圧
２ｂの９／３２、１０／３２、１１／３２、１２／３
２、１３／３２、１４／３２、１５／３２の分割点（端
子電圧Ｖｒ９、Ｖｒ１０、Ｖｒ１１、Ｖｒ１２、Ｖｒ１
３、Ｖｒ１４、Ｖｒ１５点）に接続されている。スイッ
チ列９２の構成要素のスイッチ群は基準電圧２ａと基準
電圧２ｂの１７／３２、１８／３２、１９／３２、２０
／３２、２１／３２、２２／３２、２３／３２の分割点
（端子電圧Ｖｒ１７、Ｖｒ１８、Ｖｒ１９、Ｖｒ２０、
Ｖｒ２１、Ｖｒ２２、Ｖｒ２３点）に接続されている。
スイッチ列９３の構成要素のスイッチ群は基準電圧２ａ
と基準電圧２ｂの２５／３２、２６／３２、２７／３
２、２８／３２、２９／３２、３０／３２、３１／３２
の分割点（端子電圧Ｖｒ２５、Ｖｒ２６、Ｖｒ２７、Ｖ
ｒ２８、Ｖｒ２９、Ｖｒ３０、Ｖｒ３１点）に接続され
ている。上位論理回路８６の出力端子と下位論理回路８
７の出力端子とは加算回路８８に接続されている。加算
回路８８はＡ／Ｄ変換出力８９を出力する。以上が５ビ
ット直並列型Ａ／Ｄ変換器の構成である。
基準電圧２ａと基準電圧２ｂの１／３２、２／３２、３
／３２、４／３２、５／３２、６／３２、７／３２の分
割点（端子電圧Ｖｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４、Ｖｒ
５、Ｖｒ６、Ｖｒ７点）に接続されている。スイッチ列
９１の構成要素のスイッチ群は基準電圧２ａと基準電圧
２ｂの９／３２、１０／３２、１１／３２、１２／３
２、１３／３２、１４／３２、１５／３２の分割点（端
子電圧Ｖｒ９、Ｖｒ１０、Ｖｒ１１、Ｖｒ１２、Ｖｒ１
３、Ｖｒ１４、Ｖｒ１５点）に接続されている。スイッ
チ列９２の構成要素のスイッチ群は基準電圧２ａと基準
電圧２ｂの１７／３２、１８／３２、１９／３２、２０
／３２、２１／３２、２２／３２、２３／３２の分割点
（端子電圧Ｖｒ１７、Ｖｒ１８、Ｖｒ１９、Ｖｒ２０、
Ｖｒ２１、Ｖｒ２２、Ｖｒ２３点）に接続されている。
スイッチ列９３の構成要素のスイッチ群は基準電圧２ａ
と基準電圧２ｂの２５／３２、２６／３２、２７／３
２、２８／３２、２９／３２、３０／３２、３１／３２
の分割点（端子電圧Ｖｒ２５、Ｖｒ２６、Ｖｒ２７、Ｖ
ｒ２８、Ｖｒ２９、Ｖｒ３０、Ｖｒ３１点）に接続され
ている。上位論理回路８６の出力端子と下位論理回路８
７の出力端子とは加算回路８８に接続されている。加算
回路８８はＡ／Ｄ変換出力８９を出力する。以上が５ビ
ット直並列型Ａ／Ｄ変換器の構成である。
【００５１】次に動作について詳しく説明する。図１４
に、上位比較器列７９と下位比較器列８０とのスイッチ
の動作タイミングを示す。上位電圧比較器群は待機期間
においてＳＷ１〜４がＯＦＦ状態となっている。待機期
間では、上位電圧比較器群は電圧比較器としての動作で
あるサンプル動作、ホールド動作、比較動作のいずれの
動作も行なっていない。次のサンプル期間に備えている
だけである。次の動作期間であるサンプル期間はＳＷ
１、３、４がＯＮ状態となり前述における電圧比較器の
動作に従ってアナログ信号電圧をサンプリングする。次
の動作である上位比較期間では、ＳＷ２がＯＮ状態にな
り、上位電圧比較器群は出力結果を出力する。以上が上
位電圧比較器群の動作内容であり基本クロックの１周期
で１サイクルの動作が行なわれている。基本クロックと
は、外部からＡ／Ｄ変換器に入力されるクロックのこと
である。
に、上位比較器列７９と下位比較器列８０とのスイッチ
の動作タイミングを示す。上位電圧比較器群は待機期間
においてＳＷ１〜４がＯＦＦ状態となっている。待機期
間では、上位電圧比較器群は電圧比較器としての動作で
あるサンプル動作、ホールド動作、比較動作のいずれの
動作も行なっていない。次のサンプル期間に備えている
だけである。次の動作期間であるサンプル期間はＳＷ
１、３、４がＯＮ状態となり前述における電圧比較器の
動作に従ってアナログ信号電圧をサンプリングする。次
の動作である上位比較期間では、ＳＷ２がＯＮ状態にな
り、上位電圧比較器群は出力結果を出力する。以上が上
位電圧比較器群の動作内容であり基本クロックの１周期
で１サイクルの動作が行なわれている。基本クロックと
は、外部からＡ／Ｄ変換器に入力されるクロックのこと
である。
【００５２】次に下位電圧比較器群の動作について説明
する。１段目電圧比較回路群は上位電圧比較器群と同じ
期間においてサンプル期間となり、ＳＷ６、７がＯＮ状
態となってアナログ信号電圧をサンプリングする。次の
ホールド期間では、ＳＷ６、７がＯＦＦ状態となりアナ
ログ信号電圧が保持される。上位電圧比較器群と同等の
アナログ信号電圧を保持するわけである。次の下位比較
期間ではＳＷ５がＯＮ状態になり、上位電圧比較器群の
比較結果に従って選択された下位電圧比較範囲が１段目
電圧比較回路に印加され比較動作が行なわれる。１段目
電圧比較回路の下位比較期間のときには２段目電圧比較
回路がサンプル期間となるようにＳＷ８はＯＮ状態とな
り、２段目電圧比較回路は１段目電圧比較回路から出力
される比較電圧をサンプリングする。次の下位比較期間
は１段目電圧比較回路がサンプル期間に相当する期間で
あり、ＳＷ８がＯＦＦ状態、ＳＷ７がＯＮ状態となり、
２段目電圧比較回路がサンプリングした電圧と１段目電
圧比較回路のバイアス電圧Ｖａとが比較される。次に待
機期間にはいる。以上のように１段目電圧比較回路及び
２段目電圧比較回路では基本クロックの１周期で１サイ
クルの動作が行なわれている。動作が開始する時間が異
なっておりパイプライン動作を行なっているわけであ
る。したがって、基本クロックの１周期ごとに下位比較
結果が出力される。
する。１段目電圧比較回路群は上位電圧比較器群と同じ
期間においてサンプル期間となり、ＳＷ６、７がＯＮ状
態となってアナログ信号電圧をサンプリングする。次の
ホールド期間では、ＳＷ６、７がＯＦＦ状態となりアナ
ログ信号電圧が保持される。上位電圧比較器群と同等の
アナログ信号電圧を保持するわけである。次の下位比較
期間ではＳＷ５がＯＮ状態になり、上位電圧比較器群の
比較結果に従って選択された下位電圧比較範囲が１段目
電圧比較回路に印加され比較動作が行なわれる。１段目
電圧比較回路の下位比較期間のときには２段目電圧比較
回路がサンプル期間となるようにＳＷ８はＯＮ状態とな
り、２段目電圧比較回路は１段目電圧比較回路から出力
される比較電圧をサンプリングする。次の下位比較期間
は１段目電圧比較回路がサンプル期間に相当する期間で
あり、ＳＷ８がＯＦＦ状態、ＳＷ７がＯＮ状態となり、
２段目電圧比較回路がサンプリングした電圧と１段目電
圧比較回路のバイアス電圧Ｖａとが比較される。次に待
機期間にはいる。以上のように１段目電圧比較回路及び
２段目電圧比較回路では基本クロックの１周期で１サイ
クルの動作が行なわれている。動作が開始する時間が異
なっておりパイプライン動作を行なっているわけであ
る。したがって、基本クロックの１周期ごとに下位比較
結果が出力される。
【００５３】図１０と図５との関係を説明すると、ＯＮ
状態のスイッチＳＷ６、ＳＷ７（このときＳＷ５はＯＦ
Ｆ状態である）と、容量Ｃ１と、インバータ８２とが第
１の標本化回路２４を構成し、ＯＮ状態のスイッチＳＷ
５（このときＳＷ６、ＳＷ７はＯＦＦ状態である）と、
容量Ｃ１と、インバータ８２とが電圧増幅回路２８を構
成し、容量Ｃ２と、スイッチＳＷ８と、インバータ８３
とが第２の標本化回路９及び論理レベル増幅回路１０を
構成するものである。
状態のスイッチＳＷ６、ＳＷ７（このときＳＷ５はＯＦ
Ｆ状態である）と、容量Ｃ１と、インバータ８２とが第
１の標本化回路２４を構成し、ＯＮ状態のスイッチＳＷ
５（このときＳＷ６、ＳＷ７はＯＦＦ状態である）と、
容量Ｃ１と、インバータ８２とが電圧増幅回路２８を構
成し、容量Ｃ２と、スイッチＳＷ８と、インバータ８３
とが第２の標本化回路９及び論理レベル増幅回路１０を
構成するものである。
【００５４】本実施例によれば、電圧転送方式の採用に
より、従来２系列の電圧比較器列を有するＡ／Ｄ変換器
では避け得なかった電圧比較器列間のしきい値電圧のば
らつきによる精度低下をなくすことができる。すなわち
微分非直線性誤差が小さくなる。
より、従来２系列の電圧比較器列を有するＡ／Ｄ変換器
では避け得なかった電圧比較器列間のしきい値電圧のば
らつきによる精度低下をなくすことができる。すなわち
微分非直線性誤差が小さくなる。
【００５５】さらに、次のような効果がある。すなわ
ち、図２４に示すように、従来の直並列型Ａ／Ｄ変換器
（図１１）では下位電圧比較器の比較電圧の不感帯時間
Ｔｉが比較的大きいのに対して、本実施例の直並列型Ａ
／Ｄ変換器では短い不感帯時間Ｔｊとなる。不感帯時間
は次のような理由で生じる。下位電圧比較器が基準抵抗
列にスイッチ列によって接続された時点での基準抵抗か
らのパルス電流及び、ＳＷ５のフィードスルーによって
注入（または抽出）された電荷によるパルス電流によっ
て出力電圧が変動するが、この電圧変動の方向が比較電
圧のセトリング電圧と異なる場合は、異なる方向に移動
している時間が存在することになる。これが不感帯時間
となるわけである。従来方式では下位電圧比較器９６は
下位比較器間においてインバータ３段の電圧利得のため
にパルス電流による電圧変動が大きくなり比較電圧のし
きい値であるＶａにもどるのに多くの時間を要した。こ
れに対して本実施例（図１０）によれば、パルス電流が
印加される時点では下位比較器間にあるのはインバータ
８２、ＳＷ７、Ｃ１で構成される１段目電圧比較回路の
みであるため、１段のみの電圧利得でパルス電流による
小さな電圧変動が生じることになりＶａにもどるのに必
要な時間は従来方式に比べて短い時間となる。したがっ
て、従来方式の不感帯時間Ｔｉに比べて本実施例の場合
の不感帯時間Ｔｊは短くなり、これによって変換速度が
向上する。
ち、図２４に示すように、従来の直並列型Ａ／Ｄ変換器
（図１１）では下位電圧比較器の比較電圧の不感帯時間
Ｔｉが比較的大きいのに対して、本実施例の直並列型Ａ
／Ｄ変換器では短い不感帯時間Ｔｊとなる。不感帯時間
は次のような理由で生じる。下位電圧比較器が基準抵抗
列にスイッチ列によって接続された時点での基準抵抗か
らのパルス電流及び、ＳＷ５のフィードスルーによって
注入（または抽出）された電荷によるパルス電流によっ
て出力電圧が変動するが、この電圧変動の方向が比較電
圧のセトリング電圧と異なる場合は、異なる方向に移動
している時間が存在することになる。これが不感帯時間
となるわけである。従来方式では下位電圧比較器９６は
下位比較器間においてインバータ３段の電圧利得のため
にパルス電流による電圧変動が大きくなり比較電圧のし
きい値であるＶａにもどるのに多くの時間を要した。こ
れに対して本実施例（図１０）によれば、パルス電流が
印加される時点では下位比較器間にあるのはインバータ
８２、ＳＷ７、Ｃ１で構成される１段目電圧比較回路の
みであるため、１段のみの電圧利得でパルス電流による
小さな電圧変動が生じることになりＶａにもどるのに必
要な時間は従来方式に比べて短い時間となる。したがっ
て、従来方式の不感帯時間Ｔｉに比べて本実施例の場合
の不感帯時間Ｔｊは短くなり、これによって変換速度が
向上する。
【００５６】さらに、消費電力を削減できる。本実施例
の場合のクロックのタイミング（図１４）と従来のクロ
ックのタイミング（図１６）とを比較すると、従来は下
位電圧比較器の３段のインバータがサンプル期間とホー
ルド期間を合わせて基本クロックの１周期の間、貫通電
流が流れていたが、本実施例では１段目電圧比較回路は
サンプル期間とホールド期間を合わせて３／４周期の間
であり、２段目電圧比較回路では１／４周期の間であ
り、貫通電流が従来に較べて減少することがわかる。
の場合のクロックのタイミング（図１４）と従来のクロ
ックのタイミング（図１６）とを比較すると、従来は下
位電圧比較器の３段のインバータがサンプル期間とホー
ルド期間を合わせて基本クロックの１周期の間、貫通電
流が流れていたが、本実施例では１段目電圧比較回路は
サンプル期間とホールド期間を合わせて３／４周期の間
であり、２段目電圧比較回路では１／４周期の間であ
り、貫通電流が従来に較べて減少することがわかる。
【００５７】（実施例１０） 図１２には、電圧転送方式と容量による補間方式との双
方を採用した本発明の第１０の実施例に係る６ビット直
並列型Ａ／Ｄ変換器の構成が示されている。まず構成に
ついて説明する。基準抵抗列及びスイッチ列８４、上位
比較器列７９、アナログ信号１、基準電圧２ａ、２ｂ、
加算回路８８は図１０に示した構成と同等である。異な
る点は下位比較器列１２０の構成である。すなわちＳＷ
５の第１の端子は基準抵抗列１３０に接続されており、
ＳＷ５の第２の端子は入力段１１０の出力端子となって
いる。ＳＷ６の第１の端子はアナログ信号１に接続され
ており、ＳＷ６の第２の端子は入力段１１０の出力端子
になっている。ＳＷ５の第２の端子とＳＷ６の第２の端
子とは、互いに接続されている。
方を採用した本発明の第１０の実施例に係る６ビット直
並列型Ａ／Ｄ変換器の構成が示されている。まず構成に
ついて説明する。基準抵抗列及びスイッチ列８４、上位
比較器列７９、アナログ信号１、基準電圧２ａ、２ｂ、
加算回路８８は図１０に示した構成と同等である。異な
る点は下位比較器列１２０の構成である。すなわちＳＷ
５の第１の端子は基準抵抗列１３０に接続されており、
ＳＷ５の第２の端子は入力段１１０の出力端子となって
いる。ＳＷ６の第１の端子はアナログ信号１に接続され
ており、ＳＷ６の第２の端子は入力段１１０の出力端子
になっている。ＳＷ５の第２の端子とＳＷ６の第２の端
子とは、互いに接続されている。
【００５８】容量Ｃ１の第１の端子が１段目電圧比較回
路１１１の入力端子になっており、その第２の端子がイ
ンバータ９９の入力端子に接続されており、ＳＷ７とイ
ンバータ９９は並列接続されており、インバータ９９の
出力端子は１段目電圧比較回路１１１の出力端子となっ
ている。容量Ｃ２の第１の端子は２段目電圧比較回路１
１２の入力端子となり、その第２の端子はインバータ１
００の入力端子と接続されており、ＳＷ８とインバータ
１００は並列接続されており、インバータ１００の出力
端子は２段目電圧比較回路１１２の出力端子となる。１
対の容量Ｃ３のうちの一方の容量の第１の端子は２段目
電圧比較回路１１３の第１の入力端子となり、その第２
の端子はインバータ１０３の入力端子に接続されてお
り、他方の容量の第１の端子は２段目電圧比較回路１１
３の第２の入力端子となり、その第２の端子はインバー
タ１０３の入力端子に接続されており、ＳＷ８とインバ
ータ１０３は並列接続されており、インバータ１０３の
出力端子は２段目電圧比較回路１１３の出力端子となっ
ている。２段目電圧比較回路１１４は２段目電圧比較回
路１１２と同等の構成をなしている。
路１１１の入力端子になっており、その第２の端子がイ
ンバータ９９の入力端子に接続されており、ＳＷ７とイ
ンバータ９９は並列接続されており、インバータ９９の
出力端子は１段目電圧比較回路１１１の出力端子となっ
ている。容量Ｃ２の第１の端子は２段目電圧比較回路１
１２の入力端子となり、その第２の端子はインバータ１
００の入力端子と接続されており、ＳＷ８とインバータ
１００は並列接続されており、インバータ１００の出力
端子は２段目電圧比較回路１１２の出力端子となる。１
対の容量Ｃ３のうちの一方の容量の第１の端子は２段目
電圧比較回路１１３の第１の入力端子となり、その第２
の端子はインバータ１０３の入力端子に接続されてお
り、他方の容量の第１の端子は２段目電圧比較回路１１
３の第２の入力端子となり、その第２の端子はインバー
タ１０３の入力端子に接続されており、ＳＷ８とインバ
ータ１０３は並列接続されており、インバータ１０３の
出力端子は２段目電圧比較回路１１３の出力端子となっ
ている。２段目電圧比較回路１１４は２段目電圧比較回
路１１２と同等の構成をなしている。
【００５９】容量Ｃ４の第１の端子が３段目電圧比較回
路１１５の入力端子になっており、その第２の端子がイ
ンバータ１０１の入力端子に接続されており、ＳＷ９と
インバータ１０１は並列接続されており、インバータ１
０１の出力端子は３段目電圧比較回路１１５の出力端子
となる。１対の容量Ｃ５のうちの一方の容量の第１の端
子は３段目電圧比較回路１１６の第１の入力端子とな
り、その第２の端子はインバータ１０４の入力端子に接
続されており、他方の容量の第１の端子は３段目電圧比
較回路１１６の第２の入力端子となり、その第２の端子
はインバータ１０４の入力端子に接続されており、ＳＷ
９とインバータ１０４は並列接続されており、インバー
タ１０４の出力端子は３段目電圧比較回路１１６の出力
端子となっている。３段目電圧比較回路１１７、１１９
は３段目電圧比較回路１１５と同等の構成になってい
る。３段目電圧比較回路１１８は３段目電圧比較回路１
１６と同等の構成になっている。
路１１５の入力端子になっており、その第２の端子がイ
ンバータ１０１の入力端子に接続されており、ＳＷ９と
インバータ１０１は並列接続されており、インバータ１
０１の出力端子は３段目電圧比較回路１１５の出力端子
となる。１対の容量Ｃ５のうちの一方の容量の第１の端
子は３段目電圧比較回路１１６の第１の入力端子とな
り、その第２の端子はインバータ１０４の入力端子に接
続されており、他方の容量の第１の端子は３段目電圧比
較回路１１６の第２の入力端子となり、その第２の端子
はインバータ１０４の入力端子に接続されており、ＳＷ
９とインバータ１０４は並列接続されており、インバー
タ１０４の出力端子は３段目電圧比較回路１１６の出力
端子となっている。３段目電圧比較回路１１７、１１９
は３段目電圧比較回路１１５と同等の構成になってい
る。３段目電圧比較回路１１８は３段目電圧比較回路１
１６と同等の構成になっている。
【００６０】入力段１１０の出力端子は１段目電圧比較
回路１１１の入力端子に接続されており、１段目電圧比
較回路１１１の出力端子は２段目電圧比較回路１１２の
入力端子に接続されており、２段目電圧比較回路１１２
の出力端子は３段目電圧比較回路１１５の入力端子に接
続されており、３段目電圧比較回路１１５の出力端子は
下位論理回路１０９に接続されている。２段目電圧比較
回路１１３の第１の入力端子は１段目電圧比較回路１１
１の出力端子に接続されており、第２の入力端子は１段
目電圧比較回路１２１の出力端子に接続され、２段目電
圧比較回路１１３の出力端子は３段目電圧比較回路１１
７の入力端子に接続されており、３段目電圧比較回路１
１７の出力端子は下位論理回路１０９に接続されてい
る。３段目電圧比較回路１１６の第１の入力端子は２段
目電圧比較回路１１２の出力端子に接続されており、第
２の入力端子は２段目電圧比較回路１１３の出力端子に
接続されており、３段目電圧比較回路１１８の第１の入
力端子は２段目電圧比較回路１１３の出力端子に接続さ
れており、第２の入力端子は２段目電圧比較回路１１４
の出力端子に接続されている。１段目電圧比較回路１１
１、２段目電圧比較回路１１２、１１３、３段目電圧比
較回路１１５、１１６、１１７、１１８の構成をもつ下
位電圧比較器が隣接する下位電圧比較器間で構成され
て、下位比較器列１２０を構成している。
回路１１１の入力端子に接続されており、１段目電圧比
較回路１１１の出力端子は２段目電圧比較回路１１２の
入力端子に接続されており、２段目電圧比較回路１１２
の出力端子は３段目電圧比較回路１１５の入力端子に接
続されており、３段目電圧比較回路１１５の出力端子は
下位論理回路１０９に接続されている。２段目電圧比較
回路１１３の第１の入力端子は１段目電圧比較回路１１
１の出力端子に接続されており、第２の入力端子は１段
目電圧比較回路１２１の出力端子に接続され、２段目電
圧比較回路１１３の出力端子は３段目電圧比較回路１１
７の入力端子に接続されており、３段目電圧比較回路１
１７の出力端子は下位論理回路１０９に接続されてい
る。３段目電圧比較回路１１６の第１の入力端子は２段
目電圧比較回路１１２の出力端子に接続されており、第
２の入力端子は２段目電圧比較回路１１３の出力端子に
接続されており、３段目電圧比較回路１１８の第１の入
力端子は２段目電圧比較回路１１３の出力端子に接続さ
れており、第２の入力端子は２段目電圧比較回路１１４
の出力端子に接続されている。１段目電圧比較回路１１
１、２段目電圧比較回路１１２、１１３、３段目電圧比
較回路１１５、１１６、１１７、１１８の構成をもつ下
位電圧比較器が隣接する下位電圧比較器間で構成され
て、下位比較器列１２０を構成している。
【００６１】図１５にスイッチのタイミングを示す。図
に従って動作の詳細な説明をする。上位電圧比較器群は
待機期間ではＳＷ１〜４がＯＦＦ状態である。サンプル
期間にはいるとＳＷ１、３、４はＯＮ状態となる。上位
比較期間にはいるとＳＷ２はＯＮ状態になる。以上の１
サイクルの動作で前述の電圧比較器の動作で説明したよ
うにアナログ信号電圧と参照電圧とが比較される。下位
電圧比較器群における１段目電圧比較回路のサンプル期
間は上位電圧比較回路のサンプル期間と同等の期間であ
る。次にホールド期間がある。この時、上位電圧比較器
群と同等のアナログ信号電圧を保持するわけである。こ
のホールド期間に上位比較器列が上位比較結果を出力
し、下位電圧比較範囲を決定する。次の第１の下位比較
期間では、１段目電圧比較回路からアナログ信号電圧と
下位電圧比較範囲に相当する参照電圧との比較結果であ
る第１の比較電圧が出力される。１段目電圧比較回路が
第１の下位比較期間にあるとき、２段目電圧比較回路は
サンプル期間であり、第１の比較電圧がサンプリングさ
れる。次に２段目電圧比較回路の比較期間である第２の
下位比較期間にはいる。このとき１段目電圧比較回路は
サンプル期間であるから２段目電圧比較回路は第１の比
較電圧とバイアス電圧Ｖａとを比較することになり第２
の比較電圧を出力する。第２の下位比較期間において３
段目電圧比較回路はサンプル期間となっているから、第
２の比較電圧は３段目の電圧比較回路がサンプリングす
ることとなる。次に３段目電圧比較回路は比較期間であ
る第３の下位比較期間にはいる。このとき２段目電圧比
較回路はサンプル期間にはいっているので、第２の比較
電圧とバイアス電圧Ｖａとを比較して第３の比較電圧を
出力することになる。第３の比較電圧は下位論理回路１
０９に入力されることになる。
に従って動作の詳細な説明をする。上位電圧比較器群は
待機期間ではＳＷ１〜４がＯＦＦ状態である。サンプル
期間にはいるとＳＷ１、３、４はＯＮ状態となる。上位
比較期間にはいるとＳＷ２はＯＮ状態になる。以上の１
サイクルの動作で前述の電圧比較器の動作で説明したよ
うにアナログ信号電圧と参照電圧とが比較される。下位
電圧比較器群における１段目電圧比較回路のサンプル期
間は上位電圧比較回路のサンプル期間と同等の期間であ
る。次にホールド期間がある。この時、上位電圧比較器
群と同等のアナログ信号電圧を保持するわけである。こ
のホールド期間に上位比較器列が上位比較結果を出力
し、下位電圧比較範囲を決定する。次の第１の下位比較
期間では、１段目電圧比較回路からアナログ信号電圧と
下位電圧比較範囲に相当する参照電圧との比較結果であ
る第１の比較電圧が出力される。１段目電圧比較回路が
第１の下位比較期間にあるとき、２段目電圧比較回路は
サンプル期間であり、第１の比較電圧がサンプリングさ
れる。次に２段目電圧比較回路の比較期間である第２の
下位比較期間にはいる。このとき１段目電圧比較回路は
サンプル期間であるから２段目電圧比較回路は第１の比
較電圧とバイアス電圧Ｖａとを比較することになり第２
の比較電圧を出力する。第２の下位比較期間において３
段目電圧比較回路はサンプル期間となっているから、第
２の比較電圧は３段目の電圧比較回路がサンプリングす
ることとなる。次に３段目電圧比較回路は比較期間であ
る第３の下位比較期間にはいる。このとき２段目電圧比
較回路はサンプル期間にはいっているので、第２の比較
電圧とバイアス電圧Ｖａとを比較して第３の比較電圧を
出力することになる。第３の比較電圧は下位論理回路１
０９に入力されることになる。
【００６２】図２０〜図２３に従って、２段目電圧比較
回路１１２〜１１４の電圧比較動作を説明する。図２０
に示すように、時刻Ｔ４におけるアナログ電圧値Ｖｉ４
がＡ／Ｄ変換器にＶｉｎ１としてサンプリングされるも
のとする。２段目電圧比較回路１１２〜１１４の入力端
子電圧の変化は図２１（ａ）のように表される。１段目
電圧比較回路１１１の出力電圧ＶＯ２はアナログ信号電
圧Ｖｉｎ１がＶｒ１０＜Ｖｉｎ１＜Ｖｒ１１の条件を満
たしているとき、参照電圧Ｖｒ１１と比較するので、式
（４）を参照するとＶａのオフセット電圧をもちＧｆを
比例係数としてＶｒ１１−Ｖｉｎ１に比例した電圧であ
ることが説明され、図２１（ａ）において、Ｖｒ１１を
通る直線で表される。次に１段目電圧比較回路１２１の
出力電圧ＶＯ１は参照電圧Ｖｒ１０と比較することか
ら、Ｖａのオフセット電圧をもちＧｆを比例係数として
Ｖｒ１０−Ｖｉｎ１に比例した電圧であることが説明さ
れ、図２１（ａ）において、Ｖｒ１０を通る直線で表さ
れる。容量Ｃ１〜Ｃ５には寄生容量が存在しないとする
と、ＶＯ１＝ＶＩ１、ＶＯ２＝ＶＩ２となり、ＶＯ１と
ＶＯ２とは１対の容量Ｃ３によって電圧分割されてＶＩ
Ｉ１＝１／２（ＶＯ２−ＶＯ１）となり、図２１（ａ）
における１／２（Ｖｒ１１−Ｖｒ１０）すなわちＡ点を
通る直線になる。すなわち２段目電圧比較回路１１３の
しきい値電圧が１／２（Ｖｒ１１−Ｖｒ１０）となり、
見かけ上の参照電圧点が発生したことになることがわか
る。
回路１１２〜１１４の電圧比較動作を説明する。図２０
に示すように、時刻Ｔ４におけるアナログ電圧値Ｖｉ４
がＡ／Ｄ変換器にＶｉｎ１としてサンプリングされるも
のとする。２段目電圧比較回路１１２〜１１４の入力端
子電圧の変化は図２１（ａ）のように表される。１段目
電圧比較回路１１１の出力電圧ＶＯ２はアナログ信号電
圧Ｖｉｎ１がＶｒ１０＜Ｖｉｎ１＜Ｖｒ１１の条件を満
たしているとき、参照電圧Ｖｒ１１と比較するので、式
（４）を参照するとＶａのオフセット電圧をもちＧｆを
比例係数としてＶｒ１１−Ｖｉｎ１に比例した電圧であ
ることが説明され、図２１（ａ）において、Ｖｒ１１を
通る直線で表される。次に１段目電圧比較回路１２１の
出力電圧ＶＯ１は参照電圧Ｖｒ１０と比較することか
ら、Ｖａのオフセット電圧をもちＧｆを比例係数として
Ｖｒ１０−Ｖｉｎ１に比例した電圧であることが説明さ
れ、図２１（ａ）において、Ｖｒ１０を通る直線で表さ
れる。容量Ｃ１〜Ｃ５には寄生容量が存在しないとする
と、ＶＯ１＝ＶＩ１、ＶＯ２＝ＶＩ２となり、ＶＯ１と
ＶＯ２とは１対の容量Ｃ３によって電圧分割されてＶＩ
Ｉ１＝１／２（ＶＯ２−ＶＯ１）となり、図２１（ａ）
における１／２（Ｖｒ１１−Ｖｒ１０）すなわちＡ点を
通る直線になる。すなわち２段目電圧比較回路１１３の
しきい値電圧が１／２（Ｖｒ１１−Ｖｒ１０）となり、
見かけ上の参照電圧点が発生したことになることがわか
る。
【００６３】ところで容量Ｃ１〜Ｃ５に寄生容量が存在
する場合はＣ２／Ｃ３＝２のように２段目電圧比較回路
を構成するインバータの入力端子に付加される寄生容量
が等しくなるように容量Ｃ２、Ｃ３の容量比を決めれ
ば、容量Ｃ２、Ｃ３と寄生容量とによる電荷再分配が同
等に発生するので、インバータの見かけ上の電圧利得が
等しくなり、上述のしきい値電圧は１／２（Ｖｒ１１−
Ｖｒ１０）の電圧点に発生する。ＶＩＩ２についても同
様であり、ＶＩＩ２＝１／２（ＶＯ３−ＶＯ２）とな
り、１／２（Ｖｒ１２−Ｖｒ１１）の電圧レベルである
Ｂ点に見かけ上の参照電圧点が発生することになる。３
段目電圧比較回路１１５、１１７、１１９の入力端子電
圧ＶＩ３、ＶＩ４、ＶＩ５は、上述のＶＩ１とＶＩ２の
電圧変化と同様の理由で変化するので、図２１（ｂ）に
示すように、１／４（Ｖｒ１０−Ｖｒ１１）、１／２
（Ｖｒ１０−Ｖｒ１１）、３／４（Ｖｒ１０−Ｖｒ１
１）に見かけ上の参照電圧点が発生する。以上の電圧変
化によって、Ｖｒ１０とＶｒ１１との間に４分割された
Ｃ、Ａ、Ｄ点の参照電圧点が発生することがわかる。図
２３において例えばＥ点とＦ点との間にアナログ信号電
圧が存在すると判定されると、上位ビットデジタル出力
は１０（２進数）となり、下位ビットデジタル出力は０
０１０（２進数）となる。この結果は加算回路８８によ
ってＡ／Ｄ変換出力１０００１０（２進数）として出力
されるわけである。
する場合はＣ２／Ｃ３＝２のように２段目電圧比較回路
を構成するインバータの入力端子に付加される寄生容量
が等しくなるように容量Ｃ２、Ｃ３の容量比を決めれ
ば、容量Ｃ２、Ｃ３と寄生容量とによる電荷再分配が同
等に発生するので、インバータの見かけ上の電圧利得が
等しくなり、上述のしきい値電圧は１／２（Ｖｒ１１−
Ｖｒ１０）の電圧点に発生する。ＶＩＩ２についても同
様であり、ＶＩＩ２＝１／２（ＶＯ３−ＶＯ２）とな
り、１／２（Ｖｒ１２−Ｖｒ１１）の電圧レベルである
Ｂ点に見かけ上の参照電圧点が発生することになる。３
段目電圧比較回路１１５、１１７、１１９の入力端子電
圧ＶＩ３、ＶＩ４、ＶＩ５は、上述のＶＩ１とＶＩ２の
電圧変化と同様の理由で変化するので、図２１（ｂ）に
示すように、１／４（Ｖｒ１０−Ｖｒ１１）、１／２
（Ｖｒ１０−Ｖｒ１１）、３／４（Ｖｒ１０−Ｖｒ１
１）に見かけ上の参照電圧点が発生する。以上の電圧変
化によって、Ｖｒ１０とＶｒ１１との間に４分割された
Ｃ、Ａ、Ｄ点の参照電圧点が発生することがわかる。図
２３において例えばＥ点とＦ点との間にアナログ信号電
圧が存在すると判定されると、上位ビットデジタル出力
は１０（２進数）となり、下位ビットデジタル出力は０
０１０（２進数）となる。この結果は加算回路８８によ
ってＡ／Ｄ変換出力１０００１０（２進数）として出力
されるわけである。
【００６４】以上のとおり、下位比較器列１２０は隣接
する１段目電圧比較回路間に印加される参照電圧及び４
分割された見かけ上の参照電圧点によって４ビットの変
換を行なうわけである。この様子を図２２に示した。以
下、図２２にしたがって説明をする。インバータの上位
比較電圧範囲と、上位電圧比較器群が比較結果を出力す
ることで選択される下位比較電圧範囲とが示されてい
る。さらに、電圧比較回路の構成要素であるインバータ
の電圧利得の作用によって次のようなことが言える。す
なわち、下位比較電圧範囲を変換する１〜３段目電圧比
較回路が各段で隣接する電圧比較回路間の比較電圧範囲
がインバータの電圧利得によって増大し、後段の電圧比
較回路の比較精度を緩和することになるので微分非直線
性誤差が小さくなるわけである。これによって分解能を
向上させることが可能となる。さらに容量による比較電
圧の分割によって見かけ上の参照電圧を発生させ、電圧
比較回路を減少させている。したがって、電圧比較回路
の構成要素であるインバータの個数を減少することがで
き、サンプル期間及びホールド期間におけるインバータ
の総貫通電流を減少することができ、その結果として消
費電力を減少することができる。これら参照電圧点はデ
バイスパラメータによるしきい値のばらつきを緩和して
いる。さらに、１段目電圧比較回路数が減少するために
入力容量数が減少し、Ａ／Ｄ変換器の入力容量値が減少
し、Ａ／Ｄ変換器の前段の回路の負荷容量を減少するこ
とになり、Ｓ／Ｎ比を向上することができる。
する１段目電圧比較回路間に印加される参照電圧及び４
分割された見かけ上の参照電圧点によって４ビットの変
換を行なうわけである。この様子を図２２に示した。以
下、図２２にしたがって説明をする。インバータの上位
比較電圧範囲と、上位電圧比較器群が比較結果を出力す
ることで選択される下位比較電圧範囲とが示されてい
る。さらに、電圧比較回路の構成要素であるインバータ
の電圧利得の作用によって次のようなことが言える。す
なわち、下位比較電圧範囲を変換する１〜３段目電圧比
較回路が各段で隣接する電圧比較回路間の比較電圧範囲
がインバータの電圧利得によって増大し、後段の電圧比
較回路の比較精度を緩和することになるので微分非直線
性誤差が小さくなるわけである。これによって分解能を
向上させることが可能となる。さらに容量による比較電
圧の分割によって見かけ上の参照電圧を発生させ、電圧
比較回路を減少させている。したがって、電圧比較回路
の構成要素であるインバータの個数を減少することがで
き、サンプル期間及びホールド期間におけるインバータ
の総貫通電流を減少することができ、その結果として消
費電力を減少することができる。これら参照電圧点はデ
バイスパラメータによるしきい値のばらつきを緩和して
いる。さらに、１段目電圧比較回路数が減少するために
入力容量数が減少し、Ａ／Ｄ変換器の入力容量値が減少
し、Ａ／Ｄ変換器の前段の回路の負荷容量を減少するこ
とになり、Ｓ／Ｎ比を向上することができる。
【００６５】図１２のＡ／Ｄ変換器の分解能は、下位比
較器列１２０の３段目電圧比較回路の出力端子の後に、
本発明の構成の電圧比較回路列を縦続接続することで向
上させることが可能となる。電圧比較回路の構成要素で
あるインバータの電圧利得直線領域は有限であるから、
次段のインバータの電圧利得直線領域に前段のインバー
タの出力電圧がはいるように前段のインバータの電圧利
得を調整する必要がある。このような調整可能な電圧増
幅器を適用することで分解能をさらに向上することが可
能になるわけである。電圧利得を調整することができる
電圧比較器を、図１８（ａ）〜（ｃ）に示した。これら
を本発明の第１０の実施例である図１２の６ビット直並
列型Ａ／Ｄ変換器に適用することで分解能を向上するこ
とができる。
較器列１２０の３段目電圧比較回路の出力端子の後に、
本発明の構成の電圧比較回路列を縦続接続することで向
上させることが可能となる。電圧比較回路の構成要素で
あるインバータの電圧利得直線領域は有限であるから、
次段のインバータの電圧利得直線領域に前段のインバー
タの出力電圧がはいるように前段のインバータの電圧利
得を調整する必要がある。このような調整可能な電圧増
幅器を適用することで分解能をさらに向上することが可
能になるわけである。電圧利得を調整することができる
電圧比較器を、図１８（ａ）〜（ｃ）に示した。これら
を本発明の第１０の実施例である図１２の６ビット直並
列型Ａ／Ｄ変換器に適用することで分解能を向上するこ
とができる。
【００６６】図１８（ａ）の構成では、下位比較器列１
２０における入力段１１０と１段目電圧比較回路１１１
との構成に加えて容量Ｃｓが加えられている。Ｃ１とＣ
ｓとの電荷再分配によって電圧利得を調整することがで
きる。
２０における入力段１１０と１段目電圧比較回路１１１
との構成に加えて容量Ｃｓが加えられている。Ｃ１とＣ
ｓとの電荷再分配によって電圧利得を調整することがで
きる。
【００６７】図１８（ｂ）の構成では、下位比較器列１
２０における入力段１１０と１段目電圧比較回路１１１
との構成に加えて反転増幅器１２９が付加されている。
スイッチのタイミングは図１５で示されたものと同等で
ある。インバータ１２８は、反転増幅器１２９の入力端
子をバイアス電圧Ｖａに設定する。反転増幅器１２９
は、ＰＭＯＳの相互コンダクタンスとＮＭＯＳの相互コ
ンダクタンスとの比によって例えば電圧利得を−１に設
定することができる。
２０における入力段１１０と１段目電圧比較回路１１１
との構成に加えて反転増幅器１２９が付加されている。
スイッチのタイミングは図１５で示されたものと同等で
ある。インバータ１２８は、反転増幅器１２９の入力端
子をバイアス電圧Ｖａに設定する。反転増幅器１２９
は、ＰＭＯＳの相互コンダクタンスとＮＭＯＳの相互コ
ンダクタンスとの比によって例えば電圧利得を−１に設
定することができる。
【００６８】図１８（ｃ）の構成では、容量Ｃ１の第１
の端子を入力端子とし、その第２の端子とソースフォロ
ア回路である非反転増幅回路１２５の入力端子とが接続
されており、インバータ１２８とＳＷ３は並列接続され
ており、インバータ１２８の入力端子は非反転増幅回路
１２５の入力端子に接続されている。インバータ１２８
はＳＷ３がＯＮ状態となると非反転増幅器１２５がＶａ
にバイアスされ、電圧利得が１倍である非反転増幅器１
２５によって電圧フォロアーされる。すなわち電圧利得
１倍に設定された電圧比較器となるわけである。スイッ
チのタイミングは図１５で示されたものと同等である。
の端子を入力端子とし、その第２の端子とソースフォロ
ア回路である非反転増幅回路１２５の入力端子とが接続
されており、インバータ１２８とＳＷ３は並列接続され
ており、インバータ１２８の入力端子は非反転増幅回路
１２５の入力端子に接続されている。インバータ１２８
はＳＷ３がＯＮ状態となると非反転増幅器１２５がＶａ
にバイアスされ、電圧利得が１倍である非反転増幅器１
２５によって電圧フォロアーされる。すなわち電圧利得
１倍に設定された電圧比較器となるわけである。スイッ
チのタイミングは図１５で示されたものと同等である。
【００６９】なお、図１２の実施例は図１５に示された
スイッチのタイミングで説明したが、ＳＷ９の動作をＳ
Ｗ８の動作と同等として図１４に示したスイッチのタイ
ミングにおいても下位比較器列１２０の動作は可能であ
り、前述の効果を得ることが可能となる。さらに図１２
の実施例は２、３段目電圧比較回路において容量による
隣接する前段電圧比較回路の比較電圧の分割電圧を用い
た電圧比較回路を適用しているが、２段目電圧比較回路
及び３段目電圧比較回路の一方の電圧比較回路について
適用しても動作は可能であり、前述の効果を得ることが
可能となる。
スイッチのタイミングで説明したが、ＳＷ９の動作をＳ
Ｗ８の動作と同等として図１４に示したスイッチのタイ
ミングにおいても下位比較器列１２０の動作は可能であ
り、前述の効果を得ることが可能となる。さらに図１２
の実施例は２、３段目電圧比較回路において容量による
隣接する前段電圧比較回路の比較電圧の分割電圧を用い
た電圧比較回路を適用しているが、２段目電圧比較回路
及び３段目電圧比較回路の一方の電圧比較回路について
適用しても動作は可能であり、前述の効果を得ることが
可能となる。
【００７０】さらに図１７に示したように、例えば４ビ
ット並列型Ａ／Ｄ変換器に本発明の電圧比較器列Ｘ、
Ｙ、Ｚを適用することができ、前述の効果を得ることが
できることは自明である。なお、図１７において、２
ａ，２ｂは基準電圧、１２３は基準抵抗列、１２４は論
理回路、Ｃｉは補間容量である。
ット並列型Ａ／Ｄ変換器に本発明の電圧比較器列Ｘ、
Ｙ、Ｚを適用することができ、前述の効果を得ることが
できることは自明である。なお、図１７において、２
ａ，２ｂは基準電圧、１２３は基準抵抗列、１２４は論
理回路、Ｃｉは補間容量である。
【００７１】図１２の６ビット直並列型Ａ／Ｄ変換器に
容量結合網を追加した変形例を図１３に示す。すなわ
ち、隣接する電圧点間の電圧差が等しくなるように設計
された端子間に容量を接続するように、まず１段目電圧
比較回路群Ｘの構成要素である隣接インバータの入力端
子間を容量で結合する。また、２段目電圧比較回路群Ｙ
の構成要素である隣接インバータの入力端子間を容量で
結合する。さらに、３段目電圧比較回路群Ｚの構成要素
である隣接インバータの入力端子間を容量で結合する。
１〜３段目電圧比較回路Ｘ、Ｙ、Ｚには冗長電圧比較回
路を適用して終端の誤差電圧による効果を緩和すること
もできる。容量結合網Ｎ１、Ｎ２、Ｎ３の採用により、
特に１段目電圧比較回路群Ｘではスイッチからのフィー
ドスルーによって注入される（抽出される）電荷量のば
らつきによる微分非直線性の劣化を緩和できる。２、３
段目電圧比較回路群Ｙ、Ｚでは、フィードスルーによっ
て注入される電荷のばらつきが緩和され、１、２段目イ
ンバータの電圧利得のばらつきが緩和される。インバー
タの電圧利得のばらつきが緩和されることにより、微分
非直線性誤差が低減されるのである。なお、これら１〜
３段目電圧比較回路に接続されている容量結合網Ｎ１、
Ｎ２、Ｎ３はいずれかを接続しない場合、例えば２段目
電圧比較回路Ｙに接続されている容量結合網Ｎ２を接続
しない構成も可能である。
容量結合網を追加した変形例を図１３に示す。すなわ
ち、隣接する電圧点間の電圧差が等しくなるように設計
された端子間に容量を接続するように、まず１段目電圧
比較回路群Ｘの構成要素である隣接インバータの入力端
子間を容量で結合する。また、２段目電圧比較回路群Ｙ
の構成要素である隣接インバータの入力端子間を容量で
結合する。さらに、３段目電圧比較回路群Ｚの構成要素
である隣接インバータの入力端子間を容量で結合する。
１〜３段目電圧比較回路Ｘ、Ｙ、Ｚには冗長電圧比較回
路を適用して終端の誤差電圧による効果を緩和すること
もできる。容量結合網Ｎ１、Ｎ２、Ｎ３の採用により、
特に１段目電圧比較回路群Ｘではスイッチからのフィー
ドスルーによって注入される（抽出される）電荷量のば
らつきによる微分非直線性の劣化を緩和できる。２、３
段目電圧比較回路群Ｙ、Ｚでは、フィードスルーによっ
て注入される電荷のばらつきが緩和され、１、２段目イ
ンバータの電圧利得のばらつきが緩和される。インバー
タの電圧利得のばらつきが緩和されることにより、微分
非直線性誤差が低減されるのである。なお、これら１〜
３段目電圧比較回路に接続されている容量結合網Ｎ１、
Ｎ２、Ｎ３はいずれかを接続しない場合、例えば２段目
電圧比較回路Ｙに接続されている容量結合網Ｎ２を接続
しない構成も可能である。
【００７２】さらに、図１２の直並列型Ａ／Ｄ変換器は
インバータとスイッチと容量とで構成された１入力端
子、１出力端子の電圧比較器を採用したものであるが、
差動構成の電圧比較器を応用することも可能である。図
２５に差動電圧比較器で構成された６ビット直並列型Ａ
／Ｄ変換器を示す。上位比較器列１３２は容量とスイッ
チと差動増幅回路とで構成された電圧比較器である。下
位比較器列１３３は入力段と１〜３段目電圧比較回路と
で構成されている。
インバータとスイッチと容量とで構成された１入力端
子、１出力端子の電圧比較器を採用したものであるが、
差動構成の電圧比較器を応用することも可能である。図
２５に差動電圧比較器で構成された６ビット直並列型Ａ
／Ｄ変換器を示す。上位比較器列１３２は容量とスイッ
チと差動増幅回路とで構成された電圧比較器である。下
位比較器列１３３は入力段と１〜３段目電圧比較回路と
で構成されている。
【００７３】図２５において、入力段Ｉは、アナログ信
号電圧と参照電圧とを切り換えるスイッチで構成されて
いる。１段目電圧比較回路Ｘは、差動増幅回路１３６の
正転入力端子にソースフォロア１３４が接続され、反転
入力端子にソースフォロア１３５が接続され、ソースフ
ォロア１３４の入力端子に容量Ｃ５が接続されて第１の
入力端子となっており、ソースフォロア１３５の入力端
子に容量Ｃ５が接続されて第２の入力端子となってい
る。２段目電圧比較回路Ｙ１、Ｙ２は、差動増幅器の正
転入力端子と反転出力端子との間をスイッチで接続し、
反転入力端子と正転出力端子との間をスイッチで接続
し、１段目電圧比較回路の比較電圧をサンプリングする
回路と、隣接する１段目電圧比較回路の比較電圧を容量
で分割してサンプリングする回路とで構成されている。
３段目電圧比較回路Ｚ１、Ｚ２は、２段目電圧比較回路
Ｙ１、Ｙ２と同等の構成であり、２段目電圧比較回路の
比較電圧をサンプリングする回路と、隣接する２段目電
圧比較回路の比較電圧を容量で分割してサンプリングす
る回路とで構成されている。スイッチのタイミングを図
２７及び図２８に示した。アナログ電圧を転送すること
で下位電圧比較器を１系列にまとめており、さらに容量
補間によって電圧比較器の要求されるべき比較精度を緩
和している。微分非直線性誤差及び分解能が向上し、消
費電力が削減される。図２６には容量結合を組み込んだ
変形例を示した。図２６の構成によれば、スイッチのフ
ィードスルーに加えて差動増幅器の電圧利得のばらつき
が緩和され、微分非直線性が向上する。
号電圧と参照電圧とを切り換えるスイッチで構成されて
いる。１段目電圧比較回路Ｘは、差動増幅回路１３６の
正転入力端子にソースフォロア１３４が接続され、反転
入力端子にソースフォロア１３５が接続され、ソースフ
ォロア１３４の入力端子に容量Ｃ５が接続されて第１の
入力端子となっており、ソースフォロア１３５の入力端
子に容量Ｃ５が接続されて第２の入力端子となってい
る。２段目電圧比較回路Ｙ１、Ｙ２は、差動増幅器の正
転入力端子と反転出力端子との間をスイッチで接続し、
反転入力端子と正転出力端子との間をスイッチで接続
し、１段目電圧比較回路の比較電圧をサンプリングする
回路と、隣接する１段目電圧比較回路の比較電圧を容量
で分割してサンプリングする回路とで構成されている。
３段目電圧比較回路Ｚ１、Ｚ２は、２段目電圧比較回路
Ｙ１、Ｙ２と同等の構成であり、２段目電圧比較回路の
比較電圧をサンプリングする回路と、隣接する２段目電
圧比較回路の比較電圧を容量で分割してサンプリングす
る回路とで構成されている。スイッチのタイミングを図
２７及び図２８に示した。アナログ電圧を転送すること
で下位電圧比較器を１系列にまとめており、さらに容量
補間によって電圧比較器の要求されるべき比較精度を緩
和している。微分非直線性誤差及び分解能が向上し、消
費電力が削減される。図２６には容量結合を組み込んだ
変形例を示した。図２６の構成によれば、スイッチのフ
ィードスルーに加えて差動増幅器の電圧利得のばらつき
が緩和され、微分非直線性が向上する。
【００７４】
【発明の効果】以上説明してきたとおり、請求項１〜６
に係る本発明のＡ／Ｄ変換器によれば、アナログ入力電
圧と参照電圧との差電圧から論理電圧への増幅時間に余
裕を持たせるように、第１の標本化手段から第２の標本
化手段へ該差電圧をパイプライン動作によって転送する
こととしたので、増幅精度が向上し、Ａ／Ｄ変換器の微
分非直線性誤差の劣化が緩和される。また、第１及び第
２の標本化手段のパイプライン動作の採用により、Ａ／
Ｄ変換動作が高速化される効果も得られる。
に係る本発明のＡ／Ｄ変換器によれば、アナログ入力電
圧と参照電圧との差電圧から論理電圧への増幅時間に余
裕を持たせるように、第１の標本化手段から第２の標本
化手段へ該差電圧をパイプライン動作によって転送する
こととしたので、増幅精度が向上し、Ａ／Ｄ変換器の微
分非直線性誤差の劣化が緩和される。また、第１及び第
２の標本化手段のパイプライン動作の採用により、Ａ／
Ｄ変換動作が高速化される効果も得られる。
【００７５】請求項７〜１０に係る本発明のＡ／Ｄ変換
器によれば、２つの差電圧信号から見かけ上の中間参照
電圧を作り出すこととしたので、小さい回路規模でＡ／
Ｄ変換器の分解能が改善される。
器によれば、２つの差電圧信号から見かけ上の中間参照
電圧を作り出すこととしたので、小さい回路規模でＡ／
Ｄ変換器の分解能が改善される。
【００７６】請求項１１、１２に係る本発明のＡ／Ｄ変
換器によれば、前段の標本化手段から後段の標本化手段
へパイプライン動作によって差電圧を転送し、かつ２つ
の差電圧信号から見かけ上の中間参照電圧を作り出すこ
ととしたので、Ａ／Ｄ変換器の微分非直線性誤差の劣化
が緩和されると同時に、Ａ／Ｄ変換器の分解能が改善さ
れる。
換器によれば、前段の標本化手段から後段の標本化手段
へパイプライン動作によって差電圧を転送し、かつ２つ
の差電圧信号から見かけ上の中間参照電圧を作り出すこ
ととしたので、Ａ／Ｄ変換器の微分非直線性誤差の劣化
が緩和されると同時に、Ａ／Ｄ変換器の分解能が改善さ
れる。
【図１】本発明の第１の実施例であるＡ／Ｄ変換器の構
成図である。
成図である。
【図２】本発明の第２の実施例であるＡ／Ｄ変換器の構
成図である。
成図である。
【図３】本発明の第３の実施例であるＡ／Ｄ変換器の構
成図である。
成図である。
【図４】本発明の第４の実施例であるＡ／Ｄ変換器の構
成図である。
成図である。
【図５】本発明の第５の実施例であるＡ／Ｄ変換器の構
成図である。
成図である。
【図６】本発明の第６の実施例であるＡ／Ｄ変換器の構
成図である。
成図である。
【図７】本発明の第７の実施例であるＡ／Ｄ変換器の構
成図である。
成図である。
【図８】本発明の第８の実施例であるＡ／Ｄ変換器の構
成図である。
成図である。
【図９】従来のＡ／Ｄ変換器の構成図である。
【図１０】本発明の第９の実施例である５ビット直並列
型Ａ／Ｄ変換器の構成図である。
型Ａ／Ｄ変換器の構成図である。
【図１１】従来の５ビット直並列型Ａ／Ｄ変換器の構成
図である。
図である。
【図１２】本発明の第１０実施例である６ビット直並列
型Ａ／Ｄ変換器の構成図である。
型Ａ／Ｄ変換器の構成図である。
【図１３】図１２のＡ／Ｄ変換器に容量結合網を追加し
た変形例の構成図である。
た変形例の構成図である。
【図１４】図１０のＡ／Ｄ変換器のタイミング図であ
る。
る。
【図１５】図１２のＡ／Ｄ変換器のタイミング図であ
る。
る。
【図１６】図１１のＡ／Ｄ変換器のタイミング図であ
る。
る。
【図１７】本発明の他の実施例である４ビット並列型Ａ
／Ｄ変換器の構成図である。
／Ｄ変換器の構成図である。
【図１８】（ａ）は容量比で電圧利得を設定できる電圧
比較回路の構成図、（ｂ）は相互コンダクタンス比によ
って電圧利得を設定できる電圧比較回路の構成図、
（ｃ）は電圧利得が１倍の電圧比較回路の構成図であ
る。
比較回路の構成図、（ｂ）は相互コンダクタンス比によ
って電圧利得を設定できる電圧比較回路の構成図、
（ｃ）は電圧利得が１倍の電圧比較回路の構成図であ
る。
【図１９】インバータの入出力静特性曲線を示す図であ
る。
る。
【図２０】Ａ／Ｄ変換器のサンプリング動作を示す図で
ある。
ある。
【図２１】（ａ）は２段目電圧比較回路のインバータ入
力端子電圧曲線を、（ｂ）は３段目電圧比較回路のイン
バータ入力端子電圧曲線を各々示す図である。
力端子電圧曲線を、（ｂ）は３段目電圧比較回路のイン
バータ入力端子電圧曲線を各々示す図である。
【図２２】直並列型Ａ／Ｄ変換器の上位電圧比較範囲及
び下位電圧比較比較範囲を示す図である。
び下位電圧比較比較範囲を示す図である。
【図２３】（ａ）はＡ／Ｄ変換器の上位ビットデジタル
データ出力を、（ｂ）はＡ／Ｄ変換器の下位ビットデジ
タルデータ出力を示す各々示す図である。
データ出力を、（ｂ）はＡ／Ｄ変換器の下位ビットデジ
タルデータ出力を示す各々示す図である。
【図２４】本発明方式と従来方式の不感帯時間の違いを
説明するための図である。
説明するための図である。
【図２５】本発明の第１０の実施例の変形である差動電
圧比較器を用いた６ビット直並列型Ａ／Ｄ変換器の構成
図である。
圧比較器を用いた６ビット直並列型Ａ／Ｄ変換器の構成
図である。
【図２６】図２５のＡ／Ｄ変換器に容量結合網を付加し
た変形例の構成図である。
た変形例の構成図である。
【図２７】図２５のＡ／Ｄ変換器のタイミング図であ
る。
る。
【図２８】図２５のＡ／Ｄ変換器の他のタイミング図で
ある。
ある。
１ アナログ信号 ２ 参照電圧２ａ 第１の参照電圧 ２ｂ 第２の参照電圧 ３ 第１の標本化回路 ４ スイッチ ４ａ 保持容量 ５ 緩衝回路 ６ スイッチ ７ 保持容量 ８ 緩衝回路 ９ 第２の標本化回路 １０ 論理レベル増幅回路 １１ 論理回路 １２ Ａ／Ｄ変換出力１３ 第１の標本化回路 １４ 緩衝回路 １５ 電圧増幅回路 １６ 減算回路 ２１、２２ 標本化回路 ２４ 第１の標本化回路 ２５ スイッチ ２６ 保持容量 ２７ 第１の電圧増幅回路 ２８ 第２の電圧増幅回路 ３０ 第４の電圧増幅回路 ３１ 第２の標本化回路 ３２ スイッチ ３３ 保持容量 ３４ 第３の電圧増幅回路 ３５、３６ 標本化回路 ３７〜３９、４２〜４４、４６、４８、５０、５２ 電
圧増幅回路 ４０、４１、４５、４７、４９、５１ 補間容量 ５３、５８、６５、６６、６８、７０、７２、７４ 標
本化回路 ５４、５９、６１ スイッチ ５５、６０、６３ 保持容量 ５６、６２ 電圧増幅回路 ５７、６４、６７、６９、７１、７３、７５、７６ 電
圧増幅回路
圧増幅回路 ４０、４１、４５、４７、４９、５１ 補間容量 ５３、５８、６５、６６、６８、７０、７２、７４ 標
本化回路 ５４、５９、６１ スイッチ ５５、６０、６３ 保持容量 ５６、６２ 電圧増幅回路 ５７、６４、６７、６９、７１、７３、７５、７６ 電
圧増幅回路
フロントページの続き (56)参考文献 特開 昭62−71336（ＪＰ，Ａ) 特開 平４−264814（ＪＰ，Ａ) 特開 昭58−170213（ＪＰ，Ａ) 特開 昭63−59111（ＪＰ，Ａ) 実開 平２−113443（ＪＰ，Ｕ) 実開 昭62−152523（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/34 H03M 1/14
Claims (12)
- 【請求項１】 アナログ入力電圧を追従入力する動作
と、該追従入力したアナログ入力電圧をある時点で標本
化する動作と、該標本化したアナログ入力電圧を保持し
て該保持したアナログ入力電圧と参照電圧との差電圧に
向って変化する電圧を供給する動作とを順次繰り返すよ
うに構成された第１の標本化手段と、 前記第１の標本化手段から供給された電圧を追従入力す
る動作と、該追従入力した電圧を標本化する動作と、該
標本化した電圧を保持して該保持した電圧を論理電圧に
増幅する動作とを順次繰り返すように構成された第２の
標本化手段とを備え、 前記第２の標本化手段が標本化した電圧を保持している
時、前記第１の標本化手段が追従入力動作となる ことを
特徴とするＡ／Ｄ変換器。 - 【請求項２】 アナログ入力電圧を追従入力する動作
と、該追従入力したアナログ入力電圧をある時点で標本
化する動作と、該標本化したアナログ入力電圧を保持し
て該保持したアナログ入力電圧を供給する動作とを順次
繰り返すように構成された第１の標本化手段と、 前記第１の標本化手段から供給された電圧と参照電圧と
の増幅された差電圧に向って変化する電圧を供給するた
めの増幅手段と、 前記増幅手段から供給された電圧を追従入力する動作
と、該追従入力した電圧を標本化する動作と、該標本化
した電圧を保持して該保持した電圧を論理電圧に増幅す
る動作とを順次繰り返すように構成された第２の標本化
手段とを備え、 前記第２の標本化手段が標本化した電圧を保持している
時、前記第１の標本化手段が追従入力動作となる ことを
特徴とするＡ／Ｄ変換器。 - 【請求項３】 アナログ入力電圧を追従入力する動作
と、該追従入力したアナログ入力電圧をある時点で標本
化する動作と、該標本化したアナログ入力電圧を保持し
て該保持したアナログ入力電圧と参照電圧との差電圧に
向って変化する電圧を供給する動作とを順次繰り返すよ
うに構成された第１の標本化手段と、 前記第１の標本化手段より供給された電圧から前記第１
の標本化手段のオフセット電圧が差し引かれた電圧を供
給するための減算回路手段と、 前記減算回路手段から供給された電圧を追従入力する動
作と、該追従入力した電圧を標本化する動作と、該標本
化した電圧を保持して該保持した電圧を論理電圧に増幅
する動作とを順次繰り返すように構成された第２の標本
化手段とを備え、 前記第２の標本化手段が標本化した電圧を保持している
時、前記第１の標本化手段が追従入力動作となる ことを
特徴とするＡ／Ｄ変換器。 - 【請求項４】 アナログ入力電圧を追従入力する動作
と、該追従入力したアナログ入力電圧をある時点で標本
化する動作と、該標本化したアナログ入力電圧を保持し
て該保持したアナログ入力電圧を供給する動作とを順次
繰り返すように構成された第１の標本化手段と、 前記第１の標本化手段から供給された電圧と参照電圧と
の増幅された差電圧に向って変化する電圧を供給するた
めの増幅手段と、 前記増幅手段より供給された電圧から前記第１の標本化
手段及び前記増幅手段のオフセット電圧が差し引かれた
電圧を供給するための減算回路手段と、 前記減算回路手段から供給された電圧を追従入力する動
作と、該追従入力した電圧を標本化する動作と、該標本
化した電圧を保持して該保持した電圧を論理電圧に増幅
する動作とを順次繰り返すように構成された第２の標本
化手段とを備え、 前記第２の標本化手段が標本化した電圧を保持している
時、前記第１の標本化手段が追従入力動作となる ことを
特徴とするＡ／Ｄ変換器。 - 【請求項５】 アナログ入力電圧を追従入力する動作
と、該追従入力したアナログ入力電圧をある時点で標本
化する動作と、該標本化したアナログ入力電圧を保持し
て該保持したアナログ入力電圧を供給する動作とを順次
繰り返すように構成された第１の標本化手段と、 前記第１の標本化手段から供給された電圧と参照電圧と
の増幅された差電圧に向って変化する電圧を供給するた
めの増幅手段と、 前記増幅手段から供給された電圧を追従入力する動作
と、該追従入力した電圧を標本化する動作と、該標本化
した電圧を保持して該保持した電圧を論理電圧に増幅す
る動作とを順次繰り返すように構成された第２の標本化
手段とを備え、 前記第１の標本化手段は、 前記アナログ入力電圧が供給される端子を有するスイッ
チと、 前記スイッチの他方の端子に接続された端子を有する保
持容量と、 前記保持容量の他方の端子に接続された入力端子と、バ
イアス電圧を発生するように該入力端子に短絡された出
力端子とを有する増幅器とを備え、 前記スイッチと前記保持容量との接続点の電圧が前記増
幅手段へ供給され、 前記第２の標本化手段が標本化した電圧を保持している
時、前記第１の標本化手段が追従入力動作となる ことを
特徴とするＡ／Ｄ変換器。 - 【請求項６】 アナログ入力電圧を追従入力する動作
と、該追従入力したアナログ入力電圧をある時点で標本
化する動作と、該標本化したアナログ入力電圧を保持し
て該保持したアナログ入力電圧を供給する動作とを順次
繰り返すように構成された第１の標本化手段と、 前記第１の標本化手段から供給された電圧と参照電圧と
の増幅された差電圧に向って変化する電圧を供給するた
めの第１の増幅手段と、 前記第１の増幅手段から供給された電圧を追従入力する
動作と、該追従入力した電圧を標本化する動作と、該標
本化した電圧を保持して該保持した電圧を供給する動作
とを順次繰り返すように構成された第２の標本化手段と
を備えたＡ／Ｄ変換器であって、 前記第１の標本化手段は、 前記アナログ入力電圧が供給される端子を有する第１の
スイッチと、 前記第１のスイッチの他方の端子に接続された端子を有
する第１の保持容量と、 前記第１の保持容量の他方の
端子に接続された入力端子と、第１のバイアス電圧を発
生するように該入力端子に短絡された出力端子とを有す
る第１の増幅器とを備え、 前記第１のスイッチと前記第１の保持容量との接続点の
電圧が前記第１の増幅手段へ供給され、 前記第２の標本化手段は、 前記第１の増幅手段から電圧が供給される端子を有する
第２のスイッチと、 前記第２のスイッチの他方の端子に接続された端子を有
する第２の保持容量と、 前記第２の保持容量の他方の端子に接続された入力端子
と、第２のバイアス電圧を発生するように該入力端子に
短絡された出力端子とを有する第２の増幅器とを備え、前記第２の標本化手段が標本化した電圧を保持している
時、前記第１の標本化手段が追従入力動作となり、 前記Ａ／Ｄ変換器は、 前記第２のスイッチと前記第２の保持容量との接続点の
電圧と、前記第１の増幅器の入出力端子の第１のバイア
ス電圧との差電圧を論理電圧に増幅するための第２の増
幅手段をさらに備えたことを特徴とするＡ／Ｄ変換器。 - 【請求項７】 アナログ入力電圧を標本化し、かつ該標
本化したアナログ入力電圧と第１の参照電圧との差電圧
を供給するための第１の標本化手段と、 前記第１の標本化手段と同時に前記アナログ入力電圧を
標本化し、かつ該標本化したアナログ入力電圧と、前記
第１の参照電圧とは異なる第２の参照電圧との差電圧を
供給するための第２の標本化手段と、 前記第１の標本化手段から供給された電圧をある増幅度
で増幅した電圧を供給するための第１の増幅手段と、 前記第２の標本化手段から供給された電圧を前記第１の
増幅手段と同じ増幅度で増幅した電圧を供給するための
第２の増幅手段と、 前記第１の標本化手段から供給された電圧と前記第２の
標本化手段から供給された電圧との中間電圧を前記第１
の増幅手段と同じ増幅度で増幅した電圧を供給するため
の第３の増幅手段と、 前記第１〜第３の増幅手段の各々から供給された電圧に
基づいて出力デジタル値を決定するための出力手段とを
備えたことを特徴とするＡ／Ｄ変換器。 - 【請求項８】 請求項７記載のＡ／Ｄ変換器において、 前記第３の増幅手段は、前記第１の標本化手段から供給
された電圧と前記第２の標本化手段から供給された電圧
との中間電圧を生成するための２つの補間容量を有する
ことを特徴とするＡ／Ｄ変換器。 - 【請求項９】 請求項７記載のＡ／Ｄ変換器において、 前記出力手段は、 前記第１の増幅手段から供給された電圧をある増幅度で
増幅した電圧を供給するための第４の増幅手段と、 前記第２の増幅手段から供給された電圧を前記第４の増
幅手段と同じ増幅度で増幅した電圧を供給するための第
５の増幅手段と、 前記第３の増幅手段から供給された電圧を前記第４の増
幅手段と同じ増幅度で増幅した電圧を供給するための第
６の増幅手段と、 前記第１の増幅手段から供給された電圧と前記第３の増
幅手段から供給された電圧との中間電圧を前記第４の増
幅手段と同じ増幅度で増幅した電圧を供給するための第
７の増幅手段と、 前記第２の増幅手段から供給された電圧と前記第３の増
幅手段から供給された電圧との中間電圧を前記第４の増
幅手段と同じ増幅度で増幅した電圧を供給するための第
８の増幅手段と、 前記第４〜第８の増幅手段の各々から供給された電圧に
基づいて出力デジタル値を決定するための手段とを有す
ることを特徴とするＡ／Ｄ変換器。 - 【請求項１０】 請求項９記載のＡ／Ｄ変換器におい
て、 前記第７の増幅手段は、前記第１の増幅手段から供給さ
れた電圧と前記第３の増幅手段から供給された電圧との
中間電圧を生成するための２つの補間容量を有し、 前記第８の増幅手段は、前記第２の増幅手段から供給さ
れた電圧と前記第３の増幅手段から供給された電圧との
中間電圧を生成するための２つの補間容量を有すること
を特徴とするＡ／Ｄ変換器。 - 【請求項１１】 アナログ入力電圧を追従入力する動作
と、該追従入力したアナログ入力電圧をある時点で標本
化する動作と、該標本化したアナログ入力電圧を保持し
て該保持したアナログ入力電圧と第１の参照電圧との差
電圧に向って変化する電圧を供給する動作とを順次繰り
返すように構成された第１の標本化手段と、 前記アナログ入力電圧を追従入力する動作と、該追従入
力したアナログ入力電圧を前記第１の標本化手段と同時
に標本化する動作と、該標本化したアナログ入力電圧を
保持して該保持したアナログ入力電圧と、前記第１の参
照電圧とは異なる第２の参照電圧との差電圧に向って変
化する電圧を供給する動作とを順次繰り返すように構成
された第２の標本化手段と、 前記第１の標本化手段から供給された電圧を追従入力す
る動作と、該追従入力した電圧を標本化する動作と、該
標本化した電圧を保持して該保持した電圧をある増幅度
で増幅した電圧を供給する動作とを順次繰り返すように
構成された第３の標本化手段と、 前記第２の標本化手段から供給された電圧を追従入力す
る動作と、該追従入力した電圧を標本化する動作と、該
標本化した電圧を保持して該保持した電圧を前記第３の
標本化手段と同じ増幅度で増幅した電圧を供給する動作
とを順次繰り返すように構成された第４の標本化手段
と、 前記第１の標本化手段から供給された電圧と前記第２の
標本化手段から供給された電圧とをそれぞれ追従入力す
る動作と、該追従入力した両電圧を標本化する動作と、
該標本化した両電圧を保持して該保持した両電圧の中間
電圧を前記第３の標本化手段と同じ増幅度で増幅した電
圧を供給する動作とを順次繰り返すように構成された第
５の標本化手段と、 前記第３〜第５の標本化手段の各々から供給された電圧
に基づいて出力デジタル値を決定するための出力手段と
を備えたことを特徴とするＡ／Ｄ変換器。 - 【請求項１２】 請求項１１記載のＡ／Ｄ変換器におい
て、 前記出力手段は、 前記第３の標本化手段から供給された電圧を追従入力す
る動作と、該追従入力した電圧を標本化する動作と、該
標本化した電圧を保持して該保持した電圧をある増幅度
で増幅した電圧を供給する動作とを順次繰り返すように
構成された第６の標本化手段と、 前記第４の標本化手段から供給された電圧を追従入力す
る動作と、該追従入力した電圧を標本化する動作と、該
標本化した電圧を保持して該保持した電圧を前記第６の
標本化手段と同じ増幅度で増幅した電圧を供給する動作
とを順次繰り返すように構成された第７の標本化手段
と、 前記第５の標本化手段から供給された電圧を追従入力す
る動作と、該追従入力した電圧を標本化する動作と、該
標本化した電圧を保持して該保持した電圧を前記第６の
標本化手段と同じ増幅度で増幅した電圧を供給する動作
とを順次繰り返すように構成された第８の標本化手段
と、 前記第３の標本化手段から供給された電圧と前記第５の
標本化手段から供給された電圧とをそれぞれ追従入力す
る動作と、該追従入力した両電圧を標本化する動作と、
該標本化した両電圧を保持して該保持した両電圧の中間
電圧を前記第６の標本化手段と同じ増幅度で増幅した電
圧を供給する動作とを順次繰り返すように構成された第
９の標本化手段と、 前記第４の標本化手段から供給された電圧と前記第５の
標本化手段から供給された電圧とをそれぞれ追従入力す
る動作と、該追従入力した両電圧を標本化する動作と、
該標本化した両電圧を保持して該保持した両電圧の中間
電圧を前記第６の標本化手段と同じ増幅度で増幅した電
圧を供給する動作とを順次繰り返すように構成された第
１０の標本化手段と、 前記第６〜第１０の標本化手段の各々から供給された電
圧に基づいて出力デジタル値を決定するための手段とを
有することを特徴とするＡ／Ｄ変換器。
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| EP98104621A EP0849883B1 (en) | 1992-10-01 | 1993-10-01 | Analog-to-digital converter |
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|---|---|---|---|
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| JP (1) | JP2945805B2 (ja) |
| DE (2) | DE69325523T2 (ja) |
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| US6337651B1 (en) | 2000-02-17 | 2002-01-08 | Advanced Micro Devices, Inc. | Pipeline analog to digital (A/D) converter with relaxed accuracy requirement for sample and hold stage |
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