DE4240992A1

DE4240992A1 - Multi-stage analogue-to-digital conversion using half-flash A=D converter - using comparison voltages from one stage as range limiting voltages of subsequent stage

Info

Publication number: DE4240992A1
Application number: DE19924240992
Authority: DE
Inventors: Tilmann Prof Dipl Ing Krueger
Original assignee: Individual
Current assignee: Individual
Priority date: 1992-12-05
Filing date: 1992-12-05
Publication date: 1993-04-22

Abstract

Two parallel converters (PU1, PU2) and a selector circuit (RW1) afford very rapid conversion by the half-flash method even for curved conversion characteristics. The reference voltage for limiting the range of the second stage (PU2) is selected by the circuit (RW1) from among the comparison voltages used in the first stage (PU1). Eight analogue switches (S0-S7) are shared between two buffer amplifiers (B0, B1) feeding opposite ends of the resistor chain (R20-R23) of the following converter stage. ADVANTAGE - Simple circuit dispensing with any additional D/A converter overcomes limitations of speed, linearity and precision in conventional conversion.

Description

Die Erfindung betrifft ein Verfahren zur Umsetzung einer analogen Eingangsspannung in ein Digitalsi gnal und einen Analog-Digital-Umsetzer zur Imple mentierung des Verfahrens.The invention relates to a method for implementation an analog input voltage into a digital si gnal and an analog-to-digital converter for the imple mentation of the procedure.

Es ist eine Reihe von Umsetzverfahren bekannt, dar unter die Verfahren der sukzessiven Approximation (SAR Analog-Digital-Umsetzung) und der Parallel-Um setzung (FLASH Analog-Digital-Umsetzung).A number of conversion methods are known among the methods of successive approximation (SAR analog-digital implementation) and the parallel order setting (FLASH analog-digital conversion).

Der Erfindung am nächsten kommt ein Teilbereichsum setzer (HALF FLASH Analog-Digital-Umsetzer), wie er in Walt Kester: Mixed Signal Design Seminar, Analog Devices, Norwood 1991, ISBN 0-916550-08-07, pp. IV-5 beschrieben und beispielsweise unter der Bezeichnung AD 1671 handelsüblich ist.A subrange comes closest to the invention converter (HALF FLASH analog-digital converter), such as in Walt Kester: Mixed Signal Design Seminar, Analog Devices, Norwood 1991, ISBN 0-916550-08-07, pp. IV-5 described and for example under the Description AD 1671 is commercially available.

Werden besonders hohe Anforderungen an die Ge schwindigkeit der Analog-Digital-Umsetzung ge stellt, so wird ein Parallel-Umsetzer verwendet. Dabei wird die umzusetzende Eingangsspannung paral lel, das heißt gleichzeitig, mit einer Anzahl von unterschiedlichen Spannungen verglichen. Nachtei lig ist der hohe Aufwand an Vergleichern bei höherer Auflösung des Analog-Digital-Umsetzers. Für n Bit Auflösung und eine Überlaufanzeige werden 2 hoch n Vergleicher benötigt.Are particularly high demands on Ge speed of the analog-digital conversion ge a parallel converter is used. The input voltage to be converted becomes parallel lel, that is, simultaneously, with a number of different voltages compared. Night egg Lig is the high cost of comparators higher resolution of the analog-to-digital converter. For n bit resolution and an overflow display 2 high n comparators are required.

So liegt es nahe, Teilbereichsumsetzer zu realisie ren, die in einer ersten Stufe mit einem Paralle lumsetzer das Eingangssignal beispielsweise mit 16 Werten vergleichen und entsprechend die 4 höchst wertigen Bit des Ergebnisses liefern. Mit einem Digital-Analog-Wandler wird aus diesen 4 Bit ein entsprechendes Analogsignal erzeugt und vom Ein gangssignal subtrahiert. Das Differenzsignal wird einem weiteren Parallelumsetzer zugeführt, der dieses beispielsweise mit 16 anderen Werten ver gleicht und entsprechend 4 geringerwertige Bit des Ergebnisses liefert. Mit einer weiteren Digital- Analog-Wandlung kann das Verfahren der stufenmäßi gen Parallel-Umsetzung weiter fortgesetzt werden. Die Stufen können entweder schaltungstechnisch ge trennt realisiert sein, oder es wird nach geeigne ter Verstärkung des Differenzsignals eine einzige vorhandene Stufe erneut durchlaufen.So it makes sense to implement partial area implementers ren in a first stage with a parallel converts the input signal to 16, for example Compare values and accordingly the 4 highest provide a valuable bit of the result. With a Digital-to-analog converter is made up of these 4 bits corresponding analog signal generated and from on output signal subtracted. The difference signal is fed to another parallel converter, the ver this with 16 other values, for example equals and accordingly 4 less significant bits of the Delivers results. With another digital Analog conversion can be the method of gradual parallel implementation to be continued. The stages can either ge technically be realized separately, or it will be suitable ter amplification of the difference signal a single Go through the existing stage again.

Die bisher bekannten Teilbereichsumsetzer haben ge genüber den Parallelumsetzern eine Reihe von Nach teilen.The previously known sub-area converters have ge compared to the parallel converters a number of after share.

Sind bei einem Parallelumsetzer - sei es gewollt oder auf Grund von Toleranzen des Herstellprozes ses - die Eingangssignalbereiche, die jeweils zu einem Ausgangswert gehören, untereinander nicht gleich groß, so kann das Ausgangssignal über dem Eingangssignal doch monoton verlaufen. Bei bisher bekannten Teilbereichsumsetzern ist es erforder lich, daß die Intervalle der Eingangsspannung, die jeweils einem Code des ersten Parallelumsetzers entsprechen, für die verschiedenen Codes des ersten Parallelumsetzers untereinander sowie mit dem zur korrekten Umsetzung erforderlichen Ein gangssignalbereich des zweiten Parallelumsetzers sehr genau übereinstimmen. Are with a parallel converter - be it wanted or due to tolerances in the manufacturing process ses - the input signal ranges, each associated with belong to an initial value, not to each other the same size, so the output signal above the The input signal is monotonous. With so far known partial area converters, it is required lich that the intervals of the input voltage, the a code from the first parallel converter correspond for the different codes of the first parallel converter with each other and with the one required for correct implementation output signal range of the second parallel converter match very closely.

Alternativ zur präzisen Übereinstimmung der vorste hend beschriebenen Intervalle der Eingangsspannung können auch Maßnahmen zur Korrektur des Umsetzungs ergebnisses angewandt werden.As an alternative to the exact match of the previous one Intervals of the input voltage described can also take measures to correct the implementation result can be applied.

Ein weiterer Nachteil bekannter Teilbereichsumset zer liegt darin, daß die Stufen getaktet ablaufen, ein Umsetzungsergebnis einer vorhergehenden Stufe also nicht bereits nach Fertigstellung der Umset zung, sondern erst nach aus Sicherheitsgründen deutlich späterem Takt weiterverarbeitet und die Umsetzung dadurch relativ stark verlangsamt wird.Another disadvantage of known partial area conversion zer lies in the fact that the stages are clocked, an implementation result of a previous stage not after the implementation has been completed tongue, but only after for security reasons processed much later and the Implementation is slowed down relatively strongly.

Aufgabe der Erfindung ist es, ein Verfahren und eine Schaltung zur Durchführung des Verfahrens vor zuschlagen, mit denen einerseits der Vorteil des geringeren schaltungstechnischen Aufwandes des Teilbereichsumsetzers im Vergleich zum Parallelum setzer erhalten bleibt, andererseits die Nachteile bezüglich der geringeren Geschwindigkeit vermin dert und bezüglich der Einschränkungen bei Lineari tät und Genauigkeit vermieden werden.The object of the invention is a method and a circuit for performing the method strike with which on the one hand the advantage of lower circuit complexity of the Subrange converter compared to the parallel setters remains, on the other hand the disadvantages min with regard to the lower speed changed and regarding the restrictions at Lineari and accuracy can be avoided.

Erfindungsgemäß wird die obige Aufgabe mit einem Stufen-Analog-Digital-Umsetzverfahren entsprechend den Merkmalen des Patentanspruchs 1 und den ent sprechenden Schaltungen zur Durchführung des Ver fahrens gemäß den weiteren Patentansprüchen gelöst.According to the invention the above object is achieved with a Stage analog-digital conversion process accordingly the features of claim 1 and the ent speaking circuits for performing the ver driving according to the other claims solved.

So werden bei einem Teilbereichumsetzer die Ver gleichsspannungen des (Parallel-)Umsetzers der ersten Stufe als Bereichsbegrenzungsspannungen (Re ferenzspannungen) der zweiten Stufe verwendet. Die Auswahl, welche der Vergleichsspannungen des Parallelumsetzers der ersten Stufe verwendet wird bzw. werden, hängt von den Ausgangssignalen der Ver gleicher des Parallelumsetzers der ersten Stufe ab. Entsprechendes gilt bei mehr als zwei Stufen für für jede weitere nachfolgende Stufe in Bezug auf die jeweils vorhergehende Stufe.For example, the Ver DC voltages of the (parallel) converter first stage as range limiting voltages (Re reference voltages) of the second stage. The Selection of which of the reference voltages of the Parallel converter of the first stage is used or will depend on the output signals of the ver same as the parallel converter of the first stage from. The same applies to more than two levels for in relation to each subsequent stage to the previous level.

Die mit der Erfindung erzielten Vorteile bestehen zum einen in der Vermeidung zusätzlicher Digital-Analog umsetzer und damit dem Wegfall von Unter schieden zwischen den zu einem Code eines Analog-Digi tal-Teilumsetzers jeweils gehörenden Intervallgrenzen des Eingangssignales und den zu demselben Code gehörenden Ausgangssignal des Digital-Analog-Umsetzers, zum anderen in der Mög lichkeit, auf Taktung der Umsetzung verzichten zu können. Weitere Vorteile sind der Beschreibung zu entnehmen.The advantages achieved with the invention exist on the one hand in avoiding additional digital-analog implement and thus the elimination of sub differentiate between a code of an analog digi valley partial converter each belonging Interval limits of the input signal and the to output signal belonging to the same code Digital-to-analog converter, on the other hand in the Mög ability to dispense with the timing of the implementation can. Further advantages are given in the description remove.

Bei einer Ausgestaltung der Erfindung wird die Ver gleichsspannung desjenigen Vergleichers, der aus gangsseitig anzeigt, daß die Eingangsspannung höher als seine Vergleichsspannung ist, und der einem Vergleicher mit der nächsthöheren Vergleichs spannung benachbart ist, der anzeigt, daß die Ein gangsspannung niedriger als seine Vergleichsspan nung ist, von der Eingangsspannung subtrahiert und die sich ergebende Differenzspannung, gegebenen falls geeignet verstärkt, dem zweiten Parallelum setzer zugeführt.In one embodiment of the invention, the Ver DC voltage of the comparator that is made on the output side indicates that the input voltage is higher than its reference voltage, and the a comparator with the next higher comparison voltage is adjacent, indicating that the on output voltage lower than its reference chip voltage is subtracted from the input voltage and the resulting differential voltage, given if appropriate reinforced, the second parallel setters fed.

Diese Ausgestaltung vermeidet Fehler, die beim Stand der Technik durch Abweichungen zwischen den Ein-Ausgangskennlinien des ersten Parallelumset zers und des (ersten) Digital-Analog-Wandlers ent stehen. This configuration avoids errors that the State of the art due to deviations between the Input / output characteristics of the first parallel conversion zer and the (first) digital-to-analog converter stand.

In einer weiteren Ausgestaltung der Erfindung wird die Vergleichsspannung desjenigen Vergleichers, der ausgangsseitig anzeigt, daß die Eingangsspan nung höher als seine Vergleichsspannung ist, und der einem Vergleicher mit der nächsthöheren Ver gleichsspannung benachbart ist, der anzeigt, daß die Eingangsspannung niedriger als seine Ver gleichsspannung ist, als untere Bereichsbegren zungsspannung (untere Referenzspannung) des zweiten Parallelumsetzers verwendet, während die Vergleichsspannung des benachbarten Vergleichers mit der nächsthöheren Vergleichsspannung, der anzeigt, daß die Eingangsspannung niedriger als seine Vergleichsspannung ist, als obere Bereichsbe grenzungsspannung (obere Referenzspannung) des zweiten Parallelumsetzers verwendet wird.In a further embodiment of the invention the comparative voltage of that comparator, which indicates on the output side that the input span voltage is higher than its reference voltage, and the one comparator with the next higher ver DC voltage is adjacent, which indicates that the input voltage lower than its ver DC voltage is the lower range limit voltage (lower reference voltage) of the second parallel converter used while the Reference voltage of the neighboring comparator with the next higher reference voltage, the indicates that the input voltage is lower than its reference voltage is, as the upper range limit voltage (upper reference voltage) of the second parallel converter is used.

Diese Ausgestaltung vermeidet sowohl Fehler, die beim Stand der Technik durch Abweichungen zwischen den Ein-Ausgangskennlinien des ersten Parallelum setzers und des (ersten) Digital-Analog-Wandlers entstehen, als auch Fehler, die durch Abweichungen zwischen dem zum Ausgangssignal (Code) des ersten Parallelumsetzers gehörenden Intervall der Ein gangsspannung, repräsentiert durch die beiden oben angesprochenen Vergleichsspannungen, und dem korrekt umsetzbaren Eingangssignalbereich des zweiten Parallelumsetzers, repräsentiert durch dessen Bereichsbegrenzungsspannungen (Referenzspan nungen), entstehen.This configuration avoids both errors in the prior art due to deviations between the input-output characteristics of the first parallelum and the (first) digital-to-analog converter arise as well as errors caused by deviations between the output signal (code) of the first Parallel converter belonging to the interval voltage, represented by the two above mentioned reference voltages, and the correctly convertible input signal range of the second parallel converter represented by its range limiting voltages (reference span solutions).

Damit lassen sich auch Teilbereichsumsetzer reali sieren, bei denen die Vergleichsspannungen des ersten Parallelumsetzers gewollt einer nichtlinea ren Kennlinie entsprechen, die zu verschiedenen Ausgangssignalen (Codes) des ersten Parallelumsetzers gehörenden Intervalle der Ein gangsspannung, repräsentiert jeweils durch die ent sprechenden beiden oben angesprochenen Vergleichs spannungen, also gewollt unterschiedlich breit sind.This also makes it possible to implement partial area implementers sieren, where the reference voltages of the first parallel converter wanted a non-linear their characteristic curve, which correspond to different Output signals (codes) of the first Intervals belonging to the parallel converter output voltage, each represented by the ent speaking two comparison mentioned above tensions, meaning different widths are.

Vorteilhaft ist das Entfallen des sonst bei Teilbe reichsumsetzern erforderlichen Digital -Analog-Um setzers und dessen Abgleichs.Eliminating what is otherwise at Teilbe is advantageous Reichsveretzern required digital analog order setzers and its comparison.

Weitere vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen. In der Zeichnung zeigen:Further advantageous embodiments of the invention result from the following description of Embodiments. The drawing shows:

Fig. 1 eine Schaltung einer Ausgestaltung der Erfindung mit Parallelumsetzern; Fig. 1 shows a circuit of an embodiment of the invention with parallel converters;

Fig. 2 einen Teil einer Schaltung einer weiteren Ausgestaltung der Erfindung mit 1-Bit Umsetzern; und Figure 2 shows a part of a circuit of a further embodiment of the invention with 1-bit converters. and

Fig. 3 einen üblichen Teilbereichsumsetzer. Fig. 3 shows a conventional sub-range converter.

Den Stand der Technik kennzeichnet der Teilbe reichsumsetzer entsprechend Fig. 3. Das analoge Eingangsspannung U1 wird in einem ersten 4-Bit-Pa rallelumsetzer F1 umgesetzt. Dessen 4-Bit-Ausgangs signal (Code) A0 bis A3 stellt erstens den höher wertigen Teil des gesamten Ausgangssignals A des Teilbereichsumsetzers dar und zweitens das Ein gangssignal des Digital-Analog-Umsetzers D. Das Ausgangssignal von D ist das analoge Signal U2. Im Subtrahierer S wird die Differenz U1-U2 gebildet und gegebenenfalls verstärkt als U3 dem zweiten 4-Bit-Parallelumsetzer F2 zugeführt, dessen 4-Bit-Aus gangssignal (Code) A4 bis A7 den niederwertige ren Teil des Ausgangssignals A darstellt.The prior art is characterized by the partial converter according to FIG. 3. The analog input voltage U1 is converted in a first 4-bit parallel converter F1. Its 4-bit output signal (code) A0 to A3 firstly represents the most significant part of the total output signal A of the sub-range converter and secondly the input signal of the digital-to-analog converter D. The output signal from D is the analog signal U2. In the subtractor S, the difference U1-U2 is formed and optionally amplified as U3 to the second 4-bit parallel converter F2, whose 4-bit output signal (code) A4 to A7 represents the lower-order part of the output signal A.

Eine Schaltung einer Ausgestaltung der Erfindung ist in Fig. 1 dargestellt. Sie weist einen ersten Parallelumsetzer PU1, einen zweiten Parallelumset zer PU2 und eine Auswahlschaltung RW1 für die Auswahl der Bereichsbegrenzungsspannungen (Refe renzspannungen) des zweiten Parallelumsetzers PU2 auf.A circuit of an embodiment of the invention is shown in FIG. 1. It has a first parallel converter PU1, a second parallel converter PU2 and a selection circuit RW1 for the selection of the range limiting voltages (reference voltages) of the second parallel converter PU2.

Die Schaltung stellt einen erfindungsgemäßen Stufen-Parallel-Analog-Digital-Umsetzer dar, und zwar aus Gründen der einfacheren Darstellung mit zwei Parallelumsetzern mit nur jeweils 2 Bit Auflö sung. Die Erweiterung auf mehr als zwei Stufen ist in einfacher Weise durch je einen zusätzlichen Pa rallelumsetzer und je eine zusätzliche Auswahl schaltung pro zusätzlicher Stufe realisierbar, die Erweiterung auf höhere Werte der Auflösung durch zusätzliche Widerstände im Teiler mit entsprechen den Vergleichern, Exklusiv-Oder-Gattern und Analog schaltern. Beide Erweiterungsmöglichkeiten sind kombinierbar, die Auflösung der verschiedenen Parallelumsetzer kann verschieden sein und muß nicht einen Wertebereich von 2 hoch n Werten liefern.The circuit represents an inventive Stages parallel to analog-to-digital converter, and for the sake of simplicity with two parallel converters with only 2 bit resolution each solution. The expansion to more than two levels is simply by adding an additional Pa parallel converter and an additional selection each circuit can be implemented for each additional level Extension to higher values of the resolution by with additional resistances in the divider the comparators, exclusive-OR gates and analog switch. Both are expansion options combinable, the resolution of the different Parallel converters can and must be different not a range of values from 2 to n values deliver.

Eingangsseitig sind an den ersten Parallelumsetzer PU1 die Bereichsbegrenzungsspannungen (Referenz spannungen) U0 entsprechend der unteren Bereichs grenze (untere Referenzspannung) und UR entspre chend der oberen Bereichsgrenze (obere Referenzspannung) sowie die umzusetzende Eingangs spannung U1 angelegt. On the input side are the first parallel converter PU1 the range limiting voltages (reference voltages) U0 corresponding to the lower range limit (lower reference voltage) and UR correspond according to the upper range limit (upper Reference voltage) and the input to be converted voltage U1 applied.

Durch den Teiler T1, bestehend aus einer Reihen schaltung der Widerstände R10 bis R13, des ersten Parallelumsetzers PU1 werden die Vergleichsspannun gen V1 bis V3 erzeugt, in den Vergleichern C11 bis C13 werden diese mit der Eingangsspannung U1 ver glichen. Die Eingangsspannung U1 wird in der darge stellten Schaltung nicht mit der Vergleichsspan nung V0, die U0 entspricht, verglichen, eine Bereichsunterschreitung damit nicht erkannt. Sie wird in der dargestellten Schaltung auch nicht mit der Vergleichsspannung V4, die UR entspricht, ver glichen, eine Bereichsüberschreitung damit auch nicht erkannt. Bei Bedarf können die beiden dafür erforderlichen Vergleicher in naheliegender Weise hinzugefügt und ausgewertet werden.Through the divider T1, consisting of a row switching of resistors R10 to R13, the first Parallel converter PU1 become the reference voltage gen V1 to V3 generated in the comparators C11 to C13 these are ver with the input voltage U1 like. The input voltage U1 is shown in the Darge did not put circuit with the comparison chip V0, which corresponds to U0, compared This means that underrange was not recognized. they is also not in the circuit shown the comparison voltage V4, which corresponds to UR, ver resembled overreaching not recognized. If necessary, the two can do this required comparators in an obvious manner can be added and evaluated.

Die Ausgänge der Vergleicher C11 bis C13 liefern ein logisches 1-Signal, wenn die Eingangsspannung am positiven Eingang (+) größer ist als die Ver gleichsspannung am negativen Eingang (-), sonst ein logisches 0-Signal.The outputs of the comparators C11 to C13 deliver a logic 1 signal when the input voltage at the positive input (+) is greater than the ver DC voltage at the negative input (-), otherwise a logic 0 signal.

Die Exklusiv-Oder-Gatter X11 und X12 werten jeweils die Ausgänge von zwei benachbarten Verglei chern aus, das Exklusiv-Oder-Gatter X10 den Ausgang des Vergleichers C11, das Exklusiv-Oder-Gatter X13 den Ausgang des Vergleichers C13.Evaluate the exclusive-OR gates X11 and X12 the outputs of two neighboring comparisons the exclusive-OR gate X10 den Output of the comparator C11, the exclusive-OR gate X13 the output of the comparator C13.

Das Signal L0 hat den Zustand (logisch) 0, das Signal L1 den Zustand (logisch) 1, wenn der Analog- Digital-Wandler mit positivem Spannungsbereich UR < U0 betrieben wird, und umgekehrt.The signal L0 has the state (logical) 0 that Signal L1 the state (logical) 1 if the analog Digital converter with positive voltage range UR <U0 is operated, and vice versa.

Die Ausgänge der Exklusiv-Oder-Gatter X10 bis X13, entsprechend den Ausgängen A10 bis A13, liefern ein (logisches) 1-Signal, wenn jeweils genau an einem Eingang ein (logisches) 1-Signal anliegt.The outputs of the exclusive-OR gates X10 to X13, corresponding to outputs A10 to A13 a (logical) 1 signal, if exactly on a (logical) 1 signal is present at an input.

Zur Betrachtung der Funktion des ersten Parallel wandlers PU1 sei ohne Begrenzung der Allgemeinheit angenommen, daß U0 < V1 < U1 < V2 < UR, L1 = (logisch) 1 und L0 = (logisch) 0 seien. Damit liefern der Vergleicher C11 ein (logisches) 1-Signal, die Vergleicher C12 und C13 jeweils ein (logisches) 0-Signal. Damit liefert nur das Exclusiv-Oder-Gatter X11 ein (logisches) 1-Signal; X10, X12 und X13 liefern (logische) 0-Signale.To look at the function of the first parallel converter PU1 is without limitation of generality assume that U0 <V1 <U1 <V2 <UR, L1 = (logical) 1 and L0 = (logical) 0. In order to the comparator C11 deliver a (logical) 1 signal, comparators C12 and C13 each (logical) 0 signal. So that only delivers Exclusive-OR gate X11 a (logical) 1 signal; X10, X12 and X13 deliver (logical) 0 signals.

Für jeden möglichen Eingangsspannungswert U1 liefert genau einer der Ausgänge A10 bis A13 ein (logisches) 1-Signal, das digitale Ausgangswert des ersten Parallelumsetzers liegt also in einer 1-aus-4-Codierung vor. Er kann mit allgemein bekann ten Mitteln beispielsweise in einen 2-Bit-Binär-Code gewandelt werden und entspricht dann den beiden höherwertigen Bit des gesamten Ausgangssi gnals des Teilbereichsumsetzers.For every possible input voltage value U1 delivers exactly one of the outputs A10 to A13 (Logical) 1 signal, the digital output value of the first parallel converter is therefore one 1-of-4 coding before. He can be acquainted with in general averages, for example, in a 2-bit binary code be converted and then corresponds to the two high-order bits of the total output i gnals of the section converter.

Die Auswahlschaltung RW1 weist (für 4 Werte ent sprechend 2 Bit) 8 Analogschalter S0 bis S7 auf. Die Analogschalter schalten jeweils die an ihrem Analogeingang liegende Vergleichsspannung auf ihren Analogausgang, wenn an ihrem Steuereingang ein (logisches) 1-Signal anliegt. Die Pufferver stärker B0 und B1 puffern die ausgewählten Ver gleichsspannungen, um Rückwirkungen durch die Bela stung durch die Widerstände R20 bis R23 des Teilers T2 des Parallelumsetzers PU2 der zweiten Stufe zu vermeiden. Zur Vereinfachung der Schal tung kann auf die Pufferverstärker bei geschickter Wahl der Teilerwiderstände und/oder Verwendung zusätzlicher Analogschalter im Teiler gegebenen falls verzichtet werden.The selection circuit RW1 has (for 4 values speaking 2 bit) 8 analog switches S0 to S7. The analog switches each switch on their Analog input applied reference voltage their analog output when at their control input a (logical) 1 signal is present. The buffer ver stronger B0 and B1 buffer the selected ver DC voltages to avoid repercussions by the Bela by resistors R20 to R23 of the Divider T2 of the parallel converter PU2 of the second Avoid stage. To simplify the scarf device can on the buffer amplifier with skillful Choice of divider resistors and / or use given additional analog switch in the divider if waived.

Jeweils nur eines der Exklusiv-Oder-Gatter X10 bis X13 liefert ein (logisches) 1-Signal, beispielswei se das Exklusiv-Oder-Gatter X11. Damit werden die Analogschalter S2 und S3 durchgeschaltet, an den beiden Ausgängen der Auswahlschaltung RW1 somit die Vergleichsspannungen V1 und V2 angelegt.Only one of the exclusive-OR gates X10 to X13 delivers a (logical) 1 signal, for example see the exclusive-OR gate X11. With that, the Analog switches S2 and S3 switched through to the both outputs of the selection circuit RW1 the reference voltages V1 and V2 are applied.

Der zweite Parallelumsetzer PU2 besteht entspre chend dem ersten Parallelumsetzer PU1 aus einem Teiler T2, den Vergleichern C21 bis C23 und den Ex klusiv-Oder-Gattern X20 bis X23, die entsprechend der Funktion der ersten Stufe die Ausgangssignale A20 bis A23 liefern. Wenn keine weitere (dritte) Stufe vorgesehen werden soll, benötigt die zweite Stufe keine Auswahlschaltung.The second parallel converter PU2 exists accordingly chend the first parallel converter PU1 from one Divider T2, the comparators C21 to C23 and the Ex exclusive-OR gates X20 to X23, which correspond the function of the first stage the output signals Deliver A20 to A23. If no more (third) The second stage is required Level no selection circuit.

Die Ausgangsspannungen der Auswahlschaltung RW1 der ersten Stufe stellen die Bereichsbegrenzungs spannungen (Referenzspannungen) des zweiten Paral lelumsetzers PU2 dar. Damit umfaßt der Bereich des zweiten Parallelumsetzers PU2 genau den Bereich der beiden dem Wert der Eingangsspannung am näch sten liegenden Vergleichsspannungen des ersten Pa rallelumsetzers PU1 auch bei (gewollt oder tole ranzbedingt) unterschiedlichen Werten der Widerstände R10 bis R13.The output voltages of the selection circuit RW1 The first level is the area limitation voltages (reference voltages) of the second paral lelumsetzers PU2. The area of the second parallel converter PU2 exactly the area the next the value of the input voltage most lying comparison voltages of the first Pa parallel converter PU1 also at (wanted or tole ranzbedenden) different values of Resistors R10 to R13.

Diese Funktionsweise ist optimal geeignet zur Rea lisierung von Umsetzern mit Kennlinien mit Dynamik-Kom pression, wie sie beispielsweise in Telekommuni kationsnormen festgehalten sind, die insgesamt gekrümmt aus stückweise linearen Abschnitten zusam mengesetzt sind. This mode of operation is optimally suited to the Rea Implementation of converters with characteristic curves with dynamic com pression, as for example in Telekommuni cation standards are set, the total curved together from piece-wise linear sections are set.

Vorteilhafterweise wird der nichtlineare Teil der Kennlinie durch Wahl der Widerstände des ersten Teilers T1 realisiert, die Widerstände des Teilers T2 werden zur Realisierung der linearen Kennlinien teile (möglichst) gleich groß gewählt.Advantageously, the non-linear part of the Characteristic curve by choosing the resistances of the first Divider T1 realizes the resistors of the divider T2 are used to realize the linear characteristic curves parts (if possible) chosen the same size.

Ein Auszug aus einer Schaltung einer weiteren vor teilhaften Ausgestaltung der Erfindung ist in Fig. 2 dargestellt. Dargestellt sind die beiden ersten Stufen eines n-stufigen Stufen-Analog- Digital-Umsetzers, der aus n gleichartigen Stufen bestehen kann, wobei n beliebig gewählt werden kann.An extract from a circuit of another geous embodiment of the invention is shown in Fig. 2. The first two stages of an n-stage analog-to-digital converter are shown, which can consist of n similar stages, n being arbitrary.

Die erste Stufe weist einen ersten 1-Bit-Analog-Digi tal-Umsetzer PU3 auf, der das höchstwertige Bit A0 des n-Bit-Ausgangssignals liefert, und eine erste Auswahlschaltung RW3 zur Auswahl der beiden Bereichsbegrenzungsspannungen für die zweite Stufe.The first stage has a first 1-bit analog digi tal converter PU3, which is the highest quality Provides bit A0 of the n-bit output signal, and one first selection circuit RW3 to select the two Range limiting voltages for the second stage.

Die zweite Stufe weist einen zweiten 1-Bit-Analog-Digi tal-Umsetzer PU4 auf, der das zweithöchste Bit A1 des n-Bit-Ausgangssignals liefert, und eine zweite Auswahlschaltung RW4 zur Auswahl der beiden Bereichsbegrenzungsspannungen für die dritte Stufe.The second stage has a second 1-bit analog digi tal converter PU4, which is the second highest bit A1 of the n-bit output signal provides, and one second selection circuit RW4 to select the two Range limit voltages for the third stage.

Die nachfolgenden in Fig. 2 nicht dargestellten n-2 Stufen sind entsprechend aufgebaut und liefern entsprechend Bit A2 bis An des n-Bit-Ausgangssi gnals. Bei der n-ten Stufe kann die Auswahlschal tung entfallen, falls die Möglichkeit einer weitere Kaskadierung nicht gewünscht wird.The subsequent n-2 stages, which are not shown in FIG. 2, are constructed accordingly and deliver bits A2 to An of the n-bit output signals. With the nth stage, the selection circuit can be omitted if the possibility of further cascading is not desired.

Die den Pufferverstärker B0 und B1 der Schaltung nach Fig. 1 funktionsmäßig entsprechenden Puffer verstärker B3 für die erste Stufe beziehungsweise B4 für die zweite Stufe der Schaltung nach Fig. 2 zur Pufferung der ausgewählten Vergleichsspannun gen werden bei dieser Ausgestaltung der Erfindung vorteilhafterweise vor den Analogschaltern angeord net, da grundsätzlich die durch Spannungsteilung gebildete Vergleichsspannung jeder der ersten bis n-1-ten Stufe in der jeweiligen Folgestufe verwen det wird.The buffer amplifier B0 and B1 of the circuit of Fig. 1 functionally corresponding buffer amplifier B3 for the first stage or B4 are gen for the second stage of the circuit of Fig. 2 for buffering the selected Vergleichsspannun advantageously in this embodiment of the invention angeord before the analog switches net, since in principle the comparison voltage formed by voltage division of each of the first to n-1 th stage is used in the respective subsequent stage.

Eingangsseitig sind an die erste Stufe die Be reichsbegrenzungsspannungen (Referenzspannungen) UR und U0, nötigenfalls gepuffert, sowie die umzu setzende Eingangsspannung U1 angelegt.On the input side, the Be range limiting voltages (reference voltages) UR and U0, buffered if necessary, and the move setting input voltage U1 applied.

Im Teiler T3 des 1-Bit-Analog-Digital-Umsetzers PU3 der ersten Stufe wird die Referenspannungs differenz durch die Reihenschaltung der Widerstän de R30 und R31 geteilt und so die Vergleichsspan nung V31 erzeugt. Im Vergleicher C31 wird die Vergleichsspannung V31 mit der Eingangsspannung U1 verglichen. Ist U1 größer als V31, so liefert der Vergleicher C31 (logisch) 1 als Ausgangssignal A0, sonst (logisch) 0. Der Pufferverstärker B3 puffert die Vergleichsspannung V31.In the divider T3 of the 1-bit analog-to-digital converter PU3 of the first stage becomes the reference tension difference due to the series connection of the resistors de R30 and R31 divided and so the comparison chip V31 generated. In comparator C31 the Comparison voltage V31 with the input voltage U1 compared. If U1 is greater than V31, the returns Comparator C31 (logic) 1 as output signal A0, otherwise (logical) 0. The buffer amplifier B3 buffers the comparison voltage V31.

Die Auswahlschaltung RW3 weist vier Analogschalter S30 bis S33 auf. Die Analogschalter S32 und S33 schalten jeweils die an ihrem Analogeingang liegen de Vergleichsspannung V31 bzw. V32 auf ihren An alogausgang, wenn an ihrem Steuereingang ein (logi sches) 1-Signal anliegt, die Analogschalter S30 und S31 schalten jeweils die an ihrem Analog eingang liegende Vergleichsspannung V30 bzw. V31 auf ihren Analogausgang, wenn an ihrem Steuerein gang ein (logisches) 0-Signal anliegt. The selection circuit RW3 has four analog switches S30 to S33. The analog switches S32 and S33 switch each which are at their analog input de comparison voltage V31 or V32 on their way alog output if a (logi 1) signal is present, the analog switches S30 and S31 each switch on their analog comparison voltage V30 or V31 to their analogue output, if at their control input (logical) 0 signal is present.

In der Auswahlschaltung RW3 werden bei A0 = 1 ent sprechend einer Eingangsspannung U1 des Stufen- Analog-Digital-Umsetzers, die größer als V31 ist und bei nicht übersteuertem Betrieb des Stufen- Analog-Digital-Umsetzers im Intervall zwischen V31 und V32 (V32 entspricht UR) liegt, V32 als obere Bereichsbegrenzungsspannung (obere Referenzspan nung) und V31 als untere Bereichsbegrenzungsspan nung (untere Referenzspannung) für die nachfolgende zweite Stufe ausgewählt. Entsprechend werden bei A0 = 0 entsprechend einer Eingangsspan nung U1 des Stufen-Analog-Digital-Umsetzers, die nicht größer als V31 ist und bei nicht untersteuer tem Betrieb des Stufen-Analog-Digital-Umsetzers im Intervall zwischen V30 (V30 entspricht U0) und V31 liegt, V31 als obere Bereichsbegrenzungsspannung (obere Referenzspannung) und V30 als untere Be reichsbegrenzungsspannung (untere Referenzspan nung) für die nachfolgende zweite Stufe ausgewählt.In the selection circuit RW3, A0 = 1 speaking of an input voltage U1 of the step Analog-to-digital converter that is larger than V31 and if the stepped Analog-to-digital converter in the interval between V31 and V32 (V32 corresponds to UR), V32 as the upper one Range limiting voltage (upper reference span voltage) and V31 as the lower range limit voltage voltage (lower reference voltage) for the subsequent second stage selected. Corresponding with A0 = 0 corresponding to an input span voltage U1 of the stage analog-to-digital converter, the is not greater than V31 and is not understeer operation of the stage analog-digital converter in Interval between V30 (V30 corresponds to U0) and V31 is V31 as the upper range limit voltage (upper reference voltage) and V30 as lower load range limiting voltage (lower reference span selected) for the subsequent second stage.

Eingangsseitig sind an die zweite Stufe die durch die Auswahlschaltung RW3 der ersten Stufe ausge wählten Bereichsbegrenzungsspannungen (Referenz spannungen) V42 und V40 sowie die umzusetzende Ein gangsspannung U1 angelegt.On the input side, through to the second stage the selection circuit RW3 of the first stage selected range limiting voltages (reference voltages) V42 and V40 as well as the implementation to be implemented output voltage U1 applied.

Die Funktion der zweiten Stufe entspricht der der ersten Stufe. Der Teiler T4 bildet die Vergleichs spannung V41, der Vergleicher C41 das zweithöchste Bit A1 des n-Bit-Ausganssignals des Stufen-Analog- Digital-Wandlers, die Auswahlschaltung RW4 wählt mittels der Analogschalter S40 bis S43 die Be reichsbegrenzungsspannungen (Referenzspannungen) für die dritte Stufe. The function of the second stage corresponds to that of first stage. The divider T4 forms the comparison voltage V41, the comparator C41 the second highest Bit A1 of the n-bit output signal of the stage analog Digital converter, the selection circuit RW4 selects by means of the analog switches S40 to S43 range limiting voltages (reference voltages) for the third stage.

Entsprechendes gilt für die nachfolgenden Stufen. Lediglich bei der (letzten) n-ten Stufe kann auf die Auswahl von Bereichsbegrenzungespannungen für eine Folgestufe verzichtet werden.The same applies to the subsequent stages. Only at the (last) nth level can on the selection of range limit voltages for a subsequent stage can be dispensed with.

Ein wichtiger Vorteil des erfindungsgemäßen Stufen- Analog-Digital-Wandlers im Vergleich zu einem Wandler nach dem Verfahren der sukzessiven Approxi mation liegt in der höheren erzielbaren Geschwin digkeit, da erstens die Umsetzungsgeschwindigkeit nicht von einem Takt abhängig ist und dadurch ver langsamt wird, und da zweitens bei hohen Änderungsgeschwindigkeiten des Eingangssignals U1 des Stufen-Analog-Digital-Umsetzers die höchstwer tigen Bit zu jedem Zeitpunkt dem Eingangssignal entsprechen, während beim Verfahren der sukzessi ven Approximation erst nach Start einer neuen Um setzung die höchstwertigen Bit neu gebildet werden. Dieser Vorteil kann besonders bei der Si gnalverarbeitung von Signalen mit starken Frequenz unterschieden von Bedeutung sein, wo beispielswei se bei hoher Signalfrequenz nur die Nulldurchgänge des Signals bedeutend sind, während bei niederer Signalfrequenz die genaue Phasenlage des Signals zu ermitteln ist.An important advantage of the step Analog-to-digital converter compared to one Transducers using the successive approxi method mation lies in the higher achievable speed firstly, the speed of implementation is not dependent on a clock and thus ver slows down, and secondly at high Velocity of change of the input signal U1 of the stage analog-digital converter the highest bit at any time in the input signal correspond, while in the process of successive ven approximation only after starting a new order the most significant bits are newly formed will. This advantage can be particularly important for Si Signal processing of signals with high frequency be of importance where, for example only the zero crossings at high signal frequency of the signal are significant, while at lower Signal frequency the exact phase position of the signal is to be determined.

Ein weiterer wichtiger Vorteil ist die auch bei relativ ungenauen Widerstandswerten der Teiler leicht erreichbare Monotonie der Wandlerkennlinie, während beim Verfahren der sukzessiven Approxima tion der zur Verwendung kommende Digital-Analog-Wand ler bei hohen Auflösungen sehr präzise sein muß und daher aufwendig herzustellen ist. Another important advantage is that at relatively inaccurate resistance values of the dividers easily accessible monotony of the converter characteristic, while in the process of successive approxima tion of the digital-analog wall to be used be very precise at high resolutions must and is therefore expensive to manufacture.

Liste der BezugszeichenList of reference numbers

U1 Eingangsspannung
UR obere Referenzspannung
U0 untere Referenzspannung
U2 Ausgangssignal von D
U3 Differenz U1-U2
PU1, PU2 Parallelumsetzer
PU3, PU4 1-Bit-Analog-Digital-Umsetzer
F1, F2 4-Bit-Parallel-Umsetzer
D Digital-Analog-Umsetzer
S Subtrahierer
A Ausgangssignal
RW1, RW3, RW4 Auswahlschaltungen
T1, T2, T3, T4 Teiler
R10, R11, R12, R13 Widerstände
R20, R21, R22, R23 Widerstände
R30, R31, R40, R41 Widerstände
V0, V1, V2, V3, V4 Vergleichsspannungen
V30, V31, V32 Vergleichsspannungen
V40, V41, V42 Vergleichsspannungen
C11, C12, C13 Vergleicher
C21, C22, C23 Vergleicher
C31, C41 Vergleicher
S0, S1, S2, S3 Analogschalter
S4, S5, S6, S7 Analogschalter
S30, S31, S32, S33 Analogschalter
S40, S41, S42, S43 Analogschalter
B0, B1, B3, B4 Pufferverstärker
X10, X11, X12, X13 Exklusiv-Oder-Gatter
X20, X21, X22, X23 Exklusiv-Oder-Gatter
A10, A11, A12, A13 Ausgänge
A20, A12, A22, A23 Ausgänge
A0, A1, A2, A3 Ausgänge
A4, A5, A6, A7 Ausgänge
L0, L1 (logische) SignaleU1 input voltage
UR upper reference voltage
U0 lower reference voltage
U2 output signal from D
U3 difference U1-U2
PU1, PU2 parallel converter
PU3, PU4 1-bit analog-to-digital converter
F1, F2 4-bit parallel converter
D digital-to-analog converter
S subtractor
A output signal
RW1, RW3, RW4 selection circuits
T1, T2, T3, T4 divider
R10, R11, R12, R13 resistors
R20, R21, R22, R23 resistors
R30, R31, R40, R41 resistors
V0, V1, V2, V3, V4 reference voltages
V30, V31, V32 reference voltages
V40, V41, V42 reference voltages
C11, C12, C13 comparators
C21, C22, C23 comparators
C31, C41 comparators
S0, S1, S2, S3 analog switch
S4, S5, S6, S7 analog switch
S30, S31, S32, S33 analog switches
S40, S41, S42, S43 analog switches
B0, B1, B3, B4 buffer amplifier
X10, X11, X12, X13 exclusive-OR gate
X20, X21, X22, X23 exclusive-OR gate
A10, A11, A12, A13 outputs
A20, A12, A22, A23 outputs
A0, A1, A2, A3 outputs
A4, A5, A6, A7 outputs
L0, L1 (logical) signals

Claims

1. A method for converting an analog input voltage into a digital signal in two or more stages, characterized in that comparison voltages used for the implementation of one stage as range limiting voltages (reference voltages) of a subsequent stage are used.

2. Circuit arrangement for performing the procedure rens according to claim 1 with a first parallel Analog-to-digital converter and at least one wide one ren downstream parallel-analog-digital-Um typesetter, characterized, that the first parallel analog-digital converter a selection circuit is assigned, which from the Reference voltages of the first parallel analog Digital converter the two with the least Voltage difference to the input voltage and that these selected reference voltages as range limiting voltages (reference voltage gen) of the downstream parallel-analog-digital order be used.

3. Circuit arrangement for performing the procedure rens according to claim 1 with a first 1-bit analog digi valley converter and at least one other downstream 1-bit analog-digital converter, characterized, that one or more of the 1-bit analog-digital um setters each assigned a selection circuit that is from the two range limit voltages gen (reference voltages) and in between the reference voltage of the assigned 1-bit ana log-digital converter using the two voltages the smallest voltage difference to the input span selection and that these selected ver DC voltages as a range limiting voltage gen (reference voltages) of the downstream 1-bit analog-to-digital converter can be used.