JP2825084B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にＴＡＢテープを用いてバンプに
より基板に実装された半導体装置およびその製造方法に
関する。
の製造方法に関し、特にＴＡＢテープを用いてバンプに
より基板に実装された半導体装置およびその製造方法に
関する。
【０００２】
【従来の技術】従来のこの種の半導体装置としては、本
発明者の提案した特開平８―３１８６９号公報に記載し
たものがある。この半導体装置は、図３に示すように、
ポリイミド等の絶縁性ベースフィルム４に半導体チップ
２を固定することにより製作される。具体的には、ベー
スフィルム４の幅方向の両側に、このベースフィルム４
を搬送し、位置決めするためのスプロケットホール１５
が設けられており、このスプロケットホール１５を利用
してベースフィルム４をその長手方向に移送することが
できる。またベースフィルム４には、半導体チップ２を
位置ずけるための開口部、すなわちデバイスホール１が
その内側に設けられ、このデバイスホール１の外側には
カットホール１６が形成されている。
発明者の提案した特開平８―３１８６９号公報に記載し
たものがある。この半導体装置は、図３に示すように、
ポリイミド等の絶縁性ベースフィルム４に半導体チップ
２を固定することにより製作される。具体的には、ベー
スフィルム４の幅方向の両側に、このベースフィルム４
を搬送し、位置決めするためのスプロケットホール１５
が設けられており、このスプロケットホール１５を利用
してベースフィルム４をその長手方向に移送することが
できる。またベースフィルム４には、半導体チップ２を
位置ずけるための開口部、すなわちデバイスホール１が
その内側に設けられ、このデバイスホール１の外側には
カットホール１６が形成されている。
【０００３】このデバイスホール１とカットホール１６
との間のベースフィルム４上には区画されたランド１７
が形成されており、半導体チップ２と電気的に接続した
インナリード１８に配線されている。またランド１７上
には、外部接続電極部材として半田などにより形成され
たボール状のバンプ１０が形成されている。
との間のベースフィルム４上には区画されたランド１７
が形成されており、半導体チップ２と電気的に接続した
インナリード１８に配線されている。またランド１７上
には、外部接続電極部材として半田などにより形成され
たボール状のバンプ１０が形成されている。
【０００４】また図の破線で示すように、バンプ１０以
外の区画された周辺領域はカバーレジスト９により被覆
されており、このカバーレジスト９によってインナリー
ド１８等が汚染されるのを防止している。なお半導体チ
ップ２はその周辺部のインナリード１８と共に樹脂封止
される。最終的には、ベースフィルム４をカットホール
１６の部分から切り取ることにより、半導体チップ２と
ベースフィルム部材とからなる半導体装置を構成するこ
とができる。
外の区画された周辺領域はカバーレジスト９により被覆
されており、このカバーレジスト９によってインナリー
ド１８等が汚染されるのを防止している。なお半導体チ
ップ２はその周辺部のインナリード１８と共に樹脂封止
される。最終的には、ベースフィルム４をカットホール
１６の部分から切り取ることにより、半導体チップ２と
ベースフィルム部材とからなる半導体装置を構成するこ
とができる。
【０００５】この構成の半導体装置は、ランド１７の上
のバンプ１０が直接プリント基板２０に実装することが
できるため、実質的にベースフィルム部材をパッケージ
部に使用できる。従ってセラミックパッケージ等からな
る半導体装置に比べて安価となる利点がある。またイン
ナリード１８の配線領域をカットホール１６の内部だけ
に限定できるため、小形化にためにも有利である。
のバンプ１０が直接プリント基板２０に実装することが
できるため、実質的にベースフィルム部材をパッケージ
部に使用できる。従ってセラミックパッケージ等からな
る半導体装置に比べて安価となる利点がある。またイン
ナリード１８の配線領域をカットホール１６の内部だけ
に限定できるため、小形化にためにも有利である。
【０００６】さらに、別の従来例として放熱性を向上さ
せたものが、図４に示される。これは、デバイスホール
１内にインナリード１８と同一面の配線によって吊られ
ている吊りリード２２に放熱用バンプ２５を形成してプ
リント基板２０の側に放熱したり、放熱板２４、ヒート
シンク２１を取り付けることにより放熱性を向上させて
いた。
せたものが、図４に示される。これは、デバイスホール
１内にインナリード１８と同一面の配線によって吊られ
ている吊りリード２２に放熱用バンプ２５を形成してプ
リント基板２０の側に放熱したり、放熱板２４、ヒート
シンク２１を取り付けることにより放熱性を向上させて
いた。
【０００７】
【発明が解決しようとする課題】上述した半導体装置
は、インナリード１８と半田バンプ１０とが同一面上に
配置されでいるため、例えばパッケージの外側に配置さ
れた端子は、その配線長が長くなり、インダクタンス
（Ｌ）等の電気特性が劣ることになる。特に高速化が進
むグランド配線は、短かく配線してノイズの影響を低減
しないと誤動作を生ずるという問題もある。このため配
線長を出来るだけ短かくしてその電気特性を向上させる
必要がある。そのため、例えばベースフィルムの裏面に
メタルが配設された２メタルＴＡＢテープを用い、グラ
ンド配線をスルーホールにより接続し、接地を強化して
電気特性を向上させる方法もある。しかし、この２メタ
ルテープを用いるとＴＡＢテープのコストが高くなり、
その実用化が困難となる問題がある。
は、インナリード１８と半田バンプ１０とが同一面上に
配置されでいるため、例えばパッケージの外側に配置さ
れた端子は、その配線長が長くなり、インダクタンス
（Ｌ）等の電気特性が劣ることになる。特に高速化が進
むグランド配線は、短かく配線してノイズの影響を低減
しないと誤動作を生ずるという問題もある。このため配
線長を出来るだけ短かくしてその電気特性を向上させる
必要がある。そのため、例えばベースフィルムの裏面に
メタルが配設された２メタルＴＡＢテープを用い、グラ
ンド配線をスルーホールにより接続し、接地を強化して
電気特性を向上させる方法もある。しかし、この２メタ
ルテープを用いるとＴＡＢテープのコストが高くなり、
その実用化が困難となる問題がある。
【０００８】本発明の目的は、このような問題を解決
し、安価な構成で、配線長を出来るだけ短かくしてその
電気特性を向上させた半導体装置およびその製造方法を
提供することにある。
し、安価な構成で、配線長を出来るだけ短かくしてその
電気特性を向上させた半導体装置およびその製造方法を
提供することにある。
【０００９】
【課題を解決するための手段】本発明の構成は、半導体
チップを接続するデバイスホールを有するフィルムキァ
リアテープに、前記半導体チップの電極の接合されるイ
ンナリードおよびこのインナリードと同一平面上に外部
接続にため設けられたランドを有するＴＡＢテープを用
いた半導体装置において、前記デバイスホール内部に前
記インナリードと同一平面上に接地用配線とされた第１
の金属箔を設け、前記半導体チップのパッド電極と前記
インナリードとを接続し、前記ランドおよび前記第１の
金属箔をバンプを介して実装基板に接合したことを特徴
とする。
チップを接続するデバイスホールを有するフィルムキァ
リアテープに、前記半導体チップの電極の接合されるイ
ンナリードおよびこのインナリードと同一平面上に外部
接続にため設けられたランドを有するＴＡＢテープを用
いた半導体装置において、前記デバイスホール内部に前
記インナリードと同一平面上に接地用配線とされた第１
の金属箔を設け、前記半導体チップのパッド電極と前記
インナリードとを接続し、前記ランドおよび前記第１の
金属箔をバンプを介して実装基板に接合したことを特徴
とする。
【００１０】また本発明の半導体装置の製造方法の構成
は、半導体チップを搭載するフィルムキャリアテープの
デバイスホールに、接地接続される接地配線をもつＴＡ
Ｂテープを形成し、前記接地配線の中央に樹脂封入孔を
形成し、接地用パッド電極に接地配線を接続して前記樹
脂封入孔から樹脂を注入して前記半導体チップを樹脂封
止し、前記接地配線のカバーレジストを開孔した穴部に
バンプを形成した後、前記半導体チップごとのパッケー
ジに切断し、このパッケージを実装用基板に接合するこ
とにより、前記接地配線を前記半導体チップ内部に形成
したことを特徴とする。
は、半導体チップを搭載するフィルムキャリアテープの
デバイスホールに、接地接続される接地配線をもつＴＡ
Ｂテープを形成し、前記接地配線の中央に樹脂封入孔を
形成し、接地用パッド電極に接地配線を接続して前記樹
脂封入孔から樹脂を注入して前記半導体チップを樹脂封
止し、前記接地配線のカバーレジストを開孔した穴部に
バンプを形成した後、前記半導体チップごとのパッケー
ジに切断し、このパッケージを実装用基板に接合するこ
とにより、前記接地配線を前記半導体チップ内部に形成
したことを特徴とする。
【００１１】
【発明の実施の形態】以下本発明について図面を参照し
て説明する。図１は本発明の一実施の形態の半導体装置
を示す平面図およびそのＡ―Ａ断面図である。本実施形
態の製造工程は、まずベースフィルム４のデバイスホー
ル１の内部に、グランド線（接地線）と接続されるグラ
ンド層３を有するＴＡＢテープを形成する。ここでグラ
ンド層３の中央部には、半導体チップ２とベースフィル
ム４とを固定し、かつ半導体チップ２の表面保護をする
樹脂６をコートする樹脂封入穴２８が形成されている。
ただし半導体チップ２が小さく、例えば５ｍｍｓｑ程度
であると、デバイスホール１内のインナリード１８の開
口部から樹脂を注入すれば、毛細管現象でグランド層３
と半導体チップ２との間に樹脂６が注入可能となるた
め、封入穴２８を設けなくともよい場合がある。
て説明する。図１は本発明の一実施の形態の半導体装置
を示す平面図およびそのＡ―Ａ断面図である。本実施形
態の製造工程は、まずベースフィルム４のデバイスホー
ル１の内部に、グランド線（接地線）と接続されるグラ
ンド層３を有するＴＡＢテープを形成する。ここでグラ
ンド層３の中央部には、半導体チップ２とベースフィル
ム４とを固定し、かつ半導体チップ２の表面保護をする
樹脂６をコートする樹脂封入穴２８が形成されている。
ただし半導体チップ２が小さく、例えば５ｍｍｓｑ程度
であると、デバイスホール１内のインナリード１８の開
口部から樹脂を注入すれば、毛細管現象でグランド層３
と半導体チップ２との間に樹脂６が注入可能となるた
め、封入穴２８を設けなくともよい場合がある。
【００１２】次いでグランドのパッド電極１３にグラン
ド配線８を接続し、樹脂６により樹脂封止を行なう。こ
のような構成により、グランド配線が半導体チップ２の
中に含まれるため、その配線長を短かくでき、線路のイ
ンダクタンスを低減することができる。この樹脂６が硬
化する時、グランド層３が金属箔のみであると多少たわ
みができることがあるが、この場合には、補強用のレジ
スト２９を予め金属箔下部に形成しておくと良い。この
レジスト２９は、グランド層３の上面に形成したレジス
トと同一のものを用いれば熱膨張のバランスがとれる。
ド配線８を接続し、樹脂６により樹脂封止を行なう。こ
のような構成により、グランド配線が半導体チップ２の
中に含まれるため、その配線長を短かくでき、線路のイ
ンダクタンスを低減することができる。この樹脂６が硬
化する時、グランド層３が金属箔のみであると多少たわ
みができることがあるが、この場合には、補強用のレジ
スト２９を予め金属箔下部に形成しておくと良い。この
レジスト２９は、グランド層３の上面に形成したレジス
トと同一のものを用いれば熱膨張のバランスがとれる。
【００１３】次にグランド層３の上にカバーレジスト９
の開口を設けて形成した穴に放熱、グランド用バンプ５
を形成する。この時デバイスホール１の外部のバンプ１
０と同時に形成することもできる。ここで放熱、グラン
ド用バンプ５を形成しないでパッケージを完成させ、プ
リント基板に実装する際に、導電性のある放熱性の接着
樹脂をグランド層３とプリント基板との間に形成する構
造でもよい。具体的には、プリント基板には接着樹脂を
ディスペンスし、その後パッケージをのせリフローして
接合する。
の開口を設けて形成した穴に放熱、グランド用バンプ５
を形成する。この時デバイスホール１の外部のバンプ１
０と同時に形成することもできる。ここで放熱、グラン
ド用バンプ５を形成しないでパッケージを完成させ、プ
リント基板に実装する際に、導電性のある放熱性の接着
樹脂をグランド層３とプリント基板との間に形成する構
造でもよい。具体的には、プリント基板には接着樹脂を
ディスペンスし、その後パッケージをのせリフローして
接合する。
【００１４】ここで前述した補強用レジスト２９があれ
ば、グランド層３の金属箔にインナリード１８につなが
るパターンを独立に形成することが容易となるため、グ
ランド層３の内部ランドが全てグランドに配線しなくて
もよくる。つまり、デバイスホール１の外部のランド１
７と同様に、デバイスホール１の内部のグランド層３に
もグランド、電源、信号線を独立して配線できるため、
より自由度が多くなり最適化が図られる。
ば、グランド層３の金属箔にインナリード１８につなが
るパターンを独立に形成することが容易となるため、グ
ランド層３の内部ランドが全てグランドに配線しなくて
もよくる。つまり、デバイスホール１の外部のランド１
７と同様に、デバイスホール１の内部のグランド層３に
もグランド、電源、信号線を独立して配線できるため、
より自由度が多くなり最適化が図られる。
【００１５】このように形成したパッケージは、電気特
性が向上すると共に、低コストで製作することができ
る。このパッケージを実装用基板に実装することで、半
導体チップ２から発熱した熱をより効果的にプリント基
板側に放熱することができるという特徴もある。
性が向上すると共に、低コストで製作することができ
る。このパッケージを実装用基板に実装することで、半
導体チップ２から発熱した熱をより効果的にプリント基
板側に放熱することができるという特徴もある。
【００１６】図２は本発明の第２の実施形態の平面図お
よびそのＢ―Ｂ，Ｃ―Ｃ，Ｄ―Ｄ断面図である。本実施
形態では、図２（ａ）に示すように、デバイスホール１
の外部のランド１７の外周部にもグランド層１１を形成
し、このデバイスホール１の内部のグランド層３に接続
した構造としている。またデバイスホール１の外部のグ
ランド層１１はインナリード１８に延びる配線間に全て
通した構造としている。この構造により、配線のインダ
クタンスを著しく低減することができ、これが１／２以
下になることが実験により確かめられた。例えば４０ｍ
ｍｓｑのパッケージで、従来の構造では最大で２５ｎＨ
あったものが、本実施形態では最大で７ｎＨまで低減す
ることができた。
よびそのＢ―Ｂ，Ｃ―Ｃ，Ｄ―Ｄ断面図である。本実施
形態では、図２（ａ）に示すように、デバイスホール１
の外部のランド１７の外周部にもグランド層１１を形成
し、このデバイスホール１の内部のグランド層３に接続
した構造としている。またデバイスホール１の外部のグ
ランド層１１はインナリード１８に延びる配線間に全て
通した構造としている。この構造により、配線のインダ
クタンスを著しく低減することができ、これが１／２以
下になることが実験により確かめられた。例えば４０ｍ
ｍｓｑのパッケージで、従来の構造では最大で２５ｎＨ
あったものが、本実施形態では最大で７ｎＨまで低減す
ることができた。
【００１７】また図２（ｂ）に示したように、デバイス
ホール１の内部のグランド層３の下部にベースフィルム
４を残し、その下に設けた接着層１２に半導体チップ２
を接着してインナリード１８のみを樹脂６でコートした
構造としてもよい。この構造では樹脂６をグランド層３
内部から注入する必要がないため、安定した平坦性が得
られる。
ホール１の内部のグランド層３の下部にベースフィルム
４を残し、その下に設けた接着層１２に半導体チップ２
を接着してインナリード１８のみを樹脂６でコートした
構造としてもよい。この構造では樹脂６をグランド層３
内部から注入する必要がないため、安定した平坦性が得
られる。
【００１８】
【発明の効果】以上説明したように本発明によれば、グ
ランド配線を短かくすることができるので、その電気特
性を改善することができると共に、従来のパッケージよ
りも低コストで製作することが可能となり、さらにプリ
ント基板に発熱を放熱できるため放熱性も著しく改善す
ることができるという効果がある。
ランド配線を短かくすることができるので、その電気特
性を改善することができると共に、従来のパッケージよ
りも低コストで製作することが可能となり、さらにプリ
ント基板に発熱を放熱できるため放熱性も著しく改善す
ることができるという効果がある。
【図１】本発明の第１の実施形態を示す平面図およびそ
のＡ―Ａ部の断面図である。
のＡ―Ａ部の断面図である。
【図２】本発明の第２の実施形態を示す平面図およびそ
のＢ―Ｂ，Ｃ―Ｃ，Ｄ―Ｄ部の断面図である。
のＢ―Ｂ，Ｃ―Ｃ，Ｄ―Ｄ部の断面図である。
【図３】従来例の半導体装置を説明する平面図およびそ
のＡ―Ａ部の断面図である。
のＡ―Ａ部の断面図である。
【図４】従来例の他の半導体装置を説明する断面図およ
びその平面図である。
びその平面図である。
１ デバイスホール ２ 半導体チップ ３ 内部グランド層（接地配線） ４ ベースフィルム ５ バンプ（放熱、接地用） ６ 樹脂 ７ 接着材 ８ グランド配線 ９ カバーレジスト １０ バンプ １１ 外部グランド層（接地配線） １２ 接着層 １３ パッド電極 １４ カバーレジスト塗布線 １５ スプロケットホール １６ カットホール １７ ランド １８ インナリード １９ ＯＬＢパッド ２０ プリント基板 ２１ ヒートシンク ２２ 吊りリード ２３ 放熱性接着剤 ２４ 放熱板 ２５ 放熱用バンプ ２６ 放熱用ＯＬＢパッド ２７ 貫通孔 ２８ 樹脂封入穴 ２９ 補強用レジスト
Claims (4)
- 【請求項１】 半導体チップを接続するデバイスホール
を有するフィルムキァリアテープに、前記半導体チップ
の電極の接合されるインナリードおよびこのインナリー
ドと同一平面上に外部接続にため設けられたランドを有
するＴＡＢテープを用いた半導体装置において、前記デ
バイスホール内部に前記インナリードと同一平面上に接
地用配線とされた第１の金属箔を設け、前記半導体チッ
プのパッド電極と前記インナリードとを接続し、前記ラ
ンドおよび前記第１の金属箔をバンプを介して実装基板
に接合したことを特徴とする半導体装置。 - 【請求項２】 デバイスホール内部の第１の金属箔と半
導体チップが実装される基板との間が、導電性部材によ
り接続された請求項１記載の半導体装置。 - 【請求項３】 ランド周辺部に、接地用配線の第２の金
属箔が形成され、この第２の金属箔がデバイスホール内
部の金属箔と接続するよう配線された請求項１または２
記載の半導体装置。 - 【請求項４】 半導体チップを搭載するフィルムキャリ
アテープのデバイスホールに、接地接続される接地配線
をもつＴＡＢテープを形成し、前記接地配線の中央に樹
脂封入孔を形成し、接地用パッド電極に接地配線を接続
して前記樹脂封入孔から樹脂を注入して前記半導体チッ
プを樹脂封止し、前記接地配線のカバーレジストを開孔
した穴部にバンプを形成した後、前記半導体チップごと
のパッケージに切断し、このパッケージを実装用基板に
接合することにより、前記接地配線を前記半導体チップ
内部に形成したことを特徴とする半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8228917A JP2825084B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体装置およびその製造方法 |
| US08/921,145 US6046495A (en) | 1996-08-29 | 1997-08-29 | Semiconductor device having a tab tape and a ground layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8228917A JP2825084B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1074795A JPH1074795A (ja) | 1998-03-17 |
| JP2825084B2 true JP2825084B2 (ja) | 1998-11-18 |
Family
ID=16883887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8228917A Expired - Fee Related JP2825084B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6046495A (ja) |
| JP (1) | JP2825084B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100459968B1 (ko) * | 1996-10-17 | 2005-04-28 | 세이코 엡슨 가부시키가이샤 | 반도체장치및그제조방법,회로기판및필름캐리어테이프 |
| JPH11345905A (ja) * | 1998-06-02 | 1999-12-14 | Mitsubishi Electric Corp | 半導体装置 |
| KR100401141B1 (ko) * | 1999-11-04 | 2003-10-10 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 제조용 부재 |
| US6864574B1 (en) * | 1999-11-29 | 2005-03-08 | Matsushita Electric Industrial Co., Ltd. | Semiconductor package |
| US6621166B2 (en) * | 2000-05-19 | 2003-09-16 | International Rectifier Corporation | Five layer adhesive/insulator/metal/insulator/adhesive tape for semiconductor die packaging |
| TW466720B (en) * | 2000-05-22 | 2001-12-01 | Siliconware Precision Industries Co Ltd | Semiconductor package with flash-prevention structure and manufacture method |
| JP2002016175A (ja) * | 2000-06-29 | 2002-01-18 | Hitachi Cable Ltd | スティフナ付きｔａｂテープ及びそれを用いた半導体装置 |
| JP3813797B2 (ja) * | 2000-07-07 | 2006-08-23 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| CA2390627C (en) * | 2001-06-18 | 2007-01-30 | Research In Motion Limited | Ic chip packaging for reducing bond wire length |
| WO2003012863A1 (en) * | 2001-07-31 | 2003-02-13 | Renesas Technology Corp. | Semiconductor device and its manufacturing method |
| TW582100B (en) * | 2002-05-30 | 2004-04-01 | Fujitsu Ltd | Semiconductor device having a heat spreader exposed from a seal resin |
| JP2004071670A (ja) * | 2002-08-02 | 2004-03-04 | Fuji Photo Film Co Ltd | Ｉｃパッケージ、接続構造、および電子機器 |
| JP2006510918A (ja) * | 2002-09-23 | 2006-03-30 | ターナー エンタープライジーズ アンド アソシエイツ | プロセス制御のためのトランスデューサパッケージ |
| JP2007027287A (ja) * | 2005-07-14 | 2007-02-01 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2007128339A (ja) * | 2005-11-04 | 2007-05-24 | Matsushita Electric Ind Co Ltd | 半導体装置のパッケージ設計方法、これを実施するためのレイアウト設計ツール及びこれを用いた半導体訴追の製造方法 |
| JP5574667B2 (ja) * | 2009-10-21 | 2014-08-20 | キヤノン株式会社 | パッケージ、半導体装置、それらの製造方法及び機器 |
| KR20120063202A (ko) * | 2010-12-07 | 2012-06-15 | 삼성전자주식회사 | 반도체 패키지 및 이를 포함하는 디스플레이 패널 어셈블리 |
| US9554453B2 (en) * | 2013-02-26 | 2017-01-24 | Mediatek Inc. | Printed circuit board structure with heat dissipation function |
| JP2015015442A (ja) * | 2013-07-08 | 2015-01-22 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (6)
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|---|---|---|---|---|
| US5468994A (en) * | 1992-12-10 | 1995-11-21 | Hewlett-Packard Company | High pin count package for semiconductor device |
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| JPH0851128A (ja) * | 1994-03-15 | 1996-02-20 | Texas Instr Inc <Ti> | バンプトアレイｔａｂパッケージ |
| JPH0830869A (ja) * | 1994-07-20 | 1996-02-02 | Nec Software Kansai Ltd | Ｐｏｓシステムにおける価格設定方式および価格設定方 法 |
| JP3263256B2 (ja) * | 1994-09-22 | 2002-03-04 | 三菱電機株式会社 | 半導体装置並びに半導体装置の絶縁フィルム並びに半導体装置の実装方法 |
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