JP2749690B2 - 折返し試験回路 - Google Patents
折返し試験回路Info
- Publication number
- JP2749690B2 JP2749690B2 JP5134590A JP5134590A JP2749690B2 JP 2749690 B2 JP2749690 B2 JP 2749690B2 JP 5134590 A JP5134590 A JP 5134590A JP 5134590 A JP5134590 A JP 5134590A JP 2749690 B2 JP2749690 B2 JP 2749690B2
- Authority
- JP
- Japan
- Prior art keywords
- loop
- cne
- bit
- transmission
- return
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Monitoring And Testing Of Transmission In General (AREA)
Description
【発明の詳細な説明】 〔発明の概要〕 伝送路に挿入される伝送装置の折返し試験回路に関
し、 被試験機と試験機の両方に折返し伝送路が形成され、
情報が同一区間を繰り返し循環してしまうという誤動作
を防止することを目的とし、 設定により終端装置にも被終端装置にもなる伝送装置
の複数個を伝送路で接続した通信システムにおける折返
し試験回路において、該伝送装置に、隣接伝送装置から
送られてきたループビットと、非折返しを示す値のルー
プビットのいずれかを選択するセレクタを設け、ループ
ビットにより折返しが指示されて折返しを行なった伝送
装置では、該セレクタに非折返しを示す値のループビッ
トを選択させてそれを折返し側伝送装置へ送出されるよ
うに構成する。
し、 被試験機と試験機の両方に折返し伝送路が形成され、
情報が同一区間を繰り返し循環してしまうという誤動作
を防止することを目的とし、 設定により終端装置にも被終端装置にもなる伝送装置
の複数個を伝送路で接続した通信システムにおける折返
し試験回路において、該伝送装置に、隣接伝送装置から
送られてきたループビットと、非折返しを示す値のルー
プビットのいずれかを選択するセレクタを設け、ループ
ビットにより折返しが指示されて折返しを行なった伝送
装置では、該セレクタに非折返しを示す値のループビッ
トを選択させてそれを折返し側伝送装置へ送出されるよ
うに構成する。
本発明は、伝送路に挿入される伝送装置の折返し試験
回路に関する。
回路に関する。
伝送路や伝送装置の正常／異常試験に折返し試験が広
く用いられている。本発明はこの際信号の折返しが繰り
返し行なわれることはないようにするものである。
く用いられている。本発明はこの際信号の折返しが繰り
返し行なわれることはないようにするものである。
CNE（Center Node Equipment）は伝送装置の１つであ
り、設定により終端装置（監視機能を備える）にもまた
非終端装置（信号を単にスルーにする）にもなる。本装
置はループ機能（折返し試験機能）を有し、本装置が接
続された通信システムにおいて異常が発生した場合に、
故障箇所を特定するために該機能が用いられる。
り、設定により終端装置（監視機能を備える）にもまた
非終端装置（信号を単にスルーにする）にもなる。本装
置はループ機能（折返し試験機能）を有し、本装置が接
続された通信システムにおいて異常が発生した場合に、
故障箇所を特定するために該機能が用いられる。
第２図でCNEa,CNEbは伝送路l1,l2に挿入される上記伝
送装置で、折返し用の信号線l3,l4,セレクタ11,12、ル
ープビット“1"検出回路などを備える。
送装置で、折返し用の信号線l3,l4,セレクタ11,12、ル
ープビット“1"検出回路などを備える。
今、CNEaは試験機、CNEbが被試験機とし、CNEbで伝送
路を折返すとすると、伝送装置CNEa側から伝送路l1を詳
しくl3を通して伝送装置CNEbに、ループビットを“1"に
した制御信号を送り、CNEbのループ終端情報メモリ18に
は該CNEがループ終端であることを示すデータビット
“1"をセットする。制御装置CNEbではCNEa側から送られ
てきた上記ループビット“1"を検出回路16が検出し、Ｈ
レベル信号をアンドゲート20へ送る。またメモリ18には
終端“1"がセットされているので、アンドゲート20へ該
メモリ18からＨレベル信号が送られ、従って該ゲート20
はＨレベル信号を出力してセレクタ12,14を切替える。
これによりl1,l3,l2の折返し伝送路が構成される。
路を折返すとすると、伝送装置CNEa側から伝送路l1を詳
しくl3を通して伝送装置CNEbに、ループビットを“1"に
した制御信号を送り、CNEbのループ終端情報メモリ18に
は該CNEがループ終端であることを示すデータビット
“1"をセットする。制御装置CNEbではCNEa側から送られ
てきた上記ループビット“1"を検出回路16が検出し、Ｈ
レベル信号をアンドゲート20へ送る。またメモリ18には
終端“1"がセットされているので、アンドゲート20へ該
メモリ18からＨレベル信号が送られ、従って該ゲート20
はＨレベル信号を出力してセレクタ12,14を切替える。
これによりl1,l3,l2の折返し伝送路が構成される。
なお伝送路l3,l4は伝送路l1,l2に含まれるものである
が、こゝではループビット用伝送路l3,l4をループビッ
ト以外のデータ／信号用伝送路l1,l2とは別にして示し
ている。従ってセレクタ13,14も実際はセレクタ11,12に
含まれるものである。
が、こゝではループビット用伝送路l3,l4をループビッ
ト以外のデータ／信号用伝送路l1,l2とは別にして示し
ている。従ってセレクタ13,14も実際はセレクタ11,12に
含まれるものである。
伝送装置CNEaから試験データ（主信号とステータスビ
ット）を送り、伝送装置CNEbでこれを折り返し、CNEaで
これをチェックして、伝送路l1,l2、これに挿入される
図示しない伝送装置及び折返し伝送装置CNEbの正常／異
常を知る（主信号及びSTビットが変化することなく試験
機へ戻ってくれば正常）。
ット）を送り、伝送装置CNEbでこれを折り返し、CNEaで
これをチェックして、伝送路l1,l2、これに挿入される
図示しない伝送装置及び折返し伝送装置CNEbの正常／異
常を知る（主信号及びSTビットが変化することなく試験
機へ戻ってくれば正常）。
ループ機能の目的は、試験機から被試験機へ送った主
信号及びステータスビットが折返され、それらの内容が
変化することなく試験機へ戻ってくるのを確かめるにあ
るが、従来の回路構成では試験機へ戻ってきた主信号及
びステータスビットが再び折返され、被試験機へ再送出
されてしまうという問題がある。
信号及びステータスビットが折返され、それらの内容が
変化することなく試験機へ戻ってくるのを確かめるにあ
るが、従来の回路構成では試験機へ戻ってきた主信号及
びステータスビットが再び折返され、被試験機へ再送出
されてしまうという問題がある。
即ち、試験機CNEaも終端が設定され、ループ終端情報
メモリ17にデータビット“1"がセットされていると、該
メモリ17からアンドゲート19へＨレベル信号が送られ、
またCNEbからCNEaへループビット（ステータスビットの
うちの、折返し試験をする／しないの情報を対向局に対
して送るビット）が折返されてくるから検出回路15はこ
れを検出してＨレベル信号をアンドゲート19へ送り、従
ってアンドゲート19はＨレベル出力を生じてセレクタ1
1,13を切替え、こゝでも折返し伝送路を構成してしま
う。
メモリ17にデータビット“1"がセットされていると、該
メモリ17からアンドゲート19へＨレベル信号が送られ、
またCNEbからCNEaへループビット（ステータスビットの
うちの、折返し試験をする／しないの情報を対向局に対
して送るビット）が折返されてくるから検出回路15はこ
れを検出してＨレベル信号をアンドゲート19へ送り、従
ってアンドゲート19はＨレベル出力を生じてセレクタ1
1,13を切替え、こゝでも折返し伝送路を構成してしま
う。
本発明はかゝる、被試験機と試験機の両方に折返し伝
送路が形成され、情報が同一区間を折り返し循環してし
まうという誤動作を防止することを目的とするものであ
る。
送路が形成され、情報が同一区間を折り返し循環してし
まうという誤動作を防止することを目的とするものであ
る。
第１図に示すように本発明では各伝送装置CNEに、隣
接（折返し試験の往路で言って下流側）伝送装置から送
られてくるループビット、非折返しを示す値本例では
“0"のループビットのいずれかを選択して、次の（同上
流側）伝送装置へ送出するセレクタ14aを設ける。
接（折返し試験の往路で言って下流側）伝送装置から送
られてくるループビット、非折返しを示す値本例では
“0"のループビットのいずれかを選択して、次の（同上
流側）伝送装置へ送出するセレクタ14aを設ける。
情報（主信号とSTビット）が試験局と被試験局との間
のループを循環してしまうという問題は、折返し局でル
ープビットを反転して送出することで解決できる。即
ち、反転したループビット本例では“0"のループビット
であればこれを受ける伝送装置のアンドゲート19（第２
図）の出力はＬレベルで、セレクタ11,13は通常の往路
側を選択し、折返し側l4を選択することはないから、情
報の循環は回避される。
のループを循環してしまうという問題は、折返し局でル
ープビットを反転して送出することで解決できる。即
ち、反転したループビット本例では“0"のループビット
であればこれを受ける伝送装置のアンドゲート19（第２
図）の出力はＬレベルで、セレクタ11,13は通常の往路
側を選択し、折返し側l4を選択することはないから、情
報の循環は回避される。
あるTS（Time Slot）もしくはパスにおける折返し
は、制御信号中のループビットが“1"であること、及
びCNE内のループ終端情報が終端１に設定されてい
る、の２つの論理積が１のときに行なわれる。ところが
第２図の従来の回路構成では折返し局CNEbでループビッ
トをそのまゝ折返すため、折返しを指示する“1"のルー
プビットが被試験機CNEbから試験機CNEaへ戻ってくる。
従って試験機CNEaがループ終端に設定されていると、戻
ってきた主信号及び制御信号が折返されて再び被試験機
に送出される。即ち、信号が同一区間をぐるぐる廻り続
けるという誤動作が生じる。
は、制御信号中のループビットが“1"であること、及
びCNE内のループ終端情報が終端１に設定されてい
る、の２つの論理積が１のときに行なわれる。ところが
第２図の従来の回路構成では折返し局CNEbでループビッ
トをそのまゝ折返すため、折返しを指示する“1"のルー
プビットが被試験機CNEbから試験機CNEaへ戻ってくる。
従って試験機CNEaがループ終端に設定されていると、戻
ってきた主信号及び制御信号が折返されて再び被試験機
に送出される。即ち、信号が同一区間をぐるぐる廻り続
けるという誤動作が生じる。
この点本発明のように、折返し局CNEbではループ方向
Ａ→Ｃにはループビットを通さず、代って“0"にしたル
ープビットをＣ方向へ送出する。これにより１回折返さ
れた主信号及び制御信号はループビットが“0"になって
戻り、折返しを再発することはない。また本発明では、
図のＡ→Ｃの橋渡しの部分のみに変更を加えており、固
定“0"ビットがセレクタ14aによって選択されるのは、
折返し起ったときだけである。これにより、非ループ時
の主信号及びOH信号は保存される。
Ａ→Ｃにはループビットを通さず、代って“0"にしたル
ープビットをＣ方向へ送出する。これにより１回折返さ
れた主信号及び制御信号はループビットが“0"になって
戻り、折返しを再発することはない。また本発明では、
図のＡ→Ｃの橋渡しの部分のみに変更を加えており、固
定“0"ビットがセレクタ14aによって選択されるのは、
折返し起ったときだけである。これにより、非ループ時
の主信号及びOH信号は保存される。
第３図にループビット送出回路の具体例を示す。アン
ドゲート20は集積回路ALS08、セレクタ14aは同ALS157で
ある。装置外部よりの入力Ａ詳しくは検出回路16の出力
が第４図の如くであり、ループ終端情報メモリ18の記憶
内容が同図の如くであると、セレクタ14aの出力Ｃは同
図の如くなる。即ち入力Ａとメモリ記憶内容が共にＨな
ら出力ＣはＬ、いずれかがＬなら出力Ｃは入力Ｄと同じ
である。
ドゲート20は集積回路ALS08、セレクタ14aは同ALS157で
ある。装置外部よりの入力Ａ詳しくは検出回路16の出力
が第４図の如くであり、ループ終端情報メモリ18の記憶
内容が同図の如くであると、セレクタ14aの出力Ｃは同
図の如くなる。即ち入力Ａとメモリ記憶内容が共にＨな
ら出力ＣはＬ、いずれかがＬなら出力Ｃは入力Ｄと同じ
である。
以上説明したように本発明により、特定の制御情報に
対する処理が複数の装置において行なわれる誤動作（折
返しの重複によって信号が同一区間を循環する）を防止
することができる。
対する処理が複数の装置において行なわれる誤動作（折
返しの重複によって信号が同一区間を循環する）を防止
することができる。
【図面の簡単な説明】 第１図は本発明の原理図、 第２図は従来例を示すブロック図、 第３図は本発明の実施例を示すブロック図、 第４図は第３図の動作説明図である。 第１図でCNEは伝送装置、l1〜l4は伝送路、16はループ
ビット“1"検出回路、18はループ終端情報メモリ、14a,
12はセレクタである。
ビット“1"検出回路、18はループ終端情報メモリ、14a,
12はセレクタである。
フロントページの続き (72)発明者 余越 紀之 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 寒川 重厚 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭64−51738（ＪＰ，Ａ) 特開 昭63−36621（ＪＰ，Ａ) 特開 平１−101746（ＪＰ，Ａ) 特開 平２−39742（ＪＰ，Ａ)
Claims (1)
- 【請求項１】設定により終端装置にも非終端装置にもな
る伝送装置の複数個を伝送路で接続した通信システムに
おける折返し試験回路において、 該伝送装置に、隣接伝送装置から送られてきたループビ
ットと、非折返しを示す値（“0"）のループビットのい
ずれかを選択するセレクタ（14a）を設け、 ループビットにより折返しが指示されて折返しを行なっ
た伝送装置では、該セレクタに非折返しを示す値のルー
プビットを選択させてそれを折返し側伝送装置へ送出さ
れるようにしてなることを特徴とする折返し試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5134590A JP2749690B2 (ja) | 1990-03-02 | 1990-03-02 | 折返し試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5134590A JP2749690B2 (ja) | 1990-03-02 | 1990-03-02 | 折返し試験回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03254224A JPH03254224A (ja) | 1991-11-13 |
| JP2749690B2 true JP2749690B2 (ja) | 1998-05-13 |
Family
ID=12884342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5134590A Expired - Lifetime JP2749690B2 (ja) | 1990-03-02 | 1990-03-02 | 折返し試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2749690B2 (ja) |
-
1990
- 1990-03-02 JP JP5134590A patent/JP2749690B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03254224A (ja) | 1991-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4320508A (en) | Self-diagnosing, self-correcting communications network | |
| US4745597A (en) | Reconfigurable local area network | |
| US4542380A (en) | Method and apparatus for graceful preemption on a digital communications link | |
| US5537535A (en) | Multi-CPU system having fault monitoring facility | |
| JP2749690B2 (ja) | 折返し試験回路 | |
| GB1561498A (en) | Loop communication system and a method of locating a fault in such system | |
| US6769039B2 (en) | Data processing apparatus with circuit for confirming normality of serial transmission data | |
| JPS63108828A (ja) | デイジタル回線の監視方法 | |
| JPS5819057A (ja) | ル−プ式デ−タ伝送システムの構成制御装置 | |
| JPS5980043A (ja) | ル−プ伝送装置 | |
| JP3139040B2 (ja) | データ伝送システム | |
| JPH01194631A (ja) | 伝送系異常検出方式 | |
| KR930006894B1 (ko) | 전자 교환기의 신호단말그룹 정합회로 | |
| JPS62175044A (ja) | 二重化ル−プ状伝送路 | |
| JP2946731B2 (ja) | 冗長系の選択切替装置 | |
| JPH0629960A (ja) | 故障点評定方法 | |
| JPS5923651A (ja) | 障害検出方式 | |
| JPH05183541A (ja) | 伝送路二重化装置 | |
| JPH0817398B2 (ja) | データ伝送システムにおける異常検出方法 | |
| JPH034623A (ja) | 直列データ伝送システム | |
| JPH05300199A (ja) | シリアルデータ転送装置 | |
| JPH0528538B2 (ja) | ||
| JPS5977739A (ja) | 二重系環状網システム | |
| JPH0389739A (ja) | 受信部二重化回路 | |
| JPH01112849A (ja) | 情報伝送システムにおける伝送制御方法 |