JP2744115B2 - 疑似スタティックｒａｍの制御回路 - Google Patents
疑似スタティックｒａｍの制御回路Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は疑似スタティックRAMにおけるチップセレ
クト・スタンバイモードを制御する疑似スタティックRA
Mの制御回路に関する。
クト・スタンバイモードを制御する疑似スタティックRA
Mの制御回路に関する。
（従来の技術） スタティックRAMの集積度を向上させるため、ダイナ
ミックRAMと同様のメモリセルを用い、リフレッシュ用
のカウンタを同一チップ上に設けることによって、スタ
ティックRAMに近い動作を実現した疑似スタティックRAM
（pseudo−static RAM;以下PSRAMと称する）が知られて
いる。
ミックRAMと同様のメモリセルを用い、リフレッシュ用
のカウンタを同一チップ上に設けることによって、スタ
ティックRAMに近い動作を実現した疑似スタティックRAM
（pseudo−static RAM;以下PSRAMと称する）が知られて
いる。
このPSRAMには、書き込みモード及び読み出しモード
の他にCS（チップセレクト）スタンバイモードと呼ばれ
るPSRAM特有の動作モードがある。第４図のタイミング
チャートに示すように、チップイネーブル信号▲▼
が“L"レベルに立ち下がった時点のチップセレクト信号
CSのレベルに応じて動作モードが決定され、例えばチッ
プイネーブル信号▲▼が“L"レベルに立ち下がった
時にチップセレクト信号CSのレベルが“H"レベルならば
通常の書き込み、読み出しモードとなり、“L"ならばCS
スタンバイモードとなり、チップ内での書き込み等のプ
ログラム動作が禁止される。
の他にCS（チップセレクト）スタンバイモードと呼ばれ
るPSRAM特有の動作モードがある。第４図のタイミング
チャートに示すように、チップイネーブル信号▲▼
が“L"レベルに立ち下がった時点のチップセレクト信号
CSのレベルに応じて動作モードが決定され、例えばチッ
プイネーブル信号▲▼が“L"レベルに立ち下がった
時にチップセレクト信号CSのレベルが“H"レベルならば
通常の書き込み、読み出しモードとなり、“L"ならばCS
スタンバイモードとなり、チップ内での書き込み等のプ
ログラム動作が禁止される。
第５図は従来の疑似スタティックRAMにおける前記CS
スタンバイモードに関係した部分の制御回路を抽出して
示す回路である。第５図において、11はチップイネーブ
ル信号▲▼に同期して制御信号群▲▼，
φP1,φP2を発生するチップイネーブル制御回路であ
る。また、12は前記制御信号群▲▼，φP1,φP2
を用いてチップセレクト信号CSをラッチし、ラッチ信号
φCSを発生するチップセレクト制御回路である。さら
に、13は前記ラッチ信号φCSに応じてライトイネーブル
信号▲▼を出力制御するライトイネーブル制御回路
であり、このライトイネーブル制御回路13から出力され
る内部ライトイネーブル信号φWEによって図示しないメ
モリセルにおけるデータの書き込み動作が可能にされ
る。
スタンバイモードに関係した部分の制御回路を抽出して
示す回路である。第５図において、11はチップイネーブ
ル信号▲▼に同期して制御信号群▲▼，
φP1,φP2を発生するチップイネーブル制御回路であ
る。また、12は前記制御信号群▲▼，φP1,φP2
を用いてチップセレクト信号CSをラッチし、ラッチ信号
φCSを発生するチップセレクト制御回路である。さら
に、13は前記ラッチ信号φCSに応じてライトイネーブル
信号▲▼を出力制御するライトイネーブル制御回路
であり、このライトイネーブル制御回路13から出力され
る内部ライトイネーブル信号φWEによって図示しないメ
モリセルにおけるデータの書き込み動作が可能にされ
る。
このような構成の制御回路において、通常のデータ書
き込み動作時には入力されたライトイネーブル信号▲
▼とは逆相の内部ライトイネーブル信号φWEが活性化
され、図示しない書き込み系回路が動作可能な状態に設
定される。また、チップイネーブル信号▲▼が“H"
レベルのとき、または前記CSスタンバイモードのとき
は、ライトイネーブル制御回路13によって内部ライトイ
ネーブル信号φWEが活性化されないように制御される。
このとき、図示しない書き込み系回路では消費電流が最
小限に抑えられる。
き込み動作時には入力されたライトイネーブル信号▲
▼とは逆相の内部ライトイネーブル信号φWEが活性化
され、図示しない書き込み系回路が動作可能な状態に設
定される。また、チップイネーブル信号▲▼が“H"
レベルのとき、または前記CSスタンバイモードのとき
は、ライトイネーブル制御回路13によって内部ライトイ
ネーブル信号φWEが活性化されないように制御される。
このとき、図示しない書き込み系回路では消費電流が最
小限に抑えられる。
第６図は上記第５図中のチップイネーブル制御回路11
の具体的な構成を示す回路図である。この回路では、チ
ップイネーブル信号▲▼がインバータ21及び22で順
次反転されることによって前記制御信号▲▼が得
られる。また、前記インバータ21の出力はインバータ2
3,24で順次反転され、また、NANDゲート25に供給され
る。さらに、このNANDゲート25の出力がインバータ26で
反転されることによって前記制御信号がφP1が得られ
る。また、前記インバータ26の出力がインバータ27及び
28で順次反転されることによって前記制御信号φP2が得
られる。
の具体的な構成を示す回路図である。この回路では、チ
ップイネーブル信号▲▼がインバータ21及び22で順
次反転されることによって前記制御信号▲▼が得
られる。また、前記インバータ21の出力はインバータ2
3,24で順次反転され、また、NANDゲート25に供給され
る。さらに、このNANDゲート25の出力がインバータ26で
反転されることによって前記制御信号がφP1が得られ
る。また、前記インバータ26の出力がインバータ27及び
28で順次反転されることによって前記制御信号φP2が得
られる。
第７図は上記第５図中のチップセレクト制御回路12の
具体的な構成を示す回路図である。この制御回路にはＰ
チャネルMOSトランジスタ31,32、ＮチャネルMOSトラン
ジスタ33,34,35からなるCMOS型の差動増幅回路36が設け
られている。前記ＮチャネルMOSトランジスタ33は、こ
の差動増幅回路36を活性化させるための活性化用トラン
ジスタであり、そのゲートには前記制御回路φP2が供給
されている。
具体的な構成を示す回路図である。この制御回路にはＰ
チャネルMOSトランジスタ31,32、ＮチャネルMOSトラン
ジスタ33,34,35からなるCMOS型の差動増幅回路36が設け
られている。前記ＮチャネルMOSトランジスタ33は、こ
の差動増幅回路36を活性化させるための活性化用トラン
ジスタであり、そのゲートには前記制御回路φP2が供給
されている。
前記差動増幅回路36の一方の入出力ノードＡにはＰチ
ャネルMOSトランジスタ37、ＮチャネルMOSトランジスタ
38、39からなるチップセレクト信号入力部40の出力が供
給され、他方の入出力ノードＢにはＰチャネルMOSトラ
ンジスタ41、ＮチャネルMOSトランジスタ42、43からな
る基準電圧入力部44の出力が供給される。前記チップセ
レクト信号入力部40及び基準電圧入力部44内のＰチャネ
ルMOSトランジスタ37,41はそれぞれ負荷トランジスタと
して使用され、そのゲートには接地電圧Vssが供給され
る。また、前記チップセレクト信号入力部40及び基準電
圧入力部44内のＮチャネルMOSトランジスタ38,42の各ゲ
ートには前記制御信号φP1が並列に供給され、チップセ
レクト信号入力部40内のＮチャネルMOSトランジスタ39
のゲートにはチップセレクト信号CSが供給され、基準電
圧入力部44内のＮチャネルMOSトランジスタ43のゲート
にはこのチップセレクト信号CSの高論理レベル電圧と低
論理レベル電圧との間の中間電圧に設定された基準電圧
Vrefが供給される。
ャネルMOSトランジスタ37、ＮチャネルMOSトランジスタ
38、39からなるチップセレクト信号入力部40の出力が供
給され、他方の入出力ノードＢにはＰチャネルMOSトラ
ンジスタ41、ＮチャネルMOSトランジスタ42、43からな
る基準電圧入力部44の出力が供給される。前記チップセ
レクト信号入力部40及び基準電圧入力部44内のＰチャネ
ルMOSトランジスタ37,41はそれぞれ負荷トランジスタと
して使用され、そのゲートには接地電圧Vssが供給され
る。また、前記チップセレクト信号入力部40及び基準電
圧入力部44内のＮチャネルMOSトランジスタ38,42の各ゲ
ートには前記制御信号φP1が並列に供給され、チップセ
レクト信号入力部40内のＮチャネルMOSトランジスタ39
のゲートにはチップセレクト信号CSが供給され、基準電
圧入力部44内のＮチャネルMOSトランジスタ43のゲート
にはこのチップセレクト信号CSの高論理レベル電圧と低
論理レベル電圧との間の中間電圧に設定された基準電圧
Vrefが供給される。
また、差動増幅回路36の一対の入出力ノードA,Bの信
号は、前記制御信号群のφP2がゲートに供給されるＮチ
ャネルMOSトランジスタ45,46それぞれを介し、ラッチ信
号φCS,▲▼を発生するラッチ部47,48に供給され
る。両ラッチ部47,48は、互いに入出力端間が接続され
たそれぞれ２個のインバータ49と50,51と52で構成され
ており、両ラッチ部47,48内のインバータ50,52の各入力
端と接地電圧Vssとの間には、ゲートに前記制御信号▲
▼が供給されるリセット用のＮチャネルMOSトラ
ンジスタ53,54が挿入されている。さらに両ラッチ部47,
48内のインバータ49,51の各出力端と接地電圧Vssとの間
には、ＮチャネルMOSトランジスタ55,56が挿入されてお
り、両トランジスタ55,56のゲートはインバータ51,49の
各出力端に接続されている。
号は、前記制御信号群のφP2がゲートに供給されるＮチ
ャネルMOSトランジスタ45,46それぞれを介し、ラッチ信
号φCS,▲▼を発生するラッチ部47,48に供給され
る。両ラッチ部47,48は、互いに入出力端間が接続され
たそれぞれ２個のインバータ49と50,51と52で構成され
ており、両ラッチ部47,48内のインバータ50,52の各入力
端と接地電圧Vssとの間には、ゲートに前記制御信号▲
▼が供給されるリセット用のＮチャネルMOSトラ
ンジスタ53,54が挿入されている。さらに両ラッチ部47,
48内のインバータ49,51の各出力端と接地電圧Vssとの間
には、ＮチャネルMOSトランジスタ55,56が挿入されてお
り、両トランジスタ55,56のゲートはインバータ51,49の
各出力端に接続されている。
第８図は前記第５図中のライトイネーブル制御回路13
の具体的な構成を示す回路図である。この制御回路は、
前記ラッチ信号φCSを反転するインバータ61と、このイ
ンバータ61の出力及びライトイネーブル信号▲▼が
供給されるNORゲート62とから構成されており、前記内
部ライトイネーブル信号φWEはこのNORゲート62の出力
として得られる。
の具体的な構成を示す回路図である。この制御回路は、
前記ラッチ信号φCSを反転するインバータ61と、このイ
ンバータ61の出力及びライトイネーブル信号▲▼が
供給されるNORゲート62とから構成されており、前記内
部ライトイネーブル信号φWEはこのNORゲート62の出力
として得られる。
次に、上記従来回路における動作を第９図のタイミン
グチャートを用いて説明する。いま、チップイネーブル
信号▲▼が“H"レベルから“L"レベルに変化したと
する。このとき、チップセレクト信号CSが“H"レベルで
あれば、通常のデータ読み出し動作もしくは書き込み動
作が行われる。すなわち、チップイネーブル信号▲
▼の“H"レベルから“L"レベルのレベル変化に同期し
て、チップイネーブル制御回路11で発生される制御信号
▲▼は所定期間“L"レベルとなり制御信号φP1、
φP2は所定期間“H"レベルとなる。
グチャートを用いて説明する。いま、チップイネーブル
信号▲▼が“H"レベルから“L"レベルに変化したと
する。このとき、チップセレクト信号CSが“H"レベルで
あれば、通常のデータ読み出し動作もしくは書き込み動
作が行われる。すなわち、チップイネーブル信号▲
▼の“H"レベルから“L"レベルのレベル変化に同期し
て、チップイネーブル制御回路11で発生される制御信号
▲▼は所定期間“L"レベルとなり制御信号φP1、
φP2は所定期間“H"レベルとなる。
制御信号φP1が“H"レベルのときは、チップセレクト
信号入力部40及び基準電圧入力部44内のＮチャネルMOS
トランジスタ38,42が共にオンし、差動増幅回路36の一
対の入出力ノードA,BにはチップセレクトCS、基準電圧V
refそれぞれに応じた電圧が供給される。また、制御信
号φP2が“H"レベルのときは、差動増幅回路36内のトラ
ンジスタ33がオンし、差動増幅回路36が活性化され、チ
ップセレクト信号入力部40及び基準電圧入力部44で発生
した電圧がこの差動増幅回路36で比較され、チップセレ
クト信号CSの論理レベルが検出される。
信号入力部40及び基準電圧入力部44内のＮチャネルMOS
トランジスタ38,42が共にオンし、差動増幅回路36の一
対の入出力ノードA,BにはチップセレクトCS、基準電圧V
refそれぞれに応じた電圧が供給される。また、制御信
号φP2が“H"レベルのときは、差動増幅回路36内のトラ
ンジスタ33がオンし、差動増幅回路36が活性化され、チ
ップセレクト信号入力部40及び基準電圧入力部44で発生
した電圧がこの差動増幅回路36で比較され、チップセレ
クト信号CSの論理レベルが検出される。
一方、制御信号φP2が“H"レベルのときは、Ｎチャネ
ルMOSトランジスタトランジスタ45,46がオンし、前記差
動増幅回路36の検出出力がラッチ部47,48に供給され、
それぞれでラッチされる。
ルMOSトランジスタトランジスタ45,46がオンし、前記差
動増幅回路36の検出出力がラッチ部47,48に供給され、
それぞれでラッチされる。
そして、前記ラッチ部47,48のラッチ信号φCS、▲
▼がそれぞれ“H"レベル、“L"レベルに確定した
後、外部から供給されるライトイネーブル信号▲▼
が例えば“L"レベルであれば、ライトイネーブル制御回
路13のNORゲート61でこのライトイネーブル信号▲
▼が反転され、内部ライトイネーブル信号φWEが“H"レ
ベルにされることによって、この後、図示しない書き込
み系回路でデータの書き込み制御が行われる。
▼がそれぞれ“H"レベル、“L"レベルに確定した
後、外部から供給されるライトイネーブル信号▲▼
が例えば“L"レベルであれば、ライトイネーブル制御回
路13のNORゲート61でこのライトイネーブル信号▲
▼が反転され、内部ライトイネーブル信号φWEが“H"レ
ベルにされることによって、この後、図示しない書き込
み系回路でデータの書き込み制御が行われる。
次に、チップイネーブル信号▲▼が“H"レベルに
変化すると、これに続いてチップイネーブル制御回路11
で発生される制御信号▲▼も“H"レベルになり、
この後、ラッチ部47,48内のインバータ50,52の各入力端
と接地電圧Vssとの間に挿入されているトランジスタ53,
54がオンする。これにより、前記両ラッチ部47,48がリ
セットされ、両ラッチ信号φCS,▲▼は共に“L"
レベルに設定される。
変化すると、これに続いてチップイネーブル制御回路11
で発生される制御信号▲▼も“H"レベルになり、
この後、ラッチ部47,48内のインバータ50,52の各入力端
と接地電圧Vssとの間に挿入されているトランジスタ53,
54がオンする。これにより、前記両ラッチ部47,48がリ
セットされ、両ラッチ信号φCS,▲▼は共に“L"
レベルに設定される。
ところで、チップイネーブル信号▲▼を“H"レベ
ルとする通常のスタンバイ状態もしくはCSスタンバイモ
ードでは、図示しない書き込み系回路での消費電流が最
小限に抑えられるように、ライトイネーブル制御回路13
が制御される。このライトイネーブル制御回路13を制御
する信号として第９図中の矢印ａで示されるようにチッ
プセレクト制御回路12から出力されるラッチ信号φCSが
用いられる。しかし、このラッチ信号φCSのみでライト
イネーブル制御回路13が制御されることから、チップセ
レクト信号CSが“H"レベルで活性化しているとき、チッ
プイネーブル信号▲▼が“L"レベルになっても、外
部から入力されるライトイネーブル信号▲▼が内部
制御信号φWEによって実際に伝達されるのは第９図中に
示す時間ｔ経過後であり、書き込み動作マージンを著し
く低下させるという問題がある。
ルとする通常のスタンバイ状態もしくはCSスタンバイモ
ードでは、図示しない書き込み系回路での消費電流が最
小限に抑えられるように、ライトイネーブル制御回路13
が制御される。このライトイネーブル制御回路13を制御
する信号として第９図中の矢印ａで示されるようにチッ
プセレクト制御回路12から出力されるラッチ信号φCSが
用いられる。しかし、このラッチ信号φCSのみでライト
イネーブル制御回路13が制御されることから、チップセ
レクト信号CSが“H"レベルで活性化しているとき、チッ
プイネーブル信号▲▼が“L"レベルになっても、外
部から入力されるライトイネーブル信号▲▼が内部
制御信号φWEによって実際に伝達されるのは第９図中に
示す時間ｔ経過後であり、書き込み動作マージンを著し
く低下させるという問題がある。
（発明が解決しようとする課題） このように従来ではスタンバイ動作を伴う疑似スタテ
ィックRAMでは、そのスタンバイ状態から活性化状態の
移行時、信号が遅延され、書き込み動作マージンを低下
させるという欠点があった。
ィックRAMでは、そのスタンバイ状態から活性化状態の
移行時、信号が遅延され、書き込み動作マージンを低下
させるという欠点があった。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、書き込み動作マージンを犠牲にす
ることなく、スタンバイ時の消費電流を低減させる疑似
スタティックRAMの制御回路を提供することにある。
であり、その目的は、書き込み動作マージンを犠牲にす
ることなく、スタンバイ時の消費電流を低減させる疑似
スタティックRAMの制御回路を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の疑似スタティックRAMの制御回路は、メモ
リ動作活性化用の第１の外部信号が供給され、この第１
の外部信号のレベル変化に同期して動作選択用の第２の
外部信号をラッチするために用いられる第１の制御信号
群を発生する第１の制御回路と、前記第２の外部信号及
び前記第１の制御信号群が供給され、この第１の制御信
号群に基づいて前記第２の外部信号をラッチし、この第
２の外部信号に応じた第２の制御信号を発生する第２の
制御回路と、書き込み動作活性化用の第３の外部信号及
び前記第１の制御信号群の一部信号と前記第２の制御信
号が供給され、前記第１の制御信号群の一部信号と前記
第２の制御信号に応じて前記第３の外部信号の出力電流
の制御を行い、内部で使用されるデータ書き込み制御用
の第３の制御信号を発生する第３の制御回路とを具備
し、書き込み動作禁止状態とする第１のレベルにある前
記第３の制御信号を前記第１の制御信号群の一部信号に
より前記第２の制御回路が有する遅延時間なしに書き込
み動作可能状態とする第２のレベルに変化させ、前記第
２の制御回路において前記第１の外部信号が変化した時
のラッチした前記第２の外部信号のレベルに応じた信号
を前記第２の制御信号として前記第３の制御回路へ与え
ることにより、前記第２の制御回路が有する遅延時間の
後に前記第３の制御信号が前記第２のレベル、前記第１
のレベルのいずれかに制御されることを特徴とする。
リ動作活性化用の第１の外部信号が供給され、この第１
の外部信号のレベル変化に同期して動作選択用の第２の
外部信号をラッチするために用いられる第１の制御信号
群を発生する第１の制御回路と、前記第２の外部信号及
び前記第１の制御信号群が供給され、この第１の制御信
号群に基づいて前記第２の外部信号をラッチし、この第
２の外部信号に応じた第２の制御信号を発生する第２の
制御回路と、書き込み動作活性化用の第３の外部信号及
び前記第１の制御信号群の一部信号と前記第２の制御信
号が供給され、前記第１の制御信号群の一部信号と前記
第２の制御信号に応じて前記第３の外部信号の出力電流
の制御を行い、内部で使用されるデータ書き込み制御用
の第３の制御信号を発生する第３の制御回路とを具備
し、書き込み動作禁止状態とする第１のレベルにある前
記第３の制御信号を前記第１の制御信号群の一部信号に
より前記第２の制御回路が有する遅延時間なしに書き込
み動作可能状態とする第２のレベルに変化させ、前記第
２の制御回路において前記第１の外部信号が変化した時
のラッチした前記第２の外部信号のレベルに応じた信号
を前記第２の制御信号として前記第３の制御回路へ与え
ることにより、前記第２の制御回路が有する遅延時間の
後に前記第３の制御信号が前記第２のレベル、前記第１
のレベルのいずれかに制御されることを特徴とする。
（作用） この発明では、外部から入力されるメモリの書き込み
動作活性化用の第３の外部信号（ライトイネーブル信
号）を伝達する内部制御信号の変化が遅延するのを防止
するため、内部のライトイネーブル信号である第３の制
御信号は、第２の制御回路（チップセレクト制御回路）
にのみ依存するのではなく、メモリ動作活性化用の第１
の外部信号（チップイネーブル信号）を入力する第１の
制御信号群を発生する第１の制御回路の状態によってま
ず第３の制御信号を、書き込み動作禁止状態とする第１
のレベルから、書き込み動作可能状態とする第２のレベ
ルに変化させるように構成している。すなわち、第１の
制御信号群の一部信号により、先んじて第３の制御信号
を第２のレベルにセットしておく。そして、第２の制御
回路で第１の外部信号（チップイネーブル信号）が変化
した時においてラッチした第２の外部信号（チップセレ
クト信号）のレベルに応じた信号を第２の制御信号とし
て、第３の制御回路（ライトイネーブル制御回路）に与
える。これにより、第２の制御回路が有する遅延時間の
後に第３の制御信号を制御する。これにより、遅延の原
因となる第２の制御回路（チップセレクトしてラッチす
る回路）の出力を待たずして、内部のライトイネーブル
信号である第３の制御信号が変化し始めるので、第３の
制御回路（ライトイネーブル制御回路）はPSRAMの書き
込み動作マージンを損なうことなく動作でき、しかも、
従来と同様にチップセレクト・スタンバイモードでの低
消費電力が実現される。
動作活性化用の第３の外部信号（ライトイネーブル信
号）を伝達する内部制御信号の変化が遅延するのを防止
するため、内部のライトイネーブル信号である第３の制
御信号は、第２の制御回路（チップセレクト制御回路）
にのみ依存するのではなく、メモリ動作活性化用の第１
の外部信号（チップイネーブル信号）を入力する第１の
制御信号群を発生する第１の制御回路の状態によってま
ず第３の制御信号を、書き込み動作禁止状態とする第１
のレベルから、書き込み動作可能状態とする第２のレベ
ルに変化させるように構成している。すなわち、第１の
制御信号群の一部信号により、先んじて第３の制御信号
を第２のレベルにセットしておく。そして、第２の制御
回路で第１の外部信号（チップイネーブル信号）が変化
した時においてラッチした第２の外部信号（チップセレ
クト信号）のレベルに応じた信号を第２の制御信号とし
て、第３の制御回路（ライトイネーブル制御回路）に与
える。これにより、第２の制御回路が有する遅延時間の
後に第３の制御信号を制御する。これにより、遅延の原
因となる第２の制御回路（チップセレクトしてラッチす
る回路）の出力を待たずして、内部のライトイネーブル
信号である第３の制御信号が変化し始めるので、第３の
制御回路（ライトイネーブル制御回路）はPSRAMの書き
込み動作マージンを損なうことなく動作でき、しかも、
従来と同様にチップセレクト・スタンバイモードでの低
消費電力が実現される。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明の疑似スタティックRAMの制御回路
におけるCSスタンバイモードに関係した部分の制御回路
を抽出して示す回路図である。この図において、１はチ
ップイネーブル信号▲▼に同期して制御信号群▲
▼，φP1,φP2を発生するチップイネーブル制御回
路である。また、２は前記制御信号群▲▼，
φP1,φP2を用いてチップセレクト信号CSをラッチし、
ラッチ信号▲▼を発生するチップセレクト制御回
路である。さらに、、３は前記ラッチ信号▲▼及
び前記チップイネーブル制御回路１で発生される制御信
号に▲▼に応じてライトイネーブル信号▲▼
を出力制御するライトイネーブル制御回路であり、この
ライトイネーブル制御回路３から出力される内部ライト
イネーブル信号φWEによって図示しないメモリセルにお
けるデータの書き込み動作が可能にされる。なお、前記
ラッチ信号▲▼および制御信号▲▼はそれ
ぞれインバータ4,5を介して制御信号φO,φCEとしてラ
イトイネーブル制御回路３に供給されている。
におけるCSスタンバイモードに関係した部分の制御回路
を抽出して示す回路図である。この図において、１はチ
ップイネーブル信号▲▼に同期して制御信号群▲
▼，φP1,φP2を発生するチップイネーブル制御回
路である。また、２は前記制御信号群▲▼，
φP1,φP2を用いてチップセレクト信号CSをラッチし、
ラッチ信号▲▼を発生するチップセレクト制御回
路である。さらに、、３は前記ラッチ信号▲▼及
び前記チップイネーブル制御回路１で発生される制御信
号に▲▼に応じてライトイネーブル信号▲▼
を出力制御するライトイネーブル制御回路であり、この
ライトイネーブル制御回路３から出力される内部ライト
イネーブル信号φWEによって図示しないメモリセルにお
けるデータの書き込み動作が可能にされる。なお、前記
ラッチ信号▲▼および制御信号▲▼はそれ
ぞれインバータ4,5を介して制御信号φO,φCEとしてラ
イトイネーブル制御回路３に供給されている。
この第１図の実施例回路におけるチップイネーブル制
御回路１、チップセレクト制御回路２それぞれの具体的
構成は前記第６図、第７図に示す従来回路と同様である
ためにその説明は省力し、ライトイネーブル制御回路３
についてのみ、その具体的な構成を第２図に示す。この
回路３は前記制御信号φＯ及びφCEが供給されるNANDゲ
ート７と、このNANDゲート７の出力及びライトイネーブ
ル信号▲▼が供給されるNORゲート６とから構成さ
れており、前記内部ライトイネーブル信号φWEはこのNO
Rゲート６の出力として得られる。
御回路１、チップセレクト制御回路２それぞれの具体的
構成は前記第６図、第７図に示す従来回路と同様である
ためにその説明は省力し、ライトイネーブル制御回路３
についてのみ、その具体的な構成を第２図に示す。この
回路３は前記制御信号φＯ及びφCEが供給されるNANDゲ
ート７と、このNANDゲート７の出力及びライトイネーブ
ル信号▲▼が供給されるNORゲート６とから構成さ
れており、前記内部ライトイネーブル信号φWEはこのNO
Rゲート６の出力として得られる。
次に前記構成でなる回路の動作を第３図のタイミング
チャートを用いて説明する。いま、チップイネーブル信
号▲▼が“H"レベルであるスタンバイ状態から“L"
レベルに変化するとする。このとき、チップセレクト信
号CSが“H"レベルであれば、通常のデータ読み出し動作
もしくは書き込み動作が行われる。すなわち、チップイ
ネーブル信号▲▼の“H"レベルから“L"レベルのレ
ベル変化に同期して、チップイネーブル制御回路１で発
生される制御信号▲▼は所定期間“L"レベルとな
り、制御信号φP1、φP2は所定期間“H"レベルとなる。
チャートを用いて説明する。いま、チップイネーブル信
号▲▼が“H"レベルであるスタンバイ状態から“L"
レベルに変化するとする。このとき、チップセレクト信
号CSが“H"レベルであれば、通常のデータ読み出し動作
もしくは書き込み動作が行われる。すなわち、チップイ
ネーブル信号▲▼の“H"レベルから“L"レベルのレ
ベル変化に同期して、チップイネーブル制御回路１で発
生される制御信号▲▼は所定期間“L"レベルとな
り、制御信号φP1、φP2は所定期間“H"レベルとなる。
これらの制御信号を受けたチップセレクト制御回路２
（第７図参照）では、まず制御信号φP1の“H"レベル
で、チップセレクト信号入力部40及び基準電圧入力部44
内のＮチャネルMOSトランジスタ38,42が共にオンし、差
動増幅回路36の一対の入出力ノードA,Bにはチップセレ
クト信号CS、基準電圧Vrefそれぞれに応じた電圧が供給
される。また、制御信号φP2の“H"レベルで、差動増幅
回路36内のトランジスタ33がオンし、差動増幅回路36が
活性化され、チップセレクト信号入力部40及び基準電圧
入力部44で発生した電圧がこの差動増幅回路36で比較さ
れ、チップセレクト信号CSの論理レベルが検出される。
（第７図参照）では、まず制御信号φP1の“H"レベル
で、チップセレクト信号入力部40及び基準電圧入力部44
内のＮチャネルMOSトランジスタ38,42が共にオンし、差
動増幅回路36の一対の入出力ノードA,Bにはチップセレ
クト信号CS、基準電圧Vrefそれぞれに応じた電圧が供給
される。また、制御信号φP2の“H"レベルで、差動増幅
回路36内のトランジスタ33がオンし、差動増幅回路36が
活性化され、チップセレクト信号入力部40及び基準電圧
入力部44で発生した電圧がこの差動増幅回路36で比較さ
れ、チップセレクト信号CSの論理レベルが検出される。
一方、制御信号φP2の“H"レベルで、ＮチャネルMOS
トランジスタ45,46がオンし、前記差動増幅回路36の検
出出力がラッチ部47,48に供給され、それぞれでラッチ
される。この場合、第３図のタイミングチャートでは信
号CSが“H"レベルであり、基準電圧Vrefは信号CSの論理
レベルの中間レベルに設定されているので、ラッチ部47
におけるラッチ信号φCSは“H"レベル、ラッチ部48にお
けるラッチ信号▲▼は“L"レベルになる。
トランジスタ45,46がオンし、前記差動増幅回路36の検
出出力がラッチ部47,48に供給され、それぞれでラッチ
される。この場合、第３図のタイミングチャートでは信
号CSが“H"レベルであり、基準電圧Vrefは信号CSの論理
レベルの中間レベルに設定されているので、ラッチ部47
におけるラッチ信号φCSは“H"レベル、ラッチ部48にお
けるラッチ信号▲▼は“L"レベルになる。
この結果、ライトイネーブル制御回路３内（第２図参
照）のNORゲート回路６には、ライトイネーブル信号▲
▼の“L"レベル、及び制御信号φCE,φＯの各々の
“H"レベルが供給されたNANDゲート回路７の出力の“L"
レベルがそれぞれ入力され、内部ライトイネーブル信号
φWEは“H"レベルになる。すなわち、第３図中の矢印ａ
に示すようにインバータ５の出力である制御信号φCEが
“H"レベルになることにより、ライトイネーブル制御回
路３内のNORゲート６でこのライトイネーブル信号▲
▼が反転され、内部ライトイネーブル信号φWEが“H"
レベルにされることによって、この後、図示しない書き
込み系回路でデータの書き込み制御が行われる。
照）のNORゲート回路６には、ライトイネーブル信号▲
▼の“L"レベル、及び制御信号φCE,φＯの各々の
“H"レベルが供給されたNANDゲート回路７の出力の“L"
レベルがそれぞれ入力され、内部ライトイネーブル信号
φWEは“H"レベルになる。すなわち、第３図中の矢印ａ
に示すようにインバータ５の出力である制御信号φCEが
“H"レベルになることにより、ライトイネーブル制御回
路３内のNORゲート６でこのライトイネーブル信号▲
▼が反転され、内部ライトイネーブル信号φWEが“H"
レベルにされることによって、この後、図示しない書き
込み系回路でデータの書き込み制御が行われる。
次に、チップセレクト信号CSが“L"レベルになった
後、チップイネーブル信号▲▼が“H"レベルのスタ
ンバイ状態に変化する。これに続いてチップイネーブル
制御回路１で発生される制御信号▲▼が“H"レベ
ルになり、チップセレクト制御回路３内（第７図参照）
のトランジスタ53,54がオンする。これにより、前記両
ラッチ部47,48がリセットされ、両ラッチ信号φCS,▲
▼は共に“L"レベルに設定される。従って、ライト
イネーブル制御回路３に供給される制御信号φＯが“H"
レベル、制御信号φCEが“L"レベルとなる。これによ
り、ライトイネーブル制御回路３内のNANDゲート回路７
の出力が“H"レベルになる。よって、内部ライトイネー
ブル信号φWEは“H"レベルから“L"レベルに変化する。
すなわち、この後、図示しない書き込み系回路ではデー
タの書き込み制御動作は禁止される。
後、チップイネーブル信号▲▼が“H"レベルのスタ
ンバイ状態に変化する。これに続いてチップイネーブル
制御回路１で発生される制御信号▲▼が“H"レベ
ルになり、チップセレクト制御回路３内（第７図参照）
のトランジスタ53,54がオンする。これにより、前記両
ラッチ部47,48がリセットされ、両ラッチ信号φCS,▲
▼は共に“L"レベルに設定される。従って、ライト
イネーブル制御回路３に供給される制御信号φＯが“H"
レベル、制御信号φCEが“L"レベルとなる。これによ
り、ライトイネーブル制御回路３内のNANDゲート回路７
の出力が“H"レベルになる。よって、内部ライトイネー
ブル信号φWEは“H"レベルから“L"レベルに変化する。
すなわち、この後、図示しない書き込み系回路ではデー
タの書き込み制御動作は禁止される。
次に、チップイネーブル信号▲▼が“H"レベルか
ら“L"レベルに変化する。このとき、チップセレクト信
号CSが“L"レベルであるのでCSスタンバイモードとな
る。すると、チップイネーブル制御回路１からの制御信
号φCEは所定期間“L"レベル、続いて制御信号φP1、φ
P2は所定期間“H"レベルになる。
ら“L"レベルに変化する。このとき、チップセレクト信
号CSが“L"レベルであるのでCSスタンバイモードとな
る。すると、チップイネーブル制御回路１からの制御信
号φCEは所定期間“L"レベル、続いて制御信号φP1、φ
P2は所定期間“H"レベルになる。
これらの制御信号を受けたチップセレクト制御回路２
では、前述の第３図中に示す矢印ａと同様に、始めイン
バータ５の出力である制御信号▲▼の“H"レベル
により、ライドイネーブル制御回路３内のNORゲート６
でライトイネーブル信号▲▼が反転され、内部ライ
トイネーブル信号φWEが“H"レベルにされる。しかし、
チップセレクト信号CSが“L"レベルにあることから、ラ
ッチ部47におけるラッチ信号φCSは“L"レベル、ラッチ
部48におけるラッチ信号▲▼は“H"レベルになる
ため、このラッチ信号▲▼の反転した制御信号φ
Ｏは“H"レベルから“L"レベルに変化する。この結果、
第３図中に示す矢印ｂのように内部ライトイネーブル信
号φWEは速やかに“L"レベルにされ、この後、図示しな
い書き込み系回路ではデータの書き込み制御動作は禁止
される。
では、前述の第３図中に示す矢印ａと同様に、始めイン
バータ５の出力である制御信号▲▼の“H"レベル
により、ライドイネーブル制御回路３内のNORゲート６
でライトイネーブル信号▲▼が反転され、内部ライ
トイネーブル信号φWEが“H"レベルにされる。しかし、
チップセレクト信号CSが“L"レベルにあることから、ラ
ッチ部47におけるラッチ信号φCSは“L"レベル、ラッチ
部48におけるラッチ信号▲▼は“H"レベルになる
ため、このラッチ信号▲▼の反転した制御信号φ
Ｏは“H"レベルから“L"レベルに変化する。この結果、
第３図中に示す矢印ｂのように内部ライトイネーブル信
号φWEは速やかに“L"レベルにされ、この後、図示しな
い書き込み系回路ではデータの書き込み制御動作は禁止
される。
このように、ライトイネーブル制御回路３に供給され
る制御信号φＯは、通常は高電位レベルにあり、チップ
イネーブル信号▲▼の立ち下がりにおいて、チップ
セレクト信号CSが低電位レベルである場合にのみ低電位
レベルになる。次に、チップイネーブル信号▲▼が
高電位レベルになるとき制御信号φＯは高電位レベルに
戻るように構成されている。これにより、従来のスタン
バイモードと比べてライトイネーブル制御回路の動作遅
延時間の短縮ができ、書き込み動作マージンを損なうこ
とがなくなる。また、CSスタンバイモード時には速やか
にライトイネーブル制御回路▲▼を非活性状態にす
るため、低消費電力の回路構成も同時に実現できる。
る制御信号φＯは、通常は高電位レベルにあり、チップ
イネーブル信号▲▼の立ち下がりにおいて、チップ
セレクト信号CSが低電位レベルである場合にのみ低電位
レベルになる。次に、チップイネーブル信号▲▼が
高電位レベルになるとき制御信号φＯは高電位レベルに
戻るように構成されている。これにより、従来のスタン
バイモードと比べてライトイネーブル制御回路の動作遅
延時間の短縮ができ、書き込み動作マージンを損なうこ
とがなくなる。また、CSスタンバイモード時には速やか
にライトイネーブル制御回路▲▼を非活性状態にす
るため、低消費電力の回路構成も同時に実現できる。
［発明の効果］ 以上説明したようにこの発明によれば、書き込み動作
マージンを犠牲にすることなく、スタンバイ時の消費電
流を低減させる疑似スタティックRAMの制御回路を提供
することができる。
マージンを犠牲にすることなく、スタンバイ時の消費電
流を低減させる疑似スタティックRAMの制御回路を提供
することができる。
第１図はこの発明の一実施例による構成を示す回路図、
第２図は第１図の回路図内の一部の構成を示す回路図、
第３図は第１図の回路動作を説明する各信号のタイミン
グチャート、第４図はCSスタンバイモードを説明するた
めのタイミングチャート、第５図は従来の疑似スタティ
ックRAMにおけるCSスタンバイモードに関係した部分の
制御回路を抽出して示す回路図、第６図ないし第８図は
それぞれ第１図の回路図内の一部の構成を示す回路図、
第９図は第５図の回路動作を説明する各信号のタイミン
グチャートである。 １……チップイネーブル制御回路、２……チップセレク
ト制御回路、３……ライトイネーブル制御回路、4,5…
…インバータ、６……NORゲート回路、７……NANDゲー
ト回路。
第２図は第１図の回路図内の一部の構成を示す回路図、
第３図は第１図の回路動作を説明する各信号のタイミン
グチャート、第４図はCSスタンバイモードを説明するた
めのタイミングチャート、第５図は従来の疑似スタティ
ックRAMにおけるCSスタンバイモードに関係した部分の
制御回路を抽出して示す回路図、第６図ないし第８図は
それぞれ第１図の回路図内の一部の構成を示す回路図、
第９図は第５図の回路動作を説明する各信号のタイミン
グチャートである。 １……チップイネーブル制御回路、２……チップセレク
ト制御回路、３……ライトイネーブル制御回路、4,5…
…インバータ、６……NORゲート回路、７……NANDゲー
ト回路。
Claims (1)
- 【請求項１】メモリ動作活性化用の第１の外部信号が供
給され、この第１の外部信号のレベル変化に同期して動
作選択用の第２の外部信号をラッチするために用いられ
る第１の制御信号群を発生する第１の制御回路と、 前記第２の外部信号及び前記第１の制御信号群が供給さ
れ、この第１の制御信号群に基づいて前記第２の外部信
号をラッチし、この第２の外部信号に応じた第２の制御
信号を発生する第２の制御回路と、 書き込み動作活性化用の第３の外部信号及び前記第１の
制御信号群の一部信号と前記第２の制御信号が供給さ
れ、前記第１の制御信号群の一部信号と前記第２の制御
信号に応じて前記第３の外部信号の出力電流の制御を行
い、内部で使用されるデータ書き込み制御用の第３の制
御信号を発生する第３の制御回路とを具備し、 書き込み動作禁止状態とする第１のレベルにある前記第
３の制御信号を前記第１の制御信号群の一部信号により
前記第２の制御回路が有する遅延時間なしに書き込み動
作可能状態とする第２のレベルに変化させ、前記第２の
制御回路において前記第１の外部信号が変化した時のラ
ッチした前記第２の外部信号のレベルに応じた信号を前
記第２の制御信号として前記第３の制御回路へ与えるこ
とにより、前記第２の制御回路が有する遅延時間の後に
前記第３の制御信号が前記第２のレベル、前記第１のレ
ベルいずれかに制御されることを特徴とする疑似スタテ
ィックRAMの制御回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130893A JP2744115B2 (ja) | 1990-05-21 | 1990-05-21 | 疑似スタティックｒａｍの制御回路 |
| KR1019910008047A KR950007141B1 (ko) | 1990-05-21 | 1991-05-17 | 의사 스태틱 ram의 제어회로 |
| EP91108048A EP0458213B1 (en) | 1990-05-21 | 1991-05-17 | Control circuit for controlling an operation mode in a pseudo-static RAM |
| DE69116426T DE69116426T2 (de) | 1990-05-21 | 1991-05-17 | Steuerschaltung zum Steuern eines Betriebsmodus in einem pseudo-statischen RAM |
| US07/702,375 US5301164A (en) | 1990-05-21 | 1991-05-20 | Control circuit for controlling an operation mode in a pseudo-static ram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130893A JP2744115B2 (ja) | 1990-05-21 | 1990-05-21 | 疑似スタティックｒａｍの制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0426986A JPH0426986A (ja) | 1992-01-30 |
| JP2744115B2 true JP2744115B2 (ja) | 1998-04-28 |
Family
ID=15045179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2130893A Expired - Lifetime JP2744115B2 (ja) | 1990-05-21 | 1990-05-21 | 疑似スタティックｒａｍの制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5301164A (ja) |
| EP (1) | EP0458213B1 (ja) |
| JP (1) | JP2744115B2 (ja) |
| KR (1) | KR950007141B1 (ja) |
| DE (1) | DE69116426T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5617551A (en) * | 1992-09-18 | 1997-04-01 | New Media Corporation | Controller for refreshing a PSRAM using individual automatic refresh cycles |
| WO1995002885A1 (fr) * | 1993-07-13 | 1995-01-26 | Seiko Epson Corporation | Dispositif de memoire a semiconducteurs |
| KR0119886B1 (ko) * | 1994-07-27 | 1997-10-17 | 김광호 | 반도체 메모리 장치의 모드설정회로 및 그 방법 |
| US5657293A (en) * | 1995-08-23 | 1997-08-12 | Micron Technology, Inc. | Integrated circuit memory with back end mode disable |
| KR100431303B1 (ko) | 2002-06-28 | 2004-05-12 | 주식회사 하이닉스반도체 | 페이지 기록 모드를 수행할 수 있는 슈도 스태틱램 |
| CN1310299C (zh) * | 2003-05-21 | 2007-04-11 | 中国科学院计算技术研究所 | 基于电路静态时延特性的冒险检测和消除方法 |
| US6985385B2 (en) * | 2003-08-26 | 2006-01-10 | Grandis, Inc. | Magnetic memory element utilizing spin transfer switching and storing multiple bits |
| KR100695512B1 (ko) | 2005-06-30 | 2007-03-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US10332586B1 (en) | 2017-12-19 | 2019-06-25 | Micron Technology, Inc. | Apparatuses and methods for subrow addressing |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052513B2 (ja) * | 1981-12-02 | 1985-11-19 | 富士通株式会社 | 半導体記憶装置 |
| US4710903A (en) * | 1986-03-31 | 1987-12-01 | Wang Laboratories, Inc. | Pseudo-static memory subsystem |
| JPH0644393B2 (ja) * | 1986-04-08 | 1994-06-08 | 日本電気株式会社 | 半導体メモリ |
| JPS63166093A (ja) * | 1986-12-26 | 1988-07-09 | Toshiba Corp | 半導体メモリの制御回路 |
| JP2569033B2 (ja) * | 1987-01-16 | 1997-01-08 | 株式会社日立製作所 | 半導体記憶装置 |
| JP2585602B2 (ja) * | 1987-06-10 | 1997-02-26 | 株式会社日立製作所 | 半導体記憶装置 |
| US4879683A (en) * | 1987-09-28 | 1989-11-07 | Texas Instruments Incorporated | A gaas register file having a plurality of latches |
| JPH01194194A (ja) * | 1988-01-29 | 1989-08-04 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
| JPH01205788A (ja) * | 1988-02-12 | 1989-08-18 | Toshiba Corp | 半導体集積回路 |
| JP2598081B2 (ja) * | 1988-05-16 | 1997-04-09 | 株式会社東芝 | 半導体メモリ |
-
1990
- 1990-05-21 JP JP2130893A patent/JP2744115B2/ja not_active Expired - Lifetime
-
1991
- 1991-05-17 EP EP91108048A patent/EP0458213B1/en not_active Expired - Lifetime
- 1991-05-17 DE DE69116426T patent/DE69116426T2/de not_active Expired - Lifetime
- 1991-05-17 KR KR1019910008047A patent/KR950007141B1/ko not_active IP Right Cessation
- 1991-05-20 US US07/702,375 patent/US5301164A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69116426T2 (de) | 1996-06-05 |
| JPH0426986A (ja) | 1992-01-30 |
| EP0458213A3 (en) | 1993-01-27 |
| EP0458213B1 (en) | 1996-01-17 |
| KR910020732A (ko) | 1991-12-20 |
| US5301164A (en) | 1994-04-05 |
| EP0458213A2 (en) | 1991-11-27 |
| KR950007141B1 (ko) | 1995-06-30 |
| DE69116426D1 (de) | 1996-02-29 |
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