DE69116426T2 - Steuerschaltung zum Steuern eines Betriebsmodus in einem pseudo-statischen RAM - Google Patents

Steuerschaltung zum Steuern eines Betriebsmodus in einem pseudo-statischen RAM

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Description

  • Die vorliegende Erfindung betrifft eine Steuerschaltung zum Steuern eines Betriebsmodus in einem pseudo-statischen RAM, insbesondere eines Chipwähl-Bereitschafts-Modus in einem pseudo-statischen RAM.
  • Um die Integrationsdichte eines statischen RAM zu erhöhen, werden Speicherzellen wie in einem dynamischen RAM verwendet und ein Zähler zur Auffrischung wird gebildet, zusammen mit den Speicherzellen, auf einem gemeinsamen Chip, wie in dem technischen Gebiet bekannt. Dadurch wird ein pseudo-statisches RAM (PSRAM) realisiert, der in einer ähnlichen Weise wie diejenige eines statischen RAMs arbeitet.
  • Für ein PSRAM sind äls spezifische Moden Einschreib- und Lesemoden und ein CS (Chipwähl) Bereitschafts-(Stand by)-Modus bekannt. In einem PSRAM wird der Betriebsmodus gemäß den Pegel eines Chipwählsignals CS zu einer Zeit bestimmt, wenn ein Chipaktivierungssignal (Chip Enable Signal) eines PSRAM auf einen "niedrigen (L)"-Pegel geht. Zu der Zeit, wenn das Chip-Enable-Signal einen "L"-Pegel annimmt, ist beispielsweise ein normaler Einschreib- oder ein normaler Lesemodus beteiligt, wenn das Chip-Wähl-Signal CS einen "hohen (H)"-Pegel annimmt und ein CS-Bereitschaftsmodus (Standby Modus) ist beteiligt, wenn das Chip-Wählsignal CS einen "L"-Pegel annimmt, so daß ein Programmbetrieb, beispielsweise der Einschreibevorgang in ein Chip gesperrt ist.
  • Eine Steuerschaltung in Zusammenhang mit dem CS-Standby-Modus in eine PSRAM ist so angeordnet, wie nachstehend aufgeführt. Das heißt, eine Chip-Enable-Steuerschaltung erzeugt eine Steuersignalgruppe ( , φP1, φP2) synchron zu einem Chip- Enable-Signal , eine Chipwähl-Steuerschaltung verriegelt oder hält ein Chipwählsignal CS unter Verwendung der Steuersignaigruppe ( , φPS, φP2) und liefert ein gehaltenes Signal φCS als ein Ausgangssignal, und eine Schreib-Enable- Steuerschaltung liefert ein Schreib-Enable-Signal gemäß dem gehaltenen Signal φCS.
  • Ein Zusammenhang des Betriebs dieser Steuerschaltungen zu ihren zugehörigen Signalen ist wie folgt:
  • Zu einer Zeit eines normalen Daten-Einschreibe-Vorgangs wird ein Einschreibe-Enable-Signal φWE der Einschreibe-Enable- Steuerschaltung aktiv gemacht und die Einschreibeserienschaltung wird in einem betreibbaren Zustand eingestellt. Wenn sich das chip-Enable-Signal auf einem "H"-Pegel befindet, handelt es sich um einen normalen Standbyzustand. Wenn sich das Chip-Enable-Signal und das Chipwählsignal CS beide auf den "L"-Pegeln befinden, dann handelt es sich um den CS-Standby-Modus. In einem normalen Standby-Zustand und einem CS-Standby-Zustand wird das Einschreibe-Enable-Signal φWE so durch die Einschreibe-Enable- Steuerschaltung gesteuert, daß es nicht aktiv gemacht wird. Zu dieser Zeit wird in der Einschreibeserienschaltung ein Verluststrom auf ein Minimum heruntergedrückt.
  • Als ein Signal zum Steuern der Einschreibe-Enable- Steuerschaltung wird ein Verriegelungs- oder Haltesignal φCS verwendet, welches von der Chipwähl-Steuerschaltung ausgegeben wird. Das Haltesignal φCS wird als ein Ausgangssignal geliefert, wenn und nur wenn ein Chip-Wählsignal CS durch die Steuersignalgruppe ( , φP1, φP2) nachfolgend der Übertragung der Steuersignalgruppe ( , φP1, φP2 an die Chipwähl- Steuerschaltung gehalten wird. Somit wird das Haltesignal φCS als ein Ausgangssignal mit einer beträchtlichen Zeitverzögerung geliefert.
  • Wenn sich das Chip-Wählsignal CS in dem "H"-Pegel befindet, wenn das Chip-Enable-Signal abfällt, dann muß ein Einschreibe-Enable-Signal φWE der Einschreibe-Enable- Steuerschaltung aktiv gemacht werden, um so einen Einschreibemodus zu erhalten. Da jedoch die Einschreibe- Enable-Steuerschaltung nur durch das gehaltene Signal φCS gesteuert wird, ist die Erzeugung des Einschreibe-Enable- Signals verzögert, was eine beträchtliche Abnahme des Einschreibebetriebsspielraums verursacht.
  • Demzufolge ist es die Aufgabe der vorliegenden Erfindung, eine Steuerschaltung zum Steuern eines aktiven Modus in einem pseudostatischen RAM bereitzustellen, die einen Verluststrom zu einer Standby-Zeit verringern kann.
  • Gemäß der vorliegenden Erfindung ist eine Steuerschaltung zum Steuern eines Betriebsmodus in einem pseudostatischen RAM vorgesehen, die umfaßt:
  • eine erste Steuerschaltung zum Empfangen eines Chip-Enable- Signals und zum Erzeugen einer ersten Steuersignalgruppe synchron mit einer Pegelveränderung des Chip-Enable-Signals.
  • eine zweite Steuerschaltung zum Empfangen eines Chip- Wählsignals und einer ersten Steuersignalgruppe, zum Halten des Chip-Wählsignals auf der Basis der ersten Steuersignalgruppe und zum Erzeugen eines zweiten Steuersignals gemäß dem gehaltenen Signal; und eine dritte Steuerschaltung zum Empfangen eines Einschreibe- Enable-Signals und des zweiten Steuersignals und eines vorgegebenen der ersten Steuersignale in der ersten Steuersignalgruppe, zum Steuern des Einschreibe-Enable-Signals gemäß dem zweiten Steuersignal und dem vorgegebenen Steuersignal und zum Erzeugen eines dritten Steuersignals für eine Dateneinschreibesteuerung.
  • Gemäß der vorliegenden Erfindung ist zur Verhinderung einer Verzögerung bei einer Veränderung des dritten Steuersignals für die Übertragung eines extern eingegebenen Einschreibe- Enable-Signals, das dritte Steuersignal in der Steuerschaltung so gebildet, daß eine Anderung in Abhängigkeit von dem Zustand der Chip-Enable-Steuerschaltung, nicht alleine von dem Zustand der Chipwähl-Steuerschaltung, wie im Stand der Technik, auftritt. Da sich das dritte Steuersignal der Einschreibe- Enable-Steuerschaltung zu verhindern beginnt, ohne das Erfordernis eines Abwartens des Ausgangs der Chipwähl- Steuerschaltung (eine Ursache für eine beteiligte Verzögerung), kann die Einschreibe-Enable-Steuerschaltung ohne Beeinträchtigung eines PSRAM-Einschreibebetriebs-Spielraums arbeiten und dies kann in dem CS-Standby-Modus mit einer geringeren Verlustleistung realisiert werden.
  • Diese Erfindung läßt sich vollständiger aus der nachfolgenden eingehenden Beschreibung im Zusammenhang mit den vorliegenden zeichnungen verstehen. In den Zeichnungen zeigen:
  • Fig. 1 ein Schaltbild, welches einen Teil einer Anordnung im Zusammenhang mit einem CS-Standby-Modus in einem PSRAM für eine erste Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 2 ein Schaltbild, welches eine praktische Ausführung eines Teils einer Schaltungsanordnung zeigt, die in Fig. 1 gezeigt ist;
  • Fig. 3 ein Schaltbild, welches eine praktische Ausführung eines anderen Teils einer Schaltungsanordnung zeigt, die in Fig. 1 gezeigt ist;
  • Fig. 4 ein Schaltbild, welches eine praktische Ausführung eines noch anderen Teils einer Schaltungsanordnung zeigt, die in Fig. 1 gezeigt ist; und
  • Fig. 5 ein Zeitablaufdiagramm, welches jeweilige Signale zeigt, die einen Schaltungsbetrieb aus Fig. 1 zeigen.
  • Eine Ausführungsform der vorliegenden Erfindung wird nachstehend unter Bezugnahme auf die beiliegenden Zeichnungen erläutert.
  • Fig. 1 ist ein Schaltbild, welches eine Steuerschaltung entsprechend einem Abschnitt zeigt, der zu einem CS-Standby- Modus in einem PSRAM der vorliegenden Erfindung gehört. Eine Chip-Enable-Steuerschaltung 11 erzeugt eine Steuersignalgruppe ( , φPe, φP2) synchron zu einem Chip-Enable-Signal . Die Chipwähl-Steuerschaltung 12 empfängt die Steuersignalgruppe , φP1, φP2), verriegelt bzw. hält ein Chipwähl-Signal CS unter Verwendung dieser Steuersignale und liefert ein gehaltenes Signal als ein Ausgangssignal. Eine Einschreibe-Enable-Steuerschaltung 13 spricht auf eine invertierte Nachbildung des gehaltenen Signals und eine invertierte Nachbildung des von den Steuerschaltungen 12 bzw. 11 kommenden Steuersignals an, um ein Einschreibe-Enable- Signal als ein internes Einschreibe-Enable-Signal φWE zu erzeugen, wobei eine Einschreibung von Daten in eine nicht dargestellte Speicherzelle ermöglicht wird. Es sei darauf hingewiesen, daß die gehaltenen Signale und ein Steuersignal als die Steuersignale φO und φCE an die Einschreibe-Enable-Steuerschaltung 13 geliefert werden, nachdem sie jeweils durch Inverter 14 und 15 geführt worden sind.
  • Fig. 2 ist ein Schaltbild, welches eine praktische Anordnung der Chip-Enable-Steuerschaltung 11 in der vorliegenden Ausführungsform zeigt. Das Chip-Enable-Signal wird sequentiell durch Inverter 21 und 22 invertiert, um das voranstehend erwähnte Steuersignal bereitzustellen. Der Ausgang des Inverters 21 wird an einen Eingangsanschluß eines NAND-Gatters 25 sequentiell durch Inverter 23 und 24 und direkt an den anderen Eingangsanschluß des NAND-Gatters 25 geliefert. Der Ausgang des NAND-Gatters 25 wird durch einen Inverter 26 invertiert, um das voranstehend erwähnte Steuersignal φP1 zu erhalten. Ferner wird der Ausgang des Inverters 26 sequentiell durch Inverter 27 und 28 invertiert, um das voranstehend erwähnte Steuersignal φP2 zu erhalten.
  • Fig. 3 ist ein Schaltbild, welches eine praktische Anordnung einer Chipwähl-Steuerschaltung 12 in Fig. 1 zeigt. Die Steuerschaltung 12 umfaßt einen Differenzverstärker 36 vom CMOS-Typ, gebildet aus P-Kanal MOS-Transistoren 31, 32 und N- Kanal-MOS-Transistoren 33, 34 und 35. Der N-Kanal-MOS- Transistor 33 ist von einem derartigen aktiven Typ, um die Differenzverstärkerschaltung aktiv zu machen. Das voranstehend erwähnte Steuersignal φP2 wird an das Gate des MOS-Transistors 33 geführt.
  • Ein Chipwähl-Signal-Eingabeabschnitt 40 umfaßt einen P-Kanal- MOS-Transistor 37 und N-Kanal-MOS-Transistoren 38, 39 und der Ausgang des Signaleingabeabschnitts 40 wird an einen Eingangs/Ausgangs-Knoten NA der Differenzverstärkerschaltung 36 geliefert. Ein Referenzspannungs-Eingabeabschnitt 44 umfaßt einen P-Kanal-MOS-Transistor 41 und N-Kanal-MOS-Transistoren 42, 43 und der Ausgang des Referenzspannungs- Eingabeabschnittes 44 wird an den anderen Eingangs/Ausgangs- Knoten NB geführt. Die P-Kanal-MOS-Transistoren 37 und 41 des Chipwähl-Signal-Eingabeabschnitts 40 bzw. des Referenzspannungs-Eingabeabschnitts 44 werden als Lasttransistoren verwendet und eine Massespannung Vss wird an die Gates der Transistoren 37 und 41 angelegt. Das Steuersignal φP1 wie voranstehend beschrieben, wird an die Gates der N-Kanal-MOS-Transistoren 38 und 42 des Chipwähl- Signalabschnitts bzw. des Refernzspannungs-Eingabeabschnitts 44 geliefert. Das Chipwähl-Signal CS wird an das Gate des N- Kanal-MOS-Transistors 39 in dem Chipwähl-Signal- Eingabeabschnitt 40 geführt und eine Referenzspannung Vref wird an das Gate des N-Kanal-MOS-Transistors 43 in dem Referenzspannungs-Eingabeabschnitt 44 geführt, wobei darauf hingewiesen sei, daß die Referenzspannung Vref auf einen Pegel zwischen einer hohen Logikpegelspannung und einer niedrigen Logikpegelspannung eingestellt ist.
  • Signale der gepaarten Eingangs/Ausgangsknoten NA, NB in der Differenzverstärkerschaltung 36 werden an Halteabschnitte 47 und 48 geliefert, zum Erzeugen von gehaltenen Signalen φCS, . Dies wird durch N-Kanal-MOS-Transistoren 45 und 46 gemacht, deren Gates das Steuersignal φP2 erhalten, wie voranstehend erläutert. Die Halte- oder Verriegelungseinheiten 47 und 48 sind von einem derartigen Typ, daß die Halteeinheit 47 zwei Inverter 49 und 50 umfaßt, wobei der Ausgang des Inverters 50 mit dem Eingang des Inverters 49 verbunden ist, und die Halteeinheit 48 umfaßt zwei Inverter 52 und 51, wobei der Ausgang des Inverters 52 mit dem Einang des Inverters 51 verbunden ist. Ein Rücksetz-N-Kanal-MOS-Transistor 53 ist über den Eingangsanschluß des Inverters 50 in dem Halteabschnitt 47 und ein Massepotential Vss geschaltet und Rücksetz-N-Kanal- MOS-Transistor 54 ist über den Eingangsanschluß des Inverters 52 in dem Halteabschnitt und das Massepotential Vss geschaltet. Wie voranstehend erläutert, wird das Steuersignal φCE an die Gates dieser N-Kanal-MOS-Transistoren 53 und 54 geliefert. Die Drain-Source-Schaltung des N-Kanal-MOS- Transistors 55 ist zwischen den Inverter 49 in der Halteschaltung 47 und das Massepotential Vss geschaltet und eine Drain-Source-Schaltung des N-Kanal-MOS-Transistors 56 ist zwischen den Inverter 51 in dem Halteabschnitt 48 und das Massepotential Vss geschaltet. Diese Transistoren 55 und 56 weisen Gates auf, die mit ihren entsprechenden Drains verbunden sind.
  • Fig. 4 ist eine ausführliche Anordnung einer Einschreibe- Enable-Steuerschaltung 13 in der in Fig. 2 gezeigten Ausführungsform. Die Steuerschaltung 13 umfaßt ein NAND-Gatter 61, das die Steuersignale φo und φCE erhält und einen NOR- Gatter, an das ein Ausgang des NAND-Gatters 61 und Einchreibe- Enable-Signal angelegt ist. Das interne Einschreibe- Enable-Signal wird als ein Ausgang des NOR-Gatters 62 erhalten.
  • Der Betrieb der Steuerschaltung im Zusammenhang mit einem CS- Standby-Modus in einem PSRAM der vorliegenden Ausführungsform wird nachstehend unter Bezugnahme auf ein in Fig. 5 gezeigtes Zeitablaufdiagramm erläutert.
  • Wenn das Chip-Enable-Signal CE von einem "H"-Pegel (Standby- Zustand) in einen "L"-Pegel übergeht, wenn sich das Chipwählsignal CS in dem "H"-Pegel befindet, dann wird ein normaler Datenlesebetrieb oder ein normaler Einschreibebetrieb ausgeführt. Das heißt, ein von der Chip-Enable-Steuerschaltung 21 erzeugtes Steuersignal φCE geht für eine vorgegebene "L"- Pegelperiode synchron zu einer Veränderung von dem "H"- zu dem "L"-Pegel des Chip-Enable-Signals CE auf einen niedrigen Pegel. Steuersignale φP1, φP2 gehen für eine Zeitperiode auf einen "H"-Pegel.
  • Wenn die Chipwähl-Steuerschaltung 12 (siehe Fig. 3) die voranstehend aufgeführten Steuersignale empfängt, werden der N-Kanal-MOS-Transistor 38 in dem Chipwählsignal- Eingabeabschnitt 40 und der N-Kanal-MOS-Transistor 42 in dem Referenzspannungs-Eingabeabschnitt 44 mit dem "H"-Pegel des Steuersignals φP1 EIN-geschaltet und eine Spannung entsprechend dem Chipwählsignal CS und eine Referenzspannung Vref treten auf den gepaarten Eingangs/Ausgangsknoten NA und NB in der Differenzverstärkerschaltung 36 auf. Der Transistor 33 in der Differenzverstärkerschaltung 36 wird mit dem "H"- Pegel des Steuersignals φP2 EIN-geschaltet, wobei die Differenzverstärkerschaltung 36 in einen aktiven Zustand gebracht wird. Die auf dem Chipwählsignal-Eingabeabschnitt 40 und dem Referenzspannungs-Eingabeabschnitt 44 entwickelten Spannungen werden miteinander verglichen, wobei ein Logikpegel für ein Chipwählsignal-CS erfaßt wird.
  • Wenn sich das Steuersignal φP2 auf dem "H"-Pegel befindet, dann werden die N-Kanal-MOS-Transistoren 45 und 46 EINgeschaltet und die Erfassungsausgänge der Differenzverstärkerschaltung 36 werden an die Halteabschnitte 47 und 48 geliefert, in denen sie gehalten werden. In diesem Fall und wie man aus dem in Fig. 3 gezeigten Zeitablaufdiagramm ersehen kann, geht das Signal CS auf einen "H"-Pegel über und die Referenzspannung Vref wird auf einen Zwischenpegel eines Logikpegels des Signals CS eingestellt. Infolge dessen wird das gehaltene Signal φCS des Halteabschnitts 47 ein "H"-Pegel und das gehaltene Signal des Halteabschnitts 48 wird ein "L"-Pegel.
  • Die NOR-Gatter-Schaltung 62 in der Einschreibe-Enable- Steuerschaltung 13 (siehe Fig. 5) empfängt ein Einschreibe- Enable-Signal mit "L"-Pegel sowie ein "L"-Ausgangssignal, geliefert von der NAND-Gatter-Schaltung 61, an die die Steuersignale φCE und φO mit "H"-Pegel angelegt worden sind, und liefert als ein internes Einschreibe-Enable-Signal φWE ein "H"-Pegelsignal Das heißt, ein Ausgangssteuersignal φCE mit einem "H"-Pegel wird von dem Inverter 15 (siehe Fig. 1) geliefert, wie mit einem Pfeil 71 in Fig. 5 angedeutet, und ein Einschreibe-Enable-Signal wird an dem NOR-Gatter 62 in der Einschreibe-Enable-Steuerschaltung 13 umgekehrt. Das NOR- Gatter 62 liefert ein entsprechendes "H"-Pegelsignal als ein internes Einschreibe-Enable-Signal φWE. Danach führt eine nicht dargestellte Einschreibe-Serienschaltung eine Dateneinschreibesteuerung aus.
  • Nachdem ein Chipwählsignal CS einen "L"-Pegel angenommen hat, ändert sich ein Chip-Enable-Siganl auf einen Standby-Modus mit "H"-Pegel. Dann wird ein Steuersignal mit "H"-Pegel von der Chip-Enable-Steuerschaltung 11 erzeugt und die Transistoren 53 und 54 in der Chipwähl-Steuerschaltung 13 (siehe Fig. 3) werden EIN-geschaltet. Wenn dies auftritt, werden die Halteabschnitte 47 und 48 zurückgesetzt und Signale φCS und werden auf "L"-Pegel eingestellt. Somit werden die Steuersignale φO und φCE an die Einschreibe-Enable- Steuerschaltung 13, wie in Fig. 1 gezeigt, geliefert und nehmen einen "H"- bzw. einen "L"-Pegel an. Ein Ausgang der NAND-Gatter-Schaltung 21 in der Einschreibe-Enable- Steuerschaltung 13 geht auf einen "H"-Pegel. Infolge dessen ändert sich das interne Einschreibe-Enable-Signal φWE von dem "H"-Pegel auf einen "L"-Pegel. Danach wird in der Dateneinschreibeserienschaltung ein Dateneinschreibesteuerbetrieb gesperrt.
  • Dann ändert sich ein Chip-Enable-Signal von einem "H"- auf einen "L"-Pegel wobei zu dieser Zeit ein CS-Standby-Modus mit dem Chipwählsignal CS auf dem "L"-Pegel beteiligt ist. Dann wird das Steuersignal der Chip-Enable- Steuerschaltung 11 ein "L"-Pegel für eine vorgegebene Zeitperiode und die Steuersignale φP1 und φP2 der Chip-Enable- Steuerschaltung 11 werden während einer vorgegebenen Zeitperiode ein "H"-Pegel.
  • Wenn die Chipwähl-Steuerschaltung 12 diese Steuersignale empfängt, wird anfänglich eine invertierte Nachbildung φCE des Inverters 15 ein "H"-Pegel, wie mit einem Pfeil 71 in Fig. 5 angedeutet, und das Schreib-Enable-Signal wird in dem NOR- Gatter 62 in der Einschreibe-Enable-Steuerschaltung 13 invertiert und ein internes Einschreibe-Enable-Signal φWE mit "H"-Pegel von der Einschreibe-Enable-Steuerschaltung 13 geliefert. Da jedoch das Haltesignal φCS des Halteabschnittes 47 und das Haltesignal des Halteabschnitts 48 auf einen "L"-bzw. "H"-Pegel gehen, wobei sich das Chipwählsignal CS auf einem "L"-Pegel befindet, ändert sich ein invertiertes Steuersignal φO des Haltesignals von dem "H"-Pegel auf einen "L"-Pegel. Infolge dessen ändert sich das interne Einschreibe-Enable-Signal φWE schnell auf einen "L"-Pegel, wie mit einem Pfeil 72 in Fig. 5 angedeutet, und ein Dateneinschreibe-Steuerbetrieb wird in der nicht dargestellten Einschreibe-Serienschaltung gesperrt.
  • In dieser Weise wird das Steuersignal φO, welches an die Einschreibe-Enable-Steuerschaltung 13 geliefert wird, normalerweise in einen Pegel mit hohem Potential gebracht und nimmt nur dann einen Pegel niedrigen Potentials an, wenn das Chipwählsignal CS ein Pegel mit niedrigem Potential mit einem Abfall in dem Chip-Enable-Signal annimmt. Die Auslegung ist so, daß wenn das Chip-Enable-Signal auf einen hohen Pegel geht, das Steuersignal φO auf einen hohen Potentialpegel zurückgeht. Dadurch kann die Betriebsverzögerunszeit der Einschreibe-Enable-Steuerschaltung kürzer als in dem herkömmlichen Standby-Modus gemacht werden, wodurch kein Verlust des Einschreibebetriebsspielraums sichergestellt wird.
  • Da das Einschreibe-Enable-Signal zu einer Zeit des CS- Standby-Modus schnell in einen nichtaktiven Zustand gebracht wird, ist es möglich, gleichzeitig eine Schaltungsanordnung mit einer geringen Verlustleistung zu realisieren.
  • Gemäß der vorliegenden Erfindung, sowie sie oben aufgeführt ist, wird eine Steuerschaltung zum Steuern eines Betriebsmodus in einem pseudostatischen RAM zur Verringerung eines Verluststroms zu der Standby-Zeit erreicht, und zwar ohne Beeinträchtigung des Einschreibebetriebsspielraums.

Claims (7)

1. Steuerschaltung zum Steuern eines Betriebsmodus in einem pseudo-statischen RAM umfassend,
eine erste Steuerschaltung (11) zum Empfangen eines Chip- Enable-Signals ( ) und zum Erzeugen einer ersten Steuersignalgruppe ( , φP1, φP2) synchron zu einer Pegelveränderung des Chip-Enable-Signals ( );
eine zweite Steuerschaltung (12) zum Empfangen eines Chipwählsignals (CS) und der ersten Steuersignalgruppe ( , φP1, φP2), zum Halten des Chipwählsignals (CS) auf der Basis der Steuersignalgruppe ( , φP1, φP2) und zum Erzeugen eines zweiten Steuersignals (φO) gemäß dem gehaltenen Signal ( );
eine dritte Steuerschaltung (13) zum Empfangen eines Einschreibe-Enable-Signals ( ) und des zweiten Steuersignals (φO), und zum Erzeugen eines dritten Steuersignal (φWE) für eine Dateneinschreibesteuerung. dadurch gekennzeichnet, daß die dritte Steuerschaltung (13) ferner ein vorgegebenes ( ) der ersten Steuersignale in der ersten Steuersignalgruppe ( , φP1, φP2) empfängt und das Einschreibe-Enable-Signal ( ) gemäß dem vorgegebenen Steuersignal (φ) und dem zweiten Steuersignal (φO) steuert.
2. Steuerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das vorgegebene Steuersignal ( ) in der Steuersignaigruppe ( , φP1, φP2), die an die dritte Steuerschaltung (13) geliefert wird, von der ersten Steuerschaltung (11) an die zweite Steuerschaltung (12) am frühesten synchron zu einer Veränderung in dem Chip- Enable-Signal ( ) geliefert wird.
3. Steuerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Steuerschaltung (11) aus einer Impulserzeugungsschaltung zum Erzeugen der ersten Steuersignale ( , φP1, φP2) in der ersten Steuersignalgruppe als Zeitgabensignal für den Betrieb des zweiten Steuerschaltungsbetriebs gebildet ist.
4. Steuerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Steuerschaltung (12) einen Differenzverstärker zum Vergleichen des Chipwählsignals (CS) mit einem Referenzpotential (Vref) und eine Halteschaltung (47, 48) zum Halten eines Ergebnisses einer Erfassung umfaßt.
5. Steuerschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Halteschaltung (47, 48) ein Ergebnis einer Erfassung der Differenzverstärkerschaltung hält.
6. Steuerschaltung nach Anspruch 5, dadurch gekennzeichnet, daß das Referenzpotential (Vref) auf einen Potentialpegel zwischen einem hohen Logikpegel und einem niedrigen Logikpegel eingestellt ist.
7. Steuerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die dritte Steuerschaltung (13) umfaßt: eine NAND- Schaltung (61) zum Empfangen des zweiten Steuersignals (φO) und des vorgegebenen Signals der ersten Steuersignale in der ersten Steuersignalgruppe ( , φP1, φP2) als zwei Eingangssignale und eine NCR-Schaltung (62) zum Empfangen eines Ausgangs der NAND-Schaltung und eines Einschreibe-Enable-Signals (WE) als zwei Eingangssignale, wobei das dritte Steuersignal (φBE) als ein Ausgangssignal von der NOR-Schaltung geliefert wird.
DE69116426T 1990-05-21 1991-05-17 Steuerschaltung zum Steuern eines Betriebsmodus in einem pseudo-statischen RAM Expired - Lifetime DE69116426T2 (de)

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EP (1) EP0458213B1 (de)
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