JP2626473B2 - 電子楽器の入力制御装置 - Google Patents

電子楽器の入力制御装置

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JP2626473B2 JP5155544A JP15554493A JP2626473B2 JP 2626473 B2 JP2626473 B2 JP 2626473B2 JP 5155544 A JP5155544 A JP 5155544A JP 15554493 A JP15554493 A JP 15554493A JP 2626473 B2 JP2626473 B2 JP 2626473B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、演奏操作に応じて発生
する入力波形信号をデジタル化して得たデジタル波形信
号から楽音の発音制御に用いるピッチ情報抽出のための
最大ピーク点、最小ピーク点の各タイミングを抽出する
入力波形制御装置に関する。
【0002】
【従来の技術】ギター等の弦の撥弦(ピッキング)操作
により生じる弦振動波形等の入力波形信号から、その信
号のピッチ周期をリアルタイムで抽出し、該ピッチ周期
に基づいてデジタル回路等で構成された楽音発生回路を
制御して楽音を合成し、発音させるようにした電子楽器
が開発されている。
【0003】このような電子楽器においては、例えば電
子ギターの場合、特には図示しない6弦のうち1弦がピ
ッキングされることにより、対応するヘキサピックアッ
プ等の電磁ピックアップから弦振動波形信号が検出され
る。そして、この信号がローパスフィルタでろ波される
と、例えば図12に示されるようなピッチ周期T0 〜T
5 等を有するデジタル波形信号D1が得られる。続い
て、この信号から、各ピーク値とその直後の各ゼロクロ
ス時刻のデータの組(a0 、t1 )、(b1 、t 2 )、
(a1 、t3 )、・・・等が検出され、これらのデータ
の組に対して論理的な訂正処理が施されることにより、
最大ピーク点間の間隔又は最小ピーク点間の間隔或いは
ゼロクロス時刻点間の間隔として、各ピッチ周期T0
5 等がリアルタイムで抽出される。そして、各ピッチ
周期が抽出される毎に、対応する音高情報が生成され、
楽音発生回路でその音高の楽音が発音される。
【0004】従って、発音開始後、演奏者がギターのチ
ョーキング操作を行うか又は弦の張力変化用のトレモロ
アームを操作すること等により、ピッキングされた弦の
張力を変化させたような場合、それに従って図12のデ
ジタル波形信号D1の各ピッチ周期T0 〜T5 等が変化
するため、発音される楽音の音高等もそれに従ってリア
ルタイムで変化し、楽音に豊かな表現を付加することが
できる。
【0005】上記従来例では、図12のデジタル波形信
号D1の最大ピーク点(図2の正ピーク値a0 〜a3
の時点)及び最小ピーク点(図2の負ピーク値b0 〜b
3 等の時点)のタイミングをいかに正確に抽出するか
が、精度のよいピッチ抽出を行うために重要である。
【0006】そのため、一般にデジタル波形信号D1の
正振幅側と負振幅側の各々について、過去のピーク値を
減算し(減衰させ)ながら記憶する回路が設けられ、前
回のピーク値が検出された後、上記減算回路からは図1
2の如くその振幅の絶対値が徐々に減少する閾値信号p
又はqが生成される。そして、デジタル波形信号D1の
振幅値が次に上記閾値信号p又はqの値を正方向又は負
方向に越えた時点が検出され、これにより図12に示さ
れるようなピーク検出用の制御信号である最大ピーク値
検出信号MAX又は最小ピーク値検出信号MINがハイ
レベルに立ち上がる。更に、上記検出時点直後にデジタ
ル波形信号D1が増加方向から減少方向(正振幅側)又
は減少方向から増加方向(負振幅側)へ変化するタイミ
ングで、最大ピーク値検出信号MAX又は最小ピーク値
検出信号MINがローレベルに立ち下がり、そのタイミ
ングとして各ピーク値のタイミングが検出される。ここ
で、ピッチ周期に対応した真のピーク点間に、倍音成分
等に基づく擬似的なピークが存在しても、通常それらの
ピークの絶対値は隣り合う真のピークの絶対値よりも小
さいため、閾値信号p又はqを越えない。これにより、
真のピーク値のタイミングのみを正確に抽出することが
できる。
【0007】なお、ゼロクロス時刻t0 〜t7 等のタイ
ミングは、上記最大ピーク値検出信号MAX又は最小ピ
ーク値検出信号MINが立ち下がったタイミング直後
に、デジタル波形信号D1の振幅の極性が変化するタイ
ミングとして検出される。
【0008】
【発明が解決しようとする課題】ここで、一般の電子ギ
ター等の場合、弦は例えば6本あるため、弦振動波形信
号として検出される信号も6種類ある。そこで、上述の
ような従来例の場合、図12のデジタル波形信号D1は
6弦分の弦振動波形信号を時分割に多重化した信号とさ
れ、この信号に対して時分割処理が行われることによ
り、6弦の各々に対応するピッチ周期が抽出され、6種
類の楽音が聴覚上同時に発音される。
【0009】この場合、1弦分に対応する信号に対し
て、図12の如く、正振幅側と負振幅側の各々に対応す
る2種類の閾値信号p及びqが必要である。従って、6
弦分を時分割多重化したデジタル波形信号D1から各ピ
ーク値のタイミングを検出するためには、12種類の閾
値信号が必要となり、その閾値信号を用いたピーク値の
タイミング検出のための時分割処理も12時分割処理が
必要となる。そして、上記12種類の閾値信号を独立に
記憶するのに、12段のシフトレジスタが必要である。
【0010】このように、ピーク値又はゼロクロス時刻
を抽出するための従来の処理回路は、同時に入力する波
形信号の数の2倍の速度で時分割処理する必要があり、
処理速度の点からみた負担が大きくなると共に、閾値信
号を記憶するためのシフトレジスタ等も波形信号の数の
2倍の段数が必要となってハードウエアの負担も増加し
てしまい、結果としてコストの高い電子楽器になってし
まうという問題点を有している。
【0011】本発明の課題は、ピーク値等を抽出すると
きの処理速度及びハードウエアの負担を軽減させること
にある。
【0012】
【課題を解決するための手段】本発明は、入力波形信号
の極性を検出する極性検出手段を有する。
【0013】同手段は、例えば入力波形信号の電圧値を
接地電位と比較し、接地電位よりも大きければハイレベ
ル信号を出力し、小さければローレベル信号を出力する
コンパレータである。
【0014】次に、極性検出手段の極性検出結果に基づ
いて、入力波形信号のうち極性が負の部分を正極性に反
転して、入力波形信号が正極性の信号成分のみを含むよ
うに変換する極性変換手段を有する。同手段は、例えば
前記コンパレータの出力がハイレベルのときは入力波形
信号の電圧値をそのまま出力し、ローレベルのときは入
力波形信号の電圧値を反転アンプで反転して出力する回
路である。
【0015】更に、極性変換手段からの正極性波形信号
に対し、該信号の過去のピーク値を減少させながら記憶
する記憶制御手段を有する。同手段は、例えば正極性波
形信号をデジタル化した後、その後述する最大又は最小
ピーク値検出信号の前回の出力タイミングでデジタル化
された正極性波形信号を一時記憶するレジスタと、その
後、次に、最大又は最小ピーク値検出信号が出力される
まで、上記レジスタの出力を各処理タイミングごとに減
算してゆく減算回路である。
【0016】そして、正極性波形信号の前回のピーク値
検出後、記憶制御手段の出力信号を閾値信号として、正
極性波形信号が次に閾値信号を越える時点を検出し、該
検出時点において極性検出手段が入力波形信号から正極
性を検出していれば上記検出時点直後に最大ピーク値検
出信号を出力し、負極性を検出していれば上記検出時点
直後に最小ピーク値検出信号を出力するピーク検出手段
を有する。同手段は、例えば正極性波形信号の振幅値が
記憶制御手段の出力信号である閾値信号の振幅値を越え
たらハイレベル信号を出力する比較器と、該比較器の出
力がハイレベルとなったときに、前記コンパレータの出
力がハイレベル(正極性の入力信号である)なら最大ピ
ーク値検出信号をハイレベルに立ち上げ、前記コンパレ
ータの出力がローレベル(負極性の入力波形信号であ
る)なら最小ピーク値検出信号をハイレベルに立ち上
げ、その直後に、正極性波形信号の変化が増加から減少
に変化した時点で、ハイレベルに立ち上がった最大又は
最小ピーク値検出信号をローレベルに立ち下げる回路で
ある。
【0017】以上の構成において、例えば電子ギターの
6弦の各々に対応する各弦振動波形信号のように、入力
波形信号が複数の場合、上記各手段は時分割動作し、入
力波形信号の各々から最大ピーク値及び最小ピーク値の
各入力タイミングが検出され、これにより、各入力波形
信号に対応するピッチ情報が検出され、各ピッチ情報に
対応する複数の楽音の発音制御が同時に行われる。この
場合、前記閾値信号は、複数の入力波形信号に対応して
それと同数だけ用意され、従って、前記記憶制御手段
は、各時分割処理に同期して各閾値信号を記憶、出力す
るメモリ、例えばシフトレジスタあるいはRAMで構成
される。
【0018】
【作用】本発明の作用は以下の通りである。ピッチ情報
を抽出するための最大ピーク値又は最小ピーク値のタイ
ミングは、過去のピーク値から徐々に減少する閾値信号
に基づいて検出される。従って、ピッチ周期に対応した
真のピーク点間に倍音成分等に基づく擬似的なピークが
存在しても、通常それらピークの絶対値は隣り合う真の
ピークの絶対値より小さく閾値信号を越えないため、真
のピーク値のタイミングのみを正確に抽出できる。
【0019】ここで、電子ギターの各6弦に対応する各
弦振動波形信号のように、入力波形信号が複数の場合、
前述のように、本発明の各手段は時分割動作し、入力波
形信号の各々から最大ピーク値及び最小ピーク値の各入
力タイミングが検出される。この場合、1つの入力波形
信号(正極性波形信号)に対応して1種類の閾値信号の
みが生成・使用される。これは、従来例の2種類に対し
て1/2である。
【0020】従って、例えば電子ギターの6弦分の入力
波形信号から各ピーク値のタイミングを検出するのに、
6種類の閾値信号を用意すればよいことになり、それら
の閾値信号を用いた時分割処理も6時分割処理でよい。
そして、上記閾値信号を記憶するのに、6段のシフトレ
ジスタを用意すればよい。
【0021】すなわち、従来例に比較して時分割処理の
速度とメモリ例えばシフトレジスタやRAMのハードウ
エア規模を共に1/2にできる。
【0022】
【実施例】以下、本発明の実施例につき詳細に説明を行
う。なお、以下の説明においては、記号{ }、(
)、《 》、〈 〉で囲まれ、アンダーラインを付し
た見出しの順に、順次項目分けを行う。 {本発明の実施例の全体ブロック図}本実施例は、ボデ
ィー上に6本の金属弦が張られ該金属弦の下部に設けら
れたフィンガーボード上のフレット (指板) を指で抑え
ながら所望の弦をピッキングすることにより演奏を行う
電子ギターとして実現されている。なお、その外見は省
略する。
【0023】図1は、本実施例の全体ブロック図であ
る。まず、ピッチ抽出アナログ部102は、特には図示
しない前記6本の弦毎にそれぞれ設けられ各弦の振動を
電気信号に変換するヘキサピックアップから出力される
各弦対応の波形信号から、各種デジタル信号(後述す
る)を生成する回路である。
【0024】ピッチ抽出デジタル部103は、ピッチ抽
出アナログ部102からの各信号に基づいて、ピッチ抽
出のためのピーク値、ゼロクロス時刻等の各種パラメー
タ(後述する)を生成し、中央制御装置(MCP、以下
同じ)101に割り込み信号INTで割り込みをかける
ことにより、バスBUSを介して上記各種パラメータを
MCP101に出力する。
【0025】次に、MCP101は、ピッチ抽出デジタ
ル部103からの各種情報に基づいて、前記各弦のうち
どの弦がピッキングされたかを検出すると共に、ピッキ
ングされた弦からピッチ周期(周波数)を検出して、そ
のピッチ周期に対応する音高による発音開始の情報を楽
音発生回路104に出力する。
【0026】また、MCP101は、発音開始後、演奏
者が特には図示しない前述の弦に対してフィンガーボー
ド上でチョーキング操作を行うか、又は特には図示しな
いトレモロアームを操作すること等により、ピッキング
された弦の張力を変化させたような場合、ピッチ抽出デ
ジタル部103からの情報に基づいて、ピッキングされ
た弦振動のピッチ周期の変化を抽出し、これに基づく音
高の変更を支持する情報を楽音発生回路104に出力す
る。
【0027】以上の制御動作は、MCP101内の特に
は図示しないROM(リードオンリーメモリー)等に記
憶された制御プログラムに基づいて行われる。続いて、
図1の楽音発生回路104は、MCP3からの各種楽音
制御情報に基づいて、特には図示しない波形ROMに記
憶されているデジタル楽音波形を読み出して出力する。
この場合、特には図示しない波形読み出し手段が、MC
P101から指示される音高に応じたアドレス間隔で前
記波形ROMからデジタル楽音波形を読み出すことによ
り、楽音の音高制御を行う。
【0028】D/A変換器105は、楽音発生回路10
4から出力されるデジタル楽音波形をアナログ楽音波形
に変換し、この波形はアンプ106で増幅された後、ス
ピーカ107から放音される。
【0029】なお、楽音発生回路104、D/A変換器
105、アンプ106、及びスピーカ107等を、演奏
部である弦張設部本体の外部に別音源として設2るよう
な場合、MCP101と楽音発生回路104は、図1に
括弧付で示すように楽音制御情報転送用の専用バスMI
DI−BUS(MIDI:Musical Instrument Digital
Interface)によって接続することができるように構成
されている。 {本実施例の概略動作}上記図1に示したブロック構成
の概略動作につき、以下に説明しておく。
【0030】まず、図2のD1(実線で示した波形)
は、図1のピッチ抽出アナログ部102からピッチ抽出
デジタル部103に出力されるデジタル波形信号D1の
1弦分についてアナログ的に示したものである。この波
形は、前述の特には図示しない6弦のうち1弦をピッキ
ングすることにより、対応するヘキサピックアップから
検出される電気信号をローパスフィルタでろ波した後
(後述する)、デジタル信号として出力したものであ
り、当該弦を前述の特には図示しない各フレットにはさ
まれたフィンガーボード上で押圧しながらピッキングす
ることにより、図2T 0 〜T5 等に示すようなピッチ周
期を有する振動波形が発生する。なお、実際の1弦分の
デジタル波形信号D1は、負振幅側の波形部分は同図破
線のように正振幅側に折り返された波形である。これに
ついては、後述する。
【0031】次に、本実施例では、図1のピッチ抽出デ
ジタル部103が、図2のデジタル波形信号D1から、
ピーク値a0 〜a3 又はb0 〜b3 等を抽出し、同時に
ピーク値の直後のゼロクロス時刻t0 〜t7 等を抽出す
る。そして、これらのデータを、図1のMCP101に
割込み信号INTを出力して割込みをかけることにより
バスBUSを介してMCP101に順次転送する。
【0032】上記動作により、MCP101は始めのデ
ータの組(b0 、t0 )が入力した時点において、対応
する弦がピッキングされたと判断して、ピッチ周期の検
出動作に入る。
【0033】この後、ピッチ抽出デジタル部103から
割込み信号INTが入力して割り込みがかかる毎に入力
するデータの組(a0 、t1 )、(b1 、t2 )、(a
1 、t3 )、・・・等から、論理的な訂正処理を介し
て、図2の各ピッチ周期T0 〜T5 等をリアルタイムで
抽出する。これにより、MCP101は、最も新しく得
られたピッチ周期に基づいた音高情報を生成し、楽音発
生回路104でその音高の楽音を発音させる。
【0034】従って、発音開始後、演奏者が前記チョー
キング操作を行うか、又は特には図示しないトレモロア
ームを操作すること等により、ピッキングされた弦の張
力を変化させたような場合、それに従って図2のデジタ
ル波形信号D1の各ピッチ周期T0 〜T5 等が変化する
ため、音高情報もそれに従ってリアルタイムで変化し、
楽音に豊かな表現を付加することができる。
【0035】上記動作は、ギターの6弦分のヘキサピッ
クアップの各出力について時分割処理されるため(従っ
て、後述するようにデジタル信号波形D1は6弦分の時
分割信号となる)、楽音発生回路104からは6弦分の
楽音を聴覚的に同時に発音させることができる。そし
て、これらの楽音は、自由な音量・音色に設定でき、電
子的に各種の効果を付加できるため、極めて大きな演奏
効果が得られる。
【0036】上記動作のうち、図2のデジタル波形信号
D1からピーク値a0 〜a3 又はb 0 〜b3 、及びそれ
らの直後のゼロクロス時刻t0 〜t7 を検出するための
ピッチ抽出デジタル部103の構成及び動作が、本発明
に特に関連する。以下、その構成及び動作につき順次説
明する。 {ピッチ抽出アナログ部の説明}まず、図1のピッチ抽
出アナログ部102について説明を行う。 (概略説明)ここでは、前述のヘキサピックアップから
の6種類(各弦対応)の出力を、ローパスフィルタに通
して高調波成分を除去することにより、6種類の各波形
信号を得る。更に、各波形信号の振幅の符号が正又は負
に変化する毎に、ハイレベル又はローレベルとなるパル
ス状の6種類のゼロクロス信号を発生する。そして、こ
れら6種類の波形信号及びゼロクロス信号を、ゲート回
路又はA/D変換器等により、時分割のデジタル波形信
号D1及び時分割のシリアルゼロクロス信号ZCRに変
換し、上記各ゼロクロス信号と共にピッチ抽出デジタル
部103に出力する。 (構 成)図3は、図1のピッチ抽出アナログ部10
2の詳細を示す回路図であり、前述のヘキサピックアッ
プからの各弦に対応した入力波形信号は各々ローパスフ
ィルタ(LPF)301〜306の各入力端子334〜
339に入力し、ここで増幅されると共に、高周波成分
が除去されて基本波形W1〜W6が抽出される。このロ
ーパスフィルタ301〜306としては各弦の出力音の
周波数が2オクターブ範囲内であることを考慮し、各弦
毎にそれぞれ異なるカットオフ周波数に設定されたもの
を用いる。
【0037】ローパスフィルタ301〜306の出力即
ち、波形信号(波高値)W1〜W6はそのまま出力さ
れ、また波形信号(波高値)W1〜W6は夫々ゼロクロ
スコンパレータ307〜312に入力され、ここで基準
信号であるアース電位と比較されて、ゼロクロス信号Z
1〜Z6が生成される。
【0038】このゼロクロス信号Z1〜Z6は、アンド
ゲート313〜318とオアゲート325からなるゼロ
クロスパラレル−シリアル変換部の入力、即ちアンドゲ
ート313〜318に与えられ、後述する順次パルスΦ
1〜Φ6にそれぞれ対応して入力され、ここでシリアル
ゼロクロス信号ZCRに変換される。そして、ここで
は、ゼロクロス信号Z1〜Z6が正のときシリアルゼロ
クロス信号ZCRとして論理「1」を出力し、またゼロ
クロス信号Z1〜Z6が負のときシリアルゼロクロス信
号ZCRとして論理「0」を出力する。
【0039】一方、ローパスフィルタ301〜306か
らの波形信号W1〜W6は、アナログゲート319〜3
24などからなるアナログパラレル−シリアル変換部の
入力、即ちアナログゲート319〜324に与えられ、
後述する順次パルスΦ1〜Φ6にそれぞれ対応して入力
され、ここでアナログのシリアル信号に変換される。そ
してここでは、順次パルスΦ1〜Φ6がハイレベルのと
き対応するアナログゲート319〜324はオープン状
態となり、また順次パルスΦ1〜Φ6がローレベルのと
きアナログゲート319〜324はクローズ状態とな
る。これらの出力は抵抗330、331が接続された反
転アンプ329に入力され、ここで正側および負側の波
形がすべて正側に反転される。即ち、オアゲート325
からのシリアルゼロクロス信号ZCRは直接アナログゲ
ート327のゲート端子へ入力すると共に、インバータ
326を介してアナログゲート328のゲート端子に入
力する。そして、アナログゲート328の入力端子に反
転アンプ329の出力が入力され、アナログゲート32
8の出力は、必ず正の値となっている。一方、アナログ
ゲート327は、シリアルゼロクロス信号ZCRが論理
「1」のときにオンとなることで、アナログゲート31
9〜324の出力端子をアナログゲート327の出力端
子へ出力する結果、その出力は必ず正の値の出力とな
る。
【0040】そして、このアナログゲート327、32
8の出力は、VINとしてログ(log)変換回路332
に入力され、ここでデータがログ変換されることにより
対数圧縮され、必要なメモリビットが削減される。ログ
変換回路332の出力VOUTは、アナログデジタル変換
器A/D(以下、A/D変換器と称す)333におい
て、AD変換クロック信号ADCKの状態に応じて時分
割のデジタル波形信号D1に変換される。 (詳細動作)図4は、図1又は図3のピッチ抽出アナロ
グ部102の動作を説明するための動作タイミングチャ
ートである。まず、順次パルスΦ1〜Φ6は、後述のタ
イミングジェネレータ705(図7参照)から出力され
る各弦(6弦)対応のサンプリングクロックであり、各
々、上記タイミングジェネレータ705から発生される
A/D変換器333を動作させるためのAD変換クロッ
ク信号ADCKの6倍の周期を有し、各順次パルスΦ1
〜Φ6はAD変換クロック信号ADCKの1周期分ずつ
位相がずれて発生する。
【0041】従って、上記各順次パルスΦ1〜Φ6がア
ンドゲート313〜318を順次制御することにより、
6弦分の波形信号W1〜W6に対応する各ゼロクロス信
号Z1〜Z6がサンプリングされた後オアゲート325
によって時分割多重化されて、図4に示すシリアルゼロ
クロス信号ZCRとして出力される。
【0042】図5は、図3の構成において、第1弦が弾
かれた場合の順次パルスΦ1と、波形信号W1と、ログ
変換回路332の入力電圧VINと、出力電圧VOUT と、
シリアルゼロクロス信号ZCRのタイミングチャートで
ある。この図から明らかなように、ログ変換回路332
によりデータが対数圧縮され、これにより、A/D変換
器333において量子化を行うときのビット数を減らす
ことができる(これについては後述する)。
【0043】なお、他の弦に対応する波形信号W2〜W
6についても、各順次クロックΦ2〜Φ6に従って時分
割で処理される。この場合、VIN、VOUT 、ZCRの各
信号は、図5の斜線部分に時分割多重化される。
【0044】そして、これら時分割多重化された信号V
OUT は、A/D変換器333(図3)において、AD変
換クロック信号ADCKに基づいて8ビット(256レ
ベル)に量子化され、6弦分が時分割多重化された8ビ
ットのデジタル波形信号D1として出力される。
【0045】図6(a) 、(b) は、各々図3のログ変換回
路332への入力VINと、同回路332の出力V
OUT (共に、図5参照)の各信号の振幅値のエンベロー
プ(包絡)を示すものである。ここで、VIN、V
OUT は、共に前述の各波形信号W1〜W6のいづれかに
基づく信号であるため、結局、上記エンベロープは各弦
の弦振動のエンベロープを示している。
【0046】ここで注目すべき点は、ノートオン時間で
ある。本実施例では、弦振動の立ち上がり時の振幅値が
所定のしきい値以上となることを検出して楽音をノート
オン(発音開始)し、その後、弦振動が減衰して振幅値
が前記しきい値以下となることを検出してノートオフ
(消音)する。そして、ノートオンからノートオフまで
のノートオン時間内に、ピッチ抽出に基づく音高制御等
を行う。ここで、弦をピッキングしたことによる弦振動
の細かいニュアンスを楽音の発音に反映させるために
は、上記しきい値(以下、ノートオフしきい値と呼ぶ)
をなるべく低い振幅値に設定することが望ましい。
【0047】一方、上記ノートオン、ノートオフの処理
は、安定した動作を保障するために、図3のA/D変換
器333の出力デジタル波形信号D1に対して、デジタ
ル値のノートオフしきい値を設定して行われる。
【0048】従って、A/D変換器333において、入
力するVOUT の振幅値の量子化を行う場合、その振幅値
の低い範囲がなるべく細かいレベルで量子化されるよう
にした方が、ノートオフしきい値を低い振幅レベルに設
定することが容易になる。
【0049】上記動作を実現するためには、量子化ビッ
ト数の多い(例えば10ビット(=1024レベル)以上の)
A/D変換器333を使用すればよいが、そのようなA
/D変換器は高価であるため、実際にはコストを低く抑
えるため、8ビット(=256レベル)程度のA/D変
換器しか使用できない。
【0050】そこで、本実施例ではA/D変換器333
の前段に安価なログ変換回路332を設け、入力V
INを、その低い振幅値の範囲が予め対数関数的に増幅さ
れた出力VOUT に変換してA/D変換器333に入力す
ることにより、上記動作を実現している。これにより、
図6(b) に示すように、同図(a) と同じノートオフしき
い値(デジタル値)でも、もとの弦振動波形に対しては
ずっと低い振幅値でしきい値設定が行えたことになり、
実質的なノートオン時間を図6(a) の場合に比較して長
くとることができ、より細かな楽音制御が行える。
【0051】以上、図1又は図3のピッチ抽出アナログ
部102によって、前述のヘキサピックアップからの6
弦分の出力を時分割多重化した8ビットのデジタル波形
信号D1(図5のVOUT の各振幅値を量子化した信
号)、同様に時分割多重化した1ビットのシリアルゼロ
クロス信号ZCR(図5参照)、及び6弦分のゼロクロ
ス信号Z1〜Z6が生成され、図1のピッチ抽出デジタ
ル部103に供給される。 {ピッチ抽出デジタル部の説明}図7は、図1のピッチ
抽出デジタル部103の全体構成を示すブロック図であ
り、シリアルゼロクロス信号ZCRを入力してMAX1
〜6又はMIN1〜6の各弦対応のピーク点を検出する
信号を出力するピーク検出回路701と、このピーク検
出回路701の時定数を変換する時定数変換制御回路7
04と、ゼロクロス時刻取込み回路702と、波高値取
込み回路703と、種々のタイミング信号すなわち順次
パルスΦ1〜Φ6、タイミング信号ADCK、 外1
及びQ5を
【0052】
【外1】
【0053】生成するタイミングジェネレータ705と
からなっており、以下これらについて順次説明する。 (ピーク検出回路の説明)まず、図7のピーク検出回路
701について説明を行う。 《概略説明》この回路は、本発明に最も関連する部分で
あり、図2の如く、図1又は図3のピッチ抽出アナログ
部102から出力される6弦分を時分割多重化したデジ
タル波形信号D1及びシリアルゼロクロス信号ZCRに
基づいて、デジタル波形信号D1の各弦対応の時分割信
号の最大ピーク点(図2の正ピーク値a0 〜a3 等の時
点)及び最小ピーク点(図2の負ピーク値b0 〜b3
の時点)のタイミングを時分割処理により検出し、6弦
対応の最大ピーク値検出信号MAX1〜MAX6及び最
小ピーク値検出信号MIN1〜MIN6を出力する。
【0054】そのために、ピーク検出回路701の内部
に、後述するように各弦毎の過去のピーク値を減算し
(減衰させ)ながら記憶する回路を有している。そし
て、ピーク検出回路701は、各弦毎に前回のピーク値
を検出した後、上記減算回路から出力される各弦毎の出
力信号を閾値信号として、デジタル波形信号D1の各弦
毎の時分割信号が次に上記閾値信号の値を越えた時点を
検出し、その時点直後のピーク値の入力タイミングとし
て、各弦毎のピーク値のタイミングを検出する。
【0055】このとき、図5において既に説明したよう
に、元の波形信号W1〜W6(図3参照)の負振幅側
は、正振幅側に極性が反転されてデジタル波形信号D1
として入力してくる。すなわち、図2の1弦分のデジタ
ル波形信号D1についてみると、正振幅側の信号はその
まま入力し、負振幅側の信号は同図破線のように正側に
折り返されて入力してくる。この信号に対して、ピーク
検出回路701は、前述の閾値信号として図2の破線r
で示されるような信号を生成し、上述の正振幅値のみを
有するデジタル波形信号D1が上記閾値信号を越える各
タイミングを抽出する。そして、これらの各タイミング
において、シリアルゼロクロス信号ZCRがハイレベル
であれば、最大ピーク値検出信号MAX1〜MAX6が
ハイレベルに立ち上がり、ZCRがローレベルであれば
最小ピーク値検出信号MIN1〜MIN6がハイレベル
に立ち上がる。更に、このタイミングの直後に、図2の
正振幅値のみを有するデジタル波形信号D1の振幅変化
が増加から減少に変化するタイミングで、上記各ピーク
値検出信号がローレベルに立ち下がる。この立ち下がり
のタイミングとして、デジタル波形信号D1の最大ピー
ク値及び最小ピーク値の各タイミングが抽出される。
【0056】ここで、図12の従来例の場合、前述した
ようにデジタル波形信号D1の正振幅側と負振幅側の各
々について、閾値信号p及びqが生成され、これらの信
号が6弦分必要である。従って、6弦分のデジタル波形
信号D1から各ピーク値のタイミングを検出するために
は、12種類の閾値信号が必要であり、その閾値信号を
用いたピークタイミング検出のための時分割処理も12
時分割処理が必要となる。そして、上記12種類の閾値
信号を記憶するのに、12段のシフトレジスタが必要で
ある。
【0057】これに対して、以下に説明する本実施例の
場合、図2のように正振幅値のみを有する1弦分のデジ
タル波形信号D1に対して、1種類の閾値信号rのみが
生成・使用される。従って、6弦分のデジタル波形信号
D1から各ピーク値のタイミングを検出するのに、6種
類の閾値信号を用意すればよいことになり、それらの閾
値信号を用いた時分割処理も6時分割処理でよい。そし
て、上記閾値信号を記憶するのに、6段のシフトレジス
タを用意すればよく、シフトレジスタの規模も1/2に
することができる。
【0058】以下、上記動作を実現するための構成及び
詳細動作を順次説明する。 《構 成》図8に、図7のピーク検出回路701の詳
細な回路図を示す。この回路は、前述のようにデジタル
波形信号D1の6弦分の時分割信号について6時分割処
理を行い、最大ピーク値検出信号MAX1〜MAX6及
び最小ピーク値検出信号MIN1〜MIN6を出力す
る。
【0059】同図において、まずシフトレジスタ801
は12ビット構成で6時分割処理、即ち12ビット×6段の
シフトレジスタとなっている。なお、各12ビットのう
ち、上位8ビットは整数部、下位4ビットは小数部であ
り、小数部を設けたのは後述する減算処理の精度を確保
するためである。上記シフトレジスタ801のクロック
端子CKには、図7のタイミングジェネレータ705か
らのA/D変換クロック信号ADCKを反転した信号
外2 が入力され、この立ち上がりエッジで右回
【0060】
【外2】
【0061】転する。シフトレジスタ801に記憶され
ている記憶値827の上位8ビットはゲート813に入
力し、同ゲート813はゲート制御回路814からの制
御信号PRにより開閉制御される。
【0062】ゲート制御回路814は、2ビットのカウ
ンタ815、オアゲート816〜818、821、アン
ドゲート817、820とからなる。まず、オアゲート
816に入力される順次パルスΦ1、Φ2は、そのまま
オアゲート821を介して制御信号PRとして出力され
る。一方、オアゲート817に入力される順次パルスΦ
3、Φ4は、アンドゲート819を介して出力されるた
め、カウンタ815の下位ビット出力端子QA が論理
「1」である周期のみ出力される。また、オアゲート8
18に入力される順次パルスΦ5、Φ6は、アンドゲー
ト820を介して出力されるため、カウンタ815の上
位ビット出力QB 及び下位ビット出力QAが共に論理
「1」である周期のみ出力される。ここで、カウンタ8
15の各出力QB 、QA は、順次パルスΦ1に同期して
(0、0)(0、1)(1、0)(1、1)(0、0)
・・・とサイクリックに変化する。以上のようにして出
力される制御信号PRがハイレベルとなるタイミング
で、ゲート813がオンとなる。
【0063】ゲート813の出力即ちシフトレジスタ8
01の読み出し出力は、シフタ803に入力される。こ
こでは入力信号を8ビットシフト又は4ビットシフトす
ることにより、1/256 又1/16の除算を実行する。な
お、上記2種類のシフトの切替えは、後述する図7の時
定数変換制御回路704から端子SELに入力する時定
数チェンジ信号GXにより行われる。
【0064】シフター803の4ビットの出力は、減算
器802の第2の入力端子Bに入力する。減算器802
の第1の入力端子Aにはシフトレジスタ801からの12
ビットの記憶値827が入力する。ここでは後述するよ
うに、A入力−B入力を計算し、12ビットの出力端子S
から出力するが、このときキャリインの入力端子CIN
に論理「1」を入力させている。これについても後述す
る。
【0065】次に、インバータ810から論理「1」が
出力されたとき、上記減算器802の出力端子Sからの
12ビットの出力のうち、上位8ビット(整数部)がデー
タ切替スイッチ805を介してシフトレジスタ801へ
入力され、下位4ビット(小数部)はアンドゲート80
6〜809を介してシフトレジスタ801に入力され
る。また、インバータ810の出力が論理「0」のとき
は、図1のピッチ抽出アナログ部102内のA/D変換
器333(図3参照)から8ビットの新たなデジタル波
形信号D1が、データ切替スイッチ805を介してシフ
トレジスタ801へ入力される。このとき、アンドゲー
ト806〜809がオフとなるため、下位4ビット、即
ち、小数部はゼロ入力となる。
【0066】一方、比較器804の第1の入力端子Aに
は8ビットのデジタル波形信号D1が入力し、また、第
2の入力端子Bにはシフトレジスタ801の記憶値82
7の上位8ビット(整数部)が入力する。この比較器8
04の出力は、インバータ810で反転された後、デー
タ切替スイッチ805及びアンドゲート806〜809
を制御する。
【0067】次に、図1又は図3のピッチ抽出アナログ
部102からのシリアルゼロクロス信号ZCRは、比較
器804の出力、図7のタイミングジェネレータ705
からのタイミング信号Q5と共に、シリアル/パラレル
変換回路822内のアンドゲート823〜826に入力
される。そして、アンドゲート823〜826の各出力
は、前記タイミングジェネレータ705からの各順次パ
ルスΦ1〜Φ6と共にアンドゲートANDia〜AND
id(i=1〜6)に入力され、当該各アンドゲートの
出力は、フリップフロップFFia、FFib(i=1
〜6)に入力される。これにより、6弦分のパラレルの
最大ピーク値検出信号MAXi(i=1〜6)、及び最
小ピーク値検出信号MINi(i=1〜6)が出力され
る。
【0068】なお、上記図8のピーク検出回路の構成に
おいて、参照番号811及び812は本実施例では不使
用である。 (動 作)上記構成の図7又は図8のピーク検出回路
701の動作につき以下に説明を行う。
【0069】まず、図1のピッチ抽出アナログ部102
内のA/D変換器333(図3)から出力されるデジタ
ル波形信号D1には、図9の如くAD変換クロック信号
ADCKに同期した6種類の順次パルスΦ1〜Φ6が論
理「1」となるのに同期して、6弦分の波形信号W1〜
W6(図3参照)をデジタル化したものが時分割多重化
されている。ただし、前記図4と同様に、順次パルスΦ
1〜Φ6に対して、AD変換器333(図3)の変換時
間Δtだけ遅延があるが、これについては後述する。
【0070】これに対して、図8のシフトレジスタ80
1の記憶値827が出力されるタイミング及び減算器8
02、シフタ803、比較器805その他のゲート等の
動作タイミングは、反転AD変換クロック信号 外3
の立ち上がりで動作する。
【0071】
【外3】
【0072】〈第1弦に対する処理〉今、順次パルスΦ
1に同期する第1弦に対する処理のみに注目する。第1
弦に対応する波形信号W1は、図1又は図3のピッチ抽
出アナログ部102において、前述の「ピッチ抽出アナ
ログ部の説明」の「詳細動作」の項で図5に示したよう
に、順次パルスΦ1に同期してデジタル化されるが、波
形信号W1の負振幅側は正振幅側に極性が反転されて出
力される。そして、波形信号W1の正振幅側のとき論理
「1」、負振幅側のとき論理「0」となるシリアルゼロ
クロス信号ZCRが同時に出力される。なお、この信号
も当然6弦分が時分割多重化されており、順次パルスΦ
1に同期する部分が第1弦に対応する。
【0073】そこで、図7又は図8のピーク検出回路7
01では、上記のように正振幅側と負振幅側が共に正振
幅側の極性として混在して入力してくるデジタル波形信
号D1に対して、以下の処理を行う。
【0074】まず、図10の如く、順次パルスΦ1の立
ち上がりに同期した値が1ずつ増加する整数値n=
1 、n2 、n3 、・・・で表わされる離散的な時刻を
考える。なお、実際の時刻は、上記整数値に順次パルス
Φ1の周期を乗じた値となる。
【0075】そして、デジタル波形信号D1のうち上記
離散時刻n毎に入力する第1弦に対応する時分割信号を
x(n)とする。なお、同図においては、代表的にx
(n2)(正振幅側)、x(n8 )(負振幅側)のみ記
入してあるが、他の棒グラフ的に示した部分も同様であ
る。また、順次パルスΦ1に同期する1弦に対応するシ
リアルゼロクロス信号をz(n)とする。同図では代表
的にz(n2 )、z(n 7 )のみ記入してあるが、他の
棒グラフ的に示した部分も同様である。
【0076】更に、上記離散時刻n毎にシフトレジスタ
801から出力される第1弦に対応する記憶値827を
r(n)とする。同図では代表的にr(n7 )(正振幅
側)、r(n11)(負振幅側)のみ記入してあるが、他
のプロット「・」で示した部分も同様である。
【0077】上記図10における各時刻n1 、n2 、n
3 、・・・毎のx(n)に対する処理は、図9に既に示
したように順次パルスΦ1が論理「1」となるタイミン
グで行われる。以下、特記しない限り全てこのタイミン
グでの処理であるとする。
【0078】今、図8のシフトレジスタ801の記憶値
827は、始めは全て0であるとし、離散時刻n1 にお
いて図10に示すような正のデジタル波形信号x
(n1 )が入力したとする。これにより、図8の比較器
804では、A入力>B入力となるため、その出力は論
理「1」を出力し、インバータ810の出力は論理
「0」となる。
【0079】これにより、データ切替スイッチ805が
端子B側に接続され、アンドゲート806〜809がオ
フとなる。従って、同スイッチ805を介して、図10
のn 1 でのデジタル波形信号x(n1 )が、シフトレジ
スタ801の上位8ビット(整数部分)に記憶される。
【0080】なお、この記憶動作は、図9の順次パルス
Φ1が論理「1」となるタイミングの真ん中において、
反転AD変換クロック信号 外4 が立ち上がる(AD
変換
【0081】
【外4】
【0082】クロック信号ADCKが立ち下がる)のに
同期して行われるため、図9の如くデジタル波形信号D
1=x(n1 )が、AD変換器333(図3)の変換時
間Δtだけ遅延して入力しても問題はない。
【0083】これと同時に、比較器804の出力及びシ
リアルゼロクロス信号z(n1 )(ZCR)が共に論理
「1」となることにより、図9に示すタイミング信号Q
5が論理「1」となるタイミングでアンドゲート824
がオンとなり、更に、順次パルスΦ1が論理「1」とな
っていることより図9に示すようにアンドゲートAND
1bの出力が論理「1」となって、フリップフロップF
F1aがセットされる。これにより、離散時刻n1 にお
いて順次パルスΦ1が論理「1」となるタイミングの真
ん中で、フリップフロップFF1aの出力である第1弦
に対応する最大ピーク値検出信号MAX1が図9又は図
10に示すように論理「1」に立ち上がる。
【0084】続いて、シフトレジスタ801がAD変換
クロック信号ADCKの6クロック分シフトされ、図1
0の離散時刻n2 において、同図に示すような前回(離
散時刻n2 )より大きな値のデジタル波形信号x
(n2 )が入力したとする。これと同時に、シフトレジ
スタ801から出力される記憶値r(n2 )は、前回に
おけるデジタル波形信号x(n1 )に等しく、r
(n2 )=x(n1 )である。従って、この場合も図8
の比較器804は論理「1」を出力し、インバータ81
0の出力は前回と同じく論理「0」を出力する。これに
より、前回と同様にデータ切替スイッチ805を介して
デジタル波形信号x(n2 )がシフトレジスタ801に
記憶される。
【0085】上記動作は離散時刻n3 においても同様で
あり、デジタル波形信号x(n3 )がシフトレジスタ8
01に記憶される。続いて、離散時刻n4 においてデジ
タル波形信号x(n4 )が入力し、これと同時にシフト
レジスタ801から記憶値r(n4 )=x(n3 )=a
0 が出力される。この場合には、x(n4 )<r
(n4 )となるため、比較器804の出力は論理「0」
となる。そして、この出力はアンドゲート823に負論
理で入力し、同時にシリアルゼロクロス信号z(n4
(ZCR)の論理「1」がアンドゲート823に入力す
ることにより、図9に示すタイミング信号Q5が論理
「1」となるタイミングでアンドゲート823がオンと
なり、更に、順次パルスΦ1が論理「1」となっている
ことによりアンドゲートAND1aの出力が論理「1」
となって、フリップフロップFF1aがリセットされ
る。これにより、離散時刻n4 の順次パルスΦ1が論理
「1」となるタイミングの真ん中で、フリップフロップ
FF1aの出力である第1弦に対応する最大ピーク値検
出信号MAX1が図10の如く論理「0」に立ち下が
る。
【0086】上記の如く、第1弦のデジタル波形信号x
(n)として、図10のように最大ピーク値x(n3
=a0 が入力した1離散時刻後のn4 に、第1弦の最大
ピーク値検出信号MAX1が論理「0」に立ち下がるこ
とにより、その1離散時刻前のタイミングとして最大ピ
ーク値a0 の入力タイミングを検出できる。
【0087】一方、上記動作と同時に、図10の離散時
刻n4 において比較器804の出力が論理「0」となる
ことにより、インバータ810が論理「1」を出力する
ため、データ切替スイッチ805が端子A側に接続さ
れ、アンドゲート806〜809がオンとなる。従っ
て、シフトレジスタ801には減算器802の出力端子
Sからの12ビットの出力が記憶される。
【0088】今、ある離散時刻nにおいてシフトレジス
タ801から出力される記憶値r(n)に対して、減算
器802の入力端子Aの入力値はr(n)である。ま
た、シフタ803で1/256 の除算が行われるとすれば
(1/16の場合については後述する)、減算器802の
入力端子Bの入力値はr(n)/256 となるため、出力
端子Sからの出力値は、 r(n) −r(n) /256 =(1−1/256)・r(n) ・・・・(1) となる。なお、減算器802のキャリー入力端子CIN
に常時″1″が与えられ、入力端子Aの値から入力端子
Bの値を引き、更に1を引くことが減算器802で実際
には行われる。これは、入力端子Bへの値が0となった
以降もシフトレジスタ801の値を減少してゆかねばら
ず、そのため、常時1を引くようにして、解決してい
る。従って、上式(1) ならびに以下に示す式は、" −
1”の分だけ違ってくるが、値が小さいので無視して説
明することにする。
【0089】減算器802の出力値はデータ切替スイッ
チ805及びアンドゲート806〜809を介してシフ
トレジスタ801に入力し、1離散時刻後のn+1にそ
の出力側に出力値r(n+1)として現われるため、前
記(1) 式より、 r(n+1)=(1−1/256 )・r(n) ・・・・(2) の関係が成り立つ。
【0090】ここで、前述の如く、離散時刻n4 におい
て減算器802の出力端子Sからの12ビットの出力が
シフトレジスタ801に記憶されるとすれば、その記憶
値は前記(1) 式にr(n4 )=x(n3 )=a0 を代入
して、(1−1/256 )・a 0 となる。従って、n4
降の各離散時刻n毎に、減算器802及びシフタ803
による上記動作が繰り返されるとすれば、そのときのシ
フトレジスタ801の各出力値r(n)は前記(2)式よ
り、 r(n)=(1−1/256)n-n3・a0 ・・・・(3) と表わされる。
【0091】なお、このときゲート813は、ゲート制
御回路814内のオアゲート816、821を介して、
順次パルスΦ1が論理「1」となる毎に論理「1」とな
る制御信号PRによって、各離散時間n毎にシフトレジ
スタ801の出力x(n)をシフタ803に入力させて
おり、これにより上記(3) 式の計算が成立する。このゲ
ート813及びゲート制御回路814の働きについては
後に詳述する。
【0092】前記(3) 式で求まる出力値r(n)は、図
10の各離散時刻n4 、n5 、n6毎にr(n4 )、r
(n5 )、r(n6 )として、比較器804の入力端子
Bに順次入力することにより、入力端子Aに順次入力す
るデジタル波形信号x(n4)、x(n5 )、x
(n6 )と比較される。そして、これらのデジタル波形
信号が図10のようにシフトレジスタ801からの上記
各出力値より小さければ、比較器804の出力は各離散
時刻毎に論理「0」を出力し、データ切替スイッチ80
5及びアンドゲート806〜809を介して減算器80
2の出力がシフトレジスタ801に入力される動作が繰
り返される。これにより、シフトレジスタ801の出力
値r(n)は、上記(3) 式に従って変化し、図10に示
すように最大ピーク値a0 から指数関数的に減衰する特
性を有する。
【0093】上記のように離散時間n4 以後、指数関数
的に減衰する特性を有するシフトレジスタ801の出力
値r(n)に基づいて、第1弦に対応する正振幅側のデ
ジタル波形信号x(n)の最大ピーク値が検出される。
【0094】次に、図10の第1弦のデジタル波形信号
x(n)の負振幅側の最小ピーク値の入力タイミング
を検出する処理について説明を行う。この処理も、順次
パルスΦ1が論理「1」となるタイミング(図9参照)
で行われ、第1弦に対応する正振幅側のデジタル波形信
号x(n)の最大ピーク値を検出するのに用いたのと同
様のシフトレジスタ801の出力値r(n)が用いられ
る。
【0095】すなわち、まず、図10の離散時刻n7
おいて、負振幅側のデジタル波形信号x(n7 )が入力
するが、この値は、離散時間n4 以後指数関数的に減少
しているシフトレジスタ801の出力値r(n7 )より
小さいため、比較器804の出力は論理「0」であり、
離散時刻n4 〜n6 の場合と同様にして、減算器802
からの出力がシフトレジスタ801への記憶値となる。
【0096】続いて、図10の離散時刻n8 において、
デジタル波形信号x(n8 )がシフトレジスタ801か
らの閾値値信号r(n8 )より大きくなると、比較器8
04の出力が論理「1」に変化し、前記離散時刻n1
場合と同様にして、デジタル波形信号x(n8 )がデー
タ切替スイッチ805を介してシフトレジスタ801に
入力され次の離散時刻n9 の記憶値r(n9 )となる。
【0097】これと同時に、アンドゲート826に負論
理で入力するシリアルゼロクロス信号z( n8 )(ZC
R)が論理「0」となることにより、図9に示すタイミ
ング信号Q5が論理「1」となるタイミングで同ゲート
がオンとなり、更に、順次パルスΦ1が論理「1」とな
っていることより図9に示すようにアンドゲートAND
1dの出力が論理「1」となって、フリップフロップF
F1bがセットされる。これにより、離散時刻n8 にお
いて順次パルスΦ1が論理「1」となるタイミングの真
ん中で、フリップフロップFF1bの出力である第1弦
に対応する最小ピーク値検出信号MIN1が図10に示
すように論理「1」に立ち上がる。
【0098】その後、図10において離散時間n9 でも
同様に新たなデジタル波形信号x(n9 )がシフトレジ
スタ801への記憶値r(n10)となる。そして、図1
0の離散時間n10になると、デジタル波形信号x
(n10)がシフトレジスタ801の出力値r(n10)=
x(n9 )=|b0 |を下まわるため、比較器804の
出力が論理「0」に変化する。そして、この出力はアン
ドゲート825に負論理で入力し、同時にシリアルゼロ
クロス信号z(n10)(ZCR)の論理「0」がアンド
ゲート825に負論理で入力することにより、図9に示
すタイミング信号Q5が論理「1」となるタイミングで
アンドゲート825がオンとなり、更に、順次パルスΦ
1が論理「1」となっていることによりアンドゲートA
ND1cの出力が論理「1」となって、フリップフロッ
プFF1bがリセットされる。これにより、離散時刻n
10の順次パルスΦ1が論理「1」となるタイミングの真
ん中で、フリップフロップFF1bの出力である第1弦
に対応する最小ピーク値検出信号MIN1が図10の如
く論理「0」に立ち下がる。
【0099】上記の如く、第1弦のデジタル波形信号x
(n)として、図10のように最小ピーク値の絶対値x
(n9 )=|b0 |が入力した1離散時刻後のn10に、
第1弦の最小ピーク値検出信号MIN1が論理「0」に
立ち下がることにより、その1離散時刻前のタイミング
として最小ピーク値b0 の入力タイミングを検出でき
る。
【0100】上記動作と同時に、前記離散時刻n4 の場
合と同様にして、減算器802からの出力がシフトレジ
スタ801への記憶値となる。そして、図10の離散時
刻n10の以後、最小ピーク値の絶対値|b0 |から再び
指数的に減衰する閾値信号r(n11)、r(n12)、・
・・がシフトレジスタ801から得られる。この場合、
r(n)は前記(3) 式に準じて、 r(n)=(1−256)n-n9・|b0 | ・・・・(4) となる。
【0101】以上の動作を順次パルスΦ1が論理「1」
となるタイミング(図9参照)で繰り返すことにより、
第1弦に対応する負振幅側のデジタル波形信号x(n)
から最小ピーク値b0 、b1 、・・・の入力タイミング
を最小ピーク値検出信号MIN1が論理「1」から論理
「0」に立ち下がるタイミングとして検出することがで
きる。
【0102】続いて、第1弦のデジタル波形信号x
(n)について、図10の離散時刻n13からは、再び正
振幅側の信号が入力するようになる。まず、図10の離
散時刻n13において、正振幅側のデジタル波形信号x
(n13)が入力するが、この値は、離散時間n10以後指
数関数的に減少しているシフトレジスタ801の出力値
r(n13)より小さいため、比較器804の出力は論理
「0」であり、離散時刻n4 〜n6 等の場合と同様にし
て、減算器802からの出力がシフトレジスタ801へ
の記憶値となる。
【0103】次に、図10の離散時刻n14において、デ
ジタル波形信号x(n14)がシフトレジスタ801から
の閾値値信号r(n14)より大きくなると、比較器80
4の出力が論理「1」に変化し、前記離散時刻n1 の場
合と同様にして、デジタル波形信号x(n14)がデータ
切替スイッチ805を介してシフトレジスタ801に入
力され次の離散時刻n15の記憶値r(n15)となる。こ
れと同時に、離散時刻n1 の場合と同様にしてフリップ
フロップFF1aがセットされ、第1弦の最大ピーク値
検出信号MAX1が、図10に示すように論理「1」に
立ち上がる。
【0104】その後、図10において離散時間n15でも
同様に新たなデジタル波形信号x(n15)がシフトレジ
スタ801への記憶値r(n16)となる。そして、図1
0の離散時間n16になると、デジタル波形信号x
(n16)がシフトレジスタ801の出力値r(n16)=
x(n15)=a1 を下まわるため、比較器804の出力
が論理「0」に変化し、前記離散時刻n4 の場合と同様
にして、減算器802からの出力がシフトレジスタ80
1への記憶値となる。これと同時に、離散時刻n4 の場
合と同様にしてフリップフロップFF1aがリセットさ
れ、第1弦の最大ピーク値検出信号MAX1が図10に
示すように論理「0」に立ち下がる。これにより、この
立ち下がりタイミングの1離散時刻前のタイミングとし
て、最大ピーク値a1 の入力タイミングを検出できる。
【0105】そして、図10の離散時刻n16の以後、最
大ピーク値a1 から再び指数的に減衰する閾値信号r
(n17)、r(n18)、・・・がシフトレジスタ801
から得られる。この場合、r(n)は前記(3) 式等に準
じて、 r(n)=(1−256)n-n15 ・a1 ・・・・(5) となる。
【0106】更に続いて、離散時刻n19から再び負振幅
側のデジタル波形信号x(n19)、・・・が入力する。
そして、図10の離散時刻n20において、デジタル波
形信号x(n20)がシフトレジスタ801からの閾値信
号r(n20)より大きくなると、比較器804の出力が
論理「1」に変化し、前記離散時刻n7 の場合と同様に
して、デジタル波形信号x(n20)がデータ切替スイッ
チ805を介してシフトレジスタ801に入力され次の
離散時刻n21の記憶値r(n20)となる。これと同時
に、離散時刻n7 の場合と同様にしてフリップフロップ
FF1bがセットされて、第1弦の最小ピーク値検出信
号MIN1が図10に示すように論理「1」に立ち上が
る。
【0107】その後、図10において離散時間n21でも
同様に新たなデジタル波形信号x(n21)がシフトレジ
スタ801への記憶値r(n22)となる。そして、図1
0の離散時間n22になると、デジタル波形信号x
(n22)がシフトレジスタ801の出力値r(n22)=
x(n21)=|b1 |を下まわるため、比較器804の
出力が論理「0」に変化し、前記離散時刻n10の場合と
同様にして、減算器802からの出力がシフトレジスタ
801への記憶値となる。これと同時に、離散時刻n10
の場合と同様にしてフリップフロップFF1bがリセッ
トされ、第1弦の最小ピーク値検出信号MIN1が図1
0に示すように論理「0」に立ち下がる。これにより、
最小ピーク値b1 の入力タイミングを検出できる。
【0108】そして、図10の離散時刻n22の以後は、
特には図示しないが最小ピーク値b 1 から再び指数的に
減衰するしきい値信号r(n)がシフトレジスタ801
から得られる。この場合、r(n)は前記(3) 〜(5) 式
に準じて、 r(n)=(1−1/256)n-n21 ・|b1 | ・・・・(6) となる。
【0109】以上のようにして、第1弦の正振幅側及び
負振幅側が正極性として混在して入力するデジタル波形
信号x(n)に対して、順次パルスΦ1が論理「1」と
なるタイミングで共通に処理を行うことにより、図10
に示す正振幅側のピーク値である最大ピーク値a0 、a
1 、・・・の各入力タイミング及び負振幅側のピーク値
である最小ピーク値b0 、b1 、・・・の各入力タイミ
ングを、第1弦の最大ピーク値検出信号MAX1及び1
弦の最小ピーク値検出信号MIN1として検出すること
ができる。
【0110】ここで、特には図示しないが、第1弦に対
応するデジタル波形信号D1=x(n)には、倍音のピ
ーク成分が含まれている。このような場合でも、シフト
レジスタ801の出力827である第1弦対応の閾値信
号r(n)がゆっくりと指数関数的に減衰するため、上
記のような擬似的なピーク成分のタイミングを抽出しな
いで、各々の周期のピークタイミングのみを正確に抽出
することができる。
【0111】また、デジタル波形信号D1=x(n)の
振幅が小さい場合でも、前記(1) 〜(6) 式に準じて各々
の振幅値に基づいて閾値信号r(n)が決定されるた
め、各ピッチ周期のピークタイミングを正確に抽出する
ことができる。
【0112】以上示したように、図7又は図8のピーク
検出回路701は、図2又は図10の如く、第1弦に対
応する正振幅値のみを有するデジタル波形信号D1(x
(n))において、1種類の閾値信号r(r(n))の
みを用いて、これに基づいて最大ピーク値検出信号MA
X1及び最小ピーク値検出信号MIN1を生成する。 〈他の弦に対する処理〉上記のように、デジタル波形信
号D1のうち第1弦に対応するものは、図9に示したよ
うに順次パルスΦ1が論理「1」となるタイミングで処
理される。
【0113】一方、デジタル波形信号D1の他の第2弦
〜第6弦に対応するものについては、図9の各順次パル
スΦ2〜Φ6が論理「1」となる各タイミングで時分割
処理され、その詳細な処理タイミングが異なるだけで第
1弦の場合と基本的に同様である。
【0114】この場合、第2弦〜第6弦に対応する各最
大ピーク値検出信号MAX2〜MAX6の検出動作は、
i=2〜6として各フリップフロップFFia、リセッ
ト用アンドゲートANDia及びセット用アンドゲート
ANDibが、第1弦に対応するFF1a、AND1
a、AND1bと全く同様に動作することにより実現さ
れる。同様に、各最小ピーク値検出信号MIN2〜MI
N6の検出動作も、各フリップフロップFFib、リセ
ット用アンドゲートANDic及びセット用アンドゲー
トANDidが、第1弦対応のFF1a、AND1c、
AND1dと全く同様に動作することにより実現され
る。
【0115】ただし、上記動作において、図8の減算器
802及びシフタ803における前記(1) 〜(6) 式に示
したような減算動作については、各弦毎に多少異なった
動作をする。これは、ゲート813及びゲート制御回路
814の働きによるものであり、以下にこれらの動作に
つき説明を行う。
【0116】今、図8のゲート制御回路814におい
て、各順次パルスΦ1、Φ2はオアゲート816、82
1を介してそのまま制御信号PRとしてゲート813を
制御する。これにより、ゲート813をオンにする制御
信号PRの第1弦及び第2弦に対する各タイミングPR
(1弦)及びPR(2弦)は、図11のように各順次パ
ルスΦ1、Φ2が論理「1」となるサイクルと同じであ
る。
【0117】一方、オアゲート817に入力される各順
次パルスΦ3、Φ4は、アンドゲート819を介して出
力されるため、カウンタ815の下位ビット出力端子Q
A からの出力が論理「1」である周期のみ出力される。
今、カウンタ815の各出力端子QB 、QA からの各出
力の論理は、順次パルスΦ1の立ち上がりのタイミング
に同期してその周期幅で(0、0)(0、1)(1、
0)(1、1)(0、0)・・・とサイクリックに変化
する。従って、ゲート813をオンにする制御信号PR
の第3弦及び第4弦に対する各タイミングPR(3弦)
及びPR(4弦)は、図11のように各順次パルスΦ
3、Φ4が論理「1」となるサイクルに対して、2サイ
クルに1回となる。
【0118】更に、オアゲート818に入力される各順
次パルスΦ5、Φ6は、アンドゲート820を介して出
力されるため、カウンタ815の上位ビット出力端子Q
B 及び下位ビット出力端子QA からの各出力が共に論理
「1」である周期のみ出力される。従って、ゲート81
3をオンにする制御信号PRの第5弦と第6弦に対する
各タイミングPR(5弦)及びPR(6弦)は、図11
のように各順次パルスΦ5、Φ6が論理「1」となるサ
イクルに対して、4サイクルに1回となる。
【0119】上記動作により、第1弦と第2弦について
は、各順次パルスΦ1、Φ2に同期した各サイクル毎
に、シフタ803による除算動作及び減算器802によ
る減算動作802がなされて、前記(1) 〜(6) 式に準じ
た閾値計算が行われる。また、第3弦と第4弦について
は、各順次パルスΦ3、Φ4に同期したサイクルの2サ
イクルに1回上記閾値計算が行われる。そして、ゲート
813がオフとなるサイクルでは、シフタ803の出力
が0となるため、シフトレジスタ801からの出力82
7は減算器802を素通りして、閾値の値は変化しな
い。更に、第5弦と第6弦については、各順次パルスΦ
5、Φ6に同期したサイクルの4サイクルに1回上記閾
値計算が行われ、ゲート813がオフとなるサイクルで
は、上記と同様閾値の値は変化しない。
【0120】従って、図10のr(n)等として示した
シフタ801の出力値827である閾値信号の減衰率
は、第1弦・第2弦に対しては大、第3弦・第4弦に対
しては中、第5弦・第6弦に対しては小となる。これ
は、高音側即ち第1弦側の弦振動周期は短く、低音側即
ち第6弦側の弦振動周期は長いため、各弦振動周期に合
わせて上記閾値信号が減衰するようにしたものである。
【0121】以上示したように、6弦分のデジタル波形
信号D1から各ピーク値のタイミングを検出するのに、
図10のr(n)等として6種類の閾値信号を用意すれ
ばよいことになり、それらの閾値信号を用いた時分割処
理も6時分割処理でよい。そして、上記閾値信号を記憶
するのに、図8のシフトレジスタ801は、6段のもの
を用意すればよく、従来のものに比較してシフトレジス
タのハード規模(段数)を1/2にすることができる。 (時定数変換制御回路の説明)次に、図1のピッチ抽出
デジタル部103を構成する図7の時定数変換制御回路
704について説明を行う。なお、この部分は、本発明
には直接は関連しないため、概略の動作のみ説明する。
【0122】ここでは、図7のピーク検出回路701内
の図8で説明したシフタ803での除算率を変更するた
めの時定数チェンジ信号GXが生成され、これにより図
10等で説明した閾値信号r(n)等の減衰率(時定
数)が変更される。即ち、閾値信号r(n)等の減衰率
を状況に応じて変更することにより、図7のピーク検出
回路701における最大・最小ピーク値のタイミングを
正確に抽出できるように働く。そして、時定数変換制御
回路704における減衰率の変更処理は、図1のMCP
101がソフト処理に基づくピッチ抽出動作を行うのと
同期して、MCP101がバスBUSを介して同回路7
04を制御することにより実行される。
【0123】時定数変換制御回路704から時定数チェ
ンジ信号GXが図7のピーク検出回路701内の図8の
シフター803へ送出されると、シフター803は、1
/256の除算から1/16の除算に制御を変更する。
このように変更された除算結果が減算器802の減算入
力端子Bに入力することにより、減算器802を介して
出力される閾値信号の減衰率が大きくなる。すなわち、
上記時定数チェンジ信号GXによって、図10における
閾値信号r(n)等は、急速減衰するように動作する。
【0124】以上の動作は、MCP101でのピッチ抽
出動作に大きく依存するものである。例えば、各弦の振
動周期は、演奏者がフレット上で当該弦を押さえる位置
によって幅広く変化するため、ディジタル波形信号D1
の各弦に対応する時分割信号の波形立ち上がり時には、
その波形の振動を速やかに検知すべく、各弦に対応した
比較的短い時間経過で閾値信号が急速減衰し、その直後
は各ピッチ周期の倍音成分等を拾わないために、各弦に
対応した比較的長い時間周期で急速減衰するように、時
定数チェンジを行うまでの時間が設定される。そして、
ピッチ周期が有効に抽出され始めた後は、各時点で抽出
されたピッチ周期に基づいて閾値信号を急速減衰させる
までの時間が決定される。これにより、演奏操作による
ディジタル波形信号D1の各弦のピッチ周期の変化に追
従でき、同信号から最大及び最小ピーク値のタイミング
を正確に抽出することが可能となる。 (ゼロクロス時刻取込回路の説明)続いて、図1のピッ
チ抽出デジタル部103を構成する図7のゼロクロス時
刻取込回路702について説明を行う。この部分も、本
発明には直接は関連しないため、概略の動作のみ説明す
る。
【0125】本実施例においては、「本実施例の概略動
作」の項で図2を用いて説明したように、図1又は図3
のピッチ抽出アナログ部102から出力されるデジタル
波形信号D1について、各弦毎にピーク値a0 〜a3
はb0 〜b3 等(図2)を抽出し、同時に各ピーク値直
後のゼロクロス時刻t0 〜t7 等(図2)を抽出して、
これらのデータを図1のMCP101に送ることによ
り、MCP101がソフト処理によりピッチ抽出動作を
行い、各弦毎のピッチ周期をT0 〜T5 等(図2)をし
て抽出する。
【0126】そこで、図7のゼロクロス時刻取込回路7
02は、図1又は図3のピッチ抽出アナログ部102か
ら出力される各弦対応のゼロクロス信号Z1〜Z6、及
び図7のピーク検出回路701から出力される各弦対応
の最大ピーク値検出信号MAX1〜MAX6、最小ピー
ク値検出信号MIN1〜MIN6に基づいて、各弦毎の
最大ピーク値又は最小ピーク値直後のゼロクロス時刻を
取り込んで、図1のMCP101へ出力する。
【0127】具体的には、ゼロクロス時刻取込回路70
2は、図7の如く、各弦共通のタイムベースカウンタ7
021を有している。そして、同回路702は、ピーク
検出回路701から出力される最大・最小ピーク値検出
信号MAX1〜MAX6、MIN1〜MIN6がハイレ
ベルからローレベルに立ち下がるタイミング(図10参
照)を各弦毎に検出し、そのタイミング直後のゼロクロ
ス信号Z1〜Z6の変化時点であるゼロクロス時刻で、
前記タイムベースカウンタ7021の出力をラッチす
る。
【0128】このラッチ動作が行われると、ゼロクロス
時刻取込回路702は続いて、図1のMCP101に割
り込み信号INTを出力する。これにより、MCP10
1から特には図示しない制御線を介して入力する制御信
号に従って、ゼロクロスが発生した弦番号、ラッチした
当該弦に対応するゼロクロス時刻が、バスBUSを介し
てMCP101へ順次出力される。ここでMCP101
における最小ピーク値直後のゼロクロスであるのか最大
ピーク値直後のゼロクロスであるのかの判定は、例えば
ゼロクロス時刻の最上位ビットに正負フラグを付加する
こと等により行うことが可能である。 (波高値取込回路の説明)続いて、図1のピッチ抽出デ
ジタル部103を構成する図7の波高値取込回路703
について説明を行う。この部分も、本発明には直接は関
連しないため、概略の動作のみ説明する。
【0129】本実施例では、上述の「ゼロクロス時刻取
込回路の説明」の項で説明したように、デジタル波形信
号D1について、各弦毎にピーク値a0 〜a3 又はb0
〜b 3 等(図2)を抽出する必要がある。また、図1の
MCP101は、ピッチ抽出の処理過程において、いず
れかの弦について、ある瞬間のデジタル波形信号D1の
瞬時値を必要とする場合もある。
【0130】そこで、図7の波高値取込回路703で
は、図7又は図8のピーク検出回路701から出力され
る各弦対応の最大ピーク値検出信号MAX1〜MAX6
及び最小ピーク値検出信号MIN1〜MIN6に基づい
て、図1又は図3のピッチ抽出アナログ部102からの
デジタル波形信号D1の各弦毎の最大ピーク値(図2a
0 〜a3 等)又は最小ピーク値(図2b0 〜b3 等)、
及び瞬時値を取り込んで、図1のMCP101へ出力す
る。
【0131】具体的には、波高値取込回路703は、図
1又は図3のピッチ抽出アナログ部102より時分割で
出力されるデジタル波形信号D1を、各弦毎の波高値に
デマルチプレクス(分解)処理する。そして、図7又は
図8のピーク検出回路701からの最大又は最小ピーク
値検出信号MAX1〜MAX6、MIN1〜MIN6が
ハイレベルからローレベルに立ち下がる1離散時刻前の
タイミングで(図10参照)、上記デマルチプレクス処
理したデジタル波形信号D1の波高値をホールドする。
そのために、波高値取込回路703は、特には図示しな
いが内部に過去(1離散時刻前)のデジタル波形信号D
1の波高値をホールドするバッファを持っている。
【0132】そして、波高値取込回路703は、MCP
101(図1)が特には図示しない制御線を介してアク
セスしてきた弦についての最大ピーク値又は最小ピーク
値を、バスBUSを介してMCP101へ順次出力す
る。
【0133】また、波高値取込回路703は、MCP1
01が、ある弦についての瞬時値の出力を促してきた場
合、そのタイミングで同回路703内にホールドされて
いるデジタル波形信号D1の瞬時値を、バスBUSを介
してMCP101へ順次出力する。 {中央制御装置(MCP)の概略動作}最後に中央制御
装置(MCP)101の概略動作について説明する。こ
こでは、ソフト処理によるピッチ抽出動作が実行される
が、本発明に関連するのは前述の図7のピーク検出回路
701に関するものであるので、MCP101の動作に
ついては概略のみ説明する。なお、ピッチ抽出処理等の
詳細については、本出願人が出願した特願昭63 -76492
「電子楽器」、特願昭63-109625 「電子弦楽器」等に開
示されている。
【0134】前述の動作により、図1又は図7のピッチ
抽出デジタル部103から、最大又は最小ピーク値、ゼ
ロクロス時刻、及びピーク値の正負を示す正負フラグ等
が図1のMCP101に入力する。これによりMCP1
01は、前述の「本実施例の概略動作」の項で図2を用
いて説明した如く、始めのデータの組(b0 、t0
(図2)が入力した時点において、対応する弦がピッキ
ングされたと判断して、ピッチ周期の検出動作に入る。
この後、ピッチ抽出デジタル部103から割込み信号I
NTが入力して割り込みがかかる毎に入力するデータの
組(a0 、t1 )、(b1 、t2 )、(a1 、t3 )、
・・・(図2)等に対して、MCP101は論理的なピ
ッチ抽出処理及びその訂正処理等を実行し、図2の各ピ
ッチ周期T 0 〜T5 等をリアルタイムで抽出する。これ
により、MCP101は、得られたピッチ周期に基づい
た音高情報を生成し、楽音発生回路104でその音高の
楽音を発音させる。このように、本実施例では、図1の
ピッチ抽出アナログ部102及びピッチ抽出デジタル部
103のハードウエアの部分とMCP101によるソフ
ト処理の部分とが共働的に動作することにより、正確な
ピッチ抽出を可能としている。 {他の実施例}以上説明した実施例では、図2の閾値信
号r等は、最大ピーク値(a0 等)から減衰する場合及
び最小ピーク値(b0 等)から減衰する場合共に、その
減衰率は同じである。これに対して、例えば1弦分のデ
ジタル波形信号D1が正振幅側と負振幅側とで異なった
特性(例えばデューティー比が異なる、或いは最大ピー
ク値と隣り合う最小ピーク値の振幅の絶対値が異なる)
となっている場合は、例えば最大ピーク値から減衰する
場合と最小ピーク値から減衰する場合とで減衰率が異な
るように、図7の時定数変換制御回路704等がピーク
検出回路701を制御するようにしてもよい。このよう
にすれば、擬似ピークを誤って検出してしまう確率をよ
り小さくすることができ、より正確なピッチ抽出が可能
となる。
【0135】
【発明の効果】本発明によれば、ピッチ情報を抽出する
ための最大ピーク値又は最小ピーク値のタイミングを、
過去のピーク値から徐々に減少する閾値信号に基づいて
検出する場合、1つの入力波形信号に対応して1種類の
閾値信号のみが生成・使用されため、複数の入力波形信
号に対して時分割処理をする場合には、それと同数の閾
値信号を用意すればよく、それらの閾値信号を用いた時
分割処理もそれと同数の時分割タイミングの処理でよ
い。そして、これらの閾値信号を記憶するのに、同数の
記憶制御手段を用意すればよい。従って、従来例に比較
して、時分割処理の速度及びシフトレジスタやRAM等
のハードウエアの規模を共に1/2にすることが可能と
なる。
【図面の簡単な説明】
【図1】本発明の実施例の全体ブロック図である。
【図2】本実施例の概略動作説明図である。
【図3】ピッチ抽出アナログ部の構成図である。
【図4】ピッチ抽出アナログ部の動作タイミングチャー
トである。
【図5】Φ1、W1、VIN、VOUT 及びZCRの関係図
である。
【図6】(a) 、(b) は、弦のエンベロープとノートオン
時間の関係図である。
【図7】ピッチ抽出デジタル部の全体ブロック図であ
る。
【図8】ピーク検出回路の具体構成図である。
【図9】ピーク検出回路の具体的動作タイミングチャー
トである。
【図10】ピーク検出回路の具体的動作説明図である。
【図11】ピーク検出回路の各弦毎の減算動作タイミン
グチャートである。
【図12】従来例の説明図である。
【符号の説明】
103 ピッチ抽出デジタル部 701 ピーク検出回路 801 シフトレジスタ 802 減算器 804 比較器 805 データ切替スイッチ D1 デジタル波形信号 r 閾値信号

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】力波形信号の極性を検出する極性検出
    手段と、 該極性検出手段の極性検出結果に基づいて、前記入力波
    形信号のうち極性が負の部分を正極性に反転して、前記
    入力波形信号が正極性の信号成分のみを含むように変換
    する極性変換手段と、 該極性変換手段からの正極性波形信号に対し、該信号の
    過去のピーク値を減少させながら記憶する記憶制御手段
    と、 前記正極性波形信号の前回のピーク値検出後、前記記憶
    制御手段の出力信号を閾値信号として、前記正極性波形
    信号が次に前記閾値信号を越える時点を検出し、該検出
    時点において前記極性検出手段が前記入力波形信号から
    正極性を検出していれば前記検出時点直後に最大ピーク
    値検出信号を出力し、負極性を検出していれば前記検出
    時点直後に最小ピーク値検出信号を出力するピーク検出
    手段と、 を有することを特徴とする入力波形制御装置。
  2. 【請求項2】数の入力波形信号をデジタル多重化
    し、該デジタル多重化された入力波形信号の各々から、
    時分割処理により前記各入力波形信号に対応する最大ピ
    ーク値及び最小ピーク値の各入力タイミングを検出する
    ことを特徴とする請求項1記載の入力波形制御装置。
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