JP2024008411A - Rotation speed calculator, and fan controller - Google Patents

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Abstract

To detect the number of rotations per unit time of each of a large number of fans with a small number of wirings.SOLUTION: A rotation speed calculator comprises: a synthesis unit for converting N pulse signals into N voltage signals, and generating a synthesized signal by adding the N voltage signals together; an AD conversion unit for outputting a synthesized value obtained by converting the synthesized signal from analogue to digital for each sample timing; a decoding unit for converting the synthesized value to respective regenerated values of N pulse signals for each sample timing; and a calculation unit for calculating a rotation speed on the basis of time series data in the regenerated values of corresponding pulse signals for each of N fans.SELECTED DRAWING: Figure 1

Description

本発明は、回転数算出装置およびファン制御装置に関する。 The present invention relates to a rotation speed calculation device and a fan control device.

コンピュータ等の情報処理装置は、内部の半導体装置等を冷却するためにファンを備える。情報処理装置内のマイクロコントローラは、ファンの単位時間当たりの回転数に比例した周波数のパルス信号を受け取り、受け取ったパルス信号の周波数に基づきファンの単位時間当たりの回転数を制御する。これにより、マイクロコントローラ等は、半導体装置等を適切な温度に維持することができる。 Information processing devices such as computers are equipped with fans to cool internal semiconductor devices and the like. A microcontroller within the information processing device receives a pulse signal with a frequency proportional to the number of rotations per unit time of the fan, and controls the number of rotations per unit time of the fan based on the frequency of the received pulse signal. Thereby, the microcontroller or the like can maintain the semiconductor device or the like at an appropriate temperature.

ところで、情報処理装置は、多数のファンを備える場合がある。このような場合、従来、マイクロコントローラは、多数のファンのそれぞれからパルス信号を受け取り、多数のファンのそれぞれの単位時間当たりの回転数を計測している。しかし、マイクロコントローラは、多数のファンのそれぞれからパルス信号を受け取る場合、ファンの個数分の入力端子を備えなければならない。このため、情報処理装置は、多数のファンの単位時間当たりの回転数の計測のために、多数の入力端子を備える高価なマイクロコントローラを備えなければならなかった。また、このような情報処理装置は、多数のファンのそれぞれからマイクロコントローラへの配線が多くなり、配線コストが大きくなってしまっていた。 By the way, an information processing device may include a large number of fans. In such a case, conventionally, a microcontroller receives a pulse signal from each of a large number of fans and measures the number of rotations per unit time of each of the large number of fans. However, if the microcontroller receives pulse signals from each of a large number of fans, it must have input terminals for the number of fans. For this reason, the information processing device has had to include an expensive microcontroller with a large number of input terminals in order to measure the number of rotations per unit time of the large number of fans. Further, in such an information processing device, there are many wirings from each of the many fans to the microcontroller, resulting in an increase in wiring cost.

開示の技術は、上記に鑑みてなされたものであって、多数のファンのそれぞれの単位時間当たりの回転数を少ない配線により検出する回転数算出装置およびファン制御装置を提供することを目的とする。 The disclosed technology has been made in view of the above, and aims to provide a rotation speed calculation device and a fan control device that detect the rotation speed per unit time of each of a large number of fans with a small amount of wiring. .

本発明の第１態様に係る回転数算出装置は、Ｎ個（Ｎは２以上の整数）のファンのそれぞれの回転数を算出する回転数算出装置であって、それぞれが前記Ｎ個のファンのうちの対応するファンの単位時間当たりの回転数に比例した周波数のＮ個のパルス信号を受け取り、前記Ｎ個のパルス信号を、それぞれが互いに異なる振幅のＮ個の電圧信号に変換し、前記Ｎ個の電圧信号を加算した合成信号を生成する合成部と、サンプルタイミング毎に、前記合成信号をアナログ－デジタル変換した合成値を出力するＡＤ変換部と、前記合成値と前記Ｎ個のパルス信号のそれぞれの値との対応関係を表す変換パターンを参照することにより、前記サンプルタイミング毎に、前記合成値を前記Ｎ個のパルス信号のそれぞれの再生値に変換するデコード部と、前記Ｎ個のファンのそれぞれについて、対応するパルス信号の前記再生値における時系列データに基づき前記回転数を算出する算出部とを備える。 A rotation speed calculation device according to a first aspect of the present invention is a rotation speed calculation device that calculates the rotation speed of each of N fans (N is an integer of 2 or more), wherein each rotation speed calculation device calculates the rotation speed of each of the N fans. Receive N pulse signals with a frequency proportional to the number of rotations per unit time of the corresponding fan, convert the N pulse signals into N voltage signals each having a different amplitude, and convert the N pulse signals into N voltage signals each having a different amplitude. a synthesis unit that generates a composite signal by adding N voltage signals; an AD conversion unit that outputs a composite value obtained by analog-to-digital conversion of the composite signal at each sample timing; a decoding unit that converts the composite value into a reproduction value of each of the N pulse signals at each sample timing by referring to a conversion pattern representing a correspondence relationship with each value of the N pulse signals; For each of the fans, the fan includes a calculation unit that calculates the rotation speed based on time-series data of the reproduction value of the corresponding pulse signal.

本発明の第２態様に係るファン制御装置は、第１態様に係る回転数算出装置と、前記Ｎ個のファンのそれぞれの前記回転数に基づき、前記Ｎ個のファンの回転速度を制御する制御部と、を備える。 A fan control device according to a second aspect of the present invention includes the rotation speed calculation device according to the first aspect, and control for controlling the rotation speed of the N fans based on the rotation speed of each of the N fans. It is equipped with a section and a section.

本発明の第１態様に係る回転数算出装置によれば、Ｎ個のファンのそれぞれの単位時間当たりの回転数を少ない配線により検出することができる。 According to the rotation speed calculation device according to the first aspect of the present invention, the rotation speed per unit time of each of the N fans can be detected with a small number of wirings.

本発明の第２態様に係るファン制御装置によれば、Ｎ個のファンのそれぞれの単位時間当たりの回転数を少ない配線により検出し、Ｎ個のファンの回転速度を制御することができる。 According to the fan control device according to the second aspect of the present invention, the number of rotations per unit time of each of the N fans can be detected with a small amount of wiring, and the rotational speed of the N fans can be controlled.

図１は、第１実施形態に係るファンシステムを示す図である。FIG. 1 is a diagram showing a fan system according to a first embodiment. 図２は、パルス信号、電圧信号および合成信号の一例を示す図である。FIG. 2 is a diagram showing an example of a pulse signal, a voltage signal, and a composite signal. 図３は、回転数算出部の構成を示す図である。FIG. 3 is a diagram showing the configuration of the rotation speed calculation section. 図４は、変換パターンの一例を示す図である。FIG. 4 is a diagram showing an example of a conversion pattern. 図５は、合成信号、合成値の時系列データおよび再生値の時系列データの一例を示す図である。FIG. 5 is a diagram showing an example of a composite signal, time series data of composite values, and time series data of reproduced values. 図６は、第１例に係る合成部の回路構成を示す図である。FIG. 6 is a diagram showing a circuit configuration of a combining section according to the first example. 図７は、第１例に係る合成回路が組み込まれた駆動回路の回路構成を示す図である。FIG. 7 is a diagram showing a circuit configuration of a drive circuit incorporating a synthesis circuit according to the first example. 図８は、第２例に係る合成部の回路構成を示す図である。FIG. 8 is a diagram showing a circuit configuration of a combining section according to the second example. 図９は、第２例に係る合成回路が組み込まれた駆動回路の回路構成を示す図である。FIG. 9 is a diagram showing a circuit configuration of a drive circuit incorporating a synthesis circuit according to a second example.

以下、実施形態に係るファンシステム１０を説明する。なお、この実施形態により開示技術が限定されるものではない。 Hereinafter, a fan system 10 according to an embodiment will be described. Note that the disclosed technology is not limited to this embodiment.

図１は、第１実施形態に係るファンシステム１０を示す図である。本実施形態において、ファンシステム１０は、コンピュータ等の情報処理装置に組み込まれる。 FIG. 1 is a diagram showing a fan system 10 according to the first embodiment. In this embodiment, the fan system 10 is incorporated into an information processing device such as a computer.

ファンシステム１０は、Ｎ個（Ｎは、２以上の整数）のファン２０と、Ｎ個の駆動回路２２と、合成部２４と、ファンコントローラ２６とを備える。 The fan system 10 includes N fans 20 (N is an integer of 2 or more), N drive circuits 22, a combining section 24, and a fan controller 26.

Ｎ個のファン２０のそれぞれは、例えば送風機であり、モータにより羽を回転させて風を発生させる。Ｎ個のファン２０のそれぞれは、例えば、情報処理装置内の半導体装置等の対象物の近傍に設けられ、対象物に発生した風を与えて対象物を冷却する。 Each of the N fans 20 is, for example, a blower, and generates wind by rotating blades using a motor. Each of the N fans 20 is provided near a target object, such as a semiconductor device in an information processing apparatus, for example, and applies generated wind to the target object to cool the target object.

本実施形態においては、ファンシステム１０は、Ｎ個のファン２０として、第１のファン２０－１から第Ｎのファン２０－Ｎを備える。本実施形態においては、Ｎ個のファン２０のうちの任意のファン２０を第ｎのファン２０－ｎ（ｎは、１以上、Ｎ以下の整数）とする。 In this embodiment, the fan system 10 includes N fans 20, including a first fan 20-1 to an N-th fan 20-N. In this embodiment, an arbitrary fan 20 among the N fans 20 is defined as an n-th fan 20-n (n is an integer greater than or equal to 1 and less than or equal to N).

Ｎ個の駆動回路２２は、Ｎ個のファン２０に一対一で対応する。Ｎ個の駆動回路２２のそれぞれは、Ｎ個のファン２０のうちの対応するファン２０のモータを駆動する。Ｎ個の駆動回路２２のそれぞれは、ファンコントローラ２６から制御信号を受け取り、受け取った制御信号に応じて対応するファン２０のモータを制御することにより、対応するファン２０の回転速度を変更する。 The N drive circuits 22 correspond to the N fans 20 on a one-to-one basis. Each of the N drive circuits 22 drives the motor of a corresponding one of the N fans 20. Each of the N drive circuits 22 receives a control signal from the fan controller 26 and changes the rotational speed of the corresponding fan 20 by controlling the motor of the corresponding fan 20 according to the received control signal.

また、Ｎ個の駆動回路２２のそれぞれは、対応するファン２０の単位時間当たりの回転数に比例した周波数のパルス信号を出力する。Ｎ個の駆動回路２２のそれぞれは、例えば、対応するファン２０のモータに設けられたホール素子からの信号を受け取り、ホール素子からの信号に基づきモータの回転子と固定子との相対角度が所定量変化したことを検出し、パルス信号の値を変化させる。Ｎ個の駆動回路２２のそれぞれは、例えば、対応するファン２０のモータが１回転する毎に所定個のパルスを発生する。 Further, each of the N drive circuits 22 outputs a pulse signal with a frequency proportional to the number of rotations per unit time of the corresponding fan 20. Each of the N drive circuits 22 receives, for example, a signal from a Hall element provided in the motor of the corresponding fan 20, and determines the relative angle between the rotor and stator of the motor based on the signal from the Hall element. Detects a quantitative change and changes the value of the pulse signal. Each of the N drive circuits 22 generates a predetermined number of pulses, for example, every time the motor of the corresponding fan 20 rotates once.

本実施形態においては、ファンシステム１０は、Ｎ個の駆動回路２２として、第１の駆動回路２２－１から第Ｎの駆動回路２２－Ｎを備える。本実施形態においては、Ｎ個の駆動回路２２のうちの任意の駆動回路２２を第ｎの駆動回路２２－ｎとする。例えば、第ｎの駆動回路２２－ｎは、第ｎのファン２０－ｎに対応する。Ｎ個の駆動回路２２のそれぞれは、対応するファン２０に一体的に組み込まれていてもよい。 In this embodiment, the fan system 10 includes N drive circuits 22, including a first drive circuit 22-1 to an Nth drive circuit 22-N. In this embodiment, an arbitrary drive circuit 22 among the N drive circuits 22 is defined as an n-th drive circuit 22-n. For example, the nth drive circuit 22-n corresponds to the nth fan 20-n. Each of the N drive circuits 22 may be integrally incorporated into the corresponding fan 20.

合成部２４は、Ｎ個の駆動回路２２からＮ個のパルス信号を受け取る。Ｎ個のパルス信号のそれぞれは、Ｎ個のファン２０のうちの対応するファン２０の単位時間当たりの回転数に比例した周波数の２値信号である。 The combining unit 24 receives N pulse signals from the N drive circuits 22 . Each of the N pulse signals is a binary signal with a frequency proportional to the number of rotations per unit time of the corresponding fan 20 among the N fans 20.

合成部２４は、Ｎ個のパルス信号を、互いに異なる振幅のＮ個の電圧信号に変換する。Ｎ個の電圧信号は、Ｎ個のパルス信号に一対一で対応する。 The combining unit 24 converts the N pulse signals into N voltage signals having mutually different amplitudes. The N voltage signals correspond one-to-one to the N pulse signals.

Ｎ個の電圧信号のそれぞれは、対応するパルス信号に同期している。例えば、合成部２４は、Ｎ個の電圧信号のうちの第１の電圧信号を、Ｖ１ボルトの振幅の２値信号に変換する。例えば、合成部２４は、Ｎ個の電圧信号のうちの第２の電圧信号をＶ２ボルトの振幅の２値信号に変換する。例えば、合成部２４は、Ｎ個の電圧信号のうちの第ｎの電圧信号をＶｎボルトの振幅の２値信号に変換する。例えば、合成部２４は、Ｎ個の電圧信号のうちの第Ｎの電圧信号をＶＮボルトの振幅の２値信号に変換する。 Each of the N voltage signals is synchronized with a corresponding pulse signal. For example, the combining unit 24 converts the first voltage signal of the N voltage signals into a binary signal with an amplitude of V 1 volt. For example, the combining unit 24 converts the second voltage signal of the N voltage signals into a binary signal with an amplitude of V2 volts. For example, the combining unit 24 converts the nth voltage signal of the N voltage signals into a binary signal with an amplitude of V n volts. For example, the combining unit 24 converts the Nth voltage signal of the N voltage signals into a binary signal with an amplitude of VN volts.

Ｖ１、Ｖ２、…Ｖｎ、…ＶＮは、互いに異なる値である。Ｖ１、Ｖ２、…Ｖｎ、…ＶＮは、負の値であってもよい。一例として、Ｖ１が１ボルトである場合、Ｖ２は２ボルト、Ｖ３は４ボルト、Ｖ４は８ボルトといったように、Ｖｎは、絶対値がＶｎ－１の二乗の関係となっていてもよい。また、Ｖｎは、絶対値がＶｎ－１の２以上の値のべき乗の関係となっていてもよい。 V 1 , V 2 , . . . V n , . . . V N are mutually different values. V 1 , V 2 , . . . V n , . . . V N may be negative values. For example, when V 1 is 1 volt, V 2 is 2 volts, V 3 is 4 volts, V 4 is 8 volts, and so on, and the absolute value of V n is the square of V n-1. You can leave it there. Further, V n may have a relationship in which the absolute value is a power of 2 or more of V n-1 .

そして、合成部２４は、このようなＮ個の電圧信号を加算した合成信号を生成する。合成部２４は、生成した合成信号を、配線等を介してファンコントローラ２６に送信する。 Then, the combining unit 24 generates a combined signal by adding these N voltage signals. The combining unit 24 transmits the generated combined signal to the fan controller 26 via wiring or the like.

ファンコントローラ２６は、アナログ－デジタル変換機能およびプログラムに基づき情報処理を実行する機能を有するマイクロコントローラにより実現される。ファンコントローラ２６は、機能構成として、回転数算出部２８と、制御部３０とを有する。 The fan controller 26 is realized by a microcontroller having an analog-to-digital conversion function and a function of executing information processing based on a program. The fan controller 26 has a rotation speed calculation section 28 and a control section 30 as functional configurations.

回転数算出部２８は、合成信号を受け取り、受け取った合成信号に基づきＮ個のファン２０のそれぞれについての単位時間当たりの回転数を算出する。なお、回転数算出部２８の構成については、図３を参照して後述する。 The rotation speed calculation unit 28 receives the composite signal and calculates the rotation speed per unit time for each of the N fans 20 based on the received composite signal. Note that the configuration of the rotation speed calculation section 28 will be described later with reference to FIG. 3.

制御部３０は、回転数算出部２８により算出されたＮ個のファン２０のそれぞれの単位時間当たりの回転数に基づき、Ｎ個のファン２０の回転速度を制御する。本実施形態においては、制御部３０は、Ｎ個のファン２０の回転速度を増加または減少させる制御信号を生成し、生成した制御信号をＮ個の駆動回路２２に送信する。なお、制御部３０は、Ｎ個のファン２０の回転速度を共通の制御信号により制御してもよいし、Ｎ個のファン２０のそれぞれ毎に個別の制御信号を生成し、Ｎ個の駆動回路２２のそれぞれに個別の制御信号を送信してもよい。 The control unit 30 controls the rotation speeds of the N fans 20 based on the rotation speed per unit time of each of the N fans 20 calculated by the rotation speed calculation unit 28. In the present embodiment, the control unit 30 generates a control signal that increases or decreases the rotational speed of the N fans 20, and transmits the generated control signal to the N drive circuits 22. Note that the control unit 30 may control the rotation speeds of the N fans 20 using a common control signal, or may generate individual control signals for each of the N fans 20 and control the rotation speeds of the N drive circuits. Individual control signals may be sent to each of 22.

このような構成のファンシステム１０は、コンピュータ等の情報処理装置に組み込まれることにより、情報処理装置の内部のＣＰＵ（Central Processing Unit）等の対象物の発熱を低減させることができる。 When the fan system 10 having such a configuration is incorporated into an information processing device such as a computer, it is possible to reduce heat generated by objects such as a CPU (Central Processing Unit) inside the information processing device.

図２は、ファンシステム１０が第１のファン２０－１および第２のファン２０－２を備える場合における、パルス信号、電圧信号および合成信号の一例を示す図である。 FIG. 2 is a diagram showing an example of a pulse signal, a voltage signal, and a composite signal when the fan system 10 includes a first fan 20-1 and a second fan 20-2.

合成部２４は、Ｎ個のパルス信号を、互いに異なる振幅のＮ個の電圧信号に変換する。例えば、合成部２４は、第１のパルス信号を、第１のパルス信号に同期し、振幅がＶ１ボルトの第１の電圧信号に変換する。また、合成部２４は、第２のパルス信号を、第２のパルス信号に同期し、振幅がＶ２ボルトの第２の電圧信号に変換する。 The combining unit 24 converts the N pulse signals into N voltage signals having mutually different amplitudes. For example, the synthesis unit 24 converts the first pulse signal into a first voltage signal that is synchronized with the first pulse signal and has an amplitude of V 1 volt. Further, the synthesis unit 24 converts the second pulse signal into a second voltage signal having an amplitude of V2 volts in synchronization with the second pulse signal.

ここで、合成部２４は、Ｎ個のパルス信号のうちの第ｎのファン２０－ｎに対応する第ｎのパルス信号を、式（１）に示すＶｎボルトの振幅の第ｎの電圧信号に変換する。 Here, the combining unit 24 converts the n-th pulse signal corresponding to the n-th fan 20-n out of the N pulse signals into an n-th voltage signal with an amplitude of V n volts shown in equation (1). Convert to

Ｖｎ＝Ａ（ｎ－１）×Ｂ…（１） V n =A (n-1) ×B…(1)

Ａは、２以上の実数である。本実施形態においては、Ａは、２である。Ｂは、０以外の任意の実数である。Ｂは、負の値であってもよい。 A is a real number of 2 or more. In this embodiment, A is 2. B is any real number other than 0. B may be a negative value.

そして、合成部２４は、このように生成したＮ個の電圧信号を加算した合成信号を生成する。合成信号の振幅は、Ｎ個の電圧信号の振幅を全て加算した値となる。例えば、第１の電圧信号の振幅がＶ１ボルトであり、第２の電圧信号の振幅がＶ２ボルトであり、Ｎ＝２である場合には、合成信号の振幅は、（Ｖ１＋Ｖ２）ボルトとなる。 Then, the combining unit 24 generates a composite signal by adding the N voltage signals generated in this way. The amplitude of the composite signal is the sum of all the amplitudes of the N voltage signals. For example, if the amplitude of the first voltage signal is V 1 volts, the amplitude of the second voltage signal is V 2 volts, and N=2, then the amplitude of the composite signal is (V 1 +V 2 ) becomes a bolt.

このように生成された合成信号は、例えば、Ａが２である場合、２Ｎ階調の精度の電圧信号となる。従って、合成信号は、電圧値から、Ｎ個のパルス信号の値（０または１）を復元させることができる。 For example, when A is 2, the composite signal generated in this manner becomes a voltage signal with an accuracy of 2 N gradations. Therefore, the composite signal can restore the values (0 or 1) of the N pulse signals from the voltage values.

図３は、回転数算出部２８の構成を示す図である。回転数算出部２８は、ＡＤ変換部３２と、パターン記憶部３４と、デコード部３６と、算出部３８とを有する。 FIG. 3 is a diagram showing the configuration of the rotation speed calculating section 28. As shown in FIG. The rotation speed calculation section 28 includes an AD conversion section 32, a pattern storage section 34, a decoding section 36, and a calculation section 38.

ＡＤ変換部３２は、合成部２４から合成信号を受信する。ＡＤ変換部３２は、サンプルタイミング毎に、合成信号をアナログ－デジタル変換した合成値を出力する。 The AD converter 32 receives the combined signal from the combiner 24. The AD converter 32 outputs a composite value obtained by analog-to-digital conversion of the composite signal at each sample timing.

なお、サンプリング周波数は、パルス信号の最大の周波数よりも、少なくとも２倍以上の周波数である。これにより、ＡＤ変換部３２は、パルス信号に含まれる各パルスを復元することができる。 Note that the sampling frequency is at least twice the maximum frequency of the pulse signal. Thereby, the AD converter 32 can restore each pulse included in the pulse signal.

また、ＡＤ変換部３２は、ファン２０の個数がＮ個である場合、２Ｎ以上の分解能で合成信号をＡＤ変換する。すなわち、ＡＤ変換部３２は、ファン２０の個数がＮ個である場合、Ｎビット以上の分解能で合成信号をＡＤ変換する。ＡＤ変換部３２は、変換による誤差を考慮し、Ｎビットよりも十分に高い分解能で合成信号をＡＤ変換してもよい。 Further, when the number of fans 20 is N, the AD conversion unit 32 performs AD conversion on the composite signal with a resolution of 2 N or more. That is, when the number of fans 20 is N, the AD conversion unit 32 performs AD conversion on the composite signal with a resolution of N bits or more. The AD conversion unit 32 may perform AD conversion on the composite signal with a resolution sufficiently higher than N bits, taking into account errors caused by the conversion.

パターン記憶部３４は、合成値とＮ個のパルス信号のそれぞれの値との対応関係を表す変換パターンを記憶する。変換パターンは、テーブルであってもよいし、演算式であってもよい。 The pattern storage unit 34 stores a conversion pattern representing the correspondence between the composite value and each value of the N pulse signals. The conversion pattern may be a table or an arithmetic expression.

デコード部３６は、変換パターンを参照することにより、サンプルタイミング毎に、合成値をＮ個のパルス信号のそれぞれの再生値に変換する。すなわち、デコード部３６は、Ｎ個のファン２０に対応したＮ個の再生値を復元する。各サンプルタイミングにおける再生値は、０または１である。 The decoding unit 36 converts the composite value into a reproduction value of each of the N pulse signals at each sample timing by referring to the conversion pattern. That is, the decoding unit 36 restores N reproduction values corresponding to the N fans 20. The reproduction value at each sample timing is 0 or 1.

算出部３８は、デコード部３６により生成されたＮ個の再生値のそれぞれの時系列データを受け取る。算出部３８は、Ｎ個のファン２０のそれぞれについて、対応するパルス信号の再生値における時系列データに基づき、単位時間当たりの回転数を算出する。例えば、算出部３８は、Ｎ個のファン２０のそれぞれについて、０から１または１から０へ変化する変化点の単位時間当たりの発生頻度を算出することにより、単位時間当たりの回転数を算出する。 The calculation unit 38 receives time-series data of each of the N reproduction values generated by the decoding unit 36. The calculation unit 38 calculates the number of rotations per unit time for each of the N fans 20 based on the time series data of the reproduction value of the corresponding pulse signal. For example, the calculation unit 38 calculates the number of rotations per unit time for each of the N fans 20 by calculating the frequency of occurrence per unit time of a change point that changes from 0 to 1 or from 1 to 0. .

図４は、ファンシステム１０が第１のファン２０－１および第２のファン２０－２を備える場合における、変換パターンの一例を示す図である。 FIG. 4 is a diagram showing an example of a conversion pattern when the fan system 10 includes a first fan 20-1 and a second fan 20-2.

ファンシステム１０が第１のファン２０－１および第２のファン２０－２を備える場合、パターン記憶部３４は、例えば図４に示すようなテーブルを記憶してもよい。図４のテーブルは、合成値が０の場合、第１のパルス信号の再生値が０、第２のパルス信号の再生値が０であることを表している。また、図４のテーブルは、合成値が１の場合、第１のパルス信号の再生値が１、第２のパルス信号の再生値が０であることを表している。また、図４のテーブルは、合成値が２の場合、第１のパルス信号の再生値が０、第２のパルス信号の再生値が１であることを表している。また、図４のテーブルは、合成値が３の場合、第１のパルス信号の再生値が１、第２のパルス信号の再生値が１であることを表している。 When the fan system 10 includes the first fan 20-1 and the second fan 20-2, the pattern storage unit 34 may store a table as shown in FIG. 4, for example. The table in FIG. 4 shows that when the composite value is 0, the reproduction value of the first pulse signal is 0 and the reproduction value of the second pulse signal is 0. Further, the table in FIG. 4 indicates that when the composite value is 1, the reproduction value of the first pulse signal is 1 and the reproduction value of the second pulse signal is 0. Further, the table of FIG. 4 indicates that when the composite value is 2, the reproduction value of the first pulse signal is 0 and the reproduction value of the second pulse signal is 1. Further, the table of FIG. 4 indicates that when the composite value is 3, the reproduction value of the first pulse signal is 1 and the reproduction value of the second pulse signal is 1.

このように、回転数算出部２８は、変換テーブルを参照することにより、２Ｎ以上の分解能の合成値、すなわち、Ｎビットの合成値に基づき、Ｎ個のパルス信号のそれぞれの再生値を復元することができる。なお、図４では、テーブル状の変化パターンを示しているが、変化パターンは、合成値を入力した場合、各パルスの再生値を出力する演算式であってもよい。 In this way, by referring to the conversion table, the rotation speed calculation unit 28 restores the reproduction value of each of the N pulse signals based on the composite value with a resolution of 2N or more, that is, the composite value of N bits. can do. Although FIG. 4 shows a table-like change pattern, the change pattern may be an arithmetic expression that outputs a reproduced value of each pulse when a composite value is input.

図５は、ファンシステム１０が第１のファン２０－１および第２のファン２０－２を備える場合における、合成信号、合成値の時系列データおよび再生値の時系列データの一例を示す図である。 FIG. 5 is a diagram showing an example of a composite signal, time series data of composite values, and time series data of reproduced values when the fan system 10 includes a first fan 20-1 and a second fan 20-2. be.

ＡＤ変換部３２は、サンプルタイミング毎に、合成信号をアナログ－デジタル変換した合成値を出力する。サンプリング周波数は、パルス信号の最大の周波数よりも、少なくとも２倍以上の周波数である。また、ＡＤ変換部３２は、ファン２０の個数がＮ個である場合、２Ｎ以上の分解能で合成信号をＡＤ変換する。すなわち、ＡＤ変換部３２は、ファン２０の個数がＮ個である場合、Ｎビット以上の分解能で合成信号をＡＤ変換する。例えば、図５に示す例の場合、Ｎ＝２であるので、ＡＤ変換部３２は、２２＝４の分解能で合成信号をＡＤ変換する。これにより、ＡＤ変換部３２は、Ｎ個のパルス信号のそれぞれについて、再生値の時系列データを復元可能な合成値の時系列データを生成することができる。 The AD converter 32 outputs a composite value obtained by analog-to-digital conversion of the composite signal at each sample timing. The sampling frequency is at least twice the maximum frequency of the pulse signal. Further, when the number of fans 20 is N, the AD conversion unit 32 performs AD conversion on the composite signal with a resolution of 2 N or more. That is, when the number of fans 20 is N, the AD conversion unit 32 performs AD conversion on the composite signal with a resolution of N bits or more. For example, in the case of the example shown in FIG. 5, since N=2, the AD converter 32 AD converts the composite signal with a resolution of 2 2 =4. Thereby, the AD conversion unit 32 can generate time-series data of a composite value that can restore time-series data of reproduced values for each of the N pulse signals.

デコード部３６は、変換パターンを参照することにより、サンプルタイミング毎に、合成値をＮ個のパルス信号のそれぞれの再生値に変換する。図５に示す例の場合、デコード部３６は、図４に示すテーブルを参照して、サンプルタイミング毎に、第１のファン２０－１の再生値および第２のファン２０－２の再生値を復元する。 The decoding unit 36 converts the composite value into a reproduction value of each of the N pulse signals at each sample timing by referring to the conversion pattern. In the example shown in FIG. 5, the decoding unit 36 refers to the table shown in FIG. 4 and calculates the reproduction value of the first fan 20-1 and the reproduction value of the second fan 20-2 at each sample timing. Restore.

以上のような回転数算出部２８は、Ｎ個のファン２０のそれぞれについて、駆動回路２２から出力されたパルス信号の値を、サンプルリングタイミング毎に直接検出した場合と同一の時系列データを出力することができる。 The rotation speed calculation unit 28 as described above outputs the same time series data as when the value of the pulse signal output from the drive circuit 22 is directly detected at each sampling timing for each of the N fans 20. can do.

図６は、第１例に係る合成部２４の回路構成を示す図である。合成部２４は、例えば、図６に示すような、回路構成であってもよい。図６に示す第１例に係る合成部２４は、参照電圧発生回路４６と、Ｎ個の合成回路４８とを備える。 FIG. 6 is a diagram showing a circuit configuration of the combining section 24 according to the first example. The combining section 24 may have a circuit configuration as shown in FIG. 6, for example. The combining section 24 according to the first example shown in FIG. 6 includes a reference voltage generation circuit 46 and N combining circuits 48.

参照電圧発生回路４６は、Ｎ個の合成回路４８のそれぞれに対して、発生する電圧信号の振幅の電位の参照電圧を与える。例えば、参照電圧発生回路４６は、電源電圧Ｖｃｃとグランドとの間に直列接続された複数の抵抗を有する。参照電圧発生回路４６は、電源電圧Ｖｃｃを複数の抵抗により分圧し、Ｎ個の合成回路４８のそれぞれに対して互いに異なる分圧点の電圧を参照電圧として与えられる。 The reference voltage generation circuit 46 provides each of the N synthesis circuits 48 with a reference voltage having a potential having the amplitude of the generated voltage signal. For example, reference voltage generation circuit 46 includes a plurality of resistors connected in series between power supply voltage Vcc and ground. The reference voltage generation circuit 46 divides the power supply voltage Vcc using a plurality of resistors, and applies voltages at different voltage division points to each of the N combining circuits 48 as a reference voltage.

Ｎ個の合成回路４８は、Ｎ個のファン２０に対応する。Ｎ個の合成回路４８のそれぞれは、同一の構成である。 The N combining circuits 48 correspond to the N fans 20. Each of the N combining circuits 48 has the same configuration.

Ｎ個の合成回路４８のそれぞれは、加算信号入力端子５６と、加算信号出力端子５８とが設けられる。Ｎ個の合成回路４８は、加算信号入力端子５６および加算信号出力端子５８がカスケードに接続される。より具体的には、Ｎ個の合成回路４８のうちの第ｍ（ｍは、１以上、（Ｎ－１）以下の整数）の合成回路４８－ｍの加算信号入力端子５６は、Ｎ個の合成回路４８のうちの第（ｍ＋１）の加算信号出力端子５８に接続される。 Each of the N combining circuits 48 is provided with an addition signal input terminal 56 and an addition signal output terminal 58. The N combining circuits 48 have an addition signal input terminal 56 and an addition signal output terminal 58 connected in cascade. More specifically, the addition signal input terminal 56 of the m-th (m is an integer greater than or equal to 1 and less than or equal to (N-1)) synthesis circuit 48-m of the N synthesis circuits 48 It is connected to the (m+1)th addition signal output terminal 58 of the combining circuit 48 .

また、第Ｎの合成回路４８－Ｎの加算信号入力端子５６は、所定電位に接続される。本実施形態においては、第Ｎの合成回路４８－Ｎの加算信号入力端子５６は、グランドに接続される。さらに、第１の合成回路４８－１の加算信号出力端子５８は、ファンコントローラ２６に接続される。 Further, the addition signal input terminal 56 of the Nth combining circuit 48-N is connected to a predetermined potential. In this embodiment, the addition signal input terminal 56 of the Nth combining circuit 48-N is connected to ground. Furthermore, the addition signal output terminal 58 of the first synthesis circuit 48-1 is connected to the fan controller 26.

また、Ｎ個の合成回路４８のそれぞれは、パルス入力端子６０と、参照電圧入力端子６２とがさらに設けられる。 Further, each of the N combining circuits 48 is further provided with a pulse input terminal 60 and a reference voltage input terminal 62.

パルス入力端子６０は、Ｎ個の駆動回路２２のうち対応する駆動回路２２からパルス信号を受け取る。例えば、第１の合成回路４８－１のパルス入力端子６０は、第１の駆動回路２２－１からパルス信号を受け取る。また、第ｍの合成回路４８－ｍのパルス入力端子６０は、第ｍの駆動回路２２－ｍからパルス信号を受け取る。また、第Ｎの合成回路４８－Ｎのパルス入力端子６０は、第Ｎの駆動回路２２－Ｎからパルス信号を受け取る。 The pulse input terminal 60 receives a pulse signal from a corresponding one of the N drive circuits 22 . For example, the pulse input terminal 60 of the first combining circuit 48-1 receives a pulse signal from the first driving circuit 22-1. Further, the pulse input terminal 60 of the m-th combining circuit 48-m receives a pulse signal from the m-th driving circuit 22-m. Further, the pulse input terminal 60 of the Nth combining circuit 48-N receives a pulse signal from the Nth driving circuit 22-N.

参照電圧入力端子６２は、内部で発生する電圧信号の振幅の電位の参照電圧を、参照電圧発生回路４６から受け取る。例えば、第１の合成回路４８－１の参照電圧入力端子６２は、Ｖ１ボルトを参照電圧発生回路４６から受け取る。第ｍの合成回路４８－ｍの参照電圧入力端子６２は、Ｖｍボルトを参照電圧発生回路４６から受け取る。第Ｎの合成回路４８－Ｎの参照電圧入力端子６２は、ＶＮボルトを参照電圧発生回路４６から受け取る。 The reference voltage input terminal 62 receives from the reference voltage generation circuit 46 a reference voltage of a potential having the amplitude of an internally generated voltage signal. For example, the reference voltage input terminal 62 of the first combining circuit 48-1 receives V 1 volts from the reference voltage generating circuit 46. The reference voltage input terminal 62 of the m-th combining circuit 48-m receives V m volts from the reference voltage generating circuit 46. The reference voltage input terminal 62 of the Nth combining circuit 48-N receives V N volts from the reference voltage generating circuit 46.

また、Ｎ個の合成回路４８のそれぞれは、加算回路６４と、スイッチ６６とを含む。 Further, each of the N combining circuits 48 includes an adder circuit 64 and a switch 66.

加算回路６４は、演算増幅器７０と、第１抵抗７２と、第２抵抗７４と、第３抵抗７６と、第４抵抗７８とを含む。 Addition circuit 64 includes an operational amplifier 70 , a first resistor 72 , a second resistor 74 , a third resistor 76 , and a fourth resistor 78 .

第１抵抗７２は、参照電圧入力端子６２と、演算増幅器７０の反転入力端子との間に接続される。第２抵抗７４は、演算増幅器７０の反転入力端子と、グランドとの間に接続される。第３抵抗７６は、加算信号入力端子５６と、演算増幅器７０の非反転入力端子との間に接続される。第４抵抗７８は、演算増幅器７０の非反転入力端子と、演算増幅器７０の出力端子との間に接続される。第１抵抗７２、第２抵抗７４、第３抵抗７６および第４抵抗７８は、例えば同一の抵抗値である。そして、演算増幅器７０の出力端子は、加算信号出力端子５８に接続される。 The first resistor 72 is connected between the reference voltage input terminal 62 and the inverting input terminal of the operational amplifier 70 . The second resistor 74 is connected between the inverting input terminal of the operational amplifier 70 and ground. The third resistor 76 is connected between the addition signal input terminal 56 and the non-inverting input terminal of the operational amplifier 70. The fourth resistor 78 is connected between the non-inverting input terminal of the operational amplifier 70 and the output terminal of the operational amplifier 70. The first resistor 72, the second resistor 74, the third resistor 76, and the fourth resistor 78 have, for example, the same resistance value. The output terminal of the operational amplifier 70 is connected to the addition signal output terminal 58.

スイッチ６６は、加算回路６４の演算増幅器７０の反転入力端子をグランドに短絡するか、グランドから切断するかを、パルス入力端子６０に入力されたパルス信号の値に応じて切り替える。例えば、スイッチ６６は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）により実現することができる。 The switch 66 switches between shorting the inverting input terminal of the operational amplifier 70 of the adding circuit 64 to ground or disconnecting it from the ground, depending on the value of the pulse signal input to the pulse input terminal 60. For example, the switch 66 can be realized by a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).

Ｎ個の合成回路４８のそれぞれに含まれる加算回路６４およびスイッチ６６は、与えられたパルス信号を、参照電圧入力端子６２に与えられた参照電圧の振幅の電圧信号に変換する。そして、加算回路６４は、電圧信号と、加算信号入力端子５６に与えられた信号とを加算した加算信号を、加算信号出力端子５８から出力する。例えば、第ｍの合成回路４８－ｍに含まれる加算回路６４は、第ｍの加算信号を加算信号出力端子５８から出力する。 The adder circuit 64 and the switch 66 included in each of the N synthesis circuits 48 convert the applied pulse signal into a voltage signal having the amplitude of the reference voltage applied to the reference voltage input terminal 62. Then, the addition circuit 64 outputs an addition signal obtained by adding the voltage signal and the signal applied to the addition signal input terminal 56 from the addition signal output terminal 58. For example, the addition circuit 64 included in the m-th combining circuit 48-m outputs the m-th addition signal from the addition signal output terminal 58.

従って、第ｍの合成回路４８－ｍに含まれる加算回路６４は、Ｎ個の電圧信号のうちの対応する振幅の電圧信号と、Ｎ個の合成回路４８のうちの第（ｍ＋１）の合成回路４８に含まれる加算回路６４から出力される第（ｍ＋１）の加算信号とを加算することにより、第ｍの加算信号を生成する。 Therefore, the adder circuit 64 included in the m-th combining circuit 48-m combines the voltage signal of the corresponding amplitude among the N voltage signals with the (m+1)-th combining circuit of the N combining circuits 48. By adding the (m+1)th addition signal output from the addition circuit 64 included in 48, the mth addition signal is generated.

また、Ｎ個の合成回路４８のうちのＮ番目の合成回路４８に含まれる加算回路６４は、Ｎ個の電圧信号のうちの対応する振幅の電圧信号と、所定電位（例えばグランド電位）とを加算することにより、第Ｎの加算信号を生成する。 Further, the addition circuit 64 included in the N-th combining circuit 48 out of the N combining circuits 48 connects a voltage signal with a corresponding amplitude among the N voltage signals and a predetermined potential (for example, ground potential). By adding, an Nth addition signal is generated.

そして、Ｎ個の合成回路４８のうちの第１の合成回路４８－１は、生成した第１の加算信号を、合成信号としてファンコントローラ２６へと出力する。 Then, the first combining circuit 48-1 of the N combining circuits 48 outputs the generated first addition signal to the fan controller 26 as a combined signal.

このような第１例に係る合成部２４は、第Ｎの電圧信号と所定電位とを加算した第Ｎの加算信号を生成する。さらに、合成部２４は、第ｍの電圧信号と第（ｍ＋１）の加算信号を加算した第ｍの加算信号を生成する、といったようにＮ個の電圧信号を１つずつ累積加算する。そして、合成部２４は、累積加算した最終段の第１の加算信号を、合成信号として出力する。従って、第１例に係る合成部２４は、Ｎ個のパルス信号を、それぞれが互いに異なる振幅のＮ個の電圧信号に変換し、Ｎ個の電圧信号を加算した合成信号を生成してファンコントローラ２６へと出力することができる。 The combining unit 24 according to the first example generates an Nth addition signal by adding the Nth voltage signal and a predetermined potential. Furthermore, the combining unit 24 cumulatively adds the N voltage signals one by one, such as generating an m-th addition signal by adding the m-th voltage signal and the (m+1)-th addition signal. Then, the combining unit 24 outputs the cumulatively added first addition signal of the final stage as a combined signal. Therefore, the combining unit 24 according to the first example converts the N pulse signals into N voltage signals each having a different amplitude, generates a composite signal by adding the N voltage signals, and controls the fan controller. 26.

なお、加算回路６４は、参照電圧入力端子６２に与えられた参照電圧の正負を反転させた振幅の電圧信号と、加算信号入力端子５６に与えられた信号とを加算する回路であってもよい。すなわち、この場合、加算回路６４は、減算をする。このような構成であっても、第１例に係る合成部２４は、それぞれが互いに異なる振幅のＮ個の電圧信号に変換し、Ｎ個の電圧信号を加算した合成信号を生成してファンコントローラ２６へと出力することができる。 Note that the addition circuit 64 may be a circuit that adds a voltage signal having an amplitude obtained by inverting the positive and negative of the reference voltage applied to the reference voltage input terminal 62 and a signal applied to the addition signal input terminal 56. . That is, in this case, the addition circuit 64 performs subtraction. Even with such a configuration, the combining unit 24 according to the first example converts the voltage signals into N voltage signals each having a different amplitude, generates a composite signal by adding the N voltage signals, and outputs the composite signal to the fan controller. 26.

図７は、第１例に係る合成回路４８が組み込まれた駆動回路２２の回路構成を示す図である。 FIG. 7 is a diagram showing the circuit configuration of the drive circuit 22 incorporating the synthesis circuit 48 according to the first example.

第１例に係る合成部２４に備えられるＮ個の合成回路４８のそれぞれは、Ｎ個の駆動回路２２のうちの対応するパルス信号を出力する駆動回路２２に一体的に設けられてもよい。この場合、Ｎ個の駆動回路２２のそれぞれは、内部駆動回路８２と、加算回路６４と、スイッチ６６とを含む。また、この場合、Ｎ個の駆動回路２２のそれぞれは、加算信号入力端子５６と、加算信号出力端子５８と、参照電圧入力端子６２とがさらに設けられる。 Each of the N combining circuits 48 included in the combining unit 24 according to the first example may be provided integrally with a driving circuit 22 that outputs a corresponding pulse signal among the N driving circuits 22. In this case, each of the N drive circuits 22 includes an internal drive circuit 82, an adder circuit 64, and a switch 66. Further, in this case, each of the N drive circuits 22 is further provided with an addition signal input terminal 56, an addition signal output terminal 58, and a reference voltage input terminal 62.

内部駆動回路８２は、対応するファン２０のモータを駆動する。さらに、内部駆動回路８２は、ファンコントローラ２６から制御信号を受け取り、受け取った制御信号に応じて対応するファン２０のモータを制御することにより、対応するファン２０の回転速度を変更する。そして、内部駆動回路８２は、対応するファン２０の単位時間当たりの回転数に比例した周波数のパルス信号を出力する。 Internal drive circuit 82 drives the motor of the corresponding fan 20 . Further, the internal drive circuit 82 receives a control signal from the fan controller 26 and changes the rotational speed of the corresponding fan 20 by controlling the motor of the corresponding fan 20 according to the received control signal. Then, the internal drive circuit 82 outputs a pulse signal with a frequency proportional to the number of rotations per unit time of the corresponding fan 20.

加算回路６４は、図６に示した構成と同一である。スイッチ６６は、内部駆動回路８２からパルス信号を受け取り、パルス信号によって、加算回路６４の演算増幅器７０の反転入力端子をグランドに短絡するか、グランドから切断するかを切り替える。 Adder circuit 64 has the same configuration as shown in FIG. The switch 66 receives a pulse signal from the internal drive circuit 82, and depending on the pulse signal, switches the inverting input terminal of the operational amplifier 70 of the summing circuit 64 to the ground or disconnects it from the ground.

このような構成のＮ個の駆動回路２２を備えるファンシステム１０は、合成部２４を実現する回路を別個に備えないでよいので、配線数および回路スペースを削減することができる。 Since the fan system 10 including the N drive circuits 22 having such a configuration does not need to separately include a circuit for realizing the combining section 24, the number of wiring lines and the circuit space can be reduced.

図８は、第２例に係る合成部２４の回路構成を示す図である。合成部２４は、例えば、図８に示すような、第２例に係る回路構成であってもよい。 FIG. 8 is a diagram showing a circuit configuration of the combining section 24 according to the second example. The combining unit 24 may have a circuit configuration according to the second example as shown in FIG. 8, for example.

第２例に係る合成部２４は、Ｎ個の合成回路４８のそれぞれが、加算回路６４に代えて、ツェナーダイオード８４を含む点において、第１例と異なる。以下、第２例に係る合成部２４について、第１例との相違点を説明する。 The combining unit 24 according to the second example differs from the first example in that each of the N combining circuits 48 includes a Zener diode 84 instead of the adder circuit 64. Hereinafter, the differences between the synthesizing section 24 according to the second example and the first example will be explained.

ツェナーダイオード８４は、アノードが加算信号出力端子５８に接続され、カソードが加算信号入力端子５６に接続される。また、ツェナーダイオード８４は、制御ノードに、参照電圧入力端子６２に入力された参照電圧が与えられる。ツェナーダイオード８４は、アノードとカソードとの間に逆方向電圧が印加された場合、制御ノードに印加された電圧に応じた定電圧を、アノードとカソードとの間に発生する。 The Zener diode 84 has an anode connected to the addition signal output terminal 58 and a cathode connected to the addition signal input terminal 56. Furthermore, the reference voltage input to the reference voltage input terminal 62 is applied to the control node of the Zener diode 84 . When a reverse voltage is applied between the anode and the cathode, the Zener diode 84 generates a constant voltage between the anode and the cathode depending on the voltage applied to the control node.

スイッチ６６は、ツェナーダイオード８４のアノードとカソードとの間を、短絡するか、開放するかを切り替える。 The switch 66 switches between shorting and opening the anode and cathode of the Zener diode 84.

また、第Ｎの合成回路４８－Ｎの加算信号入力端子５６は、所定電位（第１電位）に接続される。本実施形態においては、第Ｎの合成回路４８－Ｎの加算信号入力端子５６は、電源電位に接続される。また、第Ｎの合成回路４８－Ｎの加算信号出力端子５８は、抵抗を介してグランド（第２電位）に接続される。 Further, the addition signal input terminal 56 of the N-th combining circuit 48-N is connected to a predetermined potential (first potential). In this embodiment, the addition signal input terminal 56 of the Nth combining circuit 48-N is connected to the power supply potential. Further, the addition signal output terminal 58 of the N-th combining circuit 48-N is connected to ground (second potential) via a resistor.

このような第２例に係る合成部２４は、所定電位とグランドとの間にＮ個のツェナーダイオード８４が直列に接続される。Ｎ個のツェナーダイオード８４のそれぞれは、対応するパルス信号に応じて、対応する電圧信号の振幅に応じた定電圧を発生するか、アノードとカソードとの間が短絡されるかが切り替えられる。そして、合成部２４は、直列に接続されたＮ個のツェナーダイオード８４のうち、最もグランド側の第１の合成回路４８－１に含まれるツェナーダイオード８４のアノードの電位を、合成信号として出力する。従って、第２例に係る合成部２４は、Ｎ個のパルス信号を、それぞれが互いに異なる振幅のＮ個の電圧信号に変換し、Ｎ個の電圧信号を加算した加算電圧を所定電位から減算した合成信号を生成することができる。そして、合成部２４は、生成した合成信号をファンコントローラ２６へと出力することができる。 In the combining unit 24 according to the second example, N Zener diodes 84 are connected in series between a predetermined potential and the ground. Each of the N Zener diodes 84 is switched, depending on the corresponding pulse signal, to generate a constant voltage according to the amplitude of the corresponding voltage signal or to short-circuit the anode and cathode. Then, the combining unit 24 outputs the potential of the anode of the Zener diode 84 included in the first combining circuit 48-1 closest to the ground among the N Zener diodes 84 connected in series as a combined signal. . Therefore, the synthesis unit 24 according to the second example converts the N pulse signals into N voltage signals each having a different amplitude, and subtracts the summed voltage obtained by adding the N voltage signals from the predetermined potential. A composite signal can be generated. The combining unit 24 can then output the generated combined signal to the fan controller 26.

図９は、第２例に係る合成回路４８が組み込まれた駆動回路２２の回路構成を示す図である。 FIG. 9 is a diagram showing the circuit configuration of the drive circuit 22 incorporating the synthesis circuit 48 according to the second example.

第２例に係る合成部２４に備えられるＮ個の合成回路４８のそれぞれは、Ｎ個の駆動回路２２のうちの対応するパルス信号を出力する駆動回路２２と一体的に設けられてもよい。この場合、Ｎ個の駆動回路２２のそれぞれは、内部駆動回路８２と、ツェナーダイオード８４と、スイッチ６６とを含む。また、この場合、Ｎ個の駆動回路２２のそれぞれは、加算信号入力端子５６と、加算信号出力端子５８と、参照電圧入力端子６２とがさらに設けられる。 Each of the N combining circuits 48 included in the combining unit 24 according to the second example may be provided integrally with a driving circuit 22 that outputs a corresponding pulse signal among the N driving circuits 22. In this case, each of the N drive circuits 22 includes an internal drive circuit 82, a Zener diode 84, and a switch 66. Further, in this case, each of the N drive circuits 22 is further provided with an addition signal input terminal 56, an addition signal output terminal 58, and a reference voltage input terminal 62.

内部駆動回路８２は、図７に示した構成と同一である。ツェナーダイオード８４は、図８に示した構成と同一である。スイッチ６６は、内部駆動回路８２からパルス信号を受け取り、パルス信号によって、ツェナーダイオード８４のアノードとカソードとの間を、短絡するか、開放するかを切り替える。 Internal drive circuit 82 has the same configuration as shown in FIG. Zener diode 84 has the same configuration as shown in FIG. The switch 66 receives a pulse signal from the internal drive circuit 82, and switches between shorting and opening the anode and cathode of the Zener diode 84 depending on the pulse signal.

このような構成のＮ個の駆動回路２２を備えるファンシステム１０は、合成部２４を実現する回路を別個に備えないでよいので、配線数および回路スペースを削減することができる。 Since the fan system 10 including the N drive circuits 22 having such a configuration does not need to separately include a circuit for realizing the combining section 24, the number of wiring lines and the circuit space can be reduced.

以上のような実施形態に係るファンシステム１０は、次のような効果を奏する。 The fan system 10 according to the embodiment described above has the following effects.

実施形態に係るファンシステム１０は、それぞれがＮ個のファン２０のうちの対応するファン２０の時間当たりの回転数に比例した周波数のＮ個のパルス信号を、それぞれが互いに異なる振幅のＮ個の電圧信号に変換し、Ｎ個の電圧信号を加算した合成信号を生成する。続いて、ファンシステム１０は、サンプルタイミング毎に、合成信号をアナログ－デジタル変換した合成値を出力する。続いて、ファンシステム１０は、合成値とＮ個のパルス信号のそれぞれの値との対応関係を表す変換パターンを参照することにより、サンプルタイミング毎に、合成値をＮ個のパルス信号のそれぞれの再生値に変換する。そして、ファンシステム１０は、Ｎ個のファン２０のそれぞれについて、対応するパルス信号の再生値における時系列データに基づき回転数を算出する。 The fan system 10 according to the embodiment sends N pulse signals each having a frequency proportional to the number of rotations per hour of the corresponding fan 20 among the N fans 20, and N pulse signals each having a different amplitude from each other. It is converted into a voltage signal, and a composite signal is generated by adding the N voltage signals. Subsequently, the fan system 10 outputs a composite value obtained by analog-to-digital conversion of the composite signal at each sample timing. Next, the fan system 10 converts the composite value to each of the N pulse signals at each sample timing by referring to the conversion pattern representing the correspondence between the composite value and each value of the N pulse signals. Convert to playback value. Then, the fan system 10 calculates the rotation speed for each of the N fans 20 based on the time series data of the reproduction value of the corresponding pulse signal.

これにより、実施形態に係るファンシステム１０は、Ｎ個のファン２０のそれぞれの単位時間当たりの回転数を少ない配線により検出することができる。 Thereby, the fan system 10 according to the embodiment can detect the number of rotations per unit time of each of the N fans 20 with a small number of wirings.

また、実施形態に係るファンシステム１０は、Ｎ個のパルス信号のうちの第ｎのファン２０－ｎに対応する第ｎのパルス信号を、式（１）に示すＶｎボルトの振幅の電圧信号に変換する。
Ｖｎ＝Ａ（ｎ－１）×Ｂ…（１） Further, the fan system 10 according to the embodiment converts the n-th pulse signal corresponding to the n-th fan 20-n out of the N pulse signals into a voltage signal with an amplitude of V n volts shown in equation (1). Convert to
V n =A (n-1) ×B…(1)

ここで、Ａは、２以上の実数である。例えば、Ａは、２であってもよい。Ｂは、０以外の任意の実数である。 Here, A is a real number of 2 or more. For example, A may be 2. B is any real number other than 0.

これにより、実施形態に係るファンシステム１０は、Ｎ個のファン２０のそれぞれの単位時間当たりの回転数を、精度良く算出することができる。 Thereby, the fan system 10 according to the embodiment can accurately calculate the number of rotations per unit time of each of the N fans 20.

さらに、実施形態に係るファンシステム１０は、Ｎ個のファン２０のそれぞれの回転数に基づき、Ｎ個のファン２０の回転速度を制御する。これにより、実施形態に係るファンシステム１０は、個のファン２０のそれぞれの単位時間当たりの回転数を少ない配線により検出し、Ｎ個のファン２０の回転速度を制御することができる。 Furthermore, the fan system 10 according to the embodiment controls the rotation speeds of the N fans 20 based on the rotation speeds of each of the N fans 20. Thereby, the fan system 10 according to the embodiment can detect the number of rotations per unit time of each of the fans 20 with a small number of wirings, and can control the rotational speed of the N fans 20.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, substitutions, and changes can be made without departing from the gist of the invention. These embodiments and their modifications are included within the scope and gist of the invention, as well as within the scope of the invention described in the claims and its equivalents.

１０ ファンシステム
２０ ファン
２２ 駆動回路
２４ 合成部
２６ ファンコントローラ
２８ 回転数算出部
３０ 制御部
３２ ＡＤ変換部
３４ パターン記憶部
３６ デコード部
３８ 算出部
４６ 参照電圧発生回路
４８ 合成回路
５６ 加算信号入力端子
５８ 加算信号出力端子
６０ パルス入力端子
６２ 参照電圧入力端子
６６ スイッチ
６４ 加算回路
７０ 演算増幅器
７２ 第１抵抗
７４ 第２抵抗
７６ 第３抵抗
７８ 第４抵抗
８２ 内部駆動回路
８４ ツェナーダイオード 10 Fan system 20 Fan 22 Drive circuit 24 Synthesizing section 26 Fan controller 28 Rotation speed calculating section 30 Control section 32 AD converting section 34 Pattern storage section 36 Decoding section 38 Calculating section 46 Reference voltage generation circuit 48 Synthesizing circuit 56 Addition signal input terminal 58 Addition signal output terminal 60 Pulse input terminal 62 Reference voltage input terminal 66 Switch 64 Addition circuit 70 Operational amplifier 72 First resistor 74 Second resistor 76 Third resistor 78 Fourth resistor 82 Internal drive circuit 84 Zener diode

本発明の第１態様に係る回転数算出装置は、Ｎ個（Ｎは２以上の整数）のファンのそれぞれの回転数を算出する回転数算出装置であって、それぞれが前記Ｎ個のファンのうちの対応するファンの単位時間当たりの回転数に比例した周波数のＮ個のパルス信号を受け取り、前記Ｎ個のパルス信号を、それぞれが互いに異なる振幅のＮ個の電圧信号に変換し、前記Ｎ個の電圧信号を加算した合成信号を生成する合成部と、サンプルタイミング毎に、前記合成信号をアナログ－デジタル変換した合成値を出力するＡＤ変換部と、前記合成値と前記Ｎ個のパルス信号のそれぞれの値との対応関係を表す変換パターンを参照することにより、前記サンプルタイミング毎に、前記合成値を前記Ｎ個のパルス信号のそれぞれの再生値に変換するデコード部と、前記Ｎ個のファンのそれぞれについて、対応するパルス信号の前記再生値における時系列データに基づき前記回転数を算出する算出部とを備える。前記合成部は、前記Ｎ個のパルス信号に対応するＮ個の合成回路を有する。前記Ｎ個の合成回路のそれぞれは、加算回路を含む。前記Ｎ個の合成回路のうちの第ｍ（ｍは、１以上（Ｎ－１）以下の整数）の合成回路に含まれる前記加算回路は、前記Ｎ個の電圧信号のうちの対応する振幅の電圧信号と、前記Ｎ個の合成回路のうちの第（ｍ＋１）の合成回路に含まれる前記加算回路から出力される第（ｍ＋１）の加算信号とを加算することにより、第ｍの加算信号を生成する。前記Ｎ個の合成回路のうちの第Ｎの合成回路に含まれる前記加算回路は、前記Ｎ個の電圧信号のうちの対応する振幅の電圧信号と、所定電位とを加算することにより、第Ｎの加算信号を生成する。前記Ｎ個の合成回路のうちの第１の合成回路は、生成した第１の加算信号を、前記合成信号として出力する。 A rotation speed calculation device according to a first aspect of the present invention is a rotation speed calculation device that calculates the rotation speed of each of N fans (N is an integer of 2 or more), wherein each rotation speed calculation device calculates the rotation speed of each of the N fans. Receive N pulse signals with a frequency proportional to the number of rotations per unit time of the corresponding fan, convert the N pulse signals into N voltage signals each having a different amplitude, and convert the N pulse signals into N voltage signals each having a different amplitude. a synthesis unit that generates a composite signal by adding N voltage signals; an AD conversion unit that outputs a composite value obtained by analog-to-digital conversion of the composite signal at each sample timing; a decoding unit that converts the composite value into a reproduction value of each of the N pulse signals at each sample timing by referring to a conversion pattern representing a correspondence relationship with each value of the N pulse signals; For each of the fans, the fan includes a calculation unit that calculates the rotation speed based on time-series data of the reproduction value of the corresponding pulse signal. The combining section includes N combining circuits corresponding to the N pulse signals. Each of the N combining circuits includes an adder circuit. The adding circuit included in the m-th (m is an integer from 1 to (N-1)) of the N combining circuits calculates the amplitude of the corresponding one of the N voltage signals. The m-th addition signal is obtained by adding the voltage signal and the (m+1)-th addition signal output from the adding circuit included in the (m+1)-th combining circuit of the N combining circuits. generate. The adding circuit included in the N-th combining circuit of the N combining circuits adds the voltage signal of the corresponding amplitude among the N voltage signals and a predetermined potential to generate the N-th combining circuit. generates a sum signal. A first combining circuit of the N combining circuits outputs the generated first addition signal as the combined signal.

Claims (9)

Ｎ個（Ｎは２以上の整数）のファンのそれぞれの回転数を算出する回転数算出装置であって、
それぞれが前記Ｎ個のファンのうちの対応するファンの単位時間当たりの回転数に比例した周波数のＮ個のパルス信号を受け取り、前記Ｎ個のパルス信号を、それぞれが互いに異なる振幅のＮ個の電圧信号に変換し、前記Ｎ個の電圧信号を加算した合成信号を生成する合成部と、
サンプルタイミング毎に、前記合成信号をアナログ－デジタル変換した合成値を出力するＡＤ変換部と、
前記合成値と前記Ｎ個のパルス信号のそれぞれの値との対応関係を表す変換パターンを参照することにより、前記サンプルタイミング毎に、前記合成値を前記Ｎ個のパルス信号のそれぞれの再生値に変換するデコード部と、
前記Ｎ個のファンのそれぞれについて、対応するパルス信号の前記再生値における時系列データに基づき前記回転数を算出する算出部と、
を備える回転数算出装置。 A rotation speed calculation device that calculates the rotation speed of each of N fans (N is an integer of 2 or more),
Each receives N pulse signals having a frequency proportional to the number of revolutions per unit time of a corresponding one of the N fans, and transmits the N pulse signals to N pulse signals each having a different amplitude from each other. a combining unit that converts into a voltage signal and generates a composite signal by adding the N voltage signals;
an AD converter that outputs a composite value obtained by converting the composite signal from analog to digital at each sample timing;
By referring to a conversion pattern representing the correspondence between the composite value and each value of the N pulse signals, the composite value is converted into a reproduced value of each of the N pulse signals at each sample timing. a decoding unit to convert;
a calculation unit that calculates the rotation speed for each of the N fans based on time series data of the reproduction value of the corresponding pulse signal;
A rotation speed calculation device comprising: 前記合成部は、前記Ｎ個のパルス信号のうちの第ｎ（ｎは１以上Ｎ以下の整数）のファンに対応する第ｎのパルス信号を、式（１）に示すＶｎボルトの振幅の電圧信号に変換する
Ｖｎ＝Ａ（ｎ－１）×Ｂ…（１）
前記Ａは、２以上の実数であり、
前記Ｂは、０以外の任意の実数である
請求項１に記載の回転数算出装置。 The synthesizing unit converts the n-th pulse signal corresponding to the n-th fan (n is an integer from 1 to N) out of the N pulse signals into an amplitude of V n volts shown in equation (1). Convert to voltage signal V n =A (n-1) ×B...(1)
The A is a real number of 2 or more,
The rotation speed calculation device according to claim 1, wherein the B is any real number other than 0. 前記Ａは、２である
請求項２に記載の回転数算出装置。 The rotation speed calculation device according to claim 2, wherein the A is 2. 請求項１から３の何れか１項に記載の回転数算出装置と、
前記Ｎ個のファンのそれぞれの前記回転数に基づき、前記Ｎ個のファンの回転速度を制御する制御部と、
を備えるファン制御装置。 The rotation speed calculation device according to any one of claims 1 to 3,
a control unit that controls the rotational speed of the N fans based on the rotational speed of each of the N fans;
A fan control device comprising: 前記Ｎ個のファンに対応するＮ個の駆動回路をさらに備え、
前記Ｎ個の駆動回路のそれぞれは、前記Ｎ個のファンのうちの対応するファンを駆動し、前記Ｎ個のファンのうちの対応するファンの単位時間当たりの回転数に比例した周波数の前記パルス信号を出力する
請求項４に記載のファン制御装置。 further comprising N drive circuits corresponding to the N fans,
Each of the N driving circuits drives a corresponding one of the N fans, and each of the N driving circuits drives a corresponding one of the N fans, and the pulse having a frequency proportional to the number of rotations per unit time of the corresponding one of the N fans. The fan control device according to claim 4, which outputs a signal. 前記合成部は、前記Ｎ個のパルス信号に対応するＮ個の合成回路を有し、
前記Ｎ個の合成回路のそれぞれは、加算回路を含み、
前記Ｎ個の合成回路のうちの第ｍ（ｍは、１以上（Ｎ－１）以下の整数）の合成回路に含まれる前記加算回路は、前記Ｎ個の電圧信号のうちの対応する振幅の電圧信号と、前記Ｎ個の合成回路のうちの第（ｍ＋１）の合成回路に含まれる前記加算回路から出力される第（ｍ＋１）の加算信号とを加算することにより、第ｍの加算信号を生成し、
前記Ｎ個の合成回路のうちの第Ｎの合成回路に含まれる前記加算回路は、前記Ｎ個の電圧信号のうちの対応する振幅の電圧信号と、所定電位とを加算することにより、第Ｎの加算信号を生成し、
前記Ｎ個の合成回路のうちの第１の合成回路は、生成した第１の加算信号を、前記合成信号として出力する
請求項５に記載のファン制御装置。 The combining section has N combining circuits corresponding to the N pulse signals,
Each of the N combining circuits includes an adder circuit,
The adding circuit included in the m-th (m is an integer from 1 to (N-1)) of the N combining circuits calculates the amplitude of the corresponding one of the N voltage signals. The m-th addition signal is obtained by adding the voltage signal and the (m+1)-th addition signal output from the adding circuit included in the (m+1)-th combining circuit of the N combining circuits. generate,
The adding circuit included in the N-th combining circuit of the N combining circuits adds the voltage signal of the corresponding amplitude among the N voltage signals and a predetermined potential to generate the N-th combining circuit. generate a summation signal of
The fan control device according to claim 5, wherein a first combining circuit of the N combining circuits outputs the generated first addition signal as the combined signal. 前記Ｎ個の合成回路のそれぞれは、前記Ｎ個の駆動回路のうちの対応するパルス信号を出力する駆動回路と一体的に設けられる
請求項６に記載のファン制御装置。 The fan control device according to claim 6, wherein each of the N combining circuits is provided integrally with a drive circuit that outputs a corresponding pulse signal among the N drive circuits. 前記合成部は、前記Ｎ個のパルス信号に対応するＮ個の合成回路を有し、
前記Ｎ個の合成回路のそれぞれは、ツェナーダイオードと、スイッチとを含み、
前記ツェナーダイオードは、アノードとカソードとの間に電力が与えられた場合に、
前記Ｎ個の電圧信号のうちの対応する電圧信号の振幅と同一の定電圧を発生し、
前記スイッチは、前記Ｎ個のパルス信号のうちの対応するパルス信号に応じて、前記ツェナーダイオードのアノードとカソードとの間を短絡するか開放するかを切り替え、
前記Ｎ個の合成回路のうちの第１の合成回路に含まれる前記ツェナーダイオードは、カソードに第１電位が印加され、
前記Ｎ個の合成回路のうちの第ｍ（ｍは、２以上、（Ｎ－１）以下の整数）の合成回路に含まれる前記ツェナーダイオードは、カソードに前記Ｎ個の合成回路のうちの第（ｍ－１）の合成回路に含まれる前記ツェナーダイオードのアノードが接続され、アノードに前記Ｎ個の合成回路のうちの第（ｍ＋１）の合成回路に含まれる前記ツェナーダイオードのカソードが接続され、
前記Ｎ個の合成回路のうちの第Ｎの合成回路に含まれる前記ツェナーダイオードのアノードは、抵抗を介して前記第１電位より低い第２電位に接続され、
前記合成部は、前記Ｎ個の合成回路のうちの第Ｎの合成回路に含まれる前記ツェナーダイオードのアノードから出力された信号を、前記合成信号として出力する
請求項５に記載のファン制御装置。 The combining section has N combining circuits corresponding to the N pulse signals,
Each of the N composite circuits includes a Zener diode and a switch,
The Zener diode, when powered between the anode and cathode,
generating a constant voltage that is the same as the amplitude of the corresponding voltage signal among the N voltage signals;
The switch switches between short-circuiting and opening the anode and cathode of the Zener diode according to a corresponding pulse signal among the N pulse signals,
The Zener diode included in the first combining circuit of the N combining circuits has a first potential applied to its cathode,
The Zener diode included in the mth (m is an integer from 2 to (N-1)) of the N combining circuits has a cathode connected to the mth combining circuit of the N combining circuits. The anode of the Zener diode included in the (m-1) composite circuit is connected to the anode, and the cathode of the Zener diode included in the (m+1) composite circuit of the N composite circuits is connected to the anode,
The anode of the Zener diode included in the Nth combining circuit of the N combining circuits is connected to a second potential lower than the first potential via a resistor,
The fan control device according to claim 5, wherein the combining section outputs a signal output from an anode of the Zener diode included in an Nth combining circuit of the N combining circuits as the combined signal. 前記Ｎ個の合成回路のそれぞれは、前記Ｎ個の駆動回路のうちの対応するパルス信号を出力する駆動回路と一体的に設けられる
請求項８に記載のファン制御装置。 The fan control device according to claim 8, wherein each of the N combining circuits is provided integrally with a drive circuit that outputs a corresponding pulse signal among the N drive circuits.
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Citations (3)

* Cited by examiner, † Cited by third party
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JP2008208806A (en) * 2007-02-27 2008-09-11 Nec Corp Fan failure diagnosis device, method and program
JP2014222058A (en) * 2013-05-14 2014-11-27 東芝シュネデール・インバータ株式会社 Fan rotation speed reduction detecting circuit and fan driving system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007013453A (en) * 2005-06-29 2007-01-18 Aisin Seiki Co Ltd Signal input device, signal output device, signal input/output device and status monitoring device for wheel using the same
JP2008208806A (en) * 2007-02-27 2008-09-11 Nec Corp Fan failure diagnosis device, method and program
JP2014222058A (en) * 2013-05-14 2014-11-27 東芝シュネデール・インバータ株式会社 Fan rotation speed reduction detecting circuit and fan driving system

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