JP2023070664A - トランジスタ構造 - Google Patents

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Abstract

【課題】実施形態は、フィン構造が倒壊するのを防止し得るトランジスタ構造を提供する。【解決手段】トランジスタ構造は、基板２００と、絶縁壁（酸化物スペーサ３０４、窒化物スペーサ３０６）と、ゲート領域（ゲート材料５０４、複合キャップ層５０６）とを含んでいる。基板は、フィン構造を有する。絶縁壁は、フィン構造の側壁をクランプする。ゲート領域は、フィン構造及び絶縁壁の上にある。絶縁壁は、フィン構造が倒壊するのを防止する。【選択図】図１２

Description

本発明は、トランジスタ構造に関し、特に、活性領域又は幅狭フィン構造、特にフィン構造の側壁、をクランプする固体壁を形成し、ソース／ドレインのエッジとゲートのエッジとの間の相対的な位置又は距離を制御可能にし、ソース／ドレインの抵抗を改善し、ソース／ドレイン領域の大部分を絶縁材料によってアイソレートすることができるトランジスタ構造に関する。
ＦＩＮ構造（ＦｉｎＦＥＴ又はトライゲート）を持つ最先端の電界効果トランジスタ（例えば、ＮＭＯＳ（Ｎ型金属酸化膜半導体）トランジスタ）の一例を図１に示す。絶縁材料（例えば、酸化物、又は酸化物／窒化物、又は一部のｈｉｇｈ－ｋ誘電体など）を用いて他のトランジスタの側壁から絶縁された側壁を持つ三次元（３Ｄ）シリコン表面上に、（金属、ポリシリコン、ポリサイドなどのような）何らかの導電材料を絶縁体の上に用いたＮＭＯＳトランジスタのゲート構造１０が形成される。イオン注入に熱アニーリングを加えた技術で高濃度のｎ型（ｎ＋）ドーパントをｐ型基板（又はｐウェル）に注入することによって、ＮＭＯＳトランジスタのソース１１とドレイン１２が形成され、ひいては、２つの離隔されたｎ＋／ｐジャンクション領域がもたらされる。
また、衝突電離及びホットキャリア注入を減少させるために、高濃度ドープトｎ＋／ｐジャンクションに先立って、イオン注入に熱アニーリングを加えた技術によってソース１１及びドレイン１２の前に低濃度ドープトドレイン（ｎ－型ＬＤＤ）１３を形成することが一般的であり、このようなイオン注入に熱アニーリングを加えた技術は、（図１に示すように）ゲート構造１０の下にある３Ｄ活性領域の部分に入り込んだＬＤＤ１３を生じさせることが多い。従って、ＬＤＤ１３同士の間の有効チャネル長１４が不可避的に短くなる。
一方で、製造プロセス技術の進歩は、ＮＭＯＳトランジスタのジオメトリを水平及び垂直の両方向の寸法でスケールダウンする（例えば、ラムダ（λ）と呼ばれる最小フィーチャーサイズを２８ｎｍから５ｎｍ又は３ｎｍに縮小するなど）ことによって、急速に前進し続けている。しかし、このようなＦｉｎＦＥＴ又はトライゲートジオメトリのスケーリングに起因して、多数の問題が導入されたり悪化したりする：
（１）水平及び垂直の両方向の寸法がスケールダウン縮小されるにつれて、ゲート、スペーサ、及びイオン注入形成を用いた従来のセルフアライン法のみでは、ＬＤＤジャンクションエッジ（又はソース／ドレインエッジ）をゲート構造１０のエッジに完璧な位置でアライメントすることが難しくなっている。また、イオン注入ダメージを除去するための熱アニーリング技術は、様々なエネルギー源や他の熱プロセスを用いることによる例えば急速熱アニーリング法などの高温処理技術に頼らなければならない。斯くして引き起こされる１つの問題はゲート誘起ドレインリーク（gate-induced drain leakage；ＧＩＤＬ）電流であり、生じるＧＩＤＬ電流は、リーク電流を減らすために最小化されるべきであるというのが事実であるにもかかわらず、制御するのが困難であり、引き起こされる他の問題は、有効チャネル１４の長さを制御するのが困難であり、それ故に短チャネル効果（short channel effect；ＳＣＥ）が殆ど最小化されないことである。さらに、ＧＩＤＬを制御し得るようにソース／ドレインエッジとゲート構造１０のエッジとの間の相対位置を調節することも困難である；
（２）また、ＬＤＤ１３（又はＮＭＯＳにおけるｎ＋／ｐジャンクション、若しくはＰＭＯＳ（ｐ型金属酸化膜半導体）におけるｐ＋／ｎジャンクション）を形成するためのイオン注入は、シリコン表面の上から基板に真っ直ぐ下に基板にイオンを挿入するための砲撃のように作用するので、より高いドーピング濃度を持つ頂面から、より低いドーピング濃度を持つジャンクション領域へと、ドーパント濃度が垂直方向に不均一に分布するため、ソース１１及びドレイン１２から有効チャネル１４及び基板本体領域まで欠陥の少ない均一な材料界面を作るのが困難である；
（３）さらに、水平方向の寸法が７ｎｍ、５ｎｍ、又は３ｎｍへとスケールダウンされるとき、ＮＭＯＳトランジスタのフィン構造の高さ（垂直方向の寸法）（例えば６０－３００ｎｍなど）が、ＮＭＯＳトランジスタのフィン構造の幅（水平方向の寸法）（例えば３－７ｎｍなど）よりも遥かに大きくなり、その結果、フィン構造が脆弱になったり、さらには、続くプロセス（例えばソース／ドレイン形成、ゲート形成など）中に倒壊したりする。
故に、本発明は、上述の１）－３）の問題を解決するためのトランジスタ構造を提供する。
本発明の一実施形態はトランジスタ構造を提供する。当該トランジスタ構造は、基板と、絶縁壁と、ゲート領域とを含む。基板はフィン構造を有する。絶縁壁は、フィン構造の側壁をクランプする。ゲート領域は、フィン構造及び絶縁壁の上にある。絶縁壁は、フィン構造が倒壊するのを防止するように構成されている。
本発明の一態様によれば、絶縁壁は、フィン構造の４つの側壁をクランプする。
本発明の一態様によれば、当該トランジスタ構造は更に、絶縁壁を取り囲むシャロートレンチアイソレーション（ＳＴＩ）層を含む。
本発明の一態様によれば、当該トランジスタ構造は更に、フィン構造の側壁と絶縁壁との間に配置されたシートチャネル層を含み、該シートチャネル層は選択エピタキシャル成長技術によって形成されている。
本発明の一態様によれば、ゲート領域は、フィン構造の上のゲート誘電体層と、該ゲート誘電体層の上のゲート導電層と、該ゲート導電層の上のキャップ層とを有する。
本発明の一態様によれば、絶縁壁は、ゲート誘電体層、ゲート導電層、及びキャップ層の形成中にフィン構造が倒壊するのを防止するように構成されている。
本発明の一態様によれば、当該トランジスタ構造は更に、ゲート領域の側壁上のスペーサ層を含む。
本発明の一態様によれば、当該トランジスタ構造は更に、フィン構造に当接した第１の導電領域を含み、該第１の導電領域は基板とは独立である。
本発明の一態様によれば、第１の導電領域は、基板の当初表面の下の第１の凹部内に形成されている。
本発明の一態様によれば、絶縁壁は、第１の凹部及び第１の導電領域の形成中にフィン構造が倒壊するのを防止するように構成されている。
本発明の一態様によれば、第１の凹部は、（１）基板をエッチングして一時的な凹部を形成し、次いで、該凹部上に熱酸化物層が形成され、そして、（２）該熱酸化物層をエッチングする、ことによって形成されている。
本発明の一態様によれば、第１の凹部は側壁を有し、第１の導電領域は、第１の凹部の側壁に当接した低濃度ドープト領域と、該低濃度ドープト領域に当接した高濃度ドープト領域とを有する。
本発明の一態様によれば、第１の凹部の側壁の位置は、ゲート領域の側壁上のスペーサ層の厚さと、熱酸化物層の厚さとに依存する。
本発明の一態様によれば、ゲート領域のエッジと第１の導電領域のエッジとの間の相対位置は、ゲート領域の側壁上のスペーサ層の厚さと、熱酸化物層の厚さとに依存する。
本発明の他の一実施形態はトランジスタ構造を提供する。当該トランジスタ構造は、基板と、ゲート領域と、第１の導電領域とを含む。基板はフィン構造を有する。ゲート領域はフィン構造の上にある。第１の導電領域はフィン構造と当接し、第１の導電領域の少なくとも３つの面が金属に接触している。
本発明の他の一実施形態はトランジスタ構造を提供する。当該トランジスタ構造は、基板と、ゲート領域と、第１の導電領域とを含む。基板はフィン構造を有する。ゲート領域はフィン構造の上にある。第１の導電領域はフィン構造と当接し、ゲート領域の底面の方が第１の導電領域の底面よりも低い。
様々な図及び図面に示される好適実施形態の以下の詳細な説明を読んだ後、本発明のこれら及び他の目的が当業者に明らかになるであろう。
先行技術に従ったＦｉｎＦＥＴを示す図である。 本発明の一実施形態に従ったフィン電界効果トランジスタ（ＦｉｎＦＥＴ）の製造方法を示すフローチャートである。 図２Ｂ、図２Ｃ、図２Ｄは、図２Ａを説明する図である。 図２Ｂ、図２Ｃ、図２Ｄは、図２Ａを説明する図である。 図２Ｂ、図２Ｃ、図２Ｄは、図２Ａを説明する図である。 パッド酸化物層が成長され、パッド窒化物層が堆積され、トレンチが形成されることを示す図である。 半導体層が形成され、半導体層上に酸化物スペーサが堆積され、酸化物スペーサ上に窒化物スペーサが堆積されることを示す図である。 シャロートレンチアイソレーション（ＳＴＩ）が形成されることを示す図である。 活性領域とアイソレーション領域とにまたがるゲートエリアが画成されることを示す図である。 ゲート材料が形成され、複合キャップ層が堆積されることを示す図である。 ＳＴＩがエッチングされ、パッド窒化物層が除去されることを示す図である。 パッド酸化物層がエッチング除去され、ＳＴＩの一部がエッチバックされ、酸化物２スペーサ及び窒化物２スペーサが形成されることを示す図である。 一部の露出したシリコンエリアがエッチング除去されて、ソース及びドレイン用の浅いトレンチが作り出されることを示す図である。 酸化物３層が熱成長されることを示す図である。 酸化物３層がエッチング除去され、ＳＥＧ技術によってソース及びドレインが形成されることを示す図である。 ＳＣＢＦＥＴの断面と、ＳＣＢＦＥＴの該断面に対応するＹ方向ドーピング濃度及びＸ方向ドーピング濃度を示す図である。 ｐ型ウェル上の酸化物スペーサ及び該酸化物スペーサ上の窒化物スペーサが形成されることを示す図である。 本発明の他の一実施形態に従ったＦｉｎＦＥＴを示す図である。 図１６Ａ、図１６Ｂは、本発明の他の一実施形態に従ったＦｉｎＦＥＴの製造方法を示すフローチャートである。 図１６Ａ、図１６Ｂは、本発明の他の一実施形態に従ったＦｉｎＦＥＴの製造方法を示すフローチャートである。 パッド酸化物層が成長され、パッド窒化物層が堆積され、トレンチが形成され、シャロートレンチアイソレーション（ＳＴＩ）が形成されることを示す図である。 パッド酸化物層及びパッド窒化物層が除去されることを示す図である。 Ｈｉ－Ｋ誘電体層が形成されることを示す図である。 ゲートエリアが画成され、ゲートエリアに従ったＨｉ－Ｋ誘電体層がエッチング除去され、熱酸化物１層が熱成長され、窒化物１スペーサ及び酸化物２スペーサが形成されることを示す図である。 ＳＴＩ酸化物１上に酸化物層が堆積されてから、該酸化物層がエッチバックされてＳＴＩ酸化物２が形成されることを示す図である。 一部の露出したシリコンエリアがエッチング除去されて、ソース及びドレイン用の浅いトレンチが作り出されることを示す図である。 酸化物３層が熱成長されることを示す図である。 酸化物３Ｂ層上に窒化物３層が堆積されてから、窒化物３層がエッチバックされて、シリコン基板内への局所的アイソレーション（ＬＩＳＳ）が形成されることを示す図である。 図２５、図２６、図２７、図２８、図２９は、融合半導体ジャンクション・メタルコンダクタ（ＭＳＭＣ）構造が形成されることを示す図である。 図２５、図２６、図２７、図２８、図２９は、融合半導体ジャンクション・メタルコンダクタ（ＭＳＭＣ）構造が形成されることを示す図である。 図２５、図２６、図２７、図２８、図２９は、融合半導体ジャンクション・メタルコンダクタ（ＭＳＭＣ）構造が形成されることを示す図である。 図２５、図２６、図２７、図２８、図２９は、融合半導体ジャンクション・メタルコンダクタ（ＭＳＭＣ）構造が形成されることを示す図である。 図２５、図２６、図２７、図２８、図２９は、融合半導体ジャンクション・メタルコンダクタ（ＭＳＭＣ）構造が形成されることを示す図である。 融合半導体ジャンクション・メタルコンダクタ（ＭＳＭＣ）構造が本発明の他の一実施形態に従って形成されること構造を示す図である。 融合半導体ジャンクション・メタルコンダクタ（ＭＳＭＣ）構造が本発明の他の一実施形態に従って形成されること構造を示す図である。
図２Ａ、図２Ｂ、図２Ｃ、図２Ｄ、図３、図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３を参照されたい。図２Ａは、本発明の一実施形態に従ったフィン電界効果トランジスタ（ＦｉｎＦＥＴ）の製造方法を示すフローチャートであり、図２ＡにおけるＦｉｎＦＥＴの製造方法は、ＦｉｎＦＥＴが持つゲート誘起ドレインリーク（ＧＩＤＬ）電流及び短チャネル効果（ＳＣＥ）を低くすることができ、また、ＦｉｎＦＥＴの活性領域又は幅狭フィン構造をクランプする固体壁を形成することができる。詳細な手順は次の通りである。
工程１０：開始。
工程２０：ｐ型ウェル２０２に基づいて活性領域を画成し、フィン構造を形成する。
工程３０：ｐ型ウェル２０２の当初水平表面（original horizontal surface；ＯＨＳ）の上にＦｉｎＦＥＴのゲートを形成する。
工程４０：ＦｉｎＦＥＴのソース及びドレインを形成する。
工程５０：終了。
図２Ｂと図３、図４を参照されたい。工程２０は以下を含み得る。
工程１０２：パッド酸化物層２０４を成長させ、パッド窒化物層２０６を堆積させる。
工程１０４：活性領域を画成し、活性領域の外側のＯＨＳに対応するシリコン材料の部分を除去してトレンチ２１０を作り出すとともにフィン構造を形成する。
工程１０６：活性領域を取り囲む半導体層３０２（シートチャネル層（sheet-channel layer；ＳＣＬ）、これはオプションである）を成長させ、酸化物スペーサ３０４及び窒化物スペーサ３０６を形成し、酸化物スペーサ３０４及び窒化物スペーサ３０６をエッチバックする。
次いで、図２Ｃと図５、図６、図７を参照されたい。工程３０は以下を含み得る。
工程１０８：酸化物層を堆積させ、化学機械研磨（chemical mechanical polishing；ＣＭＰ）技術を用いて余分な酸化物層を除去してＳＴＩ４０２を形成する。
工程１１０：活性領域とアイソレーション領域とにまたがるゲートエリアを画成し、ゲートエリアに対応するパッド酸化物層２０４及びパッド窒化物層２０６をエッチング除去し、ゲートエリアに対応するＳＴＩ４０２をエッチバックする。
工程１１２：ゲート誘電体材料５０２を形成し、凹部４０４内にゲート材料５０４を堆積させ、次いで、ゲート材料５０４をエッチバックする。
工程１１４：複合キャップ層５０６を形成し、ＣＭＰ技術により複合キャップ層５０６を研磨する。
図２Ｄと図８、図９、図１０、図１１、図１２、図１３を参照されたい。工程４０は以下を含み得る。
工程１１６：ＳＴＩ４０２をエッチバックし、パッド窒化物層２０６を除去する。
工程１１８：パッド酸化物層２０４をエッチング除去し、ＳＴＩ４０２をエッチバックする。
工程１２０：ゲート材料５０４及び複合キャップ層５０６のエッジ上に酸化物２スペーサ８０２及び窒化物２スペーサ８０４を形成する。
工程１２２：露出したシリコンをエッチング除去する。
工程１２４：酸化物３層１００２を熱成長させる。
工程１２６：酸化物３層１００２部分をエッチング除去し、次いで、ｎ型低濃度ドープトドレイン（ＬＤＤ）１１０２、１１０４を形成し、次いで、ｎ＋ドープトソース１１０６及びｎ＋ドープトドレイン１１０８を形成する。
上述の製造方法の詳細な説明は以下の通りである。よく設計されたドープされたｐ型ウェル２０２から開始し、ｐ型ウェル２０２はｐ型基板２００内に設けられ（本発明の他の実施形態では、ｐ型ウェル２０２から始めるのではなくｐ型基板２００から始め得る）、一例において、ｐ型ウェル２０２は、その頂面をＯＨＳから約５００ｎｍカウントダウンされ、より低濃度（パンチスルー注入ドーパントプロファイルを含めても）にドープされた基板であった最先端ＦｉｎＦＥＴで使用されている濃度よりも高い（例えば）５×１０１８ドーパント／ｃｍ３に近い濃度を持つ。また、例えば、ｐ型基板２００は１×１０１６ドーパント／ｃｍ３に近い、より低い濃度を持つ。実際のドーパント濃度は、最終的な大量生産の最適化によって決定されることになる。結果として、大部分が空乏化されるフィン基板（これは、殆ど制御又は安定化されない電圧フローティングボディのように振る舞い、電圧安定ボディを有する半導体トランジスタよりも望ましくない）を生じさせるのではなく、ＦｉｎＦＥＴのボディの大部分にわたってｐ型基板電圧（通常は接地され、すなわち、０Ｖ）を供給することができる。
工程１０２にて、図３（ａ）に示すように、ＯＨＳを覆って、よく設計された厚さのパッド酸化物層２０４を成長させ、そして、パッド酸化物層２０４の頂面上に、よく設計された厚さのパッド窒化物層２０６を堆積させる。
工程１０４にて、図３（ａ）に示すように、フォトリソグラフィマスキング技術を用いて、異方性エッチング技術によりＦｉｎＦＥＴの活性領域を画成し、該異方性エッチング技術は、活性領域の外側のＯＨＳに対応するシリコン材料の部分を除去して、後のＳＴＩ（シャロートレンチアイソレーション）ニーズ向けのトレンチ２１０（例えば、約３００ｎｍ深さ）を作り出し、その結果、ＦｉｎＦＥＴのフィン構造も作り出される。また、図３（ｂ）は、図３（ａ）に対応する上面図であり、図３（ａ）は、図３（ｂ）に示すＸ方向の切断線に沿った断面図である。
工程１０６にて、図４（ａ）に示すように、露出したシリコン表面（フィン構造の２つの側壁とトレンチ２１０の底領域の頂面）を覆って、例えば選択エピタキシャル成長（selective epitaxial growth；ＳＥＧ）技術などの選択成長法を用いて半導体層３０２を成長させる（以下、シートチャネル層（ＳＣＬ）と命名し、該ＳＣＬは、詳細なデバイス設計に合わせて十分に調節されるべき約１－２ｎｍ厚のモノリシックｐ型ドープトシリコンとし得る）。他の一例において、このシートチャネル層（ＳＣＬ）はオプションである。半導体層３０２上に酸化物スペーサ３０４を堆積させ、酸化物スペーサ３０４上に窒化物スペーサ３０６を堆積させ、そして、異方性エッチング技術を用いて酸化物スペーサ３０４及び窒化物スペーサ３０６をエッチバックして、酸化物スペーサ３０４及び窒化物スペーサ３０６の頂面をＯＨＳに一致する高さにし、ここで、酸化物スペーサ３０４及び窒化物スペーサ３０６はＦｉｎＦＥＴの活性領域の外側にある。従って、ここで重要な点は、酸化物スペーサ３０４と窒化物スペーサ３０６とで、活性領域又は幅狭フィン構造、特にフィン構造の側壁、をクランプする固体壁を形成することである。この固体クランプ壁は、ＦｉｎＦＥＴのソース／ドレイン又はゲートの形成中に幅狭フィン構造が倒壊しないように保護するための単層又は他の複合キャップ層とし得る。
ここで重要なもう１つの点は、半導体層３０２がＦｉｎＦＥＴのチャネル領域（これは、ゲート電圧がどのように印加されるのかに依存してチャネル導通領域に完全に反転されるまで空乏領域に変えられることになる）に使用されることである。それ故に、半導体層３０２のドーピング濃度は、ＦｉｎＦＥＴの閾値電圧に影響を与え、反転下で電子キャリアを持つ主要な導電層を形成してｎ型ソースとｎ型ドレインの双方を接続する。ＳＥＧ層３０２がＦｉｎＦＥＴのバルクボディとは別に形成されるので、最も望ましい設計は、ＦｉｎＦＥＴのバルクボディのいっそう安定な電圧条件による影響をあまり受けずに、空乏化から反転へと変化されるオフからオンへのチャネル導通条件が半導体層３０２の内部で殆ど生じるように、フィンボディのドーピング濃度よりも好ましく低いドーピング濃度（例えば、１×１０１６から３×１０１８）を持つことである。さらに、フィーチャサイズ（すなわち、ラインの寸法）が水平方向にスケールダウンされ続けるにつれて、フィンが比例して薄く且つ高くされてきているので、半導体層３０２もフィンの機械的安定性を強化する。より高いフィンは、（フィンが狭くなるにつれての不所望なチャネル衝突に起因するキャリア移動度の低下を補償するために）デバイス幅を増加させることができるが、一部の幅狭フィンの物理的な倒壊を生じさせてしまい得る。また、図４（ｂ）は、図４（ａ）に対応する上面図であり、図４（ａ）は、図４（ｂ）に示すＸ方向の切断線に沿った断面図である。
工程１０８にて、図５（ａ）に示すように、厚い酸化物層を堆積させてトレンチ２１０を完全に充填し、ＣＭＰ技術を用いて余分な酸化物層を除去してＳＴＩ４０２を形成する。ＳＴＩ４０２の頂面はパッド窒化物層２０６の頂面に一致する高さにある。やはり、ＳＴＩ４０２が更に、活性領域又は幅狭フィン構造、特にフィン構造の側壁、を包囲又はクランプして、ＦｉｎＦＥＴのソース／ドレイン又はゲートを形成する際に幅狭フィン構造を倒壊から保護する。また、図５（ｂ）は、図５（ａ）に対応する上面図であり、図５（ａ）は、図５（ｂ）に示すＸ方向の切断線に沿った断面図である。
次いで、工程１１０にて、図６（ａ）に示すように、フォトリソグラフィックマスキング技術を用いて、アクティブ領域とＳＴＩアイソレーション領域とにまたがるゲートエリアを画成して、ゲートエリアに対応するパッド酸化物層２０４及びパッド窒化物層２０６が除去されて凹部４０４を作り出すようにする。さらに、ゲートエリアに対応するＳＴＩ４０２も一定量（例えば、４０－８０ｎｍ深さ）だけ下にエッチングされて、ゲートエリアに対応するエッチングされたＳＴＩ領域とフィン表面との間に段差構造を形成する。ゲートエリアに対応する酸化物スペーサ３０４及び窒化物スペーサ３０６も除去され得る。従って、半導体層３０２の上部が露出され、ＦｉｎＦＥＴのゲート用の滑らかなラインエッジラフネスが提供される。また、図６（ｂ）は、図６（ａ）に対応する上面図であり、図６（ａ）は、図６（ｂ）に示すＸ方向の切断線に沿った断面図である。
工程１１２にて、図７（ａ）に示すように、凹部４０４内（ゲートエリアに対応するエッチングされたＳＴＩ４０２とフィン表面との間の段差構造も）にゲート誘電体材料５０２（複合材料又は酸化物）が形成され、そして、ゲート誘電体材料５０２の上にゲート材料５０４（例えば、ＴｉＮ５０４２を覆うタングステン５０４４のようなメタル）が堆積される。次いで、ゲート材料５０４の頂面を、残存したパッド窒化物層２０６の頂面に一致する高さにするために、ＣＭＰ技術によってゲート材料５０４が研磨され、そして、ゲート材料５０４をエッチバックして、ゲート材料５０４の頂面を残存パッド窒化物層２０６の頂面より下にする。従って、トライゲート構造が存在し得る。
次いで、工程１１４にて、図７（ａ）に示すように、ゲート材料５０４の頂面上で凹部４０４内に、窒化物１層５０６２とハードマスク酸化物層５０６４とで構成された複合キャップ層５０６を堆積させる。複合キャップ層５０６は、ゲート材料５０４の保護するために使用される。次いで、複合キャップ層５０６の頂面をパッド窒化物２０６の頂面に一致する高さにするために、ＣＭＰ技術によって複合キャップ層５０６が研磨される。また、図７（ｂ）は、図７（ａ）に対応する上面図であり、図７（ａ）は、図７（ｂ）に示すＸ方向の切断線に沿った断面図である。
工程１１６にて、図８（ａ）に示すように、ＳＴＩ４０２をエッチングし、パッド窒化物層２０６を除去して、ＳＴＩ４０２の頂面をパッド酸化物層２０４の頂面に一致する高さにする。また、図８（ｂ）は、図８（ａ）に対応する上面図であり、図８（ａ）は、図８（ｂ）に示すＸ方向の切断線に沿った断面図である。
同様に、工程１１６まで、フィンの２つの側壁上に２つの半導体層３０２（シートチャネル層、ＳＣＬ）（これら２つの半導体層３０２をそれぞれＱｌｅｆｔ及びＱｒｉｇｈｔと命名する）が形成されているが、フィン構造の頂面はＳＣＬを有しておらず、それ故に、より高いドーピング濃度を持つ上部ＭＯＳＦＥＴ（Ｑｔｏｐ）の閾値電圧は、ＦｉｎＦＥＴの２つの側壁のものよりも高くなり得る）。
工程１１８にて、図９（ａ）に示すように、パッド酸化物層２０４をエッチング除去し、ＳＴＩ４０２の一部をエッチバックする。
次いで、工程１２０にて、図９（ａ）に示すように、ゲート材料５０４及び複合キャップ層５０６のエッジに、酸化物２層を堆積させて酸化物２スペーサ８０２を形成し、窒化物２層を堆積させて窒化物２スペーサ８０４を形成する。また、図９（ｂ）は、図９（ａ）に対応する上面図であり、図９（ａ）は、図９（ｂ）に示すＸ方向の切断線に沿った断面図である。
他の一例において、ＳＴＩ４０２を保持してパッド窒化物層２０６を除去することで、ＳＴＩ４０２がなおもフィン構造を取り囲むようにすることが可能である。次いで、図９（ｃ）に示すように、パッド酸化物層２０４がエッチング除去され、残存したＳＴＩ４０２が依然としてＯＨＳよりも高い頂面を持つようにＳＴＩ４０２の一部がエッチング除去される。従って、ＯＨＳよりも高い頂面を持つ残存ＳＴＩ４０２によってフィン構造が取り囲まれる。
次いで、工程１２２にて、図１０（ａ）に示すように、一部の露出したシリコンエリアをエッチング除去して、ＦｉｎＦＥＴのソース及びドレイン用の浅いトレンチ９０２（例えば、約５０ｎｍ深さ）を作り出す。また、図１０（ｂ）は、図１０（ａ）に対応する上面図であり、図１０（ａ）は、図１０（ｂ）に示すＸ方向の切断線に沿った断面図である。図１０（ｃ）は、図９（ｃ）の構造に基づいた、一部の露出したシリコンエリアをエッチング除去して浅いトレンチ９０２を作り出す他の一例を示している。
工程１２４にて、図１１（ａ）に示すように、酸化３プロセスと呼ぶ熱酸化プロセスを用いて酸化物３層１００２を成長させる（ＦｉｎＦＥＴのバルクボディ（シャープな結晶方位（１１０）を持つと仮定）の垂直側壁に入り込む酸化物３Ｖ層１００２２と、浅いトレンチ９０２の底の頂面上の酸化物３Ｂ層１００２４との両方を含む）。浅いトレンチ９０２の２つの側壁は酸化物２スペーサ８０２と窒化物２スペーサ８０４との垂直複合材料を持ち、浅いトレンチ９０２の他の側壁は酸化物スペーサ３０４と窒化物スペーサ３０６に接しているので、ＦｉｎＦＥＴのソース／ドレインの幅はこのような熱酸化プロセスによって全く影響されない。また、図１１及び後続の図に描く酸化物３Ｖ層１００２２及び酸化物３Ｂ層１００２４の厚さは、単に説明の目的で示すものであり、そのジオメトリは、それらの図に示されるＳＴＩ４０２の寸法に比例していない。例えば、酸化物３Ｖ層１００２２と酸化物３Ｂ層１００２４の厚さはおおよそ２０－３０ｎｍであるが、ＳＴＩ４０２の垂直方向の高さはおおよそ２００－２５０ｎｍであるとし得る。
しかし、どちらも精密に制御された熱酸化温度、タイミング及び成長レートの下で酸化物３Ｖ層１００２２の厚さを非常に正確に制御することができるように、酸化３プロセスを設計することが非常に重要である。きちんと画成されたシリコン表面上での熱酸化は、酸化物３Ｖ層１００２２の厚さのうち４０％がＦｉｎＦＥＴボディの垂直壁の露出した（１１０）シリコン表面の厚さから持ち去られ、酸化物３Ｖ層１００２２の厚さのうち残りの６０％がＦｉｎＦＥＴボディの垂直壁の外側への追加と見なされるという結果をもたらすはずである（酸化物２スペーサ８０２／窒化物２スペーサ８０４に対する、このような酸化物３Ｖ層１００２２についての４０％と６０％の配分を、図１１中に破線によって特に明確に描いており、そうしているのは、その重要性が以下のテキスト中ではっきりと述べられることになるからである）。また、図１１（ｂ）は、図１１（ａ）に対応する上面図であり、図１１（ａ）は、図１１（ｂ）に示すＸ方向の切断線に沿った断面図である。図１１（ｃ）は、図１０（ｃ）の構造に基づいた、酸化３プロセスの他の一例を示している。
工程１２６にて、図１２（ａ）に示すように、先ず酸化物３層１００２をエッチング除去する。そして、例えばＳＥＧ技術などの選択成長法を用いて、ｎ型ＬＤＤ１１０２、１１０４を形成し、次いでｎ＋ドープされたソース１１０６及びｎ＋ドープされたドレイン１１０８を形成する。従って、ＦｉｎＦＥＴの主要な部分が完成される。また、図１２（ｂ）は、図１２（ａ）に対応する上面図であり、図１２（ａ）は、図１２（ｂ）に示すＸ方向の切断線に沿った断面図である。図１２（ｃ）は、図１１（ｃ）の構造に基づいた、選択成長プロセスの他の一例を示している。ＯＨＳよりも高い頂面を持つ残存ＳＴＩ４０２によってフィン構造が取り囲まれているため、ソース／ドレイン領域の選択成長において、選択成長されるソース／ドレイン領域が、残存ＳＴＩ４０２の上にはなくて残存ＳＴＩ４０２によって閉じ込められることになる。
また、気付くことには、一例において、ＳＴＩ領域上のゲート構造の底面（図示されず）は、ドレイン／ソース領域の底面よりも約１０－２０ｎｍ低くなり得る。
図１３を参照されたい。図１３（ａ）は、図１２（ｂ）に示すＹ方向の切断線に沿った断面図である。図１３（ａ）に示すように、断面図上では、ＳＥＧ成長されたｐ型ドープトシリコンチャネル領域であるＱｌｅｆｔ及びＱｒｉｇｈｔの両方が明瞭に見える。図１３（ｂ）に示すように、先行技術のＹ方向濃度プロファイルＬＹＮとＹ方向濃度プロファイルＬＹＰとがあり、Ｙ方向濃度プロファイルＬＹＮは、図１３（ａ）に記す破線Ｌ１に対応している。同様に、図１３（ｃ）に示すように、先行技術のＸ方向濃度プロファイルＬＸＮとＸ方向濃度プロファイルＬＸＰとがあり、Ｘ方向濃度プロファイルＬＸＮは、図１３（ａ）に記す破線Ｌ２に対応している。Ｑｌｅｆｔ及びＱｒｉｇｈｔのドーピング濃度（例えば、１×１０１６から３×１０１８）の方がＦｉｎＦＥＴのフィンボディのそれ（例えば、５×１０１８）よりも低いことが明らかである。
主な発明ポイントを以下にて説明する。ＦｉｎＦＥＴのドレイン及びソースがどちらも、それらがＱｌｅｆｔ及びＱｒｉｇｈｔの濃度よりも高い濃度のｎ型ドーパントでドープされることを除いて、ＳＥＧ技術によって形成されるので、ドレインとチャネルとの間及びソースとチャネルとの間にそれぞれ明確に作り出されるシームレスなコンタクト領域がどちらも明確に形成される。イオン注入なしで、チャネル、ドレイン、及びソースの全てを形成することが完了され、ドレイン及びソースを形成することの激しい衝撃に起因するダメージを除去するために高温熱アニーリングが必要ない。また、活性領域又は幅狭フィン構造、特にフィン構造の側壁、を固体壁（例えば図４に示した酸化物スペーサ３０４と窒化物スペーサ３０６）がクランプする。この固体クランプ壁は、ＦｉｎＦＥＴのソース／ドレイン又はゲートの形成中に幅狭フィン構造を倒壊から保護する単層又は他の複合キャップ層とし得る。さらに、ＳＴＩ４０２（図５に示した）が更に、活性領域又は幅狭フィン構造、特にフィン構造の側壁、を包囲又はクランプして、ＦｉｎＦＥＴのソース／ドレイン又はゲートを形成する際に幅狭フィン構造を倒壊から保護する。従って、フィン構造の高さ（例えば６０－３００ｎｍなど）がＦｉｎＦＥＴのフィン構造の幅（例えば３－７ｎｍなど）よりも遥かに大きくても、本発明の固体壁によって保護されたフィン構造は、続くプロセス（例えば、ソース／ドレイン形成、ゲート形成など）中に脆弱になりにくい。図９に示したように、本発明の別の１つの利点は、ゲート領域（すなわち、ゲート材料５０４及び複合キャップ層５０６）のエッジ上に形成される酸化物２スペーサ８０２及び窒化物２スペーサ８０４の厚さが制御可能であるとともに、熱酸化プロセス（図１１に示した）によって形成される酸化物３Ｖ層１００２２及び酸化物３Ｂ層１００２４の厚さも制御可能であるため、（図１２に示したように）ソース／ドレインのエッジをゲート領域のエッジとアライメントすること又は実質的にアライメントすることができ、特に、ソース／ドレインがＳＥＧ技術によって形成されることである。従って、本発明によれば、ソース／ドレインのエッジとゲート領域のエッジとの間の相対的な位置又は距離が制御可能であり、ゲート領域のエッジ上に形成されるスペーサの厚さ、及び／又は酸化物層（例えば、図１１に示した酸化物３Ｖ層１００２２などであるが、酸化物３Ｖ層１００２２は図１２で除去される）の厚さに依存し得る。従って、ゲート誘起ドレインリーク（ＧＩＤＬ）電流問題が改善され得るように有効チャネル長Ｌｅｆｆ（図１２に示す）を制御し得る。
他の一実施形態において、図４に示したモノリシックｐ型ドープトシリコンの薄いシートチャネル層（ＳＣＬ）を成長させる選択エピタキシャル成長（ＳＥＧ）技術は必要とされないが、（図１４に示すように）活性領域又は幅狭フィン構造、特にフィン構造の側壁、をクランプするために、なおも固体壁（例えば図４に示した酸化物スペーサ３０４及び窒化物スペーサ３０６など）は形成される。また、図１４（ｂ）は、図１４（ａ）に対応する上面図であり、図１４（ａ）は、図１４（ｂ）に示すＸ方向の切断線に沿った断面図である。
そして、図１４の後に、図５から図１２においてと同様のプロセスを行って、図１５における別のトランジスタ構造を形成し得る。やはり、フィン構造の高さ（例えば６０－３００ｎｍなど）がフィン構造の幅（例えば３－７ｎｍなど）よりも遥かに大きくても、固体壁によって保護されたこの実施形態のフィン構造は、続くプロセス（例えば、ソース／ドレイン形成、ゲート形成など）中に脆弱になりにくい。ソース／ドレインのエッジとゲート領域のエッジとの間の相対的な位置又は距離が制御可能であり、ゲート領域のエッジ上に形成されるスペーサの厚さ、及び／又は酸化物層（例えば、図１１に示した酸化物３Ｖ層１００２２など）の厚さに依存し得る。従って、ＧＩＤＬ電流問題が改善され得るように有効チャネル長Ｌｅｆｆを制御し得る。図１５（ｃ）は、ＯＨＳよりも高い頂面を持つ残存ＳＴＩ４０２によってフィン構造が取り囲まれ、選択成長されるソース／ドレイン領域が残存ＳＴＩ４０２の上にはなくて残存ＳＴＩ４０２によって閉じ込められることになる場合の別の一例を示している。
図１６Ａ、図１６Ｂ、図１７、図１８、図１９、図２０、図２１、図２２、図２３、図２４、図２５、図２６、図２７、図２８、図２９を参照されたい。図１６Ａ、図１６Ｂは、本発明の他の一実施形態に従ったＦｉｎＦＥＴの製造方法を示すフローチャートであり、図１６Ａ、図１６ＢにおけるＦｉｎＦＥＴの製造方法も、ＦｉｎＦＥＴが持つゲート誘起ドレインリーク（ＧＩＤＬ）電流及び短チャネル効果（ＳＣＥ）を低くすることができ、また、ＦｉｎＦＥＴの活性領域又は幅狭フィン構造をクランプする固体壁を形成することができる。詳細な手順は次の通りである。
工程１６００：開始。
工程１６０２：ｐ型ウェル２０２に基づいてパッド酸化物層２０４を成長させ、パッド窒化物層２０６を堆積させる（図１７に示す）。
工程１６０４：ＦｉｎＦＥＴの活性領域を画成し、活性領域の外側のＯＨＳに対応するシリコン材料の部分を除去してトレンチ２１０及びフィン構造を作り出す（図１７に示す）。
工程１６０６：酸化物１層を堆積させ、化学機械研磨（ＣＭＰ）技術を用いて余分な酸化物１層を除去してＳＴＩ酸化物１ １７０２を形成する（図１７に示す）。
工程１６０８：パッド酸化物層２０４及びパッド窒化物層２０６を除去する（図１８に示す）。
工程１６１０：ＯＨＳ上及びＳＴＩ酸化物１ １７０２の頂面上にＨｉ－Ｋ誘電体層１９０２を形成する（図１９に示す）。
工程１６１２：活性領域とアイソレーション領域とにまたがるゲートエリアを画成し、ゲートエリアの外側のＨｉ－Ｋ誘電体層１９０２をエッチング除去する。
工程１６１４：Ｈｉ－Ｋ誘電体層１９０２の上に、例えばゲート材料２００２（例えば、タングステン）を堆積させるなどで、ゲート領域を形成し、次いで、窒化物１層５０６２とハードマスク酸化物層５０６４とで構成される複合キャップ層５０６を形成する（図２０に示す）。
工程１６１８：熱酸化物１層２００３を熱成長させる（オプション）。
工程１６２０：熱酸化物１層２００３上に窒化物１層を堆積させてから窒化物１層をエッチングして窒化物１スペーサ２００４を形成し、窒化物１スペーサ上に酸化物２層を堆積させてから酸化物２層をエッチングして酸化物２スペーサ２００６を形成する（図２０に示す）。
工程１６２２：ＳＴＩ酸化物１ １７０２上に酸化物層を堆積させてから該酸化物層をエッチバックしてＳＴＩ酸化物２ ２１０２を形成するとともに、シリコン表面を露わにする（図２１に示す）。
工程１６２４：露出したシリコンをエッチング除去して、ＦｉｎＦＥＴのソース及びドレイン用の浅いトレンチ２２０２を形成する（図２２に示す）。
工程１６２６：トレンチ２２０２内に酸化物３層２３００を熱成長させ、酸化物３層２３００は、酸化物３Ｖ層２３０２と酸化物３Ｂ層２３０４とで構成される（図２３に示す）。
工程１６２８：トレンチ２２０２内で、酸化物３Ｂ層２３０４上に窒化物３層２４０２（オプション）を堆積させてから窒化物３層２４０２をエッチバックして、シリコン基板内への局所的アイソレーション（localized isolation into silicon substrate；ＬＩＳＳ）を形成する（図２４に示す）。
工程１６３０：トレンチ２２０２内で、ＴｉＮ２５０２を堆積させ、次いで、ＴｉＮ２５０２の上にタングステンのようなメタル２５０４を堆積させる（図２５に示す）。
工程１６３２：ＴｉＮ２５０２及びタングステンのようなメタル２５０４をエッチバックする（図２６に示す）。
工程１６３４：酸化物３Ｖ層２３０２の一部を下にエッチングして、シリコン側壁２７０２を露出させる（図２７に示す）。
工程１６３６：選択エピタキシャル成長（ＳＥＧ）技術を利用して、シリコン側壁２７０２からｎ型低濃度ドープトドレイン（ＮＬＤＤ）２８０２を形成し、次いで、ｎ＋ドープトソース２８０４及びｎ＋ドープトドレイン２８０６を形成する（図２８に示す）。
工程１６３８：タングステンのようなメタルを堆積させる（図２９に示す）。
工程１６４０：終了。
工程１６０２－１６２６については前述の工程１０２－１２６を参照することができ、それ故に、簡単のためにそれらの更なる説明は省略する。また、工程１６２８－１６３８は、この場合にはＦｉｎＦＥＴのｐ型ウェル２０２に直接接続されたソース及びドレインを形成するために、融合半導体ジャンクション・メタルコンダクタ（merged semiconductor junction and metal conductor；ＭＳＭＣ）構造（２０２０／８／１２に出願された米国特許出願第１６／９９１，０４４号に開示されており、そのうち対応するコンテンツをここに援用する）を利用しており、簡単のためにそれらの更なる説明は省略する。
図２９に示すように、やはり、（１）当該実施形態（図１６Ａ、１６Ｂに示す）のフィン構造は固体壁によって保護され、且つ（２）ソース／ドレインのエッジとゲート領域のエッジとの間の相対的な位置又は距離は制御可能であり、酸化物３Ｖ層２３０２の厚さ（及び／又はゲート領域のエッジ上に形成されるスペーサの厚さ）に依存し得る。また、図２９に示すようにソース／ドレインに融合メタル－半導体ジャンクションを形成することにより、ソース／ドレインの抵抗が改善され得る。さらに、殆どのソース／ドレイン領域が、酸化物３Ｂ層２３０４及び／又は窒化物３層２４０２による底部構造を含む絶縁材料によってアイソレートされ、それ故に、ジャンクションリークを大幅に低減させることができる。
他の一実施形態において、図３０Ａに示すように、フィン構造を取り囲むＳＴＩ領域の頂面の方がフィン構造の頂面よりも高く、その結果、選択成長されるソース／ドレイン領域が、ＳＴＩ領域の上にはなくてＳＴＩ領域によって閉じ込められることになる。ＳＴＩ領域とゲート領域との間の穴の中に、そのような穴を作り出すために別のコンタクトマスクを使用することなく、メタルコンタクトプラグを堆積させることができる。また、ソース（ドレイン）領域の頂面、底面、及び側壁がメタルに直接接触し、ソース／ドレイン領域のコンタクト抵抗が劇的に低減され得る。さらに、フィン構造を取り囲むＳＴＩ領域上の又はそれを覆うゲート構造の底面（図示されず）の方が、ドレイン／ソース領域の底面よりも約１０－２０ｎｍ低くなり得ることが可能である。図３０Ａでは、メタル材料がｎ＋ドープトドレインの頂面、底面、及び１つの側壁を取り囲むか接触するかしている。
さらに、（図３０Ｂに示すような）他の一実施形態において、図３０Ａと図３０Ｂとの間の違いは、図２５及び図２６の堆積ＴｉＮ２５０２及びタングステン２５０４のような堆積メタルを省略することができ、また、単に窒化物３層２４０２の頂面を基準として用いて酸化物３Ｖ層２３０２の一部を下にエッチングしてシリコン側壁２７０２を露出させ、次いで、選択成長技術を利用してｎ型低濃度ドープトドレイン（ＮＬＤＤ）２８０２とｎ＋ドープトソース２８０４及びｎ＋ドープトドレイン２８０６とを形成し、その後にタングステンのようなメタル（図３０Ｂに示す）を堆積させる点である。図３０Ｂでは、メタルプラグがｎ＋ドープトドレインの頂面と１つの側壁とに接触している。
まとめるに、本発明によって提供されるＦｉｎＦＥＴは、次のように記述される幾つかの利点を有する：
（１）固体壁が形成されて、活性領域又は幅狭フィン構造、特にフィン構造の側壁をクランプする。従って、フィン構造の高さ（例えば６０－３００ｎｍなど）がフィン構造の幅（例えば３－７ｎｍなど）よりも遥かに大きくても、本発明の固体壁によって保護されたフィン構造は脆弱になりにくい；
（２）ソース／ドレインのエッジとゲート領域のエッジとの間の相対的な位置又は距離が制御可能であり、ゲート領域のエッジ上に形成されるスペーサの厚さ、及び／又は酸化物層（例えば、図１１又は図２３の酸化物３Ｖ層など）の厚さに依存し得る；
（３）ソース／ドレインにメタル－半導体ジャンクション（例えば、図３０Ａ、図３０Ｂ、又は図２９など）を形成することにより、ソース／ドレインの抵抗が改善され得る；
（４）殆どのソース／ドレイン領域が、酸化物３Ｂ層及び／又は窒化物３層（図２９に示した）による底部構造を含む絶縁材料によってアイソレートされ、それ故に、ジャンクションリーク電流を大幅に低減させることができる；
（５）フィン構造を取り囲むＳＴＩ領域の頂面の方がフィン構造の頂面よりも高くなることができ、その結果、選択成長されるソース／ドレイン領域が、ＳＴＩ領域の上にはなくてＳＴＩ領域によって閉じ込められることになる。
実施形態を参照して本発明を図示して説明してきたが、理解されるべきことには、本発明は、開示された実施形態に限定されるものではなく、それどころか、添付の請求項の精神及び範囲に含まれる様々な変更及び均等構成をカバーすることを意図している。

Claims (23)

  1. フィン構造を持つ基板と、
    前記フィン構造の側壁をクランプする絶縁壁と、
    前記フィン構造及び前記絶縁壁の上のゲート領域と、
    を有し、
    前記絶縁壁は、前記フィン構造が倒壊するのを防止するように構成されている、
    トランジスタ構造。
  2. 前記絶縁壁は、前記フィン構造の４つの側壁をクランプする、請求項１に記載のトランジスタ構造。
  3. 前記絶縁壁を取り囲むシャロートレンチアイソレーション（ＳＴＩ）層、を更に有する請求項２に記載のトランジスタ構造。
  4. 当該トランジスタ構造は更に、前記フィン構造の前記側壁と前記絶縁壁との間に配置されたシートチャネル層を有し、該シートチャネル層は選択エピタキシャル成長技術によって形成されている、請求項１に記載のトランジスタ構造。
  5. 前記ゲート領域は、前記フィン構造の上のゲート誘電体層と、該ゲート誘電体層の上のゲート導電層と、該ゲート導電層の上のキャップ層とを有する、請求項１に記載のトランジスタ構造。
  6. 前記絶縁壁は、前記ゲート誘電体層、前記ゲート導電層、及び前記キャップ層の形成中に前記フィン構造が倒壊するのを防止するように構成されている、請求項５に記載のトランジスタ構造。
  7. 前記ゲート領域の側壁上のスペーサ層、を更に有する請求項１に記載のトランジスタ構造。
  8. 当該トランジスタ構造は更に、前記フィン構造に当接した第１の導電領域を有し、該第１の導電領域は前記基板とは独立である、請求項７に記載のトランジスタ構造。
  9. 前記第１の導電領域は、前記基板の当初表面の下の第１の凹部内に形成されている、請求項８に記載のトランジスタ構造。
  10. 前記絶縁壁は、前記第１の凹部及び前記第１の導電領域の形成中に前記フィン構造が倒壊するのを防止するように構成されている、請求項９に記載のトランジスタ構造。
  11. 前記第１の凹部は、（１）前記基板をエッチングして一時的な凹部を形成し、次いで、該凹部上に熱酸化物層が形成され、そして、（２）該熱酸化物層をエッチングする、ことによって形成されている、請求項９に記載のトランジスタ構造。
  12. 第１の凹部は側壁を有し、前記第１の導電領域は、前記第１の凹部の前記側壁に当接した低濃度ドープト領域と、該低濃度ドープト領域に当接した高濃度ドープト領域とを有する、請求項１１に記載のトランジスタ構造。
  13. 前記第１の凹部の前記側壁の位置は、前記ゲート領域の前記側壁上の前記スペーサ層の厚さと、前記熱酸化物層の厚さとに依存する、請求項１１に記載のトランジスタ構造。
  14. 前記ゲート領域のエッジと前記第１の導電領域のエッジとの間の相対位置は、前記ゲート領域の前記側壁上の前記スペーサ層の厚さと、前記熱酸化物層の厚さとに依存する、請求項１１に記載のトランジスタ構造。
  15. フィン構造を持つ基板と、
    前記フィン構造の上のゲート領域と、
    前記フィン構造と当接した第１の導電領域と、
    を有し、
    前記第１の導電領域の少なくとも２つの面が金属領域に接触している、
    トランジスタ構造。
  16. 前記第１の導電領域の頂面及び側壁が前記金属領域に接触している、請求項１５に記載のトランジスタ構造。
  17. 前記第１の導電領域の頂面、底面、及び側壁が前記金属領域に接触している、請求項１５に記載のトランジスタ構造。
  18. 当該トランジスタ構造は更に、前記フィン構造を取り囲むシャロートレンチアイソレーション領域を有し、前記第１の導電領域は、前記シャロートレンチアイソレーション領域によって境界付けられている、請求項１５に記載のトランジスタ構造。
  19. 前記第１の導電領域はどれも前記シャロートレンチアイソレーション領域の上に交わっていない、請求項１８に記載のトランジスタ構造。
  20. フィン構造を持つ基板と、
    前記フィン構造の上のゲート領域と、
    前記フィン構造と当接した第１の導電領域と、
    を有し、
    前記ゲート領域の底面の方が前記第１の導電領域の底面よりも低い、
    トランジスタ構造。
  21. 当該トランジスタ構造は更に、前記フィン構造を取り囲むシャロートレンチアイソレーション領域を有し、該シャロートレンチアイソレーション領域の上の前記ゲート領域の前記底面は、前記第１の導電領域の前記底面より、１０ｎｍを超えて低い、請求項２０に記載のトランジスタ構造。
  22. 前記第１の導電領域の少なくとも２つの面が金属領域に接触している、請求項２０に記載のトランジスタ構造。
  23. 当該トランジスタ構造は更に、前記フィン構造を取り囲むシャロートレンチアイソレーション領域を有し、前記第１の導電領域は、前記シャロートレンチアイソレーション領域によって境界付けられている、請求項２０に記載のトランジスタ構造。
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