JP2017126791A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、電界効果トランジスタを有する半導体装置に関する。 The present invention relates to a semiconductor device having a field effect transistor.
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられ
ているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコ
ンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコ
ン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
Transistors used in many flat panel displays typified by liquid crystal display devices and light-emitting display devices are composed of silicon semiconductors such as amorphous silicon, single crystal silicon, or polycrystalline silicon formed on a glass substrate. . In addition, a transistor including the silicon semiconductor is used for an integrated circuit (IC) or the like.
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる
技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半
導体とよぶことにする。
In recent years, a technique using a metal oxide exhibiting semiconductor characteristics for a transistor instead of a silicon semiconductor has attracted attention. Note that in this specification, a metal oxide exhibiting semiconductor characteristics is referred to as an oxide semiconductor.
例えば、酸化物半導体として、酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトラ
ンジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技
術が開示されている（特許文献１及び特許文献２参照）。
For example, a technique is disclosed in which a transistor using zinc oxide or an In—Ga—Zn-based oxide as an oxide semiconductor is manufactured, and the transistor is used for a switching element of a pixel of a display device or the like (Patent Document 1). And Patent Document 2).
酸化物半導体を用いたトランジスタにおいて、酸化物半導体膜及びゲート絶縁膜の界面ま
たはゲート絶縁膜中に捕獲準位（界面準位ともいう。）があると、トランジスタのしきい
値電圧の変動、及びトランジスタがオン状態となるときにドレイン電流が一桁変化するの
に必要なゲート電圧を示すサブスレッショルド係数（Ｓ値）の増大の原因となる。この結
果、トランジスタごとに電気特性がばらつくという問題がある。
In a transistor including an oxide semiconductor, if there is a trap level (also referred to as an interface state) in the interface between the oxide semiconductor film and the gate insulating film or in the gate insulating film, variation in the threshold voltage of the transistor, and This causes an increase in the subthreshold coefficient (S value) indicating the gate voltage necessary for the drain current to change by an order of magnitude when the transistor is turned on. As a result, there is a problem that electric characteristics vary from transistor to transistor.
また、酸化物半導体膜及びゲート絶縁膜の界面またはゲート絶縁膜中に捕獲準位が含まれ
ると、経時変化や光ゲートＢＴ（Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験によ
り、トランジスタの電気特性、代表的にはしきい値電圧が変動してしまうという問題があ
る。
In addition, when a trap level is included in the interface between the oxide semiconductor film and the gate insulating film or in the gate insulating film, electrical characteristics of the transistor, typically, due to a change with time or an optical gate BT (Bias-Temperature) stress test. There is a problem that the threshold voltage fluctuates.
そこで、本発明の一態様は、酸化物半導体を用いた半導体装置において、電気特性を向上
させることを課題の一とする。また、経時変化や光ゲートＢＴストレス試験による電気特
性の変動の少ない、信頼性の高い半導体装置を作製することを課題の一とする。
Thus, an object of one embodiment of the present invention is to improve electrical characteristics of a semiconductor device including an oxide semiconductor. Another object is to manufacture a highly reliable semiconductor device with little change in electrical characteristics due to a change with time or an optical gate BT stress test.
本発明の一態様は、ゲート電極と、ゲート電極の一部とゲート絶縁膜を介して重なる酸化
物半導体膜と、酸化物半導体膜に接する一対の電極とを有するトランジスタにおいて、酸
化物半導体膜に接する絶縁膜の一以上を膜密度が高く、且つ欠陥の少ない絶縁膜で形成す
ることを特徴とする。
One embodiment of the present invention is a transistor including a gate electrode, an oxide semiconductor film overlapping with part of the gate electrode with a gate insulating film interposed therebetween, and a pair of electrodes in contact with the oxide semiconductor film. One or more of the insulating films in contact with each other is formed using an insulating film with high film density and few defects.
本発明の一態様は、ゲート電極と、ゲート電極の一部とゲート絶縁膜を介して重なる酸化
物半導体膜と、酸化物半導体膜に接する一対の電極とを有するトランジスタにおいて、ゲ
ート絶縁膜を、膜密度が２．２６ｇ／ｃｍ３以上２．６３ｇ／ｃｍ３以下であり、電子ス
ピン共鳴法によって計測される信号において、ｇ値が２．００１に現れる信号のスピン密
度が２×１０１５ｓｐｉｎｓ／ｃｍ３以下である絶縁膜で形成することを特徴とする。
One embodiment of the present invention is a transistor including a gate electrode, an oxide semiconductor film that overlaps part of the gate electrode with the gate insulating film interposed therebetween, and a pair of electrodes in contact with the oxide semiconductor film. film density is below 2.26 g / cm 3 or more 2.63 g / cm 3, in the signal measured by the electron spin resonance method, g values are the spin density of 2 × 10 15 of the signal appearing at 2.001 spins / It is characterized by being formed of an insulating film having a size of cm 3 or less.
本発明の一態様は、ゲート電極と、ゲート電極の一部とゲート絶縁膜を介して重なる酸化
物半導体膜と、酸化物半導体膜に接する一対の電極と、酸化物半導体膜のゲート絶縁膜と
接する面と反対の面において接する絶縁膜と、を有するトランジスタにおいて、ゲート絶
縁膜及び絶縁膜を、膜密度が２．２６ｇ／ｃｍ３以上２．６３ｇ／ｃｍ３以下であり、電
子スピン共鳴法によって計測される信号において、ｇ値が２．００１に現れる信号のスピ
ン密度が２×１０１５ｓｐｉｎｓ／ｃｍ３以下である絶縁膜で形成することを特徴とする
。
One embodiment of the present invention includes a gate electrode, an oxide semiconductor film overlapping with part of the gate electrode with the gate insulating film interposed therebetween, a pair of electrodes in contact with the oxide semiconductor film, a gate insulating film of the oxide semiconductor film, an insulating film in contact in the plane opposite to the surface in contact, in a transistor having a gate insulating film and the insulating film, the film density is at 2.26 g / cm 3 or more 2.63 g / cm 3 or less, by electron spin resonance A signal to be measured is formed of an insulating film whose spin density of a signal whose g value appears at 2.001 is 2 × 10 15 spins / cm 3 or less.
なお、ゲート絶縁膜、及びゲート絶縁膜の反対側の面において酸化物半導体膜と接する絶
縁膜は、酸化シリコンまたは酸化窒化シリコンである。
Note that the gate insulating film and the insulating film in contact with the oxide semiconductor film on the surface opposite to the gate insulating film are silicon oxide or silicon oxynitride.
酸化物半導体膜を有するトランジスタにおいて、酸化物半導体膜に接する絶縁膜に、膜密
度が高く、欠陥の少ない絶縁膜を用いることで、トランジスタのしきい値電圧の変動が少
なく、電気特性のばらつきの少ない、優れた電気特性を有するトランジスタを作製するこ
とができる。また、経時変化や光ゲートＢＴストレス試験による電気特性の変動の少ない
、信頼性の高いトランジスタを作製することができる。
In a transistor including an oxide semiconductor film, an insulating film with high film density and few defects is used for the insulating film in contact with the oxide semiconductor film, so that variation in threshold voltage of the transistor is small and variation in electrical characteristics is reduced. A small number of transistors having excellent electrical characteristics can be manufactured. In addition, a highly reliable transistor with little change in electrical characteristics due to a change with time or an optical gate BT stress test can be manufactured.
以下では、本発明の実施の形態及び実施例について図面を用いて詳細に説明する。ただし
、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくそ
の形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、
本発明は、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではな
い。また、以下に説明する実施の形態及び実施例において、同一部分または同様の機能を
有する部分には、同一の符号または同一のハッチパターンを異なる図面間で共通して用い
、その繰り返しの説明は省略する。
Hereinafter, embodiments and examples of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it will be easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore,
The present invention should not be construed as being limited to the description of the embodiments and examples shown below. In the following embodiments and examples, the same portions or portions having similar functions are denoted by the same reference numerals or the same hatch patterns in different drawings, and description thereof is not repeated. To do.
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。
Note that in each drawing described in this specification, the size, the film thickness, or the region of each component is exaggerated for clarity in some cases. Therefore, it is not necessarily limited to the scale.
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるため
に付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「
第２の」または「第３の」などと適宜置き換えて説明することができる。
Further, the terms such as first, second, and third used in this specification are given for avoiding confusion between components, and are not limited numerically. Therefore, for example, “first” is changed to “
The description can be appropriately replaced with “second” or “third”.
「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などに
は入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の
用語は、入れ替えて用いることができるものとする。
The functions of “source” and “drain” may be interchanged when the direction of current changes during circuit operation. Therefore, in this specification, the terms “source” and “drain” can be used interchangeably.
本明細書において、フォトリソグラフィ工程を行った後にエッチング工程を行う場合は、
フォトリソグラフィ工程で形成したマスクはエッチング工程後に除去するものとする。
In this specification, when performing an etching process after performing a photolithography process,
The mask formed in the photolithography process is removed after the etching process.
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置、及び当該半導体装置の作製方法に
ついて図面を参照して説明する。
(Embodiment 1)
In this embodiment, a semiconductor device that is one embodiment of the present invention and a method for manufacturing the semiconductor device will be described with reference to drawings.
図１（Ａ）乃至図１（Ｃ）に、半導体装置が有するトランジスタ１０の上面図及び断面図
を示す。図１（Ａ）はトランジスタ１０の上面図であり、図１（Ｂ）は、図１（Ａ）の一
点鎖線Ａ−Ｂ間の断面図であり、図１（Ｃ）は、図１（Ａ）の一点鎖線Ｃ−Ｄ間の断面図
である。なお、図１（Ａ）では、明瞭化のため、基板１１、下地絶縁膜１３、トランジス
タ１０の構成要素の一部（例えば、ゲート絶縁膜１７）、絶縁膜２３などを省略している
。
1A to 1C are a top view and cross-sectional views of a
図１（Ｂ）及び図１（Ｃ）に示すトランジスタ１０は、下地絶縁膜１３上に形成されるゲ
ート電極１５と、下地絶縁膜１３及びゲート電極１５上に形成されるゲート絶縁膜１７と
、ゲート絶縁膜１７を介して、ゲート電極１５と重なる酸化物半導体膜１９と、酸化物半
導体膜１９に接する一対の電極２１と、を有する。また、ゲート絶縁膜１７、酸化物半導
体膜１９、及び一対の電極２１を覆う絶縁膜２３を有する。
A
本実施の形態に示すトランジスタ１０は、ゲート絶縁膜１７が、膜密度が高く、且つ欠陥
の少ない絶縁膜で形成されている。代表的には、ゲート絶縁膜１７の膜密度が２．２６ｇ
／ｃｍ３以上、理論膜密度である２．６３ｇ／ｃｍ３以下、好ましくは２．３０ｇ／ｃｍ
３以上２．６３ｇ／ｃｍ３以下であり、ゲート絶縁膜１７の膜密度が高い。また、電子ス
ピン共鳴法（ＥＳＲ）によって計測される信号において、シリコンのタングリングボンド
を示すＥ’−ｃｅｎｔｅｒ（ｇ値が２．００１）に現れる信号のスピン密度が２×１０１
５ｓｐｉｎｓ／ｃｍ３以下、さらに好ましくは検出下限（１×１０１５ｓｐｉｎｓ／ｃｍ
３）以下であり、ゲート絶縁膜１７に含まれるシリコンのダングリングボンドが極めて少
ない。このため、当該ゲート絶縁膜１７を有するトランジスタ１０のしきい値電圧の変動
が少なく、トランジスタ１０は優れた電気特性を有する。
In the
/ Cm 3 or more, the theoretical film density of 2.63 g / cm 3 or less, preferably 2.30 g / cm
3 to 2.63 g / cm 3 , and the film density of the
5 spins / cm 3 or less, more preferably lower detection limit (1 × 10 15 spins / cm
3 ) or less, and dangling bonds of silicon contained in the
上記ゲート絶縁膜１７となる絶縁膜としては、例えば厚さ５ｎｍ以上４００ｎｍ以下、よ
り好ましくは１０ｎｍ以上３００ｎｍ以下、より好ましくは５０ｎｍ以上２５０ｎｍ以下
の酸化シリコン、酸化窒化シリコン等を用いることができる。
As the insulating film to be the
以下に、トランジスタ１０の他の構成の詳細について説明する。
Hereinafter, details of another configuration of the
基板１１の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐
熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファ
イア基板等を、基板１１として用いてもよい。また、シリコンや炭化シリコンなどの単結
晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ
基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、
基板１１として用いてもよい。
Although there is no big restriction | limiting in the material etc. of the board |
It is also possible to apply a substrate or the like, and those in which a semiconductor element is provided on these substrates,
It may be used as the
また、基板１１として、可撓性基板を用い、可撓性基板上に直接、下地絶縁膜１３及びト
ランジスタ１０を形成してもよい。または、基板１１と下地絶縁膜１３の間に剥離層を設
けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１１
より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ１０は
耐熱性の劣る基板や可撓性の基板にも転載できる。
Alternatively, a flexible substrate may be used as the
It can be used for further separation and transfer to another substrate. At that time, the
下地絶縁膜１３としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シ
リコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒
化アルミニウム等がある。なお、下地絶縁膜１３として、窒化シリコン、酸化ガリウム、
酸化ハフニウム、酸化イットリウム、酸化アルミニウム等を用いることで、基板１１から
酸化物半導体膜１９へ、アルカリ金属、水、水素等の不純物が拡散することを抑制できる
。
Examples of the
By using hafnium oxide, yttrium oxide, aluminum oxide, or the like, diffusion of impurities such as alkali metal, water, and hydrogen from the
ゲート電極１５は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タング
ステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金
属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニ
ウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極
１５は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアル
ミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜
上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造
、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チ
タン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成す
る三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブ
デン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた
合金膜、もしくは窒化膜を用いてもよい。
The
また、ゲート電極１５は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化
物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物
、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加し
たインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上
記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
The
また、ゲート電極１５とゲート絶縁膜１７との間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体
膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒
化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ
、ＺｎＮ等）等を設けることが好ましい。これらの膜は５ｅＶ以上、好ましくは５．５ｅ
Ｖ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物
半導体を用いたトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノー
マリーオフ特性のスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物
半導体膜を用いる場合、少なくとも酸化物半導体膜１９より高い窒素濃度、具体的には７
原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。
Further, an In—Ga—Zn-based oxynitride semiconductor film, an In—Sn-based oxynitride semiconductor film, an In—Ga-based oxynitride semiconductor film, an In—Zn film is provided between the
, ZnN, etc.). These films are 5 eV or more, preferably 5.5 e.
Since it has a work function equal to or higher than V and is larger than the electron affinity of the oxide semiconductor, the threshold voltage of the transistor including the oxide semiconductor can be shifted to a plus, so-called normally-off characteristics. A switching element can be realized. For example, when an In—Ga—Zn-based oxynitride semiconductor film is used, at least a nitrogen concentration higher than that of the
An In—Ga—Zn-based oxynitride semiconductor film of at least atomic percent is used.
酸化物半導体膜１９は、少なくともインジウム（Ｉｎ）若しくは亜鉛（Ｚｎ）を含むこと
が好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を
用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザー
の一または複数を有することが好ましい。
The
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アル
ミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーと
しては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐ
ｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（
Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウ
ム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある
。
Examples of the stabilizer include gallium (Ga), tin (Sn), hafnium (Hf), aluminum (Al), and zirconium (Zr). As other stabilizers, lanthanoids such as lanthanum (La), cerium (Ce), praseodymium (P
r), neodymium (Nd), samarium (Sm), europium (Eu), gadolinium (
Gd), terbium (Tb), dysprosium (Dy), holmium (Ho), erbium (Er), thulium (Tm), ytterbium (Yb), lutetium (Lu), and the like.
例えば、酸化物半導体として、一元系金属酸化物である酸化インジウム、酸化スズ、酸化
亜鉛、二元系金属酸化物であるＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物、Ａｌ
−Ｚｎ系金属酸化物、Ｚｎ−Ｍｇ系金属酸化物、Ｓｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｍｇ系
金属酸化物、Ｉｎ−Ｇａ系金属酸化物、Ｉｎ−Ｗ系金属酸化物、三元系金属酸化物である
Ｉｎ−Ｇａ−Ｚｎ系金属酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系金属酸化
物、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ
系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−
Ｌａ−Ｚｎ系金属酸化物、Ｉｎ−Ｃｅ−Ｚｎ系金属酸化物、Ｉｎ−Ｐｒ−Ｚｎ系金属酸化
物、Ｉｎ−Ｎｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｕ−Ｚｎ
系金属酸化物、Ｉｎ−Ｇｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｂ−Ｚｎ系金属酸化物、Ｉｎ−
Ｄｙ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｏ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｒ−Ｚｎ系金属酸化
物、Ｉｎ−Ｔｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｙｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｌｕ−Ｚｎ
系金属酸化物、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｈ
ｆ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系
金属酸化物を用いることができる。
For example, as an oxide semiconductor, indium oxide, tin oxide, and zinc oxide which are single metal oxides, In—Zn metal oxide, Sn—Zn metal oxide which is binary metal oxide, Al
-Zn metal oxide, Zn-Mg metal oxide, Sn-Mg metal oxide, In-Mg metal oxide, In-Ga metal oxide, In-W metal oxide, ternary system In—Ga—Zn-based metal oxide (also referred to as IGZO), In—Al—Zn-based metal oxide, In—Sn—Zn-based metal oxide, and Sn—Ga—Zn-based metal oxide which are metal oxides Al-Ga-Zn
-Based metal oxide, Sn-Al-Zn-based metal oxide, In-Hf-Zn-based metal oxide, In-
La-Zn-based metal oxide, In-Ce-Zn-based metal oxide, In-Pr-Zn-based metal oxide, In-Nd-Zn-based metal oxide, In-Sm-Zn-based metal oxide, In- Eu-Zn
-Based metal oxide, In-Gd-Zn-based metal oxide, In-Tb-Zn-based metal oxide, In-
Dy-Zn metal oxide, In-Ho-Zn metal oxide, In-Er-Zn metal oxide, In-Tm-Zn metal oxide, In-Yb-Zn metal oxide, In- Lu-Zn
-Based metal oxide, In-Sn-Ga-Zn-based metal oxide which is a quaternary metal oxide, In-H
f-Ga-Zn-based metal oxide, In-Al-Ga-Zn-based metal oxide, In-Sn-Al
A —Zn-based metal oxide, an In—Sn—Hf—Zn-based metal oxide, or an In—Hf—Al—Zn-based metal oxide can be used.
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物とは、ＩｎとＧａとＺｎを主成分
として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、Ｉｎ
とＧａとＺｎ以外の金属元素が入っていてもよい。
Note that here, for example, an In—Ga—Zn-based metal oxide means an oxide containing In, Ga, and Zn as its main components, and there is no limitation on the ratio of In, Ga, and Zn. Also, In
And metal elements other than Ga and Zn may be contained.
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた
一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５
（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
In addition, as an oxide semiconductor, InMO 3 (ZnO) m (m> 0 and m is not an integer)
A material represented by may be used. Note that M represents one metal element or a plurality of metal elements selected from Ga, Fe, Mn, and Co. As an oxide semiconductor, In 2 SnO 5
A material represented by (ZnO) n (n> 0 and n is an integer) may be used.
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚ
ｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２
（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系金属酸化物やその組成の
近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／
３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あ
るいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−
Ｓｎ−Ｚｎ系金属酸化物やその組成の近傍の酸化物を用いるとよい。なお、金属酸化物の
原子数比は、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
For example, In: Ga: Zn = 1: 1: 1 (= 1/3: 1/3: 1/3), In: Ga: Z
n = 2: 2: 1 (= 2/5: 2/5: 1/5), or In: Ga: Zn = 3: 1: 2
An In—Ga—Zn-based metal oxide having an atomic ratio of (= 1/2: 1/6: 1/3) or an oxide in the vicinity of the composition can be used. Alternatively, In: Sn: Zn = 1: 1: 1 (= 1 /
3: 1/3: 1/3), In: Sn: Zn = 2: 1: 3 (= 1/3: 1/6: 1/2) or In: Sn: Zn = 2: 1: 5 (= 1 / 4- 1/8: 5/8) atomic ratio In-
A Sn—Zn-based metal oxide or an oxide in the vicinity of the composition may be used. Note that the atomic ratio of the metal oxide includes a variation of plus or minus 20% of the above atomic ratio as an error.
しかし、これらに限られず、必要とする半導体特性及び電気特性（電界効果移動度、しき
い値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性及
び電気特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子
数比、原子間距離、密度等を適切なものとすることが好ましい。
However, the composition is not limited thereto, and a material having an appropriate composition may be used depending on required semiconductor characteristics and electrical characteristics (field effect mobility, threshold voltage, and the like). In order to obtain necessary semiconductor characteristics and electrical characteristics, it is preferable that carrier density, impurity concentration, defect density, atomic ratio of metal element to oxygen, interatomic distance, density, and the like be appropriate.
例えば、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物では比較的容易に高い移動度が得られる。しかし
ながら、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物でも、バルク内欠陥密度を低くすることにより移
動度を上げることができる。
For example, high mobility can be obtained relatively easily with an In—Sn—Zn-based metal oxide. However, mobility can be increased by reducing the defect density in the bulk also in the case of using an In—Ga—Zn-based metal oxide.
また、酸化物半導体膜１９に形成することが可能な金属酸化物は、エネルギーギャップが
２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように
、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低
減することができる。
The metal oxide that can be formed in the
また、酸化物半導体膜１９は、非晶質構造、単結晶構造、または多結晶構造であってもよ
い。
The
また、酸化物半導体膜１９は、例えば非単結晶を有してもよい。非単結晶は、例えば、Ｃ
ＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部
の一以上を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微
結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、
ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。酸化物半導体膜１９は、例えばＣＡＡＣ−ＯＳを有して
もよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃
っていない。
For example, the
It has one or more of AAC (C Axis Aligned Crystal), polycrystalline, microcrystalline, and amorphous parts. The amorphous part has a higher density of defect states than microcrystals and CAAC. In addition, microcrystals have a higher density of defect states than CAAC. Note that an oxide semiconductor including CAAC is used.
CAAC-OS (C Axis Aligned Crystal Oxide Sem
This is referred to as “conductor”. The
酸化物半導体膜１９は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導
体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎ
ｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。
The
A microcrystal having a size less than m (also referred to as nanocrystal) is included in the film.
酸化物半導体膜１９は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物
半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無
秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非
晶質であり、結晶部を有さない。
The
なお、酸化物半導体膜１９が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導
体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸
化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非
晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の
積層構造を有してもよい。
Note that the
なお、酸化物半導体膜１９は、例えば、単結晶を有してもよい。
Note that the
酸化物半導体膜１９は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結
晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導
体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
The
ここでＣＡＡＣ−ＯＳ膜の詳細について説明する。ＣＡＡＣ−ＯＳ膜に含まれる結晶部は
、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子
顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ
）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる結晶部と結晶部との境界は明確ではな
い。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーとも
いう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の
低下が抑制される。
Here, the details of the CAAC-OS film are described. In most cases, a crystal part included in the CAAC-OS film fits in a cube whose one side is less than 100 nm. In addition, a transmission electron microscope (TEM: Transmission Electron Microscope)
), The boundary between the crystal part and the crystal part included in the CAAC-OS film is not clear. In addition, a clear grain boundary (also referred to as a grain boundary) cannot be confirmed in the CAAC-OS film by TEM. Therefore, in the CAAC-OS film, reduction in electron mobility due to grain boundaries is suppressed.
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えばｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線
ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な
方向から見て金属原子が三角形状または六角形状に配列を有し、ｃ軸に垂直な方向から見
て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶
部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂
直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も
含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好まし
くは−５°以上５°以下の範囲も含まれることとする。
The crystal part included in the CAAC-OS film is aligned so that, for example, the c-axis is in a direction parallel to the normal vector of the formation surface of the CAAC-OS film or the normal vector of the surface, and is perpendicular to the ab plane The metal atoms are arranged in a triangular or hexagonal shape as viewed from the side, and the metal atoms are arranged in layers or the metal atoms and the oxygen atoms are arranged in layers as seen from the direction perpendicular to the c-axis. Note that the directions of the a-axis and the b-axis may be different between different crystal parts. In this specification, the term “perpendicular” includes a range of 80 ° to 100 °, preferably 85 ° to 95 °. In addition, a simple term “parallel” includes a range of −10 ° to 10 °, preferably −5 ° to 5 °.
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶
性が低下することもある。
Note that the distribution of crystal parts in the CAAC-OS film is not necessarily uniform. For example, CAA
In the formation process of the C-OS film, when crystal growth is performed from the surface side of the oxide semiconductor film, the ratio of crystal parts in the vicinity of the surface of the oxide semiconductor film may be higher in the vicinity of the surface. CA
When an impurity is added to the AC-OS film, the crystallinity of the crystal part in the impurity-added region may be lowered.
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形
状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くこと
がある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行
ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの
被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
Since the c-axis of the crystal part included in the CAAC-OS film is aligned in a direction parallel to the normal vector of the formation surface of the CAAC-OS film or the normal vector of the surface, the shape of the CAAC-OS film ( Depending on the cross-sectional shape of the surface to be formed or the cross-sectional shape of the surface, the directions may be different. The crystal part is formed when a film is formed or when a crystallization process such as a heat treatment is performed after the film formation. Therefore, the c-axes of the crystal parts are aligned in a direction parallel to the normal vector of the surface where the CAAC-OS film is formed or the normal vector of the surface.
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
In a transistor using a CAAC-OS film, change in electrical characteristics due to irradiation with visible light or ultraviolet light is small. Therefore, the transistor has high reliability.
また、酸化物半導体膜１９は、複数の酸化物半導体膜が積層された構造でもよい。例えば
、酸化物半導体膜１９を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、
第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよ
い。例えば、第１の酸化物半導体膜に二元系金属酸化物乃至四元系金属酸化物の一を用い
、第２の酸化物半導体膜に第１の酸化物半導体膜と異なる二元系金属酸化物乃至四元系金
属酸化物を用いてもよい。
The
Metal oxides having different compositions may be used for the first oxide semiconductor film and the second oxide semiconductor film. For example, one of a binary metal oxide or a quaternary metal oxide is used for the first oxide semiconductor film, and a binary metal oxide different from the first oxide semiconductor film is used for the second oxide semiconductor film. Materials or quaternary metal oxides may be used.
また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成
を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１
：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２として
もよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、
第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。なお、
各酸化物半導体膜の原子数比は、誤差として上記の原子数比のプラスマイナス２０％の変
動を含む。
Alternatively, the constituent elements of the first oxide semiconductor film and the second oxide semiconductor film may be the same, and the compositions of the elements may be different. For example, the atomic ratio of the first oxide semiconductor film is set to In: Ga: Zn = 1.
1: 1 and the atomic ratio of the second oxide semiconductor film may be In: Ga: Zn = 3: 1: 2. The atomic ratio of the first oxide semiconductor film is In: Ga: Zn = 1: 3: 2.
The atomic ratio of the second oxide semiconductor film may be In: Ga: Zn = 2: 1: 3. In addition,
The atomic ratio of each oxide semiconductor film includes a variation of plus or minus 20% of the atomic ratio described above as an error.
この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲート電極に近い側（チ
ャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲー
ト電極から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ≦
Ｇａとするとよい。
At this time, the In and Ga contents in the oxide semiconductor film on the side close to the gate electrode (channel side) of the first oxide semiconductor film and the second oxide semiconductor film are preferably In> Ga. Further, the In and Ga contents in the oxide semiconductor film far from the gate electrode (back channel side) are set to In ≦ Ga.
Ga may be used.
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率
を多くすることにより、より多くのｓ軌道が重なるため、Ｉｎ＞Ｇａの組成となる酸化物
はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比
較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成
となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
In oxide semiconductors, s orbitals of heavy metals mainly contribute to carrier conduction, and by increasing the In content, more s orbitals overlap. Therefore, an oxide having a composition of In> Ga has In ≦ Ga. Compared with the oxide which becomes the composition, it has high mobility. In addition, since Ga has a larger energy generation energy of oxygen deficiency than In, and oxygen deficiency is less likely to occur, an oxide having a composition of In ≦ Ga has stable characteristics compared to an oxide having a composition of In> Ga. Prepare.
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦
Ｇａの組成となる酸化物半導体を適用することで、トランジスタの電界効果移動度および
信頼性をさらに高めることが可能となる。
An oxide semiconductor with a composition In> Ga is applied to the channel side, and In ≦
By using an oxide semiconductor having a composition of Ga, the field-effect mobility and reliability of the transistor can be further increased.
また、第１の酸化物半導体膜と第２の酸化物半導体膜に、結晶性の異なる酸化物半導体を
適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、微結晶酸化物半
導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい
。また、第１の酸化物半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶
質酸化物半導体を適用すると、酸化物半導体膜１９の内部応力や外部からの応力を緩和し
、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高める
ことが可能となる。
Alternatively, oxide semiconductors having different crystallinities may be used for the first oxide semiconductor film and the second oxide semiconductor film. In other words, a single crystal oxide semiconductor, a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, an amorphous oxide semiconductor, or a CAAC-OS may be combined as appropriate. In addition, when an amorphous oxide semiconductor is applied to at least one of the first oxide semiconductor film and the second oxide semiconductor film, internal stress of the
酸化物半導体膜１９の厚さは、１ｎｍ以上１００ｎｍ以下、更に好ましくは１ｎｍ以上５
０ｎｍ以下、更に好ましくは１ｎｍ以上３０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎ
ｍ以下とすることが好ましい。
The thickness of the
0 nm or less, more preferably 1 nm or more and 30 nm or less, more preferably 3 nm or more and 20 n
m or less is preferable.
酸化物半導体膜１９において、アルカリ金属またはアルカリ土類金属の濃度は、１×１０
１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下で
あることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合すると
キャリアを生成する場合があり、トランジスタのオフ電流の上昇の原因となるためである
。
In the
It is desirable that it is 18 atoms / cm 3 or less, more preferably 2 × 10 16 atoms / cm 3 or less. This is because an alkali metal and an alkaline earth metal may generate carriers when combined with an oxide semiconductor, which causes an increase in off-state current of the transistor.
酸化物半導体膜１９には、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい
。
The
一対の電極２１は、導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イ
ットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単
体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば
、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二
層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニ
ウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜
または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタ
ン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、
そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し
、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。な
お、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
The pair of
There is a three-layer structure in which an aluminum film or a copper film is stacked over the molybdenum film or the molybdenum nitride film, and a molybdenum film or a molybdenum nitride film is further formed thereon. Note that a transparent conductive material containing indium oxide, tin oxide, or zinc oxide may be used.
絶縁膜２３は、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは１００ｎｍ以上４００ｎ
ｍ以下の、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ア
ルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム等を用い
ればよく、積層または単層で設ける。
The insulating
m or less of silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, or the like may be used.
なお、絶縁膜２３として、ゲート絶縁膜１７と同様に、膜密度が高く、且つ欠陥の少ない
絶縁膜、代表的には、膜密度が２．２６ｇ／ｃｍ３以上、理論膜密度である２．６３ｇ／
ｃｍ３以下、好ましくは２．３０ｇ／ｃｍ３以上２．６３ｇ／ｃｍ３以下であり、電子ス
ピン共鳴法によって計測される信号において、ｇ値が２．００１に現れる信号のスピン密
度が２×１０１５ｓｐｉｎｓ／ｃｍ３以下、さらに好ましくは検出下限（１×１０１５ｓ
ｐｉｎｓ／ｃｍ３）以下である絶縁膜を用いることで、トランジスタのしきい値電圧の変
動を抑制することができる。
Note that the insulating
cm 3, preferably not more than 2.30 g / cm 3 or more 2.63 g / cm 3, in the signal measured by the electron spin resonance method, signals spin density of 2 × 10 of the g value appears to 2.001 15 spins / cm 3 or less, more preferably lower detection limit (1 × 10 15 s
By using an insulating film that is less than or equal to pins / cm 3 ), variation in threshold voltage of the transistor can be suppressed.
なお、酸化物半導体膜１９がインジウムを含む金属酸化物で形成される場合、絶縁膜２３
に１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下のインジウ
ムが含まれる。これは、絶縁膜２３の成膜の際に酸化物半導体膜１９に含まれるインジウ
ムが絶縁膜２３へと拡散するためである。なお、絶縁膜２３の成膜温度が高くなるにつれ
、例えば３５０℃以上であると、絶縁膜２３に含まれるインジウムの含有量が増加する。
Note that when the
1 to 10 15 atoms / cm 3 to 5 × 10 17 atoms / cm 3 indium. This is because indium contained in the
次に、図１に示す半導体装置が有するトランジスタの作製方法について、図２を用いて説
明する。
Next, a method for manufacturing the transistor included in the semiconductor device illustrated in FIG. 1 is described with reference to FIGS.
図２（Ａ）に示すように、基板１１上に下地絶縁膜１３及びゲート電極１５を形成し、ゲ
ート電極１５上にゲート絶縁膜１７を形成する。次に、ゲート絶縁膜１７上に酸化物半導
体膜１８を形成する。
As shown in FIG. 2A, the
下地絶縁膜１３は、スパッタリング法、ＣＶＤ法等により形成する。ここでは、厚さ１０
０ｎｍの酸化窒化シリコン膜をＣＶＤ法により形成する。
The
A 0 nm silicon oxynitride film is formed by a CVD method.
ゲート電極１５の形成方法を以下に示す。はじめに、スパッタリング法、ＣＶＤ法、蒸着
法等により導電膜を形成し、導電膜上にフォトリソグラフィ工程によりマスクを形成する
。次に、該マスクを用いて導電膜の一部をエッチングして、ゲート電極１５を形成する。
この後、マスクを除去する。
A method for forming the
Thereafter, the mask is removed.
なお、ゲート電極１５は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジェ
ット法等で形成してもよい。
Note that the
ここでは、厚さ１００ｎｍのタングステン膜をスパッタリング法により形成する。次に、
フォトリソグラフィ工程によりマスクを形成し、当該マスクを用いてタングステン膜をド
ライエッチングして、ゲート電極１５を形成する。
Here, a tungsten film with a thickness of 100 nm is formed by a sputtering method. next,
A mask is formed by a photolithography process, and the tungsten film is dry-etched using the mask to form the
ゲート絶縁膜１７は、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を
３００℃以上４００℃以下、さらに好ましくは３２０℃以上３８０℃以下に保持し、処理
室に原料ガスを導入して処理室内における圧力を３０Ｐａ以上２５０Ｐａ以下、さらに好
ましくは４０Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃ
ｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２６Ｗ／ｃｍ２以上０．３５Ｗ／
ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン
膜を形成する。
The
m 2 or more 0.5 W / cm 2 or less, more preferably 0.26 W / cm 2 or more 0.35 W /
A silicon oxide film or a silicon oxynitride film is formed depending on conditions for supplying high-frequency power of cm 2 or less.
ゲート絶縁膜１７の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用い
ることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、ト
リシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、
二酸化窒素、乾燥空気等がある。
As a source gas for the
Nitrogen dioxide, dry air, etc.
ゲート絶縁膜１７の成膜条件において、高周波電力のパワー密度を上記のように高いパワ
ー密度とすることで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し
、シリコンを含む堆積性気体の酸化が進む。さらに、基板温度を、上記温度とすることで
、シリコン及び酸素の結合力が強くなる。これらの結果、ゲート絶縁膜として膜密度が高
く、且つシリコンのダングリングボンドの少ない絶縁膜、即ち膜密度が高く、且つ欠陥の
少ない酸化シリコン膜または酸化窒化シリコン膜を形成することができる。
By setting the power density of the high-frequency power to a high power density as described above under the film formation conditions of the
ここでは、厚さ２５０ｎｍの酸化窒化シリコン膜をＣＶＤ法により形成することで、ゲー
ト絶縁膜１７を形成する。
Here, the
酸化物半導体膜１８は、スパッタリング法、塗布法、パルスレーザー蒸着法、レーザーア
ブレーション法等により形成する。
The
スパッタリング法で酸化物半導体膜１８を形成する場合、プラズマを発生させるための電
源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
In the case where the
スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び
酸素の混合ガス雰囲気を適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに
対して酸素のガス比を高めることが好ましい。
As the sputtering gas, a rare gas (typically argon) atmosphere, an oxygen atmosphere, or a mixed gas atmosphere of a rare gas and oxygen is appropriately used. Note that in the case of a mixed gas of a rare gas and oxygen, it is preferable to increase the gas ratio of oxygen to the rare gas.
また、ターゲットは、形成する酸化物半導体膜１８の組成にあわせて、適宜選択すればよ
い。
The target may be selected as appropriate in accordance with the composition of the
なお、酸化物半導体膜１８を形成する際に、例えば、スパッタリング法を用いる場合、基
板温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ま
しくは２００℃以上３５０℃以下として、酸化物半導体膜１８を成膜することで、ＣＡＡ
Ｃ−ＯＳ膜を形成することができる。
Note that when the
A C-OS film can be formed.
なお、ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲ
ットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイ
オンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開
し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥
離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持した
まま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
Note that the CAAC-OS film is formed by a sputtering method using a polycrystalline oxide semiconductor sputtering target, for example. When ions collide with the sputtering target, the crystal region included in the sputtering target is cleaved from the ab plane, and may be separated as flat or pellet-like sputtering particles having a plane parallel to the ab plane. is there. In this case, the flat-plate-like sputtered particle reaches the substrate while maintaining a crystalline state, whereby a CAAC-OS film can be formed.
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。 In order to form the CAAC-OS film, the following conditions are preferably applied.
成膜時の不純物混入を抑制することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
By suppressing the mixing of impurities during film formation, the crystal state can be prevented from being broken by the impurities. For example, the concentration of impurities (such as hydrogen, water, carbon dioxide, and nitrogen) existing in the deposition chamber may be reduced. Further, the impurity concentration in the deposition gas may be reduced. Specifically, a deposition gas having a dew point of −80 ° C. or lower, preferably −100 ° C. or lower is used.
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上基板歪み点未満、好まし
くは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、
平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり
、スパッタリング粒子の平らな面が基板に付着する。
Further, by increasing the substrate heating temperature during film formation, migration of sputtered particles occurs after reaching the substrate. Specifically, the film is formed at a substrate heating temperature of 100 ° C. or higher and lower than the substrate strain point, preferably 200 ° C. or higher and 500 ° C. or lower. By increasing the substrate heating temperature during film formation,
When the flat sputtered particles reach the substrate, migration occurs on the substrate, and the flat surface of the sputtered particles adheres to the substrate.
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
In addition, it is preferable to reduce plasma damage during film formation by increasing the oxygen ratio in the film formation gas and optimizing electric power. The oxygen ratio in the deposition gas is 30% by volume or more, preferably 100% by volume.
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物ターゲットに
ついて以下に示す。
As an example of the sputtering target, an In—Ga—Zn-based metal oxide target is described below.
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理
後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇ
ａ−Ｚｎ系金属酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。こ
こで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が
、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２であ
る。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用タ
ーゲットによって適宜変更すればよい。
In-G that is polycrystalline by mixing InO X powder, GaO Y powder, and ZnO Z powder at a predetermined molar ratio, and after heat treatment at a temperature of 1000 ° C. to 1500 ° C.
An a-Zn metal oxide target is used. X, Y and Z are arbitrary positive numbers. Here, the predetermined mole number ratio is, for example, 2: 2: 1, 8: 4: 3, 3: 1: 1, 1: 1: 1, 4 for InO X powder, GaO Y powder, and ZnO Z powder. : 2: 3 or 3: 1: 2. Note that the type of powder and the mol number ratio to be mixed may be changed as appropriate depending on the sputtering target to be manufactured.
次に、図２（Ｂ）に示すように、ゲート絶縁膜１７上であって、ゲート電極１５の一部と
重なるように、素子分離された酸化物半導体膜１９を形成する。酸化物半導体膜１８上に
フォトリソグラフィ工程によりマスクを形成した後、該マスクを用いて酸化物半導体膜１
８の一部をエッチングすることで、素子分離された酸化物半導体膜１９を形成することが
できる。
Next, as illustrated in FIG. 2B, the element-separated
By etching a part of 8, the element-isolated
また、酸化物半導体膜１９として印刷法を用いることで、素子分離された酸化物半導体膜
１９を直接的に形成することができる。
Further, by using a printing method for the
ここでは、スパッタリング法により、厚さ３５ｎｍの酸化物半導体膜１８を形成した後、
当該酸化物半導体膜１８上にマスクを形成し、酸化物半導体膜１８の一部を選択的にエッ
チングすることで、酸化物半導体膜１９を形成する。こののち、マスクを除去する。
Here, after the
A mask is formed over the
次に、図２（Ｃ）に示すように、一対の電極２１を形成する。
Next, as shown in FIG. 2C, a pair of
一対の電極２１の形成方法を以下に示す。はじめに、スパッタリング法、ＣＶＤ法、蒸着
法等で導電膜を形成する。次に、該導電膜上にフォトリソグラフィ工程によりマスクを形
成する。次に、該マスクを用いて導電膜をエッチングして、一対の電極２１を形成する。
この後、マスクを除去する。
A method for forming the pair of
Thereafter, the mask is removed.
ここでは、スパッタリング法により厚さ５０ｎｍのタングステン膜、厚さ４００ｎｍのア
ルミニウム膜、及び厚さ１００ｎｍのチタン膜を順にスパッタリング法により積層する。
次に、チタン膜上にフォトリソグラフィ工程によりマスクを形成し、当該マスクを用いて
タングステン膜、アルミニウム膜、及びチタン膜をドライエッチングして、一対の電極２
１を形成する。
Here, a 50-nm-thick tungsten film, a 400-nm-thick aluminum film, and a 100-nm-thick titanium film are sequentially stacked by a sputtering method.
Next, a mask is formed on the titanium film by a photolithography process, and the tungsten film, the aluminum film, and the titanium film are dry-etched by using the mask to form the pair of
1 is formed.
なお、一対の電極２１を形成した後、エッチング残渣を除去するため、洗浄処理をするこ
とが好ましい。この洗浄処理を行うことで、一対の電極２１の短絡を抑制することができ
る。当該洗浄処理は、ＴＭＡＨ（Ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ Ｈｙｄｒｏ
ｘｉｄｅ）溶液などのアルカリ性の溶液、希フッ酸、シュウ酸、リン酸などの酸性の溶液
、または水を用いて行うことができる。
In addition, after forming a pair of
xide) An alkaline solution such as a solution, an acidic solution such as dilute hydrofluoric acid, oxalic acid, or phosphoric acid, or water can be used.
次に、図２（Ｄ）に示すように、絶縁膜２３を形成する。
Next, as shown in FIG. 2D, an insulating
絶縁膜２３は、ＣＶＤ法またはスパッタリング法により形成する。
The insulating
なお、ゲート絶縁膜１７と同様の条件を用いて、絶縁膜２３として膜密度が高く、且つ欠
陥の少ない絶縁膜を形成してもよい。
Note that an insulating film having a high film density and few defects may be formed as the insulating
または、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上
２５０℃以下、さらに好ましくは１８０℃以上２３０℃以下に保持し、処理室に原料ガス
を導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１
００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上
０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以
下の高周波電力を供給する条件により、絶縁膜２３として、酸化シリコン膜または酸化窒
化シリコン膜を形成してもよい。
Alternatively, the substrate placed in the evacuated processing chamber of the plasma CVD apparatus is held at 180 ° C. or higher and 250 ° C. or lower, more preferably 180 ° C. or higher and 230 ° C. or lower, and a source gas is introduced into the processing chamber. The pressure at 100 Pa to 250 Pa, more preferably 1
And 00Pa or 200Pa or less, the process in the electrode provided in the indoor 0.17 W / cm 2 or more 0.5 W / cm 2 or less, more preferably supply the following high-frequency power 0.25 W / cm 2 or more 0.35 W / cm 2 Depending on the conditions, a silicon oxide film or a silicon oxynitride film may be formed as the insulating
絶縁膜２３の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いること
が好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラ
ン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化
窒素等がある。
As a source gas for the insulating
絶縁膜２３の成膜条件として、上記圧力の処理室において上記パワー密度の高周波電力を
供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、シ
リコンを含む堆積性気体の酸化が進むため、絶縁膜２３中における酸素含有量が化学量論
比よりも多くなる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸素の
結合力が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。これらの結
果、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜を形成することがで
きる。即ち、加熱により酸素の一部が脱離する酸化絶縁膜を形成することができる。
As a film forming condition for the insulating
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜を絶縁膜２３として設け
ることで、加熱処理により酸化物半導体膜１９に酸素を拡散させ、酸化物半導体膜１９に
含まれる酸素欠損を補填することが可能である。
By providing an oxide insulating film containing more oxygen than that in the stoichiometric composition as the insulating
次に、加熱処理を行う。該加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満
、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とす
る。
Next, heat treatment is performed. The temperature of the heat treatment is typically 150 ° C. or higher and lower than the substrate strain point, preferably 250 ° C. or higher and 450 ° C. or lower, more preferably 300 ° C. or higher and 450 ° C. or lower.
該加熱処理は、電気炉、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等を
用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温
度で熱処理を行うことができる。そのため、絶縁膜２３から酸化物半導体膜１９への酸素
拡散時間を短縮することができる。
For the heat treatment, an electric furnace, an RTA (Rapid Thermal Anneal) apparatus, or the like can be used. By using the RTA apparatus, heat treatment can be performed at a temperature equal to or higher than the strain point of the substrate for a short time. Therefore, the oxygen diffusion time from the insulating
加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐ
ｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の
雰囲気下で行えばよい。
Heat treatment is nitrogen, oxygen, ultra-dry air (water content is 20 ppm or less, preferably 1 pp
m or less, preferably 10 ppb or less) or a rare gas (argon, helium, etc.) atmosphere.
ここでは、窒素及び酸素雰囲気で、３５０℃、１時間の加熱処理を行う。 Here, heat treatment is performed at 350 ° C. for one hour in a nitrogen and oxygen atmosphere.
以上の工程により、しきい値電圧のばらつきが少なく、優れた特性を有するトランジスタ
を作製することができる。また、経時変化や光ゲートＢＴストレス試験による電気特性の
変動の少ない、信頼性の高いトランジスタを作製することができる。
Through the above process, a transistor having excellent characteristics with little variation in threshold voltage can be manufactured. In addition, a highly reliable transistor with little change in electrical characteristics due to a change with time or an optical gate BT stress test can be manufactured.
次に、図１と異なる構造のトランジスタについて、図３及び図４を用いて説明する。ここ
では、図１に示すトランジスタ１０と比較して、ゲート絶縁膜及び酸化物半導体膜上に設
ける絶縁膜を積層構造とする形態について、図３を用いて説明する。
Next, a transistor having a structure different from that in FIG. 1 will be described with reference to FIGS. Here, a mode in which an insulating film provided over the gate insulating film and the oxide semiconductor film has a stacked structure as compared with the
図３に示すトランジスタ３０は、基板１１上に設けられる下地絶縁膜１３と、下地絶縁膜
１３上に形成されるゲート電極１５とを有する。また、下地絶縁膜１３及びゲート電極１
５上に、絶縁膜３１及び絶縁膜３２で構成されるゲート絶縁膜３３が形成され、ゲート絶
縁膜３３を介して、ゲート電極１５と重なる酸化物半導体膜２０と、酸化物半導体膜２０
に接する一対の電極２１とを有する。また、ゲート絶縁膜３３、酸化物半導体膜２０、及
び一対の電極２１上には、絶縁膜３４及び絶縁膜３６で構成される保護膜３７が形成され
る。
A
5, a
And a pair of
また、ゲート絶縁膜３３が絶縁膜３１及び絶縁膜３２の積層構造である。絶縁膜３１とし
て、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウ
ムまたはＧａ−Ｚｎ系金属酸化物などを用いればよい。また、絶縁膜３１として、加熱に
より酸素が脱離する酸化絶縁膜を用いてもよい。絶縁膜３１に加熱により酸素が脱離する
膜を用いることで、絶縁膜３２及び酸化物半導体膜２０の界面における界面準位を低減す
ることが可能であり、電気特性のばらつきの少ないトランジスタを得ることができる。ま
た、絶縁膜３１として、酸素、水素、水等のブロッキング効果を有する絶縁膜を設けるこ
とで、酸化物半導体膜２０からの酸素の外部への拡散と、外部から酸化物半導体膜２０へ
の水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有する
絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガ
リウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウ
ム等がある。
The
また、絶縁膜３１として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハ
フニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート
（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を
用いることでトランジスタのゲートリークを低減できる。
Further, as the insulating
なお、絶縁膜３１としては、厚さ５ｎｍ以上４００ｎｍ以下で、上記列挙した材料を適宜
用いる絶縁膜を形成する。絶縁膜３２として、厚さ５ｎｍ以上４００ｎｍ以下の酸化シリ
コン膜または酸化窒化シリコン膜を形成する。なお、絶縁膜３１及び絶縁膜３２の厚さは
、２つの絶縁膜の合計の厚さが図１に示すトランジスタ１０のゲート絶縁膜１７の範囲と
なるように、適宜選択すればよい。
Note that as the insulating
また、酸化物半導体膜２０が、酸化雰囲気で発生したプラズマに曝されている。酸化雰囲
気としては、酸素、オゾン、一酸化二窒素等の雰囲気がある。さらには、プラズマ処理に
おいて、平行平板型のプラズマＣＶＤ装置を用い、上部電極にバイアスを印加し、基板１
１が搭載される下部電極にバイアスを印加しない状態で発生させたプラズマに酸化物半導
体膜を曝すことが好ましい。この結果、ダメージが少なく、且つ酸素が酸化物半導体膜２
０に供給されるため、酸化物半導体膜２０に含まれる酸素欠損量を低減することができる
。
In addition, the
It is preferable to expose the oxide semiconductor film to plasma generated without applying a bias to the lower electrode on which 1 is mounted. As a result, there is little damage and oxygen is contained in the
Since oxygen is supplied to 0, the amount of oxygen vacancies contained in the
また、トランジスタ３０は、酸化物半導体膜２０に接するように、絶縁膜３２及び絶縁膜
３４が形成されている。絶縁膜３２及び絶縁膜３４は、図１に示すゲート絶縁膜１７と同
様に、膜密度が高く、且つ欠陥の少ない絶縁膜で形成されている。代表的には、膜密度が
２．２６ｇ／ｃｍ３以上、理論膜密度である２．６３ｇ／ｃｍ３以下、好ましくは２．３
０ｇ／ｃｍ３以上２．６３ｇ／ｃｍ３以下であり、電子スピン共鳴法によって計測される
信号において、ｇ値が２．００１に現れる信号のスピン密度が２×１０１５ｓｐｉｎｓ／
ｃｍ３以下、さらに好ましくは検出下限（１×１０１５ｓｐｉｎｓ／ｃｍ３）以下である
絶縁膜で形成されている。このため、当該絶縁膜３２を有するゲート絶縁膜３３を有する
トランジスタ３０のしきい値電圧の変動が少なく、トランジスタ３０は優れた電気特性を
有する。また、膜密度が高い絶縁膜で形成されている絶縁膜３２を有することで、基板１
１、下地絶縁膜１３、ゲート電極１５、及び絶縁膜３１からの不純物が酸化物半導体膜２
０に混入するのを抑制することができる。また、絶縁膜３４を有することで、絶縁膜３４
を形成した後の加熱処理工程において、酸化物半導体膜２０からの酸素脱離量を低減する
こと可能であり、酸化物半導体膜２０の酸素欠損量を低減することができる。
In the
0 g / cm 3 or more 2.63 g / cm 3 or less, the signal measured by the electron spin resonance method, g values are the spin density of 2 × 10 15 of the signal appearing at 2.001 spins /
It is formed of an insulating film having a cm 3 or less, more preferably a detection lower limit (1 × 10 15 spins / cm 3 ) or less. Therefore, the threshold voltage of the
1. Impurities from the
Mixing into 0 can be suppressed. In addition, since the insulating
In the heat treatment step after forming, the amount of oxygen desorbed from the
なお、酸化物半導体膜２０がインジウムを含む金属酸化物で形成される場合、絶縁膜３４
に１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下のインジウ
ムが含まれる。これは、絶縁膜３４の成膜の際に酸化物半導体膜２０に含まれるインジウ
ムが絶縁膜３４へと拡散するためである。なお、絶縁膜３４の成膜温度が高くなるにつれ
、例えば３５０℃以上であると、絶縁膜３４に含まれるインジウムの含有量が増加する。
Note that in the case where the
1 to 10 15 atoms / cm 3 to 5 × 10 17 atoms / cm 3 indium. This is because indium contained in the
絶縁膜３２及び絶縁膜３４としては、酸化シリコン膜、酸化窒化シリコン膜等を用いるこ
とができる。
As the insulating
絶縁膜３６として、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは１００ｎｍ以上４０
０ｎｍ以下の、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸
化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム等を
用いればよく、積層または単層で設ける。なお、絶縁膜３６として、化学量論的組成を満
たす酸素よりも多くの酸素を含む酸化絶縁膜を設けてもよい。
The insulating
Silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, or the like with a thickness of 0 nm or less may be used. Note that as the insulating
トランジスタ３０は、酸化雰囲気で発生したプラズマに曝され、酸素欠損の少ない酸化物
半導体膜を有する。また、当該酸化物半導体膜は、密度が高く、且つ欠陥の少ない絶縁膜
３２、絶縁膜３４で露出部が覆われている。このため、トランジスタのしきい値電圧の変
動及び電気特性のばらつきが少ない、優れた電気特性を有するトランジスタとなる。また
、経時変化や光ゲートＢＴストレス試験による電気特性の変動の少ない、優れた電気特性
を有するトランジスタとなる。
The
次に、図３に示すトランジスタの作製方法について、図４を用いて説明する。 Next, a method for manufacturing the transistor illustrated in FIGS. 3A to 3C is described with reference to FIGS.
図４（Ａ）に示すように、基板１１上に図２に示す工程と同様に、下地絶縁膜１３及びゲ
ート電極１５を形成する。次に、ゲート絶縁膜３３として機能する絶縁膜３１及び絶縁膜
３２を形成する。
As shown in FIG. 4A, the
絶縁膜３１としては、ＣＶＤ法またはスパッタリング法を用いて形成する。絶縁膜３２と
して、トランジスタ１０のゲート絶縁膜１７と同様の条件を用いることで、膜密度が高く
、欠陥の少ない酸化シリコン膜または酸化窒化シリコン膜を形成する。
The insulating
ここでは、絶縁膜３１として、ＣＶＤ法により、厚さ５０ｎｍの窒化シリコン膜を形成す
る。また、絶縁膜３２として、トランジスタ１０のゲート絶縁膜１７と同様の条件を用い
て、厚さ２００ｎｍの酸化窒化シリコン膜を形成する。当該条件により、膜密度が高く、
且つ欠陥の少ない酸化窒化シリコン膜を形成することができる。
Here, as the insulating
In addition, a silicon oxynitride film with few defects can be formed.
ここでは、ゲート絶縁膜３３の厚さを厚くすることで、さらに好ましくは抵抗率が５×１
０１３Ω・ｃｍ以上１×１０１５Ω・ｃｍ以下の窒化シリコン膜と、酸化窒化シリコン膜
とを積層することで、後に形成されるトランジスタのゲート電極１５と、酸化物半導体膜
２０または一対の電極２１との間に発生する静電気破壊を抑制することができる。
Here, the resistivity is more preferably 5 × 1 by increasing the thickness of the
By stacking a silicon nitride film of 0 13 Ω · cm to 1 × 10 15 Ω · cm and a silicon oxynitride film, a
次に、図４（Ｂ）に示すように、図２に示す工程と同様に、ゲート絶縁膜３３上に酸化物
半導体膜１９を形成する。
Next, as illustrated in FIG. 4B, the
次に、図４（Ｃ）に示すように、一対の電極２１を形成する。次に、酸化物半導体膜１９
を酸化雰囲気で発生させたプラズマに曝し、酸化物半導体膜１９に酸素２２を供給し、図
４（Ｄ）に示す酸化物半導体膜２０を形成する。酸化雰囲気としては、酸素、オゾン、一
酸化二窒素等の雰囲気がある。さらに、プラズマ処理において、基板１１が搭載される下
部電極にバイアスを印加しない状態で発生したプラズマを酸化物半導体膜１９に曝さすこ
とが好ましい。この結果、酸化物半導体膜１９にダメージを与えず、且つ酸素を供給する
ことが可能である。
Next, as shown in FIG. 4C, a pair of
Is exposed to plasma generated in an oxidizing atmosphere, and
ここでは、プラズマＣＶＤ装置の処理室に一酸化二窒素を導入し、処理室に設けられる上
部電極に２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を供給して発生さ
せた酸素プラズマに酸化物半導体膜１９を曝す。
Here, nitrous oxide is introduced into the processing chamber of the plasma CVD apparatus, and the upper electrode provided in the processing chamber is oxidized to oxygen plasma generated by supplying high-frequency power of 150 W using a high-frequency power source of 27.12 MHz. The
次に、酸化物半導体膜２０及び一対の電極２１上に絶縁膜３４を形成する。ここでは、ト
ランジスタ１０のゲート絶縁膜１７と同様の条件を用いて、厚さ１０ｎｍの酸化窒化シリ
コン膜を形成する。当該条件により、膜密度が高く、且つ欠陥の少ない酸化窒化シリコン
膜を形成することができる。
Next, the insulating
次に、絶縁膜３４に酸素３５を添加してもよい。絶縁膜３４に酸素３５を添加する方法と
しては、イオン注入法、イオンドーピング法、プラズマ処理等がある。この結果、絶縁膜
３４を、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜とすることがで
きる。
Next,
次に、図４（Ｅ）に示すように、絶縁膜３４上に絶縁膜３６を形成する。絶縁膜３６とし
て、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２５
０℃以下、さらに好ましくは１８０℃以上２３０℃以下に保持し、処理室に原料ガスを導
入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００
Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．
５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の
高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する
。
Next, as illustrated in FIG. 4E, an insulating
The temperature is maintained at 0 ° C. or lower, more preferably 180 ° C. or higher and 230 ° C. or lower, and a raw material gas is introduced into the processing chamber so that the pressure in the processing chamber is 100 Pa or higher and 250 Pa or lower, more preferably 100
Pa to 200 Pa or less, and 0.17 W / cm 2 or more to the electrode provided in the treatment chamber.
5W / cm 2 or less, more preferably under the conditions for supplying high-frequency power of 0.25 W / cm 2 or more 0.35 W / cm 2 or less, a silicon oxide film or a silicon oxynitride film.
次に、図２に示す工程と同様に、加熱処理を行う。 Next, heat treatment is performed similarly to the step shown in FIG.
以上の工程により、しきい値電圧のマイナスシフトが抑制されたトランジスタを作製する
ことができる。また、トランジスタのしきい値電圧の変動が少なく、電気特性のばらつき
の少ない、優れた電気特性を有するトランジスタを作製することができる。また、経時変
化や光ゲートＢＴストレス試験による電気特性の変動の少ない、信頼性の高いトランジス
タを作製することができる。
Through the above process, a transistor in which a negative shift of the threshold voltage is suppressed can be manufactured. In addition, a transistor having excellent electrical characteristics with little variation in threshold voltage of the transistor and less variation in electrical characteristics can be manufactured. In addition, a highly reliable transistor with little change in electrical characteristics due to a change with time or an optical gate BT stress test can be manufactured.
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及
び方法などと適宜組み合わせて用いることができる。
Note that the structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments and examples.
（実施の形態２）
本実施の形態では、実施の形態１と異なる構造のトランジスタについて、図５を用いて説
明する。本実施の形態に示すトランジスタ１００は、実施の形態１に示すトランジスタと
比較して、トップゲート構造のトランジスタである点が異なる。
(Embodiment 2)
In this embodiment, a transistor having a structure different from that in Embodiment 1 will be described with reference to FIGS. The
図５（Ａ）乃至図５（Ｃ）に、トランジスタ１００の上面図及び断面図を示す。図５（Ａ
）はトランジスタ１００の上面図であり、図５（Ｂ）は、図５（Ａ）の一点鎖線Ａ−Ｂ間
の断面図であり、図５（Ｃ）は、図５（Ａ）の一点鎖線Ｃ−Ｄ間の断面図である。なお、
図５（Ａ）では、明瞭化のため、基板１０１、下地絶縁膜１０３、トランジスタ１００の
構成要素の一部（例えば、ゲート絶縁膜１０９）、絶縁膜１１３などを省略している。
5A to 5C are a top view and a cross-sectional view of the
) Is a top view of the
In FIG. 5A, the
図５に示すトランジスタ１００は、下地絶縁膜１０３上に形成される酸化物半導体膜１０
５と、酸化物半導体膜１０５に接する一対の電極１０７と、下地絶縁膜１０３、酸化物半
導体膜１０５、及び一対の電極１０７に接するゲート絶縁膜１０９と、ゲート絶縁膜１０
９を介して酸化物半導体膜１０５と重なるゲート電極１１１とを有する。また、ゲート絶
縁膜１０９及びゲート電極１１１を覆う絶縁膜１１３を有する。また、ゲート絶縁膜１０
９及び絶縁膜１１３の開口部１１０において、一対の電極１０７と接する配線１１５とを
有してもよい。
A
5, a pair of
9, the
9 and the
本実施の形態に示すトランジスタ１００は、一対の電極１０７及びゲート電極１１１がゲ
ート絶縁膜１０９を介して重なっている。このため、酸化物半導体膜１０５において、ゲ
ート絶縁膜１０９を介してゲート電極１１１と対向する領域がチャネル領域として機能し
、一対の電極１０７と接する領域がソース領域及びドレイン領域として機能する。即ち、
チャネル領域と、ソース領域及びドレイン領域とが接している。チャネル領域と、ソース
領域及びドレイン領域との間に抵抗となる領域がないため、オン電流及び電界効果移動度
が高いトランジスタが得られる。
In the
The channel region is in contact with the source region and the drain region. Since there is no region serving as a resistance between the channel region and the source and drain regions, a transistor with high on-state current and high field-effect mobility can be obtained.
本実施の形態に示すトランジスタ１００は、ゲート絶縁膜１０９が、膜密度が高く、且つ
欠陥の少ない絶縁膜で形成されている。代表的には、ゲート絶縁膜１０９の膜密度が２．
２６ｇ／ｃｍ３以上、理論膜密度である２．６３ｇ／ｃｍ３以下、好ましくは２．３０ｇ
／ｃｍ３以上２．６３ｇ／ｃｍ３以下であるため、ゲート絶縁膜１７の膜密度が高い。ま
た、電子スピン共鳴法（ＥＳＲ）によって計測される信号において、シリコンのタングリ
ングボンドを示すＥ’−ｃｅｎｔｅｒ（ｇ値が２．００１）に現れる信号のスピン密度が
２×１０１５ｓｐｉｎｓ／ｃｍ３以下、さらに好ましくは検出下限（１×１０１５ｓｐｉ
ｎｓ／ｃｍ３）以下であるため、ゲート絶縁膜１０９に含まれるシリコンのダングリング
ボンドが極めて少ない。このため、当該ゲート絶縁膜１０９を有するトランジスタ１００
のしきい値電圧の変動が少なく、トランジスタ１００は優れた電気特性を有する。
In the
26 g / cm 3 or more, theoretical film density of 2.63 g / cm 3 or less, preferably 2.30 g
Since it is / cm 3 or more and 2.63 g / cm 3 or less, the film density of the
ns / cm 3 ) or less, the number of silicon dangling bonds contained in the
Therefore, the
上記ゲート絶縁膜１０９としては、例えば酸化シリコン、酸化窒化シリコン等がある。
Examples of the
なお、酸化物半導体膜１０５がインジウムを含む金属酸化物で形成される場合、ゲート絶
縁膜１０９に１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下
のインジウムが含まれる。これは、ゲート絶縁膜１０９の成膜の際に酸化物半導体膜１０
５に含まれるインジウムがゲート絶縁膜１０９へと拡散するためである。なお、ゲート絶
縁膜１０９の成膜温度が高くなるにつれ、例えば３５０℃以上であると、ゲート絶縁膜１
０９に含まれるインジウムの含有量が増加する。
Note that in the case where the
This is because indium contained in 5 diffuses into the
The content of indium contained in 09 increases.
以下に、トランジスタ１００の他の構成の詳細について説明する。
Hereinafter, details of another structure of the
基板１０１は、実施の形態１に示す基板１１に列挙する基板を適宜用いることができる。
As the
下地絶縁膜１０３は、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成すること
が好ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論的組成を満
たす酸素よりも多くの酸素を含む酸化絶縁膜を用いることが好ましい。加熱により酸素の
一部が脱離する酸化絶縁膜は、加熱処理により酸化物半導体膜に酸素を拡散させることが
できる。下地絶縁膜１０３の代表例としては、酸化シリコン、酸化窒化シリコン、窒化酸
化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸
化窒化アルミニウム等がある。
The base
下地絶縁膜１０３は、５０ｎｍ以上、好ましくは２００ｎｍ以上３０００ｎｍ以下、好ま
しくは３００ｎｍ以上１０００ｎｍ以下とする。下地絶縁膜１０３を厚くすることで、下
地絶縁膜１０３の酸素脱離量を増加させることができると共に、下地絶縁膜１０３及び後
に形成される酸化物半導体膜との界面における界面準位を低減することが可能である。
The base
ここで、「加熱により酸素の一部が脱離する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏ
ｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に
換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０
×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
Here, “part of oxygen is desorbed by heating” means TDS (Thermal Deso).
In rption spectroscopy (temperature-programmed desorption gas spectroscopy) analysis, the amount of desorbed oxygen in terms of oxygen atoms is 1.0 × 10 18 atoms / cm 3 or more, preferably 3.0
× 10 20 atoms / cm 3 or more.
上記構成において、加熱により酸素の一部が脱離する絶縁膜は、酸素が過剰な酸化シリコ
ン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞
２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである
。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測
定した値である。
In the above structure, the insulating film from which part of oxygen is released by heating may be oxygen-excess silicon oxide (SiO X (X> 2)). Oxygen-excess silicon oxide (SiO X (X>
2)) includes oxygen atoms per unit volume greater than twice the number of silicon atoms. The number of silicon atoms and the number of oxygen atoms per unit volume are values measured by Rutherford backscattering method.
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量の測定方法について、以下
に説明する。
Here, a method for measuring the amount of desorbed oxygen converted to oxygen atoms in TDS analysis will be described below.
ＴＤＳ分析したときの気体の脱離量は、スペクトルの積分値に比例する。このため、絶縁
膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の脱離量を計算
することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分
値に対する原子の密度の割合である。
The amount of gas desorption when TDS analysis is performed is proportional to the integral value of the spectrum. Therefore, the gas desorption amount can be calculated from the integral value of the spectrum of the insulating film and the ratio of the standard sample to the reference value. The reference value of the standard sample is the ratio of the density of atoms to the integral value of the spectrum of a sample containing a predetermined atom.
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び
絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の脱離量（ＮＯ２）は、数式１で求める
ことができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全て
が酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能
性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸
素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が
極微量であるため考慮しない。
For example, the amount of desorbed oxygen molecules (N O2 ) in the insulating film can be obtained from Equation 1 from the TDS analysis result of a silicon wafer containing hydrogen of a predetermined density as a standard sample and the TDS analysis result of the insulating film. it can. Here, it is assumed that all the spectra detected by the
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数式１） N O2 = N H2 / S H2 × S O2 × α (Formula 1)
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値であ
る。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関
しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の脱離量は、
電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料と
して１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定する
。
N H2 is a value obtained by converting hydrogen molecules desorbed from the standard sample by density. SH2 is an integral value of a spectrum when a standard sample is subjected to TDS analysis. Here, the reference value of the standard sample is N
Let H2 / SH2 . S O2 is an integral value of a spectrum when the insulating film is subjected to TDS analysis. α is a coefficient that affects the spectral intensity in the TDS analysis. For details of Equation 1, refer to Japanese Patent Laid-Open No. Hei 6-275697. Note that the oxygen desorption amount of the insulating film is as follows:
Using a temperature-programmed desorption analyzer EMD-WA1000S / W manufactured by Electronic Science Co., Ltd., measurement is performed using a silicon wafer containing 1 × 10 16 atoms / cm 2 of hydrogen atoms as a standard sample.
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の脱離量を評価することで、酸素原子の脱離量につ
いても見積もることができる。
In TDS analysis, part of oxygen is detected as oxygen atoms. The ratio of oxygen molecules to oxygen atoms can be calculated from the ionization rate of oxygen molecules. Note that since α includes the ionization rate of oxygen molecules, the amount of desorption of oxygen atoms can be estimated by evaluating the amount of desorption of oxygen molecules.
なお、ＮＯ２は酸素分子の脱離量である。絶縁膜においては、酸素原子に換算したときの
酸素の脱離量は、酸素分子の脱離量の２倍となる。
Note that N 2 O 2 is the amount of released oxygen molecules. In the insulating film, the amount of released oxygen when converted to oxygen atoms is twice the amount of released oxygen molecules.
下地絶縁膜１０３から酸化物半導体膜１０５に酸素が供給されることで、下地絶縁膜１０
３及び酸化物半導体膜１０５の界面準位を低減できる。この結果、トランジスタの動作な
どに起因して生じうる電荷などが、上述の下地絶縁膜１０３及び酸化物半導体膜１０５の
界面に捕獲されることを抑制することができ、電気特性の変動の少ないトランジスタを得
ることができる。
By supplying oxygen from the
3 and the interface state of the
即ち、酸化物半導体膜１０５に酸素欠損が生じると、下地絶縁膜１０３と酸化物半導体膜
１０５との界面において電荷が捕獲され、当該電荷がトランジスタの電気特性に影響して
しまうところ、下地絶縁膜１０３に、加熱により酸素が脱離する絶縁膜を設けることで、
酸化物半導体膜１０５及び下地絶縁膜１０３の界面準位を低減し、酸化物半導体膜１０５
及び下地絶縁膜１０３の界面における電荷捕獲の影響を小さくすることができる。
That is, when oxygen vacancies are generated in the
The interface state between the
In addition, the influence of charge trapping at the interface of the
なお、下地絶縁膜１０３として、ゲート絶縁膜１０９と同様の、膜密度が高く、且つ欠陥
の少ない絶縁膜、代表的には、膜密度が２．２６ｇ／ｃｍ３以上、理論膜密度である２．
６３ｇ／ｃｍ３以下、好ましくは２．３０ｇ／ｃｍ３以上２．６３ｇ／ｃｍ３以下であり
、電子スピン共鳴法によって計測される信号において、ｇ値が２．００１に現れる信号の
スピン密度が２×１０１５ｓｐｉｎｓ／ｃｍ３以下である絶縁膜を用いてもよい。または
、下地絶縁膜１０３を積層構造とし、酸化物半導体膜１０５側に、ゲート絶縁膜１０９と
同様の、膜密度が高く、且つ欠陥の少ない絶縁膜、代表的には、膜密度が２．２６ｇ／ｃ
ｍ３以上２．６３ｇ／ｃｍ３以下であり、電子スピン共鳴法によって計測される信号にお
いて、ｇ値が２．００１に現れる信号のスピン密度が２×１０１５ｓｐｉｎｓ／ｃｍ３以
下、さらに好ましくは検出下限（１×１０１５ｓｐｉｎｓ／ｃｍ３）以下である絶縁膜を
用いることで、トランジスタのしきい値電圧の変動を抑制することができる。
Note that as the
63 g / cm 3 or less, preferably not more than 2.30 g / cm 3 or more 2.63 g / cm 3, in the signal measured by the electron spin resonance method, the spin density of the signal g value appears to 2.001 2 An insulating film with × 10 15 spins / cm 3 or less may be used. Alternatively, the
m 3 or more and 2.63 g / cm 3 or less, and in the signal measured by the electron spin resonance method, the spin density of the signal having a g value of 2.001 is 2 × 10 15 spins / cm 3 or less, more preferably By using an insulating film that is equal to or lower than the detection lower limit (1 × 10 15 spins / cm 3 ), variation in the threshold voltage of the transistor can be suppressed.
酸化物半導体膜１０５は、実施の形態１に示す酸化物半導体膜１９と同様に形成すること
ができる。
The
一対の電極１０７は、実施の形態１に示す一対の電極２１と同様に形成することができる
。なお、一対の電極１０７において、チャネル幅方向における長さが酸化物半導体膜１０
５より長く、更にはチャネル長方向と交差する端部を覆う構造とし、一対の電極１０７及
び酸化物半導体膜１０５の接触面積を増大させることで、酸化物半導体膜１０５と一対の
電極１０７との接触抵抗を低減することが可能であり、トランジスタのオン電流を高める
ことができる。
The pair of
5 and further covers an end portion intersecting with the channel length direction, and the contact area between the pair of
ゲート電極１１１は、実施の形態１に示すゲート電極１５と同様に形成することができる
。また、絶縁膜１１３は、実施の形態１に示す絶縁膜２３と同様に形成することができる
。
The
配線１１５は、一対の電極１０７に列挙する材料を適宜用いることができる。
For the
次に、図５に示すトランジスタの作製方法について、図６を用いて説明する。 Next, a method for manufacturing the transistor illustrated in FIGS. 5A to 5C is described with reference to FIGS.
図６（Ａ）に示すように、基板１０１上に下地絶縁膜１０３を形成する。次に、下地絶縁
膜１０３上に酸化物半導体膜１０５を形成する。
As shown in FIG. 6A, a
下地絶縁膜１０３は、スパッタリング法、ＣＶＤ法等により形成する。
The base
下地絶縁膜１０３として、加熱により酸素の一部が脱離する酸化絶縁膜をスパッタリング
法により形成する場合は、成膜ガス中の酸素量が高いことが好ましく、酸素、または酸素
及び希ガスの混合ガス等を用いることができる。代表的には、成膜ガス中の酸素濃度を６
％以上１００％以下にすることが好ましい。
In the case where an oxide insulating film from which part of oxygen is released by heating is formed as the
% To 100% is preferable.
また、下地絶縁膜１０３としてＣＶＤ法で酸化絶縁膜を形成する場合、原料ガス由来の水
素または水が酸化絶縁膜中に混入される場合がある。このため、ＣＶＤ法で酸化絶縁膜を
形成した後、脱水素化または脱水化として、加熱処理を行うことが好ましい。
In the case where an oxide insulating film is formed as the
さらに、ＣＶＤ法で形成した酸化絶縁膜に、酸素を導入することで、加熱により脱離する
酸素量を増加させることができる。酸化絶縁膜に酸素を導入する方法としては、イオン注
入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラ
ズマ処理等がある。
Further, by introducing oxygen into the oxide insulating film formed by a CVD method, the amount of oxygen desorbed by heating can be increased. As a method for introducing oxygen into the oxide insulating film, there are an ion implantation method, an ion doping method, a plasma immersion ion implantation method, a plasma treatment, and the like.
ここで、酸化物半導体膜１０５は、実施の形態１に示す酸化物半導体膜１９と同様の形成
方法を適宜用いることができる。
Here, the
また、ＣＡＡＣ−ＯＳ膜に含まれる結晶部の配向を高めるためには、酸化物半導体膜の下
地絶縁膜である、下地絶縁膜１０３の表面の平坦性を高めることが好ましい。代表的には
、下地絶縁膜１０３の平均面粗さ（Ｒａ）を、１ｎｍ以下、０．３ｎｍ以下、または０．
１ｎｍ以下とすることが好ましい。なお、本明細書等において、平均面粗さ（Ｒａ）とは
、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均
粗さを曲面に対して適用できるよう三次元に拡張したものであり、基準面から指定面まで
の偏差の絶対値を平均した値で表現される。また、平坦化処理としては、化学的機械的研
磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理、ド
ライエッチング処理、真空のチャンバーに不活性ガス、例えばアルゴンガスを導入し、被
処理面を陰極とする電界をかけて、表面の微細な凹凸を平坦化するプラズマ処理（いわゆ
る逆スパッタ）等の一または複数を適用することができる。
In addition, in order to increase the orientation of the crystal part included in the CAAC-OS film, the planarity of the surface of the
The thickness is preferably 1 nm or less. In this specification and the like, the average surface roughness (Ra) is obtained by extending the arithmetic average roughness defined in JISB0601: 2001 (ISO4287: 1997) to a three-dimensional surface so that it can be applied to a curved surface. Yes, expressed as an average of the absolute values of deviations from the reference plane to the specified plane. Further, as the planarization treatment, chemical mechanical polishing (CMP) treatment, dry etching treatment, an inert gas such as argon gas is introduced into a vacuum chamber, and an electric field with the treated surface as a cathode is applied. Then, one or a plurality of plasma treatments (so-called reverse sputtering) for flattening fine irregularities on the surface can be applied.
次に、加熱処理を行うことが好ましい。当該加熱処理により、下地絶縁膜１０３に含まれ
る酸素の一部を、下地絶縁膜１０３及び酸化物半導体膜１０５の界面近傍に拡散させるこ
とができる。この結果、下地絶縁膜１０３及び酸化物半導体膜１０５の界面近傍における
界面準位を低減することができる。
Next, it is preferable to perform a heat treatment. Through the heat treatment, part of oxygen contained in the
加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上
４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
The temperature of the heat treatment is typically 150 ° C. or higher and lower than the substrate strain point, preferably 250 ° C. or higher and 450 ° C. or lower, more preferably 300 ° C. or higher and 450 ° C. or lower.
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒
素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲気
で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれない
ことが好ましい。処理時間は３分〜２４時間とする。
The heat treatment is performed in an inert gas atmosphere containing nitrogen or a rare gas such as helium, neon, argon, xenon, or krypton. Alternatively, after heating in an inert gas atmosphere, heating may be performed in an oxygen atmosphere. Note that it is preferable that the inert atmosphere and the oxygen atmosphere do not contain hydrogen, water, or the like. The treatment time is 3 minutes to 24 hours.
なお、後に酸化物半導体膜１０５となる酸化物半導体膜を下地絶縁膜１０３上に形成し、
上記加熱処理を行った後、該酸化物半導体膜の一部をエッチングして、酸化物半導体膜１
０５を形成してもよい。当該工程により、下地絶縁膜１０３に含まれる酸素において、よ
り多くの酸素を下地絶縁膜１０３及び酸化物半導体膜１０５の界面近傍に拡散させること
ができる。
Note that an oxide semiconductor film to be the
After performing the heat treatment, part of the oxide semiconductor film is etched to form the oxide semiconductor film 1
05 may be formed. Through this step, more oxygen can be diffused in the vicinity of the interface between the base
次に、図６（Ｂ）に示すように、一対の電極１０７を形成する。一対の電極１０７は実施
の形態１に示す一対の電極２１と同様の形成方法を適宜用いることができる。または、印
刷法またはインクジェット法により一対の電極１０７を形成することができる。
Next, as illustrated in FIG. 6B, a pair of
次に、図６（Ｃ）に示すように、ゲート絶縁膜１０９を形成した後、ゲート絶縁膜１０９
上にゲート電極１１１を形成する。
Next, as illustrated in FIG. 6C, after the
A
ゲート絶縁膜１０９は、実施の形態１に示すゲート絶縁膜１７と同様の形成方法を適宜用
いることで、膜密度が高く、欠陥の少ない酸化シリコン膜または酸化窒化シリコン膜を形
成することができる。
As the
また、ＣＡＡＣ−ＯＳ膜は、被形成面または表面に沿って酸素が移動しやすい。このため
、素子分離した酸化物半導体膜１０５の側面から酸素の脱離が生じやすく、酸素欠損が形
成されやすい。しかしながら、酸化物半導体膜１０５上に加熱により酸素の一部が脱離す
る酸化絶縁膜と、当該酸化絶縁膜上に金属酸化膜をゲート絶縁膜１０９として設けること
により、酸化物半導体膜１０５の側面からの酸素脱離を抑制することが可能である。この
結果、酸化物半導体膜１０５の側面の導電性の上昇を抑制することを抑制することができ
る。
In the CAAC-OS film, oxygen easily moves along a formation surface or the surface. Therefore, oxygen is easily released from the side surface of the
ゲート電極１１１は、実施の形態１に示すゲート電極１５の形成方法を適宜用いることが
できる。
For the
次に、図６（Ｄ）に示すように、ゲート絶縁膜１０９及びゲート電極１１１上に絶縁膜１
１３を形成した後、一対の電極１０７に接続する配線１１５を形成する。
Next, as illustrated in FIG. 6D, the insulating film 1 is formed over the
13 is formed, a
絶縁膜１１３は、実施の形態１に示す絶縁膜２３と同様に形成することができる。
The insulating
次に、実施の形態１と同様に、加熱処理を行う。該加熱処理の温度は、代表的には、１５
０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００
℃以上４５０℃以下とする。
Next, similarly to Embodiment Mode 1, heat treatment is performed. The temperature of the heat treatment is typically 15
0 ° C or higher and lower than the substrate strain point, preferably 250 ° C or higher and 450 ° C or lower, more preferably 300 ° C.
The temperature is set to be at least 450 ° C.
配線１１５は、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜
上にマスクを形成して導電膜をエッチングして形成する。導電膜上に形成するマスクは、
印刷法、インクジェット法、フォトリソグラフィ法を適宜用いることができる。この後マ
スクを除去する。また、配線１１５をデュアルダマシン法で形成してもよい。
The
A printing method, an inkjet method, or a photolithography method can be used as appropriate. Thereafter, the mask is removed. Further, the
以上の工程により、トランジスタのしきい値電圧の変動が少なく、電気特性のばらつきの
少ない、優れた電気特性を有するトランジスタを作製することができる。また、経時変化
や光ゲートＢＴストレス試験による電気特性の変動の少ない、信頼性の高いトランジスタ
を作製することができる。
Through the above steps, a transistor having excellent electrical characteristics with less variation in threshold voltage of the transistor and less variation in electrical characteristics can be manufactured. In addition, a highly reliable transistor with little change in electrical characteristics due to a change with time or an optical gate BT stress test can be manufactured.
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及
び方法などと適宜組み合わせて用いることができる。
Note that the structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments and examples.
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２と異なる構造のトランジスタについて
、図７を用いて説明する。本実施の形態に示すトランジスタ１２０は、実施の形態２に示
すトランジスタ１００と比較して、ゲート電極が一対の電極が重なっていない点が異なる
。また、酸化物半導体膜にドーパントが添加されている点が異なる。
(Embodiment 3)
In this embodiment, a transistor having a structure different from those in
図７（Ａ）及び図７（Ｂ）に、トランジスタ１２０の上面図及び断面図を示す。図７（Ａ
）はトランジスタ１２０の上面図であり、図７（Ｂ）は、図７（Ａ）の一点鎖線Ａ−Ｂ間
の断面図である。なお、図７（Ａ）では、明瞭化のため、基板１０１、下地絶縁膜１０３
、トランジスタ１２０の構成要素の一部（例えば、ゲート絶縁膜１０９）、絶縁膜１１３
などを省略している。
7A and 7B are a top view and a cross-sectional view of the
) Is a top view of the
, Some of the components of the transistor 120 (for example, the gate insulating film 109), the insulating
Etc. are omitted.
図７（Ｂ）に示すトランジスタ１２０は、下地絶縁膜１０３上に形成される酸化物半導体
膜１２１と、酸化物半導体膜１２１に接する一対の電極１０７と、下地絶縁膜１０３、酸
化物半導体膜１２１、及び一対の電極１０７に接するゲート絶縁膜１０９と、ゲート絶縁
膜１０９を介して酸化物半導体膜１２１と重なるゲート電極１２９とを有する。また、ゲ
ート絶縁膜１０９及びゲート電極１２９を覆う絶縁膜１１３を有する。また、ゲート絶縁
膜１０９及び絶縁膜１１３の開口部１１０（図７（Ａ）参照。）において、一対の電極１
０７と接する配線１１５とを有してもよい。
A
The
本実施の形態に示すトランジスタ１２０は、酸化物半導体膜１２１において、ゲート電極
１２９とゲート絶縁膜１０９を介して重なる第１の領域１２３と、ドーパントが添加され
た一対の第２の領域１２５と、一対の電極１０７と接する一対の第３の領域１２７とを有
する。なお、第１の領域１２３及び第３の領域１２７には、ドーパントが添加されていな
い。第１の領域１２３を挟むように一対の第２の領域１２５が設けられる。また、第１の
領域１２３及び第２の領域１２５を間に挟むように一対の第３の領域１２７が設けられる
。
The
第１の領域１２３は、トランジスタ１２０においてチャネル領域として機能する。第３の
領域１２７において一対の電極１０７と接する領域は、一対の電極１０７によって酸素の
一部が一対の電極１０７に拡散し、酸素欠損ができ、ｎ型化する。このため、第３の領域
１２７の一部はソース領域及びドレイン領域として機能する。第２の領域は、ドーパント
が添加され、導電率が高いため、低抵抗領域として機能し、チャネル領域と、ソース領域
及びドレイン領域との間の抵抗を低減することができる。このため、トランジスタ１２０
のオン電流及び電界効果移動度を高めることができる。
The
The on-current and the field-effect mobility of can be increased.
第２の領域１２５に添加されるドーパントとしては、ホウ素、窒素、リン、及びヒ素の少
なくとも一以上がある。または、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノ
ンの少なくとも一以上がある。なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素
の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上とが適宜
組み合わされて含まれていてもよい。
The dopant added to the
また、一対の第２の領域１２５に含まれるドーパントの濃度は、５×１０１８ａｔｏｍｓ
／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ
／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満とする。
The concentration of the dopant contained in the pair of
/ Cm 3 to 1 × 10 22 atoms / cm 3 , preferably 5 × 10 18 atoms
/ Cm 3 or more and less than 5 × 10 19 atoms / cm 3 .
第２の領域１２５はドーパントを含むため、キャリア密度または欠陥を増加させることが
できる。このため、ドーパントを含まない第１の領域１２３及び第３の領域１２７と比較
して導電性を高めることができる。なお、ドーパント濃度を増加させすぎると、ドーパン
トがキャリアの移動を阻害することになり、第２の領域１２５の導電性を低下させること
になる。
Since the
第２の領域１２５は、導電率が０．１Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１
０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とすることが好ましい。
The
It is preferably 0 S / cm or more and 1000 S / cm or less.
次に、本実施の形態に示すトランジスタ１２０の作製方法について、図６及び図７を用い
て説明する。
Next, a method for manufacturing the
実施の形態２と同様に、図６（Ａ）乃至図６（Ｂ）の工程を経て、基板１０１上に下地絶
縁膜１０３を形成し、下地絶縁膜１０３上に酸化物半導体膜１２１を形成し、酸化物半導
体膜１２１上に一対の電極１０７を形成する。次に、酸化物半導体膜１２１及び一対の電
極１０７上にゲート絶縁膜１０９を形成し、ゲート絶縁膜１０９を介して、酸化物半導体
膜１２１の一部と重なるように、ゲート電極１２９を形成する。
As in
ここで、露光装置の解像限界以下の幅にまで微細化されたゲート電極の形成方法の一例に
ついて説明する。ゲート電極１２９の形成に用いるマスクに対してスリミング処理を行い
、より微細な構造のマスクとすることが好ましい。スリミング処理としては、例えば、酸
素ラジカルなどを用いるアッシング処理を適用することができる。ただし、スリミング処
理はフォトリソグラフィ法などによって形成されたマスクをより微細な構造に加工できる
処理であれば、アッシング処理以外の方法を用いてもよい。また、スリミング処理によっ
て形成されるマスクによって、トランジスタのチャネル長が決定されることになるため、
制御性の良好な処理を適用することが好ましい。スリミング処理の結果、フォトリソグラ
フィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは、１／２
以下、より好ましくは１／３以下の幅にまで微細化することが可能である。例えば、形成
されたマスクの幅は、２０ｎｍ以上２０００ｎｍ以下、好ましくは５０ｎｍ以上３５０ｎ
ｍ以下を達成することができる。また、スリミングしたマスクを後退させながら、導電膜
をエッチングすることで、露光装置の解像限界以下の幅にまで微細化されたゲート電極１
２９を形成することができる。
Here, an example of a method for forming a gate electrode miniaturized to a width equal to or smaller than the resolution limit of the exposure apparatus will be described. It is preferable to perform a slimming process on the mask used for forming the
It is preferable to apply a process with good controllability. As a result of the slimming process, a mask formed by a photolithography method or the like is not more than the resolution limit of the exposure apparatus, preferably 1/2.
Hereinafter, it is possible to reduce the size to a width of 1/3 or less. For example, the width of the formed mask is 20 nm to 2000 nm, preferably 50 nm to 350 n.
m or less can be achieved. Further, the conductive film is etched while retracting the slimmed mask, so that the gate electrode 1 is miniaturized to a width equal to or smaller than the resolution limit of the exposure apparatus.
29 can be formed.
次に、一対の電極１０７及びゲート電極１２９をマスクとして、酸化物半導体膜１２１に
ドーパントを添加する。酸化物半導体膜１２１にドーパントを添加する方法として、イオ
ンドーピング法またはイオンインプランテーション法を用いることができる。
Next, a dopant is added to the
また、上記酸化物半導体膜１２１へのドーパントの添加は、酸化物半導体膜１２１を覆っ
て、ゲート絶縁膜１０９が形成されている状態を示したが、酸化物半導体膜１２１が露出
している状態でドーパントの添加を行ってもよい。
In addition, the addition of the dopant to the
さらに、上記ドーパントの添加はイオンドーピング法またはイオンインプランテーション
法などによる注入以外の方法でも行うことができる。例えば、添加する元素を含むガス雰
囲気にてプラズマを発生させて、酸化物半導体膜１２１に対してプラズマ処理を行うこと
によって、ドーパントを添加することができる。上記プラズマを発生させる装置としては
、ドライエッチング装置、プラズマＣＶＤ装置などを用いることができる。
Further, the dopant can be added by a method other than the ion doping method or the ion implantation method. For example, the dopant can be added by generating plasma in a gas atmosphere containing the element to be added and performing plasma treatment on the
なお、ドーパントの添加処理は、基板１０１を加熱しながら行ってもよい。
Note that the dopant addition treatment may be performed while the
ここでは、イオンインプランテーション法により、リンを酸化物半導体膜１２１に添加す
る。
Here, phosphorus is added to the
この後、加熱処理を行う。当該加熱処理の温度は、代表的には、１５０℃以上４５０℃以
下、好ましくは２５０℃以上３２５℃以下とする。または、２５０℃から３２５℃まで徐
々に温度上昇させながら加熱してもよい。
Thereafter, heat treatment is performed. The temperature of the heat treatment is typically 150 ° C to 450 ° C, preferably 250 ° C to 325 ° C. Alternatively, heating may be performed while gradually increasing the temperature from 250 ° C to 325 ° C.
当該加熱処理により、第２の領域１２５の導電率を高めることができる。なお、当該加熱
処理において、第１の領域１２３、第２の領域１２５，及び第３の領域１２７は、多結晶
構造、非晶質構造、またはＣＡＡＣ−ＯＳとなる。
By the heat treatment, the conductivity of the
こののち、実施の形態２と同様に、絶縁膜１１３を形成し、加熱処理を行った後、配線１
１５を形成して、図７に示すトランジスタ１２０を形成することができる。
After that, as in
15 can be formed to form the
以上の工程により、トランジスタのしきい値電圧の変動が少なく、電気特性のばらつきの
少ない、優れた電気特性を有するトランジスタを作製することができる。また、経時変化
や光ゲートＢＴストレス試験による電気特性の変動の少ない、信頼性の高いトランジスタ
を作製することができる。
Through the above steps, a transistor having excellent electrical characteristics with less variation in threshold voltage of the transistor and less variation in electrical characteristics can be manufactured. In addition, a highly reliable transistor with little change in electrical characteristics due to a change with time or an optical gate BT stress test can be manufactured.
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及
び方法などと適宜組み合わせて用いることができる。
Note that the structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments and examples.
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３と異なる構造のトランジスタについて
、図８を用いて説明する。本実施の形態に示すトランジスタ１３０は、他の実施の形態に
示すトランジスタと比較して、酸化物半導体膜の構造が異なり、チャネル領域と、ソース
領域及びドレイン領域との間に、電界緩和領域を有する。
(Embodiment 4)
In this embodiment, a transistor having a structure different from those in Embodiments 1 to 3 will be described with reference to FIGS. The
図８（Ａ）及び図８（Ｂ）に、トランジスタ１３０の上面図及び断面図を示す。図８（Ａ
）はトランジスタ１３０の上面図であり、図８（Ｂ）は、図８（Ａ）の一点鎖線Ａ−Ｂ間
の断面図である。なお、図８（Ａ）では、明瞭化のため、基板１０１、下地絶縁膜１０３
、トランジスタ１３０の構成要素の一部（例えば、ゲート絶縁膜１０９）、絶縁膜１１３
などを省略している。
8A and 8B are a top view and a cross-sectional view of the
) Is a top view of the
, Some of the components of the transistor 130 (for example, the gate insulating film 109), the insulating
Etc. are omitted.
図８（Ｂ）に示すトランジスタ１３０は、下地絶縁膜１０３上に形成される酸化物半導体
膜１３１と、酸化物半導体膜１３１に接する一対の電極１３９と、下地絶縁膜１０３、酸
化物半導体膜１３１、及び一対の電極１３９に接するゲート絶縁膜１０９と、ゲート絶縁
膜１０９を介して酸化物半導体膜１３１と重なるゲート電極１２９とを有する。また、ゲ
ート絶縁膜１０９及びゲート電極１２９を覆う絶縁膜１１３を有する。また、ゲート絶縁
膜１０９及び絶縁膜１１３の開口部１１０において、一対の電極１３９と接する配線１１
５とを有してもよい。
A
5 may be included.
本実施の形態に示すトランジスタ１３０は、酸化物半導体膜１３１において、ゲート電極
とゲート絶縁膜１０９を介して重なる第１の領域１３３と、ドーパントが添加された一対
の第２の領域１３５と、一対の電極１３９と接し、且つドーパントが添加された一対の第
３の領域１３７とを有する。なお、第１の領域１３３には、ドーパントが添加されていな
い。第１の領域１３３を挟むように一対の第２の領域１３５が設けられる。また、第１の
領域１３３及び第２の領域１３５を間に挟むように一対の第３の領域１３７が設けられる
。
In the
第２の領域１３５及び第３の領域１３７に添加されるドーパントとしては、実施の形態３
に示す第２の領域１２５と同様のドーパントを適宜用いることができる。
As a dopant added to the
A dopant similar to that of the
また、第２の領域１３５及び第３の領域１３７に含まれるドーパントの濃度及び導電率は
、実施の形態３に示す第２の領域１２５と同様のドーパントの濃度とすることができる。
なお、本実施の形態においては、第２の領域１３５より第３の領域１３７の方がドーパン
トの濃度及び導電率が高い。
The concentration and conductivity of the dopant contained in the
Note that in this embodiment, the
第１の領域１３３は、トランジスタ１３０においてチャネル領域として機能する。第２の
領域１３５は、電界緩和領域として機能する。第３の領域１３７において一対の電極１３
９と接する領域は、一対の電極１３９の材料によっては酸素の一部が一対の電極１３９に
拡散し、酸素欠損ができ、ｎ型化する。また、第３の領域１３７にはドーパントが添加さ
れ、導電率が高いため、第３の領域１３７及び一対の電極１３９のコンタクト抵抗をさら
に低減することができる。このため、トランジスタ１３０のオン電流及び電界効果移動度
を高めることができる。
The
Depending on the material of the pair of
なお、一対の電極１３９は、第３の領域１３７にドーパントを添加させるために、膜厚を
薄くすることが好ましく、代表的には、１０ｎｍ以上１００ｎｍ以下、好ましくは２０ｎ
ｍ以上５０ｎｍ以下とする。
Note that the pair of
m to 50 nm.
次に、本実施の形態に示すトランジスタ１３０の作製方法について、図６及び図８を用い
て説明する。
Next, a method for manufacturing the
実施の形態２と同様に、図６（Ａ）及び図６（Ｂ）の工程を経て、基板１０１上に下地絶
縁膜１０３を形成し、下地絶縁膜１０３上に酸化物半導体膜１３１を形成し、酸化物半導
体膜１３１上に一対の電極１３９（図８（Ｂ）参照。）を形成する。次に、酸化物半導体
膜１３１及び一対の電極１３９上にゲート絶縁膜１０９を形成し、ゲート絶縁膜１０９を
介して、酸化物半導体膜１３１の一部と重なるように、ゲート電極１２９を形成する。
As in
次に、ゲート電極１２９をマスクとして、酸化物半導体膜１３１にドーパントを添加する
。ドーパントの添加方法は、実施の形態３に示す方法を適宜用いることができる。なお、
本実施の形態では、第２の領域１３５と共に、第３の領域１３７にもドーパントを添加す
る。さらに、第２の領域１３５より第３の領域１３７の方がドーパントの濃度が高い。こ
のため、ドーパント濃度のプロファイルのピークが第３の領域１３７となるように、添加
方法の条件を適宜用いる。このとき、第３の領域１３７は一対の電極１３９と重なるが、
第２の領域１３５は、一対の電極１３９と重ならない。このため、第２の領域１３５では
、ドーパント濃度のプロファイルのピークが下地絶縁膜１０３となるため、第２の領域１
３５におけるドーパントの濃度は、第３の領域１３７より低くなる。
Next, a dopant is added to the
In this embodiment mode, a dopant is added to the
The
The concentration of the dopant in 35 is lower than that in the
この後、加熱処理を行う。当該加熱処理の温度は、代表的には、１５０℃以上４５０℃以
下、好ましくは２５０℃以上３２５℃以下とする。または、２５０℃から３２５℃まで徐
々に温度上昇させながら加熱してもよい。
Thereafter, heat treatment is performed. The temperature of the heat treatment is typically 150 ° C to 450 ° C, preferably 250 ° C to 325 ° C. Alternatively, heating may be performed while gradually increasing the temperature from 250 ° C to 325 ° C.
当該加熱処理により、第２の領域１３５及び第３の領域１３７の導電率を高めることがで
きる。なお、当該加熱処理において、第１の領域１３３、第２の領域１３５、及び第３の
領域１３７は、多結晶構造、非晶質構造、またはＣＡＡＣ−ＯＳとなる。
By the heat treatment, the conductivity of the
こののち、実施の形態２と同様に、絶縁膜１１３を形成し、加熱処理を行った後、配線１
１５を形成して、図８に示すトランジスタ１３０を形成することができる。
After that, as in
15 can be formed to form the
本実施の形態に示すトランジスタ１３０は、酸化物半導体膜１３１において、チャネル領
域となる第１の領域１３３と、ソース領域及びドレイン領域として機能する第３の領域１
３７の間に、電界緩和領域として機能する第２の領域１３５を有する。このため、実施の
形態２に示すトランジスタ１００と比較して、トランジスタの劣化を抑制することができ
る。また、一対の電極１３９と接する第３の領域１３７にドーパントが含まれるため、一
対の電極１３９及び第３の領域１３７の接触抵抗をさらに低減することが可能であり、オ
ン電流を高めたトランジスタを作製することができる。また、トランジスタのしきい値電
圧の変動が少なく、電気特性のばらつきの少ない、優れた電気特性を有するトランジスタ
を作製することができる。また、経時変化や光ゲートＢＴストレス試験による電気特性の
変動の少ない、信頼性の高いトランジスタを作製することができる。
In the
37 includes a
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及
び方法などと適宜組み合わせて用いることができる。
Note that the structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments and examples.
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４と異なる構造のトランジスタについて
、図９を用いて説明する。
(Embodiment 5)
In this embodiment, a transistor having a structure different from those in Embodiments 1 to 4 will be described with reference to FIGS.
図９（Ａ）に示すトランジスタ２１０は、基板１０１上に設けられる下地絶縁膜１０３と
、下地絶縁膜１０３上に形成される酸化物半導体膜２１１と、下地絶縁膜１０３及び酸化
物半導体膜２１１に接するゲート絶縁膜１０９と、ゲート絶縁膜１０９を介して酸化物半
導体膜２１１と重なるゲート電極１２９とを有する。また、ゲート絶縁膜１０９及びゲー
ト電極１２９を覆う絶縁膜２１７と、ゲート絶縁膜１０９及び絶縁膜２１７の開口部にお
いて、酸化物半導体膜２１１と接する配線２１９を有する。
A
本実施の形態に示すトランジスタ２１０は、酸化物半導体膜２１１は、ゲート電極１２９
とゲート絶縁膜１０９を介して重なる第１の領域２１３と、ドーパントが添加された一対
の第２の領域２１５とを有する。なお、第１の領域２１３には、ドーパントが添加されて
いない。また、第１の領域２１３を挟むように一対の第２の領域２１５が設けられる。
In the
A
第１の領域２１３は、トランジスタ２１０においてチャネル領域として機能する。第２の
領域２１５はソース領域及びドレイン領域として機能する。
The
第２の領域２１５に添加されるドーパントとしては、実施の形態３に示す第２の領域１２
５と同様のドーパントを適宜用いることができる。
As a dopant added to the
The dopant similar to 5 can be used suitably.
また、第２の領域２１５に含まれるドーパントの濃度及び導電率は、実施の形態３に示す
第２の領域１２５と同様のドーパントの濃度とすることができる。
The concentration and conductivity of the dopant contained in the
図９（Ｂ）に示すトランジスタ２２０は、基板１０１上に設けられる下地絶縁膜１０３と
、下地絶縁膜１０３上に設けられる酸化物半導体膜２１１と、酸化物半導体膜２１１に接
する、ソース電極及びドレイン電極として機能する一対の電極２２５と、酸化物半導体膜
２１１の少なくとも一部と接するゲート絶縁膜２２３と、ゲート絶縁膜２２３上であって
、且つ酸化物半導体膜２１１と重畳するゲート電極１２９とを有する。
A
また、ゲート電極１２９の側面に接するサイドウォール絶縁膜２２１を有する。また、下
地絶縁膜１０３、ゲート電極１２９、サイドウォール絶縁膜２２１、及び一対の電極２２
５上に絶縁膜２１７を有する。また、絶縁膜２１７の開口部において、一対の電極２２５
と接する配線２１９を有する。
In addition, a
5 has an insulating
And a
図９（Ｂ）に示すトランジスタにおいて、酸化物半導体膜２１１は、ゲート電極１２９と
ゲート絶縁膜２２３を介して重なる第１の領域２１３と、ドーパントが添加された一対の
第２の領域２１５とを有する。なお、第１の領域２１３には、ドーパントが添加されてい
ない。第１の領域２１３を挟むように一対の第２の領域２１５が設けられる。
In the transistor illustrated in FIG. 9B, the
トランジスタの一対の電極２２５の端部が、サイドウォール絶縁膜２２１上に位置し、更
に酸化物半導体膜２１１において、一対の電極２２５が、ドーパントを含む一対の第２の
領域２１５の露出部を全て覆っている。このため、チャネル長方向におけるソース電極−
ドレイン電極間の距離（より正確には、一対の電極２２５と接する酸化物半導体膜２１１
の間の距離）を、サイドウォール絶縁膜２２１の幅で制御することができる。つまりマス
クを用いてパターンを形成するのが困難な微細なデバイスにおいて、酸化物半導体膜２１
１と接する一対の電極２２５のチャネル側の端部を、マスクを用いずに形成させることが
できる。また、マスクを使用しないため、複数のトランジスタにおける加工ばらつきを低
減することができる。
The ends of the pair of
The distance between the drain electrodes (more precisely, the
Can be controlled by the width of the
The end portions on the channel side of the pair of
本実施の形態に示すトランジスタ２１０、２２０に設けられるゲート絶縁膜１０９、２２
３は、膜密度が高く、欠陥の少ない絶縁膜である。この結果、トランジスタのしきい値電
圧の変動が少なく、電気特性のばらつきの少ない、優れた電気特性を有するトランジスタ
を作製することができる。また、経時変化や光ゲートＢＴストレス試験による電気特性の
変動の少ない、信頼性の高いトランジスタを作製することができる。
Reference numeral 3 denotes an insulating film having a high film density and few defects. As a result, a transistor having excellent electrical characteristics with little variation in threshold voltage of the transistor and less variation in electrical characteristics can be manufactured. In addition, a highly reliable transistor with little change in electrical characteristics due to a change with time or an optical gate BT stress test can be manufactured.
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及
び方法などと適宜組み合わせて用いることができる。
Note that the structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments and examples.
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態５と異なる構造のトランジスタについて
、図１０を用いて説明する。本実施の形態に示すトランジスタは、酸化物半導体膜を介し
て対向する複数のゲート電極を有することを特徴とする。なお、本実施の形態では、実施
の形態２に示すトランジスタを用いて説明するが、適宜他の実施の形態と組み合わせるこ
とができる。
(Embodiment 6)
In this embodiment, a transistor having a structure different from those in Embodiments 1 to 5 will be described with reference to FIGS. The transistor described in this embodiment has a plurality of gate electrodes which are opposed to each other with an oxide semiconductor film interposed therebetween. Note that this embodiment is described using the transistor described in
図１０に示すトランジスタ２３０は、基板１０１上に設けられるゲート電極２３１と、ゲ
ート電極２３１を覆う絶縁膜２３３を有する。また、絶縁膜２３３上に形成される酸化物
半導体膜１０５と、酸化物半導体膜１０５に接する一対の電極１０７と、絶縁膜２３３、
酸化物半導体膜１０５、及び一対の電極１０７に接するゲート絶縁膜１０９と、ゲート絶
縁膜１０９を介して酸化物半導体膜１０５と重なるゲート電極１１１とを有する。また、
ゲート絶縁膜１０９及びゲート電極１１１を覆う絶縁膜１１３を有する。また、ゲート絶
縁膜１０９及び絶縁膜１１３の開口部において、一対の電極１０７と接する配線１１５と
を有してもよい。
A
The
An insulating
ゲート電極２３１は、実施の形態１に示すゲート電極１５と同様に形成することができる
。なお、ゲート電極２３１は、後に形成される絶縁膜２３３の被覆性を高めるために、側
面がテーパ形状であることが好ましく、基板１０１とゲート電極２３１の側面のなす角度
は、２０度以上７０度以下、好ましくは３０度以上６０度以下とする。
The
絶縁膜２３３は、実施の形態２に示す下地絶縁膜１０３と同様に形成することができる。
なお、後に、絶縁膜２３３上に酸化物半導体膜１０５を形成するため、絶縁膜２３３の表
面は平坦であることが好ましい。このため、後に絶縁膜２３３となる絶縁膜を基板１０１
及びゲート電極２３１上に形成した後、当該絶縁膜を平坦化処理して、表面の凹凸が少な
い絶縁膜２３３を形成する。
The insulating
Note that the surface of the insulating
After the
本実施の形態に示すトランジスタ２３０は、酸化物半導体膜１０５を介して対向するゲー
ト電極２３１及びゲート電極１１１を有する。ゲート電極２３１とゲート電極１１１に異
なる電位を印加することで、トランジスタ２３０のしきい値電圧を制御し、好ましくは、
しきい値電圧をプラスシフトさせることができる。
The
The threshold voltage can be shifted positively.
本実施の形態に示すトランジスタ２３０に設けられるゲート絶縁膜１０９は、膜密度が高
く、欠陥の少ない絶縁膜である。この結果、トランジスタのしきい値電圧の変動が少なく
、電気特性のばらつきの少ない、優れた電気特性を有するトランジスタを作製することが
できる。また、経時変化や光ゲートＢＴストレス試験による電気特性の変動の少ない、信
頼性の高いトランジスタを作製することができる。
The
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及
び方法などと適宜組み合わせて用いることができる。
Note that the structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments and examples.
（実施の形態７）
本実施の形態では、実施の形態１乃至実施の形態６に示すトランジスタにおいて、酸化物
半導体膜中に含まれる水素濃度を低減したトランジスタの作製方法について説明する。こ
こでは、代表的に実施の形態１及び実施の形態２を用いて説明するが、適宜他の実施の形
態と組み合わせることができる。なお、本実施の形態に示す工程の一以上と、実施の形態
１及び実施の形態２に示すトランジスタの作製工程とが組み合わさればよく、全て組み合
わせる必要はない。
(Embodiment 7)
In this embodiment, a method for manufacturing a transistor in which the concentration of hydrogen contained in the oxide semiconductor film is reduced in the transistors described in Embodiments 1 to 6 will be described. Here, description is made using Embodiment Mode 1 and
実施の形態１に示す酸化物半導体膜１９及び実施の形態２に示す酸化物半導体膜１０５に
おいて、水素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔ
ｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ま
しくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。
In the
Oms / cm 3 or less, more preferably 5 × 10 17 atoms / cm 3 or less, and even more preferably 1 × 10 16 atoms / cm 3 or less.
酸化物半導体膜１９、１０５に含まれる水素は、金属原子と結合する酸素と反応して水と
なると共に、酸素が脱離した格子（あるいは酸素が脱離した部分）には欠損が形成されて
しまう。また、水素が酸素と結合することで、キャリアである電子が生じてしまう。これ
らのため、酸化物半導体膜の成膜工程において、水素を含む不純物を極めて減らすことに
より、酸化物半導体膜の水素濃度を低減することが可能である。このため、水素をできる
だけ除去し、高純度化させた酸化物半導体膜をチャネル領域とすることにより、しきい値
電圧のマイナスシフトを低減することができ、またトランジスタのソース電極及びドレイ
ン電極の間に生じるリーク電流を、代表的には、チャネル幅あたりのオフ電流を数ｙＡ／
μｍ〜数ｚＡ／μｍにまで低減することが可能であり、トランジスタの電気特性を向上さ
せることができる。
Hydrogen contained in the
It can be reduced to μm to several zA / μm, and the electrical characteristics of the transistor can be improved.
酸化物半導体膜１９中の水素濃度を低減する第１の方法として、酸化物半導体膜１９を形
成する前に、加熱処理またはプラズマ処理により、基板１１、下地絶縁膜１３、ゲート電
極１５、ゲート絶縁膜１７それぞれに含まれる水素または水を脱離させる方法がある。こ
の結果、後の加熱処理において、基板１１乃至ゲート絶縁膜１７に付着または含有する水
素若しくは水が、酸化物半導体膜１９中に拡散することを防ぐことができる。なお、加熱
処理は、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気にて、１００℃以上基板の歪み
点未満の温度で行う。また、プラズマ処理は、希ガス、酸素、窒素または酸化窒素（亜酸
化窒素、一酸化窒素、二酸化窒素等）を用いる。なお、実施の形態２乃至実施の形態６に
おいては、酸化物半導体膜１０５を形成する前に、加熱処理またはプラズマ処理により、
基板１０１及び下地絶縁膜１０３それぞれに含まれる水素または水を脱離させる。
As a first method for reducing the hydrogen concentration in the
Hydrogen or water contained in each of the
酸化物半導体膜１９、１０５中の水素濃度を低減する第２の方法として、酸化物半導体膜
をスパッタリング装置で成膜する前に、スパッタリング装置にダミー基板を搬入し、ダミ
ー基板上に酸化物半導体膜を成膜して、ターゲット表面、または防着板に付着した水素、
水等を取り除く方法がある。この結果、酸化物半導体膜中への水素または水等の混入を低
減することが可能である。
As a second method for reducing the hydrogen concentration in the
There is a way to remove water. As a result, entry of hydrogen, water, or the like into the oxide semiconductor film can be reduced.
酸化物半導体膜１９、１０５中の水素濃度を低減する第３の方法として、酸化物半導体膜
を形成する際に、例えば、スパッタリング法を用いる場合、基板温度を１５０℃以上７５
０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上３５０
℃以下として、酸化物半導体膜を成膜する方法がある。この方法により、酸化物半導体膜
中への水素または水等の混入を低減することが可能である。
As a third method for reducing the hydrogen concentration in the
0 ° C or lower, preferably 150 ° C or higher and 450 ° C or lower, more preferably 200 ° C or higher and 350 ° C or lower.
There is a method in which an oxide semiconductor film is formed at a temperature lower than or equal to ° C. By this method, entry of hydrogen, water, or the like into the oxide semiconductor film can be reduced.
ここで、酸化物半導体膜１９、１０５中に含まれる水素濃度を低減することが可能なスパ
ッタリング装置について、以下に詳細を説明する。
Here, a sputtering device capable of reducing the concentration of hydrogen contained in the
酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下
とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への水素ま
たは水等の混入を低減することができる。
The treatment chamber in which the oxide semiconductor film is formed preferably has a leak rate of 1 × 10 −10 Pa · m 3 / sec or less, whereby hydrogen or water into the film is formed when the film is formed by a sputtering method. Etc. can be reduced.
また、スパッタリング装置の処理室の排気として、ドライポンプ等の粗引きポンプと、ス
パッタイオンポンプ、ターボ分子ポンプ及びクライオポンプ等の高真空ポンプとを適宜組
み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水
素及び水の排気能力が低い。さらに、水素の排気能力の高いスパッタイオンポンプまたは
水の排気能力の高いクライオポンプを組み合わせることが有効となる。
In addition, roughing pumps such as dry pumps and high vacuum pumps such as sputter ion pumps, turbo molecular pumps, and cryopumps may be appropriately combined as exhaust of the processing chamber of the sputtering apparatus. Turbomolecular pumps excel large size molecules, but have low hydrogen and water exhaust capabilities. Further, it is effective to combine a sputter ion pump having a high hydrogen exhaust capability or a cryopump having a high water exhaust capability.
処理室の内側に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しない
が、処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に
相関はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱
離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理室を
ベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくする
ことができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性
ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離
速度をさらに大きくすることができる。
The adsorbate present inside the processing chamber does not affect the pressure in the processing chamber because it is adsorbed on the inner wall, but causes gas emission when the processing chamber is exhausted. For this reason, there is no correlation between the leak rate and the exhaust speed, but it is important to desorb the adsorbate present in the processing chamber as much as possible and exhaust it in advance using a pump having a high exhaust capability. Note that the treatment chamber may be baked to promote desorption of the adsorbate. Baking can increase the desorption rate of the adsorbate by about 10 times. Baking may be performed at 100 ° C to 450 ° C. At this time, if the adsorbate is removed while introducing the inert gas, it is possible to further increase the desorption rate of water or the like that is difficult to desorb only by exhausting.
このように、酸化物半導体膜の成膜工程において、処理室の圧力、処理室のリークレート
などにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水素
または水等の混入を低減することができる。
In this manner, in the oxide semiconductor film formation step, contamination of impurities such as hydrogen or water contained in the oxide semiconductor film can be reduced by suppressing contamination of impurities as much as possible in the pressure of the treatment chamber, the leak rate of the treatment chamber, and the like. Can be reduced.
酸化物半導体膜１９、１０５中の水素濃度を低減する第４の方法として、原料ガスに水素
を含む不純物が除去された高純度ガスを用いる方法がある。この結果、酸化物半導体膜中
への水素または水等の混入を低減することが可能である。
As a fourth method for reducing the hydrogen concentration in the
酸化物半導体膜１９、１０５中の水素濃度を低減する第５の方法として、酸化物半導体膜
を形成した後、加熱処理を行う方法がある。当該加熱処理により、酸化物半導体膜の脱水
素化または脱水化をすることができる。
As a fifth method for reducing the hydrogen concentration in the
加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上
４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
The temperature of the heat treatment is typically 150 ° C. or higher and lower than the substrate strain point, preferably 250 ° C. or higher and 450 ° C. or lower, more preferably 300 ° C. or higher and 450 ° C. or lower.
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒
素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲気
で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれない
ことが好ましい。処理時間は３分〜２４時間とする。
The heat treatment is performed in an inert gas atmosphere containing nitrogen or a rare gas such as helium, neon, argon, xenon, or krypton. Alternatively, after heating in an inert gas atmosphere, heating may be performed in an oxygen atmosphere. Note that it is preferable that the inert atmosphere and the oxygen atmosphere do not contain hydrogen, water, or the like. The treatment time is 3 minutes to 24 hours.
なお、図２（Ｂ）及び図６（Ａ）に示すように、素子分離した酸化物半導体膜１９、１０
５を形成した後、上記脱水素化または脱水化のための加熱処理を行ってもよい。このよう
な工程を経ることで、脱水素化または脱水化のための加熱処理において、ゲート絶縁膜１
７または下地絶縁膜１０３に含まれる水素または水等を効率よく放出させることができる
。
Note that as illustrated in FIGS. 2B and 6A, the element-isolated
After forming 5, heat treatment for dehydrogenation or dehydration may be performed. Through such a process, in the heat treatment for dehydrogenation or dehydration, the gate insulating film 1
7 or hydrogen contained in the
また、脱水化または脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と
兼ねてもよい。
Further, the heat treatment for dehydration or dehydrogenation may be performed a plurality of times, or may be combined with other heat treatments.
以上の酸化物半導体膜中の水素濃度を低減する第１の方法乃至第５の方法の一以上を実施
の形態１乃至実施の形態６に示すトランジスタの作製方法に組み合わせることで、水素ま
たは水等をできるだけ除去し、高純度化させた酸化物半導体膜をチャネル領域に有するト
ランジスタを作製することができる。この結果、しきい値電圧のマイナスシフトを低減す
ることができ、またトランジスタのソース電極及びドレイン電極の間に生じるリーク電流
を、代表的には、チャネル幅あたりのオフ電流を数ｙＡ／μｍ〜数ｚＡ／μｍにまで低減
することが可能であり、トランジスタの電気特性を向上させることができる。以上のこと
から、本実施の形態により、しきい値のマイナスシフトが低減され、リーク電流が低く、
優れた電気特性を有するトランジスタを作製することができる。
By combining one or more of the first to fifth methods for reducing the hydrogen concentration in the oxide semiconductor film with the method for manufacturing the transistor described in any of Embodiments 1 to 6, hydrogen, water, or the like Thus, a transistor having a highly purified oxide semiconductor film in a channel region can be manufactured. As a result, a negative shift of the threshold voltage can be reduced, and a leak current generated between the source electrode and the drain electrode of the transistor is typically expressed as an off current per channel width of several yA / μm to It can be reduced to several zA / μm, and the electrical characteristics of the transistor can be improved. From the above, according to this embodiment, the negative shift of the threshold is reduced, the leakage current is low,
A transistor having excellent electrical characteristics can be manufactured.
（実施の形態８）
本実施の形態では、下部に第１の半導体材料を用いたトランジスタを有し、上部に第２の
半導体材料を用いたトランジスタを有する半導体装置であって、第１の半導体材料を用い
たトランジスタに半導体基板を用いた構造を、図１１を用いて説明する。
(Embodiment 8)
In this embodiment mode, a semiconductor device includes a transistor using a first semiconductor material in a lower portion and a transistor using a second semiconductor material in an upper portion, and the transistor using the first semiconductor material includes A structure using a semiconductor substrate will be described with reference to FIGS.
図１１は、下部に第１の半導体材料を用いたトランジスタを有し、上部に第２の半導体材
料を用いたトランジスタを有する半導体装置の断面構成を示す一例である。ここで、第１
の半導体材料と第２の半導体材料とは異なる材料を用いる。例えば、第１の半導体材料を
酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができ
る。酸化物半導体以外の材料としては、例えば、シリコン、ゲルマニウム、シリコンゲル
マニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体また
は多結晶半導体を用いることが好ましい。単結晶半導体を用いたトランジスタは、高速動
作が容易である。一方で、酸化物半導体を用いたトランジスタは、チャネル幅あたりのオ
フ電流が数ｙＡ／μｍ〜数ｚＡ／μｍ程度と十分低い特性を利用した回路に用いることが
できる。これらのことから、図１１に示す半導体装置を用いて、例えば低消費電力の論理
回路を構成することもできる。なお、第１の半導体材料として、有機半導体材料などを用
いてもよい。
FIG. 11 illustrates an example of a cross-sectional structure of a semiconductor device including a transistor using a first semiconductor material in a lower portion and a transistor using a second semiconductor material in an upper portion. Where the first
The different semiconductor material and the second semiconductor material are used. For example, the first semiconductor material can be a semiconductor material other than an oxide semiconductor, and the second semiconductor material can be an oxide semiconductor. As a material other than an oxide semiconductor, for example, silicon, germanium, silicon germanium, silicon carbide, gallium arsenide, or the like can be used, and a single crystal semiconductor or a polycrystalline semiconductor is preferably used. A transistor including a single crystal semiconductor can easily operate at high speed. On the other hand, a transistor including an oxide semiconductor can be used for a circuit using characteristics with a sufficiently low off-current per channel width of about several yA / μm to several zA / μm. For these reasons, for example, a logic circuit with low power consumption can be formed using the semiconductor device illustrated in FIG. Note that an organic semiconductor material or the like may be used as the first semiconductor material.
トランジスタ７０４ａ、トランジスタ７０４ｂ及びトランジスタ７０４ｃはそれぞれ、ｎ
チャネル型トランジスタ（ＮＭＯＳＦＥＴ）またはｐチャネル型トランジスタ（ＰＭＯＳ
ＦＥＴ）のいずれも用いることができる。ここでは、トランジスタ７０４ａ及びトランジ
スタ７０４ｂとしてｐチャネル型のトランジスタを示し、トランジスタ７０４ｃとしてｎ
チャネル型のトランジスタを示す。図１１に示す例においては、トランジスタ７０４ａ及
びトランジスタ７０４ｂは、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏ
ｎ）７０２によって他の素子と絶縁分離されている。一方、トランジスタ７０４ｃは、Ｓ
ＴＩ７０２によってトランジスタ７０４ａ及び７０４ｂと絶縁分離されている。ＳＴＩ７
０２を用いることにより、ＬＯＣＯＳによる素子分離法で発生した素子分離部のバーズビ
ークを抑制することができ、素子分離部の縮小等が可能となる。一方で、トランジスタの
構造の微細化が要求されない半導体装置においてはＳＴＩ７０２の形成は必ずしも必要で
はなく、ＬＯＣＯＳ等の素子分離手段を用いることもできる。
Channel type transistor (NMOSFET) or p channel type transistor (PMOS)
Any of (FET) can be used. Here, p-channel transistors are illustrated as the
A channel-type transistor is shown. In the example illustrated in FIG. 11, the
n) Isolated from other elements by 702. On the other hand, the
The
By using 02, the bird's beak of the element isolation part generated by the element isolation method by LOCOS can be suppressed, and the element isolation part can be reduced. On the other hand, in a semiconductor device in which miniaturization of the transistor structure is not required, the formation of the
図１１におけるトランジスタ７０４ａ、トランジスタ７０４ｂ及びトランジスタ７０４ｃ
は、それぞれ基板７０１中に設けられたチャネル領域と、チャネル領域を挟むように設け
られた不純物領域７０５（ソース領域及びドレイン領域ともいう）と、チャネル領域上に
設けられたゲート絶縁膜７０６と、ゲート絶縁膜７０６上にチャネル領域と重畳するよう
に設けられたゲート電極７０７、７０８とを有する。ゲート電極は加工精度を高めるため
の第１の材料からなるゲート電極７０７と、配線として低抵抗化を目的とした第２の材料
からなるゲート電極７０８を積層した構造とすることができるが、この構造に限らず、適
宜要求される仕様に応じて材料、積層数、形状等を調整することができる。なお、図にお
いて、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上このような
状態を含めてトランジスタとよぶ場合がある。
The
Includes a channel region provided in the
また、基板７０１中に設けられた不純物領域７０５には、コンタクトプラグ７１４ａが接
続されている。ここでコンタクトプラグ７１４ａは、トランジスタ７０４ａ等のソース電
極やドレイン電極としても機能する。また、不純物領域７０５とチャネル領域の間には、
不純物領域７０５と異なる不純物領域が設けられている。該不純物領域は、導入された不
純物の濃度によって、ＬＤＤ領域やエクステンション領域としてチャネル領域近傍の電界
分布を制御する機能を果たす。ゲート電極７０７、７０８の側壁には絶縁膜７０９を介し
てサイドウォール絶縁膜７１０を有する。絶縁膜７０９やサイドウォール絶縁膜７１０を
用いることで、ＬＤＤ領域やエクステンション領域を形成することができる。
A
An impurity region different from the
また、トランジスタ７０４ａ、トランジスタ７０４ｂ及びトランジスタ７０４ｃは、絶縁
膜７１１により被覆されている。絶縁膜７１１には保護膜としての機能を持たせることが
でき、外部からチャネル領域への不純物の侵入を防止することができる。また、絶縁膜７
１１をＣＶＤ法による窒化シリコン等の材料とすることで、チャネル領域に単結晶シリコ
ンを用いた場合には加熱処理によって、単結晶シリコンの水素化を行うことができる。ま
た、絶縁膜７１１に引張応力または圧縮応力を有する絶縁膜を用いることで、チャネル領
域を構成する半導体材料に歪みを与えることができる。ｎチャネル型のトランジスタの場
合にはチャネル領域となるシリコン材料に引張応力を、ｐチャネル型のトランジスタの場
合にはチャネル領域となるシリコン材料に圧縮応力を付加することで、各トランジスタの
移動度を向上させることができる。
The
When 11 is made of a material such as silicon nitride by a CVD method, when single crystal silicon is used for the channel region, the single crystal silicon can be hydrogenated by heat treatment. In addition, by using an insulating film having tensile stress or compressive stress as the insulating
ここでは、図１１におけるトランジスタ７５０は、実施の形態２に示すトランジスタ１０
０と同様の構造を有する。さらに、トランジスタ７５０の下地絶縁膜はバリア膜７２４、
絶縁膜７２５ａ、絶縁膜７２５ｂの３層構造であり、下地絶縁膜を介して、トランジスタ
７５０の酸化物半導体膜と対向するゲート電極７５１を有する。絶縁膜７２５ａは、水素
、水、及び酸素のブロッキング効果を有する絶縁膜で形成することが好ましく、代表的に
は酸化アルミニウム膜で形成する。絶縁膜７２５ｂは、実施の形態２に示す下地絶縁膜１
０３を適宜用いることができる。
Here, the
It has the same structure as 0. Further, the base insulating film of the
The
03 can be used as appropriate.
なお、トランジスタ７５０としてここでは実施の形態２に示すトランジスタ１００を用い
て説明したが、実施の形態１乃至実施の形態７で示したトランジスタを適宜用いることが
できる。
Note that although the
第２の半導体材料を用いたトランジスタ７５０は、必要な回路構成に応じて下層のトラン
ジスタ７０４ａ等の第１の半導体材料を用いたトランジスタと電気的に接続する。図１１
においては、一例としてトランジスタ７５０のソース電極またはドレイン電極がトランジ
スタ７０４ａのソース電極またはドレイン電極と電気的に接続している構成を示している
。
The
5 illustrates a structure in which the source electrode or the drain electrode of the
第２の半導体材料を用いたトランジスタ７５０のソース電極またはドレイン電極の一方は
、トランジスタ７５０のゲート絶縁膜７２６、絶縁膜７２７、絶縁膜７２８、絶縁膜７２
９を貫通するコンタクトプラグ７３０ｂを介して、トランジスタ７５０よりも上方に形成
された配線７３４ａと接続する。ゲート絶縁膜７２６、絶縁膜７２７は、実施の形態１乃
至実施の形態７で示した構造、材料を適宜用いることができる。
One of a source electrode and a drain electrode of the
9 is connected to a wiring 734 a formed above the
配線７３４ａは、絶縁膜７３１中に埋め込まれている。配線７３４ａは、例えば銅、アル
ミニウム等の低抵抗な導電性材料を用いることが好ましい。低抵抗な導電性材料を用いる
ことで、配線７３４ａを伝播する信号のＲＣ遅延を低減することができる。配線７３４ａ
に銅を用いる場合には、銅のチャネル領域への拡散を防止するため、バリア膜７３３を形
成する。バリア膜として、例えば窒化タンタル、窒化タンタルとタンタルとの積層、窒化
チタン、窒化チタンとチタンとの積層等による膜を用いることができるが、配線材料の拡
散防止機能、及び配線材料や下地膜等との密着性が確保される程度においてこれらの材料
からなる膜に限られない。バリア膜７３３は配線７３４ａとは別個の層として形成しても
よく、バリア膜となる材料を配線材料中に含有させ、加熱処理によって絶縁膜７３１に設
けられた開口の内壁に析出させて形成しても良い。
The wiring 734 a is embedded in the insulating
In the case of using copper, a
絶縁膜７３１には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＢＰＳＧ（Ｂ
ｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓ
ｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、炭素を添加した酸化シリコン（ＳｉＯ
Ｃ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、Ｓｉ（ＯＣ２Ｈ５）４を原料とした
酸化シリコンであるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）、
ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＭＳＱ（Ｍｅｔｈｙｌ
Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＯＳＧ（Ｏｒｇａｎｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）、有機ポリマー系の材料等の絶縁体を用いることができる。特に半導体装置の微細化
を進める場合には、配線間の寄生容量が顕著になり信号遅延が増大するため酸化シリコン
の比誘電率（ｋ＝４．０〜４．５）では高く、ｋが３．０以下の材料を用いることが好ま
しい。また該絶縁膜に配線を埋め込んだ後にＣＭＰ処理を行うため、絶縁膜には機械的強
度が要求される。この機械的強度が確保できる限りにおいて、これらを多孔質（ポーラス
）化させて低誘電率化することができる。絶縁膜７３１は、スパッタリング法、ＣＶＤ法
、スピンコート法（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ：ＳＯＧともいう）を含む塗布法等によ
り形成する。
The insulating
oron Phosphorus Silicate Glass), PSG (Phos
phosphoric acid glass), silicon oxide added with carbon (SiO2)
C), silicon oxide (SiOF) to which fluorine is added, TEOS (tetraethyl orthosilicate) which is silicon oxide using Si (OC 2 H 5 ) 4 as a raw material,
HSQ (Hydrogen Silsesquioxane), MSQ (Methyl)
Silsesquioxane, OSG (Organo Silicate Glass)
s) An insulator such as an organic polymer material can be used. In particular, when the miniaturization of a semiconductor device is advanced, the parasitic capacitance between wirings becomes remarkable and the signal delay increases, so that the relative dielectric constant (k = 4.0 to 4.5) of silicon oxide is high, and k is 3 It is preferable to use a material of 0.0 or less. In addition, since the CMP process is performed after the wiring is embedded in the insulating film, the insulating film is required to have mechanical strength. As long as this mechanical strength can be ensured, these can be made porous to reduce the dielectric constant. The insulating
絶縁膜７３１上には、絶縁膜７３２を設けてもよい。絶縁膜７３２は、配線材料を絶縁膜
７３１中に埋め込んだ後、ＣＭＰ等による平坦化処理を行う際のエッチングストッパとし
て機能する。
An insulating
配線７３４ａ上には、バリア膜７３５が設けられており、バリア膜７３５上に保護膜７４
０が設けられている。バリア膜７３５は銅等の配線材料の拡散を防止することを目的とし
た膜である。バリア膜７３５は、配線７３４ａの上面のみに限らず、絶縁膜７３１、７３
２上に形成してもよい。バリア膜７３５は、窒化シリコンやＳｉＣ、ＳｉＢＯＮ等の絶縁
性材料で形成することができる。
A
0 is provided. The
2 may be formed. The
配線７３４ａはコンタクトプラグ７３０ａを介して、バリア膜７２４よりも下層に設けら
れた配線７２３と接続する。コンタクトプラグ７３０ａは、コンタクトプラグ７３０ｂと
異なり、バリア膜７２４、絶縁膜７２５ａ、絶縁膜７２５ｂ、ゲート絶縁膜７２６、絶縁
膜７２７、絶縁膜７２８、絶縁膜７２９を貫通して配線７２３と電気的に接続している。
従って、コンタクトプラグ７３０ａは、コンタクトプラグ７３０ｂに比べ高さが高い。コ
ンタクトプラグ７３０ａとコンタクトプラグ７３０ｂとで径を等しくした場合には、コン
タクトプラグ７３０ａの方がアスペクト比は大きくなるが、コンタクトプラグ７３０ａと
コンタクトプラグ７３０ｂとで異なった径とすることもできる。なお、コンタクトプラグ
７３０ａは一の材料で形成した一続きのものとして記しているが、例えばバリア膜７２４
、絶縁膜７２５ａ、及び絶縁膜７２５ｂを貫通するコンタクトプラグと、ゲート絶縁膜７
２６、絶縁膜７２７、絶縁膜７２８、及び７２９を貫通するコンタクトプラグとに分離し
て別々に形成してもよい。
The wiring 734a is connected to a
Therefore, the height of the
, A contact plug that penetrates the insulating
26, the insulating
配線７２３は、配線７３４ａ、７３４ｂと同様にバリア膜７２２、７２４により被覆され
、絶縁膜７２０中に埋め込まれて設けられている。図１１に示すように、配線７２３は上
部の配線部分と、下部のビアホール部分から構成される。下部のビアホール部分は下層の
配線７１８と接続する。該構造の配線７２３はいわゆるデュアルダマシン法等により形成
することができる。また、上下層の配線間の接続はデュアルダマシン法によらず、コンタ
クトプラグを用いて接続してもよい。絶縁膜７２０上には、ＣＭＰ等による平坦化処理を
行う際のエッチングストッパとして機能する絶縁膜７２１を設けてもよい。
The
配線７２３が電気的に接続する配線７１８についても、既述したトランジスタ７５０の上
層の配線層と同様の構成により形成することができる。シリコン等の第１の半導体材料を
チャネル領域に用いたトランジスタ７０４ａは、絶縁膜７１１、絶縁膜７１２、絶縁膜７
１３を貫通するコンタクトプラグ７１４ａを介して配線７１８と接続する。シリコン等の
第１の半導体材料をチャネル領域に用いたトランジスタ７０４ｃのゲート電極は、絶縁膜
７１１、絶縁膜７１２、絶縁膜７１３を貫通するコンタクトプラグ７１４ｂを介して配線
７１８と接続する。配線７１８は、既述した配線７３４ａ、７３４ｂと同様にバリア膜７
１７、７１９により被覆され、絶縁膜７１５中に埋め込まれて設けられている。絶縁膜７
１５上には、ＣＭＰ等による平坦化処理を行う際のエッチングストッパとして機能する絶
縁膜７１６を設けてもよい。
The
13 is connected to the
17 and 719 and embedded in the insulating
An insulating
以上のように、半導体装置の下部に設けられた第１の半導体材料を用いたトランジスタ７
０４ａは、複数のコンタクトプラグ及び複数の配線を介して、上部に設けられた第２の半
導体材料を用いたトランジスタ７５０と電気的に接続する。半導体装置を以上のような構
成とすることで、高速動作性能を有する第１の半導体材料を用いたトランジスタと、オフ
電流が極めて小さい第２の半導体材料を用いたトランジスタとを組み合わせ、低消費電力
化が可能な高速動作の論理回路を有する半導体装置、一例としては記憶装置、中央演算処
理装置（ＣＰＵ）等を作製することができる。
As described above, the transistor 7 using the first semiconductor material provided in the lower portion of the semiconductor device.
04a is electrically connected to the
このような半導体装置は、既述の構成に限らず、発明の趣旨を逸脱しない範囲において、
任意に変更が可能である。例えば、説明においては第１の半導体材料を用いたトランジス
タと、第２の半導体材料を用いたトランジスタの間の配線層は２層として説明したが、こ
れを１層あるいは３層以上とすることもでき、また配線を用いることなく、コンタクトプ
ラグのみによって両トランジスタを直接接続することもできる。この場合、例えばシリコ
ン貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）技術を用いることもで
きる。また、配線は銅等の材料を絶縁膜中に埋め込むことで形成する場合について説明し
たが、例えばバリア膜、配線材料層、及びバリア膜の三層構造としてフォトリソグラフィ
工程により配線パターンに加工したものを用いてもよい。
Such a semiconductor device is not limited to the above-described configuration, and in a range not departing from the spirit of the invention,
Any change is possible. For example, in the description, the wiring layer between the transistor using the first semiconductor material and the transistor using the second semiconductor material is described as two layers, but this may be one layer or three or more layers. In addition, both transistors can be directly connected only by contact plugs without using wiring. In this case, for example, a through silicon via (TSV) technology can be used. In addition, although the case where the wiring is formed by embedding a material such as copper in the insulating film has been described, for example, a three-layer structure of a barrier film, a wiring material layer, and a barrier film processed into a wiring pattern by a photolithography process May be used.
特に、銅配線を第１の半導体材料を用いたトランジスタ７０４ａ、７０４ｂと第２の半導
体材料を用いたトランジスタ７５０との間の階層に形成する場合には、第２の半導体材料
を用いたトランジスタ７５０の製造工程において付加する熱処理の影響を十分考慮する必
要がある。換言すれば、第２の半導体材料を用いたトランジスタ７５０の製造工程におい
て付加する熱処理の温度を配線材料の性質に適合するように留意する必要がある。例えば
、トランジスタ７５０の構成部材に対して高温で熱処理を行った場合、銅配線では熱応力
が発生し、これに起因したストレスマイグレーションなどの不都合が生じるためである。
In particular, when the copper wiring is formed in a layer between the
ここで、図１１に示す半導体装置に含まれる論理回路の一形態について、図１２を用いて
説明する。ここでは、論理回路の一形態として、ＮＯＲ型回路及びＮＡＮＤ型回路を用い
て説明する。
Here, one mode of a logic circuit included in the semiconductor device illustrated in FIG. 11 is described with reference to FIGS. Here, description is made using a NOR circuit and a NAND circuit as an embodiment of the logic circuit.
図１２（Ａ）はＮＯＲ型回路の回路図であり、図１２（Ｂ）はＮＡＮＤ型回路の回路図で
ある。
FIG. 12A is a circuit diagram of a NOR circuit, and FIG. 12B is a circuit diagram of a NAND circuit.
図１２（Ａ）示すＮＯＲ型回路において、トランジスタ７６１及びトランジスタ７６２は
、ｐチャネル型トランジスタである。トランジスタ７６３及びトランジスタ７６４はｎチ
ャネル型トランジスタであり、先の実施の形態のいずれかで説明したトランジスタを適用
できる。
In the NOR circuit shown in FIG. 12A, the
図１２（Ｂ）に示すＮＡＮＤ型回路において、トランジスタ７７１及びトランジスタ７７
４はｐチャネル型トランジスタである。トランジスタ７７２及びトランジスタ７７３はｎ
チャネル型トランジスタであり、先の実施の形態のいずれかで説明したトランジスタを適
用できる。なお、図１２（Ａ）、（Ｂ）に記載したＯＳとは、トランジスタ７６３、トラ
ンジスタ７６４、トランジスタ７７２、及びトランジスタ７７３に、先の実施の形態のい
ずれかで説明したトランジスタを適用できることを示す。
In the NAND circuit illustrated in FIG. 12B, the
Reference numeral 4 denotes a p-channel transistor. Transistor 772 and
The transistor described in any of the above embodiments is a channel transistor. Note that the OS described in FIGS. 12A and 12B indicates that the transistor described in any of the above embodiments can be applied to the
なお、図１２（Ａ）、（Ｂ）に示すＮＯＲ型回路及びＮＡＮＤ型回路において、トランジ
スタ７６３、トランジスタ７６４、トランジスタ７７２、及びトランジスタ７７３には、
図１１に示したような、酸化物半導体膜を介して複数のゲート電極を有するトランジスタ
７５０も適用できる。このような構造とすることで、複数のゲート電極に異なる電位を印
加することで、トランジスタのしきい値電圧を制御し、好ましくは、しきい値電圧をプラ
スシフトさせることができる。または、複数のゲート電極に同電位を印加することで、ト
ランジスタのオン電流を増加させることができる。
Note that in the NOR circuit and the NAND circuit illustrated in FIGS. 12A and 12B, the
A
ここで、図１２（Ａ）に示すＮＡＮＤ型回路の断面構造を図１１を用いて説明する。図１
２（Ａ）に示すトランジスタ７６１及びトランジスタ７６２は図１１に示すトランジスタ
７０４ａ及びトランジスタ７０４ｂに相当する。また、図１２（Ａ）に示すトランジスタ
７６３が図１１に示すトランジスタ７５０に相当する。なお、図１２（Ａ）に示すトラン
ジスタ７６２及びトランジスタ７６３のゲート電極の接続部、並びにトランジスタ７６４
は省略している。
Here, a cross-sectional structure of the NAND circuit illustrated in FIG. 12A is described with reference to FIGS. FIG.
The
Is omitted.
本実施の形態に示すトランジスタ７５０、トランジスタ７６３、トランジスタ７６４、ト
ランジスタ７７２、及びトランジスタ７７３に設けられるゲート絶縁膜として、膜密度が
高く、欠陥の少ない絶縁膜を用いることで、トランジスタのしきい値電圧の変動が少なく
、電気特性のばらつきの少ない、優れた電気特性を有するトランジスタを作製することが
できる。また、経時変化や光ゲートＢＴストレス試験による電気特性の変動の少ない、信
頼性の高い半導体装置を作製することができる。
By using an insulating film with high film density and few defects as the gate insulating film provided for the
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及
び方法などと適宜組み合わせて用いることができる。
Note that the structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments and examples.
（実施の形態９）
先の実施の形態で示した半導体装置の一例としては、中央演算処理装置、マイクロプロセ
ッサ、マイクロコンピュータ、記憶装置、イメージセンサ、電気光学装置、発光表示装置
等がある。また、該半導体装置をさまざまな電子機器に適用することができる。電子機器
としては、例えば、表示装置、照明装置、パーソナルコンピュータ、ワードプロセッサ、
画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ
、ステレオ、時計、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、スマー
トフォン、電子書籍、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電
子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、高周波
加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エアコ
ンディショナー、加湿器、除湿器、空調設備、食器洗浄器、食器乾燥器、衣類乾燥器、布
団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電灯、
工具、煙感知器、医療機器、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレー
タ、産業用ロボット、電力貯蔵システム、電気自動車、ハイブリッド車、プラグインハイ
ブリッド車、装軌車両、原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、船
舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇
宙船等がある。本実施の形態では、先の実施の形態で示した半導体装置を、携帯電話、ス
マートフォン、電子書籍などの携帯機器に応用した場合の例を図１３乃至図１６を用いて
説明する。
(Embodiment 9)
As examples of the semiconductor device described in the above embodiment, there are a central processing unit, a microprocessor, a microcomputer, a memory device, an image sensor, an electro-optical device, a light-emitting display device, and the like. Further, the semiconductor device can be applied to various electronic devices. Examples of electronic devices include display devices, lighting devices, personal computers, word processors,
Image playback device, portable CD player, radio, tape recorder, headphone stereo, stereo, clock, cordless telephone cordless handset, transceiver, portable radio, mobile phone, smartphone, e-book, car phone, portable game machine, calculator, mobile phone Information terminal, electronic notebook, electronic translator, voice input device, video camera, digital still camera, electric shaver, high-frequency heating device, electric rice cooker, electric washing machine, vacuum cleaner, water heater, electric fan, hair dryer, air Conditioner, humidifier, dehumidifier, air conditioner, dishwasher, dish dryer, clothes dryer, futon dryer, electric refrigerator, electric freezer, electric refrigerator-freezer, DNA storage freezer, flashlight,
Tools, smoke detectors, medical devices, guide lights, traffic lights, belt conveyors, elevators, escalators, industrial robots, power storage systems, electric vehicles, hybrid vehicles, plug-in hybrid vehicles, tracked vehicles, motorbikes, motorcycles , Electric wheelchairs, golf carts, ships, submarines, helicopters, aircraft, rockets, artificial satellites, space probes, planetary probes, spacecrafts, etc. In this embodiment, an example in which the semiconductor device described in any of the above embodiments is applied to a portable device such as a mobile phone, a smartphone, or an e-book reader will be described with reference to FIGS.
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶
などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される
理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。
一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴があ
る。
In portable devices such as mobile phones, smartphones, and electronic books, SRAM or DRAM is used for temporary storage of image data. The reason why SRAM or DRAM is used is that the flash memory has a slow response and is not suitable for image processing.
On the other hand, when SRAM or DRAM is used for temporary storage of image data, it has the following characteristics.
通常のＳＲＡＭは、図１３（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜
８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダ
ー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８
０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１
つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点が
ある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１０
０〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も
高い。
In a normal SRAM, as shown in FIG. 13A, one memory cell includes
It is composed of six
04 and the
Since one memory cell is composed of 6 transistors, there is a disadvantage that the cell area is large. The SRAM memory cell area is usually 10 when the minimum dimension of the design rule is F.
It is a 0~150F 2. For this reason, SRAM has the highest unit price per bit among various memories.
それに対して、ＤＲＡＭはメモリセルが図１３（Ｂ）に示すようにトランジスタ８１１、
保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて
駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。
ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッ
シュが必要であり、書き換えをおこなわない場合でも電力を消費する。
On the other hand, in the DRAM, the memory cell has
The
The memory cell area of a DRAM is usually 10F 2 or less. However, the DRAM always needs refreshing and consumes power even when rewriting is not performed.
しかしながら、トランジスタ８１１に先の実施の形態で説明した、オフ電流の低いトラン
ジスタを用いることで、保持容量８１２の電荷を長時間保持することが可能であり頻繁な
リフレッシュは不要である。したがって、消費電力を低減することができる。
However, by using the transistor with low off-state current described in the above embodiment for the
図１４に携帯機器のブロック図を示す。図１４に示す携帯機器はＲＦ回路９０１、アナロ
グベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源
回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレ
イコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、
音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示
部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプ
リケーションプロセッサ９０６は、中央演算処理装置（ＣＰＵ９０７）、ＤＳＰ９０８、
インターフェイス（ＩＦ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまた
はＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用す
ることによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且
つ消費電力が十分に低減することができる。また、ＣＰＵ９０７に含まれる、データや命
令を記憶するための主記憶装置、及び高速でデータの書き込みと読み出しができるレジス
タ、キャッシュなどの緩衝記憶装置に、先の実施の形態で説明した半導体装置を採用する
ことにより、ＣＰＵの消費電力が十分に低減することができる。
FIG. 14 shows a block diagram of a portable device. 14 includes an RF circuit 901, an analog baseband circuit 902, a digital baseband circuit 903, a battery 904, a power supply circuit 905, an application processor 906, a flash memory 910, a display controller 911, a memory circuit 912, a display 913, and a touch. Sensor 919,
An
An interface (IF) 909 is included. In general, the memory circuit 912 includes an SRAM or a DRAM, and by using the semiconductor device described in the above embodiment for this portion, information can be written and read at high speed, and long-term storage can be performed. In addition, power consumption can be sufficiently reduced. In addition, the semiconductor device described in the above embodiment is added to a main storage device for storing data and instructions included in the CPU 907 and a buffer storage device such as a register and a cache that can write and read data at high speed. By adopting, the power consumption of the CPU can be sufficiently reduced.
図１５に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使
用した例を示す。図１５に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイ
ッチ９５４、スイッチ９５５及びメモリコントローラ９５１により構成されている。また
、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２、
及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うデ
ィスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表
示するディスプレイ９５７が接続されている。
FIG. 15 shows an example in which the semiconductor device described in any of the above embodiments is used for the memory circuit 950 of the display. A memory circuit 950 illustrated in FIG. 15 includes a memory 952, a memory 953, a switch 954, a switch 955, and a memory controller 951. In addition, the memory circuit includes image data (input image data) input from a signal line, a memory 952,
Further, a display controller 956 that reads out and controls data (stored image data) stored in the memory 953 and a
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成され
る（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に
記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイ
ッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ
、表示される。
First, certain image data is formed by an application processor (not shown) (input image data A). The input image data A is stored in the memory 952 via the switch 954. The image data (stored image data A) stored in the memory 952 is sent to the
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周
期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読
み出される。
When there is no change in the input image data A, the stored image data A is normally read from the display controller 956 from the memory 952 via the switch 955 at a cycle of about 30 to 60 Hz.
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡ
に変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データ
Ｂ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される
。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出
されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、
ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５
５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像デー
タＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモ
リ９５２に記憶されるまで継続される。
Next, for example, when the user performs an operation of rewriting the screen (that is, the input image data A
The application processor forms new image data (input image data B). The input image data B is stored in the memory 953 via the switch 954. During this time, stored image data A is periodically read from the memory 952 via the switch 955. When new image data (stored image data B) is stored in the memory 953,
The stored image data B is read from the next frame of the
5 and the display controller 956, the stored image data B is sent to the
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データ
の読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９
５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使
用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に
採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能
で、且つ消費電力が十分に低減することができる。
As described above, the memory 952 and the memory 953 display the
52 and the memory 953 are not limited to different memories, and one memory may be divided and used. By employing the semiconductor device described in any of the above embodiments for the memory 952 and the memory 953, information can be written and read at high speed, data can be stored for a long time, and power consumption can be sufficiently reduced. it can.
図１６に電子書籍のブロック図を示す。図１６はバッテリー１００１、電源回路１００２
、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボ
ード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、デ
ィスプレイコントローラ１０１０によって構成される。
FIG. 16 is a block diagram of an electronic book. FIG. 16 shows a battery 1001 and a power supply circuit 1002.
, A microprocessor 1003, a flash memory 1004, an
ここでは、図１６のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用す
ることができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ
。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが
電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキ
ング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太
くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが
指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合には
フラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の
形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速
で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
Here, the semiconductor device described in any of the above embodiments can be used for the memory circuit 1007 in FIG. The role of the memory circuit 1007 has a function of temporarily holding the contents of a book. An example of a function is when a user uses a highlight function. When a user is reading an electronic book, the user may want to mark a specific part. This marking function is called a highlight function, and is to show the difference from the surroundings by changing the display color, underlining, making the character thicker, or changing the font of the character. This is a function for storing and holding information on a location designated by the user. When this information is stored for a long time, it may be copied to the flash memory 1004. Even in such a case, by adopting the semiconductor device described in the above embodiment, writing and reading of information can be performed at high speed, data can be retained for a long time, and power consumption can be sufficiently reduced. Can do.
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可
能で、且つ消費電力を低減した携帯機器が実現される。
As described above, the portable device described in this embodiment includes the semiconductor device according to any of the above embodiments. Therefore, a portable device can be realized in which writing and reading of information are performed at high speed, storage for a long period of time is possible, and power consumption is reduced.
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
The structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments.
本実施例では、ＣＶＤ法により酸化窒化シリコン膜を形成する際に生じる欠陥及び酸化窒
化シリコン膜の膜密度について説明する。
In this embodiment, defects generated when a silicon oxynitride film is formed by a CVD method and the film density of the silicon oxynitride film will be described.
はじめに、酸化窒化シリコン膜を形成する際に生じる欠陥について説明する。具体的には
、石英基板上に酸化窒化シリコン膜を形成した試料のＥＳＲ測定結果を用いて説明する。
First, defects that occur when a silicon oxynitride film is formed will be described. Specifically, description will be made using ESR measurement results of a sample in which a silicon oxynitride film is formed over a quartz substrate.
まず、作製した試料について説明する。作製した試料は、石英基板上に厚さ２００ｎｍの
酸化窒化シリコン膜を形成した構造の試料である。
First, the produced sample will be described. The manufactured sample is a sample having a structure in which a silicon oxynitride film having a thickness of 200 nm is formed over a quartz substrate.
石英基板をプラズマＣＶＤ装置の処理室内に設置し、処理室内に流量１００ｓｃｃｍのシ
ラン及び流量３０００ｓｃｃｍの一酸化二窒素を原料ガスとして供給し、処理室内の圧力
を４０Ｐａに制御し、２７．１２ＭＨｚの高周波電源で電力を供給して酸化窒化シリコン
膜を形成した。なお、基板温度は３５０℃とした。また、該プラズマＣＶＤ装置は６００
０ｃｍ２である平行平板型のプラズマＣＶＤ装置である。供給する電力（電力密度）は３
００Ｗ（０．０５Ｗ／ｃｍ２）、１０００Ｗ（０．１７Ｗ／ｃｍ２）、１５００Ｗ（０．
２６Ｗ／ｃｍ２）の３条件とし、それぞれを比較試料１、試料１、試料２とする。
A quartz substrate is set in a processing chamber of a plasma CVD apparatus, silane with a flow rate of 100 sccm and dinitrogen monoxide at a flow rate of 3000 sccm are supplied as source gases into the processing chamber, the pressure in the processing chamber is controlled to 40 Pa, and a high frequency of 27.12 MHz. Power was supplied from a power source to form a silicon oxynitride film. The substrate temperature was 350 ° C. The plasma CVD apparatus is 600.
This is a parallel plate type plasma CVD apparatus of 0 cm 2 . Supply power (power density) is 3
00 W (0.05 W / cm 2 ), 1000 W (0.17 W / cm 2 ), 1500 W (0.
26 W / cm 2 ), which are referred to as Comparative Sample 1, Sample 1, and
そして、試料１及び試料２、並びに比較試料１についてＥＳＲ測定を行った。ＥＳＲ測定
は下記の条件で行った。測定温度は室温（２５℃）とし、９．２ＧＨｚの高周波電力（マ
イクロ波パワー）は２０ｍＷとし、磁場の向きは作製した試料１、試料２及び比較試料１
の酸化窒化シリコン膜の表面と平行とし、酸化窒化シリコン膜に含まれるシリコンのダン
グリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度の検出下限は１．０
×１０１５ｓｐｉｎｓ／ｃｍ２であった。
Then, ESR measurement was performed on Sample 1 and
The lower limit of detection of the spin density of the signal appearing at g = 2.001 derived from dangling bonds of silicon contained in the silicon oxynitride film is 1.0.
× 10 15 spins / cm 2 .
ＥＳＲ測定の結果を図１７に示す。図１７（Ａ）は、試料１及び試料２、並びに比較試料
１における酸化窒化シリコン膜の１次微分曲線を示す。図１７（Ａ）から、ｇ値が２．０
０１において、比較試料１より試料１及び試料２の方が、信号強度が小さいことが分かる
。
The result of ESR measurement is shown in FIG. FIG. 17A shows first-order differential curves of the silicon oxynitride films in Sample 1 and
In 01, it can be seen that the signal intensity of Sample 1 and
図１７（Ｂ）は、酸化窒化シリコン膜を形成する際に供給する電力と、酸化窒化シリコン
膜のｇ＝２．００１に現れる信号のスピン密度との関係を表した図である。スピン密度が
小さいほど酸化窒化シリコン膜に含まれるシリコンのダングリングボンドである欠損は少
ないといえる。供給する電力が１０００Ｗの場合、試料１におけるｇ＝２．００１に現れ
る信号のスピン密度は１．３×１０１５ｓｐｉｎｓ／ｃｍ３であった。また、供給する電
力が１５００Ｗの場合、試料２におけるｇ＝２．００１に現れる信号のスピン密度は検出
下限以下であった。比較試料１におけるｇ＝２．００１に現れる信号のスピン密度は１．
７×１０１６ｓｐｉｎｓ／ｃｍ３であった。
FIG. 17B is a graph showing the relationship between the power supplied when forming the silicon oxynitride film and the spin density of the signal appearing at g = 2.001 in the silicon oxynitride film. It can be said that the smaller the spin density, the fewer defects that are dangling bonds of silicon contained in the silicon oxynitride film. When the supplied power was 1000 W, the spin density of the signal appearing at g = 2.001 in the sample 1 was 1.3 × 10 15 spins / cm 3 . When the supplied power was 1500 W, the spin density of the signal appearing at g = 2.001 in the
7 × 10 16 spins / cm 3 .
図１７より、酸化窒化シリコン膜を形成する際に供給する電力を増大するとスピン密度が
低減する傾向にあると確認できた。
From FIG. 17, it was confirmed that the spin density tends to decrease when the power supplied to form the silicon oxynitride film is increased.
次に、酸化窒化シリコン膜の膜密度について説明する。具体的には、上記試料１及び試料
２、並びに比較試料１のＸＲＲ（Ｘ線反射率法）測定結果を説明する。
Next, the film density of the silicon oxynitride film will be described. Specifically, the XRR (X-ray reflectivity method) measurement results of Sample 1 and
試料１及び試料２、並びに比較試料１の膜密度の測定結果を図１８に示す。図１８は酸化
窒化シリコン膜を形成する際に供給する電力と、酸化窒化シリコン膜の膜密度との関係を
表した図である。
The measurement results of the film density of Sample 1 and
供給する電力が１０００Ｗの場合、試料１における膜密度は２．３３ｇ／ｃｍ３であった
。供給する電力が１５００Ｗの場合、試料２における膜密度は２．３１ｇ／ｃｍ３であっ
た。一方、供給する電力が３００Ｗの場合、比較試料１における膜密度は２．２９ｇ／ｃ
ｍ３であった。
When the supplied power was 1000 W, the film density in Sample 1 was 2.33 g / cm 3 . When the supplied power was 1500 W, the film density in
It was m 3.
図１８より、酸化窒化シリコン膜を形成する際に供給する電力が１０００Ｗ以上であると
膜密度が増加する傾向にあると確認できた。
From FIG. 18, it was confirmed that the film density tends to increase when the power supplied when forming the silicon oxynitride film is 1000 W or more.
ここで、試料１の酸化窒化シリコン膜の水素濃度及び窒素濃度を表１に示す。 Here, Table 1 shows the hydrogen concentration and nitrogen concentration of the silicon oxynitride film of Sample 1.
以上のことから、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を３０
０℃以上４００℃以下、さらに好ましくは３２０℃以上３８０℃以下に保持し、処理室に
原料ガスを導入して処理室内における圧力を３０Ｐａ以上２５０Ｐａ以下、さらに好まし
くは４０Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２
以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２６Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ
２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を
形成することで、膜密度が高く、代表的には、膜密度が２．２６ｇ／ｃｍ３以上２．６３
ｇ／ｃｍ３以下であり、シリコンのダングリングボンドである欠陥が少ない、代表的には
ＥＳＲによって計測される信号において、ｇ値が２．００１に現れる信号のスピン密度が
２×１０１５ｓｐｉｎｓ／ｃｍ３以下である酸化窒化シリコン膜を形成することができる
ことがわかる。また、酸化物半導体膜を有するトランジスタにおいて、当該酸化窒化シリ
コン膜を酸化物半導体膜に接する絶縁膜として設けることで、優れた電気特性を有するト
ランジスタを作製することができる。
From the above, the substrate placed in the evacuated processing chamber of the plasma CVD apparatus is 30
The temperature is maintained at 0 ° C. or higher and 400 ° C. or lower, more preferably 320 ° C. or higher and 380 ° C. or lower, and the raw material gas is introduced into the processing chamber so that the pressure in the processing chamber is 30 Pa or higher and 250 Pa or lower, more preferably 40 Pa or higher and 200 Pa or lower. 0.17 W / cm 2 on the electrode provided
Above 0.5 W / cm 2 or less, more preferably 0.26 W / cm 2 or more 0.35 W / cm
By forming a silicon oxide film or a silicon oxynitride film under conditions for supplying high-frequency power of 2 or less, the film density is high. Typically, the film density is 2.26 g / cm 3 or more and 2.63.
A signal having a g value of 2.001 in a signal measured by ESR is less than g / cm 3 and has few defects that are silicon dangling bonds, typically measured by ESR, and the spin density is 2 × 10 15 spins / It can be seen that a silicon oxynitride film having a thickness of cm 3 or less can be formed. In addition, in a transistor including an oxide semiconductor film, a transistor having excellent electrical characteristics can be manufactured by providing the silicon oxynitride film as an insulating film in contact with the oxide semiconductor film.
本実施例は、本発明の一態様である半導体装置の光ゲートＢＴ試験の結果について説明す
る。具体的には本発明の一態様であるトランジスタのしきい値電圧の変動量について説明
する。
In this example, a result of an optical gate BT test of a semiconductor device which is one embodiment of the present invention will be described. Specifically, the amount of change in threshold voltage of a transistor which is one embodiment of the present invention is described.
はじめに、トランジスタの作製工程について説明する。本実施例では図２を参照して説明
する。
First, a manufacturing process of a transistor is described. This embodiment will be described with reference to FIG.
まず、基板１１としてガラス基板を用い、基板１１の加熱処理を行った。当該加熱処理は
、温度を４８０℃とし、窒素を含む雰囲気で１時間行った。次に、基板１１上に下地絶縁
膜１３を形成した。
First, a glass substrate was used as the
下地絶縁膜１３として厚さ１００ｎｍの窒化シリコン膜及び厚さ１５０ｎｍの酸化窒化シ
リコン膜を積層形成した。
A 100 nm thick silicon nitride film and a 150 nm thick silicon oxynitride film were stacked as the
次に、下地絶縁膜１３上にゲート電極１５を形成した。
Next, the
スパッタリング法で厚さ１００ｎｍのタングステン膜を形成し、フォトリソグラフィ工程
により該タングステン膜上にマスクを形成し、該マスクを用いて該タングステン膜の一部
をエッチングし、ゲート電極１５を形成した。
A tungsten film having a thickness of 100 nm was formed by a sputtering method, a mask was formed over the tungsten film by a photolithography process, and a part of the tungsten film was etched using the mask to form the
次に、ゲート電極１５上に厚さ５０ｎｍの窒化シリコン膜及び厚さ２００ｎｍの酸化シリ
コン膜が積層されたゲート絶縁膜１７を形成する。
Next, a
窒化シリコン膜は、シラン５０ｓｃｃｍ、窒素５０００ｓｃｃｍをプラズマＣＶＤ装置の
処理室に供給し、処理室内の圧力を６０Ｐａに制御し、２７．１２ＭＨｚの高周波電源を
用いて１５００Ｗの電力を供給して形成した。酸化窒化シリコン膜は、シラン１００ｓｃ
ｃｍ、一酸化二窒素３０００ｓｃｃｍをプラズマＣＶＤ装置の処理室に供給し、処理室内
の圧力を４０Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて１５００Ｗの電力を
供給して形成した。また、該窒化シリコン膜及び該酸化窒化シリコン膜は、基板温度を３
５０℃として形成した。なお、酸化窒化シリコン膜の成膜条件は、実施の形態１に示すト
ランジスタ１０のゲート絶縁膜１７の成膜条件を用いた。
The silicon nitride film was formed by supplying silane 50 sccm and nitrogen 5000 sccm to the processing chamber of the plasma CVD apparatus, controlling the pressure in the processing chamber to 60 Pa, and supplying power of 1500 W using a high frequency power source of 27.12 MHz. The silicon oxynitride film is
cm and dinitrogen monoxide 3000 sccm were supplied to the processing chamber of the plasma CVD apparatus, the pressure in the processing chamber was controlled to 40 Pa, and 1500 W of power was supplied using a 27.12 MHz high frequency power source. The silicon nitride film and the silicon oxynitride film have a substrate temperature of 3
It was formed at 50 ° C. Note that as the film formation conditions of the silicon oxynitride film, the film formation conditions of the
次に、ゲート絶縁膜１７を介してゲート電極１５に重なる酸化物半導体膜１８を形成した
。
Next, an
酸化物半導体膜１８としては、ＣＡＡＣ−ＯＳ膜である厚さ３５ｎｍのＩＧＺＯ膜をスパ
ッタリング法で形成した。ＩＧＺＯ膜は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ
＝１：１：１（原子数比）のターゲットとし、スパッタリングガスとして５０ｓｃｃｍの
Ａｒと５０ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を
０．６Ｐａに制御し、５ｋＷの直流電力を供給して形成した。なお、ＩＧＺＯ膜を形成す
る際の基板温度は１７０℃とした。
As the
= 1: 1: 1 (atomic ratio), 50 sccm of Ar and 50 sccm of oxygen are supplied as sputtering gases into the processing chamber of the sputtering apparatus, the pressure in the processing chamber is controlled to 0.6 Pa, and a direct current of 5 kW Formed by supplying power. The substrate temperature when forming the IGZO film was 170 ° C.
ここまでの工程で得られた構成は図２（Ａ）を参照できる。 The structure obtained through the steps up to here can be referred to FIG.
次に、フォトリソグラフィ工程により該ＩＧＺＯ膜上にマスクを形成し、該マスクを用い
て該ＩＧＺＯ膜の一部をエッチングした。その後、エッチングされたＩＧＺＯ膜に加熱処
理を行い、酸化物半導体膜１９を形成した。
Next, a mask was formed on the IGZO film by a photolithography process, and a part of the IGZO film was etched using the mask. After that, the etched IGZO film was subjected to heat treatment, so that the
次に、加熱処理を行った。ここでは、窒素雰囲気で行う第１の加熱処理と、第１の加熱処
理の後酸素雰囲気で行う第２の加熱処理を行った。第１の加熱処理及び第２の加熱処理の
温度は共に４５０℃とし、処理時間は共に１時間とした。
Next, heat treatment was performed. Here, a first heat treatment performed in a nitrogen atmosphere and a second heat treatment performed in an oxygen atmosphere after the first heat treatment were performed. The temperature of the first heat treatment and the second heat treatment was 450 ° C., and the treatment time was 1 hour.
ここまでの工程で得られた構成は図２（Ｂ）を参照できる。 The structure obtained through the steps up to here can be referred to FIG.
次に、酸化物半導体膜１９に接する一対の電極２１を形成した。
Next, a pair of
ゲート絶縁膜１７及び酸化物半導体膜１９上に導電膜を形成し、フォトリソグラフィ工程
により該導電膜上にマスクを形成し、該マスクを用いて該導電膜の一部をエッチングし、
一対の電極２１を形成した。なお、該導電膜は、厚さ１００ｎｍのチタン膜上に厚さ４０
０ｎｍのアルミニウム膜を形成し、該アルミニウム膜上に厚さ１００ｎｍのチタン膜を形
成した。
A conductive film is formed over the
A pair of
An aluminum film with a thickness of 0 nm was formed, and a titanium film with a thickness of 100 nm was formed on the aluminum film.
ここまでの工程で得られた構成は図２（Ｃ）を参照できる。 The structure obtained through the steps up to here can be referred to FIG.
次に、加熱処理を行った。当該加熱処理は、温度を３００℃とし、窒素を含む雰囲気で１
時間行った。
Next, heat treatment was performed. The heat treatment is performed at a temperature of 300 ° C. in an atmosphere containing nitrogen.
Went for hours.
次に、ゲート絶縁膜１７、酸化物半導体膜１９、及び一対の電極２１上に絶縁膜２３を形
成した。
Next, the insulating
ここまでの工程で得られた構成は図２（Ｄ）を参照できる。 The structure obtained through the steps up to here can be referred to FIG.
絶縁膜２３を形成した後、ここまでの工程で得られた構成に加熱処理を行った。当該加熱
処理は、窒素雰囲気で行う第１の加熱処理と、第１の加熱処理の後、酸素雰囲気で行う第
２の加熱処理を行った。第１の加熱処理及び第２の加熱処理の温度は共に３００℃とし、
処理時間は共に１時間とした。
After the insulating
Both treatment times were 1 hour.
次に、絶縁膜２３上に厚さ１．５μｍのアクリル層を形成した。次に、アクリル層の一部
をエッチングして、一対の電極を露出させた後、一対の電極に接続する画素電極を形成し
た。ここでは、画素電極として、スパッタリング法により、厚さ１００ｎｍのＩＴＯを形
成した。
Next, an acrylic layer having a thickness of 1.5 μm was formed on the insulating
以上の工程により、本発明の一態様であるトランジスタを作製した。なお、以上の工程に
より作製したトランジスタを試料Ｘとする。
Through the above process, the transistor which is one embodiment of the present invention was manufactured. Note that a transistor manufactured through the above steps is referred to as a sample X.
ここで、比較例となるトランジスタの作製工程について説明する。比較例となるトランジ
スタ（以下、試料Ｙとする。）は、上記試料Ｘのゲート絶縁膜１７を下記のようにして形
成したトランジスタであり、他の工程は全て同じである。試料Ｙのゲート絶縁膜１７は、
試料Ｘと同様に窒化シリコン膜及び酸化窒化シリコン膜の積層構造であり、酸化窒化シリ
コン膜を以下の条件で形成した。なお、窒化シリコン膜の成膜条件は試料Ｘと同様である
。
Here, a manufacturing process of a transistor as a comparative example is described. A transistor as a comparative example (hereinafter referred to as a sample Y) is a transistor in which the
Like the sample X, it has a laminated structure of a silicon nitride film and a silicon oxynitride film, and the silicon oxynitride film was formed under the following conditions. Note that the conditions for forming the silicon nitride film are the same as those of the sample X.
試料Ｙの酸化窒化シリコン膜は、シラン１００ｓｃｃｍ、窒素３０００ｓｃｃｍをプラズ
マＣＶＤ装置の処理室に供給し、処理室内の圧力を４０Ｐａに制御し、２７．１２ＭＨｚ
の高周波電源を用いて３００Ｗの電力を供給して形成した。また、該窒化シリコン膜及び
該酸化窒化シリコン膜は、基板温度を３５０℃として形成した。なお、酸化窒化シリコン
膜の成膜条件は、実施の形態１に示すトランジスタ１０のゲート絶縁膜１７とは異なる成
膜条件を用いた。
The silicon oxynitride film of the sample Y supplies
It was formed by supplying 300 W of power using a high frequency power source. The silicon nitride film and the silicon oxynitride film were formed at a substrate temperature of 350 ° C. Note that the film formation conditions for the silicon oxynitride film were different from those for the
次に、試料Ｘ及び試料Ｙの光ゲートＢＴ試験を行った。ここでは、光ゲートＢＴ試験とし
て、基板温度を８０℃、ゲート絶縁膜に印加する電界強度を１．２ＭＶ／ｃｍ、印加時間
を２０００秒とし、３０００ｌｘの白色光を発する白色ＬＥＤを用い、ゲート電極に負の
電圧を印加する光マイナスゲートＢＴ試験を行った。
Next, the optical gate BT test of Sample X and Sample Y was performed. Here, as an optical gate BT test, a white LED emitting white light of 3000 lx with a substrate temperature of 80 ° C., an electric field strength applied to the gate insulating film of 1.2 MV / cm, an application time of 2000 seconds, and a gate electrode is used. An optical negative gate BT test in which a negative voltage is applied to the BT was performed.
光マイナスゲートＢＴ試験方法とトランジスタのＶｇ−Ｉｄ特性の測定方法について説明
する。光マイナスゲートＢＴ試験の対象となるトランジスタの初期特性を測定するため、
基板温度を２５℃とし、ソース電極−ドレイン電極間の電圧（以下、ドレイン電圧という
。）を１Ｖ、１０Ｖとし、ソース電極−ゲート電極間の電圧（以下、ゲート電圧という。
）を−３０Ｖ〜＋３０Ｖまで変化させたときのソース電極−ドレイン電極の間に生じる電
流（以下、ドレイン電流という。）の変化特性、すなわちＶｇ−Ｉｄ特性を測定した。
An optical minus gate BT test method and a method for measuring a Vg-Id characteristic of a transistor will be described. In order to measure the initial characteristics of the transistor subject to optical minus gate BT test,
The substrate temperature is 25 ° C., the voltage between the source electrode and the drain electrode (hereinafter referred to as drain voltage) is 1 V and 10 V, and the voltage between the source electrode and the gate electrode (hereinafter referred to as gate voltage).
) Was changed from −30 V to +30 V, and a change characteristic of a current generated between the source electrode and the drain electrode (hereinafter referred to as a drain current), that is, a Vg-Id characteristic was measured.
次に、基板温度を８０℃まで上昇させた後、トランジスタのソース電極およびドレイン電
極の電位を０Ｖとした。続いて、ゲート絶縁膜へ印加される電界強度が１．２ＭＶ／ｃｍ
となるようにゲート電極に電圧を印加した。ここでは、トランジスタのゲート絶縁膜の厚
さが２５０ｎｍであるため、ゲート電極に−３０Ｖを印加し、そのまま２０００秒保持し
た。
Next, after the substrate temperature was raised to 80 ° C., the potential of the source electrode and the drain electrode of the transistor was set to 0V. Subsequently, the electric field strength applied to the gate insulating film is 1.2 MV / cm.
A voltage was applied to the gate electrode so that Here, since the thickness of the gate insulating film of the transistor is 250 nm, −30 V is applied to the gate electrode and the state is maintained for 2000 seconds.
次に、ゲート電極、ソース電極およびドレイン電極へ電圧を印加したまま、基板温度を２
５℃まで下げた。基板温度が２５℃になった後、ゲート電極、ソース電極およびドレイン
電極への電圧の印加を終了させた。
Next, the substrate temperature is set to 2 with voltage applied to the gate electrode, source electrode and drain electrode.
The temperature was lowered to 5 ° C. After the substrate temperature reached 25 ° C., application of voltage to the gate electrode, source electrode, and drain electrode was terminated.
次に、初期特性の測定と同じ条件でＶｇ−Ｉｄ特性を測定し、光マイナスゲートＢＴ試験
後のＶｇ−Ｉｄ特性を得た。
Next, the Vg-Id characteristic was measured under the same conditions as the measurement of the initial characteristic, and the Vg-Id characteristic after the optical minus gate BT test was obtained.
初期特性のしきい値電圧と光マイナスゲートＢＴ試験後のしきい値電圧の差（ΔＶｔｈ）
を図１９に示す。縦軸にΔＶｔｈを示す。試料Ｘと比較して、試料Ｙはしきい値電圧の変
動量が大きいことがわかる。このことから、トランジスタのゲート絶縁膜として、膜密度
が高く、シリコンのダングリングボンド量の少ないゲート絶縁膜を用いることで、光マイ
ナスゲートＢＴ試験におけるしきい値電圧の変動量が少ないことが分かる。
Difference between threshold voltage of initial characteristic and threshold voltage after optical minus gate BT test (ΔVth)
Is shown in FIG. The vertical axis represents ΔVth. Compared with the sample X, the sample Y shows that the amount of fluctuation of the threshold voltage is large. From this, it can be seen that by using a gate insulating film having a high film density and a small amount of dangling bonds of silicon as the gate insulating film of the transistor, the amount of fluctuation in threshold voltage in the optical minus gate BT test is small. .
Claims (4)
前記ゲート電極上の窒化物半導体膜と、
前記窒化物半導体膜上のゲート絶縁膜と、
前記ゲート絶縁膜上の酸化物半導体膜と、
前記酸化物半導体膜と接する領域を有する一対の電極と、
前記酸化物半導体膜上の絶縁膜と、を有し、
前記酸化物半導体膜は前記ゲート電極と重畳する領域を有することを特徴とする半導体装置。 A gate electrode;
A nitride semiconductor film on the gate electrode;
A gate insulating film on the nitride semiconductor film;
An oxide semiconductor film over the gate insulating film;
A pair of electrodes having a region in contact with the oxide semiconductor film;
An insulating film on the oxide semiconductor film,
The semiconductor device, wherein the oxide semiconductor film has a region overlapping with the gate electrode.
前記絶縁膜上の酸化物半導体膜と、
前記酸化物半導体膜上と接する領域を有する一対の電極と、
前記酸化物半導体膜上のゲート絶縁膜と、
前記ゲート絶縁膜上の窒化物半導体膜と
前記窒化物半導体膜上のゲート電極と、を有し、
前記酸化物半導体膜は前記ゲート電極と重畳する領域を有することを特徴とする半導体装置。 An insulating film;
An oxide semiconductor film on the insulating film;
A pair of electrodes having a region in contact with the oxide semiconductor film;
A gate insulating film on the oxide semiconductor film;
A nitride semiconductor film on the gate insulating film; and a gate electrode on the nitride semiconductor film,
The semiconductor device, wherein the oxide semiconductor film has a region overlapping with the gate electrode.
前記絶縁膜は、酸化シリコンまたは酸化窒化シリコンであることを特徴とする半導体装置。 In claim 1 or claim 2,
The semiconductor device, wherein the insulating film is silicon oxide or silicon oxynitride.
前記ゲート絶縁膜は、酸化シリコンまたは酸化窒化シリコンであることを特徴とする半導体装置。 In any one of Claims 1 thru | or 3,
The semiconductor device, wherein the gate insulating film is silicon oxide or silicon oxynitride.
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| JP2011181917A (en) * | 2010-02-05 | 2011-09-15 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP2011181918A (en) * | 2010-02-05 | 2011-09-15 | Semiconductor Energy Lab Co Ltd | Field effect transistor, and semiconductor device |
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-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007096055A (en) * | 2005-09-29 | 2007-04-12 | Semiconductor Energy Lab Co Ltd | Semiconductor device and method for manufacturing the same |
| JP2011181917A (en) * | 2010-02-05 | 2011-09-15 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP2011181918A (en) * | 2010-02-05 | 2011-09-15 | Semiconductor Energy Lab Co Ltd | Field effect transistor, and semiconductor device |
| JP2011228688A (en) * | 2010-04-02 | 2011-11-10 | Semiconductor Energy Lab Co Ltd | Deposition apparatus and method for manufacturing semiconductor device |
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