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Abstract
【課題】遮光層あるいは反射層として機能する金属膜を使用して、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを長時間通電したときのＶｇｓ−Ｉｄ特性の変化を補正する。
【解決手段】複数の画素と、ＣＭＯＳ回路を有する表示装置であって、前記ＣＭＯＳ回路のｐ型ＭＯＳトランジスタは、半導体層を挟んでゲート電極と反対側に、第１遮光層を有し、前記ＣＭＯＳ回路のｎ型ＭＯＳトランジスタは、半導体層を挟んでゲート電極と反対側に、第２遮光層を有し、前記第１遮光層および前記第２遮光層は、所定の電圧が入力される導電層で構成され、Ｉｄをドレイン電流、Ｖｇｓをゲート・ソース間電圧とするとき、前記第１遮光層に入力する電圧値を制御し、前記ｐ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する手段１と、前記第２遮光層に入力する電圧値を制御し、前記ｎ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する手段２とを有する。
【選択図】図１
【解決手段】複数の画素と、ＣＭＯＳ回路を有する表示装置であって、前記ＣＭＯＳ回路のｐ型ＭＯＳトランジスタは、半導体層を挟んでゲート電極と反対側に、第１遮光層を有し、前記ＣＭＯＳ回路のｎ型ＭＯＳトランジスタは、半導体層を挟んでゲート電極と反対側に、第２遮光層を有し、前記第１遮光層および前記第２遮光層は、所定の電圧が入力される導電層で構成され、Ｉｄをドレイン電流、Ｖｇｓをゲート・ソース間電圧とするとき、前記第１遮光層に入力する電圧値を制御し、前記ｐ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する手段１と、前記第２遮光層に入力する電圧値を制御し、前記ｎ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する手段２とを有する。
【選択図】図１
Description
本発明は、表示装置に係わり、特に、ＣＭＯＳ回路を有する表示装置に適用して有効な技術に関する。
液晶表示装置、有機ＥＬ表示装置、又は、可動シャッタの位置を電気的に制御して画像表示を行う画像表示装置等の表示装置ではＣＭＯＳ回路を有するものが知られている。
図９は、従来の表示装置に使用されるＣＭＯＳ回路における、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタの構成を示す断面図である。
図９において、１０１は基板（ガラス基板など）、１０２ｐ，１０２ｎは金属膜、１０３，１０４は絶縁膜、１０５は配線、１０６は電極、１０７は開口部、１０８ｐ，１０８ｎは半導体層、１０９はゲート電極、ｐＭＯＳはｐ型ＭＯＳトランジスタ、ｎＭＯＳはｎ型ＭＯＳトランジスタである。
図９に示すように、従来の表示装置に使用されるｐ型ＭＯＳトランジスタ（ｐＭＯＳ）とｎ型ＭＯＳトランジスタ（ｎＭＯＳ）では、半導体層（１０８ｐ，１０８ｎ）へ光が照射されると、リーク電流が増大するのを防止するために、遮光層または反射層として機能する金属膜（１０２ｐ，１０２ｎ）を配置する場合がある。
図１０、図１１は、従来の表示装置に使用されるＣＭＯＳインバータ回路の回路構成を示す回路図である。
図１０に示すＣＭＯＳインバータ回路は、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）の金属膜（１０２ｐ）の電位と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）の金属膜（１０２ｎ）の電位を同時に制御するものであり、図１１示すＣＭＯＳインバータ回路は、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）の金属膜（１０２ｐ）の電位と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）の金属膜（１０２ｎ）の電位を、フローティング状態とするものである。
図９は、従来の表示装置に使用されるＣＭＯＳ回路における、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタの構成を示す断面図である。
図９において、１０１は基板（ガラス基板など）、１０２ｐ，１０２ｎは金属膜、１０３，１０４は絶縁膜、１０５は配線、１０６は電極、１０７は開口部、１０８ｐ，１０８ｎは半導体層、１０９はゲート電極、ｐＭＯＳはｐ型ＭＯＳトランジスタ、ｎＭＯＳはｎ型ＭＯＳトランジスタである。
図９に示すように、従来の表示装置に使用されるｐ型ＭＯＳトランジスタ（ｐＭＯＳ）とｎ型ＭＯＳトランジスタ（ｎＭＯＳ）では、半導体層（１０８ｐ，１０８ｎ）へ光が照射されると、リーク電流が増大するのを防止するために、遮光層または反射層として機能する金属膜（１０２ｐ，１０２ｎ）を配置する場合がある。
図１０、図１１は、従来の表示装置に使用されるＣＭＯＳインバータ回路の回路構成を示す回路図である。
図１０に示すＣＭＯＳインバータ回路は、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）の金属膜（１０２ｐ）の電位と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）の金属膜（１０２ｎ）の電位を同時に制御するものであり、図１１示すＣＭＯＳインバータ回路は、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）の金属膜（１０２ｐ）の電位と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）の金属膜（１０２ｎ）の電位を、フローティング状態とするものである。
図１２は、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタの劣化によるＶｇｓ−Ｉｄ特性の変化を示すグラフである。
図１２（ａ）がｐ型ＭＯＳトランジスタの劣化によるＶｇｓ−Ｉｄ特性の変化を示すグラフであり、図１２（ｂ）がｎ型ＭＯＳトランジスタの劣化によるＶｇｓ−Ｉｄ特性の変化を示すグラフである。なお、Ｖｇｓは、ゲート・ソース間電圧、Ｉｄはドレイン電流である。
図１２に示すように、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）は、長時間の通電による劣化により、Ｖｇｓ−Ｉｄ特性がシフトする。
ここで、図１２（ａ）に示すように、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）のＶｇｓ−Ｉｄ特性は、Ｖｇｓのマイナス側にシフトし、図１２（ｂ）に示すように、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）のＶｇｓ−Ｉｄ特性は、Ｖｇｓのプラス側にシフトする。
このように、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）は、長時間の通電による劣化により、Ｖｇｓ−Ｉｄ特性が逆方向にシフトする。
図１２（ａ）がｐ型ＭＯＳトランジスタの劣化によるＶｇｓ−Ｉｄ特性の変化を示すグラフであり、図１２（ｂ）がｎ型ＭＯＳトランジスタの劣化によるＶｇｓ−Ｉｄ特性の変化を示すグラフである。なお、Ｖｇｓは、ゲート・ソース間電圧、Ｉｄはドレイン電流である。
図１２に示すように、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）は、長時間の通電による劣化により、Ｖｇｓ−Ｉｄ特性がシフトする。
ここで、図１２（ａ）に示すように、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）のＶｇｓ−Ｉｄ特性は、Ｖｇｓのマイナス側にシフトし、図１２（ｂ）に示すように、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）のＶｇｓ−Ｉｄ特性は、Ｖｇｓのプラス側にシフトする。
このように、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）は、長時間の通電による劣化により、Ｖｇｓ−Ｉｄ特性が逆方向にシフトする。
例えば、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）を画素回路に使用する表示装置では、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）の長時間の通電による劣化は、表示パネルに表示される表示画像の表示品質を劣化させることになる。
そのため、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）を長時間通電したときのＶｇｓ−Ｉｄ特性の変化を、劣化前のＶｇｓ−Ｉｄ特性に補正する必要がある。
本発明は、前述の要望に答えるためになされたものであり、本発明の目的は、ＣＭＯＳ回路を有する表示装置において、遮光層あるいは反射層として機能する金属膜を使用して、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを長時間通電したときのＶｇｓ−Ｉｄ特性の変化を補正することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
そのため、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）を長時間通電したときのＶｇｓ−Ｉｄ特性の変化を、劣化前のＶｇｓ−Ｉｄ特性に補正する必要がある。
本発明は、前述の要望に答えるためになされたものであり、本発明の目的は、ＣＭＯＳ回路を有する表示装置において、遮光層あるいは反射層として機能する金属膜を使用して、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを長時間通電したときのＶｇｓ−Ｉｄ特性の変化を補正することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素と、ＣＭＯＳ回路を有する表示装置であって、前記ＣＭＯＳ回路のｐ型ＭＯＳトランジスタは、半導体層を挟んでゲート電極と反対側に、第１遮光層を有し、前記ＣＭＯＳ回路のｎ型ＭＯＳトランジスタは、半導体層を挟んでゲート電極と反対側に、第２遮光層を有し、前記第１遮光層および前記第２遮光層は、所定の電圧が入力される導電層で構成され、Ｉｄをドレイン電流、Ｖｇｓをゲート・ソース間電圧とするとき、前記第１遮光層に入力する電圧値を制御し、前記ｐ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する手段１と、前記第２遮光層に入力する電圧値を制御し、前記ｎ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する手段２とを有する。
（２）（１）において、前記手段１は、前記ＣＭＯＳ回路の全てのｐ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整し、前記手段２は、前記ＣＭＯＳ回路の全てのｎ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する。
（１）複数の画素と、ＣＭＯＳ回路を有する表示装置であって、前記ＣＭＯＳ回路のｐ型ＭＯＳトランジスタは、半導体層を挟んでゲート電極と反対側に、第１遮光層を有し、前記ＣＭＯＳ回路のｎ型ＭＯＳトランジスタは、半導体層を挟んでゲート電極と反対側に、第２遮光層を有し、前記第１遮光層および前記第２遮光層は、所定の電圧が入力される導電層で構成され、Ｉｄをドレイン電流、Ｖｇｓをゲート・ソース間電圧とするとき、前記第１遮光層に入力する電圧値を制御し、前記ｐ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する手段１と、前記第２遮光層に入力する電圧値を制御し、前記ｎ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する手段２とを有する。
（２）（１）において、前記手段１は、前記ＣＭＯＳ回路の全てのｐ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整し、前記手段２は、前記ＣＭＯＳ回路の全てのｎ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する。
（３）機械的シャッタをそれぞれ有する複数の画素と、前記各画素に画像信号を入力する信号線と、前記各画素に走査電圧を入力する走査線とを備え、前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、ＣＭＯＳ回路を有し、前記ＣＭＯＳ回路の前記ｐ型ＭＯＳトランジスタは、半導体層を挟んでゲート電極と反対側に、第１遮光層を有し、前記ＣＭＯＳ回路の前記ｎ型ＭＯＳトランジスタは、半導体層を挟んでゲート電極と反対側に、第２遮光層を有し、前記第１遮光層および前記第２遮光層は、所定の電圧が入力される導電層で構成され、Ｉｄをドレイン電流、Ｖｇｓをゲート・ソース間電圧とするとき前記各画素の前記第１遮光層に入力する電圧値を制御し、前記ｐ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する手段１と、前記各画素の前記第２遮光層に入力する電圧値を制御し、前記ｎ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する手段２とを有する。
（４）（３）において、前記手段１は、前記全ての画素回路の前記ｐ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整し、前記手段２は、前記全ての画素回路の前記ｎ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する。
（５）（３）または（４）において、面状の光源と、前記面状の光源上に設けられる透明基板と、前記面状の光源の前記透明基板側に設けられる遮光膜とを有し、前記遮光膜は、各画素に対応する光学的開口領域を有し、前記面状の光源から射出された光に対して、前記光学的開口領域以外の領域を遮光し、前記機械的シャッタは、前記透明基板上で、光学的開口領域に対応して設けられている。
（６）（１）ないし（５）の何れかにおいて、前記ｐ型ＭＯＳトランジスタ、および、前記ｎ型ＭＯＳトランジスタは、半導体層が多結晶シリコン薄膜で構成されるトランジスタである。
（４）（３）において、前記手段１は、前記全ての画素回路の前記ｐ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整し、前記手段２は、前記全ての画素回路の前記ｎ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する。
（５）（３）または（４）において、面状の光源と、前記面状の光源上に設けられる透明基板と、前記面状の光源の前記透明基板側に設けられる遮光膜とを有し、前記遮光膜は、各画素に対応する光学的開口領域を有し、前記面状の光源から射出された光に対して、前記光学的開口領域以外の領域を遮光し、前記機械的シャッタは、前記透明基板上で、光学的開口領域に対応して設けられている。
（６）（１）ないし（５）の何れかにおいて、前記ｐ型ＭＯＳトランジスタ、および、前記ｎ型ＭＯＳトランジスタは、半導体層が多結晶シリコン薄膜で構成されるトランジスタである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、ＣＭＯＳ回路を有する表示装置において、遮光層あるいは反射層として機能する金属膜を使用して、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを長時間通電したときのＶｇｓ−Ｉｄ特性の変化を補正することが可能となる。
本発明によれば、ＣＭＯＳ回路を有する表示装置において、遮光層あるいは反射層として機能する金属膜を使用して、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを長時間通電したときのＶｇｓ−Ｉｄ特性の変化を補正することが可能となる。
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
図３は、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）における、金属膜（１０２ｐ）の電位変化によるＶｇｓ−Ｉｄ特性の変化と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）における、金属膜（１０２ｎ）の電位変化によるＶｇｓ−Ｉｄ特性の変化を示すグラフである。
ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）は、金属膜（１０２ｐ）の電位Ｖｐにより、Ｖｇｓ−Ｉｄ特性が、図３（ａ）に示すように変化する。Ｖｐ１は、金属膜（１０２ｐ）の電位Ｖｐが０Ｖの場合であり、金属膜（１０２ｐ）の電位Ｖｐが高い程、Ｖｇｓ−Ｉｄ特性は、Ｖｇｓのマイナス側へシフトし、金属膜（１０２ｐ）の電位Ｖｐが低い程、Ｖｇｓ−Ｉｄ特性は、Ｖｇｓのプラス側へシフトする。
ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）は、金属膜（１０２ｎ）の電位Ｖｎにより、Ｖｇｓ−Ｉｄ特性が、図３（ｂ）に示すように変化する。Ｖｎ１は、金属膜（１０２ｎ）の電位Ｖｎが０Ｖの場合であり、金属膜（１０２ｎ）の電位Ｖｎが高い程、Ｖｇｓ−Ｉｄ特性は、Ｖｇｓのマイナス側へシフトし、金属膜（１０２ｎ）の電位Ｖｎが低い程、Ｖｇｓ−Ｉｄ特性は、Ｖｇｓのプラス側へシフトする。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
図３は、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）における、金属膜（１０２ｐ）の電位変化によるＶｇｓ−Ｉｄ特性の変化と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）における、金属膜（１０２ｎ）の電位変化によるＶｇｓ−Ｉｄ特性の変化を示すグラフである。
ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）は、金属膜（１０２ｐ）の電位Ｖｐにより、Ｖｇｓ−Ｉｄ特性が、図３（ａ）に示すように変化する。Ｖｐ１は、金属膜（１０２ｐ）の電位Ｖｐが０Ｖの場合であり、金属膜（１０２ｐ）の電位Ｖｐが高い程、Ｖｇｓ−Ｉｄ特性は、Ｖｇｓのマイナス側へシフトし、金属膜（１０２ｐ）の電位Ｖｐが低い程、Ｖｇｓ−Ｉｄ特性は、Ｖｇｓのプラス側へシフトする。
ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）は、金属膜（１０２ｎ）の電位Ｖｎにより、Ｖｇｓ−Ｉｄ特性が、図３（ｂ）に示すように変化する。Ｖｎ１は、金属膜（１０２ｎ）の電位Ｖｎが０Ｖの場合であり、金属膜（１０２ｎ）の電位Ｖｎが高い程、Ｖｇｓ−Ｉｄ特性は、Ｖｇｓのマイナス側へシフトし、金属膜（１０２ｎ）の電位Ｖｎが低い程、Ｖｇｓ−Ｉｄ特性は、Ｖｇｓのプラス側へシフトする。
図１は、本発明の実施例の表示装置に使用されるＣＭＯＳインバータ回路の一例の回路構成を示す回路図である。
本実施例のＣＭＯＳインバータ回路は、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）の金属膜（１０２ｐ）の電位と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）の金属膜（１０２ｎ）の電位を、別配線により個別に制御するようにしたものである。
したがって、本実施例では、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）とが異なる劣化（図１２に示したような、Ｖｇｓ−Ｉｄ特性の変化）を起こした場合においても、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）の金属膜（１０２ｐ）の電位と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）の金属膜（１０２ｎ）の電位を、個別に制御することで、劣化前のＶｇｓ−Ｉｄ特性へ戻すことが可能となる。
図２は、本発明の実施例の表示装置に使用されるＣＭＯＳインバータ回路の他の例の回路構成を示す回路図である。
図２に示す表示装置では、すべてのＣＭＯＳインバータ回路における、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）の金属膜（１０２ｐ）の電位を一つの制御電圧Ｖｐにより制御し、すべてのＣＭＯＳインバータ回路における、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）の金属膜（１０２ｎ）の電位を、一つの制御電圧Ｖｎにより制御するようにしたものである。
本実施例のＣＭＯＳインバータ回路は、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）の金属膜（１０２ｐ）の電位と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）の金属膜（１０２ｎ）の電位を、別配線により個別に制御するようにしたものである。
したがって、本実施例では、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）とが異なる劣化（図１２に示したような、Ｖｇｓ−Ｉｄ特性の変化）を起こした場合においても、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）の金属膜（１０２ｐ）の電位と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）の金属膜（１０２ｎ）の電位を、個別に制御することで、劣化前のＶｇｓ−Ｉｄ特性へ戻すことが可能となる。
図２は、本発明の実施例の表示装置に使用されるＣＭＯＳインバータ回路の他の例の回路構成を示す回路図である。
図２に示す表示装置では、すべてのＣＭＯＳインバータ回路における、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）の金属膜（１０２ｐ）の電位を一つの制御電圧Ｖｐにより制御し、すべてのＣＭＯＳインバータ回路における、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）の金属膜（１０２ｎ）の電位を、一つの制御電圧Ｖｎにより制御するようにしたものである。
図１、図２に示すＣＭＯＳインバータ回路は、例えば表示装置の画素回路に使用される。
図４は、図１、図２に示すＣＭＯＳインバータ回路を使用する画素回路の一例として、可動シャッタ方式の画像表示装置の画素回路を示す回路図である。
以下、図４を用いて、可動シャッタ方式の画像表示装置に関して説明する。
画素２３は、ＣＭＯＳ回路で構成されており、ＶＤＤの電圧が供給される電源ライン７と、ＧＮＤの電圧が供給される電源ライン１２との間に接続されるｐ型ＭＯＳトランジスタ（２，１４）と、ｎ型ＭＯＳトランジスタ（３，１５）とを有する。
各画素２３には信号線６が設けられており、信号線６と信号蓄積容量（以下、保持容量という）４とは、ｎ型ＭＯＳトランジスタで構成される走査スイッチ５で接続されている。
保持容量４は、更にｎ型ＭＯＳトランジスタで構成される信号転送スイッチ１３のソース（あるいはドレイン）と接続され、信号転送スイッチ１３のドレイン（あるいはソース）は、ｐ型ＭＯＳトランジスタ２とｎ型ＭＯＳトランジスタ３のゲートに接続されている。なお、保持容量４の他端は電源ライン１２に接続されており、走査スイッチ５のゲートはアップデート線８に接続されている。
また、ｐ型ＭＯＳトランジスタ２とｎ型ＭＯＳトランジスタ３のゲートは、機械的シャッタの一方の制御電極２２に、ｐ型ＭＯＳトランジスタ１４とｎ型ＭＯＳトランジスタ１５のゲートは、機械的シャッタの他方の制御電極２１に接続されている。シャッタ電極２０はシャッタ電圧線１１に接続されている。
また、前述の機械的シャッタは、遮光面上に設けられた開口に対向して設けられている。
図４は、図１、図２に示すＣＭＯＳインバータ回路を使用する画素回路の一例として、可動シャッタ方式の画像表示装置の画素回路を示す回路図である。
以下、図４を用いて、可動シャッタ方式の画像表示装置に関して説明する。
画素２３は、ＣＭＯＳ回路で構成されており、ＶＤＤの電圧が供給される電源ライン７と、ＧＮＤの電圧が供給される電源ライン１２との間に接続されるｐ型ＭＯＳトランジスタ（２，１４）と、ｎ型ＭＯＳトランジスタ（３，１５）とを有する。
各画素２３には信号線６が設けられており、信号線６と信号蓄積容量（以下、保持容量という）４とは、ｎ型ＭＯＳトランジスタで構成される走査スイッチ５で接続されている。
保持容量４は、更にｎ型ＭＯＳトランジスタで構成される信号転送スイッチ１３のソース（あるいはドレイン）と接続され、信号転送スイッチ１３のドレイン（あるいはソース）は、ｐ型ＭＯＳトランジスタ２とｎ型ＭＯＳトランジスタ３のゲートに接続されている。なお、保持容量４の他端は電源ライン１２に接続されており、走査スイッチ５のゲートはアップデート線８に接続されている。
また、ｐ型ＭＯＳトランジスタ２とｎ型ＭＯＳトランジスタ３のゲートは、機械的シャッタの一方の制御電極２２に、ｐ型ＭＯＳトランジスタ１４とｎ型ＭＯＳトランジスタ１５のゲートは、機械的シャッタの他方の制御電極２１に接続されている。シャッタ電極２０はシャッタ電圧線１１に接続されている。
また、前述の機械的シャッタは、遮光面上に設けられた開口に対向して設けられている。
図５は、可動シャッタ方式の画像表示装置の概略構成を示すブロック図である。
可動シャッタ方式の画像表示装置では、図４に示す画素２３が、１画素として２次元状に配置されている。ここで、走査線１０は各行単位に設けられ、走査回路２５に接続される。
また、信号線６は各列単位に設けられ、画像信号電圧書込み回路２４に入力される。
電源ライン（７，１２）、アップデート線８、およびシャッタ電圧線１１は、各画素共通に設けられ、制御電極駆動回路２６に接続される。
なお、図５は簡単のために表示領域を画素数が４×３画素のマトリクスで記載しているが、本発明の開示する技術思想が特に画素数を制限するものではないことは明らかである。
また、本発明を適用したＣＭＯＳ回路は、前述した画素２３、あるいは、図５に示す回路（画像信号電圧書込み回路２４、走査回路２５、あるいは、制御電極駆動回路２６）に使用することができる。
可動シャッタ方式の画像表示装置では、図４に示す画素２３が、１画素として２次元状に配置されている。ここで、走査線１０は各行単位に設けられ、走査回路２５に接続される。
また、信号線６は各列単位に設けられ、画像信号電圧書込み回路２４に入力される。
電源ライン（７，１２）、アップデート線８、およびシャッタ電圧線１１は、各画素共通に設けられ、制御電極駆動回路２６に接続される。
なお、図５は簡単のために表示領域を画素数が４×３画素のマトリクスで記載しているが、本発明の開示する技術思想が特に画素数を制限するものではないことは明らかである。
また、本発明を適用したＣＭＯＳ回路は、前述した画素２３、あるいは、図５に示す回路（画像信号電圧書込み回路２４、走査回路２５、あるいは、制御電極駆動回路２６）に使用することができる。
次に、可動シャッタ方式の画像表示装置の画素部断面構造について説明する。
図６は、可動シャッタ方式の画像表示装置の画素部の断面構造を示す断面図である。
図６に示すように、ガラス基板３９上には、金属膜１０２が形成され、金属膜１０２は絶縁膜４０で覆われ、絶縁膜４０上には、多結晶シリコン薄膜３１、高濃度ｎ型不純物をドープした多結晶シリコン薄膜（３０，３２）、ゲート絶縁膜３３、高融点金属からなるゲート電極３５、ソース電極３７、ドレイン電極３６とから構成される多結晶シリコン薄膜トランジスタが設けられる。
更にガラス基板３９上には、絶縁保護膜３４を挟んでソース電極３７、ドレイン電極３６と同じＡｌ配線層でシャッタ電圧線１１、ドレイン電極４３（例えば、ｎ型ＭＯＳトランジスタ１５のドレイン）が形成されており、これらはシリコンナイトライドと有機材料の多層膜からなる保護膜３８によって覆われている。
保護膜３８上には、シャッタ電極２０と、制御電極（２１，２２）の２つの制御電極を有する機械的シャッタが設けられており、シャッタ電極２０はシャッタ電圧線１１に、ドレイン電極３６は制御電極２２に、ドレイン電極４３は制御電極２１に、それぞれコンタクトホールを介して接続されている。またこれらシャッタ電極２０と、二つの制御電極（２１，２２）は、互いに接触した際の短絡防止のために、表面には絶縁膜が形成されている。
図６は、可動シャッタ方式の画像表示装置の画素部の断面構造を示す断面図である。
図６に示すように、ガラス基板３９上には、金属膜１０２が形成され、金属膜１０２は絶縁膜４０で覆われ、絶縁膜４０上には、多結晶シリコン薄膜３１、高濃度ｎ型不純物をドープした多結晶シリコン薄膜（３０，３２）、ゲート絶縁膜３３、高融点金属からなるゲート電極３５、ソース電極３７、ドレイン電極３６とから構成される多結晶シリコン薄膜トランジスタが設けられる。
更にガラス基板３９上には、絶縁保護膜３４を挟んでソース電極３７、ドレイン電極３６と同じＡｌ配線層でシャッタ電圧線１１、ドレイン電極４３（例えば、ｎ型ＭＯＳトランジスタ１５のドレイン）が形成されており、これらはシリコンナイトライドと有機材料の多層膜からなる保護膜３８によって覆われている。
保護膜３８上には、シャッタ電極２０と、制御電極（２１，２２）の２つの制御電極を有する機械的シャッタが設けられており、シャッタ電極２０はシャッタ電圧線１１に、ドレイン電極３６は制御電極２２に、ドレイン電極４３は制御電極２１に、それぞれコンタクトホールを介して接続されている。またこれらシャッタ電極２０と、二つの制御電極（２１，２２）は、互いに接触した際の短絡防止のために、表面には絶縁膜が形成されている。
ここで、シャッタ電極２０は、シャッタ電極２０に入力される電圧と、制御電極２１と制御電極２２に入力される電圧との相対関係による電界でその位置が制御されるため、図６には破線を用いてその可動範囲も開示している。
また、画素２３内に設けられたその他のトランジスタも、同様に多結晶シリコン薄膜トランジスタで構成されている。これらの多結晶シリコン薄膜トランジスタは、公知のエキシマレーザアニーリングプロセス等を用いて形成することができる。
シャッタ電極２０に対してガラス基板３９と反対側には、Ｒ（赤）Ｇ（緑）Ｂ（青）の３色の独立ＬＥＤ光源からなる光源４２を有する導光板４７が設けられている。
導光板４７の両面には反射膜（４６，４８）と、更に反射膜４８の上には黒色膜４９が設けられている。反射膜（４６，４８）はＡｇやＡｌなどの金属膜で、黒色膜４９は金属酸化膜や、ポリイミド樹脂等にカーボンブラック、チタンブラック等の顔料粒子を適切に分散させることで形成することができる。
ここで、反射膜４８及び黒色膜４９には図６に示すように、シャッタ電極２０に対応する位置に開口が設けられており、光源４２から射出されて導光板４７を伝播した光４１の一部が、この開口から射出されるように構成されている。また黒色膜４９は、外光の反射を防ぐために設けられたものである。
また、画素２３内に設けられたその他のトランジスタも、同様に多結晶シリコン薄膜トランジスタで構成されている。これらの多結晶シリコン薄膜トランジスタは、公知のエキシマレーザアニーリングプロセス等を用いて形成することができる。
シャッタ電極２０に対してガラス基板３９と反対側には、Ｒ（赤）Ｇ（緑）Ｂ（青）の３色の独立ＬＥＤ光源からなる光源４２を有する導光板４７が設けられている。
導光板４７の両面には反射膜（４６，４８）と、更に反射膜４８の上には黒色膜４９が設けられている。反射膜（４６，４８）はＡｇやＡｌなどの金属膜で、黒色膜４９は金属酸化膜や、ポリイミド樹脂等にカーボンブラック、チタンブラック等の顔料粒子を適切に分散させることで形成することができる。
ここで、反射膜４８及び黒色膜４９には図６に示すように、シャッタ電極２０に対応する位置に開口が設けられており、光源４２から射出されて導光板４７を伝播した光４１の一部が、この開口から射出されるように構成されている。また黒色膜４９は、外光の反射を防ぐために設けられたものである。
次に、可動シャッタ方式の画像表示装置の動作について説明する。
図７は、可動シャッタ方式の画像表示装置の動作タイミングチャート（ポラリティ反転：シャッタ＝低電圧）である。
図８は、可動シャッタ方式の画像表示装置の動作タイミングチャート（ポラリティ：シャッタ＝高電圧）である。
最初に、図７を用いて、ポラリティ反転（シャッタ＝低電圧）時の画素回路の動作について説明する。
時刻（ｔ１）までは、走査線１０に順次走査線が供給され、信号蓄積容量４への画像信号の書込みが行われる。
次に、時刻（ｔ１）において、電源ライン７の電源電圧がＶｄｒｉｖｅの電圧（例えば、２５Ｖ）から０Ｖの電圧になり、シャッタ電圧線１１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ１の電圧（例えば、１０Ｖ）から０Ｖの電圧となる。
次に、時刻（ｔ２）において、アップデート線８上の転送制御信号がＨｉｇｈ（以下、Ｈレベル）となることにより、信号転送スイッチ１３がオンとなり、ｐ型ＭＯＳトランジスタ（２，１４）とｎ型ＭＯＳトランジスタ（３，１５）で構成されるＳＲＡＭ回路への信号入力が行われる。
時刻（ｔ３）において、電源ライン７の電源電圧が、Ｖｌａｔｃｈの電圧に上昇することで、画像信号がＳＲＡＭ回路にラッチされる。
その後、時刻（ｔ４）において、アップデート線８上の転送制御信号がＬｏｗ（以下、Ｌレベル）となることにより、信号転送スイッチ１３がオフとなる。
図７は、可動シャッタ方式の画像表示装置の動作タイミングチャート（ポラリティ反転：シャッタ＝低電圧）である。
図８は、可動シャッタ方式の画像表示装置の動作タイミングチャート（ポラリティ：シャッタ＝高電圧）である。
最初に、図７を用いて、ポラリティ反転（シャッタ＝低電圧）時の画素回路の動作について説明する。
時刻（ｔ１）までは、走査線１０に順次走査線が供給され、信号蓄積容量４への画像信号の書込みが行われる。
次に、時刻（ｔ１）において、電源ライン７の電源電圧がＶｄｒｉｖｅの電圧（例えば、２５Ｖ）から０Ｖの電圧になり、シャッタ電圧線１１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ１の電圧（例えば、１０Ｖ）から０Ｖの電圧となる。
次に、時刻（ｔ２）において、アップデート線８上の転送制御信号がＨｉｇｈ（以下、Ｈレベル）となることにより、信号転送スイッチ１３がオンとなり、ｐ型ＭＯＳトランジスタ（２，１４）とｎ型ＭＯＳトランジスタ（３，１５）で構成されるＳＲＡＭ回路への信号入力が行われる。
時刻（ｔ３）において、電源ライン７の電源電圧が、Ｖｌａｔｃｈの電圧に上昇することで、画像信号がＳＲＡＭ回路にラッチされる。
その後、時刻（ｔ４）において、アップデート線８上の転送制御信号がＬｏｗ（以下、Ｌレベル）となることにより、信号転送スイッチ１３がオフとなる。
時刻（ｔ５）において、電源ライン７の電源電圧が、Ｖｄｒｉｖｅの電圧（例えば、２５Ｖ）に上昇することで、シャッタ電極２０の駆動が行われる。
当初は制御電極（２１，２２）のいずれかに接触していたシャッタ電極２０は、時刻（ｔ１）以降に、電源ライン７の電源電圧が０Ｖになることで中間地点に移動し、その後時刻（ｔ５）で、いずれかの制御電極（２１，２２）に向かって移動する。このとき、シャッタ電極２０には０Ｖの電圧が印加され、高電圧側の制御電極にはＶｄｒｉｖｅ（例えば、２５Ｖ）の電圧が、低電圧側の制御電極には０Ｖの電圧が印加される。
この後、時刻（ｔ６）において、シャッタ電極２０が停止したタイミングで、シャッタ電圧線１１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ１の電圧（例えば、１０Ｖ）となり、シャッタ電極２０と高電圧側の制御電極との間の電位差を、２５Ｖの電位差から１５Ｖの電位差に低減させる。このときシャッタ電極２０は既に停止しているため、印加電圧を軽減してもシャッタ特性には影響は生じない。
当初は制御電極（２１，２２）のいずれかに接触していたシャッタ電極２０は、時刻（ｔ１）以降に、電源ライン７の電源電圧が０Ｖになることで中間地点に移動し、その後時刻（ｔ５）で、いずれかの制御電極（２１，２２）に向かって移動する。このとき、シャッタ電極２０には０Ｖの電圧が印加され、高電圧側の制御電極にはＶｄｒｉｖｅ（例えば、２５Ｖ）の電圧が、低電圧側の制御電極には０Ｖの電圧が印加される。
この後、時刻（ｔ６）において、シャッタ電極２０が停止したタイミングで、シャッタ電圧線１１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ１の電圧（例えば、１０Ｖ）となり、シャッタ電極２０と高電圧側の制御電極との間の電位差を、２５Ｖの電位差から１５Ｖの電位差に低減させる。このときシャッタ電極２０は既に停止しているため、印加電圧を軽減してもシャッタ特性には影響は生じない。
次に、図８を用いて、ポラリティ（シャッタ＝高電圧）時の画素回路の動作について説明する。
時刻（ｔ１）までは、走査線１０に順次走査線が供給され、保持容量４への画像信号の書込みが行われる。
次に、時刻（ｔ１）において、電源ライン７の電源電圧がＶｄｒｉｖｅの電圧（例えば、２５Ｖ）から０Ｖの電圧になり、シャッタ電圧線１１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ２の電圧（例えば、１５Ｖ）からＶｄｒｉｖｅの電圧（例えば、２５Ｖ）となる。
次に、時刻（ｔ２）において、アップデート線８上の転送制御信号がＨレベルとなることにより、信号転送スイッチ１３がオンとなり、ｐ型ＭＯＳトランジスタ（２，１４）とｎ型ＭＯＳトランジスタ（３，１５）で構成されるＳＲＡＭ回路への信号入力が行われる。
時刻（ｔ３）において、電源ライン７の電源電圧が、Ｖｌａｔｃｈの電圧に上昇することで、画像信号がＳＲＡＭ回路にラッチされる。
その後、時刻（ｔ４）において、アップデート線８上の転送制御信号がＬレベルとなることにより、信号転送スイッチ１３がオフとなる。
時刻（ｔ１）までは、走査線１０に順次走査線が供給され、保持容量４への画像信号の書込みが行われる。
次に、時刻（ｔ１）において、電源ライン７の電源電圧がＶｄｒｉｖｅの電圧（例えば、２５Ｖ）から０Ｖの電圧になり、シャッタ電圧線１１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ２の電圧（例えば、１５Ｖ）からＶｄｒｉｖｅの電圧（例えば、２５Ｖ）となる。
次に、時刻（ｔ２）において、アップデート線８上の転送制御信号がＨレベルとなることにより、信号転送スイッチ１３がオンとなり、ｐ型ＭＯＳトランジスタ（２，１４）とｎ型ＭＯＳトランジスタ（３，１５）で構成されるＳＲＡＭ回路への信号入力が行われる。
時刻（ｔ３）において、電源ライン７の電源電圧が、Ｖｌａｔｃｈの電圧に上昇することで、画像信号がＳＲＡＭ回路にラッチされる。
その後、時刻（ｔ４）において、アップデート線８上の転送制御信号がＬレベルとなることにより、信号転送スイッチ１３がオフとなる。
時刻（ｔ５）において、電源ライン７の電源電圧が、Ｖｄｒｉｖｅの電圧（例えば、２５Ｖ）に上昇することで、シャッタ電極２０の駆動が行われる。
当初は制御電極（２１，２２）のいずれかに接触していたシャッタ電極２０は、時刻（ｔ５）でいずれかの制御電極（２１，２２）に向かって移動する。このとき、シャッタ電極２０にはＶｄｒｉｖｅの電圧（例えば、２５Ｖ）が印加され、高電圧側の制御電極にはＶｄｒｉｖｅ（例えば、２５Ｖ）の電圧が、低電圧側の制御電極には０Ｖの電圧が印加される。
この後、時刻（ｔ６）において、シャッタ電極２０が停止したタイミングで、シャッタ電圧線１１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ２の電圧（例えば、１５Ｖ）となり、シャッタ電極２０と低電圧側の制御電極との間の電位差を、２５Ｖの電位差から１５Ｖの電位差に低減させる。このときシャッタ電極２０は既に停止しているため、印加電圧を軽減してもシャッタ特性には影響は生じない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
当初は制御電極（２１，２２）のいずれかに接触していたシャッタ電極２０は、時刻（ｔ５）でいずれかの制御電極（２１，２２）に向かって移動する。このとき、シャッタ電極２０にはＶｄｒｉｖｅの電圧（例えば、２５Ｖ）が印加され、高電圧側の制御電極にはＶｄｒｉｖｅ（例えば、２５Ｖ）の電圧が、低電圧側の制御電極には０Ｖの電圧が印加される。
この後、時刻（ｔ６）において、シャッタ電極２０が停止したタイミングで、シャッタ電圧線１１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ２の電圧（例えば、１５Ｖ）となり、シャッタ電極２０と低電圧側の制御電極との間の電位差を、２５Ｖの電位差から１５Ｖの電位差に低減させる。このときシャッタ電極２０は既に停止しているため、印加電圧を軽減してもシャッタ特性には影響は生じない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
２，１４，ｐＭＯＳ，ＰＭＴ＊ ｐ型ＭＯＳトランジスタ
３，１５，ｎＭＯＳ，ＮＭＴ＊ ｎ型ＭＯＳトランジスタ
４ 信号蓄積容量
５ 走査スイッチ
６ 信号線
７，１２ 電源ライン
８ アップデート線
１０ 走査線
１１ シャッタ電圧線
１３ 信号転送スイッチ
２０ シャッタ電極
２１，２２ 制御電極
２３ 画素
２４ 画像信号電圧書込み回路
２５ 走査回路
２６ 制御電極駆動回路
３０，３２ 高濃度ｎ型不純物をドープした多結晶シリコン薄膜
３１ 多結晶シリコン薄膜
３３ ゲート絶縁膜
３４ 絶縁保護膜
３５，１０９ ゲート電極
３７ ソース電極
３６，４３ ドレイン電極
３８ 保護膜
３９ ガラス基板
４０,１０３，１０４ 絶縁膜
４１ 光
４２ 光源
４６，４８ 反射膜
４７ 導光板
４９ 黒色膜
１０１ 基板
１０２，１０２ｐ，１０２ｎ 金属膜
１０５ 配線
１０６ 電極
１０７ 開口部
１０８ｐ，１０８ｎ 半導体層
３，１５，ｎＭＯＳ，ＮＭＴ＊ ｎ型ＭＯＳトランジスタ
４ 信号蓄積容量
５ 走査スイッチ
６ 信号線
７，１２ 電源ライン
８ アップデート線
１０ 走査線
１１ シャッタ電圧線
１３ 信号転送スイッチ
２０ シャッタ電極
２１，２２ 制御電極
２３ 画素
２４ 画像信号電圧書込み回路
２５ 走査回路
２６ 制御電極駆動回路
３０，３２ 高濃度ｎ型不純物をドープした多結晶シリコン薄膜
３１ 多結晶シリコン薄膜
３３ ゲート絶縁膜
３４ 絶縁保護膜
３５，１０９ ゲート電極
３７ ソース電極
３６，４３ ドレイン電極
３８ 保護膜
３９ ガラス基板
４０,１０３，１０４ 絶縁膜
４１ 光
４２ 光源
４６，４８ 反射膜
４７ 導光板
４９ 黒色膜
１０１ 基板
１０２，１０２ｐ，１０２ｎ 金属膜
１０５ 配線
１０６ 電極
１０７ 開口部
１０８ｐ，１０８ｎ 半導体層
Claims (6)
- 複数の画素と、
ＣＭＯＳ回路を有する表示装置であって、
前記ＣＭＯＳ回路のｐ型ＭＯＳトランジスタは、半導体層を挟んでゲート電極と反対側に、第１遮光層を有し、
前記ＣＭＯＳ回路のｎ型ＭＯＳトランジスタは、半導体層を挟んでゲート電極と反対側に、第２遮光層を有し、
前記第１遮光層および前記第２遮光層は、所定の電圧が入力される導電層で構成され、
Ｉｄをドレイン電流、Ｖｇｓをゲート・ソース間電圧とするとき、前記第１遮光層に入力する電圧値を制御し、前記ｐ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する手段１と、
前記第２遮光層に入力する電圧値を制御し、前記ｎ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する手段２とを有することを特徴とする表示装置。 - 前記手段１は、前記ＣＭＯＳ回路の全てのｐ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整し、
前記手段２は、前記ＣＭＯＳ回路の全てのｎ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整することを特徴とする請求項１に記載の表示装置。 - 機械的シャッタをそれぞれ有する複数の画素と、
前記各画素に画像信号を入力する信号線と、
前記各画素に走査電圧を入力する走査線とを備え、
前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、
前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、
前記画素回路は、ＣＭＯＳ回路を有し、
前記ＣＭＯＳ回路の前記ｐ型ＭＯＳトランジスタは、半導体層を挟んでゲート電極と反対側に、第１遮光層を有し、
前記ＣＭＯＳ回路の前記ｎ型ＭＯＳトランジスタは、半導体層を挟んでゲート電極と反対側に、第２遮光層を有し、
前記第１遮光層および前記第２遮光層は、所定の電圧が入力される導電層で構成され、
Ｉｄをドレイン電流、Ｖｇｓをゲート・ソース間電圧とするとき前記各画素の前記第１遮光層に入力する電圧値を制御し、前記ｐ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する手段１と、
前記各画素の前記第２遮光層に入力する電圧値を制御し、前記ｎ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する手段２とを有することを特徴とする表示装置。 - 前記手段１は、前記全ての画素回路の前記ｐ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整し、
前記手段２は、前記全ての画素回路の前記ｎ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整することを特徴とする請求項３に記載の表示装置。 - 面状の光源と、
前記面状の光源上に設けられる透明基板と、
前記面状の光源の前記透明基板側に設けられる遮光膜とを有し、
前記遮光膜は、各画素に対応する光学的開口領域を有し、前記面状の光源から射出された光に対して、前記光学的開口領域以外の領域を遮光し、
前記機械的シャッタは、前記透明基板上で、光学的開口領域に対応して設けられていることを特徴とする請求項３または請求項４に記載の表示装置。 - 前記ｐ型ＭＯＳトランジスタ、および、前記ｎ型ＭＯＳトランジスタは、半導体層が多結晶シリコン薄膜で構成されるトランジスタであることを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。
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